JP7221198B2

JP7221198B2 - 荷電粒子マルチビームレットリソグラフィーシステムを使用し、一意的チップを製作すること

Info

Publication number: JP7221198B2
Application number: JP2019513453A
Authority: JP
Inventors: ファン・ケルフィンク、マルセル・ニコラース・ヤコブス; カウペル、フィンセント・シルベスター; ビーラント、マルコ・ヤン‐ヤコ
Original assignee: ASML Netherlands BV
Current assignee: ASML Netherlands BV
Priority date: 2016-09-08
Filing date: 2017-09-08
Publication date: 2023-02-13
Anticipated expiration: 2037-09-08
Also published as: CN109923479A; KR102481733B1; KR20190046963A; EP3563199A1; CN109923479B; JP2019532502A; EP3563199A4

Description

[0001] 本発明は、半導体チップ等の電子デバイスを製造する、つまり製作する方法に関する。より詳細には、本発明は荷電粒子マルチビームレットリソグラフィー機械を使用する一意的チップの製作に関し、チップの一意性はチップ上のビア構造等の構造によって定義される。結果的に、本発明は等しく、いわゆる「製造工場」、つまりこの新規の方法を適用する製造施設にだけではなく、この新しい製造の方法を使用し、生産される一意的チップにも関し、改善された製造の方法を実行するために適応されたマスクレスリソグラフィー露光システムに関する。本発明はさらに、電子デバイスの作成のためにウェハを露光するようにマスクレスパターンライターを制御するためのビームレット制御データを生成するためのコンピュータによって実装される方法に関する。また本発明は、ビームレット制御データの生成で使用される選択データを生成するためのコンピュータによって実装される方法にも関する。本発明はさらに、コンピュータによって実装される方法に関係するデータ処理システム、コンピュータプログラム製品、及びコンピュータ可読記憶媒体に関する。

[0002] 半導体業界では、リソグラフィーシステムは、通常、一般的に半導体チップと呼ばれるシリコンウェハ上に形成される集積回路の形で係る電子デバイスを作成する、つまり製作するために使用される。フォトリソグラフィーは再利用可能な光マスクを活用して所望される回路構造を表すパターンの画像を製造プロセスの一部としてシリコンウェハ上に投射する。マスクはシリコンウェハの異なる部分に、及び次のウェハに同じ回路構造を結像するために繰り返し使用され、結果的に一連の同一のチップが各ウェハと製作され、各チップは同一回路設計を有する。

[0003] 現代では、データセキュリティ、トレーサビリティ、及び偽造防止に関係する多様な技術が一意的な回路若しくはコードを有する一意的チップ、又はチップの多様化のための他の一意的なハードウェア特徴に対する強まるニーズを生じさせている。係る一意的チップは既知であり、多くの場合、チップが真に一意的となることを必要とする難読化された方法でセキュリティ関連の演算を実装する。既知の一意的チップは通常、例えばマスクベースのリソグラフィーを使用し、一連の同一のチップを製造し、次いで製造後にチップの特定の接続を中断させることによって、又は特定の特徴の検査及び制御時にチップの一意性を後に評価することによってチップの製造後に実現される。このプロセスで使用されるマスクは生産するには高価であり、単一チップごとに一意的マスクを製造することは明らかにはるかに高価すぎ、そのため、マスクベースのフォトリソグラフィーは一意的チップを製作するには不適切と見なされている。

[0004] したがって、一意的チップを作成するためにマスクレスリソグラフィーを活用することが提案されている。マスクレスリソグラフィーを用いると、マスクは使用されず、代わりに回路設計を表す必要とされるパターンが、例えばウェハ等のターゲットに転写されて、マスクレスリソグラフィーシステムによって露光される回路設計レイアウトを含むＧＤＳＩＩファイル又はＯＡＳＩＳファイル等のデータファイルの形でマスクレスリソグラフィーシステムに入力される。

[0005] マスクレスリソグラフィー及びデータ入力システムは、本発明の出願人の名前で国際公開第２０１０／１３４０２６号に開示されている。国際公開第２０１０／１３４０２６号は、参照によりその全体で本明細書に援用される。開示されたマスクレスシステムは電子ビームレット等の荷電粒子ビームレットを使用し、直接的にウェハ上にパターンを書き込む。各チップを露光するための所望されるパターンはマスクの代わりにデータとして表されるため、一意的チップの製造のために係るシステムを活用することが可能になる。作成される一意的な電子デバイス又はチップを表す露光システムに入力されるパターンデータは、作成される一意的電子デバイスごとに異なるＧＤＳＩＩ入力ファイルを使用することによって一意的にされ得る。

[0006] ともに本発明の出願人に譲受され、参照により全体として本明細書に援用される国際公開第２０１１／１１７２５３号及び第２０１１／０５１３０１号は、荷電粒子リソグラフィーシステムを使用し、作成できる電子デバイス又はチップの多様な例を開示する。

[0007] しかしながら、安全な、少なくとも一意的なデバイスを作成する、つまり既知のマスクレス露光システムを使用する簡単な方法は、一意的電子デバイスを安全に生産するために最適化されず、少なくとも適応されないことがある。不都合なことに、本明細書と関連付けられたＧＤＳＩＩファイル又はＯＡＳＩＳファイルの処理は、通常、リソグラフィーシステムのオペレータの演算の他に実行される。さらに、処理されたＧＤＳＩＩファイル／ＯＡＳＩＳファイルはより長期にわたって使用され、記憶されてよい。電子デバイス又はチップの一意性は通常、データセキュリティ、トレーサビリティ、及び偽造防止の用途に使用されるので、セキュリティの理由から一意的な電子デバイス又はチップの作成で使用される一意的なビア設計データの露光及び露光時間を最小限に抑えることは、所望される、洞察力しだいで基本的、及び本発明の事実上一部と見なされる。

[0008] 本発明は、異なるチップに異なる構造を実装することによって一意的電子回路の製造のための解決策を提供し、チップの作成で使用される特定の構造の公開は最小限に抑えることができる。係る構造の非制限的な例は、ビアとしても知られる金属層の間の接続、金属層と、例えば接触層のゲートとの間の接続、ローカル相互接続層での接続、及びトランジスタ又はダイオードの特定の部分のＰインプラント又はＮインプラントである。チップを一意にする１つの方法は、異なるチップに異なる構造を実装することによる。例えば、ビアの数及びビアの場所はチップごとに異なることがある。異なる経路がビアによってこのようにして作成されることにより、同じデータ入力がチップに提示され、チップごとに異なるデータ出力を生じさせる。これに関して、電子デバイスのレイアウトの特定の部について、ビアの内のどれがチップの中で有効化され、チップに個別的に取り扱われる領域を生じさせるべきかを定義するために選択データを提供することができる。

[0009] チップ又はチップのバッチを個別的に取り扱うためにその中から選択が行われるすべての考えられる構造は、例えばＧＤＳＩＩファイル又はＯＡＳＩＳファイル等の一般的な設計レイアウトデータの一部であることがある。選択可能な構造の場所は、ロケーションメタデータとして提供できる。特定の部分は、ロケーションメタデータ及び選択データに基づいて電子デバイスの異なる部分集合のために構造の異なる集合を有効にすることによって個別的に取り扱うことができる。構造の選択は、マスクレスリソグラフィー露光システムに近い又はマスクレスリソグラフィー露光システムの中の後期の処理段階で行うことができ、それによって電子デバイスを個別的に取り扱うために使用される特定の構造の公開を最小限に抑える。

[0010] マスクレスリソグラフィープロセスが金属層の間の接続等の非共通構造を形成するために使用される場合、これらは、ダブルビアを形成するように２つの導電ビアをマージすることによって形成されてよい。

[0011] 本発明の態様によると、マスクレスリソグラフィー露光システムを使用し、電子デバイスを製造する方法が提案される。マスクレスリソグラフィー露光システムはマスクレスパターンライターを使用できる。方法は、電子デバイスの作成のためにウェハを露光するためにマスクレスパターンライターを制御するためのビームレット制御データを生成することを含むことがある。ビームレット制御データは、ウェハから製造される電子デバイスのために複数の構造を定義する設計レイアウトデータに基づいて生成できる。ビームレット制御データは、設計レイアウトデータの構造のどれがウェハから製造される各電子デバイスに対して適用可能であるのかを定義する選択データにさらに基づいて生成でき、選択データは電子デバイスの異なる部分集合のために構造の異なる集合を定義する。ビームレット制御データに従ってウェハを露光することにより、電子デバイスの異なる部分集合ために構造の異なる集合を有するパターンを露光することになる。

[0012] 本発明の態様によると、ビームレット制御データを生成するためのコンピュータによって実装される方法が提案される。マスクレスパターンライターを使用するマスクレスリソグラフィー露光システムを使用し、電子デバイスの作成のためにウェハを露光するようにマスクレスパターンライターを制御するためにビームレット制御データが使用でき、これによりビームレット制御データに従ってウェハを露光することにより電子デバイスの異なる部分集合のために構造の異なる集合を有するパターンを露光することになる。方法は、ウェハから製造される電子デバイスのために複数の構造を定義する設計レイアウトデータを受信することを含むことがある。方法はさらに、設計レイアウトデータの構造のどれがウェハから製造される各電子デバイスに対して適用可能であるのかを定義する選択データを受信することを含むことがある。選択データは、電子デバイスの異なる部分集合のために構造の異なる集合を定義できる。方法はさらに、受信された設計レイアウトデータ及び受信された選択データに基づいてビームレット制御データを生成することを含むことがある。

[0013] マスクレスパターンライターはラスタ走査ベースのマスクレスパターンライターであってよく、その場合ビームレット制御データはパターンビットマップデータの形をとってよい。マスクレスパターンライターはベクトル走査ベースのマスクレスパターンライターであってよく、その場合ビームレット制御データはベクトル走査に適するようにフォーマットされてよい。

[0014] 電子デバイスは、例えば電子デバイスのそれぞれで異なるビアを作成することによってなど、構造の異なる集合を有効にすることによって個別的に取り扱う、又は一意的にすることができる。

[0015] 有利なことに、方法は、電子デバイスの個別的に取り扱われる領域の作成がマスクレスリソグラフィー露光システムの操作の範囲内に留まることを可能にし、個別的に取り扱われる領域の設計データの公開時間が最小限に抑えられる。有利な副次的な影響は、設計レイアウトデータが複数のチップの作成に再利用できる点で、要求される処理能力及びメモリが低いままでよいことであり、一意的チップを作成する既知の方法を活用することは、一意的チップごとに設計レイアウトデータを、したがって製造される一意的チップ設計ごとに容量及び処理時間を必要とする。

[0016] 実施形態では、設計レイアウトデータは、電子デバイスのすべてに対して適用可能な構造を定義する共通設計レイアウトデータを含むことがある。設計レイアウトデータはさらに、構造の異なる集合が選択データに従ってそこから選択可能である電子デバイスの内の特定の電子デバイスに適用可能な構造を定義する非共通設計レイアウトデータを含むことがある。このようにして、構造は電子デバイスの共通部分に、及び個別的に取り扱われる領域に位置することがある。

[0017] 実施形態では、選択データは、電子デバイスのそれぞれについて、ビームレット制御データが、設計レイアウトデータで定義される構造の１つ又は複数を定義するデータを含むのか、それとも含まないのかを指定できる。

[0018] 選択データは、ビームレット制御データに含まれる、又は含まれない設計レイアウトデータに定義される構造の個々の構造を指定するために単一ビットを使用してよい。有利なことに、これが選択データのサイズを最小限に抑えた。

[0019] ビームレット制御データは、設計レイアウトデータで定義される構造の選択された部分集合を表すビットマップデータを含むことがあり、設計レイアウトデータに定義される構造の内の非選択構造を表すビットマップデータを含まないことがある。

[0020] 構造の選択された部分集合は、選択データでの選択のために示される構造を含むことがあり、構造の内の非選択構造は選択データでの選択のために示されない構造を含むことがある。

[0021] ビームレット制御データはフィールドごとに１回生成されてよい。

[0022] 実施形態では、設計レイアウトデータは、選択データに従って選択可能な構造を定義する設計レイアウトデータしか含まない。この場合光リソグラフィーはマスクレスリソグラフィーと併せて適用されてよく、電子デバイスの共通部分はフォトリソグラフィーを使用し、作成される。電子デバイスの個別的に取り扱われる領域は、次いで上述されたように作成される。

[0023] 実施形態では、方法はさらに、第１のネットワーク経路を介して設計レイアウトデータを受信することと、第１のネットワーク経路とは別個の第２のネットワーク経路を介して選択データを受信することを含むことがある。これは、異なるソースからの設計レイアウトデータ及び選択データのプロビジョニングを可能にする。通常、選択データは、製造工場の製造部分の中のブラックボックスデバイスから等、マスクレスリソグラフィー露光システムにとって外部のソースから受信される。

[0024] 例えばＧＤＳＩＩデータファイル又はＯＡＳＩＳデータファイルの形の設計レイアウトデータとして、通常大量のデータに関係する。一方、選択データは相対的に小さいファイルの形をとってよく、第１のネットワーク経路は第２のネットワーク経路よりもより高いデータ伝送帯域幅を有してよい。第１のネットワーク経路は、例えば光ファイバネットワーク接続に基づく。第２のネットワーク経路は、例えばカテゴリ６イーサネット（登録商標）ネットワーク接続に基づく。

[0025] 実施形態では、ビームレット制御データを生成するステップは、さらにロケーションメタデータに基づくことがある。ロケーションメタデータは、設計レイアウトデータで定義される構造の場所を指定できる。ロケーションメタデータは、このようにして設計レイアウトの構造の場所を識別する。一方、選択データは、どの構造が電子デバイスの作成のためにビームレット制御データに含まれるのかを識別する。有利なことに、選択データ及びロケーションメタデータのサイズは、設計レイアウトデータに比較して通常小さく、相対的に低い帯域幅及び例えばカテゴリ６イーサネットに基づいた低費用ネットワーク接続を使用する、ロケーションメタデータ及び選択データのマスクレスリソグラフィー露光システムに対するプロビジョニングを可能にする。

[0026] 実施形態では、設計レイアウトデータに定義される構造の１つ又は複数は、ロケーションメタデータと選択データの両方に基づいてビームレット制御データに含まれるために選択できる。

[0027] 設計レイアウトデータはロケーションメタデータを含んでよい。したがって、ロケーションメタデータは、設計レイアウトデータとともにマスクレスリソグラフィー露光システムで受信されてよい。ロケーションメタデータは設計レイアウトデータと埋め込まれることもあれば、別個のファイルとして受信されることもある。

[0028] 代わりに、ロケーションメタデータは、設計レイアウトデータとは別個に受信されてよい。したがって、ロケーションメタデータは異なるネットワークルートを介して受信されてよい、及び／又はマスクレスリソグラフィー露光システムの異なるサブシステムにアドレス指定されてよい。ロケーションメタデータは選択データとともに受信されてよい。

[0029] 選択データは、一意的電子デバイスを作成するプロセスで製造工場の中で追加のデータセキュリティを提供するために暗号化された形式で受信されてよい。

[0030] ビームレット制御データは、一意的電子デバイスを作成するプロセスで製造工場の中で追加のデータセキュリティを提供するために暗号化されてよい。

[0031] 実施形態では、方法は、ロケーションメタデータ及び選択データに基づいてワイプアウトマスクデータを生成することをさらに含むことがある。ビームレット制御データの生成することは、設計レイアウトデータから非選択構造を削除するために、ワイプアウトマスクデータを設計レイアウトデータ又は設計レイアウトデータの派生物とマージすることを含むことがある。

[0032] 実施形態では、電子デバイスは半導体チップであることがある。マスクレスパターンライターは、荷電粒子マルチビームレットリソグラフィー機械又はｅ－ビーム機械であることがある。

[0033] 本発明の態様によると、上述された方法の１つ又は複数を使用し、作成される半導体チップ等の電子デバイスが提案される。

[0034] 実施形態では、電子デバイスは、本発明の方法を使用する任意の他の半導体チップとは、例えば機能的に異なる等、異なる真に一意的な半導体チップであることがある。

[0035] 実施形態では、構造は、ビアとしても知られる金属層の間の接続、金属層と接触層のゲートとの間の接続、ローカル相互接続層での接続、トランジスタ又はダイオードの特定の部分のＰインプラント又はＮインプラントの内の少なくとも１つを含む。

[0036] 本発明の態様によると、上述された方法の１つ又は複数を実行するように構成されるマスクレスリソグラフィー露光システムが提案される。

[0037] 実施形態では、マスクレスリソグラフィー露光システムは、設計レイアウトデータの構造のどれがウェハから製造される各電子デバイスに対して適用可能であるのかを定義する選択データを生成するように構成されるブラックボックスデバイスを含むことがあり、選択データは電子デバイスの異なる部分集合のために構造の異なる集合を定義する。

[0038] ブラックボックスは、例えばＩＰブロックの所有者若しくは製造されたチップの所有者、又は鍵管理インフラ所有者等のサードパーティによって所有されてよい。有利なことに、ブラックボックスはリソグラフィー機械の運用に近い製造工場の中に設置することができ、それによって選択データの公開を最小限に抑える。これは、チップを個別的に取り扱うためのブラックボックスが通常製造工場の外部に設置され、作成された後のチップを個別的に取り扱うために使用される既知のチップ製造解決策とは対照的である。

[0039] 本発明の態様によると、上述されたマスクレスリソグラフィー露光システムを含む半導体製造工場が提案される。

[0040] 本発明の態様によると、ラスタライザを含み、荷電粒子マルチビームレットリソグラフィー機械又はｅ－ビーム機械等のマスクレスパターンライターを使用するリソグラフィーサブシステムが提案される。ラスタライザは、電子デバイスの作成のためにウェハを露光するためにマスクレスパターンライターを制御するためのビームレット制御データを生成するように構成できる。ビームレット制御データは、ウェハから製造される電子デバイスのために複数のビア構造を定義する設計レイアウトデータに基づいて生成できる。ビームレット制御データは、設計レイアウトデータの構造のどれがウェハから製造される各電子デバイスに対して適用可能であるのかを定義する選択データにさらに基づいて生成することができ、選択データは電子デバイスの異なる部分集合のために構造の異なる集合を定義する。ビームレット制御データに従ってウェハを露光することにより、電子デバイスの異なる部分集合のためにビア構造の異なる部分集合を有するパターンを露光することになる。

[0041] 実施形態では、ラスタライザは、設計レイアウトデータから生成される、例えばＯＡＳＩＳファイルフォーマットに基づいて、リソグラフィーサブシステムに特有のフォーマットでパターンベクトルデータを受信するように構成できる。ラスタライザは、選択データを受信するようにさらに構成できる。ラスタライザは、設計レイアウトデータで定義される構造のそれぞれの場所を指定し、選択データに従って選択可能なロケーションメタデータを受信するようにさらに構成できる。ラスタライザは、ビームレット制御データを入手するためにパターンベクトルデータ、共通ビアメタデータ、及び一意的ビアメタデータを処理するようにさらに構成できる。

[0042] 本発明の一態様によると、上述されたリソグラフィーサブシステムを使用し、作成できる電子デバイスが提案される。

[0043] 実施形態では、電子デバイスは任意の他の作成された半導体チップとは異なる真に一意的半導体チップであることがある。

[0044] 本発明の態様に従って、半導体チップを含むことがある電子デバイスが提案される。半導体チップは、半導体チップの３つ以上の層に形成される複数の構造を含むことがある。半導体チップは半導体チップの集合の要素であることがあり、集合の半導体チップのそれぞれは、集合の半導体チップのすべてに存在する共通構造の集合及び集合の半導体チップの部分集合にしか存在しない非共通構造の集合を有する。非共通構造は、第１の層の上方に層の第２の層を有し、第１の層の下方に層の第３の層を有する層の少なくとも第１の層に形成できる。

[0045] 本発明の態様に従って、半導体チップを含むことがある電子デバイスが提案される。半導体チップは、半導体チップの複数の層に形成される複数の構造を含むことがある。半導体チップは半導体チップの集合の要素であることがあり、集合の半導体チップのそれぞれは、集合の半導体チップのすべてに存在する共通構造の集合及び集合の半導体チップの部分集合にしか存在しない非共通構造の集合を有する。非共通構造は、複数の層の金属層間の接続、金属層と複数の層の接触層のゲートとの間の接続、複数の層のローカル相互接続層での接続、及び複数の層の内の１つのトランジスタ又はダイオードのＰ－ドープ拡散領域又はＮ－ドープ拡散領域の内の少なくとも１つを含むことがある。

[0046] 実施形態では、半導体チップの共通構造及び非共通構造は電子回路を形成するために相互接続できる。

[0047] 実施形態では、電子デバイスはチャレンジを受け取るための少なくとも１つの入力端子、及びレスポンスを出力するための少なくとも１つの出力端子を含むことがある。電子回路は、少なくとも１つの入力端子と少なくとも１つの出力端子に接続されたチャレンジ－レスポンス回路を形成できる。チャレンジ－レスポンス回路は、少なくとも１つの入力端子に適用されたチャレンジに基づいて少なくとも１つの出力端子でレスポンスを生成するために適応することができ、チャレンジ及びレスポンスは、所定の関係性を有する。

[0048] 本発明の態様によると、上述された実施形態のうちの１つ又は複数の実施形態のビームレット制御データを生成するための方法を実行するように構成されたプロセッサを備えるデータ処理システムが提案される。

[0049] 本発明の態様によると、コンピュータ可読非一時的記憶媒体上で実装されるコンピュータプログラム製品が提案され、該コンピュータ可読非一時的記憶媒体は、コンピュータプログラム製品がコンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態のビームレット制御データを生成するための方法をコンピュータに実行させる命令を備える。

[0050] 本発明の態様によると、コンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態のビームレット制御データを生成するための方法をコンピュータに実行させる命令を備えるコンピュータ可読非一時的記憶媒体が提案される。

[0051] 本発明の態様によると、選択データを生成するためのコンピュータによって実装される方法が提案される。選択データは、ウェハから製造される電子デバイスに対して適用可能な設計レイアウトデータの構造を定義できる。方法は、設計レイアウトデータの構造のどれがウェハから製造される各電子デバイスに対して適用可能であるのかを定義することによって選択データを生成することを含むことがあり、これにより選択データが、電子デバイスの異なる部分集合のために構造の異なる集合を定義する。

[0052] 実施形態では、選択データの生成することは、設計レイアウトデータによって定義される電子デバイスの設計レイアウトの中で構造のそれぞれの場所を定義することをさらに含むことがある。

[0053] 実施形態では、方法はさらに、選択データを暗号化することを含むことがある。

[0054] 本発明の態様によると、上述された実施形態のうちの１つ又は複数の実施形態の選択データを生成するための方法を実行するように構成されたプロセッサを備えるデータ処理システムが提案される。

[0055] 本発明の態様によると、コンピュータ可読非一時的記憶媒体上で実装されるコンピュータプログラム製品が提案され、該コンピュータ可読非一時的記憶媒体は、コンピュータプログラム製品がコンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態の選択データを生成するための方法をコンピュータに実行させる命令を備える。

[0056] 本発明の態様によると、コンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態の選択データを生成するための方法をコンピュータに実行させる命令を備えるコンピュータ可読非一時的記憶媒体が提案される。

[0057] 本発明の多様な態様及び実施形態は、以下の発明を実施するための形態及び特許請求の範囲にさらに定義される。

[0058] 以後、本発明の実施形態は追加の詳細で説明される。しかしながら、これらの実施形態が本発明の保護の範囲を制限するとして解釈されてはならないことが理解されるべきである。

[0059] 実施形態は、ここで対応する参照記号が対応する部分を示す添付概略図面を参照してほんの一例として説明される。
[0060] 本発明の例示的な実施形態の簡略化された一意的チップ及び複数の一意的チップを有するウェハを示す図である。 [0061] 本発明の例示的な実施形態に係る電子デバイスの製造に関わるシステムの概略図である。 [0062] 本発明の例示的な実施形態のパターンビットマップデータの作成の機能流れ図である。 [0063] 本発明の例示的な実施形態に係る設計レイアウトデータ及びビアロケーションメタデータによって定義されるフィールドを表す図である。 [0064] 本発明の例示的な実施形態に係る選択データを表す図である。 [0065] 本発明の例示的な実施形態に従って、ワイプアウトビットマップを使用するパターンビットマップデータの作成の機能流れ図である。 [0066] 本発明の例示的な実施形態に従ってビアを作成するプロセスを示す図である。 [0067] 荷電粒子マルチビームレットリソグラフィーシステムの例示的な実施形態の簡略化された概略図である。 [0068] 例示的なマスクレスリソグラフィーシステムを示す概念図である。 [0069] 本発明の例示的な実施形態の金属層の間の２つのマージビアの側面図を示す図である。 [0070] 本発明の例示的な実施形態の金属層の間の２つのマージビアの上面図を示す図である。 [0071] 金属層の間の２つのビアの側面図を示す図である。 [0072] 金属層の間の２つのビアの上面図を示す図である。

[0073] 図は例示目的のためだけに意図され、特許請求の範囲によって策定される範囲又は保護の制限として役立たない。

[0074] 以下の例では半導体チップが参照されるが、本発明がチップに制限されず、より概して個別的に取り扱われる、例えば一意的な特徴を有する電子デバイスの作成に適用することが理解されるべきである。電子デバイスは読出し専用メモリ（ＲＯＭ）であってよい。例えば、個別的に取り扱われるＲＯＭ負荷を有するチップのバッチは、本発明を使用し、作成され得る。係るバッチは、通常、例えば１つ又は１つ未満のウェハから作成される小型バッチである。

[0075] また、荷電粒子マルチビームレットリソグラフィーによって実行されるプロセスは電子ビームつまりｅ－ビーム露光とも呼ばれている。電子ビーム露光方法はマスクレス露光方法である。電子ビーム露光中にウェハ等のターゲットを書き込むために使用される電子ビームもビームレットとも呼ばれている。

[0076] 一意的チップは、他のチップに関して一意的となるように設計される。これは、例えば、元の一意的チップが損傷を受ける場合に使用するためのスペアの一意的チップを作成するために、同じチップのバッチを作成するために、又は他のなんらかの理由で本発明を使用し、複数の一意的チップを作ることができる可能性を除外しない。任意の他の半導体チップとは機能的に異なる一意的半導体チップは、真に一意的チップと呼ばれてよい。また、チップ上で視覚的に可読な一意的ＩＤの作成は一意的チップの作成として見なされてもよい。一意的チップのコピーは、異なるウェハ上でチップの作成を繰り返すことによって作られてよい、又は単一のウェハは一意的チップの１つ又は複数のコピーを含んでよい。

[0077] 図１は、共通部分１０１及び個別的に取り扱われる領域１０２を含む例示的な簡略化された一意的チップ１００を示す。共通部分１０１はウェハ２４上に作成される他のチップで複製されて、同じ同一の部分を有する複数のチップを生じさせることがある。個別的に取り扱われる領域１０２は、ウェハ２４上に作成される他のチップとは異なってよい。これは、一意的チップ１００及び各一意的チップが異なる個別的に取り扱われる領域を有する３９の他の一意的チップを含むウェハ２４が示される図１の上部に示される。結合された共通部分１０１及び個別的に取り扱われる領域１０２は、一意的チップ１００を生じさせることがある。

[0078] 個別的に取り扱われる領域１０２は、黒の点によって図１の真中部分に示されるビア等の特定の構造を選択し、書き込むことによって実現されてよい。他の一意的チップはビア等の異なる構造を有してよく、結果的に電気回路の層の中又は層の間で異なる相互接続を実現させる。

[0079] 特定のビアの代わりに又は特定のビアに加えて、金属層の間の他の接続、金属層と例えば接触層の中のゲートとの間の接続、ローカル相互接続層での接続、及び／又はトランジスタ若しくはダイオードの拡散領域（例えば、Ｐ－ドープ領域又はＮ－ドープ領域）の構造の存在又は不在が、個別的に取り扱われる領域１０２を実現するために選択され、書き込まれてよい。

[0080] 共通部分１０１は、フォトリソグラフィーを使用し、作成されてよいが、好ましくは荷電粒子マルチビームリソグラフィーを使用し、作成される。個別的に取り扱われる領域は、通常、荷電粒子マルチビームリソグラフィーを使用し、作成される。

[0081] 図２は、本発明の例示的な実施形態の一意的半導体チップの製造に関わるシステム及びプロセスを含む半導体製造工場１０００を示す。図２で使用される参照番号がプロセス又は演算を参照する場合、これらの参照番号はプロセス又は演算を実行する計算ユニットを参照することもある。示されるプロセス及び演算のそれぞれは専用ユニットによって実行されてよい。代わりに、１つの計算ユニットは図２に示される複数のプロセス又は演算を実行してよい。計算ユニットは、例えば専用のタスクを実行するための、又はオペレーティングシステムの下でプログラムを実行するための１つ又は複数のプロセッサ及びメモリを含むコンピュータシステムである。

[0082] 半導体製造工場１０００は生産セットアップ部分１００２及び製造部分１００３を含んでよい。２つの部分１００２及び１００３に分割が行われない、又は別の分割が行われることが考えられる。製造部分１００３は、それぞれがマスクレスパターンライター１０７３を使用する１つ又は複数のリソグラフィーサブシステム１０７０を含んでよい。この例では、マスクレスリソグラフィー露光システムは荷電粒子マルチビームレットリソグラフィーシステムであり、マスクレスパターンライター１０７３は荷電粒子マルチビームレットリソグラフィー機械又はｅ－ビーム機械である。

[0083] 図２の左側に、ともに出力２０００として示される、通常マスク注文データ、設計レイアウトデータ、及び／又はウェハ注文データの作成につながる標準ＩＣ設計フロー１００１が示される。設計レイアウトデータは、通常、ＧＤＳＩＩデータフォーマット又はＯＡＳＩＳデータフォーマットで生成される。標準ＩＣ設計フローは当該技術分野で既知であり、通常、システム／完全ＩＣ設計段階１０１０、回路設計ＶＨＬ／ヴェリログ段階１０１１、論理検証段階１０１２、設置及びルーティング（Ｐ＆Ｒ）段階１０１３、物理シミュレーション段階１０１４、及び／又は設計規則チェック（ＤＲＣ）段階１０１５を含む。

[0084] アドオン及びＩＰライブラリを含むプロセス設計キット１０３０は、機能ＩＰブロックストレージ１０３１から標準ＩＣ設計フロー１００１のステップ１０１１、１０１２、１０１３、１０１４、及び１０１５への矢印によって示されるように、機能ＩＰブロックストレージ１０３１から標準ＩＣ設計フロー１００１の多様なステップに、論理、セル、又はチップのレイアウト設計の再利用なユニットの形で基礎的要素を提供してよい。プロセス設計キット１０３０は、それがＩＰブロック設計者１００５からチップ製造メーカに使用許可を与えられる機能ＩＰブロックに関係することがあるので、通常製造工場１０００の生産セットアップ部分１００２の中に位置する。

[0085] 作成される設計レイアウトデータは、通常、作成されるチップのすべてに適用可能な、おそらくビア構造を含むレイアウト構造を定義する共通設計レイアウト部分を含む。さらに、設計レイアウトデータは、チップを一意的にするために構造の異なる集合がその中から選択可能である電子デバイスの内の特定の電子デバイスに適用可能なビア構造等の構造を定義する非共通設計レイアウト部分を含んでよい。設計レイアウトデータを見ると、共通設計レイアウト部分と非共通設計レイアウト部分の区別は好ましくは明らかではない。非共通設計レイアウト部分からの構造の集合の選択を可能にするために、ロケーションメタデータが設計レイアウトデータとともに生成されてよい。

[0086] 以下の例では、選択可能な構造はビア構造であり、ロケーションメタデータはビアロケーションメタデータと呼ばれる。

[0087] ビアロケーションメタデータは、選択可能なビアごとに設計レイアウトの中の場所を提供してよい。ビアロケーションメタデータは設計レイアウトデータの中に記憶されてよいが、好ましくは別個のデータファイルとして提供される。

[0088] 設計フロー１００１の出力２０００は、テープアウト及び終了プロセス１０１６を介して荷電粒子マルチビームレットリソグラフィーシステムに提供されてよい。より詳細には、出力２０００は、光近接効果補正（ＯＰＣ）演算１０２１、データ作成（ＰＥＣ、破砕）演算１０２２、レシピ／プロセスプログラム（ＰＰ）生成演算１０２３、並びに／又は注文及び生産計画演算１０２４が実行されることがある生産セットアップ１００２の準備部分１０２０に入力されてよい。これらの演算のそれぞれの出力は、検証ステップ１０４０を合格し、製造部分１００３に転送されてよい。

[0089] フォトリソグラフィー露光がマスクレスリソグラフィー露光の前にウェハに対して実行される場合、光近接効果補正（ＯＰＣ）１０２１がＧＤＳＩＩ設計レイアウトデータに適用され、補正されたＧＤＳＩＩデータ２０１０を生じさせてよく、補正されたＧＤＳＩＩデータ２０１１はマスク注文データとともにマスクショップ１０８１に入力されてよい。これは、レチクル（マスク）２０１２がＣＭＯＳウェハフロー１０８０に入力されてよいレチクルストッカー１０８２に入力されてよいマスクセット２０１１を生じさせてよい。ウェハ注文データは、必要とされるときにＣＭＯＳウェハフロー１０８０にウェハ１０８３を入力させるために使用されてよい。フォトリソグラフィー露光自体は図２に示されていない。結果として生じる露光されたウェハは、ウェハ２０１３として示される。フォトリソグラフィー露光が実行されない場合、ウェハ２０１３が未露光ウェハであることがあることに留意されたい。

[0090] データ作成ユニット１０２２は、２００７として示されるＧＤＳＩＩ設計レイアウトデータを、前処理された設計レイアウトデータ２００８に前処理してよい。前処理された設計レイアウトデータ２００８は、リソグラフィーサブシステム１０７０に特有のデータを含んでよい。ＧＤＳＩＩデータ２００７のこのオフライン前処理は、屈伸加工、近接補正、レジスト加熱補正、及び／又はスマート境界の描画のようなステップを含むことがある。パターンベクトルデータ２００８は、製造実行システム（ＭＥＳ）１０５０のレチクルストレージ１０５１に記憶されてよい。

[0091] レシピ／ＰＰ生成１０２３は、プロセスジョブ（ＰＪ）の作成のための命令を生成してよい。ＰＰ及び関連付けられたプログラムは、ＭＥＳ１０５０のレシピ／ＰＰデータベース１０５２に記憶されてよい。ＰＰ２００５は、機械制御１０７２にＰＰに基づいてＰＪを作成するように命令するために、ＭＥＳ１０５０からリソグラフィーサブシステム１０７０の機械制御１０７２に送信されてよい。追加コマンドはアボート命令及び取消し命令を含むことがある。

[0092] 例えば、注文及び生産計画１０２４を介して、ＭＥＳ１０５０の製造データベース１０５３は製造に特有の情報を提供されてよい。ここから、ＰＪ入力ジェネレータ１０５４は情報を供給されてよい。ＰＪ入力ジェネレータ１０５４は機械制御１０７２にＰＪ入力を提供してよく、ＰＪ２００６は、リソグラフィーサブシステム１０７０の部分、特にラスタライザ１０７１及びパターンストリーマ（マスクレスパターンライター）１０７３を制御するために生成されてよい。

[0093] リソグラフィーサブシステム１０７０の演算は、実行される一連の動作を含んでよいＰＰを使用し、制御されてよい。機械制御１０７２はＰＰをロードされてよく、レシピ／ＰＰ生成１０２３によって要求されることがあるように、ＰＰをスケジュールに入れ、実行してよい。ＰＰは、例えばＳＥＭＩＥ４０規格に定められるようにレシピの役割を担ってよい。ＳＥＭＩ規格は、レシピに対処する方法に関する多くの要件を指定するが、規格は、レシピが好ましくは回避されるように矛盾することがある。代わりに、編集可能且つ未フォーマットのＰＰがいわゆるバイナリラージオブジェクト（ＢＬＯＢ）の形で使用されてよい。

[0094] ＰＰは、ウェハの処理環境を決定することがあり、ラン又は処理サイクルの間に変更にさらされることがある命令、設定値、及び／又はパラメータのセットの事前に計画され、再利用可能な一部分であってよい。ＰＰはリソグラフィーツール設計者によって設計されることもあれば、ツーリングによって生成されることもある。

[0095] ＰＰはユーザによってリソグラフィーシステムにアップロードされてよい。ＰＰはＰＪを作成するために使用されてよい。ＰＪはリソグラフィーサブシステム１０７０によってウェハ又はウェハのセットに適用されるための処理を指定してよい。ＰＪは、ウェハの指定されたセットを処理するときにどのＰＰを使用するのかを定義してよく、ＰＰから（及び任意選択でユーザから）のパラメータを含んでよい。ＰＪはユーザ又はホストシステムによって開始されるシステム活動であってよい。

[0096] ＰＰは、ウェハの処理を制御するためだけではなく、サービスアクション、較正機能、リソグラフィー要素試験、要素設定値修正、ソフトウェア更新及び／又はアップグレードにも使用されてよい。好ましくは、それらがＰＪ実行に影響を与えない限りモジュール若しくはサブシステムの電源投入中の自動初期化、サブシステムの周期的且つ無条件の動作、及び予期せぬ電源遮断、緊急又はＥＭＯ活性化に対する応答等の、特定の許可された追加のカテゴリを例外として、ＰＰに規定されるもの以外の何のサブシステム動作も発生しない。

[0097] ＰＰはステップに分けられてよい。大部分のステップは通常、コマンドを含み、コマンドを実行するサブシステムを識別する。また、ステップはコマンドを実行する上で使用されるパラメータ、及びパラメータ制約を含むことがある。また、ＰＰは、例えば並行して、順々に、又は同期して実行される等、いつステップが実行されるのかを示すためにスケジューリングパラメータを含むこともある。

[0098] ＰＪのコマンドステップを実行するために、機械制御１０７２は、ＰＪに示されるコマンドを、ＰＪの関連するステップで示されるサブシステムに送信してよい。機械制御１０７２はタイミングを監視してよく、サブシステムから結果を受信してよい。

[0099] 前処理された設計レイアウトデータ２００８は、通常、ベクトルフォーマットであり用量情報を含むツール入力データフォーマットでレチクルストレージ１０５１に記憶される。前処理された設計レイアウトデータ２００８は、レチクルストレージ１０５１からリソグラフィーサブシステム１０７０のラスタライザ１０７１に提供されてよく、ラスタライザ１０７１で、前処理された設計レイアウトデータ２００８は、チップの作成のためにウェハを露光するためにマスクレスパターンライター１０７３を制御するためのパターンビットマップデータ２００９のようなビームレット制御データに処理されてよい。前処理された設計レイアウトデータ２００８は、すべての考えられる構造、この例ではビア構造を含んでよく、該ビア構造から一意的チップの作成のために選択が行われる。選択は、保護された製造工場内ブラックボックスデバイス１０６０からの入力に基づいて行われてよく、このことが、設計レイアウトデータのビア構造のどれがウェハから製造される各チップに対して適用可能であるのかを定義する選択データを生成してよく、選択データはチップの異なる部分集合のためにビア構造の異なる集合を定義する。

[00100] 図２で２００４として示される選択データは、ブラックボックスデバイス１０６０からＰＪ入力ジェネレータ１０５４に提供されてよい。好ましくは、選択データ２００４は暗号化される。ＰＪ入力ジェネレータ１０５４は機械制御１０７２に選択データ２００４を送信してよく、機械制御１０７２で、ＰＪ２００６が生成され、ラスタライザ１０７１に選択データ２００４に基づいてパターンビットマップデータ２００９を生成するように命令してよい。

[00101] 代わりに、ブラックボックスデバイス１０６０は、ＰＪ入力ジェネレータ１０５４を関与させることなく、ラスタライザ１０７１に選択データ２００４をプロビジョニングするためにリソグラフィーサブシステム１０７０に直接的に選択データ２００４を提供するように構成されてよい。

[00102] 前処理された設計レイアウトデータ２００８がビアロケーションメタデータを含まず、したがって選択可能なビアの場所を前処理された設計レイアウトデータ２００８から引き出すことができないとき、ラスタライザは、通常選択データとともにであるが、おそらく別個のファイルとしてビアロケーションメタデータ２００３をさらに受信してよい。

[00103] ビアロケーションメタデータ２００３は、準備部分１０２０でＧＤＳＩＩ設計レイアウトデータとともに受信されてよい。そこから、ビアロケーションメタデータ２００３は、例えばレシピ／ＰＰジェネレータ１０２３を介して又は注文及び生産計画１０２４を介して、ブラックボックスデバイス１０６０に提供されてよい。後者の状況は、ビアロケーションメタデータ２００３が製造データベース２００３を介して注文及び生産計画１０２４からブラックボックスデバイス１０６０までのルートをたどる図２に示される。

[00104] ブラックボックス１０６０は、例えばＰＪ入力ジェネレータ１０５４を介して又はリソグラフィーサブシステム１０７０に直接的に、上述された選択データと同じルートをたどるリソグラフィーサブシステム１０７０にビアロケーションメタデータ２００３を提供してよい。

[00105] ブラックボックスデバイス１０６０は、例えば提供された選択データ２００４に従って有効にされるビアのロケーション情報しか含まないビアロケーションメタデータ２００３の部分集合だけをリソグラフィーサブシステム１０７０に提供するように構成されてよい。

[00106] ブラックボックスデバイス１０６０は、選択データ２００４の作成で協調するＩＤ／鍵マネージャ１０６１及び選択データジェネレータ１０６２を含んでよい。ＩＤ／鍵マネージャ１０６１は製造データベース１０５３から製品ＩＤ／シリアルナンバー情報２００１を、及びおそらくマスクレスリソグラフィー露光システムの外部に位置する鍵管理サービス１００６からＩＤ／鍵の対のバッチ２００２を受信してよい。製品ＩＤ／シリアルナンバー情報２００１及びＩＤ／鍵の対のバッチ２００２は、選択データ２００４の生成を制御するために使用されてよい。さらに、製品ＩＤ／シリアルナンバー情報２００１は、チップを作成された後にそのＩＤ／シリアルナンバーと照合できるようにするために作成プロセスを通してチップを追跡するために使用されてよい。代わりに又はさらに、製品ＩＤ／シリアルナンバー情報２００１は、図示されていないが、本質的に既知のプロセスによってチップの中又はチップの上にＩＤ／シリアルナンバーを含むために使用されてよい。

[00107] パターンビットマップデータ２００９に従ってウェハ２０１３を露光することにより、チップの異なる部分集合のためにビア構造の異なる部分集合を有するパターンを露光することになる。図２では、これは露光されたウェハ２０１４として示される。露光されたウェハ２０１４は、通常、検査ステップ、エッチングステップ、付着ＣＭＰステップ、及び／又はスライスステップを含む標準ＣＭＯＳウェハフロー１０８０に従ってさらに処理されてよい。結果として生じるスライスされたチップ１００７は、例えばデータセキュリティ、トレーサビリティ、及び／又は偽造防止の用途のためにエンドユーザ装置１００８で使用されてよい一意的チップであってよい。矢印２０１５はエンドユーザ装置１００８への一意的チップのプロビジョニングを示す。

[00108] プロセスプログラム（ＰＰ）及びプロセスジョブ（ＰＪ）は、例えばＳＥＭＩＥ３０「製造装置の通信及びコントロールのための包括的モデル（ＧＥＭ）」、ＳＥＭＩＥ４０「プロセス管理スタンダード」、ＳＥＭＩＥ４２「レシピ管理スタンダード：コンセプト、挙動、及びメッセージサービス」、及び／又はＳＥＭＩＥ１３９「レシピとパラメータに関する管理規定（ＲａＰ）」等のＳＥＭＩ規格に基づいてよい。

[00109] 図３は、ＧＤＳＩＩ設計レイアウトデータ２００７からのパターンビットマップデータ２００９の生成で従われることがある、数直線ラスタ化を使用するデータ経路の例示的な機能流れ図を示す。図３の機能流れ図は、図２のマスクレスリソグラフィー露光システムで使用されてよい。図３で、機能流れ図は４つのセクションに分割されている。つまり、３０１０は下部のデータ出力／入力のデータフォーマットを示すために使用され、３０２０はデータ出力／入力（平行四辺形）及び機能要素（矩形）を含むプロセスの流れを示し、３０３０は上部機能要素で実行されるプロセスステップを示すために使用され、３０４０は、例えば、設計ごとに１回３０４１、ウェハごとに１回３０４２、又はフィールドごとに１回３０４３等、プロセスステップが通常どの程度の頻度で実行されるのかを示すために使用される。ローマ字Ｉ、ＩＩ、及びＩＩＩは、いつビアロケーションメタデータ及び／又は選択データがデータ経路に提供され得るのかを示す。

[00110] プロセスへの入力は、ＧＤＳＩＩ設計レイアウトデータ２００７、又はＯＡＳＩＳデータフォーマット等の任意の他の適切なフォーマットでの設計レイアウトであってよい。ＧＤＳＩＩ設計レイアウトデータ２００７は、ビア構造の集合がチップを一意的にするためにその中から選択される、例えばビア構造等の構造を含んでよい。

[00111] データ作成ユニット１０２２は、通常オフラインの前処理演算としてＧＤＳＩＩファイル２００７を前処理してよい。前処理演算は通常、ともに３０３１として示される屈伸加工、近接補正、レジスト加熱補正、及び／又はスマート境界描画演算の１つ又は複数を含む。データ作成１０２２の出力は、３０１１として示される、用量情報を含む、通常ベクトルフォーマットの前処理された設計レイアウトデータ２００８であってよい。前処理された設計レイアウトデータ２００８のフォーマットは、ツール入力データフォーマットとしても知られる。データ作成１０２２は、通常矢印３０４１によって示される設計ごとに１回実行されるが、ウェハごとに１回又はフィールドごとに１回実行されてよい。

[00112] データ作成ユニット１０２２の前処理は、好ましくは特定の又は一意的なチップ設計を露光しない。つまり、選択データ２００４は好ましくはデータ経路のこの段階で利用できず、有利なことにデータ作成ユニット１０２２及び製造工場の生産セットアップ部分１００２がより安全ではない環境に位置できるようにする。

[00113] 上述されたように、セキュリティの理由から特定の又は一意的なチップ設計部分の露光及び露光時間を最小限に抑えることが望ましい。チップの一意性は通常データセキュリティ、トレーサビリティ、及び／又は偽造防止の用途に使用されるので、セキュリティ態様は重要である。破線ブロックの中の、つまりソフトウェア処理１０７１Ａからパターンライター１０７３でのハードウェア処理までのプロセスは、通常リソグラフィーサブシステム１０７０の中で実行され、より安全な操作環境を可能にする。さらに、ソフトウェア処理１０７１Ａ以降にだけ選択データ２００４を提供することによって、チップの一意的特徴が製造工場の製造部分１００３の中で使用される時間の量は最小限に抑えられ得る。

[00114] 選択データ２００４は通常フィールドごとに１回提供され、使用される。ローマ字ＩＩＩは、この段階でのデータ経路への選択データ２００４のプロビジョニングを示す。代わりにであるが、より好ましくなく、選択データ２００４はウェハごとに１回提供され、使用されてよい。ローマ字ＩＩは、この段階でのデータ経路への選択データ２００４のプロビジョニングを示す。

[00115] ロケーションメタデータ２００３は、図２で説明されるように、選択データ２００４とともにリソグラフィーサブシステム１０７０に提供されてよい。代わりに、選択データがＧＤＳＩＩ設計レイアウトデータと埋め込まれる場合、ローマ字Ｉによって示されるように、ロケーションメタデータは設計ごとに１回提供されてよい。

[00116] 前処理されたＧＤＳＩＩ設計レイアウトデータ２００８は、図３に示されるようにソフトウェア処理部分１０７１Ａ及びストリーム配信部分１０７１Ｂを含んでよいラスタライザ１０７１に入力されてよい。選択データ２００４がローマ字ＩＩによって示されるようにウェハごとに１回使用されるのか、それともローマ字ＩＩＩによって示されるようにフィールドごとに１回使用されるのかに応じて、ソフトウェア処理部分１０７１Ａ又はストリーム配信部分１０７１Ｂは、前処理された設計レイアウトデータで選択データ２００４によって定義されるようにビア構造の特定の集合を可能にし、それによって一意的チップの作成を準備するためにビアロケーションメタデータ２００３とともに選択データ２００４を使用してよい。

[00117] 前処理された設計レイアウトデータ２００８のインライン処理は、ベクトルデータをラスタ化してパターンシステムストリーム配信（ＰＳＳ）データ３０２１を生成するためにソフトウェア処理部分１０７１Ａで実行されてよい。ＰＳＳデータ３０２１は、３０１２で示される４ビットグレイスケールビットマップデータとしてフォーマットされてよい。

[00118] ラスタ化は、で実行されてよい。一意的チップ設計部分は、ローマ字ＩＩによって示されるように、この段階で実現されてよい。ストリーム配信部分１０７１Ｂは次いでＰＳＳデータ３０２１を処理してパターンビットマップデータ２００９を生成してよい。ストリーム配信部分１０７１Ｂによって実行されるプロセスは、ビーム位置較正、フィールドサイズ調整、及び／又はビットマップデータに対するフィールド位置調整のためのＸ方向及び／又はＹ方向での完全ピクセルシフト又は部分ピクセルシフトを伴う補正を含んでよい。これらのプロセスはともに３０３２として示される。代わりにエントリポイントＩＩに対して、一意的設計部分はローマ字ＩＩＩによって示されるようにこの段階で実現されてよい。パターンビットマップデータ２００９は、ウェハの露光のためにパターンライター１０７３にストリーム配信されてよい。パターンビットマップデータ２００９のこのストリーム配信は３０２２として示される。

[00119] ラスタ化は、ハードウェアで実行されるリアルタイム処理を伴うことがあるストリーム配信段階１０７１Ｂで実行されてよい。ビーム位置較正、フィールドサイズ調整、及び／又はフィールド位置調整（ともに３０３２と示される）のための補正はベクトルフォーマットＰＳＳフォーマットデータ３０２１に対して加えられてよく、次いでラスタ化はこれをパターンビットマップデータに変換してよい。補正がベクトルデータに対して行われるとき、Ｘ方向及びＹ方向での完全ピクセルシフト、部分ピクセルシフト、及び／又はサブピクセルシフトが行われてよい。

[00120] マスクレスパターンライター１０７３の制御することは、通常、ブランカーがパターンビットマップデータによって制御されることを伴う。パターンビットマップデータ２００９はブランカーフォーマットデータと呼ばれてもよい。

[00121] 図４及び図５は、パターンビットマップデータ等のビームレット制御データがフィールドごとに１回生成される例示的な状況に関する。図４は、設計レイアウトデータ及び例えばビアロケーションメタデータ等のロケーションメタデータ２００３によって定義されるフィールド１０３の例示的な実施形態を示す。図４と併せて、図５は選択データ２００４を表す。この例では、設計レイアウトデータはフィールドの中の４つの一意的チップを定義し、各チップは、４つすべてのチップで同一であってよい共通部分１０１、及び設計レイアウトデータに定義される選択可能な構造から、例えばビア等の構造の異なる集合を選択した後、各チップで異なることがある、個別的に取り扱われることになる領域１０２を有する。

[00122] ローマ字Ｉ、ＩＩ、及びＩＩＩは、この例ではいつそれぞれのデータが図３のデータ経路に提供されてよいのかを示す。

[00123] ビアロケーションメタデータ２００３は、設計レイアウトの中の選択可能なビア及び各選択可能なビアの座標のリストを含んでよい。この例では、ビアはＶｉａ１からＶｉａＮまで番号を付けられ、Ｎは任意の正の指数である。ビアの任意の他の識別が代わりに使用されてよい、又はビアの識別がビアの識別として（例えば、行番号をカウントする）ファイルの中のＸ、Ｙ座標の位置を使用し、完全に除外されてよいことが理解される。この例では、各ビアの座標はＸ、Ｙ場所として表される。任意の他の座標系又は設計レイアウトの中の場所の表示が代わりに使用されてよいことが理解される。図４の例と同様に、ビア構造の代わりに、任意の他の種類の構造がロケーションメタデータで識別されてよい。

[00124] ロケーションメタデータは、構造の場所に加えて、構造の幅及び／又は高さ等の構造についての追加情報を含んでよい。ロケーションメタデータは、例えば複数の構造に共通のメタデータを１回だけ含むことによって最適化されてよい。

[00125] 選択データ２００４は、フィールド、及びフィールドごとに、Ｖｉａ１．．ＶｉａＮのそれぞれについてビアが有効化されるのか（ビット値「１」）、それとも無効化されるのか（ビット値「０」）を示すｎビットのリストを含んでよい。本明細書では、ビット場所はビアロケーションメタデータ２００３のビアの索引と一致する。単一ビットの代わりに、複数のビットが選択データの中の選択ビア及び／又は非選択ビアを示すために使用されてよい。この例では、フィールドはＦｉｅｌｄ１からＦｉｅｌｄＭまで番号を付けられ、Ｍは任意の正の指数である。フィールドの任意の他の識別が代わりに使用されてよい、又はフィールドの識別はフィールドの識別として（例えば、行番号をカウントする）ファイルの中のフィールドビットの各集合の位置を使用し、完全に除外されてよいことが理解される。

[00126] ラスタライザ１０７１は、選択データ２００４又はウェハで露光されることになるフィールドに関連する選択データの部分集合を受け取ってよい。選択データ２００４は、ビアロケーションメタデータ２００３によって定義されるように、設計レイアウトの中の場所で対応するビアを有効にし、無効にするために使用されてよい。

[00127] 図６は、本発明の例示的な実施形態による、パターンビットマップデータ２００９の作成に関与するデータ経路の部分でのデータの流れを表す。データは平行四辺形として示され、プロセスステップは矩形のボックスとして示される。

[00128] 左側のデータの流れの始まりに、前処理された設計レイアウトデータ２００８は、例えば図２に示されるようにラスタライザ１０７１、又は任意の他の処理ユニット、好ましくはリソグラフィーサブシステム１０７０の部分によって中間ピクセル毎４ビットグレイレベルビットマップ３０２１Ｂ又は任意の他の適切なビットマップフォーマットに処理された可能性がある。この中間４ｂｐｐグレイレベルビットマップ３０２１Ｂは、一意的チップを作成するためにその中から選択が行われる、例えばビア等のすべての構造を含んでよい。任意選択で、中間４ｂｐｐグレイレベルビットマップは圧縮フォーマット３０２１Ａであり、解凍ステップ３０３５で解凍される。ＺＩＰ圧縮又は任意の他の適切な圧縮フォーマットが圧縮フォーマットとして使用されてよい。

[00129] 右上で、例えばビアロケーションメタデータ等のロケーションメタデータ２００３及び選択データ２００４は、ワイプアウトビットマップ３０２３Ａの作成のために、ワイプアウトビットマップ作成プロセス３０３３に入力されてよい。ワイプアウトビットマップは、通常、ワイプアウトビットマップが中間４ｂｐｐグレイレベルビットマップでビアを消去するためのマスクとして機能できるようにする形式となる。ワイプアウトビットマップ３０２３Ａは圧縮フォーマットでただちに記憶され、融合演算３０３４での使用の前に、おそらくリアルタイムで解凍されてよい。

[00130] 融合演算３０３４で、中間４ｂｐｐグレイレベルビットマップ及びワイプアウトビットマップは、例えばＯＲ演算を使用し、マージされてよく、結果として選択データに定義され、中間４ｂｐｐグレイレベルビットマップから削除されるワイプアウトビットマップに反映されるように非選択ビアを生じさせる。これに関して、例えば、中間４ｂｐｐグレイレベルビットマップでビアを定義するビットは非選択ビアのためにバイナリゼロ値を与えられる。

[00131] 結果として生じる４ｂｐｐグレイスケールビットマップ３０２１Ｃはパターンストリーマ補正のために処理されてよく、処理ステップ３０３２Ａに示されるように、Ｂ／Ｗディザリング演算が実行されてよい。処理ステップ３０３２Ａは図３の演算３０３２に類似してよい。これは、図３のマスクレスパターンライター１０７３等のマスクレスパターンライターを制御するためのパターンビットマップデータ２００９を生じさせてよい。

[00132] プロセス３０３３、３０３４、３０３５、及び３０３２Ａは、ラスタライザ１０７１又は任意の他の処理ユニット、好ましくはリソグラフィーサブシステム１０７０の部分によって実行されてよい。プロセス３０３２Ａ、３０３４、及び／又は３０３５はリアルタイムで実行されてよい。通常、図６に示されるプロセスステップの１つ又は複数はＲＡＭメモリで実行され、ワイプアウトビットマップ３０３２Ａ、中間４ｂｐｐグレイレベルビットマップ３０２１Ｂ、及び／又は４ｂｐｐグレイスケールビットマップ３０２１Ｃ、又はその部分は、パターンビットマップデータ２００９へのデータの処理中だけにＲＡＭメモリに記憶される。処理性能の向上のため、好ましくは融合演算３０３４及びおそらく解凍演算３０３５も、例えばＦＰＧＡ又はＡＳＩＣに等、ハードウェアに実装される。

[00133] 例示的な実施形態では、中間４ｂｐｐグレイスケールビットマップ３０２１Ｂは、例えばウェハの２μｍかける３３ｍｍの面積をカバーするウェハのフィールドのストライプを画定してよい。中間４ｂｐｐグレイスケールビットマップ３０２１Ｂの各４ビットのピクセルは、５．４ｎｍかける５．４ｎｍの面積をカバーしてよい。ワイプアウトビットマップ３０２３Ａは、例えば２μｍかける３００ｍｍの面積をカバーするウェハ上の１つのストライプ、つまり走査線をカバーする１ｂｐｐのビットマップであってよい。ワイプアウトビットマップ３０２３Ａの各１ビットピクセルは、この例では４３．２ｎｍかける４３．２ｎｍの面積をカバーしてよい。したがって、ワイプアウトビットマップは中間４ｂｐｐグレイスケールビットマップよりもさらに低い解像度を有してよく、結果的に融合演算３０３４が中間４ｂｐｐグレイスケールビットマップのものでより大きい面積を消去することがある。

[00134] 別の例示的な実施形態では、４ｂｐｐグレイスケールビットマップ３０２１Ｂ等の中間マルチレベルグレイスケールビットマップが、例えばウェハの２μｍかける３３ｍｍの面積をカバーする、ウェハのフィールドのストライプを画定してよい。中間４ｂｐｐグレイスケールビットマップ３０２１Ｂの各４ビットのピクセルは、５．４ｎｍかける５．４ｎｍの面積をカバーしてよい。ワイプアウトビットマップ３０２３Ａは、例えば２μｍかける３００ｍｍの面積をカバーするウェハで１つのストライプをカバーする４ｂｐｐスパースビットマップであってよい。ワイプアウトビットマップ３０２３Ａの各４ビットピクセルは、この例では５．４ｎｍかける５．４ｎｍの面積をカバーしてよい。したがって、ワイプアウトビットマップは、中間４ｂｐｐグレイスケールビットマップと同じ解像度を有し、融合演算３０３４にワイプアウトビットマップ３０２３Ａによって画定された正確な場所でピクセルを消去させてよい。

[00135] 任意選択で、ワイプアウトビットマップデータ３０２３Ａは、特にスパースビットマップフォーマットであるとき、ＲＡＭに圧縮フォーマットで記憶され、融合演算３０３４を実行時オンザフライで解凍されてよい。

[00136] 図６の例では、削除されるビアを示すワイプアウトビットマップ３０２３Ａは中間ビットマップ３０２１Ｂとマージされ、ビアが削除されるビットマップ３０２１Ｃを生じさせる。ビットマップフォーマットでデータに作用する代わりに、類似するワイプアウト演算はベクトルフォーマットのデータファイルに対して実行されてよい。中間４ｂｐｐグレイレベルビットマップ３０２１Ｂの代わりに、例えばビア等のすべての選択可能な構造を含むベクトルベースのデータファイルが、次いで削除される又は無効にされる構造を定義するベクトルベースのワイプアウトデータファイルとマージされてよい。この代替例では、マージ演算の結果は通常、１つ又は複数のステップでマスクレスパターンライターを制御するためのパターンビットマップデータ２００９に変換されてよいベクトルベースのデータフォーマットである。

[00137] ワイプアウトビットマップ及びワイプアウトベクトルデータは、ともにワイプアウトマスクデータと呼ばれてよい。

[00138] 図７は、本発明の例示的な実施形態に従って一意的チップを作成するプロセスを示す。ウェハの側断面図は、一意的チップを作成する６つの段階（Ａ）～（Ｆ）で示される。各段階で、いくつかの層２０１～２０６を含むウェハが示される。段階（Ａ）～（Ｆ）の間で、同じパターンは同じ層を示す。この例では、チップの共通部分１０１及びチップの個別的に取り扱われる領域１０２は、荷電粒子マルチビームレットリソグラフィーを使用し、作成される。

[00139] プロセス（Ａ）の始まりで、ウェハは５つの層、つまり底部金属層２０１、絶縁層２０２（例えばＳｉＯ２）、下層２０３及び２０４（例えばＳＯＣ＋ＳｉＡＲＣＨＭ）、並びに最上ｅ－ビームレジスト層２０６（例えばＫｒＦレジスト）を含んでよい。

[00140] 最上層２０６は、上部の矢印によって示されるパターンビットマップデータ２００９の制御下でｅ－ビーム露光を使用し、露光されてよく、後にｅ－ビームによって画定される構造がレジスト層２０６から除去される現像ステップが続く。現像ステップの結果は段階（Ｂ）として示される。エッチング及び剥離ステップで、これらの構造はＳＯＣ下層２０４及びＳｉＡＲＣ下層２０３の中にエッチングされてよく、レジストは除去されてよい。結果は段階（Ｃ）として示される。その後、構造は絶縁層２０２の中にエッチングされてよく、下層２０３、２０４は剥離されてよく、その結果は段階（Ｄ）として示される。

[00141] 次に、導電層２０７が、チップの同一部分と一意的部分の両方についてエッチングされ、剥離された絶縁層の上に適用されてよく、その結果は段階（Ｅ）として示される。例えば、タングステンとの化学蒸着（ＣＶＤ－Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去し、ウェハが底部金属層２０１及びその上に、絶縁材料及び導電材料を含む層を有してよい段階（Ｆ）が生じる。ビアはこの導電材料によって作成されてよい。

[00142] 図７の例では、ビアは単一層、つまり底部から２番目の層に作成されてよい。プロセスは、異なる層でのビアの作成のために異なる層で導電材料を作成するために改変されてよい、及び／又は導電材料を有する複数の層が複数の層でビアのために作成されてよい。プロセスは、金属層と例えば接触層のゲートとの間に接続を生じさせて、ローカル相互接続層に接続を生じさせるために改変されてよい。また又はさらに、プロセスは拡散領域（例えばＰ－ドープ領域又はＮ－ドープ領域）の形成又は構造を改変してよい、又はトランジスタ若しくはダイオードの特定の部分のＰインプラント若しくはＮインプラントを有効に若しくは無効にしてよい。

[00143] 図７の実施形態は、マスクレスリソグラフィーを使用して形成される導電ビアの一意的な構成を備えるチップの個別的に取り扱われる部分の例を使用して上述されている。一意的チップの構造は、図１０Ａ（側面図）及び図１０Ｂ（上面図）に示される例に図示されるように、より大きい単一ビアを効果的に形成するようにマスクレスリソグラフィープロセスを使用して作り出された隣接する導電ビアをマージすることによって、さらに改善されてよい。マスクベースのフォトリソグラフィーを使用する従来の方法では、図１１Ａ（側面図）及び図１１Ｂ（上面図）に図示されるように、２つの金属層２１１ｃ、２１１ｄの間の電気接続を形成するために複数の丸いビア２１７ｄ、２１７ｅが使用されてよい。従来のフォトリソグラフィーで使用される光学システムの制限により、これらのビアを単一のより大きい楕円形ビアにマージすることは実際に達成するのが困難である。マスクレス荷電粒子リソグラフィーシステムを使用すると、これらの制約は存在せず、例えば２つのビア２１７ａ、２１７ｂがマージするようにそれらをすぐ近くで露光することによって金属層２１１ａ、２１１ｂを接続して、より大きい楕円形単一ビア２１７ｃが作り出されることができる。これにより、２つの金属層の間でより確実な接続が行われることが可能となり、これはより多くの電流を伝導してよく、一意的チップにおけるさらなる改善をもたらす。

[00144] 図８は、マスクレスパターンライター１０７３を実装するために使用されてよい、荷電粒子マルチビームレットリソグラフィー機械１の例示的な実施形態の簡略化された概略図を示す。係るリソグラフィー機械は、適切に複数のビームレットを生成するビームレットジェネレータ、変調されたビームレットに該ビームレットをパターン化するビームレット変調器、及びターゲットの表面上に該ビームレットを投射するためのビームレットプロジェクタを含む。ターゲットは例えばウェハである。ビームレットジェネレータは通常ソース、及び少なくとも１つのアパーチャアレイを含む。ビームレット変調器は通常ブランキングデフレクタアレイ及びビームストップアレイを有するビームレットブランカーである。ビームレットプロジェクタは通常走査デフレクタ及び投射レンズ系を含む。

[00145] リソグラフィー機械１は、均質の拡大する電子ビーム４を作り出すための電子ソース３を含んでよい。ビームエネルギーは、好ましくは約１～１０ｋｅＶの範囲で相対的に低く維持される。他の設定値も使用され得るが、これを達成するために、加速電圧は好ましくは低く、電子ソースは好ましくは接地電位でターゲットに対して約－１～－１０ｋＶの間に維持される。

[00146] 電子ソース３からの電子ビーム４は、二重オクタポール、及びその後電子ビーム４を平行にするためのコリメータレンズ５を通過してよい。理解されるように、コリメータレンズ５は任意のタイプの視準光学システムであってよい。その後、電子ビーム４は、１つの適切な実施形態ではアパーチャアレイ６Ａであるビームスプリッタに衝突することがある。アパーチャアレイ６Ａはビームの部分を遮ってよく、複数のサブビーム２０がアパーチャアレイ６Ａを通過できるようにしてよい。アパーチャアレイは、好ましくはスルーホールを有するプレートを含む。したがって、複数の平行な電子サブビーム２０が作り出されてよい。

[00147] 第２のアパーチャアレイ６Ｂは、各サブビームからいくつかのビームレット７を作成してよい。また、ビームレットはｅ－ビームとも呼ばれている。より多くのビームレット又はより少ないビームレットを使用することも可能であることは言うまでもないが、システムは多数のビームレット７、好ましくは約１０，０００～１，０００，０００のビームレットを生じさせてよい。平行にされたビームレットを生成するために他の既知の方法も使用されてよいことに留意されたい。これはサブビームの操作を可能にし、このことは、特にビームレットの数を５，０００以上に増加させるときにシステム運用にとって有益となることが判明する。例えば、係る操作は例えば映写レンズの平面で光軸にサブビームを集中させる集光レンズ、コリメータ、又はレンズ構造によって実行される。

[00148] 集光レンズアレイ２１（又は集光レンズアレイのセット）は、ビームストップアレイ１０の対応する開口部に向かってサブビーム２０を集束するために、アパーチャアレイ６Ａを作成するサブビームの後方に含まれてよい。第２のアパーチャアレイ６Ｂはサブビーム２０からビームレット７を生成してよい。ビームレット作成アパーチャアレイ６Ｂは好ましくはビームレットブランカーアレイ９と組み合わせて含まれる。例えば、両方ともサブアセンブリを形成するためにともに組み立てられてよい。図８では、アパーチャアレイ６Ｂは各サブビーム２０から３つのビームレット７を作り出し、ビームレット７は、３つのビームレットが端部モジュール２２の映写レンズ系によってターゲットの上に投射されるように、対応する開口部でビームストップアレイ１０に衝突する。実際には、はるかに多数のビームレットが端部モジュール２２の映写レンズ系ごとにアパーチャアレイ６Ｂによって作り出されてよい。サブビームあたりのビームレットの数は２００以上に増加することがあるが、一実施形態では、（７ｘ７のアレイに配列された）４９のビームレットが各サブビームから生成されてよく、単一映写レンズ系を通して向けられる。

[00149] サブビーム２０の中間段階を通してビームレット７をビーム４からステップごとに生成することは、主要な光学演算が相対的に限られた数のサブビーム２０を用いて、及びターゲットから相対的に遠い位置で実行されてよいという優位点を有する。１つの係る演算は、映写レンズ系の内の１つに対応する点へのサブビームの集束である。好ましくは、演算と集束点との間の距離は集束点とターゲットとの間の距離よりも大きい。最も適切には、これと組み合わせて静電映写レンズが使用される。この集束演算は、高度ノードで、特に９０ｎｍ未満の臨界寸法を有するノードで確実な荷電粒子ビームリソグラフィーを行うために、システムがスポットサイズの削減、電流の増加、及び点広がりの削減の要件を満たすことを可能にする。

[00150] ビームレット７は次に変調器９のアレイを通過してよい。この変調器９のアレイは、それぞれ電子ビームレット７の内の１つ又は複数を偏向できる複数のブランカーを有するビームレットブランカーアレイを含んでよい。ブランカーはより詳細には、第１の電極及び第２の電極を具備する静電デフレクタであってよく、第２の電極はアース電極又は共通電極である。ビームレットブランカーアレイ９はビームストップアレイ１０とともに変調装置を構成する。ビームレット制御データに基づいて、変調手段８は電子ビームレット７にパターンを加えてよい。パターンは端部モジュール２２の中に存在する構成要素を使用してターゲット２４の上に投射されてよい。

[00151] 本実施形態では、ビームストップアレイ１０は、ビームレットが通過するのを可能にするためのアパーチャのアレイを含む。ビームストップアレイは、他の形状も使用されてよいが、その基本的な形で、スルーホール、通常は丸い穴を具備した基板を含んでよい。一実施形態では、ビームストップアレイの基板８はスルーホールの規則的間隔のアレイを有するシリコンウェハから形成されてよく、表面帯電を防ぐために金属の表面層で被覆されてよい。一実施形態では、金属は、ＣｒＭｏ等の自然酸化物膜を形成しないタイプであってよい。

[00152] 一実施形態では、ビームストップアレイ１０の通路はビームレットブランカーアレイ９の穴と位置合わせされてよい。ビームレットブランカーアレイ９及びビームレットストップアレイ１０はビームレット７を遮る又は通過させるために、通常ともに機能する。ビームレットブランカーアレイ９がビームレットを偏向させる場合、ビームレットはビームレットストップアレイ１０の対応するアパーチャを通過しないが、代わりにビームレットブロックアレイ１０の基板によって遮られる。しかしながら、ビームレットブランカーアレイ９がビームレットを偏向させない場合、次いでビームレットはビームレットストップアレイ１０の対応するアパーチャを通過し、次いでターゲット２４のターゲット表面１３上にスポットとして投射される。

[00153] リソグラフィー機械１は、ビームレットブランカーアレイ９に例えばパターンビットマップデータ２００９の形をとるビームレット制御データを供給するためのデータ経路をさらに含んでよい。ビームレット制御データは光ファイバを使用し、送信されてよい。各光ファイバ端部からの変調された光ビームはビームレットブランカーアレイ９の受光素子に投射されてよい。各光ビームは受光素子に結合された１つ又は複数の変調器を制御するためにパターンデータの一部を保持してよい。

[00154] その後、電子ビームレット７は端部モジュールに進入してよい。以下、用語「ビームレット」は変調されたビームレットを指す。係る変調されたビームレットは実際には時間的に一連の部分を含む。これらの一連の部分の内のいくつかはより低い強度を有し、好ましくはゼロ強度－つまり、ビームストップで停止される部分－を有してよい。いくつかの部分は、以後の走査期間中、ビームレットの開始位置への位置決めを可能にするためにゼロ強度を有してよい。

[00155] 端部モジュール２２は、好ましくは、多様な構成要素を含む挿入可能で置換可能なユニットとして構築される。本実施形態では、端部モジュールはビームストップアレイ１０、走査デフレクタアレイ１１、及び映写レンズ構成１２を含んでよいが、これらのすべてが端部モジュールに含まれる必要はなく、それらは異なって配置されてもよい。

[00156] 変調されたビームレット７はビームレットストップアレイ１０を通過後、偏向されていないビームレット７の方向に実質的に垂直のＸ－方向及び／又はＹ－方向での各ビームレット７の偏向を提供する走査デフレクタアレイ１１を通過してよい。本実施形態では、デフレクタアレイ１１は、相対的に小さい駆動電圧の印加を可能にする走査静電デフレクタであってよい。

[00157] 次に、ビームレットは映写レンズ構成１２を通過してよく、ターゲット平面でターゲット、通常はウェハのターゲット表面２４の上に投射されてよい。リソグラフィー用途の場合、ターゲットは通常荷電粒子感知層又はレジスト層を具備したウェハを含む。映写レンズ構成１２はビームレットの焦点を合わせ、例えば直径約１０～３０ナノメートルの幾何学的なスポットサイズを生じさせてよい。係る設計の映写レンズ構成１２は、例えば約１００～５００倍の縮小を提供する。この好ましい実施形態では、映写レンズ構成１２は有利なことにターゲット表面の近くに位置する。

[00158] いくつかの実施形態では、ビームプロテクタはターゲット表面２４と焦点合わせ映写レンズ構成１２との間に位置してよい。ビームプロテクタは、レジスト粒子がリソグラフィー機械の感光性素子のいずれかに到達できる前にウェハから放たれたレジスト粒子を吸収するための、必要とされるアパーチャを具備した箔又はプレートであってよい。代わりに又はさらに、走査偏向アレイ９は映写レンズ構成１２とターゲット表面２４との間に設けられてよい。

[00159] 大まかに言うと、映写レンズ構成１２はターゲット表面２４にビームレット７を集束する。それとともに、映写レンズ構成１２は、単一ピクセルのスポットサイズが正しいことをさらに保証する。走査デフレクタ１１はターゲット表面２４上でビームレット７を偏向させてよい。それとともに、走査デフレクタ１１は、ターゲット表面２４上のピクセルの位置がマイクロスケールで正しいことを保証する必要がある。特に、走査デフレクタ１１の動作は、ピクセルが、究極的にはターゲット表面２４上にパターンを構成するピクセルのグリッドの中にうまく収まることを保証する必要がある。ターゲット表面上でのピクセルのマクロスケール位置決めが、ターゲット２４の下方に存在するウェハ位置決めシステムによって適切に可能になることが理解される。

[00160] 係る高品質の投射は、再現性のある結果を提供するリソグラフィー機械を入手するために関連性があることがある。一般に、ターゲット表面２４は基板の上部にレジスト膜を含む。レジスト膜の部分は、荷電粒子のビームレット、つまり電子の印加によって化学的に修飾されてよい。その結果として、膜の照射された部分は現像液中で多かれ少なかれ溶解性であり、ウェハ上にレジストパターンを生じさせてよい。ウェハ上のレジストパターンは、その後下位層に、つまり半導体製造の技術で既知の実装ステップ、エッチングステップ、及び／又は付着ステップによって転写されてよい。明らかに、照射が一様ではない場合、レジストは一様に現像されず、パターンの間違いにつながることがある。さらに、係るリソグラフィー機械の多くは複数のビームレットを使用する。照射の違いは、偏向ステップから生じるべきではない。

[00161] 図９は、３つの高レベルサブシステム、つまりウェハ位置決めシステム２５、電子光学コラム２０、及びデータ経路３０に分けられた例示的な荷電粒子リソグラフィーシステム１Ａの概念図を示す。ウェハ位置決めシステム２５はｘ－方向で電子光学コラム２０の下でウェハ２４を移動する。ウェハ位置システム２５は、電子光学コラム２０によって生成される電子ビームレットとウェハを位置合わせするためにデータ経路サブシステム３０からの同期信号を具備してよい。電子光学コラム２０は、図８に示される荷電粒子マルチビームレットリソグラフィー機械１を含んでよい。また、ビームレットブランカーアレイ９の切替えは、パターンビットマップデータ２００９を使用し、データ経路サブシステム３０を介して制御されてもよい。データ経路サブシステム３０は図３に従って実装されてよい。

[00162] 上記例に示されるように、マスクレスパターンライターは、パターンビットマップデータの制御下のウェハにラスタ走査を適用してよい。代わりに、マスクレスパターンライターはウェハにベクトル走査を適用してよい。ベクトル走査は通常、それがウェハのあらゆる場所を順次通過せず、代わりにそれが１つのローカル領域を露光することを終了し、次に飛ぶ点で、ラスタ走査とは異なる。ベクトル走査を用いると、以後の露光が再開する前に、ビーム安定化時間が通常必要とされる。この安定化時間は通常ラスタ走査には必要とされない。ベクトル走査のためのパターンビットマップデータ及び制御データは、概してビームレット制御データと呼ばれてよい。

[00163] 本発明の１つ又は複数の実施形態は、コンピュータシステムとの使用のためのコンピュータプログラム製品として実装され得る。プログラム製品のプログラム（複数可）は、（本明細書で説明される方法を含む）実施形態の機能を定義してよく、様々なコンピュータ可読記憶媒体上に含まれることができる。コンピュータ可読記憶媒体は、非一時的記憶媒体であってよい。例示的なコンピュータ可読記憶媒体は、（ｉ）情報が永続的に記憶されてよい書込み不可記憶媒体（例えば、ＣＤ－ＲＯＭドライブ、ＲＯＭチップ、又は任意のタイプのソリッドステート不揮発性半導体メモリによって読取り可能なＣＤ－ＲＯＭディスク等のコンピュータ内の読取り専用メモリデバイス）、及び（ｉｉ）変更可能な情報が記憶されてよい書込み可能記憶媒体（例えば、ハードディスクドライブ又は任意のタイプのソリッドステートランダムアクセス半導体メモリ、フラッシュメモリ）を含むが、それらに限定されない。

Claims

マスクレスパターンライターを使用するマスクレスリソグラフィー露光システムを使用し、電子デバイスを製造する方法であって、
前記電子デバイスの作成のためにウェハを露光するために前記マスクレスパターンライターを制御するためのビームレット制御データを生成することであって、前記ビームレット制御データが、前記ウェハから製造される前記電子デバイスのために複数の構造を定義する設計レイアウトデータと、前記設計レイアウトデータの前記構造のどれが前記ウェハから製造される各電子デバイスに対して適用可能であるのかを定義するとともに前記電子デバイスの異なる部分集合のために前記構造の異なる集合を定義する選択データと、前記設計レイアウトデータに定義される前記構造の場所を指定するロケーションメタデータと、に基づいて生成されることと、
前記ロケーションメタデータ及び前記選択データに基づいてワイプアウトマスクデータを生成することと、を含み、
前記ビームレット制御データを前記生成することが、前記設計レイアウトデータ又は前記設計レイアウトデータの派生物と前記ワイプアウトマスクデータとをマージし、それによって、前記選択データに基づいて決定される非選択構造を前記設計レイアウトデータから削除することを含み、
前記ビームレット制御データに従って前記ウェハを露光することにより、前記電子デバイスの異なる部分集合のために前記構造の異なる集合を有するパターンを露光することになる、方法。
前記設計レイアウトデータが、
前記電子デバイスのすべてに対して適用可能な構造を定義する共通設計レイアウトデータと、
前記構造の前記異なる集合が前記選択データに従ってそこから選択可能である前記電子デバイスの内の特定の電子デバイスに適用可能な構造を定義する非共通設計レイアウトデータと、
を備える、請求項１に記載の方法。
前記ワイプアウトマスクデータが、ビットマップフォーマットである、請求項１又は２に記載の方法。
前記ワイプアウトマスクデータとマージされる前記設計レイアウトデータ又は前記設計レイアウトデータの前記派生物が、マルチレベルグレイスケールビットマップである、請求項３に記載の方法。
前記マルチレベルグレイスケールビットマップが、４ｂｐｐグレイレベルビットマップである、請求項４に記載の方法。
前記設計レイアウトデータ又は前記設計レイアウトデータの前記派生物と前記ワイプアウトマスクデータを前記マージすることにより、前記マルチレベルグレイスケールビットマップにおいてビアを消去することになる、請求項４又は５に記載の方法。
前記ワイプアウトマスクデータが、前記マルチレベルグレイスケールビットマップよりも低い解像度を有し、その結果、前記マージすることにより、前記マルチレベルグレイスケールビットマップの場所で面積を消去し、その場所では、前記ワイプアウトマスクデータによって前記場所で画定された前記面積が、前記マルチレベルグレイスケールビットマップによって画定された前記面積より大きい、請求項４乃至６のいずれか一項に記載の方法。
前記ワイプアウトマスクデータが、１ｂｐｐビットマップである、請求項３乃至７のいずれか一項に記載の方法。
前記ワイプアウトマスクデータが、前記ウェハ上の１つのストライプ又は走査線をカバーする、請求項８に記載の方法。
前記マルチレベルグレイスケールビットマップが４ｂｐｐグレイスケールビットマップであり、前記ワイプアウトマスクデータが４ｂｐｐスパースビットマップであり、それによって、前記マージすることにより、前記ワイプアウトビットマップによって画定された正確な場所でピクセルを消去する、請求項４乃至６のいずれか一項に記載の方法。
前記電子デバイスが半導体チップであり、前記マスクレスパターンライターが荷電粒子マルチビームレットリソグラフィー機械である、請求項１乃至１０のいずれか一項に記載の方法。
前記構造が、
ビアとしても知られる金属層の間の接続と、
金属層と、接触層のゲートとの間の接続と、
ローカル相互接続層での接続と、
トランジスタ又はダイオードの特定の部分のＰインプラント又はＮインプラントと、
の内の少なくも１つを含む、請求項１乃至１１のいずれか一項に記載の方法。
前記非共通構造が、前記電子デバイスの半導体チップの１つの層上に形成される、請求項１乃至１２のいずれか一項に記載の方法。
マスクレスパターンライターを使用するマスクレスリソグラフィー露光システムを使用し、電子デバイスの作成のためにウェハを露光するためにマスクレスパターンライターを制御するためのビームレット制御データを生成するための方法をコンピュータに実行させるコンピュータプログラムであって、これにより前記ビームレット制御データに従って前記ウェハを露光することにより前記電子デバイスの異なる部分集合のために構造の異なる集合を有するパターンを露光することになり、前記方法が、
前記ウェハから製造される前記電子デバイスのために複数の構造を定義する設計レイアウトデータを受信することと、
前記設計レイアウトデータの前記構造のどれが前記ウェハから製造される各電子デバイスに対して適用可能であるのかを定義する選択データを受信することであって、前記選択データが前記電子デバイスの異なる部分集合のために前記構造の異なる集合を定義する、選択データを受信することと、
前記設計レイアウトデータに定義される前記構造の場所を指定するロケーションメタデータを受信することと、
前記ロケーションメタデータ及び前記選択データに基づいてワイプアウトマスクデータを生成することと、
前記設計レイアウトデータ又は前記設計レイアウトデータの派生物と前記ワイプアウトマスクデータをマージし、それによって前記設計レイアウトデータから非選択構造を削除することにより、前記ビームレット制御データを生成することと、
を含む、コンピュータプログラム。
マスクレスパターンライターを使用するマスクレスリソグラフィー露光システムを使用し、電子デバイスの作成のためにウェハを露光するためにマスクレスパターンライターを制御するためのビームレット制御データを生成するための方法を実行するように構成されるプロセッサを備えるデータ処理システムであって、これにより前記ビームレット制御データに従って前記ウェハを露光することにより前記電子デバイスの異なる部分集合のために構造の異なる集合を有するパターンを露光することになり、前記方法が、
前記ウェハから製造される前記電子デバイスのために複数の構造を定義する設計レイアウトデータを受信することと、
前記設計レイアウトデータの前記構造のどれが前記ウェハから製造される各電子デバイスに対して適用可能であるのかを定義する選択データを受信することであって、前記選択データが前記電子デバイスの異なる部分集合のために前記構造の異なる集合を定義する、選択データを受信することと、
前記設計レイアウトデータに定義される前記構造の場所を指定するロケーションメタデータを受信することと、
前記ロケーションメタデータ及び前記選択データに基づいてワイプアウトマスクデータを生成することと、
前記設計レイアウトデータ又は前記設計レイアウトデータの派生物と前記ワイプアウトマスクデータをマージし、それによって前記設計レイアウトデータから非選択構造を削除することにより、前記ビームレット制御データを生成することと、
を含む、データ処理システム。