JP2000156480A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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film
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賢斉 平沢
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Takeshi Tamaru
剛 田丸
Satoru Yamada
悟 山田
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惠三 川北
Toshihiro Sekiguchi
敏宏 関口
Yoshitaka Tadaki
▲芳▼▲隆▼ 只木
Takuya Fukuda
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Abstract

(57)【要約】 【課題】 ＤＲＡＭの情報蓄積用容量素子の電極に接続
される給電用配線の接続信頼性を向上させる。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴＱｓの上
部に形成された情報蓄積用容量素子Ｃと給電用の配線６
１とを接続するスルーホール６４の形成を、情報蓄積用
容量素子Ｃの上部に形成された周辺回路の第２層目の配
線５４と第１層目の配線２６とを接続するスルーホール
５５の形成とは別工程で行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成されてい
る。
【０００３】上記メモリセル選択用ＭＩＳＦＥＴは、周
囲を素子分離領域で囲まれた活性領域に形成され、主と
してゲート酸化膜、ワード線と一体に構成されたゲート
電極およびソース、ドレインを構成する一対の半導体領
域で構成されている。ビット線は、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置され、その延在方向に隣接する
２個のメモリセル選択用ＭＩＳＦＥＴによって共有され
るソース、ドレインの一方と電気的に接続されている。
情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、上記ソース、ドレインの他方
と電気的に接続されている。
【０００４】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量の減少を補うために、ビット線の上部に配置し
た情報蓄積用容量素子の下部電極（蓄積電極）を円筒状
に加工することによってその表面積を増やし、その上部
に容量絶縁膜と上部電極（プレート電極）とを形成して
いる。
【０００５】また、上記公報に記載されたＤＲＡＭは、
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の溝（チャネル）を形成し、その外側の周辺
回路領域に厚い絶縁膜を堆積することによって、メモリ
アレイと周辺回路との段差を解消し、併せて周辺回路領
域の平坦化を実現している。この溝は、情報蓄積用容量
素子の下部電極を円筒状に加工する工程で同時に形成さ
れ、その内壁は、下部電極と同じ材料（多結晶シリコン
膜）で構成されている。
【０００６】
【発明が解決しようとする課題】上記した従来技術のＤ
ＲＡＭは、円筒状に加工した下部電極の壁面を蓄積電荷
量確保のための有効領域として利用することから、メモ
リセルが微細になるにつれて下部電極の高さや溝（チャ
ネル）の深さが大きくなり、これに伴って溝（チャネ
ル）の外側の周辺回路領域に形成される絶縁膜の膜厚も
一層厚くなる。また、この結果、周辺回路領域の厚い絶
縁膜の上部に形成される上層配線とこの絶縁膜の下部に
形成される下層配線とを接続するスルーホールのアスペ
クト比（スルーホールの深さ／径）も一層大きくなる。
【０００７】しかし、周辺回路領域の厚い絶縁膜に形成
される上記スルーホールのアスペクト比が大きくなる
と、情報蓄積用容量素子の上部電極に所定の電源を供給
するための給電用配線と上部電極との間の絶縁膜に形成
されるスルーホールのアスペクト比と、周辺回路領域の
厚い絶縁膜の上部に形成される上層配線とこの絶縁膜の
下部に形成される下層配線とを接続するスルーホールの
アスペクト比とが大きく異なってくる。そのため、上記
２つのスルーホールを同一工程で同時に形成しようとし
た場合、絶縁膜のエッチング条件をアスペクト比の大き
い周辺回路領域のスルーホールに合わせると、情報蓄積
用容量素子の上部電極上に形成されるアスペクト比の小
さいスルーホールがオーバーエッチングされて上部電極
を貫通してしまうため、最悪の場合は、このスルーホー
ルの低部が下層配線にまで達してしまう虞れがある。一
方、絶縁膜のエッチング条件をアスペクト比の小さい上
部電極上のスルーホールに合わせると、周辺回路領域に
形成されるアスペクト比の大きいスルーホールの底部が
下層配線に達しなくなってしまう。
【０００８】また、上記した従来技術のＤＲＡＭは、情
報蓄積用容量素子の上層に少なくとも二層のメタル配線
を形成する。情報蓄積用容量素子の上層に形成されるこ
れらのメタル配線は、情報蓄積用容量素子の下層に形成
される配線に比べて厚い膜厚で形成されるので、配線が
密集した領域においては、通常のＣＶＤ法で堆積される
絶縁膜ではギャップフィル性が不足し、配線間のスペー
スを埋め込むことが困難となる。
【０００９】その対策として、上記メタル配線を覆う絶
縁膜をギャップフィル性に優れた高密度プラズマＣＶＤ
法によって堆積することが考えられるが、高密度プラズ
マＣＶＤ法で堆積した絶縁膜は、プラズマ中の電荷によ
ってチャージアップし易いという特徴がある。そのた
め、情報蓄積用容量素子の上部電極に電源を供給するた
めの給電用メタル配線の上部に高密度プラズマＣＶＤ法
で絶縁膜を堆積すると、この絶縁膜に蓄積された電荷が
給電用メタル配線を通じて上部電極に伝達され、情報蓄
積用容量素子の絶縁破壊を引き起こす惧れがある。
【００１０】本発明の目的は、容量素子の上部電極に電
源を供給する給電用配線と上部電極との間の絶縁膜に形
成されるスルーホールの加工精度を向上させて、給電用
配線の接続信頼性を向上させることのできる技術を提供
することにある。
【００１１】本発明の他の目的は、容量素子の上部電極
に接続される配線上に堆積された絶縁膜のチャージアッ
プに起因する絶縁破壊を防止することのできる技術を提
供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００１５】（ａ）半導体基板の主面のメモリアレイ領
域にメモリセル選択用ＭＩＳＦＥＴを形成し、周辺回路
領域に周辺回路のＭＩＳＦＥＴを形成する工程、（ｂ）
前記ＭＩＳＦＥＴの上部に第１配線を形成した後、前記
第１配線の上部に第１絶縁膜を形成する工程、（ｃ）前
記メモリアレイ領域の前記第１絶縁膜に溝を形成した
後、前記溝の内部を含む前記第１絶縁膜上に形成した第
１導電膜をパターニングすることにより、前記溝の内部
に情報蓄積用容量素子の下部電極を形成する工程、
（ｄ）前記下部電極の上部に容量絶縁膜を介して形成し
た第２導電膜をパターニングすることにより、前記情報
蓄積用容量素子の上部電極を形成する工程、（ｅ）前記
情報蓄積用容量素子の上部に第２絶縁膜を形成した後、
前記第２絶縁膜とその下層の前記第１絶縁膜とを含む絶
縁膜に第１スルーホールを形成する工程、（ｆ）前記第
２絶縁膜の上部に形成した第３導電膜をパターニングす
ることにより、前記第１スルーホールを通じて前記第１
配線と電気的に接続される第２配線を形成する工程、
（ｇ）前記第２配線の上部に第３絶縁膜を形成した後、
前記情報蓄積用容量素子の上部の前記第３絶縁膜に第２
スルーホールを形成し、前記第２配線の上部の前記第３
絶縁膜に第３スルーホールを形成する工程、（ｈ）前記
第３絶縁膜の上部に形成した第４導電膜をパターニング
することにより、前記第２スルーホールを通じて前記情
報蓄積用容量素子の上部電極と電気的に接続される給電
用配線と、前記第３スルーホールを通じて前記第２配線
と電気的に接続される第３配線とを形成する工程。
【００１６】（２）また、本発明の半導体集積回路装置
の製造方法は、前記請求項１において、前記第２配線の
上部に形成された前記第３絶縁膜は、高密度プラズマＣ
ＶＤ法によって形成された絶縁膜を含み、前記情報蓄積
用容量素子の上部に形成された前記第２絶縁膜は、前記
高密度プラズマＣＶＤ法によって形成された絶縁膜を含
んでいない。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１８】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹがマトリクス状に配置されている。Ｘ方向に
沿って互いに隣接するメモリアレイＭＡＲＹの間にはセ
ンスアンプＳＡが配置されている。半導体チップ１Ａの
主面の中央部には、ワードドライバＷＤ、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。
【００１９】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 ・・・）と複数のビッ
ト線ＢＬおよびそれらの交点に配置された複数のメモリ
セル（ＭＣ）により構成されている。１ビットの情報を
記憶する１個のメモリセルは、１個の情報蓄積用容量素
子Ｃとこれに直列に接続された１個のメモリセル選択用
ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報
蓄積用容量素子Ｃと電気的に接続され、他方はビット線
ＢＬと電気的に接続されている。ワード線ＷＬの一端
は、ワードドライバＷＤに接続され、ビット線ＢＬの一
端は、センスアンプＳＡに接続されている。
【００２０】図３は、ＤＲＡＭのメモリアレイおよび周
辺回路の各一部を示す半導体基板の要部断面図、図４
は、メモリアレイの一部を示す半導体基板の概略平面図
である。なお、図４は、メモリセルを構成する導電層
（プレート電極を除く）のみを示し、導電層間の絶縁膜
やプレート電極の上部に配置されたメタル配線の図示は
省略してある。
【００２１】ＤＲＡＭのメモリセルは、ｐ型の単結晶シ
リコンからなる半導体基板１の主面に形成されたｐ型ウ
エル２に形成されている。メモリセルが形成された領域
（メモリアレイ）のｐ型ウエル２は、半導体基板１の他
の領域に形成された入出力回路などからノイズが侵入す
るのを防ぐために、その下部に形成されたｎ型半導体領
域３によって半導体基板１と電気的に分離されている。
【００２２】メモリセルは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタ
ックド構造で構成されている。メモリセル選択用ＭＩＳ
ＦＥＴＱｓはｎチャネル型ＭＩＳＦＥＴで構成され、ｐ
型ウエル２の活性領域Ｌに形成されている。活性領域Ｌ
は、図４のＸ方向に沿って真っ直ぐに延在する細長い島
状のパターンで構成されており、それぞれの活性領域Ｌ
には、ソース、ドレインの一方（ｎ型半導体領域９）を
互いに共有するメモリセル選択用ＭＩＳＦＥＴＱｓがＸ
方向に隣接して２個形成されている。
【００２３】活性領域Ｌを囲む素子分離領域は、ｐ型ウ
エル２に開孔した浅い溝に酸化シリコン膜５を埋め込ん
で形成した素子分離溝６によって構成されている。この
素子分離溝６に埋め込まれた酸化シリコン膜５は、その
表面が活性領域Ｌの表面とほぼ同じ高さになるように平
坦化されている。このような素子分離溝６によって構成
された素子分離領域は、活性領域Ｌの端部にバーズビー
ク(bird's beak) ができないので、ＬＯＣＯＳ（選択酸
化）法で形成された同一寸法の素子分離領域（フィール
ド酸化膜）に比べて実効的な面積が大きくなる。
【００２４】メモリセル選択用ＭＩＳＦＥＴＱｓは、主
としてゲート酸化膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。ゲート電極８Ａはワード線ＷＬと一
体に構成されており、同一の幅、同一のスペースでＹ方
向に沿って直線的に延在している。ゲート電極８Ａ（ワ
ード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物が
ドープされた低抵抗多結晶シリコン膜と、その上部に形
成されたＷＮ（タングステンナイトライド）膜などから
なるバリアメタル層と、その上部に形成されたＷ（タン
グステン）膜などの高融点金属膜とで構成されたポリメ
タル構造を有している。ポリメタル構造のゲート電極８
Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド
膜で構成されたゲート電極に比べて電気抵抗が低いの
で、ワード線の信号遅延を低減することができる。
【００２５】ＤＲＡＭの周辺回路は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成
されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエ
ル２に形成され、主としてゲート酸化膜７、ゲート電極
８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半
導体領域１０、１０によって構成されている。また、ｐ
チャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成さ
れ、主としてゲート酸化膜７、ゲート電極８Ｃおよびソ
ース、ドレインを構成する一対のｐ+ 型半導体領域１
１、１１によって構成されている。ゲート電極８Ｂ、８
Ｃは、ゲート電極８Ａ（ワード線ＷＬ）と同じポリメタ
ル構造で構成されている。周辺回路を構成するｎチャネ
ル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ
は、メモリセルよりも緩いデザインルールで製造されて
いる。
【００２６】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
１２が形成されており、この窒化シリコン膜１２の上部
および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁と
には、窒化シリコン膜１３が形成されている。また、周
辺回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃの上部に
は窒化シリコン膜１２が形成されており、ゲート電極８
Ｂ、８Ｃの側壁には、窒化シリコン膜１３で構成された
サイドウォールスペーサ１３ｓが形成されている。
【００２７】メモリアレイの窒化シリコン膜１２と窒化
シリコン膜１３は、後述するように、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
９、９）の上部にセルフアライン（自己整合）でコンタ
クトホールを形成する際のエッチングストッパとして使
用される。また、周辺回路のサイドウォールスペーサ１
３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
インとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンをＬＤＤ(Lightly Doped Drain) 構造にするために使
用される。
【００２８】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐの上部にはＳＯＧ膜１６が形成されている。ま
た、ＳＯＧ膜１６のさらに上部には２層の酸化シリコン
膜１７、１８が形成されており、上層の酸化シリコン膜
１８は、その表面が半導体基板１の全域でほぼ同じ高さ
になるように平坦化されている。
【００２９】メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。
【００３０】コンタクトホール１９、２０の底部のＸ方
向の径は、対向する２本のゲート電極８Ａ（ワード線Ｗ
Ｌ）の一方の側壁の窒化シリコン膜１３と他方の側壁の
窒化シリコン膜１３とのスペースによって規定されてい
る。すなわち、コンタクトホール１９、２０は、ゲート
電極８Ａ（ワード線ＷＬ）に対してセルフアラインで形
成されている。
【００３１】図４に示すように、一対のコンタクトホー
ル１９、２０のうち、一方のコンタクトホール２０のＹ
方向の径は、活性領域ＬのＹ方向の寸法とほぼ同じであ
る。これに対して、もう一方のコンタクトホール１９
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域９上のコンタクトホール）のＹ
方向の径は、活性領域ＬのＹ方向の寸法よりも大きい。
すなわち、コンタクトホール１９は、Ｙ方向の径がＸ方
向の径よりも大きい略長方形の平面パターンで構成され
ており、その一部は活性領域Ｌから外れて素子分離溝６
上に延在している。コンタクトホール１９をこのような
パターンで構成することにより、コンタクトホール１９
を介してビット線ＢＬとｎ型半導体領域９とを電気的に
接続する際に、ビット線ＢＬの幅を一部で太くして活性
領域Ｌの上部まで延在したり、活性領域Ｌの一部をビッ
ト線ＢＬ方向に延在したりしなくともよいので、メモリ
セルサイズを縮小することが可能となる。
【００３２】酸化シリコン膜１８の上部には酸化シリコ
ン膜２８が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２８にはスルーホール２２が形成さ
れており、その内部には下層から順にＴｉ（チタン）
膜、ＴｉＮ（窒化チタン）膜およびＷ膜を積層した導電
膜からなるプラグ３５が埋め込まれている。また、この
プラグ３５とスルーホール２２の下部のコンタクトホー
ル１９に埋め込まれたプラグ２１との界面には、プラグ
３５の一部を構成するＴｉ膜とプラグ２１を構成する多
結晶シリコン膜との反応によって生じたＴｉＳｉ2 （チ
タンシリサイド）層３７が形成されている。スルーホー
ル２２は、活性領域Ｌから外れた素子分離溝６の上方に
配置されている。
【００３３】酸化シリコン膜２８の上部にはビット線Ｂ
Ｌが形成されている。ビット線ＢＬは素子分離溝６の上
方に配置されており、同一の幅、同一のスペースでＸ方
向に沿って直線的に延在している。ビット線ＢＬはＷ膜
で構成されており、酸化シリコン膜２８に形成されたス
ルーホール２２およびその下部の絶縁膜（酸化シリコン
膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜
７）に形成されたコンタクトホール１９を通じてメモリ
セル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域９）と電気的に接続されてい
る。ビット線ＢＬを金属（Ｗ）で構成することにより、
そのシート抵抗を低減できるので、情報の読み出し、書
き込みを高速で行うことができる。また、ビット線ＢＬ
と後述する周辺回路の配線２３〜２６とを同一の工程で
同時に形成することができるので、ＤＲＡＭの製造工程
を簡略化することができる。また、ビット線ＢＬを耐熱
性およびエレクトロマイグレーション耐性の高い金属
（Ｗ）で構成することにより、ビット線ＢＬの幅を微細
化した場合でも、断線を確実に防止することができる。
【００３４】周辺回路の酸化シリコン膜２８の上部には
第１層目の配線２３〜２６が形成されている。これらの
配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で
構成されており、後述するようにビット線ＢＬを形成す
る工程で同時に形成される。配線２３〜２６は、酸化シ
リコン膜２８、１８、１７およびＳＯＧ膜１６に形成さ
れたコンタクトホール３０〜３４を通じて周辺回路のＭ
ＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネ
ル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
【００３５】周辺回路のＭＩＳＦＥＴと配線２３〜２６
とを接続するコンタクトホール３０〜３４の内部には、
下層から順にＴｉ膜、ＴｉＮ膜およびＷ膜を積層した導
電膜からなるプラグ３５が埋め込まれている。また、こ
れらのコンタクトホール３０〜３４のうち、周辺回路の
ＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１
０およびｐ+ 型半導体領域１１）の上部に形成されたコ
ンタクトホール（３０〜３３）の底部には、プラグ３５
の一部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反
応によって生じたＴｉＳｉ2 層３７が形成されており、
これによってプラグ３５とソース、ドレイン（ｎ+ 型半
導体領域１０およびｐ+ 型半導体領域１１）とのコンタ
クト抵抗が低減されている。
【００３６】ビット線ＢＬおよび第１層目の配線２３〜
２６の上部には、酸化シリコン膜３８、３９が形成され
ている。上層の酸化シリコン膜３９は、その表面が半導
体基板１の全域でほぼ同じ高さになるように平坦化され
ている。
【００３７】メモリアレイの酸化シリコン膜３９の上部
には窒化シリコン膜４４が形成されており、この窒化シ
リコン４４のさらに上部には情報蓄積用容量素子Ｃが形
成されている。情報蓄積用容量素子Ｃは、下部電極（蓄
積電極）４５と上部電極（プレート電極）４７とそれら
の間に設けられたＴａ2 Ｏ5 （酸化タンタル）膜（誘電
体膜）４６とによって構成されている。下部電極４５
は、例えばＰ（リン）がドープされた低抵抗多結晶シリ
コン膜からなり、上部電極４７は、例えばＴｉＮ膜から
なる。
【００３８】情報蓄積用容量素子Ｃの下部電極４５は、
図４のＸ方向に沿って真っ直ぐに延在する細長いパター
ンで構成されている。下部電極４５は、窒化シリコン膜
４４およびその下層の酸化シリコン膜３９、３８、２８
を貫通するスルーホール４８内に埋め込まれたプラグ４
９を通じてコンタクトホール２０内のプラグ２１と電気
的に接続され、さらにこのプラグ２１を介してメモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方
（ｎ型半導体領域９）と電気的に接続されている。下部
電極４５とコンタクトホール２０との間に形成されたス
ルーホール４８の内部には、例えばＰ（リン）がドープ
された低抵抗多結晶シリコン膜で構成されたプラグ４９
が埋め込まれている。
【００３９】周辺回路の酸化シリコン膜３９の上部に
は、情報蓄積用容量素子Ｃの下部電極４５とほぼ同じ高
さの厚い膜厚を有する酸化シリコン膜５０が形成されて
いる。周辺回路の酸化シリコン膜５０をこのような厚い
膜厚で形成することにより、情報蓄積用容量素子Ｃの上
部に形成される酸化シリコン膜５６の表面がメモリアレ
イと周辺回路とでほぼ同じ高さになるので、酸化シリコ
ン膜５６の上層に形成される第２層目の配線（５３、５
４）の下地段差を低減することができる。
【００４０】情報蓄積用容量素子Ｃの上部には２層の酸
化シリコン膜５１、５２が形成され、さらにその上部に
は第２層目の配線５３、５４が形成されている。第２層
目の配線５３、５４は、Ａｌ（アルミニウム）合金を主
体とする導電膜で構成されている。周辺回路に形成され
た第２層目の配線５４は、その下層の絶縁膜（酸化シリ
コン膜５２、５１、５０、窒化シリコン膜４４および酸
化シリコン膜３９、３８）に形成されたアスペクト比の
大きいスルーホール５５を通じて第１層目の配線２６と
電気的に接続されている。このスルーホール５５の内部
には、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラ
グ５６が埋め込まれている。
【００４１】第２層目の配線５３、５４の上部には３層
の酸化シリコン膜５７、５８、５９が形成されている。
３層の酸化シリコン膜５７、５８、５９のうち、下層の
酸化シリコン膜５７は、配線５３、５４のギャップフィ
ル性に優れた高密度プラズマ(High Density Plasma) Ｃ
ＶＤ法によって形成されている。また、この酸化シリコ
ン膜５７の上部の酸化シリコン膜５８は、その表面が半
導体基板１の全域でほぼ同じ高さになるように平坦化さ
れている。
【００４２】酸化シリコン膜５９の上部には第３層目の
配線６０、６１、６２が形成されている。第３層目の配
線６０、６１、６２は、第２層目の配線５３、５４と同
じく、Ａｌ合金を主体とする導電膜で構成されている。
【００４３】第３層目の配線６０、６１、６２のうち、
メモリアレイに形成された第３層目の配線６０は、その
下層の酸化シリコン膜５９、５８、５７に形成されたス
ルーホール６３を通じて第２層目の配線５３と電気的に
接続されている。また、配線６１は、その下層の酸化シ
リコン膜５９、５８、５７、５２、５１に形成されたス
ルーホール６４を通じて情報蓄積用容量素子Ｃの上部電
極４７と電気的に接続されている。すなわち、配線６１
は、情報蓄積用容量素子Ｃの上部電極４７に所定の電源
（例えば1/2 Ｖcc）を供給する給電用の配線を構成して
る。
【００４４】周辺回路領域に形成された第３層目の配線
６２は、その下層の酸化シリコン膜５９、５８、５７に
形成されたスルーホール６５を通じて第２層目の配線５
４と電気的に接続されている。これらのスルーホール６
３〜６５の内部には、例えばＴｉ膜、ＴｉＮ膜およびＷ
膜からなるプラグ６６が埋め込まれている。
【００４５】次に、上記のように構成されたＤＲＡＭの
製造方法の一例を図５〜図４２を用いて工程順に説明す
る。
【００４６】まず、図５に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１の
主面の素子分離領域に素子分離溝６を形成する。素子分
離溝６は、半導体基板１の表面をエッチングして深さ３
００〜４００nm程度の溝を形成し、次いでこの溝の内部
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜５を
堆積した後、この酸化シリコン膜５を化学的機械研磨(C
hemical Mechanical Polishing; ＣＭＰ) 法でポリッシ
ュバックして形成する。酸化シリコン膜５は、その表面
が活性領域の表面とほぼ同じ高さになるように平坦化す
る。この素子分離溝６を形成することにより、図６に示
すように、メモリセルを形成する領域（メモリアレイ）
には素子分離溝６で囲まれた細長い島状のパターンを有
する活性領域Ｌが同時に形成される。また、周辺回路を
形成する領域にも素子分離溝６で囲まれた図示しない活
性領域が同時に形成される。
【００４７】次に、図７に示すように、メモリアレイの
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域３を形成した後、メモリア
レイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ
を形成する領域）とにｐ型不純物、例えばＢ（ホウ素）
をイオン打ち込みしてｐ型ウエル２を形成し、周辺回路
の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形成する
領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込
みしてｎ型ウエル４を形成する。
【００４８】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2(フッ化ホウ素) ）を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ
（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウ
ェット酸化してｐ型ウエル２およびｎ型ウエル４の表面
に清浄なゲート酸化膜７を形成する。
【００４９】次に、図８および図９に示すように、ゲー
ト酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）お
よびゲート電極８Ｂ、８Ｃを形成する。ゲート電極８Ａ
（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例え
ばＰ（リン）などのｎ型不純物をドープした多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部にＷＮ（タングステンナイトライド）膜とＷ膜と
をスパッタリング法で堆積し、さらにその上部に窒化シ
リコン膜１２をＣＶＤ法で堆積した後、フォトレジスト
膜をマスクにしてこれらの膜をパターニングすることに
より形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶
シリコン膜とが反応して両者の界面に高抵抗のシリサイ
ド層が形成されるのを防止するバリア層として機能す
る。バリア層には、ＷＮ膜高融点金属窒化膜、例えばＴ
ｉＮ（チタンナイトライド）膜を使用することもでき
る。高融点金属膜と多結晶シリコン膜とを主体として構
成されるポリメタル構造のゲート電極８Ａ（ワード線Ｗ
Ｌ）は、多結晶シリコン膜やポリサイド膜（高融点金属
シリサイド膜と多結晶シリコン膜との積層膜）で構成さ
れたゲート電極に比べて電気抵抗が低いので、ワード線
の信号遅延を低減することができる。
【００５０】次に、図１０に示すように、ｎ型ウエル４
にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みし
てゲート電極８Ｃの両側のｎ型ウエル４にｐ- 型半導体
領域１５を形成する。また、ｐ型ウエル２にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてゲート電極
８Ａの両側のｐ型ウエル２にｎ- 型半導体領域９ａを形
成し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ- 型半
導体領域１４を形成する。ここまでの工程により、メモ
リセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００５１】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜１３を堆積した後、メモ
リアレイの窒化シリコン膜１３をフォトレジスト膜（図
示せず）で覆い、周辺回路の窒化シリコン膜１３を異方
性エッチングすることにより、周辺回路のゲート電極８
Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを形成
する。このエッチングは、素子分離溝６に埋め込まれた
酸化シリコン膜５とゲート酸化膜７の削れ量を最少とす
るために、窒化シリコン膜１３を高い選択比でエッチン
グするガスを使用して行う。また、ゲート電極８Ｂ、８
Ｃ上の窒化シリコン膜１２の削れ量を最少とするため
に、オーバーエッチング量を必要最小限に留めるように
する。
【００５２】次に、図１２に示すように、周辺回路のｎ
型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）を形成し、周辺回路
のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域１０（ソース、ドレイン）を形成する。こ
こまでの工程により、ＬＤＤ構造を備えたｐチャネル型
ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎ
が略完成する。
【００５３】次に、図１３に示すように、半導体基板１
上にＳＯＧ膜１６をスピン塗布し、水蒸気を含む４００
℃程度の酸素雰囲気中でベーク処理を行った後、さらに
８００℃、１分程度の熱処理を行ってこのＳＯＧ膜１６
をデンシファイ（緻密化）する。ＳＯＧ膜１６は、例え
ばポリシラザン系の無機ＳＯＧを使用する。このＳＯＧ
膜１６は、ＢＰＳＧ膜などのグラスフロー膜に比べてリ
フロー性が高く、微細なスペースのギャップフィル性に
優れているので、フォトリソグラフィの解像限界程度ま
で微細化されたゲート電極８Ａ（ワード線ＷＬ）のスペ
ースに埋め込んでもボイドが生じることがない。また、
ＳＯＧ膜１６は、ＢＰＳＧ膜などで必要とされる高温、
長時間の熱処理を行わなくとも高いリフロー性が得られ
るので、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、
ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩ
ＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソー
ス、ドレインに打ち込まれた不純物の熱拡散を抑制して
浅接合化を図ることができる。また、熱処理時にゲート
電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃ
を構成するメタル（Ｗ膜）が酸化するのを抑制できるの
で、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路
のＭＩＳＦＥＴの高性能化を実現することができる。
【００５４】次に、図１４に示すように、ＳＯＧ膜１６
の上部に酸化シリコン膜１７を堆積し、次いでこの酸化
シリコン膜１７をＣＭＰ法で研磨してその表面を平坦化
した後、その上部に酸化シリコン膜１８を堆積する。酸
化シリコン膜１７、１８は、例えば酸素（またはオゾ
ン）とテトラエトキシシラン（Tetra Ethoxy Silane;Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。また、上層の酸化シリコン膜１８は、ＣＭＰ法
で研磨されたときに生じた下層の酸化シリコン膜１７の
表面の微細な傷を補修するために堆積する。
【００５５】次に、図１５に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、
ドレイン）９ａの上部の酸化シリコン膜１８、１７を除
去する。このエッチングは、酸化シリコン膜１７の下層
の窒化シリコン膜１３が除去されるのを防ぐために、酸
化シリコン膜１７を高い選択比でエッチングするガスを
使用して行う。
【００５６】次に、図１６に示すように、上記フォトレ
ジスト膜２７をマスクにしたドライエッチングでｎ- 型
半導体領域（ソース、ドレイン）９ａの上部の窒化シリ
コン膜１３を除去し、続いてその下層の薄いゲート酸化
膜７を除去することにより、ｎ- 型半導体領域（ソー
ス、ドレイン）９ａの一方の上部にコンタクトホール１
９を形成し、他方の上部にコンタクトホール２０を形成
する。図１７に示すように、コンタクトホール１９（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域９上のコンタクトホール）は、Ｙ方
向の径がＸ方向の径の２倍程度となるような細長いパタ
ーンで形成する。
【００５７】なお、上記コンタクトホール１９、２０を
形成した後、このコンタクトホール１９、２０を通じて
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインよりも深い領域のｐ型ウエル２
にｎ型半導体層を形成してもよい。このｎ型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。
【００５８】また、上記窒化シリコン膜１３のエッチン
グは、半導体基板１や素子分離溝６の削れ量を最小とす
るために、窒化シリコン膜１３を高い選択比でエッチン
グするガスを使用して行う。さらに、このエッチング
は、窒化シリコン膜１３を異方的にエッチングするよう
な条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁
に窒化シリコン膜１３を残すようにする。これにより、
Ｘ方向の径がフォトリソグラフィの解像限界以下の微細
なコンタクトホール１９、２０をゲート電極８Ａ（ワー
ド線ＷＬ）に対して自己整合で形成することができる。
【００５９】次に、図１８に示すように、コンタクトホ
ール１９、２０の内部にプラグ２１を形成する。プラグ
２１は、ｎ型不純物（例えばＡｓ（ヒ素））をドープし
た多結晶シリコン膜をＣＶＤ法で酸化シリコン膜１８の
上部に堆積した後、この多結晶シリコン膜をＣＭＰ法で
研磨してコンタクトホール１９、２０の内部に残すこと
により形成する。
【００６０】次に、図１９に示すように、酸化シリコン
膜１８の上部に酸化シリコン膜２８を堆積した後、窒素
ガス雰囲気中で半導体基板１を熱処理する。酸化シリコ
ン膜２８は、例えば酸素（またはオゾン）とテトラエト
キシシランとをソースガスに用いたプラズマＣＶＤ法で
堆積する。また、上記熱処理によって、プラグ２１を構
成する多結晶シリコン膜中のｎ型不純物がコンタクトホ
ール１９、２０の底部からメモリセル選択用ＭＩＳＦＥ
ＴＱｓのｎ- 型半導体領域９ａに拡散し、低抵抗のｎ型
半導体領域（ソース、ドレイン）９が形成される。
【００６１】次に、図２０に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでコ
ンタクトホール１９の上部の酸化シリコン膜２８を除去
することにより、スルーホール２２を形成する。このス
ルーホール２２は、活性領域Ｌから外れた素子分離溝６
の上方に配置する（図４参照）。
【００６２】次に、図２１に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングで周
辺回路の酸化シリコン膜２８、１８、１７、ＳＯＧ膜１
６およびゲート酸化膜７を除去することによって、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソ
ース、ドレイン）の上部にコンタクトホール３０、３１
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域１１（ソース、ドレイン）の上部にコンタクトホ
ール３２、３３を形成する。またこのとき同時に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコ
ンタクトホール３４を形成し、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート電極８Ｂの上部に図示しないコンタクト
ホールを形成する。
【００６３】上記のように、スルーホール２２を形成す
るエッチングとコンタクトホール３０〜３４を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール３０〜３４を形成する際にメモリア
レイの浅いスルーホール２２の底部に露出したプラグ２
１が深く削れる不具合を防ぐことができる。なお、スル
ーホール２２の形成とコンタクトホール３０〜３４の形
成は、上記と逆の順序で行ってもよい。
【００６４】次に、図２２に示すように、コンタクトホ
ール３０〜３４とスルーホール２２の内部を含む酸化シ
リコン膜２８の上部にＴｉ膜３６を堆積する。Ｔｉ膜３
６は、アスペクト比が大きいコンタクトホール３０〜３
４の底部にもある程度の膜厚で堆積されるよう、コリメ
ーションスパッタ、イオン化スパッタなどの高指向性ス
パッタリング法を用いて堆積する。
【００６５】続いて、Ｔｉ膜３６を大気に晒すことな
く、Ａｒ（アルゴン）などの不活性ガス雰囲気中で熱処
理する。この熱処理によってコンタクトホール３０〜３
３の底部のＳｉ基板とＴｉ膜３６とが反応し、図２３に
示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域１０（ソース、ドレイン）の表面とｐチャネル
型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、
ドレイン）の表面とにＴｉＳｉ2 層３７が形成される。
なおこのとき、スルーホール２２の底部のプラグ２１の
表面にも、プラグ２１を構成する多結晶シリコン膜とＴ
ｉ膜３６との反応によってＴｉＳｉ2 層３７が形成され
る。
【００６６】コンタクトホール３０〜３３の底部に上記
のようなＴｉＳｉ2 層３７を形成することにより、次の
工程でコンタクトホール３０〜３３の内部に形成される
プラグ３５と、周辺回路のＭＩＳＦＥＴのソース、ドレ
イン（ｎ+ 型半導体領域１０、ｐ+ 型半導体領域１１）
とが接触する部分のコンタクト抵抗を低減することがで
きるので、センスアンプＳＡやワードドライバＷＤなど
の周辺回路の高速動作が促進される。なお、コンタクト
ホール３０〜３３の底部のシリサイド層は、ＴｉＳｉ以
外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバル
トシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、
ＭｏＳｉ2 （モリブデンシリサイド）などで構成するこ
ともできる。
【００６７】次に、図２４に示すように、Ｔｉ膜３６の
上部にＣＶＤ法でＴｉＮ膜４０を堆積する。ＣＶＤ法
は、スパッタリング法に比べてステップカバレージがよ
いので、アスペクト比が大きいコンタクトホール３０〜
３４の底部に平坦部と同程度の膜厚のＴｉＮ膜４０を堆
積することができる。続いて、六フッ化タングステン
（ＷＦ6 ）、水素およびモノシラン（ＳｉＨ4 ）をソー
スガスに用いたＣＶＤ法でＴｉＮ膜４０の上部にＷ膜４
１を堆積し、コンタクトホール３０〜３４およびスルー
ホール２２の内部をＷ膜４１で完全に埋め込む。
【００６８】次に、図２５に示すように、ＣＭＰ法を用
いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４
０およびＴｉ膜３６を除去（ポリッシュバック）するこ
とにより、コンタクトホール３０〜３４およびスルーホ
ール２２の内部に上記Ｗ膜４１、ＴｉＮ膜４０およびＴ
ｉ膜３６で構成されたプラグ３５を形成する。
【００６９】なお、上記プラグ３５は、酸化シリコン膜
２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６
をドライエッチングで除去（エッチバック）することに
よって形成してもよい。また、プラグ３５は、Ｗ膜４１
を使用せずにＴｉＮ膜４０を主体として構成してもよ
い。すなわち、コンタクトホール３０〜３４およびスル
ーホール２２の内部に厚い膜厚のＴｉＮ膜４０を埋め込
んでプラグ３５を形成してもよい。この場合は、Ｗ膜４
１を主体とした場合に比べてプラグ３５の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜２８の上部に堆積
するＷ膜４２をドライエッチングしてビット線ＢＬと周
辺回路の第１層目の配線２３〜２６とを形成する際にＴ
ｉＮ膜４０がエッチングストッパとなるので、配線２３
〜２６とコンタクトホール３０〜３４の合わせずれマー
ジンが格段に向上し、配線２３〜２６のレイアウトの自
由度が大幅に向上する。
【００７０】次に、図２６に示すように、酸化シリコン
膜２８の上部にスパッタリング法でＷ膜４２を堆積した
後、Ｗ膜４２の上部に形成したフォトレジスト膜（図示
せず）をマスクにしてＷ膜４２をドライエッチングする
ことにより、メモリアレイにビット線ＢＬを形成し、周
辺回路に第１層目の配線２３〜２６を形成する。なお、
Ｗ膜４２は光反射率が高いので、露光時にフォトレジス
ト膜がハレーションを引き起こしてパターン（幅および
スペース）の寸法精度が低下することがある。これを防
止するためには、Ｗ膜４２の上部に反射防止膜を薄く堆
積してからフォトレジスト膜を塗布すればよい。反射防
止膜には有機系の材料または光反射率が低い金属材料
（例えばＴｉＮ膜）を使用する。
【００７１】次に、図２７に示すように、ビット線ＢＬ
および第１層目の配線２３〜２６の上部に酸化シリコン
膜３８を堆積し、続いてその上部に酸化シリコン膜３９
を堆積した後、酸化シリコン膜３９の表面をＣＭＰ法で
平坦化する。酸化シリコン膜３８、３９は、例えば酸素
（またはオゾン）とテトラエトキシシランとをソースガ
スに用いたプラズマＣＶＤ法で堆積する。
【００７２】次に、図２８に示すように、酸化シリコン
膜３９の上部にＣＶＤ法で多結晶シリコン膜７０を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
多結晶シリコン膜７０をドライエッチングすることによ
り、コンタクトホール２０の上方に溝７１ａを形成す
る。
【００７３】次に、図２９に示すように、溝７１ａの側
壁に多結晶シリコン膜で構成されたサイドウォールスペ
ーサ７２を形成する。サイドウォールスペーサ７２は、
溝７１ａの内部を含む多結晶シリコン膜７０の上部にＣ
ＶＤ法で多結晶シリコン膜（図示せず）を堆積した後、
この多結晶シリコン膜を異方性エッチングして溝７１ａ
の側壁に残すことにより形成する。このサイドウォール
スペーサ７２を形成することにより、溝７１ａの内径を
リソグラフィの最小加工寸法よりも小さくすることがで
きる。
【００７４】次に、図３０に示すように、多結晶シリコ
ン膜７０とサイドウォールスペーサ７２とをマスクにし
て溝７１ａの底部の酸化シリコン膜３８、２８をドライ
エッチングすることにより、ビット線ＢＬと隣接するビ
ット線ＢＬとのスペース領域を貫通してコンタクトホー
ル２０に達するスルーホール４８を形成する。このよう
に、スルーホール４８は、溝７１ａの側壁のサイドウォ
ールスペーサ７１をマスクにしたエッチングで形成され
るので、その内径をリソグラフィの最小加工寸法よりも
小さくすることができる。これにより、ビット線ＢＬの
スペース領域とスルーホール４８との合わせマージンを
十分に確保することができるので、次の工程でスルーホ
ール４８の内部に埋め込まれるプラグ４９がビット線Ｂ
Ｌまたはその下部のプラグ３５とショートする不具合を
防止することができる。
【００７５】次に、図３１に示すように、スルーホール
４８の内部に多結晶シリコン膜で構成されたプラグ４９
を形成した後、酸化シリコン膜３９の上部にＣＶＤ法で
窒化シリコン膜４４を堆積する。プラグ４９は、スルー
ホール４８の内部を含む多結晶シリコン膜７０の上部に
ｎ型不純物（例えばＰ（リン））をドープした多結晶シ
リコン膜（図示せず）をＣＶＤ法で堆積した後、この多
結晶シリコン膜を多結晶シリコン膜７０およびサイドウ
ォールスペーサ７２と共にエッチバックすることにより
形成する。
【００７６】次に、図３２に示すように、窒化シリコン
膜４４の上部に酸化シリコン膜５０を堆積した後、フォ
トレジスト膜（図示せず）をマスクにして酸化シリコン
膜５０およびその下部の窒化シリコン膜４４をドライエ
ッチングすることにより、スルーホール４８の上部に溝
７３を形成する。情報蓄積用容量素子Ｃの下部電極４５
は、この溝７３の内壁に沿って形成されるので、下部電
極４５の表面積を大きくして蓄積電荷量を増やすために
は、酸化シリコン膜５０を厚い膜厚（例えば１．３μｍ
程度）で堆積する必要がある。酸化シリコン膜５０は、
例えば酸素（またはオゾン）とテトラエトキシシランと
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００７７】次に、図３３に示すように、溝７３の内部
を含む酸化シリコン膜５０の上部にｎ型不純物（例えば
Ｐ（リン））をドープしたアモルファスシリコン膜４５
ＡをＣＶＤ法で堆積する。このアモルファスシリコン膜
４５Ａは、情報蓄積用容量素子Ｃの下部電極材料として
使用される。
【００７８】次に、図３４に示すように、酸化シリコン
膜５０の上部のアモルファスシリコン膜４５Ａをエッチ
バックして除去した後、溝７３の内部に残ったアモルフ
ァスシリコン膜４５Ａの表面をフッ酸系のエッチング液
で洗浄する。続いて、減圧雰囲気中でアモルファスシリ
コン膜４５Ａの表面にモノシランを供給した後、半導体
基板１を熱処理してアモルファスシリコン膜４５Ａを多
結晶化すると共にその表面にシリコン粒を成長させるこ
とにより、図３５に示すように、表面が粗面化された多
結晶シリコン膜で構成された下部電極４５を形成する。
下部電極４５は、多結晶シリコン以外の導電材料、例え
ばＷ、Ｒｕ（ルテニウム）などの高融点金属やＲｕＯ
（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）などの
導電性金属酸化物で構成することもできる。
【００７９】次に、図３６に示すように、下部電極４５
の上部にＴａ2 Ｏ5 膜４６を堆積し、酸化性雰囲気中で
熱処理を行なってその膜質を改善した後、Ｔａ2 Ｏ5 膜
４６の上部にＴｉＮ膜（図示せず）を堆積し、フォトレ
ジスト膜（図示せず）をマスクにしたドライエッチング
でＴｉＮ膜およびＴａ2 Ｏ5 膜４６をパターニングする
ことにより、ＴｉＮ膜からなる上部電極４７と、Ｔａ2
Ｏ5 膜４６からなる容量絶縁膜と、多結晶シリコン膜か
らなる下部電極４５とで構成された情報蓄積用容量素子
Ｃを形成する。Ｔａ2 Ｏ5 膜４６は、例えばペンタエト
キシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガスに
用いたＣＶＤ法で堆積し、ＴｉＮ膜は、例えばＣＶＤ法
とスパッタリング法とを併用して堆積する。
【００８０】ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子Ｃとで構成されたメモリセルが完成する。な
お、情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳ
Ｔ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、Ｐｂ
ＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X
Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴ
などの金属酸化物からなる高（強）誘電体膜で構成する
こともできる。また、上部電極４７は、ＴｉＮ膜以外の
導電膜、例えばＷ膜などで構成することもできる。
【００８１】次に、図３７に示すように、情報蓄積用容
量素子Ｃの上部に酸化シリコン膜５１を堆積し、次いで
この酸化シリコン膜５１をＣＭＰ法で研磨してその表面
を平坦化した後、その上部に酸化シリコン膜５２を堆積
する。酸化シリコン膜５１、５２は、例えば酸素（また
はオゾン）とテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。また、上層の酸化シ
リコン膜５２は、ＣＭＰ法で研磨されたときに生じた下
層の酸化シリコン膜５１の表面の微細な傷を補修するた
めに堆積する。
【００８２】次に、図３８に示すように、フォトレジス
ト膜（図示せず）をマスクにして周辺回路領域の酸化シ
リコン膜５２、５１、５０、窒化シリコン膜４４および
酸化シリコン膜３９、３８をエッチングすることによ
り、第１層目の配線２６の上部にスルーホール５５を形
成した後、スルーホール５５の内部にプラグ５６を形成
する。スルーホール５５は、厚い膜厚で構成された酸化
シリコン膜５０を含む複数層の絶縁膜を貫通して形成さ
れるので、そのアスペクト比が極めて大きくなる。プラ
グ５６は、例えば酸化シリコン膜５２の上部にスパッタ
リング法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法
でＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチ
バックしてスルーホール５５の内部に残すことにより形
成する。
【００８３】次に、図３９に示すように、酸化シリコン
膜５２の上部に第２層目の配線５３、５４を形成する。
第２層目の配線５３、５４のうち、周辺回路領域に形成
された配線５４は、前記スルーホール５５を通じて第１
層目の配線２６と電気的に接続される。第２層目の配線
５３、５４は、例えば酸化シリコン膜５２の上部にスパ
ッタリング法でＴｉＮ膜、Ａｌ（アルミニウム）合金
膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、フォトレ
ジスト膜をマスクにしたドライエッチングでこれらの膜
をパターニングすることにより形成する。
【００８４】次に、図４０に示すように、第２層目の配
線５３、５４の上部に酸化シリコン膜５７を堆積する。
第２層目の配線５３、５４は、第１層目の配線２３〜２
６に比べて厚い膜厚（例えば４００nm以上）で形成され
るので、例えば前述したようなプラズマＣＶＤ法で堆積
した場合、第２層目の配線が密集した領域（図示せず）
においては、配線間のスペースを埋め込むことが困難と
なる。そこで、本実施の形態では、モノシラン、酸素お
よびＡｒ（アルゴン）とをソースガスに用いた高密度プ
ラズマＣＶＤ法を用いて酸化シリコン膜５７を堆積す
る。高密度プラズマＣＶＤ法で堆積した酸化シリコン膜
５７は、ギャップフィル性に優れているため、第２層目
の配線が密集した領域においても、配線間のスペースを
十分に埋め込むことが可能となる。
【００８５】次に、図４１に示すように、酸化シリコン
膜５７の上部に酸化シリコン膜５８、５９を堆積する。
酸化シリコン膜５８、５９は、例えば酸素（またはオゾ
ン）とテトラエトキシシランとをソースガスに用いたプ
ラズマＣＶＤ法で堆積する。前記酸化シリコン膜５７
は、ギャップフィル性に優れている反面、膜の平坦性が
乏しいので、第３層目の配線６０、６１、６２の下地段
差を低減するためには、酸化シリコン膜５７の上部に酸
化シリコン膜５８を堆積してその表面をＣＭＰ法で平坦
化することが望ましい。また、酸化シリコン膜５９は、
ＣＭＰ法で研磨されたときに生じた酸化シリコン膜５８
の表面の微細な傷を補修するために堆積する。
【００８６】次に、図４２に示すように、フォトレジス
ト膜（図示せず）をマスクにして酸化シリコン膜５９、
５８、５７、５２、５１をエッチングすることにより、
情報蓄積用容量素子Ｃの上部電極４７の上部にスルーホ
ール６４を形成する。またこのとき同時に、酸化シリコ
ン膜５９、５８、５７をエッチングすることにより、メ
モリアレイに形成された第２層目の配線５３の上部にス
ルーホール６３を形成し、周辺回路領域に形成された第
２層目の配線５４の上部にスルーホール６３を形成す
る。
【００８７】図４２に示すように、上部電極４７の上部
のスルーホール６４は、５層の酸化シリコン膜（５９、
５８、５７、５２、５１）をエッチングして形成される
ので、３層の酸化シリコン膜（５９、５８、５７）をエ
ッチングして形成されるスルーホール６３、６５とはア
スペクト比が異なる。しかし、スルーホール６３、６５
の底部には第２層目の配線５３、５４が形成されてお
り、これらの配線５３、５４がエッチングストッパとし
て機能するので、アスペクト比が異なるスルーホール６
３、６４、６５を同時に形成した場合でも、スルーホー
ル６４に比べてアスペクト比の小さいスルーホール６
３、６５の底部が削られることはない。
【００８８】その後、スルーホール６３、６４、６５の
内部にプラグ６６を形成した後、酸化シリコン膜５９の
上部に第３層目の配線６０、６１、６２を形成すること
により、前記図３に示すＤＲＡＭが略完成する。
【００８９】プラグ６６は、例えば酸化シリコン膜５９
の上部にスパッタリング法でＴｉ膜を堆積し、さらにそ
の上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、こ
れらの膜をエッチバックしてスルーホール６３、６４、
６５の内部に残すことにより形成する。また、第３層目
の配線６３、６４、６５は、例えば酸化シリコン膜５９
の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜、Ｔ
ｉ膜およびＴｉＮ膜を順次堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングすることにより形成する。
【００９０】情報蓄積用容量素子Ｃの上部電極４７に
は、上記第３層目の配線（給電用配線）６１からスルー
ホール６４を通じて所定の電源が供給される。また、メ
モリアレイに形成された第３層目の配線６０は、スルー
ホール６３を通じて第２層目の配線５３と電気的に接続
され、周辺回路領域に形成された第３層目の配線５４
は、スルーホール６５を通じて第２層目の配線５４と電
気的に接続される。
【００９１】なお、第３層目の配線６３、６４、６５の
上部には、例えばＣＶＤ法で堆積した酸化シリコン膜お
よび窒化シリコン膜の積層膜などで構成されるパッシベ
ーション膜が形成されるが、その図示は省略する。
【００９２】上記した本実施の形態によれば、ギャップ
フィル性に優れている反面、プラズマ中の電荷によって
チャージアップし易いという特徴がある高密度プラズマ
ＣＶＤ法で堆積した酸化シリコン膜５７を給電用の配線
６１を形成する前に形成するので、チャージアップ電荷
が給電用の配線６１およびスルーホール６４を通じて上
部電極４７に伝達され、情報蓄積用容量素子Ｃにダメー
ジを与えることがない。
【００９３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００９４】例えば情報蓄積用容量素子の上部電極に
は、第４層目の配線またはそれよりも上層に形成される
配線を通じて電源を供給してもよい。
【００９５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９６】本発明によれば、情報蓄積用容量素子の上
部電極に電源を供給する給電用配線と上部電極との間の
絶縁膜にスルーホールを形成する際、このスルーホール
の底部が上部電極を突き抜ける不具合を防止することが
できるので、給電用配線の接続信頼性を向上させること
ができる。
【００９７】また、本発明によれば、チャージアップし
易い絶縁膜を上記給電用配線の形成前に形成することに
より、絶縁膜のチャージアップに起因する情報蓄積用容
量素子の絶縁破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。
【図３】本発明の一実施の形態であるＤＲＡＭのメモリ
アレイおよび周辺回路の各一部を示す半導体基板の要部
断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭのメモリ
アレイの一部を示す半導体基板の要部平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８Ａ〜８Ｃ ゲート電極 ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域（ソース、ドレイン） １０ ｎ+ 型半導体領域（ソース、ドレイン） １１ ｐ+ 型半導体領域（ソース、ドレイン） １２ 窒化シリコン膜 １３ 窒化シリコン膜 １３ｓ サイドウォールスペーサ １４ ｎ- 型半導体領域 １５ ｐ- 型半導体領域 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２３〜２６ 配線 ２７ フォトレジスト膜 ２８ 酸化シリコン膜 ３０〜３４ コンタクトホール ３５ プラグ ３６ Ｔｉ膜 ３７ ＴｉＳｉ2 層 ３８ 酸化シリコン膜 ３９ 酸化シリコン膜 ４０ ＴｉＮ膜 ４１ Ｗ膜 ４２ Ｗ膜 ４４ 窒化シリコン膜 ４５ 下部電極 ４５Ａ アモルファスシリコン膜 ４６ Ｔａ2 Ｏ5 膜 ４７ 上部電極 ４８ スルーホール ４９ プラグ ５０、５１、５２ 酸化シリコン膜 ５３、５４ 配線 ５５ スルーホール ５６ プラグ ５７、５８、５９ 酸化シリコン膜 ６０、６１、６２ 配線 ６３、６４、６５ スルーホール ６６ プラグ ７０ 多結晶シリコン膜 ７１ スルーホール ７１ａ 溝 ７２ サイドウォールスペーサ ７３ 溝 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ ＭＣ メモリセル Ｑｎ ｎチャネル型ＭＩＳＦＥＴＱｎ Ｑｐ ｐチャネル型ＭＩＳＦＥＴＱｐ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 勇 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田丸 剛 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山田 悟 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 福田 琢也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD24 AD48 AD61 JA06 JA14 JA15 JA35 JA39 KA01 KA05 LA12 LA16 MA05 MA06 MA17 MA19 NA01 PR03 PR21 PR40

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとこれに
    直列に接続された情報蓄積用容量素子とでメモリセルが
    構成され、前記メモリセル選択用ＭＩＳＦＥＴの上部の
    第１絶縁膜に形成された溝の内部に前記情報蓄積用容量
    素子の下部電極が形成され、前記情報蓄積用容量素子の
    上部に形成された第２絶縁膜の上部に第２配線が形成さ
    れ、前記第２絶縁膜とその下層の前記第１絶縁膜とを含
    む絶縁膜に形成された第１スルーホールを通じて、前記
    第２配線とその下層の第１配線とが電気的に接続され、
    前記第２配線の上部に形成された第３絶縁膜の上部に、
    前記情報蓄積用容量素子の上部電極に所定の電源を供給
    する給電用配線が形成され、前記第３絶縁膜とその下層
    の前記第２絶縁膜とに形成された第２スルーホールを通
    じて、前記給電用配線と前記上部電極とが電気的に接続
    されていることを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記第２配線の上部に形成された前記第３絶縁膜
    は、高密度プラズマＣＶＤ法によって形成された絶縁膜
    を含み、前記情報蓄積用容量素子の上部に形成された前
    記第２絶縁膜は、前記高密度プラズマＣＶＤ法によって
    形成された絶縁膜を含まないことを特徴とする半導体集
    積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、前記第１絶縁膜の膜厚は、前記情報蓄積用容量素
    子の下部電極の高さにほぼ相当することを特徴とする半
    導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置であ
    って、前記第２配線は、周辺回路の第２層目の配線を含
    み、前記第１配線は、周辺回路の第１層目の配線を含む
    ことを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項４記載の半導体集積回路装置であ
    って、前記情報蓄積用容量素子の下部には、前記周辺回
    路の第１層目の配線と同一工程で形成されたビット線が
    形成されていることを特徴とする半導体集積回路装置。
  6. 【請求項６】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）半導体基板の主面のメモリアレイ領域にメモリセ
    ル選択用ＭＩＳＦＥＴを形成し、周辺回路領域に周辺回
    路のＭＩＳＦＥＴを形成する工程、（ｂ）前記ＭＩＳＦ
    ＥＴの上部に第１配線を形成した後、前記第１配線の上
    部に第１絶縁膜を形成する工程、（ｃ）前記メモリアレ
    イ領域の前記第１絶縁膜に溝を形成した後、前記溝の内
    部を含む前記第１絶縁膜上に形成した第１導電膜をパタ
    ーニングすることにより、前記溝の内部に情報蓄積用容
    量素子の下部電極を形成する工程、（ｄ）前記下部電極
    の上部に容量絶縁膜を介して形成した第２導電膜をパタ
    ーニングすることにより、前記情報蓄積用容量素子の上
    部電極を形成する工程、（ｅ）前記情報蓄積用容量素子
    の上部に第２絶縁膜を形成した後、前記第２絶縁膜とそ
    の下層の前記第１絶縁膜とを含む絶縁膜に第１スルーホ
    ールを形成する工程、（ｆ）前記第２絶縁膜の上部に形
    成した第３導電膜をパターニングすることにより、前記
    第１スルーホールを通じて前記第１配線と電気的に接続
    される第２配線を形成する工程、（ｇ）前記第２配線の
    上部に第３絶縁膜を形成した後、前記情報蓄積用容量素
    子の上部の前記第３絶縁膜に第２スルーホールを形成
    し、前記第２配線の上部の前記第３絶縁膜に第３スルー
    ホールを形成する工程、（ｈ）前記第３絶縁膜の上部に
    形成した第４導電膜をパターニングすることにより、前
    記第２スルーホールを通じて前記情報蓄積用容量素子の
    上部電極と電気的に接続される給電用配線と、前記第３
    スルーホールを通じて前記第２配線と電気的に接続され
    る第３配線とを形成する工程。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記第２配線の上部に形成された前記
    第３絶縁膜は、高密度プラズマＣＶＤ法によって形成さ
    れた絶縁膜を含み、前記情報蓄積用容量素子の上部に形
    成された前記第２絶縁膜は、前記高密度プラズマＣＶＤ
    法によって形成された絶縁膜を含まないことを特徴とす
    る半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記高密度プラズマＣＶＤ法によって
    形成された絶縁膜は、モノシランと酸素と不活性ガスと
    を含むソースガスを用いた高密度プラズマＣＶＤ法によ
    って形成された酸化シリコン膜であることを特徴とする
    半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記高密度プラズマＣＶＤ法によって
    形成された絶縁膜の上部には、前記高密度プラズマＣＶ
    Ｄ法によって形成された絶縁膜を含まない第４絶縁膜を
    介して前記給電用配線および前記第３配線が形成され、
    前記第４絶縁膜の表面が化学的機械研磨法によって平坦
    化されていることを特徴とする半導体集積回路装置の製
    造方法。
  10. 【請求項１０】 請求項６記載の半導体集積回路装置の
    製造方法であって、前記給電用配線と前記第３配線とを
    同一工程で同時に形成することを特徴とする半導体集積
    回路装置の製造方法。
  11. 【請求項１１】 請求項６記載の半導体集積回路装置の
    製造方法であって、前記第１配線は、ビット線を含むこ
    とを特徴とする半導体集積回路装置の製造方法。
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