KR100375428B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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기요오 이토
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Abstract

미세화가 가능한 반도체기억장치 및 이와 같은 반도체기억장치를 용이하고 또한 높은 정밀도로 형성할 수 있는 반도체기억장치의 제조방법에 관한 것으로서, DRAM의 캐패시터를 왕관형 캐패시터전극을 사용한 구조로 하는 것에 의해 축적용량은 종래보다 증대할 수 있지만, 이 구조를 실현하기 위해서는 매우 복잡한 공정을 필요로 할 뿐만 아니라 높은 단차가 생긴다는 장해가 발생한다는 문제점을 해소하기 위해서, 반도체기판, 반도체기판의 주표면상에 적층해서 형성된 여러개의 절연막, 게이트전극과 게이트절연막 및 반도체기판과는 도전형이 반대인 확산영역을 갖는 전계효과형 트랜지스터와 캐패시터가 형성된 메모리셀영역 및 주변회로영역을 구비하고, 캐패시터는 여러개의 절연막의 원하는 부분을 제거해서 형성된 영역에 형성되고, 원하는 절연막의 상면은 주변회로영역에서 메모리셀영역으로 연장해서 캐패시터의 측부에 접하고 있는 구성으로 하였다.
이렇게 하는 것에 의해서, 메모리셀어레이영역과 주변회로영역 사이의 단차의 발생은 대폭으로 완화되고, 각 영역 및 양 영역을 걸치는 부분에 미세한 배선을 형성할 수 있으므로, 소프트에러내성이 높고 고신뢰성이며 고집적의 반도체집적회로장치를 형성할 수 있다.

Description

반도체기억장치 및 그 제조방법{SEMICONDUCTOR STORAGE DEVICE AND PROCESS FOR MANUFACTURING THE SAME}
퍼스널컴퓨터나 워크스테이션 더 나아가서는 메인프레임컴퓨터 등에서 대량으로 사용되고 있는 반도체기억장치는 1개의 스위치용 트랜지스터와 1개의 캐패시터를 최소단위로 하는 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 한다)이다. 이 DRAM은 종래, 집적도가 3년에 4배라는 비율로 향상하고 있고, 현재는 최소치수가 0.35㎛라는 차세대의 미세가공기술을 사용해서 생산되는 64M비트DRAM의 양산화를 위한 개발이 진행되고 있다.
종래, 반도체기억장치의 고집적화는 소자치수를 작게 하는 것에 의해서 달성되어 왔지만, 미세화에 따라 캐패시터의 면적이 감소하기 때문에 정보로서 캐패시터에 축적할 수 있는 전하량이 감소한다. 그 결과, 신호대 잡음비의 저하나 α선의 입사에 의한 신호반전 등의 문제가 발생해서 신뢰성이 저하하므로, 신뢰성을 유지하기 위해서는 충분한 축적전하량을 확보하는 것이 불가결하며 반도체기억장치의 최대의 과제이다.
캐패시터에 축적되는 전하량은 캐패시터의 용량과 인가되는 전압의 곱에 의해서 결정되고, 캐패시터의 용량은 캐패시터의 면적과 캐패시터절연막의 비유전율에 비례하고 캐패시터절연막의 막두께에 반비례한다. 그 때문에, 메모리소자(이하, 메모리셀이라 한다)에서는 미세화에 따른 캐패시터의 면적감소에 의한 축적용량의 감소를 방지하기 위해 4M비트DRAM 이후는 캐패시터의 일부를 스위치용 트랜지스터나 소자분리산화막상에 적층한 적층용량형 캐패시터나 깊은 구멍을 기판에 형성하고 구멍의 측벽을 캐패시터로 이용하는 트렌치용량형 캐패시터가 사용되고 있다. 이들 구조를 갖는 캐패시터를 사용하는 것에 의해서 64M비트가 실현가능하게 되었다.
그러나, 메모리셀의 면적이 지금까지의 경향에 따라서 전세대의 1/3이라는 비율로 축소를 계속하면, 상기 축적용량형 캐패시터나 트렌치용량형 캐패시터와 같은 입체화된 캐패시터를 사용한 메모리셀에서도 캐패시터의 면적감소를 완전하게 보상할 수 없고 필요한 용량의 확보가 곤란하게 된다.
이 문제를 해결하기 위해, "왕관형"이라 불리는 입체형 축적캐패시터가 제안되고 있다. 이 왕관형 축적캐패시터는 도 2에 도시한 바와 같이, 전극(19)를 위로 오목한 형상(왕관형)으로 해서 그의 내벽과 외벽을 캐패시터의 전극으로서 이용한 입체형 축적캐패시터이다. 도 2에 있어서, (1)은 반도체기판, (2)는 소자간분리산화막, (3)은 트랜지스터의 게이트산화막, (4)는 스위치용 트랜지스터의 게이트전극, (5), (5′)는 기판과는 도전형이 다른 확산층영역, (6)은 층간절연막, (7)은 확산층(5′)에 접속하고 있는 비트선, (8)은 층간절연막, (13)은 확산층(5)와 캐패시터의 하부전극을 접속하는 금속, (19)는 캐패시터의 하부전극, (20)은 캐패시터절연막, (21)은 캐패시터의 플레이트전극, (22)는 층간절연막, (23)은 기판의 확산층에 접속하는 배선, (24)는 층간절연막, (25)는 최상층의 배선을 각각 나타낸다.
DRAM의 캐패시터를 이와 같은 왕관형 캐패시터전극(19)를 사용한 구조로 하는 것에 의해, 축적용량은 종래보다 증대할 수 있지만, 이 구조를 실현하기 위해서는 매우 복잡한 공정을 필요로 할 뿐만 아니라 높은 단차가 생긴다는 장해가 발생한다.
즉, 도 2에 도시한 바와 같이, 메모리셀부(도 2의 좌측부분)과 그 주변의 트랜지스터부(도 2의 우측부분) 사이에는 상기 왕관형의 전극(19)에 기인하는 큰 단차가 발생하고, 그 때문에 이 단차상에 배치되는 배선(23)의 형성이 곤란하게 된다. 이 이유는 소정의 패턴을 갖는 배선(23)의 형성에 사용되는 광리도그래피에 있어서는 사용되는 축소투영노출장치의 촛점심도가 얕고, 촛점여유도(촛점이 맞춰지는 범위)가 작으므로, 단차의 상부와 하부의 양쪽에 최적의 촛점을 맞추는 것은 곤란하기 때문이다. 또한, 패턴의 치수가 작아질 수록 촛점여유도가 작아져서 최적의 촛점이 맞춰지는 범위가 더욱 좁아지게 되기 때문이다.
이와 같은 단차에 기인하는 배선패턴형성의 문제를 해결하기 위해, CMP(Chemical Mechanical Polishing)법을 사용해서 기판표면을 평탄화하는 방법이 제안되고 있고, 논리LSI의 다층배선의 층간절연막의 평탄화 등에 이미 적용되고 있다.
그러나, 이 CMP법도 높이가 1㎛에 가까운 상기 완관형전극(19)가 이미 형성되어 있는 기판에 적용하는 것은 하기 이유로 인해 곤란하다. 제1 이유는 매우 얇은 캐패시터절연막이 형성되어 있는 캐패시터에 힘을 가해서 기계적 연마를 실행하면 캐패시터절연막에 핀홀이나 균열 등이 발생해서 절연불량을 초래할 가능성이 높은 것이다. 제2 이유는 높은 단차를 갖는 캐패시터를 산화막중에 매립하기 위해서는 적어도 단차의 배의 두께를 갖는 산화막을 형성하지 않으면 안되지만, 두꺼운 산화막은 내부응력이 크고 이 큰 내부응력에 의해서 상기 제1 이유의 경우와 마찬가지로 캐패시터절연막의 절연불량이 발생하기 때문이다.
제조공정의 초기의 단계에 있어서, 메모리셀어레이부의 실리콘기판의 표면을 낮게 하는 방법이 일본국특허공개공보 소화63-266866호에 제안되어 있지만, 단차가 큰 경우에 적용하는 것은 곤란하다.
상기 왕관형 축적캐패시터를 갖는 메모리셀에 관해서는 일본국특허공개공보 소화62-48062호 및 일본국특허공개공보 소화62-1281268호에 기재되어 있다. 이 메모리셀의 평면배치를 도 73에, 또 도 73의 X-X′단면 및 주변회로부분의 주요부의 단면을 도 74에 도시한다. 또, 도 75에 도시한 단면구조는 트렌치내의 축적전극의 내면을 캐패시터로서 이용한 종래의 예이다. 이 구조는 왕관형 캐패시터에 비해 제조가 용이하다는 이점을 갖고 있다.
도 73, 도 74 및 도 75에 있어서, (101)은 실리콘기판, (102)는 필드산화막, (103), (104), (105)는 소오스 또는 드레인인 고농도불순물영역, (106), (107)은게이트전극, (111)은 축적전극, (112)는 캐패시터의 유전체, (113)은 플레이트전극, (114)는 실리콘산화막, (127)은 활성영역, (128)은 워드선, (130)은 데이타선, (129)는 접촉구멍(콘텍트홀), (131)은 접속구멍을 각각 나타낸다. 도 74 및 도 75에서 명확한 바와 같이, 축적캐패시터가 실리콘기판상에 형성된 이들 종래의 반도체기억장치는 메모리셀부와 주변회로 사이에 큰 단차가 존재하고 있었다.
축적용량부가 기판의 내부에 형성된 트렌치용량형의 셀에서는 높은 단차가 기판상에 생기는 일은 없다. 또, 기판에 형성되는 트렌치를 깊게 하는 것에 의해서 축적용량을 크게 할 수 있으므로, 셀면적의 축소에 따른 축적용량의 감소도 억제할 수 있다.
그러나, 트렌치를 형성할 수 있는 영역의 크기가 한정되어 있으므로 애스펙트비가 40정도라는 매우 깊고 또한 폭이 좁은 트렌치를 형성할 필요가 있다. 또, 캐패시터의 기판내부에 매립되는 전극과 스위치용 트랜지스터의 확산층을 기판의 내부에서 접속하지 않으면 안되는 등, 프로세스상의 문제도 많고 실용은 곤란하다.
비유전율이 큰 재료, 예를 들면 강유전체인 PZT 등을 캐패시터절연막에 사용하면, 축적용량의 형상을 상기와 같은 복잡한 형상으로 하는 일 없이 큰 축적용량을 실현할 수 있다.
그러나, 비유전율이 큰 PZT 등을 캐패시터절연막으로서 사용하기 위해서는 캐패시터전극에는 백금 등 귀금속의 막을 사용하지 않으면 안된다. 이들 백금 등 귀금속은 실리콘에 있어서는 오염원으로서 소자의 특성을 저하시킬 뿐만 아니라 종래의 포토에칭에 의해서 소정의 형상으로 가공하는 것이 곤란하다.
또, 상기 PZT 등으로 이루어지는 절연막 자체가 대략 400℃ 이상의 열처리에 견딜 수 없는 장기신뢰성에 관해서는 불명료한 점이 많다는 등 문제가 많고, 실용화로의 전망이 마련되어 있지 않다.
데이타선상에 왕관형의 캐패시터를 마련한 종래의 메모리셀 및 인접하는 주변회로영역의 MOSFET부를 도 91에 도시하였다. 도 91에 있어서, 메모리셀영역의 MOSFET는 게이트절연막(303), 게이트전극(304) 및 고농도n형불순물영역 워드선과 데이타선의 상부에서 (306), (307)로 이루어지고, 이 MOSFET에는 다결정실리콘으로 형성된 왕관형 캐패시터의 축적전극(317)이 워드선(게이트전극(304))과 데이타선(배선전극(310)) 사이의 간극에 있어서 고농도n형불순물영역(307)상에 형성된 개구부를 거쳐서 접속되어 있다. 또, 이 축적전극(317)상에는 캐패시터유전체막(318)이 형성되어 있고, 그의 상부에는 플레이트전극(319)가 마련되어 있다.
상기 축적전극(317)의 형상은 통형상으로 되어 있고, 평면부분뿐만 아니라 수직부분의 내면 및 외벽도 이용해서 캐패시터의 유효면적이 증가되어 있다. 또, 데이타선상에 축적전극을 마련하는 것에 의해서 캐패시터의 유효한 면적을 최대한으로 크게할 수 있고, 또 수직부분의 길이를 길게 하는 즉 통형상의 축적전극의 높이를 높게하는 것에 의해서 용이하게 캐패시터의 정전용량을 증가시킬 수 있다.
이와 같은 원통형 캐패시터를 갖는 반도체기억장치의 제조방법을 간단히 설명한다. 우선, 단결정실리콘기판(301)상에 소자간을 절연분리하기 위한 필드산화막(302)를 성장시키고, MOSFET의 게이트산화막(303)을 형성한다. 다음에, 게이트전극(304)로서 불순물을 고농도로 포함하는 다결정실리콘막을 형성하고, 그것을 소정의 형상으로 패터닝한 후 이온주입법을 사용해서 MOSFET의 소오스, 드레인영역으로 되는 고농도n형불순물영역(306), (307), (308)을 단결정실리콘기판(301)에 자기정합적으로 형성한다. 다음에, 실리콘산화막(309)를 형성한 후, 메모리셀영역의 MOSFET의 고농도n형불순물영역(106)에 개구부(도시하지 않음)를 형성하고, 데이타선(310)으로서 불순물을 고농도로 포함하는 다결정실리콘막 및 텅스텐실리사이드막을 순차 형성해서 소정의 형상으로 패터닝한다. 다음에, 실리콘산화막(311)을 형성한 후 메모리셀영역의 MOSFET의 소오스 또는 드레인인 고농도n형불순물영역(307)상에 개구부를 형성하고, 다결정실리콘막과 실리콘산화막을 순차 형성하여 소정의 형상으로 패터닝한 후 또 다결정실리콘막을 형성하고, 이방성의 드라이에칭을 실행해서 평탄부의 노출된 다결정실리콘막을 이방성에칭해서 제거하는 것에 의해, 상기 실리콘산화막의 측벽에 다결정실리콘막을 잔존시키고, 왕관형상의 축적전극(317)을 형성한다. 다음에, 캐패시터유전체막(318)을 형성한 후 또 플레이트전극(119)로 되는 다결정실리콘막을 형성하고 소정의 형상으로 패터닝한다. 마지막으로, 층간절연막인 실리콘산화막(116)과 금속배선(115)인 알루미늄배선을 형성하고, 주변회로의 MOSFET와 메모리셀이 제조된다.
상기와 같이, DRAM의 집적도를 더욱 높게 하기 위해서는 상기 종래의 입체화셀로는 대응이 곤란하고, 상기 문제를 해결할 수 있는 반도체기억장치가 강하게 요망되고 있다.
또한, 종래의 DRAM에 관해서는 예를 들면 일본국실용신안공개공보 소화55-178894호, 일본국특허공개공보 소화56-58253호, 동 소화56-58254호, 동 소화56-58255호, 동 소화57-112066호, 동 소화59-231351호, 동 소화62-128168호, 동 소화63-293967호, 동 소화59-231851호, 동 평성1-137666호, 동 평성1-179449호, 동 평성3-214670호, 동 평성5-291526호, 동 소화59-82761호, 동 소화62-213273호에 기재되어 있다.
또한, 본 명세서에서는 예를 들면 도 91에 도시한 바와 같이, 축적전극의 단면형상이 위로 오목한 형이고, 이와 같은 축적전극의 내면 및 외면상에 캐패시터절연막과 플레이트전극이 형성된 캐패시터를 왕관형 캐패시터라 하고, 트렌치의 내면상에 축적전극, 캐패시터절연막 및 플레이트전극이 형성된 캐패시터를 트렌치캐패시터라 한다.
본 발명은 반도체기억장치 및 그 제조방법에 관한 것으로서, 상세하게는 미세화가 가능한 반도체기억장치 및 이와 같은 반도체기억장치를 용이하고 또한 높은 정밀도로 형성할 수 있는 반도체기억장치의 제조방법에 관한 것이다.
도 1은 본 발명의 반도체기억장치의 단면도,
도 2는 종래의 반도체기억장치의 단면도,
도 3은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 4는 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 5는 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 6은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 7은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 8은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 9는 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 10은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 11은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 12는 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 13은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 14는 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 15는 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 16은 본 발명의 반도체기억장치의 제조방법을 도시한 도면,
도 17은 본 발명의 실시예 2를 설명하기 위한 개념도,
도 18은 본 발명의 실시예 2를 도시한 패턴배치도,
도 19는 본 발명의 실시예 3을 설명하기 위한 개념도,
도 20은 본 발명의 실시예 3을 도시한 패턴배치도,
도 21은 본 발명의 실시예 4를 설명하기 위한 개념도,
도 22는 본 발명의 실시예 4를 도시한 패턴배치도,
도 23은 본 발명의 구성을 설명하기 위한 단면도,
도 24는 본 발명의 실시예 5를 도시한 평면도,
도 25는 본 발명의 실시예 5를 도시한 단면도,
도 26은 본 발명의 실시예 5를 도시한 공정도,
도 27은 본 발명의 실시예 5를 도시한 공정도,
도 28은 본 발명의 실시예 5를 도시한 공정도,
도 29는 본 발명의 실시예 5를 도시한 공정도,
도 30은 본 발명의 실시예 5를 도시한 공정도,
도 31은 본 발명의 실시예 5를 도시한 공정도,
도 32는 본 발명의 실시예 5를 도시한 공정도,
도 33은 본 발명의 실시예 5를 도시한 공정도,
도 34는 본 발명의 실시예 5를 도시한 공정도,
도 35는 본 발명의 실시예 5를 도시한 단면도,
도 36은 본 발명의 실시예 5를 도시한 단면도,
도 37은 본 발명의 실시예 5를 도시한 단면도,
도 38은 본 발명의 실시예 6를 도시한 단면도,
도 39는 본 발명의 실시예 6을 도시한 공정도,
도 40은 본 발명의 실시예 6을 도시한 공정도,
도 41은 본 발명의 실시예 6을 도시한 공정도,
도 42는 본 발명의 실시예 6을 도시한 공정도,
도 43은 본 발명의 실시예 6을 도시한 공정도,
도 44는 본 발명의 실시예 6을 도시한 공정도,
도 45는 본 발명의 실시예 6을 도시한 공정도,
도 46은 본 발명의 실시예 6을 도시한 공정도,
도 47은 본 발명의 실시예 6을 도시한 공정도,
도 48은 본 발명의 실시예 7을 도시한 단면도,
도 49는 본 발명의 실시예 7을 도시한 공정도,
도 50은 본 발명의 실시예 7을 도시한 공정도,
도 51은 본 발명의 실시예 7을 도시한 공정도,
도 52는 본 발명의 실시예 7을 도시한 공정도,
도 53은 본 발명의 실시예 7을 도시한 공정도,
도 54는 본 발명의 실시예 7을 도시한 공정도,
도 55는 본 발명의 실시예 7을 도시한 공정도,
도 56은 본 발명의 실시예 7을 도시한 공정도,
도 57은 본 발명의 실시예 8을 도시한 단면도,
도 58은 본 발명의 실시예 8을 도시한 단면도,
도 59는 본 발명의 실시예 8을 도시한 단면도,
도 60은 본 발명의 실시예 8을 도시한 단면도,
도 61은 본 발명의 실시예 8을 도시한 단면도,
도 62는 본 발명의 실시예 8을 도시한 단면도,
도 63은 본 발명의 실시예 8을 도시한 단면도,
도 64는 본 발명의 실시예 8을 도시한 단면도,
도 65는 본 발명의 실시예 8을 도시한 단면도,
도 66은 본 발명의 실시예 9를 도시한 단면도,
도 67은 본 발명의 실시예 9를 도시한 공정도,
도 68은 본 발명의 실시예 9를 도시한 공정도,
도 69는 본 발명의 실시예 9를 도시한 공정도,
도 70은 본 발명의 실시예 9를 도시한 공정도,
도 71은 본 발명의 실시예 9를 도시한 공정도,
도 72는 본 발명의 실시예 9를 도시한 공정도,
도 73은 종래의 반도체집적회로장치의 평면도,
도 74는 종래의 반도체집적회로장치의 단면도,
도 75는 종래의 반도체집적회로장치의 단면도,
도 76은 본 발명의 실시예 10을 도시한 단면도,
도 77은 본 발명의 실시예 10을 도시한 평면도,
도 78은 본 발명의 실시예 10을 도시한 공정도,
도 79는 본 발명의 실시예 10을 도시한 공정도,
도 80은 본 발명의 실시예 10을 도시한 공정도,
도 81은 본 발명의 실시예 10을 도시한 공정도,
도 82는 본 발명의 실시예 10을 도시한 공정도,
도 83은 본 발명의 실시예 10을 도시한 공정도,
도 84는 본 발명의 실시예 10을 도시한 공정도,
도 85는 본 발명의 실시예 10을 도시한 공정도,
도 86은 본 발명의 실시예 10을 도시한 공정도,
도 87은 본 발명의 실시예 10을 도시한 공정도,
도 88은 본 발명의 실시예 10을 도시한 공정도,
도 89는 본 발명의 실시예 11을 도시한 단면도,
도 90은 본 발명의 실시예 12를 도시한 단면도,
도 91은 종래의 반도체기억장치를 도시한 단면도,
도 92는 본 발명의 실시예 13을 도시한 단면도.
발명의 개시
본 발명의 목적은 상기 종래의 입체형 메모리셀이 갖는 문제를 해결하고, 또 미세한 반도체기억장치 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 충분히 큰 축적용량을 확보할 수 있는 캐패시터를 갖는 반도체기억장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기판에 트렌치를 형성하는 일 없이 충분히 큰 축적용량을 얻을 수 있는 반도체기억장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 메모리셀부와 주변회로부 사이에 큰 단차가 존재하지 않고, 큰 축적용량을 갖는 반도체기억장치 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명은 기판상에 적층해서 형성된 여러개의 절연막을 관통하는 트렌치를 형성하고, 이 트렌치를 사용해서 캐패시터를 형성하는 것이다.
상기 여러개의 절연막의 아래에는 또 다른 여러개의 절연막이 마련되고, 이들 다른 여러개의 절연막에는 여러개의 배선층이 형성되어 있다. 또, 상기 캐패시터상에는 또 다른 절연막이 형성되어 있고, 다른 배선층이 그 위에 형성되어 있다. 최상층의 절연막상으로 인출할 필요가 없는 배선은 캐패시터의 하부에 형성된 상기 여러개의 배선층에 의해서 실행되고, 필요 최소한의 배선만이 여러개의 절연막을 관통하는 접속플러그를 거쳐서 캐패시터의 하부의 배선층에서 최상층의 절연막상으로 인출된다. 그 때문에, 배선의 형성에는 미세가공을 실행할 필요가 없고, 배선의 밀도도 낮아도 좋으므로 배선의 형성은 매우 용이하다.
도 1을 사용해서 본 발명을 더욱 상세히 설명한다. 도 1에 도시한 바와 같이, 반도체기판(1)상에는 메모리셀의 스위치용 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 연결되는 워드선(4)(MOSFET의 게이트전극) 및 전하를 공급하거나 인출하기 위한 비트선(7)이 형성되고, 또 여러개의 절연막(6), (8), (10), (12), (14), (16), (18)이 적층해서 형성되어 표면이 평탄화되어 있다.
상기 절연막(14), (16), (18)을 관통해서 트렌치가 형성되고, 이 트렌치의 내부에 하부전극(19), 캐패시터절연막(20) 및 플레이트전극(21)로 구성되는 캐패시터가 형성되어 있다.
워드선(4)나 비트선(7)상에 두꺼운 절연막이 형성되어 있으면, 워드선(4)나 비트선(7)로의 전기적인 접속은 이 두꺼운 절연막을 관통하는 접속플러그를 거쳐서 실행하지 않으면 안되어 접촉구멍의 형성이나 금속의 매립 등이 곤란하다. 그러나, 본 발명에서는 트렌치캐패시터의 하부전극(19)와 워드선(4), 비트선(7) 사이에는 여러층의 배선(9), (11)이 마련되고, 이들 여러층의 배선(9), (11)이 워드선을 선택하기 위한 워드모선이나 비트선을 선택하기 위한 선택선으로서 사용되고 있다. 그 때문에, 기판의 최상층까지 끌어 올릴 필요가 없는 배선은 이와 같은 매립배선으로 할 수 있고, 상기 두꺼운 절연막을 관통하는 접속플러그는 불필요하다.
상기 여러층의 배선(9), (11)의 상부에 캐패시터가 형성되고, 800℃정도의 열처리가 실행되므로, 배선(9), (11)의 재료로서는 이 열처리에 견딜 수 있는 텅스텐이나 실리사이드를 사용하는 것이 바람직하다. 동은 저저항이라는 점은 바람직하지만 열처리온도는 500℃ 이하가 아니면 안된다. 캐패시터절연막으로서 BST나 PZT 등의 고유전율의 유전체막을 사용하는 경우에는 캐패시터자체의 형성온도가 400℃ 이하이므로 배선재료로서 동을 사용할 수 있다.
도 1에서는 매립된 여러층의 배선(9), (11)은 메모리셀의 워드선(4)나 비트선(7) 이외에도 주변회로의 트랜지스터의 배선의 일부로서도 사용되고 있다. 또, 비트선(7)과 동일층의 배선(7′)를 거쳐서 확산층(5), (5′)와 배선(9′) 사이가 접속되어 있지만, 배선(9′)를 확산층(5), (5′)에 직접 접속시켜도 좋다. 단, 그 경우에는 확산층(5), (5′)와 배선(9′) 사이의 반응을 방지하게 위해서 배선(9′)의 일부를 베리어금속으로 할 필요가 있다.
캐패시터는 실질적으로 상기 트렌치의 내측에만 형성된다. 이것은 캐패시터의 형성공정을 간략화하기 위함이다. 캐패시터의 하부전극(19)는 불순물을 고농도로 포함하는 다결정실리콘막으로 이루어지고, 이 하부전극(19)는 접속용 다결정실리콘(13)을 거쳐서 상기 MOSFET의 확산층(5)에 접속되어 있다.
캐패시터절연막(20)으로서는 산화실리콘막과 질화실리콘막의 적층막, 산화실리콘막과 오산화탄탈막의 적층막, 질화실리콘막과 오산화탄탈막의 적층막, 산화실리콘막과 질화실리콘막과 오산화탄탈막의 적층막, BST나 PZT 등의 강유전체막 등, 주지의 각종 유전체막을 사용할 수 있다. 단, BST나 PZT를 사용할 때에는 하부전극(19)나 플레이트전극(21)에는 백금 등의 귀금속을 사용할 필요가 있다. 또, 하부전극(19)의 표면적을 증가시키기 위해서는 표면에 오목볼록을 형성해도 좋다.
트렌치의 깊이는 2㎛정도로 하는 것이 바람직하지만, 이와 같이 트렌치가 깊어지면 매립배선(9), (11)과 최상층의 배선(23) 사이의 거리가 커지고, 애스펙트비가 매우 큰 접속구멍의 형성 및 이와 같은 접속구멍으로의 금속의 충전이 필요하기 때문에, 양자의 사이를 접속하기 위한 접속플러그를 형성하는 것이 곤란하게 된다.
그러나, 본 발명에서는 도 1에 도시한 바와 같이, 트렌치는 1장의 두꺼운 절연막이 아니라 적층된 여러개의 절연막(14), (16), (18)을 관통해서 형성되어 있다. 그 때문에, 각 절연막(14), (16), (18)을 형성할 때 각각 접속구멍의 형성과 접속용 금속의 충전을 실행할 수 있다. 이와 같이 하는 것에 의해서, 상기 애스펙트비가 매우 큰 접속구멍의 형성 및 이와 같은 접속구멍으로의 금속의 충전을 실행할 필요가 없고, 하부전극(19)와 확산층(5) 사이를 접속하는 금속(13)은 용이하게 형성할 수 있다. 또, 상기와 같이 최상의 배선층에까지 끌어 올리지 않으면 안되는 배선의 수는 많지 않으므로, 이들 최상층까지의 끌어 올림에 사용되는 접속플러그는 그다지 높은 치수정밀도는 필요하지 않다. 이것은 매립배선을 형성한 것에 의해서 얻어진 본 발명의 이점중의 하나이다.
또한, 도 1에 있어서 (1)은 반도체기판, (2)는 소자간분리산화막, (3)은 MOSFET의 게이트산화막, (4)는 MOSFET의 게이트전극(메모리셀에서는 워드선), (5), (5′)는 MOSFET의 확산층, (6)은 층간절연막, (7)은 비트선, (7′)는 주변MOSFET의 확산층과 배선을 접속하는 중간층, (8), (10), (12), (16), (18), (22)는 층간절연막, (9), (11)은 매립배선, (14)는 절연막, (15), (17), (23)은 접속플러그, (24)는 최상층의 배선을 각각 나타낸다.
또, 상기 단차의 발생은 다음과 같이 해서 효과적으로 방지된다. 즉, 도 23에 모식적으로 도시한 바와 같이, 메모리셀영역에 형성된 입체적인 캐패시터(33)과 주변회로영역의 배선층(34)를 MOSFET가 형성된 실리콘기판(31)상에 형성된 절연막(32)상, 또는 절연막(32)의 상면이 캐패시터(33)의 측부에 접하도록 각각 마련하고, 이들 배선층(34)상과 캐패시터(33)을 표면이 평탄한 절연막(35)에 의해 피복하고, 그 위에 미세한 메모리셀어레이내 배선(36) 및 미세한 주변회로내 배선(37)을 마련한다.
이와 같이 하면, 높이가 높은 입체적인 캐패시터(33)이 형성되어 있는 절연막(32)의 위치에 주변회로의 배선층(34)가 형성되어 있으므로, 메모리셀내의 캐패시터에 의해 발생하는 표고차(단차)가 배선층(34)에 의해 저감된다. 그 때문에, 표면이 평탄한 절연막(35)를 형성해서 캐패시터나 배선층(34)를 피복해도 주변회로부에 있어서 관통구멍(스루홀)이나 접촉구멍의 깊이가 깊어지는 일은 없고, 관통구멍이나 접촉구멍내에서의 배선의 단선을 발생시키는 일 없이 절연막(35)상에 미세한 배선(36), (37)을 용이하게 형성할 수 있다.
또, 본 발명에 있어서는 주변회로영역에 있어서의 제1 도전막으로 이루어지는 배선층이 제1 절연막상에 마련되고, 또 그 위에 제2 절연막이 마련된다. 이들 제1 및 제2 절연막의 소정부분을 제거해서 형성된 오목부내에 왕관형 캐패시터가 형성되고 매립되어 마련된다. 이 경우, 예를 들면 도 76에 도시한 바와 같이, 플레이트전극(219)의 상면을 평탄하게 할 수 있고, 플레이트전극(219)로의 전압의 인가를 플레이트전극(219)의 상부에서 실행할 수 있다.
발명을 실시하기 위한 최량의 형태
실시예 1
우선, 도 3에 도시한 바와 같이, 반도체기판(1)의 표면에 MOSFET를 분리하기 위한 소자간분리산화막(2)를 형성하였다. 본 실시예에서는 주지의 LOCOS법을 사용해서 소자간분리산화막(2)를 형성하였지만, 표면을 평탄화할 수 있는 주지의 얇은 홈 분리법을 사용해도 좋다. 이 경우, 주지의 드라이에칭법을 사용해서 깊이 0.2㎛정도의 분리홈을 반도체기판(1)에 형성한 후, 주지의 CVD(Chemical Vapor Deposition)법을 사용해서 막두께가 대략 0.4㎛의 실리콘의 산화막을 형성하고, 홈 이외의 부분에 형성된 실리콘산화막을 주지의 CMP법을 사용하여 연마해서 제거하고, 홈내의 실리콘산화막(2)만을 남기면 좋다.
다음에, 상기 반도체기판(1)의 표면을 세정한 후에 막두께 7nm의 게이트산화막(3)을 주지의 열산화법을 사용하여 산화온도 800℃에서 형성하였다. 고농도의 불순물을 포함하는 두께 100nm의 다결정실리콘막(4)를 주지의 CVD법을 사용해서 형성하고, 또 저항을 저감하기 위해서 텅스텐막과 베리어금속막의 적층막으로 이루어지는 두께 100nm의 금속막(4′)를 그 위에 적층해서 형성한 후, 주지의 드라이에칭법을 사용해서 소정의 형상으로 해서 워드선이나 게이트전극(4)를 형성하고, 이 게이트전극(4)를 마스크로서 사용하고, 기판(1)과는 도전형이 반대인 불순물이온으로서 비소를 5×1014/cm2정도 이온주입하고, 또 950℃, 10초 어닐처리를 실행해서 비소를 활성화하여 확산층(5), (5′)를 형성하였다. 또한, 메모리셀의 스위치용 트랜지스터와 주변회로의 n형MOSFET는 이온주입량은 서로 동일하게 하고, 또 주변회로의 p형MOSFET에는 붕소를 동일한 양만큼 이온주입하였다.
두께 0.5㎛의 실리콘산화막(6)을 전면에 형성한 후, 주지의 CMP법을 사용해서 표면의 오목볼록을 평탄화하고, 게이트전극(4)상에 있어서의 실리콘산화막(6)의 두께를 대략 0.15㎛로 하였다.
다음에, 도 4에 도시한 바와 같이, 상기 실리콘산화막(6)의 소정부분에 접촉구멍을 형성하고, 확산층(5′)에 접속된 비트선(7)을 형성하였다. 이 비트선(7)로서는 고농도의 불순물이 도프된 두께 100nm정도의 다결정실리콘막상에 두께 100nm의 텅스텐실리사이드막이 적층된 소위 폴리사이드구조의 비트선을 형성하였다.
또한, 메모리셀영역을 도시한 도 4에서는 2비트를 1단위로 해서 도시하고 있고, 이 때문에 1개의 비트선접촉이 2개의 워드선 사이에 형성되어 있다.
도 4에 도시한 바와 같이, 주변회로에 있어서도 상기 폴리사이드구조를 갖는 막을 n형MOSFET의 확산층과 최상부의 배선을 전기적으로 접속하기 위한 중간층으로서 사용하였다. 이 중간층에 의해서 MOSFET의 접촉이 깊어 지는 것이 방지되지만, 이와 같은 중간층을 마련하지 않아도 본 실시예의 반도체기억장치를 실현할 수 있다는 것은 물론이다. 또, 비트선(7)로서는 본 실시예에 있어서 사용된 폴리사이드막뿐만이 아니라 상기 워드선에도 사용된 텅스텐/베리어금속/다결정실리콘의 적층막 등 다른 막을 사용해도 좋다. 더 나아가서는 다결정실리콘을 사용하지 않고 베리어금속을 거쳐서 텅스텐을 확산층(5′)에 직접 접촉시켜도 좋다.
다음에, 도 5에 도시한 바와 같이, 실리콘산화막(8)을 전면에 형성한 후 CMP법을 사용해서 표면을 평탄화하였다. 상기 비트선(7)에 도달하는 접촉구멍을 형성한 후 질화티탄막으로 이루어지는 중간막(9′)를 CVD법에 의해서 형성하고, 또 800℃ 이상의 열처리에 견딜 수 있는 막두께 0.2㎛의 텅스텐막으로 이루어지는 제1 매립배선(9)를 형성하였다.
도 5에 도시한 바와 같이, 주변회로를 구성하는 MOSFET의 확산층에는 중간층(9′)를 거쳐서 매립배선(9)가 접속되어 있지만, 베리어금속을 거쳐서 텅스텐으로 이루어지는 제1 매립배선(9)가 확산층에 직접 접해도 좋다. 텅스텐은 CVD법에 의해서 막을 형성할 수 있으므로, 비교적 애스펙트비가 높은 접촉구멍에도 높은 피복율로 텅스텐을 접속구멍내에 매립할 수 있다. 그 때, 텅스텐은 산화막의 표면에도 퇴적되므로, 구멍내를 매립하고 있는 부분(접속플러그)과 배선부분을 동시에 형성할 수 있다. 본 실시예에서는 CVD법에 의해서 형성된 질화티탄막을 상기 베리어금속으로서 사용하였다.
이 공정에 의해 형성된 매립배선(9)는 메모리셀에서는 워드선의 모선으로서 사용되고 임의의 특정 워드선을 선택하기 위해 사용된다. 주변회로에서는 상층의 배선에 연결하기 위한 중간배선으로서 사용될 뿐만 아니라 MOSFET간을 서로 접속하는 배선으로서도 사용된다.
다음에, 도 6에 도시한 바와 같이, 층간산화막(10)을 전면에 형성하고 CMP법을 사용해서 표면을 평탄화한 후, 상기 제1 매립배선(9)와 마찬가지로 텅스텐막으로 이루어지는 접속플러그(도시하지 않음) 및 제2 매립배선(11)을 형성하고, 또 층간산화막(12)를 형성해서 표면을 상기와 마찬가지로 평탄화하였다. 상기 층간산화막(10), (12)는 모두 매립되는 금속이 텅스텐인 것을 고려해서 플라즈마CVD법을 사용하여 형성하였다. 이 제2 매립배선(11)은 메모리셀에서는 특정 비트선을 선택하기 위한 선택선이고, 주변회로에 있어서는 상층의 배선에 접속하기 위한 중간배선으로서 사용될 뿐만 아니라 MOSFET간을 접속하는 배선으로서도 사용된다. 본 실시예에서는 제2 매립배선(11)이 직접 확산층에 접하는 것이 아니고, 제1 매립배선(9)를 거쳐서 MOSFET의 확산층에 접촉하도록 하였다.
다음에, 도 7에 도시한 바와 같이, 워드선(4), 비트선(7), 제1, 제2 매립배선(9), (11)에는 접촉하지 않는 깊이 약 1.5㎛의 접촉구멍을 형성하고, 이 접촉구벙을 다결정실리콘(13)으로 매립하였다. 이 다결정실리콘은 캐패시터의 하부전극과 확산층(5)의 접속에 사용된다.
G비트급의 메모리에서는 상기 접촉구멍의 직경은 약 0.2㎛이므로, 애스펙트비는 7정도로 커진다. 그러나, 이 접촉구멍은 메모리셀에만 형성되고 깊이는 모두 동일하므로, 이방성이 높은 종래의 드라이에칭법을 사용해서 형성할 수 있다.
또, 비트선(7)을 형성할 때 확산층과 캐패시터하부전극 사이의 접촉부에도다결정실리콘을 미리 매립해 두면 접촉구멍의 애스펙트비를 작게 할 수 있다.
다음에, 도 8에 도시한 바와 같이, 층간산화막(14)를 전면에 형성한 후 매립배선(9), (11)에 각각 도달하는 접촉구멍을 형성하였다. 이 층간산화막(14)에는 트렌치가 형성되고 그 내벽에 트렌치캐패시터가 형성되지만, 이 트렌치의 깊이 즉 층간산화막(10), (12), (14)의 막두께는 G비트급의 메모리인 경우는 막두께의 합계는 2㎛정도로 할 필요가 있다.
이와 같이, 막두께의 합계가 크면 최상층의 배선과의 접촉을 형성하는 것은 용이하지는 않지만, 본 발명에서는 상기와 같이 매립배선(9), (11)에 접속되는 배선의 수는 매우 적기 때문에, 접촉구멍의 구멍직경은 최소가공치수보다 상당히 커도 좋다. 예를 들면, 1G비트의 메모리를 형성한 본 실시예에서는 최소치수는 0.2㎛ 이하이지만, 이 공정에서의 접촉구멍의 직경은 0.5㎛로 크고, 애스펙트비는 그다지 크기 않으므로 접촉구멍의 형성은 용이하였다.
다음에, 도 9에 도시한 바와 같이 두께가 대략 0.3㎛의 텅스텐막(15)를 CVD법을 사용해서 형성하고, 상기 접촉구멍을 텅스텐으로 매립하였다.
도 10에 도시한 바와 같이, 과산화수소수를 포함하는 슬러리를 연마액으로서 사용한 주지의 CMP법에 의해서 층간산화막(14)상에 퇴적된 텅스텐을 제거하고, 접촉구멍내에만 텅스텐(15)를 남겼다. 상기 CMP법은 하지의 산화막(14)에 대해서 50배 이상의 선택비로 텅스텐을 제거할 수 있으므로, 산화막(14)를 지나치게 깎는 일 없이 텅스텐의 연마를 실행할 수 있었다.
도 11에 도시한 바와 같이, 막두께가 대략 1㎛의 층간산화막(16) 및 직경이0.5㎛의 텅스텐플러그(17)을 마찬가지로 해서 형성한 후, 산화막(18)을 전면에 형성해서 상기 텅스텐플러그(17)의 상면을 피복하였다.
상기 층간산화막(14), (16)의 막두께의 합계는 대략 2㎛, 접촉구멍의 직경은 대략 0.5㎛이므로 애스펙트비는 대략 4이고, 1회의 텅스텐의 매립에 의해서 플러그를 형성할 수 있어 공정수를 삭감할 수 있었다.
다음에, 도 12에 도시한 바와 같이, 층간산화막(14), (16), (18)을 관통하고, 상기 다결정실리콘(13)의 상단부를 노출시키는 트렌치를 형성하였다. 이 트렌치는 메모리셀영역에만 형성되고, 또한 각 트렌치의 직경과 깊이는 각각 서로 동일하므로 에칭깊이의 제어는 용이하고, 에칭시간의 제어만으로 다결정실리콘(13)의 표면을 노출시킬 수 있었다.
이 트렌치의 애스펙트비는 7정도이므로, 종래의 드라이에칭법에 의해서 용이하게 형성할 수 있다. 또한, 층간산화막(14)의 아래에 질화막을 에칭스토퍼막으로서 형성해 두면 트렌치가공의 제어성이 향상한다.
도 13에 도시한 바와 같이, 캐패시터의 하부전극으로 되는 막두께 50nm의 다결정실리콘막(19)를 전면에 형성하였다. 이 다결정실리콘막(19)는 상기 다결정실리콘(13)을 거쳐서 상기 MOSFET의 확산층(5)와 전기적으로 접속되어 있다.
이 다결정실리콘막(19)표면에 오목볼록을 형성하였다. 이와 같이, 표면에 오목볼록을 형성하는 것에 의해서 표면적을 2배 이상으로 할 수 있어 축적용량을 증가시킬 수 있었다. 또한, 캐패시터의 하부전극(축적전극)(19)에는 다결정실리콘 이외에도 텅스텐이나 질화티탄 등을 사용할 수 있고, 더 나아가서는 BST나 PZT등의 고유전체막이나 강유전체막을 캐패시터절연막으로서 사용한 경우는 백금 등 귀금속이 사용된다.
다음에, 도 14에 도시한 바와 같이, 상기 다결정실리콘막(19)중 상기 트렌치내에 형성된 부분을 남기고, 다른 부분은 CMP법을 사용하여 제거해서 캐패시터하부전극(19)를 각 메모리셀마다 분리해서 형성하였다.
도 15에 도시한 바와 같이, 상기 캐패시터하부전극(19)상에 캐패시터절연막(20) 및 플레이트전극(21)을 적층해서 형성하였다. 본 실시예에서는 상기 캐패시터절연막(20)에는 오산화탄탈막과 실리콘산화막의 적층막을 사용하고, 실리콘산화막두께로 환산해서 3nm의 캐패시터절연막을 실현하였다. 캐패시터절연막은 이것에 한정된 것이 아니고, 종래 사용된 실리콘산화막과 실리콘질화막의 적층막을 사용할 수 있고, 또 백금 등 귀금속으로 이루어지는 하부전극을 갖고 있으면 강유전체막을 캐패시터절연막으로서 사용할 수도 있다. 플레이트전극(21)로서도 각종 주지의 도전성재료를 사용할 수 있지만, 본 실시예에서는 질화티탄막을 사용하였다. 캐패시터절연막으로서 실리콘산화막과 실리콘질화막의 적층막을 사용한 경우에는 다결정실리콘막을, 강유전체막을 사용한 경우에는 백금을 각각 사용할 수 있다.
다음에, 도 16에 도시한 바와 같이, 층간산화막(22)를 전면에 형성한 후 이 층간산화막(22)에 접촉구멍을 형성해서 상기 플레이트전극(21) 및 텅스텐의 플러그(17)의 상단부를 노출시켰다. 이 접촉구멍내를 금속으로 매립하여 플러그(23)을 형성한 후, 최상층의 배선(24)를 주지의 방법을 사용해서 형성하고,본 실시예의 반도체기억장치를 완성하였다. 최상층의 배선은 밀도가 매우 작으므로 치수도 매우 커도 좋고, 완만한 설계룰을 사용할 수 있으므로 형성은 용이하다.
실시예 2
도 17은 본 발명의 제2 실시예를 도시한 메모리어레이의 개념도이다. 도 17에 도시한 바와 같이 워드선WL1∼WL6은 종방향으로 규칙적으로 배치되고, 비트선BL1a, BL1b 및 비트선BL2a, BL2b는 각각 1조로 되어 센스앰프1과 센스앰프2에 접속되어 있다.
1개의 비트선접촉BC1(○)은 2개의 메모리셀에 접속된 축적용량접촉CC1, CC2(●)에 의해서 공유되어 있다.
도 17에서 명확한 바와 같이, 비트선접촉(○)을 거쳐서 2개의 축적용량접촉(●)의 사이를 연결하는 직선(이것은 스위치용 트랜지스터의 MOSFET의 활성영역을 나타낸다)는 워드선WL1∼WL6과 비트선BL1a∼BL2b에 대해 경사져서 배치되어 있다. 또한, 경사진 방향이 인접하는 메모리셀간에서 다르다. 그 때문에, 각 축적용량접촉CC1, CC2(●)는 워드선WL1∼WL6과 비트선BL1a∼BL2b 사이의 간극에 각각 형성할 수 있다.
본 실시예에서는 워드선WL1∼WL6과 비트선BL1a∼BL2b의 위쪽에 매립배선이 배치되고, 또한 축적용량접촉형성부를 확보하기 위해서 도 17에 도시한 바와 같이, 점선으로 나타낸 워드모선W12, W34, W56이 비트선접촉BC1을 사이에 두는 2개의 워드선WL1과 WL2, WL3과 WL4 및 WL5와 WL6에 대해서 1개의 비율로 배치되어 있다.
또, 비트선BL1a∼BL2b를 선택하기 위한 선택선S1∼S4는 비트선BL1a∼BL2b와 각각 중첩되도록 배치되어 있다. 이들 워드모선WL1∼WL4나 선택선S1∼S4는 메모리셀상에서는 접촉영역을 필요로 하지 않으므로, 단지 각 배선패턴을 배치하는 것만으로 좋다. 또, 워드선이나 비트선에 대한 갯수의 비율은 본 실시예에 한정되는 것이 아니라 임의로 설정할 수 있다.
도 18은 도 17에 도시한 배치를 더욱 실제의 배치에 가까운 형태로 도시한 배치도이다. 단, 이해를 용이하게 하기 위해 축적용량, 플레이트전극, 배선 및 주변회로 등의 패턴은 도시가 생략되어 있다.
또, 도 18에서는 활성영역이 비트선BL1a∼BL2b나 워드선WL1∼WL6에 대해서 45°의 각도로 배치된 경우를 도시하였지만, 45°에 한정되는 것이 아니라 다른 각도라도 좋다.
상기와 같이, 워드모선W12, W34, W56은 워드선 2개에 대해서 1개의 비율로 각각 배치되어 있으므로, 워드모선W12, W34, W56의 폭은 워드선WL1∼WL6의 폭의 대략 2배로 되고 완만한 레이아웃룰로 좋다. 또한, 상기와 같이 메모리셀상에는 접촉영역이 존재하지 않으므로 배선만을 배치하는 것만으로 좋다.
한편, 선택선S1, S2, S3, S4와 비트선BL1a∼BL2b는 완전히 동일 치수로 하였다. 또한, 이 선택선S1, S2, S3, S4도 워드모선W12, W34, W56과 마찬가지로, 메모리셀상에는 접촉영역이 존재하지 않으므로 비트선과 같은 선폭이 넓어진 영역은 필요하지 않다. 그 때문에, 워드모선W12, W34, W56 및 선택선S1, S2, S3, S4는 모두 규칙성이 높은 패턴을 배치할 수 있고, 포토리도그래피에 의한 패턴형성은 용이하다.
또, 패턴의 규칙성이 높기 때문에 위상시프트법으로 대표되는 광의 파장보다 작은 패턴을 형성할 수 있는 미세가공기술을 적용하는 것도 용이하다.
실시예 3
본 실시예에서는 도 19에 도시한 바와 같이 1개의 비트선접촉BC1을 공유하는 2개의 메모리셀의 축적용량접촉CC1, CC2가 워드모선W12, W34, W56을 축으로 해서 경면대상으로 되는 위치에 배치되어 있다. 이 점이 상기 실시예 2와는 다르지만, 기본적인 메모리동작은 완전히 동일하고 본 발명의 특징인 매립배선으로 형성하는 워드모선이나 선택선의 배치도 도 20에 도시한 바와 같이 동일하여 실시예 2와 마찬가지의 효과가 얻어진다.
실시예 4
본 실시예의 메모리셀은 도 21에 도시한 바와 같이, 상기 실시예 2, 3과는 패턴배치가 다르다. 그러나, 제조방법은 상기 실시예 2, 3과 공통이고 상기 실시예 1과 동일 방법으로 형성할 수 있다.
본 실시예의 패턴배치의 특징은 일본국특허공개공보 평성3-214670호에 기재되어 있는 바와 같이, 서로 인접하는 메모리셀의 축적용량접촉 사이에 워드선이 배치되어 있는 점에 있다. 실시예 2, 3에 있어서 설명한 배치에서는 서로 인접하는 축적용량접촉의 사이에는 워드선이 2개 배치되어 있었다. 그 때문에, 메모리셀에는 여분의 면적이 존재하고 이것이 메모리셀면적의 축소를 방해하는 요인으로 되어 있었다.
그러나, 도 21에 도시한 패턴배치로 하면, 워드선 2개분을 배치하는 데에 필요하였던 면적이 1개의 워드선을 배치할 수 있는 면적으로 가능하게 되고, 20%정도의 면적축소가 가능하다.
이와 같은 패턴배치로 하면, 지금까지의 비트선배치에서는 마찬가지의 메모리동작을 할 수 없으므로, 일본국특허공개공보 평성3-214670호 및 상기 실시예 1∼3에서는 2개의 비트선이 쌍으로 되어 1개의 센스앰프에 접속되어 있던 것을 도 21에 도시한 바와 같이, 2개의 비트선BL2a, BL1b를 서로 교차시켜서 각각의 센스앰프1, 2에 접속시키도록 하였다.
이와 같은 배치로 하는 것에 의해서 메모리셀의 면적을 축소할 수 있지만, 상기 실시예 1∼3에서는 워드선 2개에 1개의 비율로 배치하고 있던 워드모선WL1∼WL7을 도 22에 도시한 바와 같이, 워드선W1∼W7과 동일 설계룰로 배치할 필요가 있다. 그러나, 실시예 1과 동일 방법으로 용이하게 형성할 수 있어 실용상 문제는 없다.
실시예 5
본 실시예는 본 발명을 DRAM에 적용한 예로서, 도 24∼도 38을 사용해서 설명한다.
본 실시예의 메모리셀의 평면도를 도 24에, 도 24에 있어서의 X-X′단면구조 및 주변회로의 MISFET부의 단면구조를 도 25의 동일 도면상에 도시하였다. 메모리셀의 레이아웃은 종래와 마찬가지이고, 워드선(58)이 Y방향으로, 데이타선(60)이 X방향으로 마련되어 있고, 트렌치형의 캐패시터가 이들 워드선과 데이타선의 상부에 형성되어 있다.
상기 트렌치형 캐패시터는 축적전극(52), 캐패시터절연막(53) 및 플레이트전극(54)로 이루어져 있다. 상기 축적전극(52)는 워드선(58)과 데이타선(60) 사이의 간극에 있어서, 스위치트랜지스터의 활성영역(57)상에 접속되고, 플레이트전극(54)는 메모리셀외에서 소정의 전위로 고정되어 있다. 또, 트렌치형상을 갖는 상기 축적전극(52)는 주변회로부의 금속배선(50)이 그 위에 형성되어 있는 절연막(49) 및 그 위에 적층해서 형성된 절연막(51)을 관통해서 형성된 깊은 트렌치의 내측 측벽 및 바닥면상에 형성되어 있다.
다음에, 본 실시예의 DRAM의 제조법을 도 26∼도 35를 사용해서 설명한다. 우선, 도 26에 도시한 바와 같이 주지의 선택산화법을 사용해서 소자간분리를 위한 필드산화막(39)를 실리콘기판(38)상에 형성한 후, 주지의 방법에 의해서 MOSFET를 형성하였다. 고농도불순물영역(40), (41), 게이트전극(43) 및 게이트절연막(도시하지 않음)을 갖는 MOSFET를 메모리셀내에, 또 고농도불순물영역(42), 게이트전극(44) 및 게이트절연막(도시하지 않음)을 갖는 MOSFET를 주변회로에 각각 형성하였다. 또한, 인접셀과 공통의 게이트전극(43)은 워드선(58)(도 24)로서 기능한다. 또, MOSFET의 극성은 n채널, p채널중의 어느 것이라도 좋다.
도 27에 도시한 바와 같이, 붕소와 인을 포함한 실리콘산화막(45)를 주지의 CVD법을 사용해서 형성하고, 800℃정도의 온도에서 어닐을 실행해서 상기 실리콘산화막(45)표면을 완만하게 하였다. 또한, 상기 실리콘산화막(45)로서는 붕소나 인이 첨가된 것이 아니라 논도프의 실리콘산화막을 사용해도 좋다.
다음에, 주지의 포토리도그래피와 드라이에칭에 의해서, 상기 실리콘산화막(45)에 개구부(59)(도 24)를 형성하고, 데이타선(60)(도 24)로 되는 두께 100nm정도의 배선(46)을 주지의 방법을 사용해서 형성하였다. 또한, 배선(46)의 재료로서는 텅스텐 등의 고융점금속막이 바람직하지만, 텅스텐 등의 고융점금속의 실리사이드막과 다결정실리콘막의 복합막을 사용해도 지장은 없다. 텅스텐 등의 고융점금속을 사용한 경우에는 실리콘기판과의 반응을 방지할 목적으로 티탄나이트라이드 등의 베리어금속막을 고융점금속막의 아래에 마련하는 것이 바람직하다. 또, 실리콘산화막(45)의 아래에 불순물확산방지를 위한 논도프의 실리콘산화막을 형성해 두는 것이 바람직하다.
도 28에 도시한 바와 같이, 두께가 대략 200nm의 실리콘산화막(47)을 주지의 TEOS(Tetraethoxysilane ; Si(OC2H5)4)가스를 사용한 주지의 CVD법을 사용해서 400℃정도의 온도에서 형성하였다. 다음에, 스위치트랜지스터의 소오스 또는 드레인으로 되는 고농도불순물영역(40)상의 실리콘산화막(45), (47)의 소정부분을 제거해서 개구부(51)(도 24)를 형성하였다. 불순물이 고농도로 첨가된 200nm정도의 다결정실리콘막을 주지의 LPCVD법에 의해서 형성한 후, 전면이방성의 드라이에칭에 의한 에치백을 실행해서 상기 다결정실리콘막을 상기 개구부(51)내에만 남기고, 다른 부분은 제거해서 상기 개구부(51)을 충전하는 실리콘플러그(48)을 형성하였다. 또한, 본 실시예에서는 고농도불순물영역(40)상에 직접 실리콘플러그(48)을 형성하였지만, 주지의 다결정실리콘막의 패드를 사용하면 게이트전극(43)과실리콘플러그(48)을 자기정합적으로 절연할 수도 있어 메모리셀면적의 축소에 효과적이다.
도 29에 도시한 바와 같이, 두께가 대략 200nm의 실리콘산화막(49)를 주지의 TEOS가스를 사용한 CVD법에 의해 대략 400℃의 온도에서 형성하고, 실리콘산화막(45), (47), (49)를 관통하는 접촉구멍을 주지의 방법을 사용해서 형성하여 주변회로부의 고농도불순물영역(42)의 표면을 노출시켰다. 다음에, 두께 200nm의 텅스텐막을 주지의 스퍼터법 또는 CVD법을 사용해서 형성하고, 소정의 형상으로 패터닝해서 주변회로부의 금속배선(50)을 형성하였다. 실리콘산화막(49)의 표면을 주지의 CMP법을 사용해서 평탄화해도 좋고, 이 경우에는 상기 접촉구멍을 매립하는 플러그를 사용하면 좋다. 또, 본 실시예에서는 금속배선(50)의 재료로서는 텅스텐을 사용하였지만, 티탄나이트라이드 등 다른 고융점금속을 사용해도 좋다. 또, 캐패시터의 제조공정을 저온화하면 고융점금속뿐만 아니라 알루미늄 등의 저저항금속을 사용할 수 있다.
도 30에 도시한 바와 같이, 두께 0.5∼1㎛정도의 실리콘산화막(51)을 주지의 TEOS가스를 사용한 CVD법에 의해서 400℃정도의 온도에서 형성하고, 주지의 CMP법을 사용해서 표면을 평탄화하였다. 다음에, 주지의 포토리도그래피와 드라이에칭을 사용해서 상기 실리콘산화막(49), (51)에 실리콘플러그(48)에 도달하는 트렌치(개구부)(62)를 형성하였다. 또한, 이 때 질화실리콘막과 같이 실리콘산화막보다 에칭속도가 작은 절연막을 에칭스토퍼로서 실리콘산화막(49)의 아래에 형성해 두면 상기 트렌치(62)의 형성은 매우 용이하다.
도 31에 도시한 바와 같이, 고농도의 불순물이 도프된 두께 50nm의 다결정실리콘막(63)을 주지의 LPCVD법을 사용해서 형성하였다. 이 때, 상기 트렌치의 바닥부에 있어서 실리콘플러그(48)과 다결정실리콘막(63)이 접속된다.
다음에, 두께가 대략 1㎛의 포토레지스트막을 전면에 도포한 후, 이방성드라이에칭에 의한 에치백을 실행해서 상기 트렌치내에만 포토레지스트(64)를 남기고 다른 부분은 제거하였다.
도 32에 도시한 바와 같이, 상기 포토레지스트(64)를 마스크로 해서 사용하고, 상기 다결정실리콘막(63)중 상기 트렌치내 이외의 부분상에 형성된 부분을 드라이에칭해서 제거하여 캐패시터의 축적전극(52)를 상기 트렌치의 내벽상에 형성하였다.
도 33에 도시한 바와 같이, 상기 포토레지스트(54)를 제거한 후, 오산화탄탈(Ta2O5)로 이루어지는 캐패시터절연막(53)을 CVD법을 사용해서 형성하였다. 이 캐패시터절연막(53)의 실리콘산화막 환산막두께는 1G비트급의 대용량 다이나믹RAM의 경우에는 3nm 이하로 하는 것이 바람직하다. 또한, 본 실시예에서는 축적전극(52)로서는 다결정실리콘막을 사용하였지만, 텅스텐이나 티탄나이트라이드막 등 고융점금속막을 사용할 수도 있다. 이 경우는 다결정실리콘막과 같이 표면에 자연산화막이 형성되는 일은 없으므로, 캐패시터절연막의 산화막 환산막두께를 얇게 할 수 있다. 또, 캐패시터절연막의 재료로서는 실리콘나이트라이드계의 절연막 이외에 SrTiO3막이나 (Ba, Sr)TiO3등의 주지의 고유전체절연막이나 PZT막과 같은 주지의 강유전체절연막을 사용할 수도 있다.
도 34에 도시한 바와 같이, 두께가 대략 50nm의 텅스텐막으로 이루어지는 플레이트전극(54)를 단차피복성이 우수한 CVD법을 사용해서 형성하였다.
마지막으로, 층간절연막으로서 두께가 대략 400nm의 실리콘산화막(55)를 형성하고 주변회로부의 금속배선(50)상의 층간절연막(55)에 관통구멍을 형성한 후, 주지의 방법을 사용하여 금속배선(56)을 형성해서 도 25에 도시한 반도체집적회로장치가 완성되었다. 또한, 금속배선(56)은 알루미늄 등의 저저항금속이 바람직하고, 도 35와 같은 메모리셀어레이내 배선으로서 사용할 수 있으므로 데이타선에 접속하는 신호선이나 주워드선으로서 사용할 수 있다. 또, 금속배선(56)을 형성할 때 층간절연막(55)의 표면을 평탄화하기 위해서 주지의 플러그기술이나 CMP법을 적용할 수도 있다.
도 35는 상기 도 25보다 트렌치의 깊이를 크게 해서 캐패시터의 높이를 크게 한 예를 도시한 것이다. 이 경우는 금속배선(50)의 막두께를 도 25의 경우의 2배로 하였지만, 그 위에 형성되는 실리콘산화막(51)의 막두께를 두껍게 해도 트렌치의 깊이를 약 2배로 깊게 할 수 있고, 그 결과 축적전극의 높이 및 얻어지는 축적전하량도 약 2배로 되었다.
또한, 도 25∼도 35에서는 금속배선(50)이 그 위에 형성되어 있는 층간절연막인 실리콘산화막(49)의 표면이 평탄화되어 있지만, 도 36에 도시한 바와 같이 표면이 평탄하지 않은 실리콘산화막(65)상에 금속배선(50)을 형성해도 좋다. 이 경우도 도 36에서 명확한 바와 같이, 실리콘산화막(65)의 상면이 캐패시터가 형성되어 있는 위치로 연장해서 축적전극(52)의 측면에 접하고 있기 때문에, 상기 금속배선(50)이 그 위에 형성된 실리콘산화막(49)의 표면이 평탄한 경우(도 35)와 동일한 효과가 얻어진다.
또, 상기 금속배선(50)은 주변회로부에 있어서의 제1층째의 배선층이지만, 도 37에 도시한 바와 같이, 2개의 금속배선(66), (67)을 적층해서 사용해도 좋고 배선층을 또 그 위에 형성해도 좋다.
본 실시예에 의하면, 여러개의 배선층의 상면을 캐패시터의 위치로 연장시킬 수 있으므로 트렌치의 깊이를 매우 깊게 할 수 있어 캐패시터의 전극면적이 매우 큰 트렌치형 캐패시터를 형성할 수 있다.
또, 본 실시예에서는 금속배선(50)은 주변회로부의 MOSFET의 소오스 또는 드레인에 접속된 신호선이지만, 일정한 전위를 공급하기 위한 전원선이라도 좋고, 또 메모리셀어레이영역과 주변회로영역의 표고차를 완화하기 위한 더미패턴으로서 플로팅이라도 좋다.
상기 설명에서 명확한 바와 같이, 본 실시예에 의하면 높이가 큰 입체구조의 캐패시터를 형성할 수 있고, 메모리셀어레이영역과 주변회로영역에 큰 표고차가 발생해도 각 영역 및 양 영역을 걸치는 영역에 각각 미세한 배선을 형성할 수 있으므로, 집적밀도가 높은 반도체집적회로장치를 형성할 수 있다.
실시예 6
본 실시예는 상기 실시예 5에 있어서, 동과 같이 드라이에칭이 곤란한 재료를 금속배선재료로서 사용한 예로서, 도 38∼도 47을 사용해서 본 실시예를 설명한다.
도 38은 본 실시예의 DRAM에 있어서의 메모리셀 및 주변회로의 MOSFET부의 단면구조를 도시한 도면이다. 도 38에서 명확한 바와 같이, 금속배선(71)은 고농도불순물영역(43)상에 형성된 금속플러그(68)에 접속되고, 실리콘산화막(70)내에 매립되어 형성되어 있다.
이와 같은 구조의 DRAM을 다음과 같이 형성하였다.
우선, 실시예 5의 도 26∼도 28에 설명한 방법과 마찬가지의 방법을 사용해서 도 39에 도시한 구조를 형성하였다. 다음에, 도 40에 도시한 바와 같이, 실리콘산화막(69)를 형성한 후, 실리콘산화막(45), (47), (69)를 관통하는 접속구멍을 주지의 방법을 사용해서 형성하고 고농도불순물영역(42)의 표면을 노출시켰다. 텅스텐막을 전면에 형성한 후, 전면드라이에칭을 실행해서 상기 텅스텐막중 상기 접속구멍내에 형성된 부분을 남기고, 다른 부분은 제거해서 텅스텐으로 이루어지는 금속플러그(68)을 형성하였다.
도 41에 도시한 바와 같이, 두께 400nm의 실리콘산화막(70)을 형성하고, 주지의 포토리도그래피와 이방성드라이에칭을 사용해서 상기 실리콘산화막(70)에 개구부를 형성하였다. 또한, 상기 이방성드라이에칭을 실행할 때 저온에서 형성된 실리콘나이트라이드막을 에칭스토퍼막으로서 상기의 실리콘산화막(70)의 아래에 배치해 두면, 에칭여유도가 커지고 높은 정밀도로 접속구멍을 형성할 수 있었다.
다음에, 두께 500nm의 동막을 형성한 후 CMP법을 사용해서 실리콘산화막(70)의 표면이 노출할 때까지 상기 동막의 표면을 연마해서 평탄하게 하고, 상기 개구부내에만 동막(71)을 남기고 동막(71)이 실리콘산화막(70)내에 매립된 구조를 형성하였다. 또한, 상기 동막의 형성방법으로서는 단차피복성이 우수한 CVD법을 사용하였다.
다음에, 도 42에 도시한 바와 같이, 두께 100nm의 실리콘산화막(72)를 주지의 CVD법을 사용해서 형성한 후, 주지의 포토리도그래피와 이방성드라이에칭을 사용해서 실리콘산화막(69), (70), (72)를 관통하고, 실리콘플러그(48)에 도달하는 트렌치(74)를 형성하였다.
이하, 도 43∼도 47에 도시한 공정에 따라서 처리를 실행하였지만, 이 공정은 상기 실시예 5에 있어서의 도 31∼도 35에 도시한 공정과 마찬가지이므로 상세한 설명은 생략하였다. 단, 본 실시예에서는 플레이트전극(73)의 표면이 평탄화되어 있고, 이 점이 상기 실시예 5와 다르다.
본 실시예에 의하면, 캐패시터의 측면에 형성되는 주변회로부의 배선층으로서 저저항의 동이 사용되고 있으므로 고속동작이 가능하다. 또한, 본 실시예를 메모리와 논리가 혼재한 온칩LSI에 적용하는 것에 의해서, 캐패시터가 형성되어 있는 절연막의 위치에 논리부의 배선층을 형성할 수 있다.
실시예 7
본 실시예는 실시예 5 또는 실시예 6에 있어서의 DRAM에 있어서, 금속배선의 막두께를 더욱 두껍게 한 예로서, 도 48∼도 56을 사용해서 설명한다. 도 48은 본 실시예에 의한 DRAM의 메모리셀 및 주변회로의 MISFET부의 단면구조도이다. 도 48에 도시한 바와 같이, 본 실시예에서는 금속배선(77)은 실리콘산화막(75),(76)내에 매립되고, 금속배선(77)의 상면은 캐패시터의 상단부보다 높다.
이와 같은 DRAM의 제조방법을 도 49∼도 56을 사용해서 설명한다. 우선, 상기 실시예 6의 도 39 및 도 40과 마찬가지로 처리해서 도 49에 도시한 구조를 형성하였다.
다음에, 도 50에 도시한 바와 같이, 두께 300nm의 실리콘산화막(75)를 형성하고, 주지의 포토리도그래피와 드라이에칭을 사용해서 실리콘산화막(69), (75)를 관통하는 트렌치(78)을 형성하고, 실리콘플러그(48)의 상면을 노출시켰다.
이하, 도 51∼도 54에 도시한 공정에 따라서 캐패시터를 형성하였지만, 이 공정은 상기 실시예 5에 있어서의 도 31∼도 34에 도시한 공정과 마찬가지이므로 상세한 설명은 생략한다.
다음에, 도 55에 도시한 바와 같이, 두께 400nm의 실리콘산화막(79)를 형성한 후, 포토리도그래피와 드라이에칭을 사용해서 실리콘산화막(75), (79)에 금속플러그(68)에 도달하는 개구부를 형성하였다. 텅스텐, 알루미늄 또는 동 등의 금속재료막을 전면형성한 후, 이방성에칭에 의한 주지의 에치백을 실행해서 상기 금속막을 상기 개구부내에만 남기고 다른 부분상에서는 제거해서 주변회로부의 금속배선(80)을 형성하였다.
마지막으로, 도 56에 도시한 바와 같이, 예를 들면 두께가 대략 400nm의 실리콘산화막으로 이루어지는 층간절연막(55)를 형성한 후, 상기 금속배선(80)의 표면에 도달하는 관통구멍을 상기 층간절연막(55)에 형성하였다. 또, 금속배선(56)을 주지의 방법을 사용하여 형성해서 반도체집적회로장치가 완성되었다.
본 실시예에 의하면, 주변회로부의 금속배선의 막두께를 상기 실시예 5, 6보다 두껍게 할 수 있으므로, 주변회로에 있어서의 배선의 저항값을 낮출 수 있어 동작속도가 더욱 향상하였다.
실시예 8
본 실시예는 입체구조의 왕관형과 트렌치형을 조합한 구조를 갖는 캐패시터를 DRAM의 메모리셀에 형성한 예로서, 도 57∼도 65를 사용해서 본 실시예를 설명한다.
도 57은 본 실시예에 의한 DRAM의 메모리셀 및 주변회로부에 있어서의 MISFET부의 단면구조를 도시한 도면이다. 도 57에서 명확한 바와 같이, 주변회로부에 형성된 금속배선(86)은 실리콘산화막(85)내에 매립되어 있고, 그 아래에 형성된 실리콘산화막(81)의 상면은 주변회로부에서 메모리셀부로 연장하여 캐패시터의 측부에 접하고 있다.
다음에, 도 58∼도 65를 사용해서 본 실시예의 제조방법을 설명한다. 우선, 도 58에 도시한 구조를 형성하였지만, 지금까지의 공정은 상기 실시예 5의 도 28까지의 공정과 마찬가지이므로 설명은 생략한다.
도 59에 도시한 바와 같이, 실리콘산화막(81)을 형성한 후 실리콘산화막(45), (47), (81)을 관통하는 접속구멍을 형성해서 고농도불순물영역(42)의 표면을 노출시켰다. 텅스텐막을 전면에 형성한 후 전면이방성에칭에 의한 에치백을 실행해서 상기 텅스텐막을 상기 접속구멍내에만 남기고 다른 부분상에서는 제거해서 텅스텐으로 이루어지는 금속플러그(82)를 형성하고, 또 두께 400nm의 실리콘산화막(89)를 전면에 형성하였다. 또한, 실리콘산화막(81) 대신에 실리콘나이트라이드막을 사용해도 좋다.
도 60에 도시한 바와 같이, 캐패시터의 축적전극(52)가 형성되는 영역의 실리콘산화막(81), (89)에 주지의 포토리도그래피와 드라이에칭을 사용해서 실리콘플러그(48)에 도달하는 트렌치를 형성하고, 불순물이 고농도로 첨가된 두께 50nm의 다결정실리콘막(53)을 주지의 LPCVD법을 사용해서 형성하였다. 이것에 의해 트렌치의 바닥부에 있어서, 실리콘플러그(48)은 다결정실리콘막(63)에 접속되었다.
다음에, 도 61에 도시한 바와 같이, 붕소와 인을 포함하는 실리콘산화막(90)을 주지의 CVD법에 의해 형성하고, 원하는 어닐을 실행한 후, 전면 이방성드라이에칭에 의한 에치백을 실행해서 상기 실리콘산화막(90)을 상기 트렌치내에만 남기고 다른 부분상에서는 제거하였다. 또, 상기 실리콘산화막(90)을 에칭의 마스크로서 사용하고, 다결정실리콘막(63)의 노출된 부분을 드라이에칭해서 제거하였다. 그 결과, 캐패시터의 축적전극(52)가 트렌치내에 형성되었다.
다음에, 도 62에 도시한 바와 같이, 상기 트렌치내에 남은 실리콘산화막(90) 및 금속플러그(82)상의 실리콘산화막(89)를 플루오르화수소산수용액을 사용한 웨트에칭에 의해서 제거하고 금속플러그(82)의 표면을 노출시켰다. 여기서 트렌치내에 매립한 실리콘산화막(90)은 붕소와 인을 포함하고 있기 때문에, 실리콘산화막(89)보다 플루오르화수소산수용액에서의 에칭속도가 빠르다. 그 때문에, 막두께가 두꺼움에도 불구하고 트렌치내의 산화막(90)은 완전히 제거되었다.또한, 상기 웨트에칭에서의 오버에칭을 방지하기 위해서 실리콘산화막(89)의 아래에 저온에서 형성한 실리콘나이트라이드 등의 에칭스토퍼를 마련하는 것이 바람직하다.
소정의 세정을 실행한 후 도 63에 도시한 바와 같이 오산화탄탈막으로 이루어지는 캐패시터절연막(83)을 형성한 후, 두께가 대략 50nm의 텅스텐막 또는 티탄나이트라이드막을 형성하고, 포토리도그래피와 드라이에칭에 의해서 불필요한 부분을 제거해서 플레이트전극(84)를 형성하였다. 또, 두께 800nm의 두꺼운 실리콘산화막(85)를 형성해서 표면을 평탄화하였다.
다음에, 실시예 6, 도 42와 마찬가지로 처리해서 금속배선(86)을 형성하여 도 64에 도시한 구조를 형성하였다.
마지막으로, 두께 400nm정도의 실리콘산화막 등의 층간절연막(55)를 형성하고, 주변회로부의 금속배선(86)상의 층간절연막(85)에 관통구멍을 형성한 후, 금속배선(56)을 형성해서 도 65에 도시한 반도체집적회로장치가 완성되었다.
본 실시예에 의하면, 메모리셀내에 형성된 캐패시터의 축적전극(52)가 왕관형상이므로, 내벽과 외벽의 양자를 축적전극으로서 이용할 수 있어 매우 큰 축적용량이 얻어지고, 소프트에러내성이 우수한 고집적의 반도체집적회로장치를 형성할 수 있었다.
실시예 9
본 실시예는 왕관형과 트렌치형을 조합한 캐패시터를 갖는 DRAM메모리의 다른 예이다. 도 66∼도 72를 사용해서 본 실시예를 설명한다.
도 66은 본 실시예의 DRAM의 메모리셀 및 주변회로의 MISFET부의 단면구조를 도시한 도면이다. 도 66에 도시한 바와 같이, 금속배선(50)은 실리콘산화막(49)에 형성된 개구부내에 형성되어 있다. 메모리셀의 캐패시터는 실리콘산화막(49), (92)에 접하고 있는 부분이 트렌치형, 실리콘산화막(55)에 접하고 있는 부분이 왕관형으로 되어 있다. 따라서, 금속배선(50)이 형성되어 있는 실리콘산화막(49)의 상면은 메모리셀영역으로 연장해서 캐패시터의 측부에 접하고 있다.
다음에, 도 67∼도 72를 사용해서 본 DRAM셀의 제조방법을 설명한다.
우선, 실시예 5의 도 30까지의 공정과 마찬가지의 공정에 따라서 도 67에 도시한 구조를 형성하였다. 다음에, 도 68에 도시한 바와 같이 두께 400nm의 실리콘산화막(92)를 형성하고 주지의 CMP법을 사용해서 표면을 평탄화한 후, 주지의 포토리도그래피와 드라이에칭을 사용해서 캐패시터의 축적전극(93)이 형성되는 부분의 실리콘산화막(49), (92)에 실리콘플러그(48)에 도달하는 트렌치를 형성하였다.
다음에, 불순물이 고농도로 도프된 두께 50nm의 다결정실리콘막(63)을 주지의 LPCVD법에 의해서 형성하였다. 이것에 의해, 실리콘플러그(48)이 트렌치의 바닥부에 있어서 다결정실리콘막(63)에 접속되었다.
두께 1㎛의 포토레지스트를 도포하고 주지의 전면 이방성드라이에칭을 실행해서 도 69에 도시한 바와 같이 트렌치내에만 포토레지스트(64)를 남기고 다른 부분상에서는 제거하였다.
다음에, 상기 포토레지스트(64)를 마스크로 해서 상기 다결정실리콘막(63)의노출된 부분을 드라이에칭에 의해 제거하고, 트렌치의 내벽상에 캐패시터의 축적전극(52)를 형성하였다.
상기 포토레지스트(64)를 제거해서 소정의 세정을 실행한 후, 플루오르화수소산수용액을 사용해서 상기 실리콘산화막(92)를 두께 200nm만큼 에칭하였다. 이것에 의해 도 70에 도시한 바와 같이, 상기 축적전극(52)의 상부가 위쪽으로 돌출되었다.
도 71에 도시한 바와 같이, 이산화실리콘보다 비유전율이 큰 유전체(본 실시예에서는 오산화탄탈을 사용하였다)로 이루어지는 캐패시터절연막(93)을 형성하고, 두께가 대략 50nm의 텅스텐 또는 티탄나이트라이드 등으로 이루어지는 플레이트전극(94)를 주지의 방법을 사용해서 형성하였다. 또한, 캐패시터절연막(93) 및 플레이트전극(94)의 형성방법으로서는 단차피복성이 좋은 CVD법을 사용하였다.
마지막으로, 두께가 대략 400nm의 실리콘산화막으로 이루어지는 층간절연막(55)를 형성하고, 주변회로부의 금속배선(50)상의 층간절연막(55)에 관통구멍을 형성한 후, 금속배선(56)을 형성해서 도 72에 도시한 본 발명의 반도체집적회로장치가 완성되었다.
도 72에서 명확한 바와 같이, 본 실시예에 의하면 메모리셀내에 형성된 캐패시터의 축적전극(52)의 상부에서는 내벽상뿐만 아니라 외벽상에도 캐패시터절연막(93) 및 플레이트전극(94)가 형성되어 이 부분에서는 왕관형캐패시터가 형성되어 있다. 따라서, 트렌치의 내벽만을 캐패시터로서 사용한 트렌치형 캐패시터보다 큰 축적용량이 얻어지고, 소프트에러내성이 우수한 고집적의 반도체집적회로장치가 형성되었다.
실시예 10
도 76∼도 88을 사용해서 본 발명에 의한 DRAM의 1실시예를 설명한다. 도 76은 본 실시예의 메모리셀 및 주변회로의 MOSFET부의 단면구조를 동일 도면상에 도시한 도면이고, 도 77은 상기 메모리셀의 평면배치를 도시한 도면이다. 도 76의 메모리셀부분은 도 77에 있어서의 X-X′단면의 일부를 나타낸다.
도 76에서 명확한 바와 같이, 메모리셀내의 MOSFET는 게이트절연막(203), 게이트전극(204), 소오스/드레인인 고농도n형불순물영역(206), (207)로 이루어지고, 주변회로내의 MOSFET는 게이트절연막(203), 게이트전극(205), 소오스/드레인인 고농도n형불순물영역(208)로 이루어져 있다. 메모리셀내의 MOSFET의 고농도n형불순물영역(206)에는 데이타선으로서 배선전극(210)이 접속되고, 또 그 위쪽에는 왕관형 캐패시터가 마련되어 있다.
이 왕관형 캐패시터는 주변회로영역의 금속배선(215)가 형성되어 있는 층간절연막인 실리콘산화막(214), (216)이 제거된 영역에 형성되어 있고, 축적전극(217)이 실리콘플러그(213)을 거쳐서 고농도n형불순물영역(207)에 접속되어 있다. 축적전극(217)상에는 캐패시터절연막(218)이 형성되고, 또 실리콘산화막(214), (216)이 제거된 영역에 캐패시터의 플레이트전극(219)가 매립되어 왕관형 캐패시터가 형성되어 있다.
도 77에서는 인접하는 메모리셀의 위치관계를 명확하게 하기 위해서 여러개의 메모리셀이 배치된 도면을 도시하였다. 도 77에서 워드선(223)은 Y방향으로,데이타선(225)는 X방향으로 각각 배치되어 있고, 왕관형 캐패시터(217)이 이들 워드선(223)과 데이타선(225)의 상부에 형성되어 있다. 또, 이들 데이타선(223)과 데이타선(225) 사이의 간극의 활성영역(222)상에는 상기 캐패시터가 개구부(226)을 거쳐서 접속되어 있다.
도 78∼도 88을 사용해서 본 실시예를 더욱 상세히 설명한다. 우선, 도 78에 도시한 바와 같이, 주지의 선택산화법(LOCOS기술)을 사용해서 실리콘기판(201)상에 필드산화막(202)를 형성한 후 활성영역상에 MOSFET를 형성한다. 또한, 본 실시예에서는 n채널MOSFET를 형성하였지만 p채널MOSFET라도 좋다. 또, 핫캐리어에 의한 소자열화를 저감하기 위해 주지의 LOO(Lightly Doped Drain)구조를 사용할 수도 있다. 또, 주지의 자기정합접촉을 사용하기 위해서 게이트전극(204)의 측벽이나 상부에 실리콘나이트라이드 등과 같은 절연막을 형성해도 좋다.
다음에, 붕소와 인을 포함한 실리콘산화막(209)를 주지의 CVD법에 의해 형성한 후, 800℃정도의 온도의 어닐을 실행해서 실리콘산화막(209)표면을 완만하게 하였다. 또한, 실리콘산화막(209)에는 붕소나 인을 첨가한 것을 사용하지 않고 논도프의 실리콘산화막을 사용하고 다른 방법에 의해 평탄하게 해도 좋다. 또, 실리콘산화막의 표면을 평탄하게 하지 않아도 후의 공정에 지장은 없다.
포토리도그래피와 드라이에칭에 의해 개구부(224)(도 77)을 실리콘산화막(209)에 형성하고, 데이타선(225)(도 77)로 되는 두께 100nm정도의 배선전극(210)을 형성하고, 포토리도그래피와 드라이에칭에 의해서 소정의 형상으로패터닝하였다. 또한, 배선전극(210)의 재료로서는 텅스텐 등의 고융점금속의 실리사이드막과 다결정실리콘막의 복합막 또는 텅스텐 등의 고융점금속막을 사용할 수 있다. 또, 텅스텐 등의 고융점금속을 사용하는 경우는 실리콘기판과의 반응을 방지할 목적으로 티탄나이트라이드 등의 베리어금속막을 하층에 마련하는 것이 바람직하다. 또, 실리콘산화막(209)의 아래에는 불순물확산방지를 위한 논도프의 실리콘산화막을 마련해 두는 것이 바람직하다.
두께가 대략 200nm의 붕소와 인을 포함한 실리콘산화막(211)을 CVD법에 의해 형성하고, 800℃정도의 온도에서 어닐을 실행해서 표면을 완만하게 하였다. 다음에, 두께 100nm정도의 실리콘나이트라이드막(212)를 LPCVD법에 의해 형성하고, MOSFET의 소오스 또는 드레인으로 되는 고농도불순물영역(207)상의 실리콘나이트라이드막(212) 및 실리콘산화막(209), (211)에 주지의 포토리도그래피와 드라이에칭에 의해서 개구부(226)(도 77)을 형성하고, 불순물이 고농도로 첨가된 두깨 대략 200nm의 다결정실리콘막을 LPCVD법에 의해 형성하고, 전면 이방성에칭에 의한 에치백을 실행해서 상기 다결정실리콘막을 상기 개구부(226)내에만 남기고, 도 79에 도시한 바와 같이 실리콘플러그(213)을 형성하였다. 또한, 본 실시예에서는 포토리도그래피를 사용해서 주변회로영역상의 실리콘나이트라이드막(212)를 제거하였지만, 실리콘나이트라이드막(212)를 주변회로영역에 남긴 상태라도 좋다. 또, 본 실시예에서는 고농도불순물영역(208)상에 실리콘플러그(213)을 직접 형성하였지만, 주지의 다결정실리콘막의 패드를 사용하면 게이트전극(204)와 실리콘플러그(213)을 자기정합적으로 절연할 수도 있어 메모리셀면적의 축소에 효과적이다.
다음에, 도 80에 도시한 바와 같이, 두께가 대략 200nm의 실리콘산화막(214)를 TEOS가스를 사용한 주지의 CVD법에 의해서 대략 400℃에서 형성하고, 주변회로부의 고농도불순물영역(208)상의 실리콘산화막(209), (211), (214)를 에칭해서 제거하고 접촉구멍을 형성하였다. 두께가 대략 200nm의 텅스텐막을 주지의 스퍼터법 또는 CVD법을 사용해서 형성하고, 주지의 포토리도그래피와 드라이에칭에 의해서 주변회로부의 금속배선(215)를 형성하였다. 여기서, 실리콘산화막(214)의 표면을 주지의 CMP법을 사용해서 평탄화해도 좋다. 이 경우는 상기 접촉구멍내에 플러그를 형성해도 좋다. 또, 본 실시예에서는 금속배선(215)의 재료에는 텅스텐을 사용하였지만, 이 경우는 티탄나이트라이드 등의 베리어금속막을 아래에 마련하면 좋다. 또, 이후의 캐패시터의 제조공정을 저온화하면 알루미늄 등의 저저항금속을 사용할 수도 있다.
도 81에 도시한 바와 같이, 두께 0.3∼1㎛의 실리콘산화막(216)을 TEOS가스를 사용한 CVD법을 사용해서 대략 400℃에서 형성하고, CMP법을 사용해서 표면을 평탄화하였다.
다음에, 도 82에 도시한 바와 같이, 주지의 포토리도그래피와 드라이에칭을 사용해서 캐패시터의 축적전극이 형성되는 부분의 실리콘산화막(214), (216)에 실리콘플러그(213)에 도달하는 트렌치(227)을 형성하였다. 또한, 이 때 실리콘나이트라이드막(212)를 에칭스토퍼로서 실리콘산화막(214)의 아래에 마련해 두는 것이 바람직하다.
도 83에 도시한 바와 같이, 불순물이 고농도로 첨가된 두께 20∼100nm의 다결정실리콘막(228)을 주지의 감압CVD(LPCVD)법에 의해서 형성하였다. 이 때, 상기 트렌치의 바닥부에 있어서, 상기 실리콘플러그(213)과 다결정실리콘막(228)이 접속되었다. 다음에, 두께 1㎛의 포토레지스트막을 도포한 후 전면 이방성드라이에칭에 의한 에치백을 실행해서 포토레지스트막(229)를 트렌치내에만 남기고 다른 부분은 제거하였다. 또한, 상기 드라이에칭을 제어해서 트렌치내에 남은 포토레지스트막(229)의 상면의 위치는 실리콘산화막(216)의 상면보다 대략 0.2㎛ 이하로 되도록 하였다.
다음에, 상기 포토레지스트막(229)를 마스크로 해서 상기 다결정실리콘막(228)의 노출된 부분을 드라이에칭해서 제거하고, 도 84에 도시한 바와 같이 트렌치의 내벽상에 캐패시터의 축적전극(217)을 형성하였다.
상기 포토레지스트막(229)를 제거하고 소정의 세정을 실행한 후, 플루오르화수소산수용액을 사용해서 실리콘산화막(216) 및 그 아래의 실리콘산화막(214)를 에칭해서 제거하고, 도 85에 도시한 바와 같이 왕관형의 축적전극(217)의 내면 및 측면을 노출시켰다. 이 때, 포토리도그래피를 사용해서 상기 실리콘산화막(216), (214)중 메모리셀어레이영역에 형성된 부분은 에칭해서 제거하고, 주변회로영역에 형성된 부분은 에칭되지 않고 남도록 하였다. 또한, 상기 웨트에칭시에 적어도 메모리셀어레이영역의 실리콘산화막(214)의 아래에 실리콘나이트라이드막(212)가 있으므로 그 아래부분이 오버에칭될 우려는 없다.
도 86에 도시한 바와 같이, 오산화탄탈(Ta2O5)막 등 실리콘산화막보다 비유전율이 큰 유전체로 이루어지는 캐패시터유전체막(218)을 형성하였다. 캐패시터유전체막(218)의 형성방법으로서는 단차피복성이 좋은 CVD법을 사용하였다. 또, 캐패시터유전체막(218)의 실리콘산화막 환산막두께는 1G비트급의 대용량DRAM에서는 3nm 이하로 하는 것이 바람직하다. 또한, 본 실시예에서는 축적전극(217)에 다결정실리콘막을 사용하였지만, 텅스텐이나 티탄나이트라이드막과 같은 고융점금속막을 사용할 수도 있고, 그 경우에는 다결정실리콘막표면에 존재하는 자연산화막의 영향을 배제할 수 있으므로, 캐패시터유전체막의 실리콘산화막 환산막두께를 얇게할 수 있다. 또, 캐패시터유전체막의 재료로서는 실리콘나이트라이드막과 실리콘산화막의 복합막 이외에 SrTiO3막이나 (Ba, Sr)TiO3막(BST막)과 같은 고유전체막, 더 나아가서는 PZT막과 같은 강유전체막을 사용할 수도 있다.
막두께가 대략 300nm의 두꺼운 텅스텐막을 전면에 형성한 후, CMP법에 의해 연마해서 도 87에 도시한 바와 같이, 상기 실리콘산화막(213), (216)이 제거된 영역에만 상기 텅스텐막을 남기고 플레이트전극(219)를 형성하였다. 또한, 본 실시예에서는 CMP법을 사용해서 플레이트전극(219)를 형성하였지만, 상기 텅스텐막(219)를 형성한 후, 포토레지스트막을 형성하고 전면드라이에치백을 실행해도 좋다. 또, 플레이트전극(218)의 형성방법으로서는 단차피복성이 좋은 CVD법이 바람직하다.
층간절연막으로서 두께가 약 200nm의 실리콘산화막(220)을 형성하고, 주변회로부의 금속배선(215)상의 실리콘산화막(216), (220)을 관통하는 관통구멍을 형성한 후, 주지의 방법을 사용하여 금속배선(221)을 형성해서 도 88에 도시한 본 발명의 반도체기억장치가 완성되었다.
상기 설명에서 명확한 바와 같이, 본 실시예에 있어서의 반도체기억장치의 제조방법에서는 반도체기판의 주면상에 마련된 절연막을 평탄화한 후, 메모리어레이부에 있어서의 절연막의 소정부분을 선택적으로 제거하고, 제거된 부분내에 상기 캐패시터가 형성된다.
또한, 금속배선(221)로서는 알루미늄 등의 저저항금속이 바람직하고, 도 88에 도시한 바와 같은 메모리셀어레이내 배선으로서 사용할 수 있으므로, 데이타선에 접속하는 신호선이나 워드모선으로서 사용할 수 있다. 또, 금속배선(221)을 형성할 때 층간절연막을 평탄화하기 위해서 주지의 플러그기술이나 CMP법을 적용할 수도 있다.
또한, 본 실시예에 있어서의 금속배선(215)는 주변회로부의 제1층째의 배선층이지만, 메모리셀의 데이타선으로서 사용한 배선전극(210)을 주변회로영역의 제1층째의 배선층으로서 사용해도 좋다.
또, 본 실시예의 축적전극(217)로서 사용한 다결정실리콘막의 표면을 오목볼록형상으로 해서 축적전극(21)의 표면적을 증가시키고, 축적용량을 더욱 크게 할 수도 있다.
본 실시예에 의하면, 플레이트전극(219)는 실리콘산화막(216), (214)가 제거된 영역에 매립되므로, 플레이트전극(219)를 형성하기 위한 여분의 포토리도그래피공정은 필요없고, 소요되는 마스크개수의 증가없이 축적용량이 큰 DRAM이 얻어진다. 또, 본 실시예에서는 금속배선(221)은 주변회로부의 MOSFET의 소오스 또는 드레인에 접속된 신호선이지만, 일정한 전위를 공급하기 위한 전원선이라도 좋고, 또 메모리셀어레이영역과 주변회로영역의 표고차를 완화하기 위한 더미패턴으로서 플로팅이라도 좋다.
실시예 11
본 실시예는 상기 실시예 10에 설명한 DRAM에 있어서 여러개의 배선층을 주변회로영역에 형성한 예이다. 도 89는 본 실시예의 DRAM의 메모리셀군 및 그것에 인접하는 주변회로영역의 MOSFET부의 단면도이다.
도 89에 도시한 바와 같이, 주변회로영역의 금속배선(215)상에는 층간절연막으로서 두께 약 0.3㎛의 실리콘산화막(231)이 형성되고, 또 그 위에는 두께 약 0.3㎛의 금속배선(232)가 형성되어 있다. 이 금속배선(232)는 상기 실리콘산화막(231)에 형성된 개구부를 거쳐서 금속배선(215)에 접속되어 있다. 또, 상기 금속배선(232)상에는 층간절연막으로서 두께 약 0.3㎛의 실리콘산화막(233)이 형성되고, 또 그 위에는 두께 약 200nm의 실리콘산화막(237)이 형성되어 있고, 이 실리콘산화막(237)의 상부에 형성된 금속배선(238)이 상기 실리콘산화막(233), (237)을 관통하는 개구부를 거쳐서 금속배선(232)에 접속되어 있다. 또, 메모리셀상의 완광형캐패시터는 실리콘산화막(214), (231), (233)이 제거되어 형성된 깊은 오목부내에 형성되어 있고, 왕관형상의 축적전극(234)의 높이는 약 1㎛로 높고, 캐패시터의 플레이트전극(236)은 상기 오목부내에 매립되어 형성되어 있다.
본 실시예에 의하면, 0.15평방미크론의 메모리셀면적에서도 전하축적용 캐패시터의 축적용량을 약 50fF로 크게 할 수 있고, S/N비가 높고 소프트에러내성이 큰 동작안정성이 우수한 다이나믹RAM장치가 얻어졌다. 그러나, 본 실시예에 있어서 또 배선층의 수를 증가시키고, 왕관형의 축적전극(234)의 높이를 더욱 높게 하여 축적용량을 더욱 크게 할 수 있다는 것은 물론이다.
실시예 12
도 90은 본 실시예의 DRAM의 단면도이다. 도 90에 도시한 바와 같이, 왕관형캐패시터의 플레이트전극(241)은 축적전극(217)의 내측 측면의 전부 및 외측 측면의 일부(상부)를 피복하고 있다. 본 실시예의 DRAM의 제조방법의 특징은 상기 실시예 10, 도 85에 도시한 공정에 있어서, 메모리셀어레이영역의 실리콘산화막(214), (216)을 제거할 때 실리콘산화막(219)(도 90에서는 (239))의 에칭을 도중에 중단하고, 도 90에 도시한 바와 같이 축적전극(217)의 외측에서는 막두께가 얇게 된 실리콘산화막(239)가 남도록 한 점이다. 제조방법의 그 밖의 점은 실시예 10과 마찬가지이다.
본 실시에에 의하면, 실리콘산화막을 에칭해서 오목부를 형성할 때의 에칭스토퍼막이 불필요하게 되므로, 실리콘산화막(214)의 아래의 실리콘질화막(212)(실시예 10, 도 76)은 불필요하다.
실시예 13
도 92는 본 실시예의 DRAM의 단면도이다. 본 실시예에서는 왕관형캐패시터의 플레이트전극(219)는 실리콘산화막(216)상으로 연장하고 있으므로, 플레이트전극(219)에 전위를 급전하기 위한 배선과는 상기 실리콘산화막(216)상에 있어서 접속할 수 있다. 상기 플레이트전극(219)는 포토리도그래피와 드라이에칭에 의해 패터닝해서 형성되지만, 이 때의 패턴의 에지의 위치는 모두 실리콘산화막(216)상으로 된다. 또, 플레이트전극(219)는 오목부내에 모두 매립할 필요가 없고, 층간절연막에 사용하는 실리콘산화막(220)을 캐패시터가 형성되어 있는 오목부내에 매립해서 표면이 평탄화되어 있다.
본 실시예에 의하면, 플레이트전극(219)와 급전용 배선을 임의의 위치에서 서로 접속할 수 있어 설계의 자유도가 증가하고 칩면적을 축소시킬 수 있다.
또한, 이상 설명한 각 실시예에서는 금속배선간의 층간절연막으로서 실리콘산화물보다 유전율이 큰 막을 사용하였지만, 실리콘산화막보다 유전율이 작은 재료의 막이라도 좋다. 또, 상기 실시예에서는 왕관형이나 트렌치형 캐패시터를 갖는 경우에 대해서 설명하였지만, 축적전극의 두께를 두껍게 해서 그의 상부 및 측부의 표면에 캐패시터절연막과 플레이트전극을 형성한 후막캐패시터와 같은 입체구조의 캐패시터에도 응용할 수 있다.
또, 상기 각 실시예는 본 발명을 DRAM에 적용한 예이지만, 메모리셀에 캐패시터를 갖는 스테이틱RAM, 다결정박막트랜지스터(TFT)를 메모리셀의 부하소자에 사용한 스테이틱RAM, 더 나아가서는 캐패시터절연막에 강유전체를 사용한 메모리에도 본 발명을 적용할 수 있다. 또, 디지탈회로나 아날로그회로에서 일반적으로 사용되고 있는 스위치드 캐패시터, 패스콘덴서, 레귤레이터에 사용하는 정전용량이 큰 캐패시터 등에도 응용할 수 있다.
또, 본 발명을 메모리와 논리가 혼재한 온칩LSI에 적용하는 것에 의해서, 캐패시터가 형성되어 있는 절연막의 위치에 논리부의 배선층을 형성할 수도 있다. 또, 본 발명에 의하면, 캐패시터의 위치에 형성하는 주변회로부의 배선층에 동과 같은 저저항의 금속재료를 사용할 수 있어 고속동작이 가능한 반도체기억장치가 얻어진다.
또, 본 발명에 의하면, 트렌치의 깊이를 변경하는 것에 의해서 원리적으로는 어떠한 크기의 축적용량이라도 실현할 수 있다. 또한, 기판에 트렌치를 형성하는 종래의 트렌치용량형셀과 달리 트렌치가 형성되는 부분의 평면적을 크게 할 수 있으므로, 트렌치의 애스펙트비를 크게할 필요가 없고 트렌치뿐만 아니라 캐패시터의 형성이 용이하다.
또, 캐패시터의 축적전극은 캐패시터의 아래에 형성된 접속플러그를 거쳐서 MOS트랜지스터의 확산영역과 전기적으로 접속할 수 있으므로, 종래의 트렌치용량형셀의 최대 과제의 하나가 해결되었다. 또, 트렌치의 애스펙트비가 크지 않으므로, 실리콘산화막과 실리콘질화막 이외의 절연막을 캐패시터절연막으로서 사용하는 것도 용이하다.
캐패시터의 하부에 배선층이 마련되어 있으므로, 최상층으로 끌어 올리지 않으면 안되는 배선의 수는 대폭으로 저감되고, 그 결과 끌어 올리는 부분의 배선의 설계룰은 매우 완만하게 되고, G비트급의 메모리라도 16M비트의 룰인 0.5㎛정도의 설계룰로 충분하다.
또, 층간산화막의 평탄화를 용이하게 실행할 수 있으므로, 리도그래피기술을사용해서 미세한 패턴을 형성하는 것은 용이하다.
트렌치의 깊이를 크게하면 애스펙트비는 커지지만, 본 발명에서는 트렌치가 기판상에 형성되기 때문에, 트렌치를 기판에 형성하는 종래의 트렌치용량형셀에 비해 트렌치가 형성되는 영역의 면적을 훨씬 크게 할 수 있어 트렌치의 애스펙트비는 종래보다 훨씬 작다. 또, 캐패시터의 축적전극을 다결정실리콘의 플러그에 의해서 확산층과 자동적으로 전기적 접촉시킬 수 있어 이것에 의해 종래의 트렌치용량형셀의 최대 과제가 해소되었다.
또, 캐패시터절연막으로서 실리콘산화막과 실리콘질화막 이외의 절연막을 사용할 수 있으므로, 높은 유전율을 갖는 유전체를 캐패시터절연막으로서 사용할 수 있고, 용량이 큼에도 불구하고 애스펙트비가 작은 트렌치캐패시터가 실현된다.
기판의 위쪽에 트렌치가 형성되어 있으면 배선을 최상층까지 끌어 올리는 데에 필요한 거리가 중대하지만, 본 발명에서는 배선층이 캐패시터의 하부에 마련되고 최상층까지 끌어 올리지 않으면 안되는 배선의 수가 대폭으로 저감되어 있다. 그 결과, 끌어 올리는 부분의 배선의 설계룰은 매우 완만하게 되고, G비트급의 메모리라도 치수는 16M비트의 룰인 0.5㎛정도로 좋다. 그 때문에, 배선제조는 매우 용이하다.
더 나아가서는 각 층간막의 표면의 평탄화가 용이하므로, 리도그래피에 의해서 미세한 패턴을 용이하게 형성할 수 있어 촛점여유도가 작은 미세한 패턴의 형성에 매우 유리하다.
또, 메모리셀어레이영역과 주변회로영역 사이의 단차의 발생은 대폭으로 완화되고, 각 영역 및 양 영역을 걸치는 부분에 미세한 배선을 형성할 수 있으므로, 소프트에러내성이 높고, 고신뢰성이며 고집적의 반도체집적회로장치를 형성할 수 있다.
또, 메모리셀영역과 주변회로영역 사이에 큰 단차가 발생하지 않으므로, 상기 양 영역에 각각 및 양 영역 사이를 연결하는 미세배선을 용이하게 형성할 수 있다.
이상 설명한 바와 같이, 본 발명은 집적밀도가 매우 높은 대용량의 DRAM에 적합하다.

Claims (46)

  1. (정정) 반도체기판,
    상기 반도체기판의 주표면상에 적층해서 형성된 여러개의 절연막,
    게이트전극, 게이트절연막 및 상기 반도체기판과는 도전형이 반대인 확산영역을 갖는 전계효과형 트랜지스터와 캐패시터가 형성된 메모리셀 영역 및
    주변회로영역을 구비하고,
    상기 캐패시터는 상기 여러개의 절연막의 원하는 부분을 제거해서 형성된 영역에 형성되고,
    원하는 상기 절연막의 상면은 상기 주변회로영역에서 상기 메모리셀영역으로 연장해서 상기 캐패시터의 측부에 접하고 있는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서,
    상기 캐패시터의 축적전극, 캐패시터 절연막 및 플레이트전극은 상기 절연막의 소정부분을 제거해서 형성된 트렌치의 내면상에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서,
    상기 트렌치는 적어도 2층의 상기 절연막을 관통해서 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제2항에 있어서,
    상기 캐패시터와 상기 반도체기판 사이에는 여러개의 상기 절연막이 개재하고, 상기 절연막에 매립되어 제1 배선층이 상기 캐패시터와는 분리해서 형성되고, 상기 캐패시터상에 형성된 상기 절연막상에는 제2 배선층이 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  5. (정정) 제4항에 있어서,
    상기 제1 배선층은 전계효과형 트랜지스터의 게이트전극에 접속된 워드선, 비트선 또는 원하는 상기 전계효과형 트랜지스터를 선택하기 위한 배선이고, 상기 제2 배선층은 상기 캐패시터의 플레이트전극으로 급전하기 위한 배선, 전원선, 접지선 또는 신호전달선인 것을 특징으로 하는 반도체기억장치.
  6. 제4항에 있어서,
    상기 제1 배선층은 고농도의 불순물을 포함하는 다결정실리콘막, 다결정실리콘과 실리사이드의 적층막, 텅스텐과 베리어금속과 다결정실리콘의 적층막, 텅스텐과 베리어금속의 적층막, 텅스텐막 및 동막으로 이루어지는 군에서 선택된 1종인 것을 특징으로 하는 반도체기억장치.
  7. 제2항에 있어서,
    상기 축적전극의 표면에는 오목볼록이 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  8. 제2항에 있어서,
    상기 축적전극은 불순물을 고농도로 포함하는 다결정실리콘막 또는 고융점금속막으로 이루어지는 것을 특징으로 하는 반도체기억장치.
  9. 제2항에 있어서,
    상기 캐패시터절연막은 산화막과 질화막의 적층막, 산화막과 오산화탄탈막의 적층막, 질화막과 오산화탄탈막의 적층막, 산화막과 질화막과 오산화탄탈막의 적층막, BST막 및 PZT막으로 이루어지는 군에서 선택된 막인 것을 특징으로 하는 반도체기억장치.
  10. 제2항에 있어서,
    상기 플레이트전극은 고농도의 불순물을 포함하는 다결정실리콘막 또는 고융점금속막으로 이루어지는 것을 특징으로 하는 반도체기억장치.
  11. 제2항에 있어서,
    상기 축적전극은 상기 캐패시터와 상기 반도체기판 사이에 개재하는 여러개의 상기 절연막을 관통하여 형성된 도전체를 거쳐서 상기 메모리셀영역에 형성된 상기 전계효과형 MOS트랜지스터의 확산영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  12. 제2항에 있어서,
    상기 플레이트전극은 상기 제2 배선층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  13. 제2항에 있어서,
    상기 주변회로영역에는 전계효과형 MOSFET가 형성되어 있고, 상기 MOSFET의 확산영역은 상기 여러개의 절연막을 관통하는 도전체를 거쳐서 상기 제2 배선층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  14. 제2항에 있어서,
    상기 제1 배선층과 상기 제2 배선층은 상기 여러개의 절연막을 관통하는 도전체를 거쳐서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  15. 제1항에 있어서,
    상기 주변회로영역에 형성된 배선층의 하면이 접하는 상기 절연막의 상면이상기 메모리셀영역으로 연장해서 상기 캐패시터의 측부 또는 바닥부에 접하고 있는 것을 특징으로 하는 반도체기억장치.
  16. 제15항에 있어서,
    상기 캐패시터의 축적전극은 위로 오목한 단면형상을 갖고 있고, 상기 캐패시터절연막 및 플레이트전극은 상기 축적전극의 내면상에서 외면상으로 연장하고 있는 것을 특징으로 하는 반도체기억장치.
  17. 제15항에 있어서,
    상기 캐패시터는 상기 여러개의 절연막의 원하는 부분을 제거해서 형성된 트렌치내에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  18. 제15항에 있어서,
    상기 캐패시터의 축적전극은 상기 절연막의 원하는 부분을 제거해서 형성된 트렌치의 내면상에서 위쪽으로 돌출해서 형성되고, 상기 캐패시터절연막 및 플레이트전극은 상기 트렌치의 내부에서 상기 축적전극의 돌출된 부분의 외측상으로 연장하고 있는 것을 특징으로 하는 반도체기억장치.
  19. 제15항에 있어서,
    상기 캐패시터의 아래쪽에는 원하는 상기 구동용 전계효과형 트랜지스터를선택하기 위한 워드선 및 상기 캐패시터에 전하를 공급하기 위한 데이타선이 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  20. 제15항에 있어서,
    상기 캐패시터의 위쪽에는 상기 절연막을 거쳐서 제2 배선층이 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  21. 제20항에 있어서,
    상기 제2 배선층은 상기 데이타선에 접속된 신호선인 것을 특징으로 하는 반도체기억장치.
  22. 제20항에 있어서,
    상기 제2 배선층은 상기 주변회로영역에 형성된 MOSFET를 선택하기 위한 워드선인 것을 특징으로 하는 반도체기억장치.
  23. (정정) 반도체기판,
    상기 반도체기판의 주표면상에 형성된 여러개의 절연막,
    게이트전극, 게이트절연막 및 상기 반도체기판과는 도전형이 반대인 저저항 확산영역을 갖는 전계효과형 트랜지스터와 캐패시터가 형성된 메모리셀영역 및
    여러개의 배선층이 형성된 주변회로영역을 구비하고,
    상기 캐패시터는 단면형상이 위로 오목한 축적전극, 상기 축적전극의 노출된 내면상에 형성된 캐패시터절연막 및 플레이트전극으로 이루어지고,
    제1의 상기 배선층은 제1의 상기 절연막상에 형성되고, 상기 축적전극은 제1의 상기 절연막 및 이 제1의 상기 절연막상에 적층해서 형성된 제2의 상기 절연막의 소정부분을 제거해서 형성된 오목부내에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  24. 제23항에 있어서,
    상기 오목부내의 공극이 상기 캐패시터절연막상에 형성된 상기 플레이트전극에 의해서 충전되어 있는 것을 특징으로 하는 반도체기억장치.
  25. 제24항에 있어서,
    상기 플레이트전극의 상면은 평탄한 것을 특징으로 하는 반도체기억장치.
  26. (정정) 제25항에 있어서,
    상기 플레이트전극의 상면의 높이는 제2의 상기 절연막의 상면의 높이와 실질적으로 동일한 것을 특징으로 하는 반도체기억장치.
  27. 제23항에 있어서,
    상기 플레이트전극의 전위는 상기 플레이트전극의 상면에 공급되는 것을 특징으로 하는 반도체기억장치.
  28. 제23항에 있어서,
    상기 축적전극은 상기 축적전극의 아래에 형성된 절연막을 관통하는 도전체막을 거쳐서 상기 전계효과형 트랜지스터의 고농도확산영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  29. 제23항에 있어서,
    상기 주변회로영역에는 제2 전계효과형 트랜지스터가 형성되어 있고, 상기 여러개의 절연막상에 형성된 제2의 상기 배선층은 상기 여러개의 절연막을 관통하는 접속구멍을 거쳐서 상기 제2 전계효과형 트랜지스터의 확산영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  30. (정정) 제23항에 있어서,
    상기 주변회로영역에는 제2 전계효과형 트랜지스터가 형성되어 있고, 제1의 상기 절연막상에 형성된 제1의 상기 배선층은 이 제1의 상기 절연막 및 제1의 상기 절연막의 아래에 형성된 절연막을 관통하는 접속구멍을 거쳐서 상기 제2 전계효과형 트랜지스터의 확산영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  31. (정정) 제23항에 있어서,
    상기 여러개의 절연막상에 형성된 제2의 상기 배선층은 이 제2의 상기 배선층의 아래에 절연막을 거쳐서 형성된 제1의 상기 배선층 및 이 제1의 상기 배선층과 제2의 상기 배선층 사이에 개재하는 도전체를 거쳐서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  32. (정정) 반도체기판의 메모리셀영역 및 주변회로영역에 게이트전극, 게이트절연막 및 상기 반도체기판과는 반대의 도전형인 저저항의 확산영역을 갖는 제1 전계효과형 트랜지스터와 제2 전계효과형 트랜지스터를 각각 형성하는 공정,
    상기 메모리셀영역 및 주변회로영역을 피복하는 제1 절연막을 형성한 후 상기 제1 절연막을 관통하고 원하는 상기 확산영역에 접속된 비트선을 형성하는 공정,
    각 절연막 사이에 소정의 형상을 갖는 배선층이 각각 형성되어 있는 여러개의 절연막을 상기 제1 절연막상에 형성하는 공정,
    상기 제1 절연막 및 상기 여러개의 절연막을 관통하고 상기 제1 전계효과형 트랜지스터의 다른 상기 확산영역과 전기적으로 접속된 도전체막을 형성하는 공정,
    제2의 여러개의 절연막을 상기 여러개의 절연막상에 형성하는 공정,
    상기 여러개의 절연막 및 상기 제2의 여러개의 절연막을 관통하고 상기 주변회로영역에 형성된 상기 배선층의 원하는 부분과 전기적으로 접속된 접속플러그를 형성하는 공정,
    상기 메모리셀영역에 형성된 상기 제2의 여러개의 절연막의 소정부분을 제거해서 트렌치를 형성하는 공정 및
    상기 트렌치내에 축적전극, 캐패시터전극 및 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  33. 제32항에 있어서,
    상기 플레이트전극을 형성한 후 제2 절연막을 형성하는 공정,
    상기 제2 절연막을 관통하고 상기 플레이트전극 및 상기 접속플러그에 각각 전기적으로 접속된 제2 접속플러그를 형성하는 공정 및
    상기 제2 접속플러그와 전기적으로 접속된 상부배선층을 상기 제2 절연막상에 형성하는 공정이 부가되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  34. (정정) 제32항에 있어서,
    상기 접속플러그는 상기 제2의 여러개의 절연막을 형성한 후 상기 다른 확산영역의 표면을 노출시키는 개구부를 형성하고, 상기 개구부를 도전체에 의해 충전하는 것에 의해서 형성되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  35. (정정) 제32항에 있어서,
    상기 접속플러그는 상기 제2의 여러개의 절연막을 구성하는 각 절연막을 형성한 후 각각 개구부의 형성과 상기 개구부의 도전체에 의한 충전을 실행하는 것에의해서 형성되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  36. (정정) 반도체기판의 메모리셀영역 및 주변회로영역에 게이트전극, 게이트절연막 및 상기 반도체기판과는 반대의 도전형인 저저항의 확산영역을 갖는 제1 전계효과형 트랜지스터와 제2 전계효과형 트랜지스터를 각각 형성하는 공정,
    상기 메모리셀영역 및 주변회로영역을 피복하는 제1의 여러개의 절연막을 형성한 후 상기 제1의 여러개의 절연막을 관통하고 상기 제1 전계효과형 트랜지스터의 원하는 상기 확산영역과 전기적으로 접속된 도전체막을 형성하는 공정,
    상기 제1의 여러개의 절연막상에 제1 절연막을 형성하는 공정,
    상기 제1의 여러개의 절연막 및 상기 제1 절연막을 관통하여 상기 제2 전계효과형 트랜지스터의 상기 확산영역과 전기적으로 접속된 제1 배선층을 상기 제1 절연막상에 형성하는 공정,
    제2 절연막을 상기 제1 절연막상에 형성하는 공정,
    상기 메모리셀영역의 상기 제2 절연막 및 상기 제1 절연막의 소정부분을 제거해서 오목부를 형성하고 상기 도전체막의 상단부를 노출시키는 공정 및
    적어도 상기 오목부의 내면상에 축적전극, 캐패시터절연막 및 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  37. 제36항에 있어서,
    상기 플레이트전극을 형성하는 공정후에 제3 절연막을 상기 제2 절연막상에형성해서 표면을 평탄화하는 공정과
    상기 제3 절연막 및 상기 제2 절연막을 관통하고 상기 제1 배선층과 전기적으로 접속된 제2 배선층을 상기 제3 절연막상에 형성하는 공정이 부가되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  38. 제37항에 있어서,
    상기 제3 절연막의 표면을 평탄화하는 공정은 열처리에 의한 유동화, 전면에칭 또는 화학기계연마법에 의해서 실행되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  39. (정정) 반도체기판의 메모리셀영역 및 주변회로영역에 게이트전극, 게이트절연막 및 상기 반도체기판과는 반대의 도전형인 저저항의 확산영역을 갖는 제1 전계효과형 트랜지스터와 제2 전계효과형 트랜지스터를 각각 형성하는 공정,
    상기 메모리셀영역 및 주변회로영역을 피복하는 제1 절연막을 형성한 후 상기 제1 절연막을 관통하는 접속구멍을 거쳐서 상기 제2 전계효과형 트랜지스터의 상기 확산영역과 전기적으로 접속된 제1 배선층을 상기 주변회로영역의 상기 제1 절연막상에 형성하는 공정,
    제2 절연막을 전면에 형성하는 공정,
    상기 메모리셀영역의 상기 제1 절연막 및 상기 제2 절연막의 소정부분을 관통하는 개구부를 형성하는 공정,
    상기 개구부의 내면상에 도전체막을 형성하는 공정,
    상기 메모리셀영역에 형성된 상기 제2 절연막을 적어도 소정의 두께만큼 선택적으로 제거해서 단면형상이 위로 오목한 형태인 축적전극을 형성하는 공정 및
    상기 축적전극의 노출된 내면 및 외면상에 캐패시터절연막 및 플레이트전극을 순차 형성하는 공정을 포함하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  40. 제39항에 있어서,
    상기 축적전극을 형성하는 공정은 상기 메모리셀영역에 형성된 상기 제2 절연막 및 제1 절연막의 소정부분을 에칭해서 제거하는 것에 의해서 실행되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  41. 제39항에 있어서,
    상기 플레이트전극을 형성하는 공정은 도전성막을 전면에 형성한 후 상기 오목부 이외의 부분상에 형성된 상기 도전성막을 제거하는 것에 의해서 실행되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  42. 제39항에 있어서,
    상기 플레이트전극을 형성하는 공정후에 제3 절연막을 전면에 형성하는 공정과
    상기 제3 절연막 및 상기 제2 절연막을 관통하는 접속구멍을 거쳐서 상기 제1 배선층과 전기적으로 접속된 제2 배선층을 상기 제3 절연막상에 형성하는 공정이 부가되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  43. (정정) 적어도 1개의 스위치용 트랜지스터와 캐패시터가 형성된 메모리셀영역 및 적어도 제1 도전막을 포함하는 다층의 배선층이 형성된 상기 메모리셀영역 이외의 주변회로영역을 갖고, 상기 캐패시터는 반도체기판의 주표면의 위쪽에 형성된 제2 도전막, 제3 절연막 및 제3 도전막으로 이루어지는 왕관형 캐패시터로서,
    상기 제1 도전막은 제1 절연막상에 형성되고, 상기 제1 도전막상에는 제2 절연막이 형성되고, 상기 제2 도전막 또는 제3 도전막은 상기 메모리셀영역으로 연장하는 상기 제1 및 제2 절연막의 소정부분이 제거된 영역에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  44. (신설) 반도체기판,
    제1 전계효과형 트랜지스터 및 캐패시터를 갖는 메모리셀 영역,
    제2 전계효과형 트랜지스터를 갖는 회로영역 및
    상기 제1 및 제2 전계효과형 트랜지스터상에 적층해서 형성된 여러개의 절연막을 포함하고,
    상기 캐패시터는 상기 여러개의 절연막의 일부를 제거하는 것에 의해 형성된 구멍에 형성되고, 상기 여러개의 절연막의 각각은 상기 대응하는 절연막을 거쳐서형성된 적어도 1개의 플러그를 갖고, 1개의 플러그는 다른 플러그와 접하고 있는 것을 특징으로 하는 반도체 집적회로 장치.
  45. (신설) 반도체 본체,
    상기 반도체본체상에 형성된 제1 및 제2 전계효과형 트랜지스터,
    상기 반도체본체상에 형성된 캐패시터,
    상기 반도체본체상에 형성된 제1 및 제2 절연막,
    상기 제1 절연막을 거쳐서 형성된 제1 플러그 및
    상기 제2 절연막을 거쳐서 형성된 제2 플러그를 포함하고,
    상기 제1 전계효과형 트랜지스터 및 상기 캐패시터는 메모리셀 영역내에 형성되고, 상기 제1 및 제2 플러그는 주변회로영역내에 형성되고, 상기 캐패시터는 상기 제1 및 제2 절연막의 원하는 부분을 제거하는 것에 의해 형성된 부분에 형성되고, 상기 제2 절연막은 상기 제1 절연막상에 형성되고, 상기 제1 플러그는 상기 제2 플러그와 접하는 것을 특징으로 하는 반도체장치.
  46. (신설) 제45항에 있어서,
    상기 반도체본체 상이고 상기 제1 절연막 아래에 형성된 제1 도전막,
    상기 제2 절연막상에 형성된 제2 도전막,
    상기 제1 도전막에 형성된 제1 배선 및
    상기 제2 도전막에 형성된 제2 및 제3 배선을 더 포함하고,
    상기 캐패시터는 차례로 적층된 축적전극, 캐패시터절연막 및 플레이트전극으로 이루어지고, 상기 제1 플러그는 상기 제1 배선과 전기적으로 접속되고, 상기 제2 플러그는 상기 제2 배선과 전기적으로 접속되고, 상기 플레이트전극은 상기 플레이트전극상에 형성된 제3 플러그를 거쳐서 상기 제3 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
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