JP3577195B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3577195B2 JP3577195B2 JP12525797A JP12525797A JP3577195B2 JP 3577195 B2 JP3577195 B2 JP 3577195B2 JP 12525797 A JP12525797 A JP 12525797A JP 12525797 A JP12525797 A JP 12525797A JP 3577195 B2 JP3577195 B2 JP 3577195B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- capacitor
- interlayer insulating
- film
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、一般に、半導体装置およびその製造方法に関し、より特定的には、コンタクトホールを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の１種である半導体メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。図３５は、従来のＤＲＡＭを示した断面図である。図３５を参照して、まず従来のＤＲＡＭの断面構造について説明する。
【０００３】
従来のＤＲＡＭのメモリセル部では、シリコン基板１０１の主表面上の所定領域に分離領域１０２が設けられている。また、分離領域１０２によって囲まれた活性領域において、ソース／ドレイン領域１０６ａ、１０６ｂおよび１０６ｃが形成されている。ソース／ドレイン領域１０６ａと１０６ｂとの間に位置するチャネル領域上にはゲート酸化膜１０３を介してゲート電極１０４ａが形成されている。また、ゲート電極１０４ａと所定の間隔を隔ててゲート電極１０４ｂおよび１０４ｃが形成されている。ゲート電極１０４ａ〜１０４ｃの上部表面を覆うようにＴＥＯＳ酸化膜１０５が形成されている。また、ゲート電極１０４ａ〜１０４ｃの側表面とＴＥＯＳ酸化膜１０５の側表面とに接触するようにサイドウォール酸化膜１０７が形成されている。
【０００４】
また、ＴＥＯＳ酸化膜１０５およびサイドウォール酸化膜１０７ならびにソース／ドレイン領域１０６ａ〜１０６ｃを覆うようにシリコン窒化膜１０８が形成されている。シリコン窒化膜１０８上には層間絶縁膜１０９が形成されている。シリコン窒化膜１０８および層間絶縁膜１０９の、ソース／ドレイン領域１０６ｂ上に位置する領域にはビット線用コンタクトホール１６０が形成されている。そのビット線用コンタクトホール１６０を介してソース／ドレイン領域１０６ｂに電気的に接続するとともに、層間絶縁膜１０９の上部表面上に延在するようにビット線１１０ａが形成されている。
【０００５】
また、ビット線１１０ａおよび層間絶縁膜１０９の上には層間絶縁膜１１１が形成されている。シリコン窒化膜１０８、層間絶縁膜１０９および１１１の、ソース／ドレイン領域１０６ａ上に位置する領域にはキャパシタ用コンタクトホール１６１が形成されている。キャパシタ用コンタクトホール１６１を介してソース／ドレイン領域１０６ａに電気的に接続するとともに層間絶縁膜１１１の上部表面上に延在するようにドープト多結晶シリコン膜１１２が形成されている。ドープト多結晶シリコン膜１１２は、ソース／ドレイン領域１０６ａに電気的に接続するとともにコンタクトホール１６１を充填する垂直部分１１２ａと、その垂直部分１１２ａと一体的に形成されるとともにキャパシタ下部電極を構成する水平部分１１２ｂとを含んでいる。
【０００６】
また、水平部分１１２ｂの両側端面に接触するとともに垂直方向に延びるように、ドープト多結晶シリコン膜からなるサイドウォール１１３が形成されている。このサイドウォール１１３もキャパシタ下部電極を構成する。水平部分１１２ｂの上部表面とサイドウォール１１３の表面を覆うように、キャパシタ誘電体膜１１４を介して、キャパシタ上部電極１１５が形成されている。キャパシタ上部電極１１５は、ドープト多結晶シリコン膜からなる。キャパシタ下部電極１１２ｂ，１１３と、キャパシタ誘電体膜１１４と、キャパシタ上部電極１１５とによってキャパシタが構成される。そのようなキャパシタを覆うように層間絶縁膜１１６が形成されている。層間絶縁膜１１６の上部表面上には所定の間隔を隔ててメタル配線１１８が形成されている。
【０００７】
一方、周辺回路部では、シリコン基板１０１の主表面に所定の間隔を隔ててソース／ドレイン領域１０６ｄと１０６ｅが形成されている。ソース／ドレイン領域１０６ｄと１０６ｅとの間に位置するチャネル領域上にはゲート酸化膜１０３を介してゲート電極１０４ｅが形成されている。また、ゲート電極１０４ｅからソース／ドレイン領域１０６ｄを隔てた領域上にはゲート酸化膜１０３を介してゲート電極１０４ｄが形成されている。ゲート電極１０４ｄおよび１０４ｅの上部表面上にはそれぞれＴＥＯＳ酸化膜１０５が形成されている。また、ゲート電極１０４ｄおよび１０４ｅの側表面とＴＥＯＳ酸化膜１０５の側表面とに接触するようにサイドウォール酸化膜１０７が形成されている。
【０００８】
ソース／ドレイン領域１０６ｄ、１０６ｅと、サイドウォール酸化膜１０７とＴＥＯＳ酸化膜１０５とを覆うように層間絶縁膜１０９が形成されている。層間絶縁膜１０９の、ソース／ドレイン領域１０６ｄ上に位置する領域とゲート電極１０４ｅ上に位置する領域とには、それぞれコンタクトホールが形成されている。それらのコンタクトホール内で、ソース／ドレイン領域１０６ｄとゲート電極１０４ｅとに電気的に接続するように配線層１１０ｂが形成されている。なお、配線層１１０ｂは、ソース／ドレイン領域１０６ｄまたはゲート電極１０４ｅの一方のみに接続していてもよい。配線層１１０ｂを覆うように層間絶縁膜１１１が形成されており、さらにその層間絶縁膜１１１を覆うように層間絶縁膜１１６が形成されている。層間絶縁膜１１１および１１６の、配線層１１０ｂの側端部上に位置する領域には、コンタクトホールが形成されている。そのコンタクトホールを介して配線層１１０ｂに電気的に接続するとともに、層間絶縁膜１１６上に沿って延びるようにメタル配線１１７が形成されている。
【０００９】
上記のような従来のＤＲＡＭのメモリセル部全体の平面レイアウト図が図３６に示されている。図３６を参照して、従来のＤＲＡＭのメモリセル部では、ゲート電極１０４ａ〜１０４ｃが、所定の間隔を隔てて互いに平行に延びるように形成されている。また、ゲート電極１０４ａ〜１０４ｃとほぼ直交する方向に、ビット線１１０ａが所定の間隔を隔ててほぼ平行に延びるように形成されている。ビット線１１０ａは、活性領域１７０のソース／ドレイン領域１０６ｂに、ビット線用コンタクトホール１６０を介して接続されている。また、活性領域１７０のソース／ドレイン領域１０６ａにはキャパシタ用コンタクトホール１６１を介してキャパシタ下部電極を構成するドープト多結晶シリコン膜１１２が接続されている。
【００１０】
図３７〜図５３は、図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。以下、図３７〜図５３を参照して、従来のＤＲＡＭの製造プロセスについて説明する。
【００１１】
まず、図３７に示すように、シリコン基板１０１のメモリセル部の主表面上に分離領域１０２を形成する。また、シリコン基板１０１の主表面に所定の間隔を隔ててゲート酸化膜１０３を形成する。そのゲート酸化膜１０３上にそれぞれゲート電極１０４ａ、１０４ｂおよび１０４ｃを形成する。また、周辺回路部においても、ゲート酸化膜１０３上にそれぞれゲート電極１０４ｄおよび１０４ｅを形成する。ゲート電極１０４ａ〜１０４ｅをマスクとして、不純物をシリコン基板１０１にイオン注入することによって、ソース／ドレイン領域１０６ａ〜１０６ｅを形成する。
【００１２】
また、ゲート電極１０４ａ〜１０４ｅの上部表面上にそれぞれＴＥＯＳ酸化膜１０５を形成する。また、ゲート電極１０４ａ〜１０４ｅの側表面とＴＥＯＳ酸化膜１０５の側表面とに接触するようにサイドウォール酸化膜１０７を形成する。周辺回路部のサイドウォール酸化膜１０７をマスクとして再びソース／ドレイン領域１０６ｄおよび１０６ｅに不純物をイオン注入することによって、ＬＤＤ構造のソース／ドレイン領域１０６ｄおよび１０６ｅを完成させる。
【００１３】
次に、図３８に示すように、メモリセル部の全体を覆うようにエッチングストッパ層としてのシリコン窒化膜１０８を形成する。シリコン窒化膜１０８および周辺回路部の全体を覆うようにシリコン酸化膜からなる層間絶縁膜１０９を形成する。
【００１４】
この後、写真製版技術とドライエッチング技術とを用いて図３９に示されるようなコンタクトホール１０９ａ〜１０９ｃを形成する。メモリセル部のコンタクトホール１０９ａの形成時のエッチングの際には、シリコン窒化膜１０８がエッチングストッパ層となる。この後、コンタクトホール１０９ａ内に位置するシリコン窒化膜１０８をエッチング除去することによって、図４０に示されるような層間絶縁膜１０９の上面からソース／ドレイン領域１０６ｂにまで達するビット線用コンタクトホール１６０が形成される。この後、図４１に示すように、タングステンポリサイド層などからなる配線層１１０を形成する。そして、その配線層１１０をパターニングすることによって、図４２に示されるような、メモリセル部のビット線１１０ａと周辺回路部の配線層１１０ｂとを形成する。
【００１５】
次に、図４３に示すように、全体を覆うように層間絶縁膜１１１を形成する。そして、図４４に示すように、層間絶縁膜１１１上に多結晶シリコン膜１５０を形成した後その多結晶シリコン膜１５０上にＴＥＯＳ酸化膜１５１を形成する。その後、ＴＥＯＳ酸化膜１５１の所定領域に開口１５１ａを形成する。
【００１６】
また、ＴＥＯＳ酸化膜１５１および開口１５１ａを覆うようにＴＥＯＳ酸化膜（図示せず）を形成した後、そのＴＥＯＳ酸化膜１５１を異方性エッチングすることによって、図４５に示されるようなサイドウォール膜１５２を形成する。そのサイドウォール膜１５２をマスクとして下層の多結晶シリコン膜１５０をエッチングすることにより、開口１５１ａよりも２つのサイドウォール１５２の厚み分だけ径の小さい開口１５０ａを形成することができる。そしてこのような開口１５０ａを用いて下層の層間絶縁膜１１１および１０９を異方性エッチングすることによって、図４６に示されるようなキャパシタ用コンタクトホール１６１を形成する。
【００１７】
その後、キャパシタ用コンタクトホール１６１内にレジスト１５３を埋込む。このレジスト１５３は、後のプロセスで多結晶シリコン膜１５０をエッチングにより除去する際にキャパシタ用コンタクトホール１６１の底部に位置するシリコン基板１０１の表面を保護するために設けられている。このようなレジスト１５３を設けた状態で、多結晶シリコン膜１５０を除去する。そして、図４７に示すように、キャパシタ用コンタクトホール１６１内を埋込むとともに層間絶縁膜１１１の上部表面上に沿って延びるドープト多結晶シリコン膜１１２を形成する。ドープト多結晶シリコン膜１１２上にＢＰＳＧ酸化膜１５４を形成する。
【００１８】
この後、写真製版技術とドライエッチング技術とを用いて、ＢＰＳＧ酸化膜１５４およびドープト多結晶シリコン膜１１２をパターニングすることによって、図４８に示されるようなメモリセル部の形状が得られる。そして、ＢＰＳＧ酸化膜１５４および層間絶縁膜１１１を覆うように図４９に示すようなドープト多結晶シリコン膜１１３を形成する。その後ドープト多結晶シリコン膜１１３を異方性エッチングすることによって、図５０に示すようなドープト多結晶シリコン膜からなるサイドウォール１１３ａを形成する。この後ＢＰＳＧ酸化膜１５４を除去することによって、図５１に示されるような形状が得られる。
【００１９】
次に、図５２に示すように、ドープト多結晶シリコン膜１１２およびサイドウォール１１３ａならびに層間絶縁膜１１１を覆うように、キャパシタ誘電体膜１１４とキャパシタ上部電極となるドープト多結晶シリコン膜１１５とを形成する。その後キャパシタ誘電体膜１１４とドープト多結晶シリコン膜１１５とをパターニングすることによって、図５３に示されるようなキャパシタ構造が得られる。
【００２０】
この後、図３５に示したように、周辺回路部の層間絶縁膜１１１上とメモリセル部のキャパシタ上部電極１１５上に層間絶縁膜１１６を形成する。そして周辺回路部の層間絶縁膜１１６および１１１の、配線層１１０ｂ上に位置する領域に、コンタクトホールを形成する。その後、そのコンタクトホール内を埋込むとともに層間絶縁膜１１６の上部表面上に沿って延びるメタル配線１１７を形成する。また、メモリセル部においても、層間絶縁膜１１６上に所定の間隔を隔ててメタル配線１１８を形成する。このようにして、従来のＤＲＡＭが形成されていた。
【００２１】
【発明が解決しようとする課題】
図３５に示した従来のＤＲＡＭでは、半導体装置の高集積化に伴って、メモリセル部の面積の縮小化が必要になってきている。この場合、非常に狭い活性領域にキャパシタ用コンタクトホール１６１およびビット線用コンタクトホール１６０を形成する必要がある。従来ではこのような要求を満たすために、自己整合的にコンタクトホールを開口する技術が要求される。このような自己整合的コンタクト開口法の１つとして、従来、シリコン窒化膜をエッチングストッパとして用いたコンタクト開口法が知られている。
【００２２】
図３５に示した従来の構造では、ビット線用コンタクトホール１６０を形成する際に上記のようなシリコン窒化膜による自己整合的コンタクト開口法を用いている。具体的には、図３８に示すように、シリコン窒化膜１０８を形成した後その上にシリコン酸化膜からなる層間絶縁膜１０９を形成する。そして、図３９に示すようにシリコン窒化膜１０８をエッチングストッパ層として、ソース／ドレイン領域１０６ｂの上方に位置する層間絶縁膜１０９の部分をエッチングすることにより自己整合的にコンタクトホール１０９ａを形成する。その後、コンタクトホール１０９ａ内の窒化膜１０８を除去することによって、図４０に示すようなビット線コンタクトホール１６０が形成される。従来では、ビット線用コンタクトホール１６０を形成するために上記のようなシリコン窒化膜１０８を用いた自己整合的コンタクト開口法を用いていた。
【００２３】
しかしながら、このようなシリコン窒化膜１０８をエッチングストッパ層として用いた開口法は、図３９に示すコンタクトホール１０９ａのように、その深さがあまり大きくないものにのみ適用可能である。これは以下の理由による。すなわち、シリコン酸化膜とシリコン窒化膜との選択比（シリコン酸化膜のエッチングレート／シリコン窒化膜のエッチングレート）は理論的には３０程度であるが、シリコン窒化膜１０８の段差部では平坦部よりエッチングが速く進行する。このため、段差部においては、シリコン酸化膜に対するシリコン窒化膜の選択比が１０〜１５程度に減少する。
【００２４】
このような選択比の場合に、たとえばキャパシタ用コンタクト１６１のように深さが大きい（アスペクト比が大きい）コンタクトホールをシリコン窒化膜１０８をエッチングストッパ層として開口しようとすると、プロセスマージンの関係からシリコン窒化膜１０８がエッチングされる時間が長くなる。このため、キャパシタ用コンタクトホール１６１のように深さの深いコンタクトホールを開口しようとすると、下地のシリコン窒化膜１０８の段差部が完全に削られ、さらにゲート電極１０４ｃ上に位置するＴＥＯＳ酸化膜１０５が削られてゲート電極１０４ｃが露出する。この場合に、キャパシタ用コンタクトホール１６１内にキャパシタ下部電極となるドープト多結晶シリコン膜１１２を形成すると、そのドープト多結晶シリコン膜１１２とゲート電極１０４ｃとがショートを起こすという不都合が生じる。したがって、従来では、深さのあまり深くないビット線用コンタクトホール１６０の形成のみにシリコン窒化膜１０８を用いた自己整合的開口法を採用し、キャパシタ用コンタクトホール１６１の形成には、図４４〜図４６に示した径縮小プロセスを用いていた。
【００２５】
しかしながら、上記のような径縮小プロセスは、シリコン窒化膜ストッパを用いた自己整合的開口法に比べて工程数が多くなり、製造プロセスが複雑化するという問題点があった。また、メモリセルサイズの縮小に伴ってキャパシタ用コンタクトホール１６１のコンタクト径も縮小化が要求されるが、図３５に示したような深さの深いかつコンタクト径の小さいコンタクトホールを形成するのは技術的に困難になってきているという問題点もあった。
【００２６】
また、メモリセル部の縮小化に伴って、図３６に示す隣接するビット線１６０ａ間の間隔も狭くなってきている。ビット線１１０ａ間の間隔が狭くなると、ビット配線容量（Ｃｂ）が大きくなり、そのため、データの読出および書込に遅延が生じ、その結果高速なアクセスが困難になるという問題点もあった。図３６に示した従来の構造では、隣接するビット線１１０ａ間に、ドープト多結晶シリコン膜１１２の垂直部１１２ａが位置している。しかし、この垂直部１１２ａの外径は小さいため、隣接するビット線１１０ａ間のビット配線容量を低減するまでには至らなかった。
【００２７】
この発明は、上記のような課題を解決するために成されたものであり、
この発明の１つの目的は、半導体装置において、キャパシタ用コンタクトホールを容易に製造し得るとともにビット配線容量を低減することが可能な構造を提供することである。
【００２８】
この発明のもう１つの目的は、半導体装置の製造方法において、キャパシタ用コンタクトホールを自己整合的に形成するとともにビット配線容量を低減し得る構造を容易に製造することである。
【００３１】
【課題を解決するための手段】
請求項１における半導体装置は、１対の第１および第２のソース／ドレイン領域と、ゲート電極と、第１のエッチングストッパ層と、第１の層間絶縁膜と、ビット線用開口と、第１のキャパシタ用開口と、プラグ電極と、第１の絶縁膜と、ビット線と、導電層とを備えている。第１および第２のソース／ドレイン領域は、半導体領域の主表面にチャネル領域を挟むように間隔を隔てて形成されており、ゲート電極はチャネル領域上に形成されている。第１のエッチングストッパ層は、ゲート電極上に形成されており、絶縁膜からなる。第１の層間絶縁膜は第１のエッチングストッパ層上に形成されている。ビット線用開口は、第１の層間絶縁膜および第１のエッチングストッパ層の第１のソース／ドレイン領域上に位置する領域に形成されている。第１のキャパシタ用開口は、第１の層間絶縁膜および第１のエッチングストッパ層の第２のソース／ドレイン領域上に位置する領域に形成されている。プラグ電極は、第１のキャパシタ用開口を介して第２のソース／ドレイン領域に接続されるとともに、第１のキャパシタ用開口を充填するように形成されている。また、プラグ電極の底面の平面積よりも上面の平面積の方が大きくなるように形成されている。第１の絶縁膜は、第１の層間絶縁膜上およびプラグ電極の第１の層間絶縁膜に隣接する領域上に形成されている。ビット線は、第１の絶縁膜上に形成され、ビット線用開口を介して第１のソース／ドレイン領域に接続されている。導電層は、プラグ電極の上面に電気的に接続された垂直方向に延びるキャパシタコンタクト部と、そのキャパシタコンタクト部の上部と一体的に形成された水平方向に延びるキャパシタ下部電極とを有する。導電層のキャパシタコンタクト部は、第１の絶縁膜を介してビット線の上面および側面を覆うように形成されている。
【００３２】
請求項１に記載の半導体装置では、ビット線用開口が形成される第１の層間絶縁膜および第１のエッチングストッパ層に、第１のキャパシタ用開口を形成し、その第１のキャパシタ用開口にプラグ電極を充填するように構成することにより、ビット線用開口と同じアスペクト比で第１のキャパシタ用開口を形成することができ、その結果、第１のエッチングストッパ層を用いた自己整合的開口法を第１のキャパシタ用開口の形成に適用することができる。これにより、径縮小プロセスによって第１のキャパシタ用開口を形成する場合に比べて製造プロセスを簡略化することができるとともに、セルサイズが縮小化された場合にも容易に形成することができる。また、プラグ電極の上面に電気的に接続される導電層のキャパシタコンタクト部の一部を、ビット線の上面および側面を覆うように形成することによって、隣接するビット線間にキャパシタコンタクト部が位置することになる。これにより、従来の通常のコンタクト径を有するコンタクト部がビット線間に配置された構成に比べて、隣接するビット線間を遮る部分の面積が大きくなる。このため、隣接するビット線間のビット線配線容量が大きくなるのを有効に防止することができる。その結果、データの読出および書込動作が遅延するのも防止することができ、高速なアクセスが可能となる。また、前述の半導体装置では、第２のソース／ドレイン領域に接続されるプラグ電極の底面の平面積よりも、キャパシタ下部電極に接続されるプラグ電極の上面の平面積の方が大きくなるように形成されている。このため、プラグ電極の上面に接続するようにキャパシタ下部電極を形成する際に、重ね合わせずれの余裕を大きく取ることができ、その結果キャパシタ下部電極の形成プロセスが容易になる。
また、請求項１に記載の半導体装置は、第２のエッチングストッパ層と、第２の層間絶縁膜と、第２のキャパシタ用開口とをさらに備えるように構成する。第２のエッチングストッパ層は、第１の層間絶縁膜上と第１の絶縁膜上とに形成されており、絶縁膜からなる。第２の層間絶縁膜は、第２のエッチングストッパ層上に形成されている。第２のキャパシタ用開口は、第１のキャパシタ用開口に達するように、第２の層間絶縁膜と第２のエッチングストッパ層とに形成されている。また、第２の層間絶縁膜と第１の絶縁膜との間に位置する第２のエッチングストッパ層の、第２のキャパシタ用開口側の端部が除去されて、ビット線の上部側端部の上方に位置する領域に凹部が形成されている。キャパシタコンタクト部は、第２のキャパシタ用開口内および凹部内に充填されてビット線の上方にの延びるように形成されている。また、キャパシタ下部電極は、第２の層間絶縁膜の上面に沿って延びるように形成されている。請求項１の構成では、このように第２のキャパシタ用開口のビット線の上部側端部の上方に位置する領域に凹部を形成し、その凹部内および第２のキャパシタ用開口内にキャパシタコンタクト部を充填することによって、容易にビット線の側部および上部を覆うキャパシタコンタクト部を形成することができる。
【００３３】
請求項２は、上記請求項１の構成において、第１の絶縁膜が、ビット線の上面上に接触して形成された第２絶縁膜と、ビット線の側面と第２の絶縁膜の側面とに接触して形成されたサイドウォール絶縁膜とを含むように構成する。そして、ビット線の上面はプラグ電極の上面よりも上方に位置する。このように構成することによって、ビット線の側面と上面とを覆うキャパシタ下部電極を容易に形成することができる。
【００３４】
請求項３は、上記請求項１〜３のいずれかの構成において、キャパシタ下部電極の表面が凹凸形状を有するように構成する。このように構成することによって、キャパシタ下部電極の表面積が増加し、その結果、キャパシタ容量を増大させることができる。
【００３５】
請求項４は、上記請求項１の構成において、第２の絶縁膜が酸化膜であることが望ましい。
【００３７】
請求項５の製造方法は、以下のような工程を備えている。半導体領域の主表面に、１対の第１および第２のソース／ドレイン領域とゲート電極とを形成する。そのゲート電極を覆うように第１のシリコン窒化膜を形成する。第１のシリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する。第１のシリコン窒化膜をエッチングストッパ層として、第１の層間絶縁膜の第１のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第１の開口を形成する。その第１の開口内の第１のシリコン窒化膜をエッチングすることにより、第１の層間絶縁膜の上面から第１のソース／ドレイン領域にまで達する第１のキャパシタ用開口を形成する。第１のキャパシタ用開口を充填するとともに、第１のソース／ドレイン領域に電気的に接続するようにプラグ電極を形成する。第１のシリコン窒化膜をエッチングストッパ層として、第１の層間絶縁膜の第２のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第２の開口を形成する。その第２の開口内の前記第１のシリコン窒化膜をエッチングすることにより第１の層間絶縁膜の上面から第２のソース／ドレイン領域にまで達するビット線用開口を形成する。ビット線用開口を介して第２のソース／ドレイン領域に電気的に接続されるとともに第１の層間絶縁膜上に延びるビット線を形成する。ビット線の上面および側面を覆うように第１の絶縁膜を形成する。第１の層間絶縁膜と第１の絶縁膜とを覆うように第２のシリコン窒化膜を形成する。その第２のシリコン窒化膜上にシリコン酸化膜からなる第２の層間絶縁膜を形成する。第２のシリコン窒化膜をマスクとして第２の層間絶縁膜のプラグ電極の上方に位置する領域をエッチングすることにより第３の開口を形成する。第３の開口内の第２のシリコン窒化膜をエッチングすることにより、第２の層間絶縁膜の上面からプラグ電極の上面にまで達する第２のキャパシタ用開口を形成するとともに、第２のキャパシタ用開口の、ビット線の上部側端部の上方に位置する領域に、凹部を形成する。凹部および第２のキャパシタ用コンタクトを充填するキャパシタコンタクト部と、第２の層間絶縁膜の上面上に延びるキャパシタ下部電極とを有する導電層を形成する。
【００３８】
請求項５に記載の製造方法によれば、ビット線用開口が形成される膜と同じ第１のシリコン窒化膜および第１の層間絶縁膜に第１のキャパシタ用開口を形成するので、第１のキャパシタ用開口の形成時に第１のシリコン窒化膜をエッチングストッパ層とした自己整合的開口法を用いることができる。これにより、第１のキャパシタ用開口を径縮小プロセスを用いて形成していた場合に比べて製造プロセスを簡略化することができるとともに、セルサイズが縮小されたとしても容易に第１のキャパシタ用開口を形成することが可能となる。また、ビット線の上部側端部の上方に位置する領域に形成した凹部にキャパシタコンタクト部を充填することによって、容易に、ビット線の側面および上面を覆うキャパシタコンタクト部を形成することができる。これにより、隣接するビット線間にキャパシタコンタクト部が介在する形となり、従来の通常のコンタクト部に比べて隣接するビット線間をシールドする部分の面積が大きくなる。このため、ビット配線容量を従来に比べて大きくすることができる。その結果、メモリセルからのデータの読出およびメモリセルへのデータの書込速度の遅延を防止し得る半導体装置を容易に製造することができる。
【００３９】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１によるＤＲＡＭを示した断面構造図である。図１を参照して、この実施の形態１によるＤＲＡＭのメモリセル部では、シリコン基板１の主表面の所定領域に分離領域２が形成されている。分離領域２は、トレンチ溝を形成した後そのトレンチ溝に酸化膜を埋込むように形成されている。この分離領域２は、通常のＬＯＣＯＳ分離酸化膜を用いたものでもよい。分離領域２によって囲まれた活性領域には、所定の間隔を隔ててソース／ドレイン領域６ａ、６ｂおよび６ｃが形成されている。ソース／ドレイン領域６ａと６ｂとの間に位置するチャネル領域上にはゲート酸化膜３を介してゲート電極４ａが形成されている。また、ゲート電極４ａと所定の間隔を隔ててゲート電極４ｂおよび４ｃが形成されている。
【００４０】
ゲート電極４ａ、４ｂおよび４ｃの上部表面上にはＴＥＯＳ酸化膜５が形成されている。また、ゲート電極４ａ〜４ｃとＴＥＯＳ酸化膜５を覆うように１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７が形成されている。また、そのＴＥＯＳ酸化膜７を覆うように３０〜５０ｎｍ程度の厚みを有するシリコン窒化膜８が形成されている。シリコン窒化膜８上にはＢＰＳＧ酸化膜またはＰＳＧ酸化膜からなる層間絶縁膜１１が形成されている。層間絶縁膜１１およびシリコン窒化膜８の、ソース／ドレイン領域６ａ上に位置する領域には、キャパシタ用コンタクトホール１２が形成されている。また、シリコン窒化膜８および層間絶縁膜１１のソース／ドレイン領域６ｂ上に位置する領域には、ビット線用コンタクトホール１５ａが形成されている。
【００４１】
キャパシタ用コンタクトホール１２内には多結晶シリコン膜からなるプラグ電極１３が充填されている。また、層間絶縁膜１１を覆うように３０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜１４が形成されている。ＴＥＯＳ酸化膜１４の、プラグ電極１３上に位置する領域とビット線用コンタクトホール１５ａ上に位置する領域とには、それぞれ開口部が形成されている。ビット線用コンタクトホール１５ａ内でソース／ドレイン領域６ｂに電気的に接続されるとともに、ＴＥＯＳ酸化膜１４の上部表面上に沿って延びるようにビット線１６ａが形成されている。ビット線１６ａの上部表面上には１００〜２００Å程度の厚みを有するＴＥＯＳ酸化膜１７ａが形成されている。ＴＥＯＳ酸化膜１７ａの側表面とビット線１６ａの側表面とに接触するようにＴＥＯＳ酸化膜からなるサイドウォール酸化膜２０ａが形成されている。
【００４２】
プラグ電極１３の上面に電気的に接続するとともに、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａの上部表面上に沿って延びるように、多結晶シリコン膜からなるキャパシタ下部電極２４ａが形成されている。キャパシタ下部電極２４ａはその両側端部で垂直方向に延びる筒状構造を有するように形成されている。また、隣接するキャパシタ下部電極２４ａ間にはシリコン窒化膜２１が形成されている。キャパシタ下部電極２４ａを覆うようにキャパシタ誘電体膜２６が形成されている。また、キャパシタ誘電体膜２６とシリコン窒化膜２１とを覆うように多結晶シリコン膜からなるキャパシタ上部電極２７ａが形成されている。また、キャパシタ上部電極２７ａを覆うようにＴＥＯＳ酸化膜またはＢＰＳＧ酸化膜などからなる層間絶縁膜２８が形成されている。層間絶縁膜２８の上部表面上には、所定の間隔を隔ててメタル配線３０が形成されている。
【００４３】
一方、周辺回路部では、シリコン基板１の主表面に所定の間隔を隔ててソース／ドレイン領域６ｄおよび６ｅが形成されている。ソース／ドレイン領域６ｄと６ｅとの間に位置するチャネル領域上にはゲート酸化膜３を介してゲート電極４ｅが形成されている。ゲート電極４ｅからソース／ドレイン領域６ｄを隔てた領域上にはゲート酸化膜３を介してゲート電極４ｄが形成されている。ゲート電極４ｄおよび４ｅの上部表面上には、ＴＥＯＳ酸化膜５が形成されている。また、ゲート電極４ｄおよび４ｅの側表面と、ＴＥＯＳ酸化膜５の側表面とに接触するように１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７が形成されている。また、ＴＥＯＳ酸化膜７の側部には、シリコン窒化膜からなるサイドウォール絶縁膜９が形成されている。このサイドウォール酸化膜９は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有するソース／ドレイン領域６ｄおよび６ｅを形成するために用いる。
【００４４】
ＴＥＯＳ酸化膜５上にはシリコン窒化膜からなる絶縁膜１０が形成されている。なお、絶縁膜１０は、ＴＥＯＳ酸化膜により形成してもよい。また、全面を覆うように層間絶縁膜１１が形成されている。層間絶縁膜１１上にはＴＥＯＳ酸化膜１４が形成されている。ソース／ドレイン領域６ｄおよびゲート電極４ｅ上に位置する、層間絶縁膜１１およびＴＥＯＳ酸化膜１４には、それぞれコンタクトホールが形成されている。それらのコンタクトホールを介してソース／ドレイン領域６ｄおよびゲート電極４ｅに電気的に接続するように配線層１６ｂが形成されている。なお、配線層１６ｂは、ソース／ドレイン領域６ｄまたはゲート電極４ｅの一方のみに接続していてもよい。配線層１６ｂの上部表面を覆うようにＴＥＯＳ酸化膜１７ｂが形成されている。配線層１６ｂの側表面とＴＥＯＳ酸化膜１７ｂの側表面とに接触するように、ＴＥＯＳ酸化膜からなるサイドウォール酸化膜２０ｂが形成されている。
【００４５】
また、サイドウォール酸化膜２０ｂおよびＴＥＯＳ酸化膜１７ｂを覆うように層間絶縁膜２８が形成されている。層間絶縁膜２８およびＴＥＯＳ酸化膜１７ｂの、配線層１６ｂの側端部上に位置する領域には、コンタクトホールが形成されている。そのコンタクトホールを介して配線層１６ｂに電気的に接続するとともに、層間絶縁膜２８の上部表面上に沿って延びるようにメタル配線２９が形成されている。
【００４６】
なお、メモリセル部におけるゲート電極４ａ〜４ｃと、周辺回路部のゲート電極４ｄおよび４ｅとは、同一の層をパターニングすることによって形成される。また、メモリセル部のビット線１６ａと周辺回路部の配線層１６ｂとは同一の層をパターニングすることによって形成される。
【００４７】
ここで、実施の形態１によるＤＲＡＭでは、キャパシタ下部電極２４ａとソース／ドレイン領域６ａとの間にプラグ電極１３を介在させている。そしてそのプラグ電極１３は、ビット線用コンタクトホール１５ａと同様のアスペクト比（深さ）を有するキャパシタ用コンタクトホール１２内を充填するように形成されている。したがって、後述する製造プロセスで説明するように、この実施の形態１の構造では、キャパシタ用コンタクトホール１２をビット線用コンタクトホール１５ａと同様の小さいアスペクト比で形成することができる。このため、キャパシタ用コンタクトホール１２を、シリコン窒化膜８をエッチングストッパとして用いた自己整合的開口法によって形成することができる。その結果、図４４〜図４６を用いて説明した従来の径縮小プロセスを用いてキャパシタ用コンタクトホール１６１を形成する場合に比べて、製造プロセスをより簡略化することができる。また、シリコン窒化膜８を用いた自己整合的開口法を用いれば、メモリセルサイズが縮小化された場合にも、容易にキャパシタ用コンタクトホール１２を形成することができる。
【００４８】
また、この実施の形態１の構造では、ソース／ドレイン領域６ａに接続されるプラグ電極１３の底面の平面積よりも、キャパシタ下部電極２４ａに接続されるプラグ電極１３の上面の平面積の方が大きくなるように形成されている。このため、プラグ電極１３の上面に接続するようにキャパシタ下部電極２４ａを形成する際に、重ね合わせずれの余裕を大きく取ることができ、その結果キャパシタ下部電極２４ａの形成プロセスが容易になるという効果を奏する。
【００４９】
さらに、この実施の形態１による構造では、キャパシタ下部電極２４ａが、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット線１６ａの側表面と上部表面とを覆うように形成されている。図１に示したメモリセル部全体の平面レイアウト図が図２および図３に示されている。図２は、１／４ピッチの場合のレイアウト図であり、図３は１／２ピッチの場合のレイアウト図である。図１〜図３を参照して、この実施の形態１の構造では、ビット線１６ａの側部とそれに隣接するビット線１６ａの側部との間にキャパシタ下部電極２４ａが介在されている。そのため、隣接するビット線１６ａの側部間をキャパシタ下部電極２４ａが遮る構造になり、キャパシタ下部電極２４ａにシールド効果を持たせることができる。これにより、隣接するビット線１６ａ間のビット配線容量を低減することができる。また、キャパシタ下部電極２４ａはビット線１６ａの上部表面上にも形成されているので、隣接するビット線１６ａの上部表面間のビット配線容量をも低減することができる。このように、ビット線１６ａ間のビット配線容量を低減することができるので、データの書込および読出動作が遅くなるのを有効に防止することができる。
【００５０】
図４〜図２０は、図１に示したＤＲＡＭの製造プロセスを説明するための断面構造図である。図４〜図２０を参照して、以下に実施の形態１によるＤＲＡＭの製造プロセスについて説明する。
【００５１】
まず、図４に示すように、シリコン基板１のメモリセル部の主表面の所定領域に、分離領域２を形成する。この分離領域２は、トレンチ溝に酸化膜を埋込むトレンチ分離領域であってもよいし、ＬＯＣＯＳ酸化膜を用いた分離領域であってもよい。また、シリコン基板１の主表面上に、所定の間隔を隔ててゲート酸化膜３を形成するとともに、そのゲート酸化膜３上にそれぞれゲート電極４ａ〜４ｅを形成する。ゲート電極４ａ〜４ｅは、多結晶シリコン膜とその多結晶シリコン膜上に形成したタングステンシリサイド膜との２層構造を有するように構成してもよい。ゲート電極４ａ〜４ｅをマスクとして、シリコン基板１に不純物をイオン注入することによって、ソース／ドレイン領域６ａ〜６ｅを形成する。
【００５２】
また、ゲート電極４ａ〜４ｅの上部表面上にＴＥＯＳ酸化膜５を形成する。また、全面を覆うように１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７を形成した後、そのＴＥＯＳ酸化膜７上に３０〜５０ｎｍ程度の厚みを有するシリコン窒化膜８を形成する。この後、周辺回路部に位置するシリコン窒化膜８を異方性エッチングすることによって、図５に示されるような、シリコン窒化膜からなるサイドウォール９を形成する。そしてこのサイドウォール９をマスクとして周辺回路部のシリコン基板１の表面に不純物をイオン注入することによって、ＬＤＤ構造を有するソース／ドレイン領域６ｄおよび６ｅを形成する。
【００５３】
また、周辺回路部のＴＥＯＳ酸化膜５の上部表面上に、シリコン窒化膜からなる絶縁膜を５〜１０ｎｍ程度の膜厚で形成する。なお、この絶縁膜１０はＴＥＯＳ酸化膜によって形成してもよい。
【００５４】
この後、図６に示すように、ＢＰＳＧ酸化膜またはＰＳＧ酸化膜からなる層間絶縁膜１１を形成した後、ソース／ドレイン領域６ａ上に位置する層間絶縁膜１１の領域にキャパシタ用コンタクトホール１２を形成する。このキャパシタ用コンタクトホール１２は、まずシリコン窒化膜８をエッチングストッパ層として、たとえば、ＣＨＦ３ ／ＣＦ４ のエッチャントを用いて選択比１０〜２０以上で層間絶縁膜１１をエッチングすることにより形成する。これにより、自己整合的にキャパシタ用コンタクトホール１２が形成される。さらに、キャパシタ用コンタクトホール１２内に位置するシリコン窒化膜８を層間絶縁膜１１に対して選択的にエッチングできる条件で異方性エッチングする。この異方性エッチングは、たとえば、Ｆ系ガスをエッチャントとして選択比１０程度で行なう。さらに、ソース／ドレイン領域６ａ上のＴＥＯＳ酸化膜７を希フッ酸などを用いて除去する。この希フッ酸は、たとえば１／５０希釈ＨＦを用いる。これにより、図７に示されるような、層間絶縁膜１１の上面からソース／ドレイン領域６ａに至るキャパシタ用コンタクトホール１２が完成される。
【００５５】
この後、そのキャパシタ用コンタクトホール１２内を埋込むとともに層間絶縁膜１１の上部表面上に沿って延びる多結晶シリコン膜（図示せず）を形成した後、その多結晶シリコン膜をドライエッチングすることによって、プラグ電極１３を形成する。このプラグ電極１３は、キャパシタ用コンタクトホール１２内を充填するように形成する。
【００５６】
次に、図８に示すように、プラグ電極１３の上面上および層間絶縁膜１１の上面上に３０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜１４を形成する。
【００５７】
次に、図９に示すように、シリコン窒化膜８および絶縁膜１０をエッチングストッパ層として、層間絶縁膜１１およびＴＥＯＳ酸化膜１４をエッチングすることによって、ビット線用コンタクトホール１５ａと、配線用コンタクトホール１５ｂおよび１５ｃとを自己整合的に形成する。このビット線用コンタクト１５ａの自己整合的開口法で用いるエッチングは、たとえば、ＣＨＦ３ ／ＣＦ４ のエッチャントを用いて選択比１０〜２０以上で行なう。
【００５８】
この後、ビット線用コンタクトホール１５ａ内に位置するシリコン窒化膜８と、配線用コンタクトホール１５ｂおよび１５ｃ内に位置する絶縁膜１０とを、層間絶縁膜１１に対してシリコン窒化膜８および絶縁膜１０を選択的にエッチングできる条件で異方性エッチングする。これにより、図１０に示されるような、ビット線用コンタクトホール１５ａと、配線用コンタクトホール１５ｂおよび１５ｃとが完成される。
【００５９】
その後、５０〜１００ｎｍ程度の厚みを有する多結晶シリコン膜と、５０〜１００ｎｍ程度の厚みを有するチタンシリサイド膜とからなる導電層（図示せず）、および、その上に１００〜２００ｎｍ程度の厚みを有するＴＥＯＳ酸化膜（図示せず）を形成した後、そのＴＥＯＳ酸化膜および導電層をパターニングする。これによって、図１０に示されるような、ビット線１６ａおよびその上のＴＥＯＳ酸化膜１７ａと、配線層１６ｂおよびその上のＴＥＯＳ酸化膜１７ｂとが形成される。
【００６０】
次に、図１１に示すように、全面を覆うようにＴＥＯＳ酸化膜１９を５０〜１００ｎｍ程度の厚みで形成した後、そのＴＥＯＳ酸化膜１９をドライエッチングすることによって、図１２に示されるような、ＴＥＯＳ酸化膜からなるサイドウォール酸化膜２０ａおよび２０ｂを形成する。
【００６１】
この後、図１３に示すように、５０ｎｍ程度の厚みでシリコン窒化膜２１を形成する。この後、図１４に示すように、シリコン窒化膜２１上にＢＰＳＧ酸化膜またはＴＥＯＳ酸化膜からなる絶縁膜２２を形成した後、シリコン窒化膜２１をエッチングストッパ層とする自己整合的コンタクト開口法によって、キャパシタホール２３を形成する。キャパシタホール２３の形成は、たとえば、ＣＨＦ３ ／ＣＦ４ をエッチャントとして、選択比を１０〜２０以上に設定したエッチングを用いて行なう。
【００６２】
そのキャパシタホール２３内に位置するシリコン窒化膜２１を絶縁膜２２に対して選択的にエッチングできる等方性エッチングによって除去する。この等方性エッチングは、たとえば熱リン酸を用いて選択比が５０程度で行なう。これにより、図１５に示すような構造が得られる。さらに、プラグ電極１３の上面を１／１００希釈ＨＦなどの希フッ酸を用いてクリーニングする。
【００６３】
この後、図１６に示すように、多結晶シリコン膜２４を１００ｎｍ程度の膜厚で形成した後、フォトレジスト２５をキャパシタホール２３内に埋込む。そして、層間絶縁膜２２上に位置する多結晶シリコン膜２４をドライエッチングにより除去することによって、図１７に示すような筒状のキャパシタ下部電極２４ａの形状が得られる。この後、層間絶縁膜２２を等方性エッチングにより除去することによって、図１８に示されるような構造が得られる。この層間絶縁膜２２のエッチングは、たとえば、１０：１の希釈ＨＦによって行なう。
【００６４】
次に、全面を覆うようにキャパシタ誘電体膜２６および多結晶シリコン膜２７を形成する。キャパシタ誘電体膜２６としては、たとえば、シリコン酸化窒化膜を用いてもよいし、Ｔａ２ Ｏ５ 膜などの高誘電体膜を用いてもよい。図１９に示した状態から、パターニングを行なうことによって、図２０に示すような多結晶シリコン膜からなるキャパシタ上部電極２７ａを形成することができる。
【００６５】
この後、図１に示すように、全面にＴＥＯＳ酸化膜またはＢＰＳＧ酸化膜などからなる層間絶縁膜２８を形成した後、その層間絶縁膜２８のメモリセル部の上部表面上にメタル配線３０を所定の間隔を隔てて形成する。また、周辺回路部に位置する層間絶縁膜２８およびＴＥＯＳ酸化膜１７ｂにコンタクトホールを形成した後、そのコンタクトホール内で配線層１６ｂに電気的に接続されるとともに層間絶縁膜２８の上部表面上に沿って延びるメタル配線層２９を形成する。このようにして、図１に示した実施の形態１によるＤＲＡＭが完成される。
【００６６】
（実施の形態２）
図２１は、本発明の実施の形態２によるＤＲＡＭを示した断面図である。図２１を参照して、この実施の形態２によるＤＲＡＭでは、プラグ電極１３およびビット線１６ａについては実施の形態１による構造と同様の構造を有している。しかし、この実施の形態２では、キャパシタ構造が実施の形態１による構造とは異なる。
【００６７】
具体的には、この実施の形態２の構造では、プラグ電極１３の上部表面に直接キャパシタ下部電極部４３ｂが接続されているのではなく、キャパシタ下部電極部４３ｂとプラグ電極１３との間にキャパシタコンタクト部４３ａが介在されている。キャパシタコンタクト部４３ａとキャパシタ下部電極４３ｂとは一体的に形成されている。
【００６８】
また、シリコン窒化膜２１ａは、層間絶縁膜１１の上部表面上と、ＴＥＯＳ酸化膜１７ａの上部表面上とに形成されている。また、シリコン窒化膜２１ａ上にはＴＥＯＳ酸化膜と、ＢＰＳＧ酸化膜またはＰＳＧ酸化膜との積層膜からなる層間絶縁膜４２が形成されている。層間絶縁膜４２と、シリコン窒化膜２１ａと、サイドウォール酸化膜２０ａと、ＴＥＯＳ酸化膜１４とによって、第２のキャパシタ用コンタクトホール４１が形成されている。また、第２のキャパシタ用コンタクトホール４１の、ビット線１６ａの側端部上に位置する領域には凹部４１ａが形成されている。その第２のキャパシタ用コンタクトホール４１およびその凹部４１ａを充填するようにキャパシタコンタクト部４３ａが形成されている。
【００６９】
そしてそのキャパシタコンタクト部４３ａの上部と一体的に、層間絶縁膜４２の上部表面上に沿って延びるキャパシタ下部電極部４３ｂが形成されている。またキャパシタ下部電極部４３ｂの両側端部に接触するように、上方に向かって延びる多結晶シリコン膜からなるサイドウォール４６が形成されている。キャパシタ下部電極部４３ｂとサイドウォール４６とによってキャパシタ下部電極が構成される。キャパシタ下部電極部４３ｂおよびサイドウォール４６を覆うようにキャパシタ誘電体膜４６が形成されており、そのキャパシタ誘電体膜４６を覆うように多結晶シリコン膜からなるキャパシタ上部電極４８が形成されている。
【００７０】
また、周辺回路部では、ＴＥＯＳ酸化膜１７ｂとサイドウォール酸化膜２０ｂとを覆うように層間絶縁膜４２が形成されており、その層間絶縁膜４２上に層間絶縁膜２８が形成されている。層間絶縁膜２８、４２およびＴＥＯＳ酸化膜１７ｂの所定領域にはコンタクトホールが設けられており、そのコンタクトホールを介して、配線層１６ｂに電気的に接続するようにメタル配線２９が形成されている。
【００７１】
ここで、この実施の形態２では、上述した実施の形態１と同様、ビット線用コンタクトホール１５ａと同じアスペクト比で第１のキャパシタ用コンタクトホール１２を形成することができるので、その第１のキャパシタ用コンタクトホール１２の形成の際に、シリコン窒化膜８を用いた自己整合的コンタクト開口法を用いることができる。さらに、キャパシタ用コンタクトホールを、第１のキャパシタ用コンタクトホール１２とその上方の第２のキャパシタ用コンタクトホール４１との２段階に分けることによって、第２のキャパシタ用コンタクトホール４１のアスペクト比を小さくすることができる。これにより、第２のキャパシタ用コンタクトホール４１も、シリコン窒化膜２１ａをエッチングストッパ層とした自己整合的開口法によって形成することができる。
【００７２】
このように、この実施の形態２では、第１のキャパシタ用コンタクトホール１２と第２のキャパシタ用コンタクトホール４１との両方をシリコン窒化膜８および２１ａを用いた自己整合的開口法によって形成することができるので、従来の径縮小プロセスによってキャパシタ用コンタクトホールを形成する場合に比べて、製造方法を簡素化することができる。また、メモリセルサイズが縮小化されたとしても容易に第１のキャパシタ用コンタクトホール１２および第２のキャパシタ用コンタクトホール４１を形成することができる。
【００７３】
また、この実施の形態２の構造では、キャパシタコンタクト部４３ａが、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット線１６ａの側面および上面を覆うように形成されているので、隣接するビット線１６ａ間のビット配線容量を低減することができる。これにより、メモリセルからのデータの読出およびメモリセルへのデータの書込速度の低下を防止することができ、アクセス速度を向上させることができる。
【００７４】
また、この実施の形態２の構造では、上記した実施の形態１と同様、ソース／ドレイン領域６ａに接続されるプラグ電極１３の底面の平面積よりも、キャパシタ下部電極２４ａに接続されるプラグ電極１３の上面の平面積の方が大きくなるように形成されている。このため、プラグ電極１３の上面に接続するようにキャパシタ下部電極２４ａを形成する際に、重ね合わせずれの余裕を大きく取ることができ、その結果キャパシタ下部電極２４ａの形成プロセスが容易になるという効果を奏する。
【００７５】
図２２〜図３０は、図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。以下に、図２２〜図３０を用いて実施の形態２による製造プロセスについて説明する。
【００７６】
まず、図４〜図１３に示した実施の形態１による製造プロセスと同様のプロセスを用いて、シリコン窒化膜２１までを形成する。この後、周辺回路部に位置するシリコン窒化膜２１を除去することによって、図２２に示されるような形状が得られる。
【００７７】
次に、図２３に示すように、ＢＰＳＧ酸化膜またはＰＳＧ酸化膜と、その上のＴＥＯＳ酸化膜との積層膜からなる層間絶縁膜４２を形成する。その場合のＴＥＯＳ酸化膜は１０〜２０ｎｍ程度の厚みで形成する。その後、層間絶縁膜４２のプラグ電極１３の上方に位置する領域を、下層のシリコン窒化膜２１をエッチングストッパ層としてエッチングする。この場合のエッチングは、ＣＨＦ３ ／ＣＦ４ をエッチャントとして、選択比を１０〜２０以上として行なう。これにより、キャパシタ用コンタクトホール４１が自己整合的に形成される。
【００７８】
この後、シリコン窒化膜２１を層間絶縁膜４２に対して選択的にエッチングすることが可能な等方性エッチングを用いて、シリコン窒化膜２１をエッチングする。この等方性エッチングは、たとえば熱リン酸を用いて選択比５０程度で行なう。このような等方性エッチングによって、形成されるシリコン窒化膜２１ａは、図２４に示すように、層間絶縁膜４２に対して大きく後退した形状になる。つまり、ビット線１６ａの側端部上方に凹部４１ａが形成された形状になる。この後、プラグ電極１３の上面を希フッ酸などでクリーニングする。このクリーニングは、たとえば１／１００希釈ＨＦを用いて行なう。
【００７９】
この後、図２５に示すように、多結晶シリコン膜４３を形成する。この多結晶シリコン膜４３は、第２のキャパシタ用コンタクトホール４１およびその凹部４１ａを埋込むとともに、層間絶縁膜４２の上部表面上に延びるように形成する。その後、多結晶シリコン膜４３上に５０〜１００ｎｍ程度の厚みを有するＢＰＳＧ酸化膜（図示せず）を形成した後、そのＢＳＰＧ酸化膜と多結晶シリコン膜４３とをパターニングすることによって、図２６に示されるようなキャパシタコンタクト部４３ａと、キャパシタ下部電極部４３ｂと、そのキャパシタ下部電極部４３ｂ上のＢＰＳＧ酸化膜４４とが得られる。
【００８０】
この後、層間絶縁膜４２およびＢＰＳＧ酸化膜４４を覆うように、５０〜１００ｎｍ程度の厚みを有する多結晶シリコン膜４５を形成する。その多結晶シリコン膜４５を異方性エッチングすることによって、図２７に示されるような、キャパシタ下部電極を構成する、多結晶シリコン膜からなるサイドウォール４６が形成される。このサイドウォール４６と、キャパシタ下部電極部４３ｂとによって、筒状のキャパシタ下部電極が構成される。この後、ＢＰＳＧ酸化膜４４を気相ＨＦを用いて、下層の層間絶縁膜４２とキャパシタ下部電極（４６，４３ｂ）とに対して高選択比のエッチング（選択比１０００程度）を行なう。これにより、ＢＰＳＧ酸化膜４４を除去し、図２８に示された構造が得られる。
【００８１】
次に、図２９に示すように、キャパシタ下部電極部４３ｂおよびサイドウォール４６を覆うようにキャパシタ誘電体膜４７を形成した後、そのキャパシタ誘電体膜４７を覆うように多結晶シリコン膜からなるキャパシタ上部電極４８を形成する。キャパシタ誘電体膜としては、シリコン酸化窒化膜などの誘電体膜や、Ｔａ２ Ｏ５ 膜などの高誘電体膜を用いる。この後、キャパシタ上部電極４８とキャパシタ誘電体膜４７とをパターニングすることによって、図３０に示されるような形状のキャパシタ上部電極４８が得られる。
【００８２】
この後、図２１に示したように、キャパシタ上部電極４８を覆うように層間絶縁膜２８を形成した後、その層間絶縁膜２８の上部表面上のメモリセル部にメタル配線３０を所定の間隔を隔てて形成する。また、周辺回路部の層間絶縁膜２８、４２およびＴＥＯＳ酸化膜１７ｂにコンタクトホールを形成した後、そのコンタクトホールを介して配線層１６ｂに電気的に接続するようにメタル配線２９を形成する。このようにして、実施の形態２によるＤＲＡＭが形成される。
【００８３】
（実施の形態３）
図３１は、本発明の実施の形態３によるＤＲＡＭを示した断面図である。図３１を参照して、この実施の形態３では、キャパシタ下部電極５４ａを、上述した実施の形態１および２の筒状構造ではなく、単純スタック型の構造にしている。さらに、キャパシタ下部電極５４ａの表面を凹凸を有するように粗面化している。これにより、キャパシタ下部電極５４ａの表面積が増加し、その結果キャパシタ容量を増加させることができる。なお、キャパシタ下部電極５４ａ上にはキャパシタ誘電体膜５６を介してキャパシタ上部電極５７ａが形成されている。
【００８４】
表面に凹凸を有するキャパシタ下部電極５４ａは以下の方法により形成する。すなわち、高真空（〜１０−６Ｔｏｒｒ）下においてジシラン（Ｓｉ２ Ｈ６ ）やシラン（ＳｉＨ４ ）ガスを流すことによって、多結晶シリコン膜上に選択的に多結晶シリコン粒を選択成長させる。これにより、図３１に示すような凹凸形状を有するキャパシタ下部電極５４ａを形成することが可能となる。
【００８５】
なお、この実施の形態３の構造においても、上述した実施の形態１と同様、プラグ電極１３を介してキャパシタ下部電極５４ａがソース／ドレイン領域６ａに電気的に接続される構造を有している。このため、実施の形態１と同様、キャパシタ用コンタクトホール１２をビット線用コンタクトホール１５ａと同じアスペクト比で形成することができ、その結果、シリコン窒化膜８をエッチングストッパ層とする自己整合的開口法によって、キャパシタ用コンタクトホール１２を形成することができる。これにより、キャパシタ用コンタクトホールを径縮小プロセスによって形成する場合に比べて、製造プロセスを簡略化することができる。また、キャパシタ下部電極５４ａがビット線１６ａの側部および上部を、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して覆うように形成されているので、隣接するビット線１６ａ間のビット配線容量を低減することができる。これにより、動作速度の低下を防止することができる。
【００８６】
（実施の形態４）
図３２は、本発明の実施の形態４によるＤＲＡＭを示した断面図である。図３２を参照して、この実施の形態４は、図１に示した実施の形態１と基本的には同じ構造を有している。この実施の形態３の構造が実施の形態１と異なるのは、実施の形態３ではキャパシタ下部電極６４ａの表面が凹凸形状を有していることである。この凹凸形状を有するキャパシタ上部電極６４ａを覆うようにキャパシタ誘電体膜６６を介してキャパシタ上部電極６７ａが形成されている。このようにキャパシタ下部電極６４ａの表面を粗面化して凹凸形状に形成することによって、キャパシタ容量を増大させることができる。キャパシタ下部電極６４ａの表面を粗面化する方法は、上記した実施の形態３の方法と同様な方法を用いる。
【００８７】
この実施の形態４による構造も、基本的には実施の形態１の構造と同様の構造を有しているので、実施の形態１と同様、キャパシタ用コンタクトホールの形成プロセスを容易にすることができるとともに、読出および書込動作の速度が低下するのを防止することができる。
【００８８】
（実施の形態５）
図３３は、本発明の実施の形態５によるＤＲＡＭを示した断面図である。図３３を参照して、この実施の形態５では、図２１に示した実施の形態２のキャパシタ部分の構造の変形例である。具体的には、この実施の形態５では、キャパシタコンタクト部７６ａの上方に位置するキャパシタ下部電極部７６ｂが、筒状構造ではなく単純スタック型の構造を有している。そしてそのキャパシタ下部電極部７６ｂの表面は凹凸形状に形成されている。そのキャパシタ下部電極部７６ｂを覆うようにキャパシタ誘電体膜７７を介してキャパシタ上部電極７８が形成されている。このようにキャパシタ下部電極部７６ｂの表面を凹凸形状に形成することによって、キャパシタ容量を増大することができる。
【００８９】
また、この実施の形態５では、上述した実施の形態２と同様、キャパシタコンタクト部７６ａがビット線１６ａの側面および上面を覆うように形成されているので、ビット線１６ａ間のビット配線容量を低減することができ、その結果、データの読出および書込動作速度を向上させることができる。また、プラグ電極を設けることによって、第１のキャパシタ用コンタクトホール１２と第２のキャパシタ用コンタクトホール４１とをアスペクト比が小さくなるようにすることができる。これにより、第１のキャパシタ用コンタクトホール１２と第２のキャパシタ用コンタクトホール４１とを、窒化膜８および２１ａをそれぞれ用いた自己整合的開口法によって形成することができる。これにより、径縮小プロセスによってキャパシタ用コンタクトホールを形成する場合に比べて製造プロセスを簡略化することができる。
【００９０】
（実施の形態６）
図３４は、本発明の実施の形態６によるＤＲＡＭを示した断面図である。図３４を参照して、この実施の形態６では、図２１に示した実施の形態２とほぼ同様の構造を有している。ただし、この実施の形態６では、キャパシタコンタクト部８５ａと一体的に形成されたキャパシタ下部電極部８５ｂの表面と、多結晶シリコン膜からなるサイドウォール８６の表面とが凹凸形状を有するように形成されている。そして、そのキャパシタ下部電極部８５ｂおよびサイドウォール８６を覆うようにキャパシタ誘電体膜８７を介してキャパシタ上部電極８８が形成されている。このようにキャパシタ下部電極を構成するキャパシタ下部電極部８５ｂおよびサイドウォール８６の表面を凹凸形状に形成することによって、キャパシタ容量を増大させることができる。
【００９１】
また、この実施の形態６では、実施の形態２の構造と同様、第１のキャパシタ用コンタクトホール１２および第２のキャパシタ用コンタクトホール４１をともに、シリコン窒化膜８および２１ａを用いた自己整合的開口法により形成することができる。これにより、製造プロセスを簡略化することができる。また、隣接するビット線１６ａ間の配線容量も低減することができ、これにより動作速度を向上させることができる。
【００９２】
【発明の効果】
以上のように、請求項１〜３に記載の半導体装置によれば、製造プロセスを簡略化することができるとともにビット配線容量を低減することができる。また、請求項４に記載の半導体装置では、さらにキャパシタ容量を増大することができる。また、請求項５に記載の半導体装置では、キャパシタ用コンタクトホールを容易に形成することができる。さらに、請求項６および７に記載の半導体装置の製造方法では、キャパシタ用コンタクトホールを、シリコン窒化膜を用いた自己整合的開口法によって容易に形成することができるとともに、ビット配線容量を低減し得る半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＤＲＡＭを示した断面図である。
【図２】図１に示したＤＲＡＭのメモリセル部の１／４ピッチのレイアウト図である。
【図３】図１に示したＤＲＡＭのメモリセル部の１／２ピッチのレイアウト図である。
【図４】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図５】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図６】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図７】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図８】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図９】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１０】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１１】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１２】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１３】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１４】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１５】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１６】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１７】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１８】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１９】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２０】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２１】本発明の実施の形態２によるＤＲＡＭを示した断面図である。
【図２２】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２３】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２４】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２５】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２６】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２７】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２８】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２９】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図３０】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図３１】本発明の実施の形態３によるＤＲＡＭを示した断面図である。
【図３２】本発明の実施の形態４によるＤＲＡＭを示した断面図である。
【図３３】本発明の実施の形態５によるＤＲＡＭを示した断面図である。
【図３４】本発明の実施の形態６によるＤＲＡＭを示した断面図である。
【図３５】従来のＤＲＡＭを示した断面図である。
【図３６】図３５に示した従来のＤＲＡＭのメモリセル部の１／２ピッチのレイアウト図である。
【図３７】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図３８】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図３９】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４０】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４１】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４２】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４３】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４４】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４５】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４６】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４７】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４８】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４９】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５０】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５１】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５２】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５３】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【符号の説明】
１ シリコン基板、６ａ，６ｂ ソース／ドレイン領域、８，２１ａ シリコン窒化膜、１１ 層間絶縁膜、１２ 第１のキャパシタ用コンタクトホール、１３ プラグ電極、１５ａ ビット線用コンタクトホール、１６ａ ビット線、１７ａ ＴＥＯＳ酸化膜、２０ａ サイドウォール酸化膜、２４ａ キャパシタ下部電極、２６ キャパシタ誘電体膜、２７ａ キャパシタ上部電極。
【発明の属する技術分野】
この発明は、一般に、半導体装置およびその製造方法に関し、より特定的には、コンタクトホールを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の１種である半導体メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。図３５は、従来のＤＲＡＭを示した断面図である。図３５を参照して、まず従来のＤＲＡＭの断面構造について説明する。
【０００３】
従来のＤＲＡＭのメモリセル部では、シリコン基板１０１の主表面上の所定領域に分離領域１０２が設けられている。また、分離領域１０２によって囲まれた活性領域において、ソース／ドレイン領域１０６ａ、１０６ｂおよび１０６ｃが形成されている。ソース／ドレイン領域１０６ａと１０６ｂとの間に位置するチャネル領域上にはゲート酸化膜１０３を介してゲート電極１０４ａが形成されている。また、ゲート電極１０４ａと所定の間隔を隔ててゲート電極１０４ｂおよび１０４ｃが形成されている。ゲート電極１０４ａ〜１０４ｃの上部表面を覆うようにＴＥＯＳ酸化膜１０５が形成されている。また、ゲート電極１０４ａ〜１０４ｃの側表面とＴＥＯＳ酸化膜１０５の側表面とに接触するようにサイドウォール酸化膜１０７が形成されている。
【０００４】
また、ＴＥＯＳ酸化膜１０５およびサイドウォール酸化膜１０７ならびにソース／ドレイン領域１０６ａ〜１０６ｃを覆うようにシリコン窒化膜１０８が形成されている。シリコン窒化膜１０８上には層間絶縁膜１０９が形成されている。シリコン窒化膜１０８および層間絶縁膜１０９の、ソース／ドレイン領域１０６ｂ上に位置する領域にはビット線用コンタクトホール１６０が形成されている。そのビット線用コンタクトホール１６０を介してソース／ドレイン領域１０６ｂに電気的に接続するとともに、層間絶縁膜１０９の上部表面上に延在するようにビット線１１０ａが形成されている。
【０００５】
また、ビット線１１０ａおよび層間絶縁膜１０９の上には層間絶縁膜１１１が形成されている。シリコン窒化膜１０８、層間絶縁膜１０９および１１１の、ソース／ドレイン領域１０６ａ上に位置する領域にはキャパシタ用コンタクトホール１６１が形成されている。キャパシタ用コンタクトホール１６１を介してソース／ドレイン領域１０６ａに電気的に接続するとともに層間絶縁膜１１１の上部表面上に延在するようにドープト多結晶シリコン膜１１２が形成されている。ドープト多結晶シリコン膜１１２は、ソース／ドレイン領域１０６ａに電気的に接続するとともにコンタクトホール１６１を充填する垂直部分１１２ａと、その垂直部分１１２ａと一体的に形成されるとともにキャパシタ下部電極を構成する水平部分１１２ｂとを含んでいる。
【０００６】
また、水平部分１１２ｂの両側端面に接触するとともに垂直方向に延びるように、ドープト多結晶シリコン膜からなるサイドウォール１１３が形成されている。このサイドウォール１１３もキャパシタ下部電極を構成する。水平部分１１２ｂの上部表面とサイドウォール１１３の表面を覆うように、キャパシタ誘電体膜１１４を介して、キャパシタ上部電極１１５が形成されている。キャパシタ上部電極１１５は、ドープト多結晶シリコン膜からなる。キャパシタ下部電極１１２ｂ，１１３と、キャパシタ誘電体膜１１４と、キャパシタ上部電極１１５とによってキャパシタが構成される。そのようなキャパシタを覆うように層間絶縁膜１１６が形成されている。層間絶縁膜１１６の上部表面上には所定の間隔を隔ててメタル配線１１８が形成されている。
【０００７】
一方、周辺回路部では、シリコン基板１０１の主表面に所定の間隔を隔ててソース／ドレイン領域１０６ｄと１０６ｅが形成されている。ソース／ドレイン領域１０６ｄと１０６ｅとの間に位置するチャネル領域上にはゲート酸化膜１０３を介してゲート電極１０４ｅが形成されている。また、ゲート電極１０４ｅからソース／ドレイン領域１０６ｄを隔てた領域上にはゲート酸化膜１０３を介してゲート電極１０４ｄが形成されている。ゲート電極１０４ｄおよび１０４ｅの上部表面上にはそれぞれＴＥＯＳ酸化膜１０５が形成されている。また、ゲート電極１０４ｄおよび１０４ｅの側表面とＴＥＯＳ酸化膜１０５の側表面とに接触するようにサイドウォール酸化膜１０７が形成されている。
【０００８】
ソース／ドレイン領域１０６ｄ、１０６ｅと、サイドウォール酸化膜１０７とＴＥＯＳ酸化膜１０５とを覆うように層間絶縁膜１０９が形成されている。層間絶縁膜１０９の、ソース／ドレイン領域１０６ｄ上に位置する領域とゲート電極１０４ｅ上に位置する領域とには、それぞれコンタクトホールが形成されている。それらのコンタクトホール内で、ソース／ドレイン領域１０６ｄとゲート電極１０４ｅとに電気的に接続するように配線層１１０ｂが形成されている。なお、配線層１１０ｂは、ソース／ドレイン領域１０６ｄまたはゲート電極１０４ｅの一方のみに接続していてもよい。配線層１１０ｂを覆うように層間絶縁膜１１１が形成されており、さらにその層間絶縁膜１１１を覆うように層間絶縁膜１１６が形成されている。層間絶縁膜１１１および１１６の、配線層１１０ｂの側端部上に位置する領域には、コンタクトホールが形成されている。そのコンタクトホールを介して配線層１１０ｂに電気的に接続するとともに、層間絶縁膜１１６上に沿って延びるようにメタル配線１１７が形成されている。
【０００９】
上記のような従来のＤＲＡＭのメモリセル部全体の平面レイアウト図が図３６に示されている。図３６を参照して、従来のＤＲＡＭのメモリセル部では、ゲート電極１０４ａ〜１０４ｃが、所定の間隔を隔てて互いに平行に延びるように形成されている。また、ゲート電極１０４ａ〜１０４ｃとほぼ直交する方向に、ビット線１１０ａが所定の間隔を隔ててほぼ平行に延びるように形成されている。ビット線１１０ａは、活性領域１７０のソース／ドレイン領域１０６ｂに、ビット線用コンタクトホール１６０を介して接続されている。また、活性領域１７０のソース／ドレイン領域１０６ａにはキャパシタ用コンタクトホール１６１を介してキャパシタ下部電極を構成するドープト多結晶シリコン膜１１２が接続されている。
【００１０】
図３７〜図５３は、図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。以下、図３７〜図５３を参照して、従来のＤＲＡＭの製造プロセスについて説明する。
【００１１】
まず、図３７に示すように、シリコン基板１０１のメモリセル部の主表面上に分離領域１０２を形成する。また、シリコン基板１０１の主表面に所定の間隔を隔ててゲート酸化膜１０３を形成する。そのゲート酸化膜１０３上にそれぞれゲート電極１０４ａ、１０４ｂおよび１０４ｃを形成する。また、周辺回路部においても、ゲート酸化膜１０３上にそれぞれゲート電極１０４ｄおよび１０４ｅを形成する。ゲート電極１０４ａ〜１０４ｅをマスクとして、不純物をシリコン基板１０１にイオン注入することによって、ソース／ドレイン領域１０６ａ〜１０６ｅを形成する。
【００１２】
また、ゲート電極１０４ａ〜１０４ｅの上部表面上にそれぞれＴＥＯＳ酸化膜１０５を形成する。また、ゲート電極１０４ａ〜１０４ｅの側表面とＴＥＯＳ酸化膜１０５の側表面とに接触するようにサイドウォール酸化膜１０７を形成する。周辺回路部のサイドウォール酸化膜１０７をマスクとして再びソース／ドレイン領域１０６ｄおよび１０６ｅに不純物をイオン注入することによって、ＬＤＤ構造のソース／ドレイン領域１０６ｄおよび１０６ｅを完成させる。
【００１３】
次に、図３８に示すように、メモリセル部の全体を覆うようにエッチングストッパ層としてのシリコン窒化膜１０８を形成する。シリコン窒化膜１０８および周辺回路部の全体を覆うようにシリコン酸化膜からなる層間絶縁膜１０９を形成する。
【００１４】
この後、写真製版技術とドライエッチング技術とを用いて図３９に示されるようなコンタクトホール１０９ａ〜１０９ｃを形成する。メモリセル部のコンタクトホール１０９ａの形成時のエッチングの際には、シリコン窒化膜１０８がエッチングストッパ層となる。この後、コンタクトホール１０９ａ内に位置するシリコン窒化膜１０８をエッチング除去することによって、図４０に示されるような層間絶縁膜１０９の上面からソース／ドレイン領域１０６ｂにまで達するビット線用コンタクトホール１６０が形成される。この後、図４１に示すように、タングステンポリサイド層などからなる配線層１１０を形成する。そして、その配線層１１０をパターニングすることによって、図４２に示されるような、メモリセル部のビット線１１０ａと周辺回路部の配線層１１０ｂとを形成する。
【００１５】
次に、図４３に示すように、全体を覆うように層間絶縁膜１１１を形成する。そして、図４４に示すように、層間絶縁膜１１１上に多結晶シリコン膜１５０を形成した後その多結晶シリコン膜１５０上にＴＥＯＳ酸化膜１５１を形成する。その後、ＴＥＯＳ酸化膜１５１の所定領域に開口１５１ａを形成する。
【００１６】
また、ＴＥＯＳ酸化膜１５１および開口１５１ａを覆うようにＴＥＯＳ酸化膜（図示せず）を形成した後、そのＴＥＯＳ酸化膜１５１を異方性エッチングすることによって、図４５に示されるようなサイドウォール膜１５２を形成する。そのサイドウォール膜１５２をマスクとして下層の多結晶シリコン膜１５０をエッチングすることにより、開口１５１ａよりも２つのサイドウォール１５２の厚み分だけ径の小さい開口１５０ａを形成することができる。そしてこのような開口１５０ａを用いて下層の層間絶縁膜１１１および１０９を異方性エッチングすることによって、図４６に示されるようなキャパシタ用コンタクトホール１６１を形成する。
【００１７】
その後、キャパシタ用コンタクトホール１６１内にレジスト１５３を埋込む。このレジスト１５３は、後のプロセスで多結晶シリコン膜１５０をエッチングにより除去する際にキャパシタ用コンタクトホール１６１の底部に位置するシリコン基板１０１の表面を保護するために設けられている。このようなレジスト１５３を設けた状態で、多結晶シリコン膜１５０を除去する。そして、図４７に示すように、キャパシタ用コンタクトホール１６１内を埋込むとともに層間絶縁膜１１１の上部表面上に沿って延びるドープト多結晶シリコン膜１１２を形成する。ドープト多結晶シリコン膜１１２上にＢＰＳＧ酸化膜１５４を形成する。
【００１８】
この後、写真製版技術とドライエッチング技術とを用いて、ＢＰＳＧ酸化膜１５４およびドープト多結晶シリコン膜１１２をパターニングすることによって、図４８に示されるようなメモリセル部の形状が得られる。そして、ＢＰＳＧ酸化膜１５４および層間絶縁膜１１１を覆うように図４９に示すようなドープト多結晶シリコン膜１１３を形成する。その後ドープト多結晶シリコン膜１１３を異方性エッチングすることによって、図５０に示すようなドープト多結晶シリコン膜からなるサイドウォール１１３ａを形成する。この後ＢＰＳＧ酸化膜１５４を除去することによって、図５１に示されるような形状が得られる。
【００１９】
次に、図５２に示すように、ドープト多結晶シリコン膜１１２およびサイドウォール１１３ａならびに層間絶縁膜１１１を覆うように、キャパシタ誘電体膜１１４とキャパシタ上部電極となるドープト多結晶シリコン膜１１５とを形成する。その後キャパシタ誘電体膜１１４とドープト多結晶シリコン膜１１５とをパターニングすることによって、図５３に示されるようなキャパシタ構造が得られる。
【００２０】
この後、図３５に示したように、周辺回路部の層間絶縁膜１１１上とメモリセル部のキャパシタ上部電極１１５上に層間絶縁膜１１６を形成する。そして周辺回路部の層間絶縁膜１１６および１１１の、配線層１１０ｂ上に位置する領域に、コンタクトホールを形成する。その後、そのコンタクトホール内を埋込むとともに層間絶縁膜１１６の上部表面上に沿って延びるメタル配線１１７を形成する。また、メモリセル部においても、層間絶縁膜１１６上に所定の間隔を隔ててメタル配線１１８を形成する。このようにして、従来のＤＲＡＭが形成されていた。
【００２１】
【発明が解決しようとする課題】
図３５に示した従来のＤＲＡＭでは、半導体装置の高集積化に伴って、メモリセル部の面積の縮小化が必要になってきている。この場合、非常に狭い活性領域にキャパシタ用コンタクトホール１６１およびビット線用コンタクトホール１６０を形成する必要がある。従来ではこのような要求を満たすために、自己整合的にコンタクトホールを開口する技術が要求される。このような自己整合的コンタクト開口法の１つとして、従来、シリコン窒化膜をエッチングストッパとして用いたコンタクト開口法が知られている。
【００２２】
図３５に示した従来の構造では、ビット線用コンタクトホール１６０を形成する際に上記のようなシリコン窒化膜による自己整合的コンタクト開口法を用いている。具体的には、図３８に示すように、シリコン窒化膜１０８を形成した後その上にシリコン酸化膜からなる層間絶縁膜１０９を形成する。そして、図３９に示すようにシリコン窒化膜１０８をエッチングストッパ層として、ソース／ドレイン領域１０６ｂの上方に位置する層間絶縁膜１０９の部分をエッチングすることにより自己整合的にコンタクトホール１０９ａを形成する。その後、コンタクトホール１０９ａ内の窒化膜１０８を除去することによって、図４０に示すようなビット線コンタクトホール１６０が形成される。従来では、ビット線用コンタクトホール１６０を形成するために上記のようなシリコン窒化膜１０８を用いた自己整合的コンタクト開口法を用いていた。
【００２３】
しかしながら、このようなシリコン窒化膜１０８をエッチングストッパ層として用いた開口法は、図３９に示すコンタクトホール１０９ａのように、その深さがあまり大きくないものにのみ適用可能である。これは以下の理由による。すなわち、シリコン酸化膜とシリコン窒化膜との選択比（シリコン酸化膜のエッチングレート／シリコン窒化膜のエッチングレート）は理論的には３０程度であるが、シリコン窒化膜１０８の段差部では平坦部よりエッチングが速く進行する。このため、段差部においては、シリコン酸化膜に対するシリコン窒化膜の選択比が１０〜１５程度に減少する。
【００２４】
このような選択比の場合に、たとえばキャパシタ用コンタクト１６１のように深さが大きい（アスペクト比が大きい）コンタクトホールをシリコン窒化膜１０８をエッチングストッパ層として開口しようとすると、プロセスマージンの関係からシリコン窒化膜１０８がエッチングされる時間が長くなる。このため、キャパシタ用コンタクトホール１６１のように深さの深いコンタクトホールを開口しようとすると、下地のシリコン窒化膜１０８の段差部が完全に削られ、さらにゲート電極１０４ｃ上に位置するＴＥＯＳ酸化膜１０５が削られてゲート電極１０４ｃが露出する。この場合に、キャパシタ用コンタクトホール１６１内にキャパシタ下部電極となるドープト多結晶シリコン膜１１２を形成すると、そのドープト多結晶シリコン膜１１２とゲート電極１０４ｃとがショートを起こすという不都合が生じる。したがって、従来では、深さのあまり深くないビット線用コンタクトホール１６０の形成のみにシリコン窒化膜１０８を用いた自己整合的開口法を採用し、キャパシタ用コンタクトホール１６１の形成には、図４４〜図４６に示した径縮小プロセスを用いていた。
【００２５】
しかしながら、上記のような径縮小プロセスは、シリコン窒化膜ストッパを用いた自己整合的開口法に比べて工程数が多くなり、製造プロセスが複雑化するという問題点があった。また、メモリセルサイズの縮小に伴ってキャパシタ用コンタクトホール１６１のコンタクト径も縮小化が要求されるが、図３５に示したような深さの深いかつコンタクト径の小さいコンタクトホールを形成するのは技術的に困難になってきているという問題点もあった。
【００２６】
また、メモリセル部の縮小化に伴って、図３６に示す隣接するビット線１６０ａ間の間隔も狭くなってきている。ビット線１１０ａ間の間隔が狭くなると、ビット配線容量（Ｃｂ）が大きくなり、そのため、データの読出および書込に遅延が生じ、その結果高速なアクセスが困難になるという問題点もあった。図３６に示した従来の構造では、隣接するビット線１１０ａ間に、ドープト多結晶シリコン膜１１２の垂直部１１２ａが位置している。しかし、この垂直部１１２ａの外径は小さいため、隣接するビット線１１０ａ間のビット配線容量を低減するまでには至らなかった。
【００２７】
この発明は、上記のような課題を解決するために成されたものであり、
この発明の１つの目的は、半導体装置において、キャパシタ用コンタクトホールを容易に製造し得るとともにビット配線容量を低減することが可能な構造を提供することである。
【００２８】
この発明のもう１つの目的は、半導体装置の製造方法において、キャパシタ用コンタクトホールを自己整合的に形成するとともにビット配線容量を低減し得る構造を容易に製造することである。
【００３１】
【課題を解決するための手段】
請求項１における半導体装置は、１対の第１および第２のソース／ドレイン領域と、ゲート電極と、第１のエッチングストッパ層と、第１の層間絶縁膜と、ビット線用開口と、第１のキャパシタ用開口と、プラグ電極と、第１の絶縁膜と、ビット線と、導電層とを備えている。第１および第２のソース／ドレイン領域は、半導体領域の主表面にチャネル領域を挟むように間隔を隔てて形成されており、ゲート電極はチャネル領域上に形成されている。第１のエッチングストッパ層は、ゲート電極上に形成されており、絶縁膜からなる。第１の層間絶縁膜は第１のエッチングストッパ層上に形成されている。ビット線用開口は、第１の層間絶縁膜および第１のエッチングストッパ層の第１のソース／ドレイン領域上に位置する領域に形成されている。第１のキャパシタ用開口は、第１の層間絶縁膜および第１のエッチングストッパ層の第２のソース／ドレイン領域上に位置する領域に形成されている。プラグ電極は、第１のキャパシタ用開口を介して第２のソース／ドレイン領域に接続されるとともに、第１のキャパシタ用開口を充填するように形成されている。また、プラグ電極の底面の平面積よりも上面の平面積の方が大きくなるように形成されている。第１の絶縁膜は、第１の層間絶縁膜上およびプラグ電極の第１の層間絶縁膜に隣接する領域上に形成されている。ビット線は、第１の絶縁膜上に形成され、ビット線用開口を介して第１のソース／ドレイン領域に接続されている。導電層は、プラグ電極の上面に電気的に接続された垂直方向に延びるキャパシタコンタクト部と、そのキャパシタコンタクト部の上部と一体的に形成された水平方向に延びるキャパシタ下部電極とを有する。導電層のキャパシタコンタクト部は、第１の絶縁膜を介してビット線の上面および側面を覆うように形成されている。
【００３２】
請求項１に記載の半導体装置では、ビット線用開口が形成される第１の層間絶縁膜および第１のエッチングストッパ層に、第１のキャパシタ用開口を形成し、その第１のキャパシタ用開口にプラグ電極を充填するように構成することにより、ビット線用開口と同じアスペクト比で第１のキャパシタ用開口を形成することができ、その結果、第１のエッチングストッパ層を用いた自己整合的開口法を第１のキャパシタ用開口の形成に適用することができる。これにより、径縮小プロセスによって第１のキャパシタ用開口を形成する場合に比べて製造プロセスを簡略化することができるとともに、セルサイズが縮小化された場合にも容易に形成することができる。また、プラグ電極の上面に電気的に接続される導電層のキャパシタコンタクト部の一部を、ビット線の上面および側面を覆うように形成することによって、隣接するビット線間にキャパシタコンタクト部が位置することになる。これにより、従来の通常のコンタクト径を有するコンタクト部がビット線間に配置された構成に比べて、隣接するビット線間を遮る部分の面積が大きくなる。このため、隣接するビット線間のビット線配線容量が大きくなるのを有効に防止することができる。その結果、データの読出および書込動作が遅延するのも防止することができ、高速なアクセスが可能となる。また、前述の半導体装置では、第２のソース／ドレイン領域に接続されるプラグ電極の底面の平面積よりも、キャパシタ下部電極に接続されるプラグ電極の上面の平面積の方が大きくなるように形成されている。このため、プラグ電極の上面に接続するようにキャパシタ下部電極を形成する際に、重ね合わせずれの余裕を大きく取ることができ、その結果キャパシタ下部電極の形成プロセスが容易になる。
また、請求項１に記載の半導体装置は、第２のエッチングストッパ層と、第２の層間絶縁膜と、第２のキャパシタ用開口とをさらに備えるように構成する。第２のエッチングストッパ層は、第１の層間絶縁膜上と第１の絶縁膜上とに形成されており、絶縁膜からなる。第２の層間絶縁膜は、第２のエッチングストッパ層上に形成されている。第２のキャパシタ用開口は、第１のキャパシタ用開口に達するように、第２の層間絶縁膜と第２のエッチングストッパ層とに形成されている。また、第２の層間絶縁膜と第１の絶縁膜との間に位置する第２のエッチングストッパ層の、第２のキャパシタ用開口側の端部が除去されて、ビット線の上部側端部の上方に位置する領域に凹部が形成されている。キャパシタコンタクト部は、第２のキャパシタ用開口内および凹部内に充填されてビット線の上方にの延びるように形成されている。また、キャパシタ下部電極は、第２の層間絶縁膜の上面に沿って延びるように形成されている。請求項１の構成では、このように第２のキャパシタ用開口のビット線の上部側端部の上方に位置する領域に凹部を形成し、その凹部内および第２のキャパシタ用開口内にキャパシタコンタクト部を充填することによって、容易にビット線の側部および上部を覆うキャパシタコンタクト部を形成することができる。
【００３３】
請求項２は、上記請求項１の構成において、第１の絶縁膜が、ビット線の上面上に接触して形成された第２絶縁膜と、ビット線の側面と第２の絶縁膜の側面とに接触して形成されたサイドウォール絶縁膜とを含むように構成する。そして、ビット線の上面はプラグ電極の上面よりも上方に位置する。このように構成することによって、ビット線の側面と上面とを覆うキャパシタ下部電極を容易に形成することができる。
【００３４】
請求項３は、上記請求項１〜３のいずれかの構成において、キャパシタ下部電極の表面が凹凸形状を有するように構成する。このように構成することによって、キャパシタ下部電極の表面積が増加し、その結果、キャパシタ容量を増大させることができる。
【００３５】
請求項４は、上記請求項１の構成において、第２の絶縁膜が酸化膜であることが望ましい。
【００３７】
請求項５の製造方法は、以下のような工程を備えている。半導体領域の主表面に、１対の第１および第２のソース／ドレイン領域とゲート電極とを形成する。そのゲート電極を覆うように第１のシリコン窒化膜を形成する。第１のシリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する。第１のシリコン窒化膜をエッチングストッパ層として、第１の層間絶縁膜の第１のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第１の開口を形成する。その第１の開口内の第１のシリコン窒化膜をエッチングすることにより、第１の層間絶縁膜の上面から第１のソース／ドレイン領域にまで達する第１のキャパシタ用開口を形成する。第１のキャパシタ用開口を充填するとともに、第１のソース／ドレイン領域に電気的に接続するようにプラグ電極を形成する。第１のシリコン窒化膜をエッチングストッパ層として、第１の層間絶縁膜の第２のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第２の開口を形成する。その第２の開口内の前記第１のシリコン窒化膜をエッチングすることにより第１の層間絶縁膜の上面から第２のソース／ドレイン領域にまで達するビット線用開口を形成する。ビット線用開口を介して第２のソース／ドレイン領域に電気的に接続されるとともに第１の層間絶縁膜上に延びるビット線を形成する。ビット線の上面および側面を覆うように第１の絶縁膜を形成する。第１の層間絶縁膜と第１の絶縁膜とを覆うように第２のシリコン窒化膜を形成する。その第２のシリコン窒化膜上にシリコン酸化膜からなる第２の層間絶縁膜を形成する。第２のシリコン窒化膜をマスクとして第２の層間絶縁膜のプラグ電極の上方に位置する領域をエッチングすることにより第３の開口を形成する。第３の開口内の第２のシリコン窒化膜をエッチングすることにより、第２の層間絶縁膜の上面からプラグ電極の上面にまで達する第２のキャパシタ用開口を形成するとともに、第２のキャパシタ用開口の、ビット線の上部側端部の上方に位置する領域に、凹部を形成する。凹部および第２のキャパシタ用コンタクトを充填するキャパシタコンタクト部と、第２の層間絶縁膜の上面上に延びるキャパシタ下部電極とを有する導電層を形成する。
【００３８】
請求項５に記載の製造方法によれば、ビット線用開口が形成される膜と同じ第１のシリコン窒化膜および第１の層間絶縁膜に第１のキャパシタ用開口を形成するので、第１のキャパシタ用開口の形成時に第１のシリコン窒化膜をエッチングストッパ層とした自己整合的開口法を用いることができる。これにより、第１のキャパシタ用開口を径縮小プロセスを用いて形成していた場合に比べて製造プロセスを簡略化することができるとともに、セルサイズが縮小されたとしても容易に第１のキャパシタ用開口を形成することが可能となる。また、ビット線の上部側端部の上方に位置する領域に形成した凹部にキャパシタコンタクト部を充填することによって、容易に、ビット線の側面および上面を覆うキャパシタコンタクト部を形成することができる。これにより、隣接するビット線間にキャパシタコンタクト部が介在する形となり、従来の通常のコンタクト部に比べて隣接するビット線間をシールドする部分の面積が大きくなる。このため、ビット配線容量を従来に比べて大きくすることができる。その結果、メモリセルからのデータの読出およびメモリセルへのデータの書込速度の遅延を防止し得る半導体装置を容易に製造することができる。
【００３９】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１によるＤＲＡＭを示した断面構造図である。図１を参照して、この実施の形態１によるＤＲＡＭのメモリセル部では、シリコン基板１の主表面の所定領域に分離領域２が形成されている。分離領域２は、トレンチ溝を形成した後そのトレンチ溝に酸化膜を埋込むように形成されている。この分離領域２は、通常のＬＯＣＯＳ分離酸化膜を用いたものでもよい。分離領域２によって囲まれた活性領域には、所定の間隔を隔ててソース／ドレイン領域６ａ、６ｂおよび６ｃが形成されている。ソース／ドレイン領域６ａと６ｂとの間に位置するチャネル領域上にはゲート酸化膜３を介してゲート電極４ａが形成されている。また、ゲート電極４ａと所定の間隔を隔ててゲート電極４ｂおよび４ｃが形成されている。
【００４０】
ゲート電極４ａ、４ｂおよび４ｃの上部表面上にはＴＥＯＳ酸化膜５が形成されている。また、ゲート電極４ａ〜４ｃとＴＥＯＳ酸化膜５を覆うように１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７が形成されている。また、そのＴＥＯＳ酸化膜７を覆うように３０〜５０ｎｍ程度の厚みを有するシリコン窒化膜８が形成されている。シリコン窒化膜８上にはＢＰＳＧ酸化膜またはＰＳＧ酸化膜からなる層間絶縁膜１１が形成されている。層間絶縁膜１１およびシリコン窒化膜８の、ソース／ドレイン領域６ａ上に位置する領域には、キャパシタ用コンタクトホール１２が形成されている。また、シリコン窒化膜８および層間絶縁膜１１のソース／ドレイン領域６ｂ上に位置する領域には、ビット線用コンタクトホール１５ａが形成されている。
【００４１】
キャパシタ用コンタクトホール１２内には多結晶シリコン膜からなるプラグ電極１３が充填されている。また、層間絶縁膜１１を覆うように３０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜１４が形成されている。ＴＥＯＳ酸化膜１４の、プラグ電極１３上に位置する領域とビット線用コンタクトホール１５ａ上に位置する領域とには、それぞれ開口部が形成されている。ビット線用コンタクトホール１５ａ内でソース／ドレイン領域６ｂに電気的に接続されるとともに、ＴＥＯＳ酸化膜１４の上部表面上に沿って延びるようにビット線１６ａが形成されている。ビット線１６ａの上部表面上には１００〜２００Å程度の厚みを有するＴＥＯＳ酸化膜１７ａが形成されている。ＴＥＯＳ酸化膜１７ａの側表面とビット線１６ａの側表面とに接触するようにＴＥＯＳ酸化膜からなるサイドウォール酸化膜２０ａが形成されている。
【００４２】
プラグ電極１３の上面に電気的に接続するとともに、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａの上部表面上に沿って延びるように、多結晶シリコン膜からなるキャパシタ下部電極２４ａが形成されている。キャパシタ下部電極２４ａはその両側端部で垂直方向に延びる筒状構造を有するように形成されている。また、隣接するキャパシタ下部電極２４ａ間にはシリコン窒化膜２１が形成されている。キャパシタ下部電極２４ａを覆うようにキャパシタ誘電体膜２６が形成されている。また、キャパシタ誘電体膜２６とシリコン窒化膜２１とを覆うように多結晶シリコン膜からなるキャパシタ上部電極２７ａが形成されている。また、キャパシタ上部電極２７ａを覆うようにＴＥＯＳ酸化膜またはＢＰＳＧ酸化膜などからなる層間絶縁膜２８が形成されている。層間絶縁膜２８の上部表面上には、所定の間隔を隔ててメタル配線３０が形成されている。
【００４３】
一方、周辺回路部では、シリコン基板１の主表面に所定の間隔を隔ててソース／ドレイン領域６ｄおよび６ｅが形成されている。ソース／ドレイン領域６ｄと６ｅとの間に位置するチャネル領域上にはゲート酸化膜３を介してゲート電極４ｅが形成されている。ゲート電極４ｅからソース／ドレイン領域６ｄを隔てた領域上にはゲート酸化膜３を介してゲート電極４ｄが形成されている。ゲート電極４ｄおよび４ｅの上部表面上には、ＴＥＯＳ酸化膜５が形成されている。また、ゲート電極４ｄおよび４ｅの側表面と、ＴＥＯＳ酸化膜５の側表面とに接触するように１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７が形成されている。また、ＴＥＯＳ酸化膜７の側部には、シリコン窒化膜からなるサイドウォール絶縁膜９が形成されている。このサイドウォール酸化膜９は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有するソース／ドレイン領域６ｄおよび６ｅを形成するために用いる。
【００４４】
ＴＥＯＳ酸化膜５上にはシリコン窒化膜からなる絶縁膜１０が形成されている。なお、絶縁膜１０は、ＴＥＯＳ酸化膜により形成してもよい。また、全面を覆うように層間絶縁膜１１が形成されている。層間絶縁膜１１上にはＴＥＯＳ酸化膜１４が形成されている。ソース／ドレイン領域６ｄおよびゲート電極４ｅ上に位置する、層間絶縁膜１１およびＴＥＯＳ酸化膜１４には、それぞれコンタクトホールが形成されている。それらのコンタクトホールを介してソース／ドレイン領域６ｄおよびゲート電極４ｅに電気的に接続するように配線層１６ｂが形成されている。なお、配線層１６ｂは、ソース／ドレイン領域６ｄまたはゲート電極４ｅの一方のみに接続していてもよい。配線層１６ｂの上部表面を覆うようにＴＥＯＳ酸化膜１７ｂが形成されている。配線層１６ｂの側表面とＴＥＯＳ酸化膜１７ｂの側表面とに接触するように、ＴＥＯＳ酸化膜からなるサイドウォール酸化膜２０ｂが形成されている。
【００４５】
また、サイドウォール酸化膜２０ｂおよびＴＥＯＳ酸化膜１７ｂを覆うように層間絶縁膜２８が形成されている。層間絶縁膜２８およびＴＥＯＳ酸化膜１７ｂの、配線層１６ｂの側端部上に位置する領域には、コンタクトホールが形成されている。そのコンタクトホールを介して配線層１６ｂに電気的に接続するとともに、層間絶縁膜２８の上部表面上に沿って延びるようにメタル配線２９が形成されている。
【００４６】
なお、メモリセル部におけるゲート電極４ａ〜４ｃと、周辺回路部のゲート電極４ｄおよび４ｅとは、同一の層をパターニングすることによって形成される。また、メモリセル部のビット線１６ａと周辺回路部の配線層１６ｂとは同一の層をパターニングすることによって形成される。
【００４７】
ここで、実施の形態１によるＤＲＡＭでは、キャパシタ下部電極２４ａとソース／ドレイン領域６ａとの間にプラグ電極１３を介在させている。そしてそのプラグ電極１３は、ビット線用コンタクトホール１５ａと同様のアスペクト比（深さ）を有するキャパシタ用コンタクトホール１２内を充填するように形成されている。したがって、後述する製造プロセスで説明するように、この実施の形態１の構造では、キャパシタ用コンタクトホール１２をビット線用コンタクトホール１５ａと同様の小さいアスペクト比で形成することができる。このため、キャパシタ用コンタクトホール１２を、シリコン窒化膜８をエッチングストッパとして用いた自己整合的開口法によって形成することができる。その結果、図４４〜図４６を用いて説明した従来の径縮小プロセスを用いてキャパシタ用コンタクトホール１６１を形成する場合に比べて、製造プロセスをより簡略化することができる。また、シリコン窒化膜８を用いた自己整合的開口法を用いれば、メモリセルサイズが縮小化された場合にも、容易にキャパシタ用コンタクトホール１２を形成することができる。
【００４８】
また、この実施の形態１の構造では、ソース／ドレイン領域６ａに接続されるプラグ電極１３の底面の平面積よりも、キャパシタ下部電極２４ａに接続されるプラグ電極１３の上面の平面積の方が大きくなるように形成されている。このため、プラグ電極１３の上面に接続するようにキャパシタ下部電極２４ａを形成する際に、重ね合わせずれの余裕を大きく取ることができ、その結果キャパシタ下部電極２４ａの形成プロセスが容易になるという効果を奏する。
【００４９】
さらに、この実施の形態１による構造では、キャパシタ下部電極２４ａが、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット線１６ａの側表面と上部表面とを覆うように形成されている。図１に示したメモリセル部全体の平面レイアウト図が図２および図３に示されている。図２は、１／４ピッチの場合のレイアウト図であり、図３は１／２ピッチの場合のレイアウト図である。図１〜図３を参照して、この実施の形態１の構造では、ビット線１６ａの側部とそれに隣接するビット線１６ａの側部との間にキャパシタ下部電極２４ａが介在されている。そのため、隣接するビット線１６ａの側部間をキャパシタ下部電極２４ａが遮る構造になり、キャパシタ下部電極２４ａにシールド効果を持たせることができる。これにより、隣接するビット線１６ａ間のビット配線容量を低減することができる。また、キャパシタ下部電極２４ａはビット線１６ａの上部表面上にも形成されているので、隣接するビット線１６ａの上部表面間のビット配線容量をも低減することができる。このように、ビット線１６ａ間のビット配線容量を低減することができるので、データの書込および読出動作が遅くなるのを有効に防止することができる。
【００５０】
図４〜図２０は、図１に示したＤＲＡＭの製造プロセスを説明するための断面構造図である。図４〜図２０を参照して、以下に実施の形態１によるＤＲＡＭの製造プロセスについて説明する。
【００５１】
まず、図４に示すように、シリコン基板１のメモリセル部の主表面の所定領域に、分離領域２を形成する。この分離領域２は、トレンチ溝に酸化膜を埋込むトレンチ分離領域であってもよいし、ＬＯＣＯＳ酸化膜を用いた分離領域であってもよい。また、シリコン基板１の主表面上に、所定の間隔を隔ててゲート酸化膜３を形成するとともに、そのゲート酸化膜３上にそれぞれゲート電極４ａ〜４ｅを形成する。ゲート電極４ａ〜４ｅは、多結晶シリコン膜とその多結晶シリコン膜上に形成したタングステンシリサイド膜との２層構造を有するように構成してもよい。ゲート電極４ａ〜４ｅをマスクとして、シリコン基板１に不純物をイオン注入することによって、ソース／ドレイン領域６ａ〜６ｅを形成する。
【００５２】
また、ゲート電極４ａ〜４ｅの上部表面上にＴＥＯＳ酸化膜５を形成する。また、全面を覆うように１０〜２０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜７を形成した後、そのＴＥＯＳ酸化膜７上に３０〜５０ｎｍ程度の厚みを有するシリコン窒化膜８を形成する。この後、周辺回路部に位置するシリコン窒化膜８を異方性エッチングすることによって、図５に示されるような、シリコン窒化膜からなるサイドウォール９を形成する。そしてこのサイドウォール９をマスクとして周辺回路部のシリコン基板１の表面に不純物をイオン注入することによって、ＬＤＤ構造を有するソース／ドレイン領域６ｄおよび６ｅを形成する。
【００５３】
また、周辺回路部のＴＥＯＳ酸化膜５の上部表面上に、シリコン窒化膜からなる絶縁膜を５〜１０ｎｍ程度の膜厚で形成する。なお、この絶縁膜１０はＴＥＯＳ酸化膜によって形成してもよい。
【００５４】
この後、図６に示すように、ＢＰＳＧ酸化膜またはＰＳＧ酸化膜からなる層間絶縁膜１１を形成した後、ソース／ドレイン領域６ａ上に位置する層間絶縁膜１１の領域にキャパシタ用コンタクトホール１２を形成する。このキャパシタ用コンタクトホール１２は、まずシリコン窒化膜８をエッチングストッパ層として、たとえば、ＣＨＦ３ ／ＣＦ４ のエッチャントを用いて選択比１０〜２０以上で層間絶縁膜１１をエッチングすることにより形成する。これにより、自己整合的にキャパシタ用コンタクトホール１２が形成される。さらに、キャパシタ用コンタクトホール１２内に位置するシリコン窒化膜８を層間絶縁膜１１に対して選択的にエッチングできる条件で異方性エッチングする。この異方性エッチングは、たとえば、Ｆ系ガスをエッチャントとして選択比１０程度で行なう。さらに、ソース／ドレイン領域６ａ上のＴＥＯＳ酸化膜７を希フッ酸などを用いて除去する。この希フッ酸は、たとえば１／５０希釈ＨＦを用いる。これにより、図７に示されるような、層間絶縁膜１１の上面からソース／ドレイン領域６ａに至るキャパシタ用コンタクトホール１２が完成される。
【００５５】
この後、そのキャパシタ用コンタクトホール１２内を埋込むとともに層間絶縁膜１１の上部表面上に沿って延びる多結晶シリコン膜（図示せず）を形成した後、その多結晶シリコン膜をドライエッチングすることによって、プラグ電極１３を形成する。このプラグ電極１３は、キャパシタ用コンタクトホール１２内を充填するように形成する。
【００５６】
次に、図８に示すように、プラグ電極１３の上面上および層間絶縁膜１１の上面上に３０ｎｍ程度の厚みを有するＴＥＯＳ酸化膜１４を形成する。
【００５７】
次に、図９に示すように、シリコン窒化膜８および絶縁膜１０をエッチングストッパ層として、層間絶縁膜１１およびＴＥＯＳ酸化膜１４をエッチングすることによって、ビット線用コンタクトホール１５ａと、配線用コンタクトホール１５ｂおよび１５ｃとを自己整合的に形成する。このビット線用コンタクト１５ａの自己整合的開口法で用いるエッチングは、たとえば、ＣＨＦ３ ／ＣＦ４ のエッチャントを用いて選択比１０〜２０以上で行なう。
【００５８】
この後、ビット線用コンタクトホール１５ａ内に位置するシリコン窒化膜８と、配線用コンタクトホール１５ｂおよび１５ｃ内に位置する絶縁膜１０とを、層間絶縁膜１１に対してシリコン窒化膜８および絶縁膜１０を選択的にエッチングできる条件で異方性エッチングする。これにより、図１０に示されるような、ビット線用コンタクトホール１５ａと、配線用コンタクトホール１５ｂおよび１５ｃとが完成される。
【００５９】
その後、５０〜１００ｎｍ程度の厚みを有する多結晶シリコン膜と、５０〜１００ｎｍ程度の厚みを有するチタンシリサイド膜とからなる導電層（図示せず）、および、その上に１００〜２００ｎｍ程度の厚みを有するＴＥＯＳ酸化膜（図示せず）を形成した後、そのＴＥＯＳ酸化膜および導電層をパターニングする。これによって、図１０に示されるような、ビット線１６ａおよびその上のＴＥＯＳ酸化膜１７ａと、配線層１６ｂおよびその上のＴＥＯＳ酸化膜１７ｂとが形成される。
【００６０】
次に、図１１に示すように、全面を覆うようにＴＥＯＳ酸化膜１９を５０〜１００ｎｍ程度の厚みで形成した後、そのＴＥＯＳ酸化膜１９をドライエッチングすることによって、図１２に示されるような、ＴＥＯＳ酸化膜からなるサイドウォール酸化膜２０ａおよび２０ｂを形成する。
【００６１】
この後、図１３に示すように、５０ｎｍ程度の厚みでシリコン窒化膜２１を形成する。この後、図１４に示すように、シリコン窒化膜２１上にＢＰＳＧ酸化膜またはＴＥＯＳ酸化膜からなる絶縁膜２２を形成した後、シリコン窒化膜２１をエッチングストッパ層とする自己整合的コンタクト開口法によって、キャパシタホール２３を形成する。キャパシタホール２３の形成は、たとえば、ＣＨＦ３ ／ＣＦ４ をエッチャントとして、選択比を１０〜２０以上に設定したエッチングを用いて行なう。
【００６２】
そのキャパシタホール２３内に位置するシリコン窒化膜２１を絶縁膜２２に対して選択的にエッチングできる等方性エッチングによって除去する。この等方性エッチングは、たとえば熱リン酸を用いて選択比が５０程度で行なう。これにより、図１５に示すような構造が得られる。さらに、プラグ電極１３の上面を１／１００希釈ＨＦなどの希フッ酸を用いてクリーニングする。
【００６３】
この後、図１６に示すように、多結晶シリコン膜２４を１００ｎｍ程度の膜厚で形成した後、フォトレジスト２５をキャパシタホール２３内に埋込む。そして、層間絶縁膜２２上に位置する多結晶シリコン膜２４をドライエッチングにより除去することによって、図１７に示すような筒状のキャパシタ下部電極２４ａの形状が得られる。この後、層間絶縁膜２２を等方性エッチングにより除去することによって、図１８に示されるような構造が得られる。この層間絶縁膜２２のエッチングは、たとえば、１０：１の希釈ＨＦによって行なう。
【００６４】
次に、全面を覆うようにキャパシタ誘電体膜２６および多結晶シリコン膜２７を形成する。キャパシタ誘電体膜２６としては、たとえば、シリコン酸化窒化膜を用いてもよいし、Ｔａ２ Ｏ５ 膜などの高誘電体膜を用いてもよい。図１９に示した状態から、パターニングを行なうことによって、図２０に示すような多結晶シリコン膜からなるキャパシタ上部電極２７ａを形成することができる。
【００６５】
この後、図１に示すように、全面にＴＥＯＳ酸化膜またはＢＰＳＧ酸化膜などからなる層間絶縁膜２８を形成した後、その層間絶縁膜２８のメモリセル部の上部表面上にメタル配線３０を所定の間隔を隔てて形成する。また、周辺回路部に位置する層間絶縁膜２８およびＴＥＯＳ酸化膜１７ｂにコンタクトホールを形成した後、そのコンタクトホール内で配線層１６ｂに電気的に接続されるとともに層間絶縁膜２８の上部表面上に沿って延びるメタル配線層２９を形成する。このようにして、図１に示した実施の形態１によるＤＲＡＭが完成される。
【００６６】
（実施の形態２）
図２１は、本発明の実施の形態２によるＤＲＡＭを示した断面図である。図２１を参照して、この実施の形態２によるＤＲＡＭでは、プラグ電極１３およびビット線１６ａについては実施の形態１による構造と同様の構造を有している。しかし、この実施の形態２では、キャパシタ構造が実施の形態１による構造とは異なる。
【００６７】
具体的には、この実施の形態２の構造では、プラグ電極１３の上部表面に直接キャパシタ下部電極部４３ｂが接続されているのではなく、キャパシタ下部電極部４３ｂとプラグ電極１３との間にキャパシタコンタクト部４３ａが介在されている。キャパシタコンタクト部４３ａとキャパシタ下部電極４３ｂとは一体的に形成されている。
【００６８】
また、シリコン窒化膜２１ａは、層間絶縁膜１１の上部表面上と、ＴＥＯＳ酸化膜１７ａの上部表面上とに形成されている。また、シリコン窒化膜２１ａ上にはＴＥＯＳ酸化膜と、ＢＰＳＧ酸化膜またはＰＳＧ酸化膜との積層膜からなる層間絶縁膜４２が形成されている。層間絶縁膜４２と、シリコン窒化膜２１ａと、サイドウォール酸化膜２０ａと、ＴＥＯＳ酸化膜１４とによって、第２のキャパシタ用コンタクトホール４１が形成されている。また、第２のキャパシタ用コンタクトホール４１の、ビット線１６ａの側端部上に位置する領域には凹部４１ａが形成されている。その第２のキャパシタ用コンタクトホール４１およびその凹部４１ａを充填するようにキャパシタコンタクト部４３ａが形成されている。
【００６９】
そしてそのキャパシタコンタクト部４３ａの上部と一体的に、層間絶縁膜４２の上部表面上に沿って延びるキャパシタ下部電極部４３ｂが形成されている。またキャパシタ下部電極部４３ｂの両側端部に接触するように、上方に向かって延びる多結晶シリコン膜からなるサイドウォール４６が形成されている。キャパシタ下部電極部４３ｂとサイドウォール４６とによってキャパシタ下部電極が構成される。キャパシタ下部電極部４３ｂおよびサイドウォール４６を覆うようにキャパシタ誘電体膜４６が形成されており、そのキャパシタ誘電体膜４６を覆うように多結晶シリコン膜からなるキャパシタ上部電極４８が形成されている。
【００７０】
また、周辺回路部では、ＴＥＯＳ酸化膜１７ｂとサイドウォール酸化膜２０ｂとを覆うように層間絶縁膜４２が形成されており、その層間絶縁膜４２上に層間絶縁膜２８が形成されている。層間絶縁膜２８、４２およびＴＥＯＳ酸化膜１７ｂの所定領域にはコンタクトホールが設けられており、そのコンタクトホールを介して、配線層１６ｂに電気的に接続するようにメタル配線２９が形成されている。
【００７１】
ここで、この実施の形態２では、上述した実施の形態１と同様、ビット線用コンタクトホール１５ａと同じアスペクト比で第１のキャパシタ用コンタクトホール１２を形成することができるので、その第１のキャパシタ用コンタクトホール１２の形成の際に、シリコン窒化膜８を用いた自己整合的コンタクト開口法を用いることができる。さらに、キャパシタ用コンタクトホールを、第１のキャパシタ用コンタクトホール１２とその上方の第２のキャパシタ用コンタクトホール４１との２段階に分けることによって、第２のキャパシタ用コンタクトホール４１のアスペクト比を小さくすることができる。これにより、第２のキャパシタ用コンタクトホール４１も、シリコン窒化膜２１ａをエッチングストッパ層とした自己整合的開口法によって形成することができる。
【００７２】
このように、この実施の形態２では、第１のキャパシタ用コンタクトホール１２と第２のキャパシタ用コンタクトホール４１との両方をシリコン窒化膜８および２１ａを用いた自己整合的開口法によって形成することができるので、従来の径縮小プロセスによってキャパシタ用コンタクトホールを形成する場合に比べて、製造方法を簡素化することができる。また、メモリセルサイズが縮小化されたとしても容易に第１のキャパシタ用コンタクトホール１２および第２のキャパシタ用コンタクトホール４１を形成することができる。
【００７３】
また、この実施の形態２の構造では、キャパシタコンタクト部４３ａが、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して、ビット線１６ａの側面および上面を覆うように形成されているので、隣接するビット線１６ａ間のビット配線容量を低減することができる。これにより、メモリセルからのデータの読出およびメモリセルへのデータの書込速度の低下を防止することができ、アクセス速度を向上させることができる。
【００７４】
また、この実施の形態２の構造では、上記した実施の形態１と同様、ソース／ドレイン領域６ａに接続されるプラグ電極１３の底面の平面積よりも、キャパシタ下部電極２４ａに接続されるプラグ電極１３の上面の平面積の方が大きくなるように形成されている。このため、プラグ電極１３の上面に接続するようにキャパシタ下部電極２４ａを形成する際に、重ね合わせずれの余裕を大きく取ることができ、その結果キャパシタ下部電極２４ａの形成プロセスが容易になるという効果を奏する。
【００７５】
図２２〜図３０は、図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。以下に、図２２〜図３０を用いて実施の形態２による製造プロセスについて説明する。
【００７６】
まず、図４〜図１３に示した実施の形態１による製造プロセスと同様のプロセスを用いて、シリコン窒化膜２１までを形成する。この後、周辺回路部に位置するシリコン窒化膜２１を除去することによって、図２２に示されるような形状が得られる。
【００７７】
次に、図２３に示すように、ＢＰＳＧ酸化膜またはＰＳＧ酸化膜と、その上のＴＥＯＳ酸化膜との積層膜からなる層間絶縁膜４２を形成する。その場合のＴＥＯＳ酸化膜は１０〜２０ｎｍ程度の厚みで形成する。その後、層間絶縁膜４２のプラグ電極１３の上方に位置する領域を、下層のシリコン窒化膜２１をエッチングストッパ層としてエッチングする。この場合のエッチングは、ＣＨＦ３ ／ＣＦ４ をエッチャントとして、選択比を１０〜２０以上として行なう。これにより、キャパシタ用コンタクトホール４１が自己整合的に形成される。
【００７８】
この後、シリコン窒化膜２１を層間絶縁膜４２に対して選択的にエッチングすることが可能な等方性エッチングを用いて、シリコン窒化膜２１をエッチングする。この等方性エッチングは、たとえば熱リン酸を用いて選択比５０程度で行なう。このような等方性エッチングによって、形成されるシリコン窒化膜２１ａは、図２４に示すように、層間絶縁膜４２に対して大きく後退した形状になる。つまり、ビット線１６ａの側端部上方に凹部４１ａが形成された形状になる。この後、プラグ電極１３の上面を希フッ酸などでクリーニングする。このクリーニングは、たとえば１／１００希釈ＨＦを用いて行なう。
【００７９】
この後、図２５に示すように、多結晶シリコン膜４３を形成する。この多結晶シリコン膜４３は、第２のキャパシタ用コンタクトホール４１およびその凹部４１ａを埋込むとともに、層間絶縁膜４２の上部表面上に延びるように形成する。その後、多結晶シリコン膜４３上に５０〜１００ｎｍ程度の厚みを有するＢＰＳＧ酸化膜（図示せず）を形成した後、そのＢＳＰＧ酸化膜と多結晶シリコン膜４３とをパターニングすることによって、図２６に示されるようなキャパシタコンタクト部４３ａと、キャパシタ下部電極部４３ｂと、そのキャパシタ下部電極部４３ｂ上のＢＰＳＧ酸化膜４４とが得られる。
【００８０】
この後、層間絶縁膜４２およびＢＰＳＧ酸化膜４４を覆うように、５０〜１００ｎｍ程度の厚みを有する多結晶シリコン膜４５を形成する。その多結晶シリコン膜４５を異方性エッチングすることによって、図２７に示されるような、キャパシタ下部電極を構成する、多結晶シリコン膜からなるサイドウォール４６が形成される。このサイドウォール４６と、キャパシタ下部電極部４３ｂとによって、筒状のキャパシタ下部電極が構成される。この後、ＢＰＳＧ酸化膜４４を気相ＨＦを用いて、下層の層間絶縁膜４２とキャパシタ下部電極（４６，４３ｂ）とに対して高選択比のエッチング（選択比１０００程度）を行なう。これにより、ＢＰＳＧ酸化膜４４を除去し、図２８に示された構造が得られる。
【００８１】
次に、図２９に示すように、キャパシタ下部電極部４３ｂおよびサイドウォール４６を覆うようにキャパシタ誘電体膜４７を形成した後、そのキャパシタ誘電体膜４７を覆うように多結晶シリコン膜からなるキャパシタ上部電極４８を形成する。キャパシタ誘電体膜としては、シリコン酸化窒化膜などの誘電体膜や、Ｔａ２ Ｏ５ 膜などの高誘電体膜を用いる。この後、キャパシタ上部電極４８とキャパシタ誘電体膜４７とをパターニングすることによって、図３０に示されるような形状のキャパシタ上部電極４８が得られる。
【００８２】
この後、図２１に示したように、キャパシタ上部電極４８を覆うように層間絶縁膜２８を形成した後、その層間絶縁膜２８の上部表面上のメモリセル部にメタル配線３０を所定の間隔を隔てて形成する。また、周辺回路部の層間絶縁膜２８、４２およびＴＥＯＳ酸化膜１７ｂにコンタクトホールを形成した後、そのコンタクトホールを介して配線層１６ｂに電気的に接続するようにメタル配線２９を形成する。このようにして、実施の形態２によるＤＲＡＭが形成される。
【００８３】
（実施の形態３）
図３１は、本発明の実施の形態３によるＤＲＡＭを示した断面図である。図３１を参照して、この実施の形態３では、キャパシタ下部電極５４ａを、上述した実施の形態１および２の筒状構造ではなく、単純スタック型の構造にしている。さらに、キャパシタ下部電極５４ａの表面を凹凸を有するように粗面化している。これにより、キャパシタ下部電極５４ａの表面積が増加し、その結果キャパシタ容量を増加させることができる。なお、キャパシタ下部電極５４ａ上にはキャパシタ誘電体膜５６を介してキャパシタ上部電極５７ａが形成されている。
【００８４】
表面に凹凸を有するキャパシタ下部電極５４ａは以下の方法により形成する。すなわち、高真空（〜１０−６Ｔｏｒｒ）下においてジシラン（Ｓｉ２ Ｈ６ ）やシラン（ＳｉＨ４ ）ガスを流すことによって、多結晶シリコン膜上に選択的に多結晶シリコン粒を選択成長させる。これにより、図３１に示すような凹凸形状を有するキャパシタ下部電極５４ａを形成することが可能となる。
【００８５】
なお、この実施の形態３の構造においても、上述した実施の形態１と同様、プラグ電極１３を介してキャパシタ下部電極５４ａがソース／ドレイン領域６ａに電気的に接続される構造を有している。このため、実施の形態１と同様、キャパシタ用コンタクトホール１２をビット線用コンタクトホール１５ａと同じアスペクト比で形成することができ、その結果、シリコン窒化膜８をエッチングストッパ層とする自己整合的開口法によって、キャパシタ用コンタクトホール１２を形成することができる。これにより、キャパシタ用コンタクトホールを径縮小プロセスによって形成する場合に比べて、製造プロセスを簡略化することができる。また、キャパシタ下部電極５４ａがビット線１６ａの側部および上部を、サイドウォール酸化膜２０ａおよびＴＥＯＳ酸化膜１７ａを介して覆うように形成されているので、隣接するビット線１６ａ間のビット配線容量を低減することができる。これにより、動作速度の低下を防止することができる。
【００８６】
（実施の形態４）
図３２は、本発明の実施の形態４によるＤＲＡＭを示した断面図である。図３２を参照して、この実施の形態４は、図１に示した実施の形態１と基本的には同じ構造を有している。この実施の形態３の構造が実施の形態１と異なるのは、実施の形態３ではキャパシタ下部電極６４ａの表面が凹凸形状を有していることである。この凹凸形状を有するキャパシタ上部電極６４ａを覆うようにキャパシタ誘電体膜６６を介してキャパシタ上部電極６７ａが形成されている。このようにキャパシタ下部電極６４ａの表面を粗面化して凹凸形状に形成することによって、キャパシタ容量を増大させることができる。キャパシタ下部電極６４ａの表面を粗面化する方法は、上記した実施の形態３の方法と同様な方法を用いる。
【００８７】
この実施の形態４による構造も、基本的には実施の形態１の構造と同様の構造を有しているので、実施の形態１と同様、キャパシタ用コンタクトホールの形成プロセスを容易にすることができるとともに、読出および書込動作の速度が低下するのを防止することができる。
【００８８】
（実施の形態５）
図３３は、本発明の実施の形態５によるＤＲＡＭを示した断面図である。図３３を参照して、この実施の形態５では、図２１に示した実施の形態２のキャパシタ部分の構造の変形例である。具体的には、この実施の形態５では、キャパシタコンタクト部７６ａの上方に位置するキャパシタ下部電極部７６ｂが、筒状構造ではなく単純スタック型の構造を有している。そしてそのキャパシタ下部電極部７６ｂの表面は凹凸形状に形成されている。そのキャパシタ下部電極部７６ｂを覆うようにキャパシタ誘電体膜７７を介してキャパシタ上部電極７８が形成されている。このようにキャパシタ下部電極部７６ｂの表面を凹凸形状に形成することによって、キャパシタ容量を増大することができる。
【００８９】
また、この実施の形態５では、上述した実施の形態２と同様、キャパシタコンタクト部７６ａがビット線１６ａの側面および上面を覆うように形成されているので、ビット線１６ａ間のビット配線容量を低減することができ、その結果、データの読出および書込動作速度を向上させることができる。また、プラグ電極を設けることによって、第１のキャパシタ用コンタクトホール１２と第２のキャパシタ用コンタクトホール４１とをアスペクト比が小さくなるようにすることができる。これにより、第１のキャパシタ用コンタクトホール１２と第２のキャパシタ用コンタクトホール４１とを、窒化膜８および２１ａをそれぞれ用いた自己整合的開口法によって形成することができる。これにより、径縮小プロセスによってキャパシタ用コンタクトホールを形成する場合に比べて製造プロセスを簡略化することができる。
【００９０】
（実施の形態６）
図３４は、本発明の実施の形態６によるＤＲＡＭを示した断面図である。図３４を参照して、この実施の形態６では、図２１に示した実施の形態２とほぼ同様の構造を有している。ただし、この実施の形態６では、キャパシタコンタクト部８５ａと一体的に形成されたキャパシタ下部電極部８５ｂの表面と、多結晶シリコン膜からなるサイドウォール８６の表面とが凹凸形状を有するように形成されている。そして、そのキャパシタ下部電極部８５ｂおよびサイドウォール８６を覆うようにキャパシタ誘電体膜８７を介してキャパシタ上部電極８８が形成されている。このようにキャパシタ下部電極を構成するキャパシタ下部電極部８５ｂおよびサイドウォール８６の表面を凹凸形状に形成することによって、キャパシタ容量を増大させることができる。
【００９１】
また、この実施の形態６では、実施の形態２の構造と同様、第１のキャパシタ用コンタクトホール１２および第２のキャパシタ用コンタクトホール４１をともに、シリコン窒化膜８および２１ａを用いた自己整合的開口法により形成することができる。これにより、製造プロセスを簡略化することができる。また、隣接するビット線１６ａ間の配線容量も低減することができ、これにより動作速度を向上させることができる。
【００９２】
【発明の効果】
以上のように、請求項１〜３に記載の半導体装置によれば、製造プロセスを簡略化することができるとともにビット配線容量を低減することができる。また、請求項４に記載の半導体装置では、さらにキャパシタ容量を増大することができる。また、請求項５に記載の半導体装置では、キャパシタ用コンタクトホールを容易に形成することができる。さらに、請求項６および７に記載の半導体装置の製造方法では、キャパシタ用コンタクトホールを、シリコン窒化膜を用いた自己整合的開口法によって容易に形成することができるとともに、ビット配線容量を低減し得る半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＤＲＡＭを示した断面図である。
【図２】図１に示したＤＲＡＭのメモリセル部の１／４ピッチのレイアウト図である。
【図３】図１に示したＤＲＡＭのメモリセル部の１／２ピッチのレイアウト図である。
【図４】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図５】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図６】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図７】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図８】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図９】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１０】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１１】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１２】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１３】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１４】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１５】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１６】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１７】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１８】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図１９】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２０】図１に示した実施の形態１によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２１】本発明の実施の形態２によるＤＲＡＭを示した断面図である。
【図２２】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２３】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２４】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２５】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２６】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２７】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２８】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図２９】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図３０】図２１に示した実施の形態２によるＤＲＡＭの製造プロセスを説明するための断面図である。
【図３１】本発明の実施の形態３によるＤＲＡＭを示した断面図である。
【図３２】本発明の実施の形態４によるＤＲＡＭを示した断面図である。
【図３３】本発明の実施の形態５によるＤＲＡＭを示した断面図である。
【図３４】本発明の実施の形態６によるＤＲＡＭを示した断面図である。
【図３５】従来のＤＲＡＭを示した断面図である。
【図３６】図３５に示した従来のＤＲＡＭのメモリセル部の１／２ピッチのレイアウト図である。
【図３７】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図３８】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図３９】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４０】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４１】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４２】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４３】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４４】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４５】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４６】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４７】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４８】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図４９】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５０】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５１】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５２】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【図５３】図３５に示した従来のＤＲＡＭの製造プロセスを説明するための断面図である。
【符号の説明】
１ シリコン基板、６ａ，６ｂ ソース／ドレイン領域、８，２１ａ シリコン窒化膜、１１ 層間絶縁膜、１２ 第１のキャパシタ用コンタクトホール、１３ プラグ電極、１５ａ ビット線用コンタクトホール、１６ａ ビット線、１７ａ ＴＥＯＳ酸化膜、２０ａ サイドウォール酸化膜、２４ａ キャパシタ下部電極、２６ キャパシタ誘電体膜、２７ａ キャパシタ上部電極。
Claims (5)
- 半導体領域の主表面にチャネル領域を挟むように間隔を隔てて形成された１対の第１および第２のソース／ドレイン領域と、
前記チャネル領域上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜からなる第１のエッチングストッパ層と、
前記第１のエッチングストッパ層上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜および前記第１のエッチングストッパ層の前記第１のソース／ドレイン領域上に位置する領域に形成されたビット線用開口と、
前記第１の層間絶縁膜および前記第１のエッチングストッパ層の前記第２のソース／ドレイン領域上に位置する領域に形成された第１のキャパシタ用開口と、
前記第１のキャパシタ用開口を介して前記第２のソース／ドレイン領域に接続されるとともに、前記第１のキャパシタ用開口を充填するように形成され、底面の平面積よりも上面の平面積の方が大きいプラグ電極と、
前記第１の層間絶縁膜上および前記プラグ電極の前記第１の層間絶縁膜に隣接する領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記ビット線用開口を介して前記第１のソース／ドレイン領域に接続されたビット線と、
前記プラグ電極の上面に電気的に接続された垂直方向に延びるキャパシタコンタクト部と、前記キャパシタコンタクト部の上部と一体的に形成された水平方向に延びるキャパシタ下部電極とを有する導電層とを備え、
前記導電層のキャパシタコンタクト部は、第２の絶縁膜を介して前記ビット線の上面および側面を覆うように形成されており、
前記第１の層間絶縁膜上と前記第２の絶縁膜上とに形成された絶縁膜からなる第２のエッチングストッパ層と、
前記第２のエッチングストッパ層上に形成された第２の層間絶縁膜と、
前記第１のキャパシタ用開口に達するように、前記第２の層間絶縁膜と前記第２のエッチングストッパ層とに形成された第２のキャパシタ用開口とをさらに備え、
前記第２の層間絶縁膜と前記第２の絶縁膜との間に位置する前記第２のエッチングストッパ層の、前記第２のキャパシタ用開口側の端部が除去されて、前記ビット線の上部側端部の上方に位置する領域に凹部が形成され、
前記キャパシタコンタクト部は、前記第２のキャパシタ用開口内および前記凹部内に充填されて前記ビット線の上方に延びるように形成されており、前記キャパシタ下部電極は、前記第２の層間絶縁膜の上面に沿って延びるように形成されている、半導体装置。 - 前記第２の絶縁膜は、
前記ビット線の上面上に接触して形成された上部絶縁膜と、
前記ビット線の側面と前記上部絶縁膜の側面とに接触して形成されたサイドウォール絶縁膜とを含み、
前記ビット線の上面は前記プラグ電極の上面よりも上方に位置している、請求項１に記載の半導体装置。 - 前記キャパシタ下部電極の表面は凹凸形状を有している、請求項１に記載の半導体装置。
- 前記第２の絶縁膜は酸化膜である、請求項１〜３のいずれか１項に記載の半導体装置。
- 半導体領域の主表面に、１対の第１および第２のソース／ドレイン領域とゲート電極とを形成する工程と、
前記ゲート電極を覆うように第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する工程と、
前記第１のシリコン窒化膜をエッチングストッパ層として、前記第１の層間絶縁膜の前記第１のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第１の開口を形成する工程と、
前記第１の開口内の前記第１のシリコン窒化膜をエッチングすることにより、前記第１の層間絶縁膜の上面から前記第１のソース／ドレイン領域にまで達する第１のキャパシタ用開口を形成する工程と、
前記第１のキャパシタ用開口を充填するとともに、前記第１のソース／ドレイン領域に電気的に接続するようにプラグ電極を形成する工程と、
前記第１のシリコン窒化膜をエッチングストッパ層として、前記第１の層間絶縁膜の前記第２のソース／ドレイン領域の上方に位置する領域をエッチングすることにより第２の開口を形成する工程と、
前記第２の開口内の前記第１のシリコン窒化膜をエッチングすることにより前記第１の層間絶縁膜の上面から前記第２のソース／ドレイン領域にまで達するビット線用開口を形成する工程と、
前記ビット線用開口を介して前記第２のソース／ドレイン領域に電気的に接続されるとともに前記第１の層間絶縁膜上に延びるビット線を形成する工程と、
前記ビット線の上面および側面を覆うように第２の絶縁膜を形成する工程と、
前記第１の層間絶縁膜と前記第２の絶縁膜とを覆うように第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜上にシリコン酸化膜からなる第２の層間絶縁膜を形成する工程と、
前記第２のシリコン窒化膜をエッチングストッパ層として、前記第２の層間絶縁膜の前記プラグ電極の上方に位置する領域をエッチングすることにより第３の開口を形成する工程と、
前記第３の開口内の前記第２のシリコン窒化膜をエッチングすることにより、前記第２の層間絶縁膜の上面から前記プラグ電極の上面にまで達する第２のキャパシタ用開口を形成するとともに、前記第２のキャパシタ用開口の前記ビット線の上部側端部の上方に位置する領域に凹部を形成する工程と、
前記凹部および前記第２のキャパシタ用開口を充填するキャパシタコンタクト部と、前記第２の層間絶縁膜の上面上に延びるキャパシタ下部電極とを有する導電層を形成する工程とを備えた、半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12525797A JP3577195B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置およびその製造方法 |
| TW086112729A TW346680B (en) | 1997-05-15 | 1997-09-04 | Semiconductor device and process for producing the same |
| DE19750918A DE19750918B4 (de) | 1997-05-15 | 1997-11-17 | Halbleitereinrichtung mit Bitleitung und Kondensatorelektrode und zugehöriges Herstellungsverfahren |
| US08/975,160 US6194757B1 (en) | 1997-05-15 | 1997-11-20 | Semiconductor device having contact hole and method of manufacturing the same |
| KR1019970063474A KR100261647B1 (ko) | 1997-05-15 | 1997-11-27 | 반도체 장치 및 그 제조 방법 |
| CNB981040330A CN1292483C (zh) | 1997-05-15 | 1998-01-27 | 半导体器件及其制造方法 |
| US09/756,122 US6472704B2 (en) | 1997-05-15 | 2001-01-09 | Semiconductor device having contact hole and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12525797A JP3577195B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321815A JPH10321815A (ja) | 1998-12-04 |
| JP3577195B2 true JP3577195B2 (ja) | 2004-10-13 |
Family
ID=14905631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12525797A Expired - Fee Related JP3577195B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6194757B1 (ja) |
| JP (1) | JP3577195B2 (ja) |
| KR (1) | KR100261647B1 (ja) |
| CN (1) | CN1292483C (ja) |
| DE (1) | DE19750918B4 (ja) |
| TW (1) | TW346680B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6174767B1 (en) * | 1998-05-11 | 2001-01-16 | Vanguard International Semiconductor Corporation | Method of fabrication of capacitor and bit-line at same level for 8F2 DRAM cell with minimum bit-line coupling noise |
| JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000200886A (ja) | 1999-01-07 | 2000-07-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000208728A (ja) * | 1999-01-18 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6358793B1 (en) * | 1999-02-26 | 2002-03-19 | Micron Technology, Inc. | Method for localized masking for semiconductor structure development |
| JP4260275B2 (ja) * | 1999-03-18 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| KR100319166B1 (ko) * | 1999-12-28 | 2001-12-29 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| JP3953715B2 (ja) * | 2000-07-31 | 2007-08-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6794694B2 (en) * | 2000-12-21 | 2004-09-21 | Agere Systems Inc. | Inter-wiring-layer capacitors |
| CN1324671C (zh) * | 2002-09-06 | 2007-07-04 | 旺宏电子股份有限公司 | 波浪状电容器及其制造方法 |
| US20050009269A1 (en) * | 2003-05-21 | 2005-01-13 | Hiroki Shinkawata | Semiconductor device and method of manufacturing semiconductor device |
| US20050110083A1 (en) * | 2003-11-21 | 2005-05-26 | Gammel Peter L. | Metal-oxide-semiconductor device having improved gate arrangement |
| US8125018B2 (en) * | 2005-01-12 | 2012-02-28 | Spansion Llc | Memory device having trapezoidal bitlines and method of fabricating same |
| EP1854138A2 (en) * | 2005-02-18 | 2007-11-14 | Nxp B.V. | Embedded dram with increased capacitance and method of manufacturing same |
| KR100799125B1 (ko) * | 2006-05-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 캐패시터를 구비한 반도체 소자의 제조방법 |
| JP2009231592A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2009245503A (ja) * | 2008-03-31 | 2009-10-22 | Nec Electronics Corp | 半導体記憶装置 |
| JP2010205908A (ja) * | 2009-03-03 | 2010-09-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR101948818B1 (ko) * | 2012-10-23 | 2019-04-25 | 삼성전자주식회사 | 하이브리드 구조의 커패시터를 갖는 반도체 소자 및 그 제조방법 |
| US8779546B1 (en) * | 2013-03-07 | 2014-07-15 | Sony Corporation | Semiconductor memory system with bit line and method of manufacture thereof |
| JP2016033968A (ja) * | 2014-07-31 | 2016-03-10 | マイクロン テクノロジー， インク． | 半導体装置の製造方法 |
| CN108269807B (zh) * | 2017-01-03 | 2021-06-22 | 联华电子股份有限公司 | 半导体元件的制作方法 |
| CN108511440B (zh) | 2017-02-24 | 2020-12-01 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
| US11393821B1 (en) | 2021-01-04 | 2022-07-19 | Winbond Electronics Corp. | Semiconductor device and manufacturing method thereof |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136369A (ja) | 1991-11-13 | 1993-06-01 | Sharp Corp | 半導体メモリの製造方法 |
| JPH06260609A (ja) | 1992-06-10 | 1994-09-16 | Mitsubishi Electric Corp | 筒型キャパシタを有する半導体記憶装置およびその製造方法 |
| KR940016805A (ko) * | 1992-12-31 | 1994-07-25 | 김주용 | 반도체 소자의 적층 캐패시터 제조 방법 |
| US5338700A (en) | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| JPH08167700A (ja) | 1994-12-09 | 1996-06-25 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
| JPH08260609A (ja) | 1995-03-28 | 1996-10-08 | Mitsui Eng & Shipbuild Co Ltd | 開閉屋根及び屋根体の格納方法 |
| US5602051A (en) * | 1995-10-06 | 1997-02-11 | International Business Machines Corporation | Method of making stacked electrical device having regions of electrical isolation and electrical connection on a given stack level |
| US5710073A (en) * | 1996-01-16 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method for forming interconnections and conductors for high density integrated circuits |
| JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPH1065118A (ja) * | 1996-08-19 | 1998-03-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5780339A (en) * | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
| JPH10308498A (ja) | 1997-05-08 | 1998-11-17 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-05-15 JP JP12525797A patent/JP3577195B2/ja not_active Expired - Fee Related
- 1997-09-04 TW TW086112729A patent/TW346680B/zh not_active IP Right Cessation
- 1997-11-17 DE DE19750918A patent/DE19750918B4/de not_active Expired - Fee Related
- 1997-11-20 US US08/975,160 patent/US6194757B1/en not_active Expired - Fee Related
- 1997-11-27 KR KR1019970063474A patent/KR100261647B1/ko not_active IP Right Cessation
-
1998
- 1998-01-27 CN CNB981040330A patent/CN1292483C/zh not_active Expired - Fee Related
-
2001
- 2001-01-09 US US09/756,122 patent/US6472704B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010015452A1 (en) | 2001-08-23 |
| US6194757B1 (en) | 2001-02-27 |
| KR100261647B1 (ko) | 2000-07-15 |
| CN1199929A (zh) | 1998-11-25 |
| DE19750918A1 (de) | 1998-11-19 |
| DE19750918B4 (de) | 2004-07-15 |
| TW346680B (en) | 1998-12-01 |
| JPH10321815A (ja) | 1998-12-04 |
| CN1292483C (zh) | 2006-12-27 |
| KR19980086443A (ko) | 1998-12-05 |
| US6472704B2 (en) | 2002-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3577195B2 (ja) | 半導体装置およびその製造方法 | |
| KR100503519B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6720269B2 (en) | Semiconductor device having a self-aligned contact structure and methods of forming the same | |
| US20070281461A1 (en) | Semiconductor device having a contact structure with a contact spacer and method of fabricating the same | |
| US7547938B2 (en) | Semiconductor devices having elongated contact plugs | |
| JPH05267614A (ja) | パラレル環状リングとの間の電気的連絡に有効なセンターフィンから成る記憶ノードキャパシタプレートを具備する縦型平行セルキャパシタの製法 | |
| KR100583965B1 (ko) | 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자 | |
| JPH0997880A (ja) | 半導体記憶装置とその製造方法 | |
| JP2001102550A (ja) | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 | |
| JP2004023098A (ja) | 半導体素子の製造方法 | |
| JP2000082800A (ja) | Ｄｒａｍキャパシタ・ストラップ | |
| JP2002359297A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
| JP2004040095A (ja) | Ｄｒａｍセルおよびその形成方法 | |
| KR0138317B1 (ko) | 반도체장치 커패시터 제조방법 | |
| JPH06196569A (ja) | 集積半導体回路の接触孔形成方法 | |
| JP4391060B2 (ja) | 集積回路メモリ素子及びその製造方法 | |
| JP2000208729A5 (ja) | ||
| US6066548A (en) | Advance metallization process | |
| US7473954B2 (en) | Bitline of semiconductor device having stud type capping layer and method for fabricating the same | |
| JPH077088A (ja) | 半導体装置のキャパシタおよびその製造方法 | |
| US20030116798A1 (en) | Semiconductor device having trench capacitor and method for fabricating the same | |
| KR20000027650A (ko) | 반도체 소자의 제조방법 | |
| JPH1056150A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2000068475A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1168067A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040709 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |