JP4897201B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4897201B2 JP4897201B2 JP2004162340A JP2004162340A JP4897201B2 JP 4897201 B2 JP4897201 B2 JP 4897201B2 JP 2004162340 A JP2004162340 A JP 2004162340A JP 2004162340 A JP2004162340 A JP 2004162340A JP 4897201 B2 JP4897201 B2 JP 4897201B2
- Authority
- JP
- Japan
- Prior art keywords
- plug
- insulating film
- conductive
- plugs
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 149
- 239000003990 capacitor Substances 0.000 claims description 115
- 239000000758 substrate Substances 0.000 claims description 36
- 238000009792 diffusion process Methods 0.000 claims description 20
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 62
- 238000004519 manufacturing process Methods 0.000 description 49
- 238000000034 method Methods 0.000 description 29
- 230000008569 process Effects 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 230000008859 change Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000010276 construction Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000006260 foam Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 229920005672 polyolefin resin Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
図1は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図1に示した半導体装置は、シリコン基板101の素子形成面に、メモリ部102とロジック部104とが混載されている。ロジック部104の一部に孤立部106が形成されており、孤立部106は孤立プラグ108を有する。孤立部106および孤立プラグ108の構成については後述する。
(i)第一配線143に接続していないロジック用トランジスタ接続プラグ119、第一の配線接続プラグ147、および第二の配線接続プラグ139(図1、図2、図3および図9参照);
(ii)容量素子130およびビット線127のいずれにも接続していないメモリ用トランジスタ接続プラグ117(図2、図3、および図9参照);
(iii)容量素子130に接続していない容量コンタクトプラグ145(図2参照);ならびに
(iv)ビット線127に接続していないビットコンタクトプラグ123(図9参照);
を指す。孤立プラグ108は、容量素子130、ビット線127、および第一配線143のいずれにも接続しておらず、また、他の配線にも接続しておらず、回路を構成しないプラグである。また、孤立部106は、孤立プラグ108およびその上下の領域を指す。
図1に示した半導体装置100の製造においては、第四の絶縁膜129を形成する工程またはそれ以前の工程で、半導体装置110の製造を休止しておくことができる。そして、メモリ部102およびロジック部104に形成される第二の配線接続プラグ139、容量素子130、および第一配線143の配置や形状が決定された段階で、製造を再開することができる。
図2は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図2の半導体装置110の基本構成は図1に示した半導体装置100と同様であるが、メモリ部102およびロジック部104に孤立プラグ108が形成されている点が異なる。
本実施形態は、メモリ部102およびロジック部104にそれぞれ孤立プラグ108が存在している半導体装置の別の構成に関する。図3の半導体装置112の基本構成は図1に示した半導体装置100と同様であるが、メモリ部102およびロジック部104に孤立プラグ108が形成されている点が異なる。
以上の実施形態に記載の半導体装置においては、容量素子130がビット線127の上部に設けられていたが、ビット線127を容量素子130の上部に設けることもできる。
101 シリコン基板
102 メモリ部
103 素子分離領域
104 ロジック部
105 拡散層
106 孤立部
107 ゲート酸化膜
108 孤立プラグ
109 ゲート電極
110 半導体装置
111 メモリ用トランジスタ
112 半導体装置
113 ロジック用トランジスタ
115 第一の絶縁膜
117 メモリ用トランジスタ接続プラグ
119 ロジック用トランジスタ接続プラグ
121 第二の絶縁膜
123 ビットコンタクトプラグ
124 コンタクトプラグ
125 ビット線層
127 ビット線
128 第三の絶縁膜
129 第四の絶縁膜
130 容量素子
131 下部電極
133 容量膜
135 上部電極
137 第五の絶縁膜
139 配線接続プラグ
141 第一配線層
143 第一配線
145 容量コンタクトプラグ
147 配線接続プラグ
149 保護フィルム
151 容量素子用接続孔
Claims (12)
- 半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、
前記メモリ部は、
前記半導体基板上に設けられた第一のトランジスタと、
前記第一のトランジスタを覆う第一の絶縁膜と、
前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、
前記第一の絶縁膜の上部に設けられた容量素子と、
前記第一の絶縁膜の上部に設けられたビット線と、
を有し、
前記ロジック部は、
前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、
前記第二の導電プラグの上部に設けられた上部配線と、
を有し、
複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものを含み、
複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものと、前記容量素子および前記ビット線のいずれにも接続されていない孤立プラグとを含み、
前記メモリ部または前記ロジック部に複数の前記孤立プラグが設けられ、複数の前記孤立プラグが前記第一または前記第二の導電プラグを含むとともにそれぞれ絶縁膜中の異なる位置で終端していることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、
前記メモリ部は、
前記半導体基板上に設けられた第一のトランジスタと、
前記第一のトランジスタを覆う第一の絶縁膜と、
前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、
前記第一の絶縁膜の上部に設けられた容量素子と、
前記第一の絶縁膜の上部に設けられたビット線と、
を有し、
前記ロジック部は、
前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、
前記第二の導電プラグの上部に設けられた上部配線と、
を有し、
複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものとを含み、
複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含み、
前記メモリ部または前記ロジック部に複数の前記孤立プラグが設けられ、複数の前記孤立プラグが前記第一または前記第二の導電プラグを含むとともにそれぞれ絶縁膜中の異なる位置で終端していることを特徴とする半導体装置。 - 請求項1乃至3いずれか一項に記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記第一の導電プラグは、前記容量コンタクトプラグを介して前記容量素子に接続されているものと、前記ビットコンタクトプラグを介して前記ビット線に接続されているものと、前記容量コンタクトプラグおよび前記ビットコンタクトプラグのいずれにも接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至4いずれか一項に記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものと、前記容量素子に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至5いずれか一項に記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記第二の導電プラグは、前記第三の導電プラグを介して前記上部配線に接続されているものと、前記第三の導電プラグに接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至6いずれか一項に記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至7いずれか一項に記載の半導体装置において、
前記メモリ部は、
前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
を有し、
前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものと、前記ビット線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。 - 請求項1乃至8いずれか一項に記載の半導体装置において、前記ビットコンタクトプラグおよび前記ビット線が前記第二の絶縁膜中に埋設されたことを特徴とする半導体装置。
- 請求項1乃至9いずれか一項に記載の半導体装置において、前記容量素子が前記ビット線の上部に設けられたことを特徴とする半導体装置。
- 請求項1乃至10いずれか一項に記載の半導体装置において、前記メモリ部がDRAMセルを含んで構成されたことを特徴とする半導体装置。
- 請求項1乃至11いずれか一項に記載の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含むことを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004162340A JP4897201B2 (ja) | 2004-05-31 | 2004-05-31 | 半導体装置 |
US11/138,452 US7432597B2 (en) | 2004-05-31 | 2005-05-27 | Semiconductor device and method of manufacturing the same |
CNB2005100746963A CN100442511C (zh) | 2004-05-31 | 2005-05-30 | 半导体器件及制造该半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004162340A JP4897201B2 (ja) | 2004-05-31 | 2004-05-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005347335A JP2005347335A (ja) | 2005-12-15 |
JP4897201B2 true JP4897201B2 (ja) | 2012-03-14 |
Family
ID=35425898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004162340A Expired - Fee Related JP4897201B2 (ja) | 2004-05-31 | 2004-05-31 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7432597B2 (ja) |
JP (1) | JP4897201B2 (ja) |
CN (1) | CN100442511C (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
US7485968B2 (en) * | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
US7585722B2 (en) * | 2006-01-10 | 2009-09-08 | International Business Machines Corporation | Integrated circuit comb capacitor |
KR100723524B1 (ko) * | 2006-01-27 | 2007-05-30 | 삼성전자주식회사 | 금속 화학기계적 연마과정에서 절연막 침식이 감소된반도체 소자 및 그의 제조방법 |
JP2009231772A (ja) * | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
JP5261105B2 (ja) * | 2008-09-26 | 2013-08-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR101094380B1 (ko) | 2008-12-29 | 2011-12-15 | 주식회사 하이닉스반도체 | 금속콘택을 갖는 반도체장치 제조 방법 |
JP2010161173A (ja) * | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | 半導体記憶装置 |
JP5705610B2 (ja) * | 2010-08-05 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR101767107B1 (ko) * | 2011-01-31 | 2017-08-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 |
US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
CN106611763B (zh) * | 2015-10-21 | 2019-06-14 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
KR102394250B1 (ko) * | 2016-01-06 | 2022-05-03 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US10032713B2 (en) * | 2016-01-27 | 2018-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
US10825765B2 (en) * | 2018-07-26 | 2020-11-03 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
US11133321B2 (en) * | 2019-09-26 | 2021-09-28 | Nanya Technology Corporation | Semiconductor device and method of fabricating the same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4167727B2 (ja) * | 1995-11-20 | 2008-10-22 | 株式会社日立製作所 | 半導体記憶装置 |
TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
JPH1117129A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH11243180A (ja) * | 1998-02-25 | 1999-09-07 | Sony Corp | 半導体装置の製造方法 |
JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP4667551B2 (ja) * | 1999-10-19 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2001284360A (ja) * | 2000-03-31 | 2001-10-12 | Hitachi Ltd | 半導体装置 |
EP1146556A1 (en) * | 2000-04-07 | 2001-10-17 | Lucent Technologies Inc. | A process for fabricating an integrated ciruit that has embedded dram and logic devices |
KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
JP2002289817A (ja) | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
JP2003060174A (ja) * | 2001-08-10 | 2003-02-28 | Seiko Epson Corp | 半導体集積回路の製造方法及びレチクル及び半導体集積回路装置 |
JP3553551B2 (ja) | 2002-01-11 | 2004-08-11 | 沖電気工業株式会社 | 半導体ウェハを用いた半導体装置の製造方法 |
JP2004014770A (ja) * | 2002-06-06 | 2004-01-15 | Renesas Technology Corp | 半導体装置 |
-
2004
- 2004-05-31 JP JP2004162340A patent/JP4897201B2/ja not_active Expired - Fee Related
-
2005
- 2005-05-27 US US11/138,452 patent/US7432597B2/en not_active Expired - Fee Related
- 2005-05-30 CN CNB2005100746963A patent/CN100442511C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005347335A (ja) | 2005-12-15 |
US20050266636A1 (en) | 2005-12-01 |
CN100442511C (zh) | 2008-12-10 |
US7432597B2 (en) | 2008-10-07 |
CN1705128A (zh) | 2005-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4897201B2 (ja) | 半導体装置 | |
US7199420B2 (en) | Semiconductor device | |
US20120205733A1 (en) | Semiconductor device including capacitor and double-layer metal contact and fabrication method thereof | |
JP2004193563A (ja) | Mimキャパシタを有する半導体素子 | |
US20110165756A1 (en) | Method for manufacturing semiconductor device | |
JP2011108927A (ja) | 半導体装置の製造方法 | |
TWI553780B (zh) | 接觸結構以及採用該接觸結構的半導體記憶元件 | |
JP2011114049A (ja) | 半導体装置 | |
JP2000340772A (ja) | Cmp阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
JP2006216649A (ja) | 半導体装置及びその製造方法 | |
JP2009129972A (ja) | 強誘電体メモリ装置およびその製造方法 | |
US20230013420A1 (en) | Semiconductor structure and fabrication method thereof | |
JP2011066126A (ja) | 半導体記憶装置およびその製造方法 | |
JP2008091835A (ja) | 半導体装置およびその製造方法 | |
JP2006245364A (ja) | 半導体装置及びその製造方法 | |
JP2005079513A (ja) | 半導体装置及びその製造方法 | |
JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP2008010757A (ja) | 半導体装置及びその製造方法 | |
JP2010087117A (ja) | キャパシタを備えた半導体装置および、該半導体装置の製造方法 | |
US7544543B2 (en) | Semiconductor device with capacitor and fuse, and method for manufacturing the same | |
JP2006294768A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2009135217A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2008186976A (ja) | 半導体装置及びその製造方法 | |
JP2012222088A (ja) | 半導体装置 | |
US20100164118A1 (en) | Method for fabricating semiconductor device including metal contact |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111222 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4897201 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |