JP2000208729A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 ビット線と接続プラグとの接続をワード線方
向に自己整合で行う。 【解決手段】 半導体基板の主面上にＤＲＡＭの選択Ｍ
ＩＳＦＥＴのゲート電極として機能するワード線ＷＬを
形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴ
のソース・ドレインとと接続するプラグ（接続プラグＢ
ＰおよびパターンＳＮＣＴに形成されるプラグ）を形成
する。次に、プラグを覆う絶縁膜を形成し、絶縁膜上に
ビット線パターンと逆パターンのタングステン膜を形成
する。タングステン膜をマスクとして絶縁膜の一部をエ
ッチングし配線溝１８ａを形成する。次に、接続プラグ
ＢＰ上に開口を有しワード線ＷＬ方向に直線状に形成さ
れたフォトレジスト膜３５を形成し、フォトレジスト膜
３５とタングステン膜をマスクとして絶縁膜の残部をエ
ッチングし、接続プラグＢＰを露出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、高集積化に適した記憶保持
動作が必要な随時書き込み読み出しメモリ（ＤＲＡＭ：
Dynamic Random Access Memory）に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】一般にＤＲＡＭの基本構造としてトレン
チ型とスタックド型が知られている。トレンチ型は、情
報蓄積用容量素子（以下単にキャパシタという）を基板
に掘ったトレンチの内部に形成するものであり、スタッ
クド型は、キャパシタを基板表面の転送用トランジスタ
（以下選択ＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field Effect Transistor ）という）の上部に形成
するものである。スタックド型は、さらにキャパシタを
ビット線の下部に配置するＣＵＢ（Capacitor Under Bi
t-line）型および上部に配置するＣＯＢ（Capacitor Ov
er Bit-line ）型に分類される。量産が開始された６４
Ｍビット以降の製品では、セル面積の縮小性に優れたス
タックド型でＣＯＢ型が主流となりつつある。
【０００３】ＣＯＢ型のメモリセルを有するＤＲＡＭの
構造を例示すれば、以下の通りである。すなわち、ＣＯ
Ｂ型のメモリセルを有するＤＲＡＭのメモリセルは、半
導体基板の主面上にマトリクス状に配置された複数のワ
ード線と複数のビット線との交点に配置され、１個の選
択ＭＩＳＦＥＴとこれに直列に接続された１個のキャパ
シタとで構成されている。選択ＭＩＳＦＥＴは、周囲を
素子分離領域で囲まれた活性領域に形成され、主として
ゲート酸化膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域で
構成されている。ビット線は、選択ＭＩＳＦＥＴの上部
に配置され、その延在方向に隣接する２個の選択ＭＩＳ
ＦＥＴによって共有されるソース、ドレインの一方と電
気的に接続されている。キャパシタは、同じく選択ＭＩ
ＳＦＥＴの上部に配置され、上記ソース、ドレインの他
方と電気的に接続されている。メモリセルの微細化に伴
うキャパシタの蓄積電荷量（Ｃs)の減少を補うために、
ビット線の上部に配置したキャパシタの下部電極（蓄積
電極）を円筒状に加工することによってその表面積を増
やし、その上部に容量絶縁膜と上部電極（プレート電
極）とを形成している。ＣＯＢ型のメモリセルの構造
は、たとえば、特開平７−７０８４号公報、特願昭６２
−１９８０４３号公報、特願昭６３−１０６３５号公報
または特開平８−１６７７０２号公報等に記載されてい
る。
【０００４】このようなＣＯＢ型メモリセルの構造で
は、ビット線と選択ＭＩＳＦＥＴのソース・ドレイン領
域とは多結晶シリコン膜等からなるプラグで接続され
る。そして一般にビット線接続用のプラグと同時にキャ
パシタ接続用のプラグも同時に形成されるため、ビット
線とキャパシタ接続用のプラグとを絶縁するためにプラ
グとビット線との間に少なくとも一層の絶縁膜が形成さ
れる。従って、ビット線とプラグとの接続は、ビット線
接続孔を介して接続されることとなる。また、ＤＲＡＭ
の動作速度の向上および蓄積電荷の検出感度の向上の観
点からビット線容量の低減が要求され、さらに、微細化
を実現する観点からもビット線等の部材の微細化が要求
される。これらの要求を満足するために、たとえば、国
際公開ＷＯ９８／２８７９５号公報に記載されているよ
うに、ビット線をダマシン法で形成し、内側壁にシリコ
ン窒化膜からなるサイドウォールスペーサが形成する技
術が知られている。これによりビット線の細線化を図
り、ビット線間の距離を長くしてビット線間容量を低減
し、ＤＲＡＭの高速化および蓄積容量検出の感度を向上
している。
【０００５】
【発明が解決しようとする課題】しかし、ビット線をビ
ット線接続孔を介して接続プラグに接続する場合には、
ビット線パターンとビット線接続孔パターンの形成を別
々のマスクで行う必要がある。通常、半導体基板の主面
に分離領域を形成後、ＭＩＳＦＥＴのゲート電極として
も機能するワード線を形成し、その後接続プラグを形成
する。さらに、ビット線をダマシン法で形成する場合に
はビット線パターンの溝を形成した後、ビット線接続孔
を形成し、いわゆるデュアルダマシン法で接続プラグに
接続するビット線を形成する。ここで、接続プラグ形成
の際のリソグラフィはＭＩＳＦＥＴのゲート電極である
ワード線パターンを基準に行われる。ところが、一般
に、ビット線接続用の接続プラグとキャパシタ接続用の
接続プラグとは共通に形成されるため、次に形成される
ビット線パターンおよびビット線接続孔パターンは、接
続プラグを基準にフォトリソグラフィが行われず、接続
プラグと同様にワード線パターンを基準にフォトリソグ
ラフィが行われる。すなわち、ビット線パターンとビッ
ト線接続孔パターンとは３層間合わせとなり、パターン
の合わせずれが発生しやすくなる。特に、ビット線とビ
ット線接続孔間の合わせずれは、ビット線がワード線の
垂直方向に延在して形成されることからワード線垂直方
向にはあまり問題を生じないが、ワード線と平行な方向
には、合わせずれの大きさがそのまま接続面積に影響
し、問題が生じる恐れが大きい。
【０００６】また、従来技術では、ビット線の細線化の
方法としてビット線パターンに形成された溝の内側壁に
シリコン窒化膜からなるサイドウォールスペーサを形成
しているが、シリコン窒化膜の誘電率が大きく、ビット
線間の容量を増加させる要因となる。ビット線容量の増
加は、蓄積容量検出感度の低下およびＤＲＡＭの動作速
度の低下を来たし好ましくない。
【０００７】本発明の目的は、微細化されたＤＲＡＭの
メモリセルにおいて、ビット線と接続プラグとの電気的
接続をワード線方向に自己整合で実現できる技術を提供
し、ビット線と接続プラグとの電気的接続を簡便にかつ
高い信頼性で実現できる技術を提供することにある。
【０００８】また、本発明の他の目的は、ビット線と接
続プラグとの接続部形成プロセスを簡略化することにあ
る。
【０００９】また、本発明の他の目的は、ビット線間の
容量を低減することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面上に分離領域を形成し、第１方
向に長辺を有する活性領域を複数配列する工程、（ｂ）
半導体基板の主面上に、第１方向に垂直な第２方向に延
在して、ＭＩＳＦＥＴのゲート電極として機能する第１
配線を形成する工程、（ｃ）第１配線間の活性領域に、
ＭＩＳＦＥＴのソース・ドレインとして機能する一対の
半導体領域を形成する工程、（ｄ）第１配線を覆う第１
絶縁膜を形成し、半導体領域の少なくとも一方の半導体
領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接
続孔内に半導体領域に電気的に接続する接続部材を形成
する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁
膜および第３絶縁膜に対してエッチング選択比を有する
第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積す
る工程、（ｇ）第１被膜上に第１方向に延在して第１レ
ジスト膜をパターニングし、第１レジスト膜の存在下で
第１被膜をエッチングする工程、（ｈ）エッチングされ
た第１被膜の存在下で、第３絶縁膜をストッパとして第
４絶縁膜をエッチングし、さらに第３絶縁膜をエッチン
グし、第１方向に延在する第１溝を形成する工程、
（ｉ）第２方向に延在する開口を有する第２レジスト膜
をパターニングし、第２レジスト膜および第１被膜の存
在下で第２絶縁膜をエッチングし、エッチングされた第
１被膜間の接続部材上に第２溝を形成する工程、（ｊ）
半導体基板の全面に、第１および第２溝を埋め込む第１
導電膜を形成する工程、（ｋ）第１および第２溝内以外
の第１導電膜を除去し、第１および第２溝内に、一方の
半導体領域上の接続部材に電気的に接続された第２配線
を形成する工程、を有するものである。
【００１３】（２）本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面上に分離領域を形成し、第１方
向に長辺を有する活性領域を複数配列する工程、（ｂ）
半導体基板の主面上に、第１方向に垂直な第２方向に延
在して、ＭＩＳＦＥＴのゲート電極として機能する第１
配線を形成する工程、（ｃ）第１配線間の活性領域に、
ＭＩＳＦＥＴのソース・ドレインとして機能する一対の
半導体領域を形成する工程、（ｄ）第１配線を覆う第１
絶縁膜を形成し、半導体領域の少なくとも一方の半導体
領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接
続孔内に半導体領域に電気的に接続する接続部材を形成
する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁
膜および第３絶縁膜に対してエッチング選択比を有する
第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積す
る工程、（ｇ）第１被膜上に第１方向に延在して第１レ
ジスト膜をパターニングし、第１レジスト膜の存在下で
第１被膜をエッチングする工程、（ｈ）エッチングされ
た第１被膜の存在下で、第３絶縁膜をストッパとして第
４絶縁膜をエッチングし、さらに第３絶縁膜をエッチン
グし、第１方向に延在する第１溝を形成する工程、
（ｉ）半導体基板の全面に、第１溝の内面を覆う第２導
電膜を形成し、第２導電膜に異方性エッチングを施して
第１溝の内側壁に第２導電膜からなるサイドウォールを
形成する工程、（ｊ）第１被膜およびサイドウォールの
存在下で第２絶縁膜をエッチングし、接続部材に達する
第２溝を形成する工程、（ｋ）半導体基板の全面に、第
１および第２溝を埋め込む第１導電膜を形成する工程、
（ｌ）第１および第２溝内以外の第１導電膜を除去し、
第１および第２溝内に、一方の半導体領域上の接続部材
に電気的に接続された第２配線を形成する工程、を有す
るものである。
【００１４】（３）本発明の半導体装置の製造方法は、
（２）記載の半導体装置の製造方法であって、第２絶縁
膜のエッチング前に、第２方向に延在する開口を有する
第２レジスト膜をパターニングし、第２レジスト膜、第
１被膜およびサイドウォールの存在下で、第２絶縁膜を
エッチングし、第２溝を形成するものである。
【００１５】（４）本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面上に分離領域を形成し、第１方
向に長辺を有する活性領域を複数配列する工程、（ｂ）
半導体基板の主面上に、第１方向に垂直な第２方向に延
在して、ＭＩＳＦＥＴのゲート電極として機能する第１
配線を形成する工程、（ｃ）第１配線間の活性領域に、
ＭＩＳＦＥＴのソース・ドレインとして機能する一対の
半導体領域を形成する工程、（ｄ）第１配線を覆う第１
絶縁膜を形成し、半導体領域の少なくとも一方の半導体
領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接
続孔内に半導体領域に電気的に接続する接続部材を形成
する工程、（ｆ）接続部材上に、第２絶縁膜を堆積し、
第２絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被
膜上に第１方向に延在して第１レジスト膜をパターニン
グし、第１レジスト膜の存在下で第１被膜をエッチング
する工程、（ｈ）半導体基板の全面に、パターニングさ
れた第１被膜の内面を覆う第２導電膜を形成し、第２導
電膜に異方性エッチングを施して第１被膜の側壁に第２
導電膜からなるサイドウォールを形成する工程、（ｉ）
第１被膜およびサイドウォールの存在下で第２絶縁膜を
エッチングし、接続部材に達する第２溝を形成する工
程、（ｊ）半導体基板の全面に、第２溝を埋め込む第１
導電膜を形成する工程、（ｋ）第２溝内以外の第１導電
膜を除去し、第２溝内に、一方の半導体領域上の接続部
材に電気的に接続された第２配線を形成する工程、を有
するものである。
【００１６】（５）本発明の半導体装置の製造方法は、
（４）記載の半導体装置の製造方法であって、第１被膜
のエッチング工程において、第１被膜の下地である第２
絶縁膜を過剰にエッチングし、サイドウォールの底部を
第１被膜の底部よりも深く形成するものである。
【００１７】（６）本発明の半導体装置の製造方法は、
（１）〜（５）の何れか一項に記載の半導体装置の製造
方法であって、第１被膜と第１導電膜とは同一の材料か
らなり、第１導電膜の除去工程において、第１導電膜と
ともに、第１被膜、または、第１被膜およびサイドウォ
ールを除去するものである。
【００１８】（７）本発明の半導体装置の製造方法は、
（１）〜（６）の何れか一項に記載の半導体装置の製造
方法であって、第１絶縁膜および接続部材の上面に、第
２絶縁膜に対してエッチング選択比を有する第５絶縁膜
を形成し、第２溝の形成工程において、第５絶縁膜をス
トッパとする第２絶縁膜のエッチングの後、第５絶縁膜
をエッチングするものである。
【００１９】（８）本発明の半導体装置は、その主面に
形成された分離領域により第１方向に長辺を有する活性
領域が形成された半導体基板と、活性領域上にゲート絶
縁膜を介して形成され、第１方向に垂直な第２方向に延
在するゲート電極と、ゲート電極の両側の活性領域に形
成された一対の半導体領域と、ゲート電極を覆う第１絶
縁膜に形成され、一対の半導体領域の一方の半導体領域
に接続された接続プラグと、第１絶縁膜上の第２絶縁膜
と、第２絶縁膜に形成され、第１方向に延在する溝と、
接続プラグに接続され、溝内に形成されたビット線とを
有する半導体装置であって、溝は、第２絶縁膜上部の第
１溝と第１溝下部の第２溝とからなり、第１溝の内側壁
には導電体からなるサイドウォールが形成され、第２溝
の幅がサイドウォールの膜厚分だけ第１溝の幅よりも狭
くなっており、第２溝が第１方向に連続して形成されて
いるものである。
【００２０】（９）本発明の半導体装置は、その主面に
形成された分離領域により第１方向に長辺を有する活性
領域が形成された半導体基板と、活性領域上にゲート絶
縁膜を介して形成され、第１方向に垂直な第２方向に延
在するゲート電極と、ゲート電極の両側の活性領域に形
成された一対の半導体領域と、ゲート電極を覆う第１絶
縁膜に形成され、一対の半導体領域の一方の半導体領域
に接続された接続プラグと、第１絶縁膜上の第２絶縁膜
と、第２絶縁膜に形成され、第１方向に延在する溝と、
接続プラグに接続され、溝内に形成されたビット線とを
有する半導体装置であって、溝は、第２絶縁膜上部の第
１溝と第１溝下部の第２溝とからなり、第１溝の内側壁
には導電体からなるサイドウォールが形成され、第２溝
の幅がサイドウォールの膜厚分だけ第１溝の幅よりも狭
くなっており、第２溝が第１方向に不連続に形成され、
第２溝は接続プラグに接続される領域にのみ形成されて
いるものである。
【００２１】（１０）本発明の半導体装置は、（９）記
載の半導体装置であって、第２溝は、接続プラグの径よ
りも第１方向に長く形成されているものである。
【００２２】（１１）本発明の半導体装置は、（８）〜
（１０）の何れか一項に記載の半導体装置であって、第
２絶縁膜は、上層絶縁膜および下層絶縁膜を有し、上層
絶縁膜には第１溝が形成され、下層絶縁膜には第２溝が
形成され、上層絶縁膜と下層絶縁膜との間には上層絶縁
膜とはエッチング速度の相違する第１中間絶縁膜が形成
されているものである。
【００２３】（１２）本発明の半導体装置は、（１１）
記載の半導体装置であって、下層絶縁膜と第１絶縁膜と
の間には下層絶縁膜とはエッチング速度の相違する第２
中間絶縁膜が形成されているものである。
【００２４】（１３）本発明の半導体装置は、（８）〜
（１２）の何れか一項に記載の半導体装置であって、半
導体基板には、メモリセルを構成する第１ＭＩＳＦＥＴ
と、直接周辺回路を構成する第２ＭＩＳＦＥＴとが形成
され、第２ＭＩＳＦＥＴのソース・ドレイン領域に接続
する領域のビット線の幅は、第１ＭＩＳＦＥＴのソース
・ドレイン領域に接続する領域のビット線の幅よりも広
く形成されているものである。
【００２５】（１４）本発明の半導体装置は、その主面
に形成された分離領域により第１方向に長辺を有する活
性領域が形成された半導体基板と、活性領域上にゲート
絶縁膜を介して形成され、第１方向に垂直な第２方向に
延在するゲート電極と、ゲート電極の両側の活性領域に
形成された一対の半導体領域と、ゲート電極を覆う第１
絶縁膜に形成され、一対の半導体領域の一方の半導体領
域に接続された接続プラグと、第１絶縁膜上の第２絶縁
膜と、第２絶縁膜に形成され、第１方向に延在する溝
と、接続プラグに接続され、溝内に形成されたビット線
とを有する半導体装置であって、溝は、第２絶縁膜上部
の第１溝と第１溝下部の第２溝とからなり、第２溝が第
１方向に不連続に形成され、第２溝は接続プラグに接続
される領域に、接続プラグの径よりも第１方向に長く形
成されているものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２７】（実施の形態１）図１（ａ）は、実施の形
態１のＤＲＡＭを形成した半導体チップ全体の一例を示
した平面図である。図示のように、単結晶シリコンから
なる半導体チップ１Ａの主面には、Ｘ方向（半導体チッ
プ１Ａの長辺方向；第１方向）およびＹ方向（半導体チ
ップ１Ａの短辺方向；第２方向）に沿って多数のメモリ
アレイＭＡＲＹがマトリクス状に配置されている。Ｘ方
向に沿って互いに隣接するメモリアレイＭＡＲＹの間に
はセンスアンプＳＡが配置されている。半導体チップ１
Ａの主面の中央部には、ワードドライバＷＤ、データ線
選択回路などの制御回路や、入出力回路、ボンディング
パッドなどが配置されている。
【００２８】図１（ｂ）は、本実施の形態１のＤＲＡＭ
の等価回路図である。図示のように、このＤＲＡＭのメ
モリアレイ（ＭＡＲＹ）は、マトリクス状に配置された
複数のワード線ＷＬ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複
数のビット線ＢＬおよびそれらの交点に配置された複数
のメモリセルにより構成されている。１ビットの情報を
記憶する１個のメモリセルは、１個のキャパシタＣとこ
れに直列に接続された１個の選択ＭＩＳＦＥＴＱｓとで
構成されている。選択ＭＩＳＦＥＴＱｓのソース、ドレ
インの一方は、キャパシタＣと電気的に接続され、他方
はビット線ＢＬと電気的に接続されている。ワード線Ｗ
Ｌの一端は、ワードドライバＷＤに接続され、ビット線
ＢＬの一端は、センスアンプＳＡに接続されている。
【００２９】図２は、図１のメモリアレイＭＡＲＹの一
部を拡大した平面図である。なお、この平面図および以
下の平面図では部材を構成するパターンの形状を示し、
実際の部材の形状を表すものではない。つまり、図示す
るパターンは長方形あるいは正方形に描画されている
が、実際の部材では頂角が丸くあるいは鈍角に形成さて
いる。メモリアレイＭＡＲＹには、活性領域Ｌ１が配置
され、Ｙ方向（第２方向）にワード線ＷＬが、Ｘ方向
（第１方向）にビット線ＢＬが形成されている。ワード
線ＷＬと活性領域Ｌ１との重なる領域では、ワード線Ｗ
Ｌは、選択ＭＩＳＦＥＴＱｓのゲート電極として機能す
る。ワード線ＷＬのゲート電極として機能する領域に挟
まれた活性領域Ｌ１の領域、つまり活性領域Ｌ１の中央
部分にはビット線ＢＬに接続する接続プラグＢＰが形成
されている。接続プラグＢＰは活性領域Ｌ１とビット線
ＢＬにまたがるようにＹ方向に長い形状を有しており、
活性領域Ｌ１の中央部分とビット線とは接続プラグＢＰ
を介して接続される。活性領域Ｌ１の両端領域は容量電
極接続孔ＳＮＣＴを介してキャパシタＣに接続される。
【００３０】本実施の形態においては、ビット線ＢＬと
活性領域Ｌ１とは、Ｘ方向に延在した直線形状で形成さ
れている。このように直線形状で形成されるため、ビッ
ト線ＢＬおよび活性領域Ｌ１の加工の際のフォトリソグ
ラフィにおいて露光光の干渉を少なくし、加工マージン
を向上できる。
【００３１】図３は、本実施の形態のＤＲＡＭの一部断
面図であり、（ａ）、（ｂ）、（ｃ）および（ｄ）は、
各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ
線断面およびＢ−Ｂ線断面を示す。なお、図３（ａ）に
おいては、左方にＤＲＡＭのメモリセル領域を、右方に
周辺回路領域を示している。また、本実施の形態では0.
１８μｍの設計ルールでの製造技術を例示する。
【００３２】半導体基板１の主面には、メモリセル領域
のｐ形ウェル２、周辺回路領域のｐ形ウェル３およびｎ
形ウェル４が形成されている。半導体基板１は、たとえ
ば１０Ω・ｃｍの抵抗率のｐ形の単結晶シリコンからな
る。また、ｐ形ウェル２の主面にはしきい値電圧調整層
５が形成され、ｐ形ウェル２を囲むようにｎ形のディー
プウェル６が形成されている。なお、他の各ウェルに
も、しきい値電圧調整層が形成されていてもよい。
【００３３】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に埋め込んで形成さ
れる。浅溝８は、たとえば0.３μｍの深さを有し、内壁
には熱酸化されたシリコン酸化膜が形成されてもよい。
【００３４】ｐ形ウェル２の主面にはＤＲＡＭの選択Ｍ
ＩＳＦＥＴＱｓが形成されている。また、ｐ形ウェル３
およびｎ形ウェル４の主面には各々ｎチャネルＭＩＳＦ
ＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成され
ている。
【００３５】選択ＭＩＳＦＥＴＱｓは、ｐ形ウェル２の
主面上にゲート絶縁膜１０を介して形成されたゲート電
極１１と、ゲート電極１１の両側のｐ形ウェル２の主面
に形成された半導体領域１２とを有する。
【００３６】ゲート絶縁膜１０は、たとえば７〜８ｎｍ
の膜厚を有する熱酸化により形成されたシリコン酸化膜
からなる。
【００３７】ゲート電極１１は、たとえば５０ｎｍの膜
厚の多結晶シリコン膜と１００ｎｍの膜厚のタングステ
ンシリサイド（ＷＳｉ2 ）膜との積層膜とすることがで
きる。多結晶シリコン膜には、たとえばリン（Ｐ）を３
×１０20atoms/cm3 程度導入することができる。なお、
タングステンシリサイド膜に限られず、コバルトシリサ
イド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ）膜
等の他のシリサイド膜であってもよい。また、ゲート電
極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜、
膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎｍのタ
ングステン膜の積層膜とすることもできる。窒化チタン
膜に代えて窒化タングステン膜を用いることもできる。
【００３８】半導体領域１２にはｎ形の不純物、たとえ
ば砒素（Ａｓ）またはリンが導入されている。
【００３９】選択ＭＩＳＦＥＴＱｓのゲート電極１１の
上層にはシリコン窒化膜からなるキャップ絶縁膜１３が
形成され、さらにその上層をシリコン窒化膜１４で覆わ
れる。キャップ絶縁膜１３の膜厚はたとえば２００ｎｍ
であり、シリコン窒化膜１４の膜厚はたとえば３０ｎｍ
である。シリコン窒化膜１４は、ゲート電極１１の側壁
にも形成され、後に説明する接続孔を形成する際の自己
整合加工に利用される。なお、選択ＭＩＳＦＥＴＱｓの
ゲート電極１１は、ＤＲＡＭのワード線ＷＬとして機能
するものであり、分離領域７の上面にはワード線ＷＬの
一部が形成されている。
【００４０】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された半導体領域１５と
から構成される。ゲート絶縁膜１０およびゲート電極１
１は前記と同様である。半導体領域１５は低濃度不純物
領域１５ａと高濃度不純物領域１５ｂとからなり、いわ
ゆるＬＤＤ（Lightly Doped Drain ）構造を形成してい
る。半導体領域１５に導入される不純物は、ＭＩＳＦＥ
Ｔの導電形に応じてｎ形またはｐ形の不純物が導入され
る。
【００４１】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、さ
らにその上層およびゲート電極１１とキャップ絶縁膜１
３との側壁がシリコン窒化膜１４で覆われる。キャップ
絶縁膜１３とシリコン窒化膜１４は前記と同様である。
【００４２】選択ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳ
ＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート
電極１１間のギャップには、絶縁膜１６が埋め込まれて
いる。絶縁膜１６は、たとえばＳＯＧ（Spin On Glass
）膜、ＴＥＯＳ（テトラエトキシシラン）を原料ガス
としプラズマＣＶＤ法により形成されたシリコン酸化膜
（以下ＴＥＯＳ酸化膜という）がＣＭＰ（Chemical Mec
hanical Polishing ）法により平坦化されたＴＥＯＳ酸
化膜の積層膜とすることができる。
【００４３】絶縁膜１６上には、絶縁膜１７ａ、１７
ｂ、１７ｃが形成される。絶縁膜１７ａ、１７ｃは、た
とえばＴＥＯＳ酸化膜からなり、配線溝１８ｂは、たと
えばシリコン窒化膜からなる。配線溝１８ｂは、後に説
明するように、絶縁膜１７ｃに配線溝をエッチングする
際のエッチングストッパとして機能する。
【００４４】絶縁膜１７ｂ、１７ｃには、配線溝１８ａ
が形成され、絶縁膜１７ａには、配線溝１８ｂが形成さ
れている。配線溝１８ａ、１８ｂの内部には、ビット線
ＢＬおよび第１層配線２０が形成される。ビット線ＢＬ
は、配線溝１８ｂを介して、後に説明する接続プラグ２
１に電気的に接続される。
【００４５】ビット線ＢＬおよび第１層配線２０は後に
説明するようにＣＭＰ法を用いて同時に形成される。ビ
ット線ＢＬおよび第１層配線２０は、たとえばタングス
テン膜から構成されるが、他の金属、たとえば銅膜等を
用いてもよい。
【００４６】ビット線ＢＬは接続プラグ２１を介して一
対の選択ＭＩＳＦＥＴＱｓに共有される半導体領域１２
に接続される。接続プラグ２１は図２の平面図にも示さ
れるように、活性領域Ｌ１のパターンとビット線ＢＬの
パターンに重なるようにＹ方向に長く形成される。
【００４７】また、選択ＭＩＳＦＥＴＱｓの他方の半導
体領域１２上にはキャパシタに接続される接続プラグ２
２が形成されている。接続プラグ２１、２２は、ｎ形の
不純物たとえばリンが２×１０20atoms/cm3 程度導入さ
れた多結晶シリコン膜とする。
【００４８】なお、周辺回路領域（周辺回路領域）に形
成されたｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネル
ＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂには第１層
配線２０（ビット線ＢＬ）が直接接続される。なお、高
濃度不純物領域１５ｂの表面にはコバルト、チタン、タ
ンタル、タングステン等のシリサイド膜を形成できる。
【００４９】ビット線ＢＬおよび第１層配線２０は、層
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＴＥＯＳ酸化膜とすることができる。
【００５０】層間絶縁膜２３の上層のメモリセル領域に
は、シリコン窒化膜からなる絶縁膜２４が形成され、さ
らに情報蓄積用のキャパシタＣが形成されている。絶縁
膜２４は後に説明するようにキャパシタＣの下部電極２
７を形成する際のエッチングストッパとして機能する薄
膜である。
【００５１】キャパシタＣは、接続プラグ２２に接続プ
ラグ２５を介して接続される下部電極２７と、たとえば
シリコン窒化膜および酸化タンタルからなる容量絶縁膜
２８と、たとえば窒化チタンからなるプレート電極２９
とから構成される。接続プラグ２５は容量電極接続孔２
６内に形成される。
【００５２】キャパシタＣの上層には、たとえばＴＥＯ
Ｓ酸化膜からなる絶縁膜３０が形成されている。なお、
周辺回路領域の層間絶縁膜２３の上層にはキャパシタＣ
と同層に絶縁膜が形成されてもよい。この絶縁膜によ
り、キャパシタＣの標高に起因するメモリセル領域と周
辺回路領域との間の段差の発生を防止することができ、
フォトリソグラフィの焦点深度に余裕を持たせることが
でき、工程を安定にして微細加工に対応することができ
る。
【００５３】絶縁膜３０の上層には第２層配線３１が形
成され、第２層配線３１と上部電極２９あるいは第１層
配線２０との間はプラグ３２で接続される。第２層配線
３１は、たとえば窒化チタン膜、アルミニウム膜および
窒化チタン膜の積層膜とすることができ、プラグ３２
は、たとえばチタン膜、窒化チタン膜およびタングステ
ン膜の積層膜とすることができる。
【００５４】なお、第２層配線３１上にはさらに層間絶
縁膜を介して第３層配線あるいはそれ以上の配線層を有
してもよいが、説明を省略する。
【００５５】次に、本実施の形態１のＤＲＡＭの製造方
法を図面を用いて説明する。図４〜図１９は本実施の形
態１のＤＲＡＭの製造方法の一例を工程順に示した断面
図または平面図である。なお、特に示さない限り断面図
は図２におけるＣ−Ｃ線断面および周辺回路部分の断面
を示す。
【００５６】まず、図４（ａ）に示すように、たとえば
１０Ω・ｃｍ程度の抵抗率を有するｐ形の半導体基板１
を用意し、この半導体基板１の主面に深さがたとえば0.
３μｍの浅溝８を形成する。その後半導体基板１に熱酸
化を施し、シリコン酸化膜を形成してもよい。さらにシ
リコン酸化膜を堆積してこれをＣＭＰ法により研磨して
浅溝８内にのみシリコン酸化膜を残し、分離領域７を形
成する。
【００５７】なお、このときの分離領域７で囲まれる活
性領域Ｌ１のパターンは、図４（ｃ）に示されるよう
に、直線状の平面パターンである。このため、フォトリ
ソグラフィによる浅溝８の加工において、露光光の干渉
等の加工精度の低下要因を極力排除して、フォトリソグ
ラフィの加工限界付近でも精度よく加工を行うことがで
きる。
【００５８】次に、フォトレジストをマスクにしてリン
イオンを注入してディープウェル６を形成し、その後フ
ォトレジストをマスクにしてリンイオンをイオン注入し
ｎ形ウェル４を形成する。さらにフォトレジストをマス
クにしてボロンイオンをイオン注入し、ｐ形ウェル２、
３を形成する。さらに半導体基板１の全面に二沸化ボロ
ン（ＢＦ2 ）イオンをイオン注入してもよい。
【００５９】次に、図４（ｂ）に示すように、ｐ形ウェ
ル２、３、ｎ形ウェル４が形成された活性領域に熱酸化
法によりゲート絶縁膜１０を形成し、さらに、ＤＲＡＭ
のメモリセル領域に、加速エネルギ２０ｋｅＶ、ドーズ
量３×１０12／ｃｍ2 程度の条件でボロンイオンをイオ
ン注入し、選択ＭＩＳＦＥＴＱｓのしきい値電圧調整層
５を形成する。しきい値電圧調整層５により選択ＭＩＳ
ＦＥＴＱｓのしきい電圧を0.７Ｖ程度に調整できる。
【００６０】次に、半導体基板１の全面に、たとえば不
純物としてリンが３×１０20／ｃｍ3 の濃度で導入され
た多結晶シリコン膜を５０ｎｍの膜厚で形成し、次に、
たとえば１００ｎｍの膜厚でタングステンシリサイド膜
を堆積する。さらにシリコン窒化膜をたとえば２００ｎ
ｍの膜厚で堆積する。多結晶シリコン膜およびシリコン
窒化膜は、たとえばＣＶＤ（Chemical Vapor Depositio
n ）法により、タングステンシリサイド膜はスパッタ法
により形成できる。その後、シリコン窒化膜、タングス
テンシリサイド膜および多結晶シリコン膜をフォトリソ
グラフィ技術およびエッチング技術を用いてパターニン
グし、ゲート電極１１（ワード線ＷＬ）およびキャップ
絶縁膜１３を形成する。このときのワード線ＷＬ（キャ
ップ絶縁膜１３も同様である。）のパターンを図４
（ｃ）に示す。ワード線ＷＬは、直線状にパターニング
されており、フォトリソグラフィがその加工限界におい
ても容易に行うことができることがわかる。
【００６１】次に、キャップ絶縁膜１３およびゲート電
極１１とフォトレジストをマスクとして、メモリセル形
成領域および周辺回路領域のｎチャネルＭＩＳＦＥＴＱ
ｎが形成される領域に不純物たとえばヒ素（Ａｓ）また
はリンをイオン注入し、半導体領域１２およびｎチャネ
ルＭＩＳＦＥＴＱｎの低濃度不純物領域１５ａを形成す
る。その後、周辺回路領域のｐチャネルＭＩＳＦＥＴＱ
ｐが形成される領域に不純物たとえばボロン（Ｂ）をイ
オン注入し、ｐチャネルＭＩＳＦＥＴＱｐの低濃度不純
物領域１５ａを形成する。
【００６２】次に、図５（ａ）に示すように、半導体基
板１の全面にシリコン窒化膜１４を、たとえば３０ｎｍ
の膜厚で堆積する。なお、メモリセル形成領域にのみ形
成されたフォトレジスト膜をマスクとして、シリコン窒
化膜１４を異方性エッチングし、メモリセル領域の半導
体基板１上にのみシリコン窒化膜１４を残存させると同
時に周辺回路領域のゲート電極１１の側壁にサイドウォ
ールスペーサを形成してもよい。
【００６３】次に、メモリセル形成領域と周辺回路領域
のｎチャネルＭＩＳＦＥＴＱｎが形成される領域とにフ
ォトレジスト膜を形成し、このフォトレジスト膜とシリ
コン窒化膜１４をマスクにして不純物たとえばボロンを
イオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの高濃度不
純物領域１５ｂを形成し、さらに、メモリセル形成領域
と周辺回路領域のｐチャネルＭＩＳＦＥＴＱｐが形成さ
れる領域とにフォトレジスト膜を形成し、このフォトレ
ジスト膜とシリコン窒化膜１４をマスクにして不純物た
とえばリンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱ
ｎの高濃度不純物領域１５ｂを形成する。
【００６４】次に、たとえば膜厚が４００ｎｍのシリコ
ン酸化膜をＣＶＤ法により形成し、さらにこのシリコン
酸化膜をＣＭＰ（Chemical Mechanical Polishing ）法
により研磨して平坦化し、絶縁膜１６を形成する。
【００６５】この後、図５（ｂ）に示すような接続プラ
グ２１のパターンＢＰおよび接続プラグ２２のパターン
ＳＮＣＴに相当する接続孔を開口し、プラグインプラを
施した後に不純物がドープされた多結晶シリコン膜を堆
積し、この多結晶シリコン膜をＣＭＰ法により研磨して
接続プラグ２１、２２を形成する（図６）。なお、図６
において、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各
々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線
断面およびＢ−Ｂ線断面を示す。以下、図７、９、１
０、１２、１４〜１９において同様である。
【００６６】プラグインプラは、たとえばリンイオンを
加速エネルギ５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2
とすることができる。また、多結晶シリコン膜への不純
物の導入は、たとえばＣＶＤ法により濃度２×１０20／
ｃｍ3 のリンを導入して行うことができる。なお、この
接続孔は、２段階のエッチングにより開口して半導体基
板１の過剰エッチングを防止することができる。また、
接続プラグ２１、２２の形成はエッチバック法により形
成することもできる。
【００６７】次に、配線形成用の絶縁膜１７ａ、１７
ｂ、１７ｃを順次形成し、さらに、絶縁膜１７ｃ上にタ
ングステン膜３３を形成する（図７）。絶縁膜１７ａ、
１７ｂ、１７ｃとしては、各々シリコン酸化膜、シリコ
ン窒化膜およびシリコン酸化膜を適用できる。シリコン
酸化膜およびシリコン窒化膜は、ＣＶＤ法またはスパッ
タ法により形成できる。
【００６８】次に、タングステン膜３３上にフォトレジ
スト膜３４を形成する。フォトレジスト膜３４は、図８
および図９に示すようにビット線ＢＬが形成される領域
に開口を有するように形成される。すなわち、メモリセ
ル形成領域では、フォトレジスト膜３４は直線状に形成
される。このため、微細なパターニングであっても露光
光の回折等が発生し難く、高精度に露光を行うことがで
き、微細化に有利である。
【００６９】次に、フォトレジスト膜３４をマスクとし
てタングステン膜３３をエッチングする（図９）。パタ
ーニングされたタングステン膜３３は絶縁膜１７ｃのエ
ッチングの際のマスクに用いられる。また、後に説明す
るように、絶縁膜１７ａへの配線溝１８ｂの形成の際の
マスクの一部として機能する。
【００７０】次に、フォトレジスト膜３４を除去した
後、パターニングされたタングステン膜３３をマスクと
して絶縁膜１７ｃおよび絶縁膜１７ｂをエッチングし、
絶縁膜１７ｃに配線溝１８ａを形成する（図１０）。
【００７１】配線溝１８ａの形成は、まず第１のエッチ
ングとして、タングステン膜３３をマスクとした絶縁膜
１７ｃのエッチングを行う。この第１のエッチングは、
絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチング
速度が高く、絶縁膜１７ｂ（たとえばシリコン窒化膜）
のエッチング速度が低い条件で行う。つまり、第１のエ
ッチングにおいて絶縁膜１７ｂ（たとえばシリコン窒化
膜）は絶縁膜１１ｃ（たとえばシリコン酸化膜）のエッ
チングストッパとして機能する。このように絶縁膜１７
ｂを設けることにより、この第１のエッチングにおいて
十分なオーバーエッチングが可能となる。エッチング工
程における半導体ウェハ内のエッチング速度の不均一性
は、エッチング深さのばらつきとして現れるが、この第
１のエッチングにおいて仮にエッチング速度にウェハ内
のばらつきが存在しても、十分なオーバーエッチングを
行って絶縁膜１７ｂをエッチングストッパとして作用さ
せることにより、エッチング深さを均一にすることがで
きる。次に、第２のエッチングとして絶縁膜１７ｂをエ
ッチングする。第２のエッチングは、絶縁膜１７ｂ（た
とえばシリコン窒化膜）のエッチング速度が低い条件で
行う。絶縁膜１７ｂは、絶縁膜１７ｃよりも薄く形成で
き、このように薄く形成することにより、第２のエッチ
ングの際のオーバーエッチングを行っても絶縁膜１７ｂ
の膜厚が相対的に薄いゆえ下地である絶縁膜１７ａの過
剰なエッチングを少なくできる。つまり、絶縁膜１７
ｃ、１７ｂのエッチングを２段階に分け、前記のような
条件でエッチングを行うことにより、配線溝１８ａの深
さを均一にし、かつ確実に配線溝１８ａの形成を行うこ
とができる。
【００７２】次に、図１１に示すように、フォトレジス
ト膜３５を形成し、フォトレジスト膜３５およびタング
ステン膜３３の存在下で絶縁膜１７ａをエッチングする
（図１２）。これにより配線溝１８ｂを形成する。フォ
トレジスト膜３５は、図示するようにｙ方向（ワード線
ＷＬの延在方向）に並行に直線状に形成される。すなわ
ち、フォトレジスト膜３５は、活性領域Ｌ１の中央部分
とビット線ＢＬとを接続する接続プラグＢＰ（プラグ２
１）が形成される領域が覆われないように、逆に活性領
域Ｌ１の両端領域の容量電極接続孔ＳＮＣＴを覆うよう
にストライプ状に形成される。
【００７３】一方、この段階ではタングステン膜３３は
依然として存在している。このため、タングステン膜３
３の形成されている領域の絶縁膜１７ａ、１７ｂ、１７
ｃはフォトレジスト膜３５が存在していなくてもエッチ
ングされることはない。すなわち、絶縁膜１７ａのエッ
チングされる領域は、タングステン膜３３が形成されて
おらず、かつ、フォトレジスト膜３５で覆われていない
領域となる。つまり、この段階でのエッチングは、フォ
トレジスト膜３５で覆われていない配線溝１８ａの底部
のみとなる。
【００７４】このように、フォトレジスト膜３５とタン
グステン膜３３とをマスクとしてエッチングすることに
より、配線溝１８ｂは、配線溝１８ａに対してｙ方向
（ワード線ＷＬの延在方向）に自己整合的に形成され
る。後に説明するように配線溝１８ａにはビット線ＢＬ
が形成され、ビット線ＢＬとプラグ２１とは配線溝１８
ｂを介して接続されるため、配線溝１８ｂはビット線接
続孔として機能する。すなわち、ビット線接続孔として
機能する配線溝１８ｂをビット線ＢＬに対して自己整合
的に形成でき、ビット線ＢＬとプラグ２１との電気的接
続を簡便にかつ高い信頼性で実現できる。
【００７５】また、ビット線接続孔を開口するためのマ
スクの精度を低減することもできる。すなわち、ビット
線接続孔である配線溝１８ｂのｙ方向のアライメントは
配線溝１８ａ（タングステン膜３３）によってすでに自
己整合されているため行う必要がなく、フォトレジスト
膜３５は、プラグ２１上部が開口するようにパターニン
グすれば十分であり、その加工精度を高める必要はな
い。フォトレジスト膜３５の開口幅（フォトレジスト膜
３５が形成されない領域の幅）はプラグ２１の幅よりも
大きく形成することができ、その幅のマージン分だけフ
ォトレジスト膜３５を形成するアライメントがｘ方向に
ずれてもよい。このようなずれが生じても配線溝１８ｂ
を介してビット線ＢＬがプラグ２１に接続する限りＤＲ
ＡＭの性能を阻害することはない。
【００７６】次に、図１２に示すように、フォトレジス
ト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソー
ス・ドレイン領域（高濃度不純物領域１５ｂ）に接続す
る接続孔を開口する。なお、この接続孔を開口する工程
は、シリコン窒化膜１４をストッパとする第１のエッチ
ングとシリコン窒化膜１４をエッチングする第２のエッ
チングの２段階のエッチングを行って、半導体基板１の
表面の分離領域７の過剰なエッチングを防止することが
できる。この接続孔は、第１層配線２０を直接高濃度不
純物領域１５ｂに接続するためのものであり、これによ
り周辺回路領域での配線抵抗を低減してＤＲＡＭの性能
を向上できる。なお、この接続孔が形成される領域には
あらかじめ接続プラグを形成していてもよい。
【００７７】なお、絶縁膜１７ａ、１７ｂ、１７ｃの膜
厚は、各々たとえば２００ｎｍ、５０ｎｍ、２００ｎｍ
とすることができる。また、配線溝１８ａ、１８ｂの深
さは、各々たとえば２５０ｎｍ、２００ｎｍとすること
ができ、配線溝１８ａの幅は、１８０ｎｍとすることが
できる。
【００７８】次に、たとえばスパッタ法により、膜厚が
３００ｎｍのタングステン膜３７を半導体基板１の全面
に形成する（図１４）。ここでは、タングステン膜３７
を例示しているが、他の金属膜、たとえば、銅膜等を用
いてもよい。ただし、半導体基板１への金属原子の熱拡
散による信頼性の低下を考慮すれば、金属膜は高融点金
属であることが好ましい。たとえばモリブデン、タンタ
ル、ニオブ等を例示できる。
【００７９】次に、タングステン膜３７およびタングス
テン膜３３を、たとえばＣＭＰ法により研磨し、タング
ステン膜３３および配線溝１８ａ以外のタングステン膜
３７を除去し、ビット線ＢＬおよび第１層配線２０を形
成する（図１５）。なお、タングステン膜３７の除去に
はエッチバック法を用いることもできる。
【００８０】次に、半導体基板１の全面に、たとえばＣ
ＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸
化膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２
３を形成する。その後半導体基板１の全面にシリコン窒
化膜２４および多結晶シリコン膜３８を堆積する。多結
晶シリコン膜３８には、たとえば３×１０20／ｃｍ3の
濃度のリンを導入でき、その膜厚はたとえば１００ｎｍ
である。
【００８１】次に、図２に示すようなＳＮＣＴのパター
ンで、多結晶シリコン膜３８に開口を形成する。開口の
口径はたとえば0.２２μｍである。その後、半導体基板
１の全面に多結晶シリコン膜３８と同様の多結晶シリコ
ン膜を膜厚７０ｎｍで堆積し、これを異方性エッチング
して開口の側壁にサイドウォールスペーサ３９を形成す
る。サイドウォールスペーサ３９の幅は約７０ｎｍとな
り、前記開口の口径はサイドウォールスペーサ３９によ
り８０ｎｍに縮小される。
【００８２】次に、多結晶シリコン膜３８およびサイド
ウォールスペーサ３９をハードマスクとしてエッチング
を行い、容量電極接続孔２６を形成する（図１６）。容
量電極接続孔２６の口径は８０ｎｍであり、その深さは
約３００ｎｍである。
【００８３】このように容量電極接続孔２６の口径を小
さく形成できるため、前記開口を形成するためのマスク
に合わせずれが発生しても、ビット線ＢＬと接触するこ
とがない。
【００８４】次に、容量電極接続孔２６を埋め込む多結
晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶
シリコン膜３８およびサイドウォールスペーサ３９をＣ
ＭＰ法またはエッチバック法により除去して容量電極接
続孔２６の内部に接続プラグ２５を形成する（図１
７）。接続プラグ２５には、たとえば３×１０20／ｃｍ
3の濃度のリンを導入できる。なお、多結晶シリコン
膜、多結晶シリコン膜３８およびサイドウォールスペー
サ３９の除去の際には、シリコン窒化膜２４をＣＭＰ法
またはエッチバック法のエッチストッパ膜として機能さ
せることができる。
【００８５】次に、たとえばＣＶＤ法によりシリコン酸
化膜からなる絶縁膜４０を堆積し、キャパシタＣが形成
される領域に溝４１を形成する。絶縁膜４０の堆積はプ
ラズマＣＶＤにより行うことができ、その膜厚はたとえ
ば1.２μｍとする。
【００８６】次に、溝４１を覆う多結晶シリコン膜４２
を半導体基板１の全面に堆積し、さらに半導体基板１の
全面にシリコン酸化膜４３を堆積する（図１８）。多結
晶シリコン膜４２にはリンをドープすることができ、そ
の膜厚は0.０３μｍとすることができる。多結晶シリコ
ン膜４２の膜厚が溝４１の寸法に対して十分に薄いた
め、多結晶シリコン膜４２は溝４１の内部にもステップ
カバレッジよく堆積される。シリコン酸化膜４３は、溝
４１の内部に埋め込まれるように堆積する。溝４１の内
部への埋め込み性を考慮すれば、シリコン酸化膜４３は
ＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリ
コン酸化膜とすることができる。
【００８７】次に、絶縁膜４０上のシリコン酸化膜４３
および多結晶シリコン膜４２を除去して、キャパシタＣ
の下部電極２７を形成する。シリコン酸化膜４３および
多結晶シリコン膜４２の除去はエッチバック法またはＣ
ＭＰ法により行うことができる。その後、ウェットエッ
チングを施し、下部電極２７の内部に残存するシリコン
酸化膜４３および絶縁膜４０を除去する。これにより下
部電極２７が露出される。なお、周辺回路領域にフォト
レジスト膜を形成し、これをマスクとして周辺回路領域
に絶縁膜４０を残存させてもよい。なお、シリコン窒化
膜２４はこのウェットエッチング工程でのエッチングス
トッパとして機能する。
【００８８】次に、下部電極２７表面を窒化または酸窒
化処理した後、酸化タンタル膜を堆積し、容量絶縁膜２
８を形成する。酸化タンタル膜の堆積は、有機タンタル
ガスを原料としたＣＶＤ法により形成できる。この段階
での酸化タンタル膜はアモルファス構造を有するもので
ある。ここで酸化タンタル膜に熱処理を施して結晶化
（多結晶化）された酸化タンタル膜（Ｔａ2 Ｏ5 ）と
し、より強固な誘電体として容量絶縁膜２８を形成して
もよい。その後、プレート電極２９となる窒化チタン膜
をＣＶＤ法により堆積し、フォトレジスト膜を用いて前
記窒化チタン膜および多結晶酸化タンタル膜をパターニ
ングし、容量絶縁膜２８およびプレート電極２９を形成
する。このようにして下部電極２７、容量絶縁膜２８お
よびプレート電極２９からなるキャパシタＣが形成され
る（図１９）。なお、プレート電極２９は、窒化チタン
膜に代えて、たとえば４×１０20／ｃｍ3 の濃度のリン
を含む多結晶シリコン膜としてもよい。
【００８９】その後、半導体基板１の全面に絶縁膜３０
を形成し、絶縁膜３０に接続孔を形成し、その接続孔を
含む絶縁膜３０上に、たとえばチタン膜、窒化チタン膜
およびタングステン膜を順次堆積し、これをＣＭＰ法ま
たはエッチバック法により除去してプラグ３２を形成
し、この後、絶縁膜３０上にたとえば窒化チタン膜、ア
ルミニウム膜および窒化チタン膜からなる積層膜を堆積
し、これをパターニングして第２層配線３１を形成す
る。これにより図３に示すＤＲＡＭをほぼ完成する。さ
らに上層の配線層は第２層配線３１と同様に形成できる
ため、その詳細な説明は省略する。
【００９０】本実施の形態のＤＲＡＭによれば、ビット
線接続孔として機能する配線溝１８ｂを、ビット線ＢＬ
が形成される配線溝１８ａを形成するためのマスクとし
て機能するタングステン膜３３およびｙ方向（ワード線
ＷＬ方向）にストライプ状に形成されたフォトレジスト
膜３５をマスクとしてエッチングするため、ビット線Ｂ
Ｌに対して自己整合的に形成できる。これにより、ビッ
ト線ＢＬとプラグ２１との電気的接続を簡便にかつ高い
信頼性で実現できる。
【００９１】なお、図２０に示すように、絶縁膜１６と
絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチン
グ選択比を有する絶縁膜４４を形成することができる。
図２０（ａ）、（ｂ）および（ｃ）は、この場合を工程
順に示した断面図であり、図２０（ａ）は、図７（ｂ）
に、図２０（ｃ）は、図１２（ｂ）の工程に対応する。
絶縁膜４４としてはたとえばシリコン窒化膜を例示で
き、膜厚はたとえば５０ｎｍである。
【００９２】このように絶縁膜４４を設けることによ
り、配線溝１８ｂの形成の際のエッチングを配線溝１８
ａのエッチングと同様に２段階のエッチングで行うこと
ができる。これにより、配線溝１８ｂの過剰なエッチン
グを防止することができる。
【００９３】（実施の形態２）図２１〜図２６は本実施
の形態２のＤＲＡＭの製造方法の一例を工程順に示した
断面図または平面図である。なお、図２１、２３、２
５、２６において、（ａ）、（ｂ）、（ｃ）および
（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断
面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。
【００９４】本実施の形態のＤＲＡＭは、実施の形態１
の場合とビット線ＢＬ（第１層配線２０）の構造および
製造方法において相違する。従って、その相違する部分
についてのみ説明する。
【００９５】本実施の形態のＤＲＡＭの製造工程は、実
施の形態１の図１０の工程までは同様である。
【００９６】その後、半導体基板１の全面に、配線溝１
８ａを埋め込むタングステン膜を堆積する。タングステ
ン膜の膜厚は、配線溝１８ａの内部に被覆性よく堆積さ
れる程度とし、たとえば６０ｎｍとする。このタングス
テン膜を異方性エッチングすることにより、配線溝１８
ａの内側壁にタングステンからなるサイドウォールスペ
ーサ４５を形成する（図２１）。このときの配線溝１８
ａおよびその内側壁に形成されたサイドウォールスペー
サ４５の平面パターンを図２２に示す。サイドウォール
スペーサ４５に挟まれた領域には、次に説明するように
配線溝１８ｂが形成され、その幅は約６０ｎｍである。
【００９７】次に、タングステン膜３３およびサイドウ
ォールスペーサ４５をマスクとして絶縁膜１７ａをエッ
チングし、配線溝１８ｂを形成する（図２３）。なお、
このエッチングの際にはフォトレジスト膜は使用されな
い。すなわち、配線溝１８ｂは、フォトレジスト膜を使
用せずタングステン膜３３およびサイドウォールスペー
サ４５をマスクとしてエッチングするため、配線溝１８
ａと同様にｘ方向（ビット線ＢＬが延在して形成される
方向）に連続的に形成される。配線溝１８ｂには後に説
明するようにビット線ＢＬの一部が形成され、プラグ２
１と電気的に接続されるが、このようにｘ方向に連続的
に延在して形成されても、配線溝１８ｂはプラグ２２を
露出することはない。すなわち、配線溝１８ｂの幅はサ
イドウォールスペーサ４５の形成により狭くなってい
る。このため、ビット線ＢＬはプラグ２２に接続される
ことはなく、プラグ２２との絶縁性が保持される。
【００９８】また、配線溝１８ｂに形成されるビット線
ＢＬの一部は、一種のビット線接続部と考えることもで
きる。すなわち、配線溝１８ｂをビット線接続孔と考え
ることができる。このように考えた場合、ビット線接続
孔は、配線溝１８ａすなわちビット線ＢＬに対して自己
整合的に形成され、実施の形態１と同様に微細加工が容
易となる。
【００９９】また、本実施の形態では、フォトレジスト
膜を使用することなく一種のビット線接続孔を形成で
き、工程を簡略化することができる。
【０１００】次に、図２４に示すように、フォトレジス
ト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソー
ス・ドレイン領域（高濃度不純物領域１５ｂ）に接続す
る接続孔を開口する。この工程は、実施の形態１の図１
３の工程と同様である。
【０１０１】次に、実施の形態１と同様に、たとえばス
パッタ法により、膜厚が３００ｎｍのタングステン膜３
７を半導体基板１の全面に形成し（図２５）、タングス
テン膜３７およびタングステン膜３３を、たとえばＣＭ
Ｐ法により研磨する（図２６）。このとき、サイドウォ
ールスペーサ４５の上部も研磨され、その表面が平坦化
される。これにより、サイドウォールスペーサ４５およ
びタングステン膜３７からなるビット線ＢＬおよび第１
層配線２０を形成される。
【０１０２】その後の工程は実施の形態１と同様であ
る。
【０１０３】本実施の形態のＤＲＡＭによれば、配線溝
１８ａの内側壁にサイドウォールスペーサ４５を形成
し、これをマスクに用いて配線溝１８ｂを形成するた
め、フォトレジスト膜を形成する必要がない。このた
め、配線溝１８ｂを配線溝１８ａに対して自己整合的に
形成でき、また、工程を簡略化できる。さらに、サイド
ウォールスペーサ４５を配線（ビット線ＢＬ、第１層配
線２０）の一部として使用できるタングステンで構成す
るため、配線高さ（配線溝１８ａの深さ）を低減でき
る。これにより配線間容量を低減して蓄積電荷の検出感
度の向上等ＤＲＡＭの性能の向上を図れる。なお、配線
溝１８ｂの幅が狭いため、ビット線ＢＬのプラグ２１に
接続する部分の幅が狭く形成される。このため、この配
線幅の狭い領域での配線間容量の寄与を少なくできる。
【０１０４】なお、本実施の形態では、配線溝１８ｂの
形成の際にフォトレジスト膜を形成しないことが特徴で
あるが、図２７に示すようにフォトレジスト膜４６を形
成することもできる。フォトレジスト膜４６は、実施の
形態１のフォトレジスト膜３５と同様に形成できる。こ
の場合、図２８に示すように、配線溝１８ｂは、プラグ
２１の周辺領域に形成され、配線溝１８ａの延在方向に
連続的に形成されることがない。このため、ビット線Ｂ
Ｌを形成した後には、図２９に示すように、プラグ２１
上部に、配線溝１８ｂに充填されたビット線ＢＬの一部
（プラグ接続部４７）が形成され、その他のビット線延
在方向には接続部は形成されない。このため、さらに配
線間の容量を低減してＤＲＡＭの性能を向上できる。
【０１０５】また、本実施の形態のように配線溝１８ａ
の内側壁にサイドウォールスペーサ４５を形成する場
合、周辺回路領域のコンタクト領域を図３０に示すよう
に広くすることができる。このように周辺回路領域のコ
ンタクト領域を広くすることにより周辺回路領域でのコ
ンタクト面積を確保してコンタクト抵抗を低減できる。
【０１０６】また、実施の形態１と同様に、絶縁膜１６
と絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチ
ング選択比を有する絶縁膜４４を形成することができる
ことは言うまでもない。
【０１０７】（実施の形態３）図３１および図３２は実
施の形態３のＤＲＡＭの製造方法の一例を工程順に示し
た断面図である。なお、図３１、３２において、
（ａ）、（ｂ）および（ｃ）、または、（ｄ）、（ｅ）
および（ｆ）は、各々図２におけるＡ−Ａ線断面、Ｄ−
Ｄ線断面およびＢ−Ｂ線断面を示す。
【０１０８】本実施の形態のＤＲＡＭは、実施の形態１
の場合とビット線ＢＬ（第１層配線２０）の構造および
製造方法において、また、ビット線ＢＬが形成される絶
縁膜の構造において相違する。従って、その相違する部
分についてのみ説明する。
【０１０９】本実施の形態のＤＲＡＭの製造工程は、実
施の形態１の図９の工程までと同様である。ただし、本
実施の形態では、配線溝が形成される絶縁膜４８を、実
施の形態１のように絶縁膜１７ａ、１７ｂ、１７ｃから
なる３層膜とせず、単層膜としている。絶縁膜４８はた
とえばＴＥＯＳ酸化膜とすることができる。
【０１１０】実施の形態１の図９の工程のように、タン
グステン膜３３をパターニングし、その後、パターニン
グされたタングステン膜３３を覆うタングステン膜（図
示せず）を堆積し、このタングステン膜を異方性エッチ
ングすることにより、タングステン膜３３の側壁にタン
グステンからなるサイドウォールスペーサ４９を形成す
る（図３１（ａ）、（ｂ）および（ｃ））。タングステ
ン膜３３のパターニングはフォトリソグラフィの最小加
工寸法で行われるが、サイドウォールスペーサ４９を形
成することにより、最小加工寸法よりも小さなスペース
を形成することができる。
【０１１１】次に、タングステン膜３３およびサイドウ
ォールスペーサ４９をマスクとして絶縁膜４８をエッチ
ングする。これにより、配線溝５０を形成する（図３１
（ｄ）、（ｅ）および（ｆ））。配線溝５０は、前記の
通りフォトリソグラフィの最小加工寸法以下の幅で形成
される。
【０１１２】なお、配線溝５０の形成の際、実施の形態
２と同様に、フォトレジスト膜は使用されない。これに
より工程を簡略化することができる。
【０１１３】また、配線溝５０の底部においてプラグ２
１の表面が露出される。従って、後に説明するように、
配線溝５０の内部にビット線ＢＬが形成されれば、ビッ
ト線自体がプラグ２１と電気的に接続されることとな
り、ビット線接続孔を形成する必要がない。すなわちビ
ット線接続孔の形成を省略して、ビット線接続孔のパタ
ーニングに起因するプラグ２１、ビット線ＢＬ間のマス
クずれの問題を無くすことができる。
【０１１４】次に、実施の形態１と同様に、周辺回路の
接続孔を形成した後、たとえばスパッタ法により、膜厚
が３００ｎｍのタングステン膜３７を半導体基板１の全
面に形成し（図３２（ａ）、（ｂ）および（ｃ））、タ
ングステン膜３７、サイドウォールスペーサ４９および
タングステン膜３３を、たとえばＣＭＰ法により研磨す
る（図３２（ｄ）、（ｅ）および（ｆ））。これによ
り、ビット線ＢＬ（第１層配線２０）が形成される。こ
のようにして形成されたビット線ＢＬの配線幅は、実施
の形態１、２と比較して小さく形成される。これによ
り、配線間の距離を長くして配線間容量を低減できる。
よって、蓄積電荷の検出感度を向上し、ＤＲＡＭの性能
を向上できる。
【０１１５】その後の工程は実施の形態１と同様であ
る。
【０１１６】本実施の形態のＤＲＡＭによれば、フォト
レジスト膜を用いることなく、ビット線接続孔の機能を
併有する配線溝５０を形成できる。これにより、工程を
簡略化するとともに、ビット線接続孔の形成に起因する
マスク合わせずれの問題を回避できる。また、ビット線
ＢＬの配線幅を狭く形成できるため、配線間距離を長く
してビット線間容量を低減し、蓄積電荷の検出感度向上
等のＤＲＡＭの性能向上を図れる。
【０１１７】なお、図３３に示すように、タングステン
膜３３のパターニングの際に、下地である絶縁膜４８を
過剰にエッチングし、サイドウォールスペーサ４９の底
部をタングステン膜３３の底面よりも低い標高で形成す
ることができる（図３３（ａ）、（ｂ）および
（ｃ））。このようにして形成されたビット線ＢＬに
は、その一部として絶縁膜４８の表面付近にサイドウォ
ールスペーサ４９の一部を残存させることができる。こ
のサイドウォールスペーサ４９の一部によりビット線Ｂ
Ｌの断面積を増加させ、配線抵抗を低減してＤＲＡＭの
高性能化に寄与できる。
【０１１８】また、本実施の形態においても、実施の形
態２と同様に、周辺回路領域のコンタクト領域を図３０
に示すように広くすることができ、実施の形態１と同様
に、絶縁膜１６と絶縁膜４８との間に、絶縁膜４８に対
してエッチング選択比を有するシリコン窒化膜等を形成
することができることは言うまでもない。
【０１１９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１２０】たとえば、実施の形態１では、キャパシタ
Ｃとして、上方に開口を有する筒形状の下部電極を有す
るキャパシタの例を示したが、単純スタック型のキャパ
シタを用いてもよい。
【０１２１】また、本実施の形態のビット線ＢＬ（第１
層配線２０）の形成方法は、ＤＲＡＭに限られず、ＤＲ
ＡＭを混載したロジック回路や、ＤＲＡＭを混載したフ
ラッシュメモリ内臓のマイクロコンピュータ、その他の
システム混載チップへの適用が可能である。
【０１２２】また、本実施の形態のビット線ＢＬ（第１
層配線２０）の形成方法は、第１層の配線形成の適用に
限られず、第２層以上の配線形成に適用することも可能
である。この場合、図３４に示すように、第Ｎ層配線５
１の形成後、第Ｎ層配線５１を覆う絶縁膜５２に第（Ｎ
＋１）層配線の接続孔５３を開口する際に、第Ｎ層配線
５１に重なるように形成できる。これにより第Ｎ層配線
５１と第（Ｎ＋１）層配線との電気的接続を容易に行う
ことができる。
【０１２３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１２４】（１）微細化されたＤＲＡＭのメモリセル
において、ビット線と接続プラグとの電気的接続をワー
ド線方向に自己整合で実現でき、ビット線と接続プラグ
との電気的接続を簡便にかつ高い信頼性で実現できる。
【０１２５】（２）ビット線と接続プラグとの接続部形
成プロセスを簡略化することができる。
【０１２６】（３）ビット線間の容量を低減し、蓄積電
荷検出感度を向上してＤＲＡＭを高性能化できる。
【図面の簡単な説明】
【図１】（ａ）は、実施の形態１のＤＲＡＭを形成した
半導体チップ全体の一例を示した平面図であり、（ｂ）
は、実施の形態１のＤＲＡＭの等価回路図である。
【図２】図１のメモリアレイＭＡＲＹの一部を拡大した
平面図である。
【図３】（ａ）〜（ｄ）は、本発明の一実施の形態であ
るＤＲＡＭの一部断面図である。
【図４】（ａ）および（ｂ）は、実施の形態１のＤＲＡ
Ｍの製造方法の一例を工程順に示した断面図であり、
（ｃ）は、平面図である。
【図５】（ａ）は、実施の形態１のＤＲＡＭの製造方法
の一例を工程順に示した断面図であり、（ｂ）は、平面
図である。
【図６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。
【図７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。
【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した平面図である。
【図９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。
【図１０】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。
【図１２】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
【図１４】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１５】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１８】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図１９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図２０】（ａ）〜（ｃ）は、実施の形態１のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。
【図２１】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図２２】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。
【図２３】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図２４】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
【図２５】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図２６】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図２７】実施の形態２のＤＲＡＭの製造方法の他の例
を工程順に示した平面図である。
【図２８】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。
【図２９】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。
【図３０】実施の形態２のＤＲＡＭの製造方法のさらに
他の例を示した平面図である。
【図３１】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図３２】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。
【図３３】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。
【図３４】本発明の他の例を示した断面図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ ２ ｐ形ウェル ３ ｐ形ウェル ４ ｎ形ウェル ５ しきい値電圧調整層 ６ ディープウェル ７ 分離領域 ８ 浅溝 １０ ゲート絶縁膜 １１ ゲート電極 １１ｃ 絶縁膜 １２ 半導体領域 １３ キャップ絶縁膜 １４ シリコン窒化膜 １５ 半導体領域 １５ａ 低濃度不純物領域 １５ｂ 高濃度不純物領域 １６ 絶縁膜 １７ａ 絶縁膜（ＴＥＯＳ酸化膜） １７ｂ 絶縁膜（シリコン窒化膜） １７ｃ 絶縁膜（ＴＥＯＳ酸化膜） １８ａ 配線溝 １８ｂ 配線溝 ２０ 第１層配線 ２１ プラグ ２２ プラグ ２３ 層間絶縁膜 ２４ 絶縁膜（シリコン窒化膜） ２５ 接続プラグ ２６ 容量電極接続孔 ２７ 下部電極 ２８ 容量絶縁膜 ２９ プレート電極（上部電極） ３０ 絶縁膜 ３１ 第２層配線 ３２ プラグ ３３ タングステン膜 ３４ フォトレジスト膜 ３５ フォトレジスト膜 ３６ フォトレジスト膜 ３７ タングステン膜 ３８ 多結晶シリコン膜 ３９ サイドウォールスペーサ ４０ 絶縁膜 ４１ 溝 ４２ 多結晶シリコン膜 ４３ シリコン酸化膜 ４４ 絶縁膜 ４５ サイドウォールスペーサ ４６ フォトレジスト膜 ４７ プラグ接続部 ４８ 絶縁膜 ４９ サイドウォールスペーサ ５０ 配線溝 ５１ 第Ｎ層配線 ５２ 絶縁膜 ５３ 接続孔 ＢＬ ビット線 ＢＰ 接続プラグ Ｃ キャパシタ Ｌ１ 活性領域 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ Ｑｓ 選択ＭＩＳＦＥＴ ＳＡ センスアンプ ＳＮＣＴ 容量電極接続孔 ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD10 AD24 AD48 GA28 JA06 JA35 JA39 JA40 JA56 KA05 LA12 MA06 MA17 MA19 PR29 PR40

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板の主面上に分離領域を
    形成し、第１方向に長辺を有する活性領域を複数配列す
    る工程、 （ｂ）前記半導体基板の主面上に、前記第１方向に垂直
    な第２方向に延在して、ＭＩＳＦＥＴのゲート電極とし
    て機能する第１配線を形成する工程、 （ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦ
    ＥＴのソース・ドレインとして機能する一対の半導体領
    域を形成する工程、 （ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半
    導体領域の少なくとも一方の半導体領域上の前記第１絶
    縁膜に接続孔を形成する工程、 （ｅ）前記接続孔内に前記半導体領域に電気的に接続す
    る接続部材を形成する工程、 （ｆ）前記接続部材上に、第２絶縁膜、第３絶縁膜およ
    び前記第３絶縁膜に対してエッチング選択比を有する第
    ４絶縁膜を堆積し、前記第４絶縁膜上に第１被膜を堆積
    する工程、 （ｇ）前記第１被膜上に前記第１方向に延在して第１レ
    ジスト膜をパターニングし、前記第１レジスト膜の存在
    下で前記第１被膜をエッチングする工程、 （ｈ）前記エッチングされた第１被膜の存在下で、前記
    第３絶縁膜をストッパとして前記第４絶縁膜をエッチン
    グし、さらに第３絶縁膜をエッチングし、前記第１方向
    に延在する第１溝を形成する工程、 （ｉ）前記第２方向に延在する開口を有する第２レジス
    ト膜をパターニングし、前記第２レジスト膜および前記
    第１被膜の存在下で前記第２絶縁膜をエッチングし、前
    記エッチングされた第１被膜間の前記接続部材上に第２
    溝を形成する工程、 （ｊ）前記半導体基板の全面に、前記第１および第２溝
    を埋め込む第１導電膜を形成する工程、 （ｋ）前記第１および第２溝内以外の前記第１導電膜を
    除去し、前記第１および第２溝内に、前記一方の半導体
    領域上の前記接続部材に電気的に接続された第２配線を
    形成する工程、 を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 （ａ）半導体基板の主面上に分離領域を
    形成し、第１方向に長辺を有する活性領域を複数配列す
    る工程、 （ｂ）前記半導体基板の主面上に、前記第１方向に垂直
    な第２方向に延在して、ＭＩＳＦＥＴのゲート電極とし
    て機能する第１配線を形成する工程、 （ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦ
    ＥＴのソース・ドレインとして機能する一対の半導体領
    域を形成する工程、 （ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半
    導体領域の少なくとも一方の半導体領域上の前記第１絶
    縁膜に接続孔を形成する工程、 （ｅ）前記接続孔内に前記半導体領域に電気的に接続す
    る接続部材を形成する工程、 （ｆ）前記接続部材上に、第２絶縁膜、第３絶縁膜およ
    び前記第３絶縁膜に対してエッチング選択比を有する第
    ４絶縁膜を堆積し、前記第４絶縁膜上に第１被膜を堆積
    する工程、 （ｇ）前記第１被膜上に前記第１方向に延在して第１レ
    ジスト膜をパターニングし、前記第１レジスト膜の存在
    下で前記第１被膜をエッチングする工程、 （ｈ）前記エッチングされた第１被膜の存在下で、前記
    第３絶縁膜をストッパとして前記第４絶縁膜をエッチン
    グし、さらに第３絶縁膜をエッチングし、前記第１方向
    に延在する第１溝を形成する工程、 （ｉ）前記半導体基板の全面に、前記第１溝の内面を覆
    う第２導電膜を形成し、前記第２導電膜に異方性エッチ
    ングを施して前記第１溝の内側壁に前記第２導電膜から
    なるサイドウォールを形成する工程、 （ｊ）前記第１被膜およびサイドウォールの存在下で前
    記第２絶縁膜をエッチングし、前記接続部材に達する第
    ２溝を形成する工程、 （ｋ）前記半導体基板の全面に、前記第１および第２溝
    を埋め込む第１導電膜を形成する工程、 （ｌ）前記第１および第２溝内以外の前記第１導電膜を
    除去し、前記第１および第２溝内に、前記一方の半導体
    領域上の前記接続部材に電気的に接続された第２配線を
    形成する工程、 を有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項２記載の半導体装置の製造方法で
    あって、 前記第２絶縁膜のエッチング前に、前記第２方向に延在
    する開口を有する第２レジスト膜をパターニングし、前
    記第２レジスト膜、第１被膜およびサイドウォールの存
    在下で、前記第２絶縁膜をエッチングし、第２溝を形成
    することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 （ａ）半導体基板の主面上に分離領域を
    形成し、第１方向に長辺を有する活性領域を複数配列す
    る工程、 （ｂ）前記半導体基板の主面上に、前記第１方向に垂直
    な第２方向に延在して、ＭＩＳＦＥＴのゲート電極とし
    て機能する第１配線を形成する工程、 （ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦ
    ＥＴのソース・ドレインとして機能する一対の半導体領
    域を形成する工程、 （ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半
    導体領域の少なくとも一方の半導体領域上の前記第１絶
    縁膜に接続孔を形成する工程、 （ｅ）前記接続孔内に前記半導体領域に電気的に接続す
    る接続部材を形成する工程、 （ｆ）前記接続部材上に、第２絶縁膜を堆積し、前記第
    ２絶縁膜上に第１被膜を堆積する工程、 （ｇ）前記第１被膜上に前記第１方向に延在して第１レ
    ジスト膜をパターニングし、前記第１レジスト膜の存在
    下で前記第１被膜をエッチングする工程、 （ｈ）前記半導体基板の全面に、前記パターニングされ
    た第１被膜の内面を覆う第２導電膜を形成し、前記第２
    導電膜に異方性エッチングを施して前記第１被膜の側壁
    に前記第２導電膜からなるサイドウォールを形成する工
    程、 （ｉ）前記第１被膜およびサイドウォールの存在下で前
    記第２絶縁膜をエッチングし、前記接続部材に達する第
    ２溝を形成する工程、 （ｊ）前記半導体基板の全面に、前記第２溝を埋め込む
    第１導電膜を形成する工程、 （ｋ）前記第２溝内以外の前記第１導電膜を除去し、前
    記第２溝内に、前記一方の半導体領域上の前記接続部材
    に電気的に接続された第２配線を形成する工程、 を有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法で
    あって、 前記第１被膜のエッチング工程において、前記第１被膜
    の下地である前記第２絶縁膜を過剰にエッチングし、前
    記サイドウォールの底部を前記第１被膜の底部よりも深
    く形成することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項１〜５の何れか一項に記載の半導
    体装置の製造方法であって、 前記第１被膜と前記第１導電膜とは同一の材料からな
    り、前記第１導電膜の除去工程において、前記第１導電
    膜とともに、前記第１被膜、または、前記第１被膜およ
    びサイドウォールを除去することを特徴とする半導体装
    置の製造方法。
  7. 【請求項７】 請求項１〜６の何れか一項に記載の半導
    体装置の製造方法であって、 前記第１絶縁膜および接続部材の上面に、前記第２絶縁
    膜に対してエッチング選択比を有する第５絶縁膜を形成
    し、前記第２溝の形成工程において、前記第５絶縁膜を
    ストッパとする前記第２絶縁膜のエッチングの後、前記
    第５絶縁膜をエッチングすることを特徴とする半導体装
    置の製造方法。
  8. 【請求項８】 その主面に形成された分離領域により第
    １方向に長辺を有する活性領域が形成された半導体基板
    と、前記活性領域上にゲート絶縁膜を介して形成され、
    前記第１方向に垂直な第２方向に延在するゲート電極
    と、前記ゲート電極の両側の前記活性領域に形成された
    一対の半導体領域と、前記ゲート電極を覆う第１絶縁膜
    に形成され、前記一対の半導体領域の一方の半導体領域
    に接続された接続プラグと、前記第１絶縁膜上の第２絶
    縁膜と、前記第２絶縁膜に形成され、前記第１方向に延
    在する溝と、前記接続プラグに接続され、前記溝内に形
    成されたビット線とを有する半導体装置であって、 前記溝は、前記第２絶縁膜上部の第１溝と前記第１溝下
    部の第２溝とからなり、前記第１溝の内側壁には導電体
    からなるサイドウォールが形成され、前記第２溝の幅が
    前記サイドウォールの膜厚分だけ前記第１溝の幅よりも
    狭くなっており、前記第２溝が前記第１方向に連続して
    形成されていることを特徴とする半導体装置。
  9. 【請求項９】 その主面に形成された分離領域により第
    １方向に長辺を有する活性領域が形成された半導体基板
    と、前記活性領域上にゲート絶縁膜を介して形成され、
    前記第１方向に垂直な第２方向に延在するゲート電極
    と、前記ゲート電極の両側の前記活性領域に形成された
    一対の半導体領域と、前記ゲート電極を覆う第１絶縁膜
    に形成され、前記一対の半導体領域の一方の半導体領域
    に接続された接続プラグと、前記第１絶縁膜上の第２絶
    縁膜と、前記第２絶縁膜に形成され、前記第１方向に延
    在する溝と、前記接続プラグに接続され、前記溝内に形
    成されたビット線とを有する半導体装置であって、 前記溝は、前記第２絶縁膜上部の第１溝と前記第１溝下
    部の第２溝とからなり、前記第１溝の内側壁には導電体
    からなるサイドウォールが形成され、前記第２溝の幅が
    前記サイドウォールの膜厚分だけ前記第１溝の幅よりも
    狭くなっており、前記第２溝が前記第１方向に不連続に
    形成され、前記第２溝は前記接続プラグに接続される領
    域にのみ形成されていることを特徴とする半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置であって、 前記第２溝は、前記接続プラグの径よりも前記第１方向
    に長く形成されていることを特徴とする半導体装置。
  11. 【請求項１１】 請求項８、９または１０記載の半導体
    装置であって、 前記第２絶縁膜は、上層絶縁膜および下層絶縁膜を有
    し、前記上層絶縁膜には前記第１溝が形成され、前記下
    層絶縁膜には前記第２溝が形成され、前記上層絶縁膜と
    前記下層絶縁膜との間には前記上層絶縁膜とはエッチン
    グ速度の相違する第１中間絶縁膜が形成されていること
    を特徴とする半導体装置。
  12. 【請求項１２】 請求項１１記載の半導体装置であっ
    て、 前記下層絶縁膜と前記第１絶縁膜との間には前記下層絶
    縁膜とはエッチング速度の相違する第２中間絶縁膜が形
    成されていることを特徴とする半導体装置。
  13. 【請求項１３】 請求項８〜１２の何れか一項に記載の
    半導体装置であって、 前記半導体基板には、メモリセルを構成する第１ＭＩＳ
    ＦＥＴと、直接周辺回路を構成する第２ＭＩＳＦＥＴと
    が形成され、前記第２ＭＩＳＦＥＴのソース・ドレイン
    領域に接続する領域の前記ビット線の幅は、前記第１Ｍ
    ＩＳＦＥＴのソース・ドレイン領域に接続する領域の前
    記ビット線の幅よりも広く形成されていることを特徴と
    する半導体装置。
  14. 【請求項１４】 その主面に形成された分離領域により
    第１方向に長辺を有する活性領域が形成された半導体基
    板と、前記活性領域上にゲート絶縁膜を介して形成さ
    れ、前記第１方向に垂直な第２方向に延在するゲート電
    極と、前記ゲート電極の両側の前記活性領域に形成され
    た一対の半導体領域と、前記ゲート電極を覆う第１絶縁
    膜に形成され、前記一対の半導体領域の一方の半導体領
    域に接続された接続プラグと、前記第１絶縁膜上の第２
    絶縁膜と、前記第２絶縁膜に形成され、前記第１方向に
    延在する溝と、前記接続プラグに接続され、前記溝内に
    形成されたビット線とを有する半導体装置であって、 前記溝は、前記第２絶縁膜上部の第１溝と前記第１溝下
    部の第２溝とからなり、前記第２溝が前記第１方向に不
    連続に形成され、前記第２溝は前記接続プラグに接続さ
    れる領域に、前記接続プラグの径よりも前記第１方向に
    長く形成されていることを特徴とする半導体装置。
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