JP2000260957A

JP2000260957A - 半導体装置の製造方法

Info

Publication number: JP2000260957A
Application number: JP11066704A
Authority: JP
Inventors: Isamu Asano; 勇浅野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-03-12
Filing date: 1999-03-12
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】情報蓄積用容量素子の第１の電極とその第１
の電極用の接続孔との平面的な合わせずれを防止する。【解決手段】ＤＲＡＭのメモリセルを構成する情報蓄
積用のキャパシタＣの下部電極４５用の接続孔４３を下
部電極形成用の孔に対して自己整合的に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、情報蓄積用の
容量素子を持つ半導体装置の製造方法および半導体装置
技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】情報蓄積用の容量素子を持つ半導体装置
について本発明者が検討した技術は、例えば次の通りで
ある。まず、半導体基板にメモリセル選択用の素子を形
成した後、それを覆うように第１の層間絶縁膜を形成す
る。続いて、その層間絶縁膜にメモリセル選択用の素子
との接続を図るための接続孔を穿孔した後、その接続孔
内に電極引き出し用の導体膜を埋め込む。続いて、その
導体膜の上面を覆うように第１の層間絶縁膜上に第２の
層間絶縁膜、第１の絶縁膜、第２の絶縁膜および上記容
量素子を構成する下部電極形成用の第１の導体膜を下層
から順に堆積する。第１の絶縁膜は、第２の層間絶縁膜
および第２の絶縁膜に対してエッチング選択比を大きく
とれる材料からなる。その後、上記下部電極形成用の第
１の導体膜上に、上記電極引き出し用の導体膜の上面が
平面的に内包されるような開口領域を持つフォトレジス
トパターンを形成した後、これをエッチングマスクと
し、かつ、上記第１の絶縁膜をエッチングストッパとし
て、上記下部電極形成用の第１の導体膜および第２の絶
縁膜の一部をエッチング除去し開口部を形成する。次い
で、下部電極形成用の第２の導体膜を堆積した後、これ
をエッチバックすることにより、上記開口部の側面に下
部電極形成用の第２の導体膜で形成される側壁導体部を
形成する。続いて、その側壁導体部および下部電極形成
用の第１の導体膜をエッチングマスクとして、第１の絶
縁膜および第１の層間絶縁膜に、電極引き出し用の導体
膜の上面が露出するような接続孔を穿孔する。その後、
下部電極形成用の第３の導体膜を、接続孔内に埋め込ま
れるように、かつ、上記第１の導体膜および側壁導体膜
上に堆積した後、その上に上記容量素子における下部電
極の底部を形成する第３の絶縁膜をパターニングする。
次いで、その第３の絶縁膜をマスクとして下部電極形成
用の第１、第３の導体膜をパターニングした後、第３の
絶縁膜を覆うように下部電極形成用の第４の導体膜を堆
積する。続いて、その第４の導体膜が第３の絶縁膜の側
面にのみ残るように第４の導体膜をエッチバックした
後、第３の絶縁膜および第２の絶縁膜を除去することに
より、筒状の下部電極を形成する。

【０００３】

【発明が解決しようとする課題】ところが、上記本発明
者が検討した半導体装置技術においては、以下の課題が
あることを本発明者は見出した。

【０００４】第１に、上記下部電極と、上記接続孔との
間に平面的な合わせ余裕を確保する必要があるが、微細
化に伴いレイアウト上から充分な余裕を確保することが
困難である。

【０００５】第２に、微細化が進むにつれ、上記下部電
極と上記接続孔とが平面的に位置ずれし目開きが生じた
場合に、下部電極形成用の導体膜をパターニングする
際、接続孔内に埋め込まれている下部電極形成用の導体
膜をもエッチング除去されてしまう。このため、下部電
極底部と接続孔内の導体膜との接触面積が低下する結
果、下部電極と素子との間の接触抵抗が増大する。ま
た、接続孔内の導体膜に不要な微細穴（マイクロトレン
チ）が形成されてしまう等、種々の不具合が生じる。

【０００６】第３に、上記第１、第２の課題について、
何ら考えもなく既存の技術の範囲内で解決しようとする
とプロセスが複雑となり、半導体装置の信頼性を確保す
ることが困難となる。

【０００７】また、本発明者は本発明の結果に基づいて
情報蓄積用の容量素子を持つ半導体装置の観点で公知例
を調査した。その調査結果によれば、例えば特開平７−
２４０３８９号公報（第１公知例）には、層間絶縁膜に
溝を形成し、その溝の側面に下部電極形成用の第１の導
体膜を形成した後、その下部電極形成用の第１の導体膜
をエッチングマスクとして層間絶縁膜に接続孔を形成
し、さらにその接続孔の内部および第１の導体膜の側面
に下部電極形成用の第２の導体膜を形成する技術等が開
示されている。しかし、下部電極の平面の情報について
開示されていない。また、最初にフォトリソグラフィ技
術によって穿孔される上記溝の平面積に比べて下部電極
の底面積が大きくなる。さらに、下部電極形成用の第１
の導体膜が上記接続孔の形成時に倒壊する恐れがある。

【０００８】また、例えば特開平９−１１６１１４号
（第２公知例）には、層間絶縁膜に溝を形成し、層間絶
縁膜の上面および溝の側面に第１の絶縁膜を形成した
後、その第１の絶縁膜をエッチングマスクとして層間絶
縁膜に接続孔を形成し、さらにその接続孔の内部および
第１の絶縁膜上に下部電極形成用の第１の導体膜を埋め
込み、これを加工することで溝内に下部電極を形成し、
さらに、第１の絶縁膜をウエットエッチング処理によっ
て除去した後、溝内の第１の導体膜の表面に容量絶縁膜
および上部電極用の導体膜を順に被着する技術等が開示
されている。しかし、本発明とは構成が異なる。

【０００９】また、例えば特開平７−１４９３２号（第
３公知例）には、上記第１公知例と同様に、溝の側面に
形成された下部電極形成用の第１の導体膜をエッチング
マスクとして層間絶縁膜に接続孔を形成し、さらにその
接続孔の内部および第１の導体膜の上面に下部電極形成
用の第２の導体膜を形成する技術等が開示されている。
しかし、この技術の場合も、上記第１公知例と同様に、
最初にフォトリソグラフィ技術によって穿孔される上記
溝の平面積に比べて下部電極の底面積が大きくなる。ま
た、下部電極形成用の第１の導体膜が上記接続孔の形成
時に倒壊する恐れがある。

【００１０】また、例えば特開平８−２７４２７３号公
報（第４公知例）には、上記溝の側面に形成された下部
電極形成用の第１の導体膜をエッチングマスクとして層
間絶縁膜に接続孔を形成する技術等が開示されている。
しかし、この技術の場合も、上記第１公知例と同様に、
最初にフォトリソグラフィ技術によって穿孔される上記
溝の平面積に比べて下部電極の底面積が大きくなる。ま
た、上記接続孔と、下部電極の底部との位置合わせが難
しい。

【００１１】さらに、例えば特開平８−８８３２９号公
報（第５公知例）には、層間絶縁膜をエッチング速度の
異なる二層の膜で形成した後、ウエットエッチングとＣ
ＭＰ（Chemical Mechanical Polishing ）法等によって
コンタクトホール、下部電極を形成する。しかし、この
技術は微細化への対応が困難である。また、下部電極の
平面形状が円形状であるなど、本発明とは構成を異にす
る。

【００１２】本発明の目的は、情報蓄積用容量素子の第
１の電極と、その第１の電極用の接続孔との平面的な合
わせずれを防止することのできる技術を提供することに
ある。

【００１３】また、本発明の目的は、情報蓄積用容量素
子の第１の電極とその第１の電極用の接続孔との接続上
の信頼性を向上させることのできる技術を提供すること
にある。

【００１４】さらに、本発明の目的は、プロセスを複雑
にすることなく、情報蓄積用容量素子の第１の電極とそ
の第１の電極用の接続孔との接続上の信頼性を向上させ
ることのできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】(1).本発明の半導体装置の製造方法は、情
報蓄積用容量素子とメモリセル選択用電界効果トランジ
スタとが直列に接続されてなるメモリセルを有する半導
体装置の製造方法であって、（ａ）半導体基板に前記メ
モリセル選択用電界効果トランジスタを形成する工程
と、（ｂ）前記半導体基板上に、前記メモリセル選択用
電界効果トランジスタを覆うように、第１の絶縁膜を形
成する工程と、（ｃ）前記第１の絶縁膜において前記メ
モリセル選択用電界効果トランジスタの半導体領域の形
成位置に接続孔を形成した後、その接続孔内に、前記メ
モリセル選択用電界効果トランジスタの半導体領域に電
気的に接続された第１の導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後の半導体基板上に第２の絶縁膜
および犠牲膜を順に形成する工程と、（ｅ）前記犠牲膜
上に、前記情報蓄積用容量素子の第１の電極の平面パタ
ーンを決定する第１のレジスト膜を形成した後、それを
エッチングマスクとして、前記犠牲膜に前記第２の絶縁
膜が露出される第１の開口部を形成する工程と、（ｆ）
前記第１の開口部から露出する前記第２の絶縁膜を除去
することにより、前記第２の絶縁膜に前記第１の導体膜
が露出される第２の開口部を前記第１の開口部に対して
自己整合的に形成する工程と、（ｇ）前記第１の開口部
および第２の開口部内に、前記第１の導体膜と電気的に
接続された第２の導体膜を形成することにより、前記第
２の導体膜により形成された情報蓄積用容量素子の第１
の電極を形成する工程と、（ｈ）前記犠牲膜を除去する
ことにより、前記第１の電極の一部を突出させる工程と
を有することを特徴とする半導体装置の製造方法。

【００１８】(2).本発明の半導体装置の製造方法は、上
記(1) において、前記（ｈ）工程後、前記第１の電極の
突出表面を覆うように、容量絶縁膜を形成する工程と、
前記容量絶縁膜を覆うように、前記情報蓄積用容量素子
の第２の電極を形成する工程とを有するものである。

【００１９】(3).本発明の半導体装置の製造方法は、上
記(2) において、前記第２の導体膜が、白金、ルテニウ
ム、酸化ルテニウム、イリジウムまたは酸化イリジウム
の単体膜またはそれら単体膜のいずれか２以上を積み重
ねて成る積層膜からなり、前記第１の導体膜と前記第２
の導体膜との間に酸素の拡散を抑制するバリア導体膜を
形成する工程を有し、前記容量絶縁膜が、ＰＺＴ系材料
またはＢＳＴ系材料からなるものである。

【００２０】(4).本発明の半導体装置の製造方法は、情
報蓄積用容量素子とメモリセル選択用電界効果トランジ
スタとが直列に接続されてなるメモリセルを有する半導
体装置の製造方法であって、（ａ）半導体基板に前記メ
モリセル選択用電界効果トランジスタを形成する工程
と、（ｂ）前記半導体基板上に、前記メモリセル選択用
電界効果トランジスタを覆うように、第１の絶縁膜を形
成する工程と、（ｃ）前記第１の絶縁膜において前記メ
モリセル選択用電界効果トランジスタの半導体領域の形
成位置に接続孔を形成した後、その接続孔内に、前記メ
モリセル選択用電界効果トランジスタの半導体領域に電
気的に接続された第１の導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後の半導体基板上に第２の絶縁膜
および第３の絶縁膜を順に形成する工程と、（ｅ）前記
第３の絶縁膜上に、前記情報蓄積用容量素子の第１の電
極の平面パターンを決定する第１のレジスト膜を形成し
た後、それをエッチングマスクとして、前記第３の絶縁
膜に前記第２の絶縁膜が露出される第１の開口部を形成
する工程と、（ｆ）前記第１の開口部から露出する前記
第２の絶縁膜を除去することにより、前記第２の絶縁膜
に前記第１の導体膜が露出される第２の開口部を前記第
１の開口部に対して自己整合的に形成する工程と、
（ｇ）前記第１の開口部および第２の開口部内に、前記
第１の導体膜に電気的に接続された第２の導体膜を形成
することにより、前記第２の導体膜により形成された情
報蓄積用容量素子の第１の電極を形成する工程とを有す
るものである。

【００２１】(5).本発明の半導体装置の製造方法は、情
報蓄積用容量素子とメモリセル選択用電界効果トランジ
スタとが直列に接続されてなるメモリセルを有する半導
体装置の製造方法であって、（ａ）半導体基板に前記メ
モリセル選択用電界効果トランジスタを形成する工程
と、（ｂ）前記半導体基板上に、前記メモリセル選択用
電界効果トランジスタを覆うように、第１の絶縁膜を形
成する工程と、（ｃ）前記第１絶縁膜上に第２の絶縁膜
および第３の絶縁膜を順に形成する工程と、（ｄ）前記
第３の絶縁膜上に、前記情報蓄積用容量素子の第１の電
極の平面パターンを決定する第１のレジスト膜を形成し
た後、それをエッチングマスクとして、前記第３の絶縁
膜に前記第２の絶縁膜が露出される第１の開口部を形成
する工程と、（ｅ）前記第１の開口部から露出する前記
第２の絶縁膜および第１の絶縁膜を除去することによ
り、前記第２の絶縁膜および第１の絶縁膜に前記メモリ
セル選択用電界効果トランジスタの一対の半導体領域の
一方が露出される第２の開口部を前記第１の開口部に対
して自己整合的に形成する工程と、（ｆ）前記第１の開
口部および第２の開口部内に、前記メモリセル選択用電
界効果トランジスタの一対の半導体領域の一方と電気的
に接続された第２の導体膜を形成することにより、前記
第２の導体膜により形態された情報蓄積用容量素子の第
１の電極を形成する工程とを有することを特徴とする半
導体装置の製造方法。

【００２２】(6).本発明の半導体装置の製造方法は、上
記(4) または(5) において、前記第１の開口部および第
２の開口部内に第２の導体膜を埋め込むことにより前記
情報蓄積用容量素子の第１の電極を形成する工程と、前
記第１の電極を形成した後、前記第３の絶縁膜を除去す
ることにより前記第１の電極の一部を突出させる工程
と、前記第１の電極の突出表面を覆うように容量絶縁膜
を形成する工程と、前記容量絶縁膜上に前記情報蓄積用
容量素子の第２の電極を形成する工程とを有するもので
ある。

【００２３】(7).本発明の半導体装置の製造方法は、上
記(4) または(5) において、前記第１の開口部および第
２の開口部内に第２の導体膜をその断面形状が凹状とな
るように形成することにより、断面凹状の前記情報蓄積
用容量素子の第１の電極を形成する工程と、前記第３の
絶縁膜を除去することにより、断面凹状の第１の電極の
一部を突出させる工程と、前記断面凹状の第１の電極の
突出表面を覆うように容量絶縁膜を形成する工程と、前
記容量絶縁膜上に前記情報蓄積用容量素子の第２の電極
を形成する工程とを有するものである。

【００２４】(8).本発明の半導体装置の製造方法は、上
記(4) または(5) において、前記第１の開口部および第
２の開口部内に第２の導体膜をその断面形状が凹状とな
るように形成することにより、断面凹状の前記情報蓄積
用容量素子の第１の電極を形成する工程と、前記断面凹
状の第１の電極の露出表面を覆うように容量絶縁膜を形
成する工程と、前記容量絶縁膜上に前記情報蓄積用容量
素子の第２の電極を形成する工程とを有するものであ
る。

【００２５】(9).本発明の半導体装置の製造方法は、上
記(4) 、(5) 、(6) 、(7) または(8)において、前記第
３の絶縁膜を形成した後、その上に第１のマスク膜を形
成する工程と、前記第３の絶縁膜および第１のマスク膜
に前記第１の開口部を形成する工程と、前記第１の開口
部の側面に第２のマスク膜を形成する工程と、前記第１
のマスク膜および第２のマスク膜をエッチングマスクと
して、前記第２の絶縁膜に前記第２の開口部を前記第１
の開口部に対して自己整合的に形成する工程とを有する
ものである。

【００２６】(10). 本発明の半導体装置の製造方法は、
上記(9) において、前記第２のマスク膜を導体材料によ
り形成し、前記第２の開口部を形成した後、前記第２の
マスク膜を残したまま、前記第１の開口部および第２の
開口部内に導体膜を形成することにより、前記導体膜と
第２のマスク膜とからなる第２の導体膜により形成され
た前記情報蓄積用容量素子の第１の電極を形成する工程
を有するものである。

【００２７】(11). 本発明の半導体装置の製造方法は、
上記(9) において、前記第２の開口部を形成した後、前
記第２のマスク膜を除去する工程と、前記第２のマスク
膜の除去工程後、前記第１の開口部および第２の開口部
内に第２の導体膜を形成することにより、前記第２の導
体膜により形成された前記情報蓄積用容量素子の第１の
電極を形成する工程とを有するものである。

【００２８】(12). 本発明の半導体装置の製造方法は、
上記(4) 、(5) 、(6) または(7) 記載の半導体装置の製
造方法において、前記第２の絶縁膜と第３の絶縁膜との
間に、前記第２の絶縁膜および第３の絶縁膜に対してエ
ッチング選択比を相対的に大きくとれる第４の絶縁膜を
形成する工程と、前記第１の電極形成工程後に前記第４
の絶縁膜をエッチングストッパとして前記第３の絶縁膜
を除去する工程とを有するものである。

【００２９】(13). 本発明の半導体装置の製造方法は、
上記(1) 、(2) または(4) において、前記第２の導体膜
が、白金、ルテニウム、酸化ルテニウム、イリジウムま
たは酸化イリジウムの単体膜またはそれら単体膜のいず
れか２以上を積み重ねて成る積層膜からなるものであ
る。

【００３０】(14). 本発明の半導体装置の製造方法は、
上記(1) 、(2) 、(4) または(13)において、前記第１の
導体膜と前記第２の導体膜との間に酸素の拡散を抑制す
るバリア導体膜を形成する工程を有するものである。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００３２】また、本実施の形態においては、ｐチャネ
ル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）をｐＭＩＳと略し、ｎチャ
ネル型のＭＩＳＦＥＴをｎＭＩＳと略す。

【００３３】（実施の形態１）本実施の形態１において
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
または強誘電体メモリ（ＦｅＲＡＭ；Ferro-electric R
AM）に本発明を適用した場合を図１〜図３４によって説
明する。

【００３４】図１には本実施の形態１の半導体装置にお
ける半導体基板（半導体装置の製造工程においては半導
体ウエハと称する略平面円形状の薄板）１の要部断面図
が示されている。半導体基板１は、例えばｐ^-型の単結
晶シリコンからなる。メモリ領域Ｍにおける半導体基板
１の主面には、ｐウエル２ａが形成されている。このｐ
ウエル２ａは、半導体領域３によって取り囲まれて半導
体基板１とは電気的に分離されている。これにより、半
導体基板１の他の領域に形成された入出力回路などから
メモリ領域Ｍにノイズが侵入するのを防ぐことができ
る。このｐウエル２ａは、例えばホウ素が導入されて形
成されている。また、半導体領域３は、例えばリンまた
はヒ素が導入されてｎ型に設定されている。また、周辺
回路領域Ｐにおける半導体基板１の主面には、ｐウエル
２ｂおよびｎウエル４が形成されている。ｐウエル２ｂ
には、例えばホウ素が導入されている。また、ｎウエル
４には、例えばリンまたはヒ素が導入されている。

【００３５】また、半導体基板１の分離領域には、例え
ば溝型の分離部（トレンチアイソレーション）５が形成
されている。この分離部５は、半導体基板１の厚さ方向
に掘られた分離溝６内に、例えば酸化シリコン等のよう
な分離膜が埋め込まれて形成されている。この分離溝６
に埋め込まれた酸化シリコン膜は、その主面が活性領域
における半導体基板１の主面とほぼ同じ高さになるよう
に平坦化されている。分離部５は、溝型に限定されるも
のではなく種々変更可能であり、例えばＬＯＣＯＳ（選
択酸化）法により形成されるフィールド酸化膜によって
形成することもできる。

【００３６】半導体基板１の主面において上記分離部５
に囲まれた領域には活性領域が形成されている。メモリ
領域Ｍに形成された活性領域は、例えば図１の横方向に
真っ直ぐに延在する細長い島状のパターンで構成されて
いる。その各活性領域には、メモリセル選択用ＭＩＳＦ
ＥＴＱｓが図１の横方向に隣接して２個形成されてい
る。各メモリセル選択用ＭＩＳＦＥＴＱｓは、ゲート絶
縁膜７、ゲート電極８Ａおよびソース、ドレインを構成
する一対のｎ型の半導体領域９ａ、９ｂを有しており、
１つの活性領域内の２個のメモリセル選択用ＭＩＳＦＥ
ＴＱｓは、その一方の半導体領域９ｂを互いに共有した
状態で配置されている。

【００３７】上記ゲート絶縁膜７は、例えば酸化シリコ
ンからなる。このゲート絶縁膜７を形成した後に、例え
ば半導体基板１に対して、ＮＯ（酸化窒素）あるいはＮ
₂Ｏ（亜酸化窒素）等の雰囲気中で熱処理を施すことに
よって、ゲート絶縁膜と半導体基板１との界面に窒素を
偏析させることもできる（酸窒化処理）。ゲート絶縁膜
７が８nm程度まで薄くなると、半導体基板１との熱膨張
係数差に起因して両者の界面に生じる歪みが顕在化し、
ホットキャリアの発生を誘発する。半導体基板１との界
面に偏析した窒素はこの歪みを緩和するので、上記の酸
窒化処理は、極薄のゲート絶縁膜７の信頼性を向上さ
せ、かつ、ホットキャリアを抑制することができ、メモ
リセル選択用ＭＩＳＦＥＴＱｓの信頼性を向上させるこ
とができる。

【００３８】また、上記ゲート電極８Ａはワード線ＷＬ
と一体に構成されており、同一の幅、同一のスペースで
Ｙ方向に沿って直線的に延在している。ゲート電極８Ａ
（ワード線ＷＬ）は、例えばリン（Ｐ）などの不純物が
ドープされた低抵抗多結晶シリコン膜と、その上部に形
成されたタングステンナイトライド（ＷＮ）膜などから
なるバリアメタル層と、その上部に形成されたタングス
テン（Ｗ）膜などの高融点金属膜とで構成されたポリメ
タル構造を有している。ポリメタル構造のゲート電極８
Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド
膜で構成されたゲート電極に比べて電気抵抗が低いの
で、ワード線の信号遅延を低減することができる。この
ゲート電極８Ａは、例えば低抵抗多結晶シリコンの単体
膜構造とすることもできるし、また、例えば低抵抗多結
晶シリコン膜上にタングステンシリサイド等のようなシ
リサイド層を設ける、いわゆるポリサイド構造とするこ
ともできる。なお、上記ソース、ドレイン用の半導体領
域９ａ、９ｂは、例えばリンまたはヒ素が導入されてｎ
型に設定されている。

【００３９】ＤＲＡＭの周辺回路領域Ｐには、形成工程
中のｎＭＩＳＱｎおよびｐＭＩＳＱｐが設けられてい
る。周辺回路を構成するｎＭＩＳＱｎおよびｐＭＩＳＱ
ｐは、メモリセルよりも緩いデザインルールによって形
成されている。ｎＭＩＳＱｎはｐウエル２ｂに形成さ
れ、この段階において、ゲート絶縁膜７、ゲート電極８
Ｂおよびｎ^-型の半導体領域１０ａを有している。ま
た、ｐＭＩＳＱｐはｎウエル４に形成され、この段階に
おいてゲート絶縁膜７、ゲート電極８Ｃおよびｐ^-型の
半導体領域１１ａを有している。このｎＭＩＳＱｎおよ
びｐＭＩＳＱｐのゲート絶縁膜７およびゲート電極８
Ｂ、８Ｃの構造は、上記したメモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート絶縁膜７およびゲート電極８Ａ（ワー
ド線ＷＬ）と同じなので説明を省略する。また、ｎ^-型
の半導体領域１０ａおよびｐ^-型の半導体領域１１ａ
は、ホットエレクトロン効果を抑制するための領域であ
る。ｎ^-型の半導体領域１０ａには、例えばリンまたは
ヒ素が導入され、ｐ^-型の半導体領域１１ａには、例え
ばホウ素が導入されている。ゲート電極８Ａ、８Ｂ、８
Ｃ上にはキャップ絶縁膜１２が形成されている。このキ
ャップ絶縁膜１２は、例えば窒化シリコンからなり、ゲ
ート電極８Ａ、８Ｂ、８Ｃと同じ工程時にパターニング
されている。

【００４０】まず、このような半導体基板１上に、図２
に示すように、窒化シリコン膜１３をＣＶＤ法により堆
積した後、メモリ領域Ｍの窒化シリコン膜１３をフォト
レジスト膜（図示せず）で覆い、周辺回路の窒化シリコ
ン膜１３を異方性エッチングすることにより、周辺回路
のゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペー
サ１３ｓを形成する。このエッチングは、分離溝６に埋
め込まれた酸化シリコン膜とゲート絶縁膜７の削れ量を
最少とするために、窒化シリコン膜１３を高い選択比で
エッチングするガスを使用して行う。

【００４１】続いて、周辺回路のｐ型ウエル２ｂに、例
えばヒ素（Ａｓ）をイオン打ち込みしてｎＭＩＳＱｎの
ｎ⁺型の半導体領域１０ｂ（ソース、ドレイン）を形成
し、周辺回路のｎ型ウエル４に、例えばホウ素（Ｂ）を
イオン打ち込みしてｐＭＩＳＱｐのｐ⁺型の半導体領域
１１（ソース、ドレイン）を形成する。ここまでの工程
により、ｐＭＩＳＱｐおよびｎＭＩＳＱｎが略完成す
る。

【００４２】その後、図３に示すように、半導体基板１
上にＳＯＧ（Spin On Glass ）膜１６をスピン塗布し、
水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理
を行った後、さらに８００℃、１分程度の熱処理を行っ
てこのＳＯＧ膜１６をデンシファイ（緻密化）する。Ｓ
ＯＧ膜１６は、例えばポリシラザン系の無機ＳＯＧを使
用する。このＳＯＧ膜１６は、ＢＰＳＧ膜などのグラス
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極８Ａ（ワ
ード線ＷＬ）のスペースに埋め込んでもボイドが生じる
ことがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎＭＩＳＱｎ、ｐＭＩＳＱｐ）のソース、ドレインに
打ち込まれた不純物の熱拡散を抑制して浅接合化を図る
ことができる。また、熱処理時にゲート電極８Ａ（ワー
ド線ＷＬ）およびゲート電極８Ｂ、８Ｃを構成するメタ
ル（タングステン膜）が酸化するのを抑制できるので、
メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路のＭ
ＩＳＦＥＴ（ｎＭＩＳＱｎ、ｐＭＩＳＱｐ）の高性能化
を実現することができる。

【００４３】次いで、ＳＯＧ膜１６の上部に酸化シリコ
ン膜１７を堆積し、その酸化シリコン膜１７をＣＭＰ法
で研磨してその表面を平坦化した後、その上部に酸化シ
リコン膜１８を堆積する。酸化シリコン膜１７、１８
は、例えば酸素（またはオゾン）とテトラエトキシシラ
ン（Tetra Ethoxy Silane;ＴＥＯＳ）とをソースガスに
用いたプラズマＣＶＤ法で堆積する。また、上層の酸化
シリコン膜１８は、ＣＭＰ法で研磨されたときに生じた
下層の酸化シリコン膜１７の表面の微細な傷を補修する
ために堆積する。

【００４４】続いて、酸化シリコン膜１８上にフォトレ
ジスト膜Ｒ1 を形成した後、これをマスクにしたドライ
エッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ^-
型の半導体領域（ソース、ドレイン）９ａ、９ｂの上方
の酸化シリコン膜１８、１７を除去する。このエッチン
グは、酸化シリコン膜１７の下層の窒化シリコン膜１３
が除去されるのを防ぐために、酸化シリコン膜１７を高
い選択比でエッチングするガスを使用して行う。

【００４５】その後、図４に示すように、上記フォトレ
ジスト膜Ｒ1 をマスクにしたドライエッチングでｎ^-型
の半導体領域（ソース、ドレイン）９ａの上部の窒化シ
リコン膜１３を除去し、続いてその下層の薄いゲート絶
縁膜７を除去することにより、ｎ^-型の半導体領域（ソ
ース、ドレイン）９ａの一方の上部にコンタクトホール
１９を形成し、他方の上部にコンタクトホール２０を形
成する。この窒化シリコン膜１３のエッチングは、半導
体基板１や分離溝６内の酸化シリコン膜の削れ量を最小
とするために、窒化シリコン膜１３を高い選択比でエッ
チングするガスを使用して行う。さらに、このエッチン
グは、窒化シリコン膜１３を異方的にエッチングするよ
うな条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側
壁に窒化シリコン膜１３を残すようにする。これによ
り、図４の横方向の径がフォトリソグラフィの解像限界
以下の微細なコンタクトホール１９、２０をゲート電極
８Ａ（ワード線ＷＬ）に対して自己整合的に形成するこ
とができる。この工程後のメモリ領域Ｍの平面図を図５
に示す。また、図５のＢ−Ｂ線の断面図を図６に示す。
コンタクトホール１９（２個のメモリセル選択用ＭＩＳ
ＦＥＴＱｓによって共有されたｎ^-型の半導体領域９ｂ
上のコンタクトホール）は、図５の上下方向の径が図５
の左右方向の径の２倍程度となるような細長いパターン
で形成する。図５の符号のＬは、メモリ領域Ｍの上記活
性領域を示している。なお、上記図１〜図４のメモリ領
域Ｍの断面は図５のＡ−Ａ線に該当する。

【００４６】上記コンタクトホール１９、２０を形成し
た後、このコンタクトホール１９、２０を通じてｐウエ
ル２に、例えばリンをイオン打ち込みすることによっ
て、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
インよりも深い領域のｐウエル２にｎ型の半導体領域を
形成しても良い。このｎ型の半導体領域は、ソース、ド
レインの端部に集中する電界を緩和する効果があるの
で、ソース、ドレインの端部のリーク電流を低減してメ
モリセルのリフレッシュ特性を向上させることができ
る。

【００４７】次いで、図７に示すように、例えばヒ素
（Ａｓ）をドープした低抵抗多結晶シリコンからなる導
体膜２１を酸化シリコン膜１８上に堆積し、かつ、コン
タクトホール１９、２０内に埋め込む。続いて、その導
体膜２１をコンタクトホール１９、２０内にのみ残され
るようにＣＭＰ（Chemical Mechanical Polishing ）法
等によって研磨することにより、図８に示すように、導
体膜２１で構成されるプラグ（第１の導体膜）を形成す
る。その後、酸化シリコン膜１８上に窒化シリコン膜２
２および酸化シリコン膜２３を下層から順にＣＶＤ法等
によって堆積した後、窒素ガス雰囲気中で半導体基板１
を熱処理する。酸化シリコン膜２３は、例えば酸素（ま
たはオゾン）とテトラエトキシシランとをソースガスに
用いたプラズマＣＶＤ法で堆積する。また、上記熱処理
によって、導体膜２１を構成する多結晶シリコン膜中の
不純物がコンタクトホール１９、２０の底部からメモリ
セル選択用ＭＩＳＦＥＴＱｓのｎ^-型の半導体領域９
ａ、９ｂに拡散し、低抵抗のｎ型の半導体領域（ソー
ス、ドレイン）９が形成される。

【００４８】次いで、図９に示すように、フォトレジス
ト膜Ｒ2 をマスクにしたドライエッチングでコンタクト
ホール１９の上部の窒化シリコン膜２２および酸化シリ
コン膜２３を除去することにより、スルーホール２４を
形成する。このスルーホール２４は、活性領域Ｌから外
れた分離部５の上方に配置する。続いて、フォトレジス
ト膜Ｒ2 を除去した後、図１０に示すように、フォトレ
ジスト膜Ｒ3 をマスクにしたドライエッチングで周辺回
路の酸化シリコン膜２３、２２、１８、１７、ＳＯＧ膜
１６およびゲート絶縁膜７を除去することによって、ｎ
ＭＩＳＱｎのｎ⁺型の半導体領域１０ｂ（ソース、ドレ
イン）の上部にコンタクトホール２５、２６を形成し、
ｐＭＩＳＱｐのｐ⁺型の半導体領域１１ｂ（ソース、ド
レイン）の上部にコンタクトホール２７、２８を形成す
る。またこのとき同時に、ｐＭＩＳＱｐのゲート電極８
Ｃの上部にコンタクトホール２９を形成し、ｎＭＩＳＱ
ｎのゲート電極８Ｂの上部に図示しないコンタクトホー
ルを形成する。上記のように、スルーホール２４を形成
するエッチングとコンタクトホール２５〜２９を形成す
るエッチングとを別工程で行うことにより、周辺回路の
深いコンタクトホール２５〜２９を形成する際にメモリ
領域Ｍの浅いスルーホール２４の底部に露出した導体膜
２１が深く削れる不具合を防ぐことができる。なお、ス
ルーホール２４の形成とコンタクトホール２５〜２９の
形成は、上記と逆の順序で行っても良い。

【００４９】次いで、図１１に示すように、コンタクト
ホール２５〜２９とスルーホール２４の内部を含む酸化
シリコン膜２３の上部にチタン（Ｔｉ）膜３０を堆積す
る。チタン膜３０は、アスペクト比が大きいコンタクト
ホール２５〜２９の底部にもある程度の膜厚で堆積され
るよう、コリメーションスパッタ、イオン化スパッタな
どの高指向性スパッタリング法を用いて堆積する。

【００５０】続いて、チタン膜３０を大気に晒すことな
く、アルゴン（Ａｒ）などの不活性ガス雰囲気中で熱処
理する。この熱処理によってコンタクトホール２５〜２
９の底部のシリコン基板とチタン膜３０とが反応し、ｎ
ＭＩＳＱｎのｎ⁺型の半導体領域１０ｂ（ソース、ドレ
イン）の表面とｐＭＩＳＱｐのｐ⁺型の半導体領域１１
ｂ（ソース、ドレイン）の表面とにチタンシリサイド
（ＴｉＳｉ₂）層３１が形成される。なお、このとき、
スルーホール２４の底部の導体膜２１の表面にも、導体
膜２１を構成する多結晶シリコン膜とチタン膜３０との
反応によってチタンシリサイド層３１が形成される。コ
ンタクトホール２５〜２９の底部に上記のようなチタン
シリサイド層３１を形成することにより、次工程でコン
タクトホール２５〜２９の内部に形成されるプラグと、
周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ⁺型の
半導体領域１０ｂ、ｐ⁺型の半導体領域１１ｂ）とが接
触する部分のコンタクト抵抗を低減することができるの
で、センスアンプやワードドライバ等の周辺回路の高速
動作が促進される。なお、コンタクトホール２５〜２９
の底部のシリサイド層は、チタンシリサイド以外の高融
点金属シリサイド、例えばコバルトシリサイド（ＣｏＳ
ｉ₂）、タンタルシリサイド（ＴａＳｉ₂）、モリブデ
ンシリサイド（ＭｏＳｉ₂）等で構成することもでき
る。

【００５１】次いで、チタン膜３０の上部にＣＶＤ法で
窒化チタン（ＴｉＮ）膜３２を堆積する。ＣＶＤ法は、
スパッタリング法に比べてステップカバレージがよいの
で、アスペクト比が大きいコンタクトホール２５〜２９
の底部に平坦部と同程度の膜厚の窒化チタン膜３２を堆
積することができる。続いて、六フッ化タングステン
（ＷＦ₆）、水素およびモノシラン（ＳｉＨ₄）をソー
スガスに用いたＣＶＤ法で窒化チタン膜３２の上部にタ
ングステン膜３３を堆積し、コンタクトホール２５〜２
９およびスルーホール２４の内部をタングステン膜３３
で完全に埋め込む。続いて、ＣＭＰ法を用いて酸化シリ
コン膜２３の上部のタングステン膜３３、窒化チタン膜
３２およびチタン膜３０を除去（ポリッシュバック）す
ることにより、図１２に示すように、コンタクトホール
２５〜２９およびスルーホール２４の内部に上記タング
ステン膜３３、窒化チタン膜３２およびチタン膜３０で
構成されたプラグ３４を形成する。なお、上記プラグ３
４は、酸化シリコン膜２３の上部のタングステン膜３
３、窒化チタン膜３２およびチタン膜３０をドライエッ
チングで除去（エッチバック）することによって形成し
ても良い。また、プラグ３４は、タングステン膜３３を
使用せずに窒化チタン膜３２を主体として構成しても良
い。すなわち、コンタクトホール２５〜２９およびスル
ーホール２４の内部に厚い膜厚の窒化チタン膜３２を埋
め込んでプラグ３４を形成しても良い。この場合は、タ
ングステン膜３３を主体とした場合に比べてプラグ３４
の抵抗が幾分高くなるが、次の工程で酸化シリコン膜２
３の上部に堆積するタングステン膜３３をドライエッチ
ングしてビット線ＢＬと周辺回路の第１層目の配線とを
形成する際に窒化チタン膜３０がエッチングストッパと
なるので、上記第１層目の配線とコンタクトホール２５
〜２９の合わせずれマージンが格段に向上し、上記第１
層目の配線のレイアウトの自由度が大幅に向上する。

【００５２】次いで、図１３に示すように、酸化シリコ
ン膜２３の上部にスパッタリング法によりタングステン
膜を堆積した後、そのタングステン膜をその上部に形成
したフォトレジスト膜（図示せず）をマスクにしてドラ
イエッチングすることにより、メモリ領域Ｍにビット線
ＢＬを形成し、かつ、周辺回路に第１層目の配線３５を
形成する。なお、タングステン膜は光反射率が高いの
で、露光時にフォトレジスト膜がハレーションを引き起
こしてパターン（幅およびスペース）の寸法精度が低下
することがある。これを防止するためには、上記タング
ステン膜の上部に反射防止膜を薄く堆積してからフォト
レジスト膜を塗布すれば良い。反射防止膜には有機系の
材料または光反射率が低い金属材料（例えば窒化チタン
膜）を使用する。続いて、ビット線ＢＬおよび第１層目
の配線３５を覆うように酸化シリコン膜３６を堆積し、
その上に酸化シリコン膜（第２の絶縁膜）３７を堆積し
た後、その酸化シリコン膜３７の表面をＣＭＰ法で平坦
化する。酸化シリコン膜３６、３７は、例えば酸素（ま
たはオゾン）とテトラエトキシシランとをソースガスに
用いたプラズマＣＶＤ法で堆積する。その後、図１４に
示すように、酸化シリコン膜３７上に、窒化シリコン膜
（第４の絶縁膜）３８、酸化シリコン膜（第３の絶縁
膜）３９および多結晶シリコン膜（第１のマスク膜）４
０を下層から順に堆積した後、ＤＲＡＭの情報蓄積用容
量素子であるキャパシタの形成領域が開口されるような
フォトレジスト膜Ｒ4 を形成する。

【００５３】次いで、図１５に示すように、フォトレジ
スト膜Ｒ4 をマスクとして、多結晶シリコン膜４０およ
び酸化シリコン膜３９をドライエッチングすることによ
り、ＤＲＡＭの情報蓄積用容量素子であるキャパシタの
下部電極形成用の孔（第１の開口部）４１を形成する。
この際、酸化シリコンの方が、窒化シリコンよりもエッ
チング除去され易い条件でエッチング処理を行うことに
より、酸化シリコン膜３９のエッチング速度の方が、窒
化シリコン膜３８のエッチング速度よりも速くなり、窒
化シリコン膜３８をエッチングストッパとして機能させ
る。その後、図１６および図１７に示すように、フォト
レジスト膜Ｒ4 をマスクとして窒化シリコン膜３８をエ
ッチング除去することにより、下部電極形成用の孔４１
の底面から酸化シリコン膜３７を露出させる。この際、
窒化シリコンの方が、酸化シリコンよりもエッチング除
去され易い条件でエッチング処理を行う。このような２
段階の選択エッチング処理を施すことにより、下部電極
形成用の孔４１の深さの均一性を良好に制御することが
可能となる。ただし、下部電極形成用の孔４１を形成す
る方法として、例えば次のようにしても良い。すなわ
ち、フォトレジスト膜Ｒ4 をマスクとして多結晶シリコ
ン膜４０に開口パターンを形成した後、フォトレジスト
膜Ｒ4 を除去し、残された多結晶シリコン膜４０をハー
ドマスクとして酸化シリコン膜３９および窒化シリコン
膜３８を上記選択エッチング条件で順次除去するように
しても良い。これにより、フォトレジスト膜Ｒ4 による
異物の付着率を低減でき、半導体装置の信頼性を向上さ
せることが可能となる。図１７は下部電極形成用の孔４
１を形成した後の図５のＣ−Ｃ線の断面図である。下部
電極形成用の孔４１の平面領域は、例えば長方形状（実
際は楕円形状）に形成され、その平面寸法は、ビット線
ＢＬの延在方向の寸法の方が、それに交差するビット線
ＢＬの幅方向の寸法よりも長くなるように形成されてい
る。

【００５４】次いで、図１８に示すように、多結晶シリ
コン膜４０上、下部電極形成用の孔４１の内側面および
底面に低抵抗多結晶シリコン膜４２をＣＶＤ法等によっ
て堆積した後、これを異方性のドライエッチング法によ
ってエッチバックすることにより、図１９および図２０
に示すように、下部電極形成用の孔４１の内側面に低抵
抗多結晶シリコン膜で形成されたサイドウォールスペー
サ（第２のマスク膜）４２ｓを形成する。これにより、
下部電極形成用の孔４１の平面寸法を、低抵抗多結晶シ
リコン膜４２の厚さの２倍分だけ小さくすることが可能
となる。すなわち、下部電極形成用の孔４１の平面寸法
を、フォトリソグラフィで転写可能な寸法よりもさらに
小さくすることが可能となる。図２０はサイドウォール
スペーサ４２ｓを形成した後の図５のＣ−Ｃ線の断面図
である。

【００５５】続いて、図２１および図２２に示すよう
に、多結晶シリコン膜４０およびサイドウォールスペー
サ４２ｓをマスクとして、酸化シリコン膜３７、３６、
２３を上記と同様の選択エッチング処理によって除去す
ることにより下部電極用の接続孔（第２の開口部）４３
を下部電極形成用の孔４１に対して自己整合的に穿孔す
る。この際、窒化シリコン膜２２をエッチングストッパ
とする。図２２は下部電極用の接続孔４３を形成した後
の図５のＣ−Ｃ線の断面図である。

【００５６】その後、図２３および図２４に示すよう
に、窒化シリコン膜２２を上記と同様の選択エッチング
処理によって除去することにより、下部電極形成用の接
続孔４３の底面からプラグ用の導体膜２１の上面を露出
させる。この際も窒化シリコン膜２２をエッチングスト
ッパとした選択エッチング処理を施すことにより、下部
電極用の接続孔４３の深さの均一性を良好に制御でき
る。下部電極用の接続孔４３の平面領域は、例えば長方
形（実際は楕円形）に形成され、下部電極形成用の孔４
１の平面領域内に内包されている。すなわち、本実施の
形態２においては、下部電極形成領域として最初に形成
された下部電極形成用の孔４１の平面領域に対して平面
的に広がる方向に加工が行われることはなく、最初に形
成された下部電極形成用の孔４１の平面領域に対して平
面的に縮まる方向に加工（下部電極用の接続孔４３の加
工）が行われるようになっている。したがって、最終的
に形成される下部電極の平面寸法が、最初に決められた
下部電極形成用の孔４１の平面寸法よりも大きくなるこ
とはない。

【００５７】次いで、多結晶シリコン膜４０上、下部電
極形成用の孔４１内および下部電極用の接続孔４３内
に、導体膜（第２の導体膜）４４ａをＣＶＤ法等によっ
て堆積した後、多結晶シリコン膜４０および導体膜４４
ａを酸化シリコン膜３９の上面が露出される程度までＣ
ＭＰ法または異方性のドライエッチング処理等によって
エッチバックする。これにより、図２５、図２６および
図２７に示すように、導体膜４４ａを各ビット毎に分離
し、上記キャパシタの下部電極４５を形成する。下部電
極４５は、導体膜４４ａとその上部側面に形成されたサ
イドウォールスペーサ４２ｓとにより構成されている。
この下部電極４５は下部電極用の接続孔４３内の多結晶
シリコン膜４４を通じて導体膜２１と電気的に接続され
ている。図２６は、その下部電極４５を形成した後のメ
モリ領域Ｍの要部平面図であり、図２７は図２６のＣ−
Ｃ線の断面図である。なお、図２５のメモリ領域Ｍの断
面図は図２６のＡ−Ａ線の断面図を示している。

【００５８】続いて、酸化シリコン膜３９を、例えばウ
エットエッチング処理によって除去することにより、図
２８および図２９に示すように、下部電極４５の上部側
面（すなわち、サイドウォールスペーサ４２ｓの表面）
を露出させる。この際、窒化シリコン膜３８をエッチン
グストッパとすることにより、その下層の酸化シリコン
膜３７等がエッチング除去されてしまうのを防止するこ
とができる。また、下部電極４５の下部は絶縁膜中に埋
め込まれ、下部電極４５がしっかりと固定されているの
で、下部電極４５の倒壊を防止することができる。下部
電極４５の構成材料は、多結晶シリコン以外の導電材
料、例えばタングステン、ルテニウム（Ｒｕ）などの高
融点金属や酸化ルテニウム（ＲｕＯ₂）、酸化イリジウ
ム（ＩｒＯ₂）などの導電性金属酸化物で構成すること
もできる。図２９はこの工程後における図２６のＣ−Ｃ
線位置に該当する断面図である。

【００５９】次いで、図３０に示すように、下部電極４
５の表面を、例えば８００℃、ＮＨ₃雰囲気中にて直接
窒化し、アモルファス状態の五酸化タンタル（Ｔａ₂Ｏ
₅）膜４６を堆積する。五酸化タンタルは、アモルファ
ス状態ではリーク電流が大きいので、結晶化させるため
に、例えば８００℃、酸素雰囲気中において熱処理を施
す。その後、五酸化タンタル膜４６の上部に窒化チタン
膜（図示せず）をＣＶＤ法等によって堆積した後、フォ
トレジスト膜Ｒ5 をマスクにしたドライエッチングで窒
化チタン膜および五酸化タンタル膜４６をパターニング
する。これにより、その窒化チタン膜からなる上部電極
４７と、五酸化タンタル膜４６からなる容量絶縁膜と、
低抵抗多結晶シリコン膜からなる下部電極４５とで構成
された情報蓄積用のキャパシタＣを形成する。このパタ
ーニング処理の際、窒化シリコン膜３８をエッチング除
去しても良い。これにより、上下の配線層間の寄生容量
を低減することが可能となる。五酸化タンタル膜４６
は、例えばペンタエトキシタンタル（Ｔａ（ＯＣ
₂Ｈ₅）₅）をソースガスに用いたＣＶＤ法で堆積し、
窒化チタン膜は、例えばＣＶＤ法とスパッタリング法と
を併用して堆積する。

【００６０】ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓとこれに直列に接続されたキャパシタ
Ｃとで構成されたメモリセルが完成する。キャパシタＣ
の容量絶縁膜４６は、例えば（Ｂａ, Ｓｒ）ＴｉＯ3
（以下、ＢＳＴと称す）、ＳＴＯ、ＢａＴｉＯ₃（チタ
ン酸バリウム）、ＰｂＴｉＯ₃（チタン酸鉛）、ＰＺＴ
（ＰｂＺｒ_XＴｉ_1-XＯ₃）、ＰＬＴ（ＰｂＬａ_XＴｉ
_1-XＯ₃）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体膜で構成することもできる。また、上部電
極４７は、窒化チタン膜以外の導電膜、例えばタングス
テン膜などで構成することもできる。

【００６１】次いで、図３１に示すように、キャパシタ
Ｃを覆うように酸化シリコン膜４８を堆積し、次いでこ
の酸化シリコン膜４８をＣＭＰ法で研磨することによ
り、図３２および図３３に示すように、その表面を平坦
化した後、その上部に酸化シリコン膜を堆積する。図３
３はこの工程後における図２６のＣ−Ｃ線位置に該当す
る断面図である。酸化シリコン膜４８は、例えば酸素
（またはオゾン）とテトラエトキシシランとをソースガ
スに用いたプラズマＣＶＤ法で堆積する。なお、ＣＭＰ
法で研磨されたときに生じた下層の酸化シリコン膜４８
の表面の微細な傷を補修するために、その上に酸化シリ
コンを堆積しても良い。その後、フォトリソグラフィ技
術およびドライエッチング技術により、酸化シリコン膜
４８、窒化シリコン膜３８、酸化シリコン膜３７、３６
にスルーホール４９ａ、４９ｂを穿孔する。スルーホー
ル４９ａの底面からはキャパシタＣの上部電極４７の一
部が露出されている。また、スルーホール４９ｂの底面
からは第１層目の配線３５の一部が露出されている。ス
ルーホール４９ｂは、厚い膜厚で構成された酸化シリコ
ン膜を含む複数層の絶縁膜を貫通して形成されるので、
そのアスペクト比が極めて大きくなる。続いて、スルー
ホール４９ａ、４９ｂの内部にプラグ５０を形成する。
プラグ５０は、例えば酸化シリコン膜４８上にスパッタ
リング法でチタン膜を堆積し、さらにその上にＣＶＤ法
で窒化チタン膜とタングステン膜とを堆積した後、これ
らの膜をエッチバックしてスルーホール４９ａ、４９ｂ
の内部に残すことにより形成する。

【００６２】次いで、酸化シリコン膜４８上に第２層目
の配線５１を形成する。第２層目の配線５１のうち、周
辺回路領域に形成された配線５１は、前記スルーホール
４９ｂを通じて第１層目の配線３５と電気的に接続され
る。第２層目の配線５１は、例えば酸化シリコン膜４８
上に、例えば窒化チタン膜、アルミニウム（Ａｌ）合金
膜、チタン膜および窒化チタン膜をスパッタリング法で
順次堆積した後、フォトレジスト膜をマスクにしたドラ
イエッチングでこれらの膜をパターニングすることによ
り形成する。続いて、第２層目の配線５１を覆うよう
に、酸化シリコン膜４８上に酸化シリコン膜５２をＣＶ
Ｄ法等によって堆積する。第２層目の配線５１は、第１
層目の配線３５に比べて厚い膜厚（例えば４００nm以
上）で形成されるので、例えば前述したようなプラズマ
ＣＶＤ法で堆積した場合、第２層目の配線が密集した領
域（図示せず）においては、配線間のスペースを埋め込
むことが困難となる。そこで、本実施の形態１では、モ
ノシラン、酸素およびアルゴン（Ａｒ）とをソースガス
に用いた高密度プラズマＣＶＤ法を用いて酸化シリコン
膜５２を堆積する。高密度プラズマＣＶＤ法で堆積した
酸化シリコン膜５２は、ギャップフィル性に優れている
ため、第２層目の配線５１が密集した領域においても、
配線間のスペースを十分に埋め込むことが可能となる。
その後、フォトレジスト膜（図示せず）をマスクにして
酸化シリコン膜５２をエッチングすることにより、第２
層目の配線５１の一部が露出するようなスルーホール５
３を形成する。その後、スルーホール５３の内部に前記
プラグ５０と同様にプラグ５４を形成した後、酸化シリ
コン膜５２上に、前記第２層目の配線５１と同様に第３
層目の配線５５を形成する。その後、酸化シリコン膜５
２上に、第３層目の配線５５を覆うように、例えば酸化
シリコン膜および窒化シリコン膜の積層膜などで構成さ
れるパッシベーション膜５６をＣＶＤ法等により堆積す
る。

【００６３】このように本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００６４】(1).下部電極用の接続孔４３を下部電極形
成用の孔４１に対して自己整合的に穿孔することによ
り、下部電極４５と下部電極用の接続孔４３との平面的
な合わせ余裕を確保する必要がなくなるので、メモリセ
ルの微細化を推進することが可能となる。

【００６５】(2).下部電極４５と下部電極用の接続孔４
３との間に平面的な位置合わせずれが生じないので、下
部電極４５とメモリセル選択用ＭＩＳＦＥＴＱｓとの間
の電気的抵抗の増大を防ぐことが可能となる。

【００６６】(3).下部電極４５の平面積を増大させるこ
とができるので、下部電極４５と導体膜２１との接触面
積を増大させることが可能となる。したがって、下部電
極４５とメモリセル選択用ＭＩＳＦＥＴＱｓとの間の電
気的抵抗を低減することが可能となる。

【００６７】(4).下部電極４５と下部電極用の接続孔４
３との間に平面的な位置合わせずれが生じないので、そ
れらの間に目開きが生じることもない。すなわち、下部
電極のパターニング時に下部電極用の接続孔内の導体膜
にマイクロトレンチ等の不具合が生じることもない。し
たがって、下部電極４５とメモリセル選択用ＭＩＳＦＥ
ＴＱｓとの電気的接続上の信頼性を確保することができ
る。

【００６８】(5).下部電極用の接続孔４３の平面積を増
大させることができるので、その接続孔４３の開口形成
が容易になる。また、その接続孔４３内への導体膜の埋
め込みが容易になる。したがって、半導体装置の製造が
容易になり、半導体装置の歩留まりや信頼性を向上させ
ることが可能となる。

【００６９】(6).下部電極４５の形成工程中において、
その倒壊を防止できるので、半導体装置の歩留まりを向
上させることが可能となる。

【００７０】（実施の形態２）本実施の形態２において
は、ＤＲＡＭまたはＦｅＲＡＭの容量絶縁膜として、例
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ₃（チタン酸バリウ
ム）、ＰｂＴｉＯ₃（チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
_XＴｉ_1-XＯ₃）、ＰＬＴ（ＰｂＬａ_XＴｉ
_1-XＯ₃）、ＰＬＺＴ等のような酸化性雰囲気中におい
て成膜する必要があり、なお且つ、それ自身も強い酸化
力を有する材料を用いる場合のプロセスについて説明す
る。この場合、その容量絶縁膜の性質上、キャパシタの
下部電極材料も、例えば白金（Ｐｔ）等のような自身が
酸化されない金属材料またはルテニウム（Ｒｕ）やイリ
ジウム（Ｉｒ）等のような酸化物が導電性をもつような
材料が好ましい。なお、酸化ルテニウム（ＲｕＯ₂）や
酸化イリジウム（ＩｒＯ₂）等を下部電極材料として用
いることもできる。

【００７１】図３５〜図５３は、本実施の形態２の半導
体装置の製造方法を説明するものである。なお、ＤＲＡ
Ｍの周辺回路領域の断面図は前記実施の形態１と同じな
ので図示せず、本実施の形態２の特徴を示すＤＲＡＭの
メモリ領域の断面図のみを図示する。

【００７２】まず、本実施の形態２においては、前記実
施の形態１の説明において用いた図１〜図７の工程を経
た後、図７の導体膜２１がコンタクトホール１９、２０
内にのみ残されるようにＣＭＰ法または異方性のドライ
エッチング法によって除去する。この際、本実施の形態
２においては、図３５に示すように、コンタクトホール
１９、２０内の導体膜２１の上面が酸化シリコン膜１８
の上面高さよりも若干（例えば５００Å程度）低くなる
ようにする。続いて、図３６に示すように、半導体基板
１上にチタン膜５７をＣＶＤ法等によって堆積する。そ
の後、半導体基板１に対して熱処理を施すことにより、
図３７に示すように、チタン膜５７と導体膜２１との接
触界面にチタンシリサイド層５８を形成した後、余分な
チタン膜５７を除去する。余分なチタン膜５７を除去す
る理由は、チタンが酸素を引きつけやすいという性質を
有するからである。その後、半導体基板１上に、例えば
アルミニウム入りの窒化チタン膜（（Ｔｉ, Ａｌ）Ｎ
膜）、をＣＶＤ法やスパッタリング法等によって堆積し
た後、これをＣＭＰ法等によってエッチバックすること
により、図３８に示すように、チタンシリサイド層５８
上のみに導体膜５９を形成する。このチタンシリサイド
層５８と導体膜５９との積層膜によりバリア導体膜６０
を形成する。このバリア導体膜６０を設けたことによ
り、半導体基板１に直接接続されている導体膜２１と、
キャパシタの下部電極との接触部においてシリサイド反
応が生じるのを防止することができる。また、例えば酸
素雰囲気中で上記容量絶縁膜を形成する工程の際や結晶
化アニール工程の際に、酸素が下部電極を介して導体膜
２１に拡散するのを防ぎ、導体膜２１の上部が酸化され
導通不良が生じるのを防止することができる。（Ｔｉ,
Ａｌ）Ｎ膜を採用したのは、この材料が最も酸素の拡散
を防止するの能力が高かったことが本発明者の検討結果
により判明したからである。このようなバリア導体膜６
０の構成材料は、上記した材料に限定されるものではな
く種々変更可能であり、例えば窒化チタン膜、ＴａＳｉ
Ｎ、ＴｉＳｉＮ、ＷＳｉＮまたはＷＮのいずれか、ある
いはこれらまたは上記（Ｔｉ, Ａｌ）Ｎ膜を適宜選択し
て積み重ねた構造とすることもできる。なお、以上のよ
うなバリア導体膜６０を導体膜２１の上部に形成する技
術は、前記実施の形態１のキャパシタＣの場合にも適用
できる。また、その場合も、バリア導体膜６０の構成材
料は上記と同一材料を使用できる。

【００７３】次いで、図３９に示すように、前記実施の
形態１と同様に、窒化シリコン膜２２、酸化シリコン膜
２３、酸化シリコン膜２４、酸化シリコン膜３６、酸化
シリコン膜３７、窒化シリコン膜３８、酸化シリコン膜
３９および窒化シリコン膜６１を下層から順に堆積した
後、図４０に示すように、前記実施の形態１と同様に、
下部電極形成用の孔４１を穿孔する。窒化シリコン膜６
１は、他の窒化シリコン膜と同様のＣＶＤ法で形成す
る。ただし、窒化シリコン膜６１に代えて、前記実施の
形態１と同様に、多結晶シリコン膜４０を使用すること
もできる。本実施の形態２においては、後述のように下
部電極用の接続孔を穿孔する際のマスク膜を下部電極の
一部として使用しない例を説明するものなので、多結晶
シリコン膜４０を使用せず、窒化シリコン膜６１を使用
している。続いて、図４１に示すように、前記実施の形
態１と同様に、下部電極形成用の孔４１の側面にサイド
ウォールスペーサ４２ｓ2 を形成した後、下部電極用の
接続孔４３を穿孔する。本実施の形態２においては、サ
イドウォールスペーサ４２ｓ2 を、例えば窒化シリコン
膜により形成する。その理由は、上記窒化シリコン膜６
１と同様である。したがって、サイドウォールスペーサ
４２ｓ2 を窒化シリコン膜に代えて前記実施の形態１と
同様に低抵抗多結晶シリコン膜とすることもできる。た
だし、本実施の形態２のように下部電極形成用の孔や下
部電極用の接続孔を形成する際のマスク膜（窒化シリコ
ン膜６１、サイドウォール４２ｓ2 に該当）を、下部電
極材料に限定しないことにより、材料選択の自由度を向
上させることができる。したがって、例えばマスク膜と
して下地等とのエッチング選択性の高い材料を選択する
等、加工性に重点をおいた材料選択が可能となるので、
寸法精度の向上や信頼性の向上を図ることが可能とな
る。その後、本実施の形態２においては、図４２および
図４３に示すように、窒化シリコン膜を選択的にエッチ
ング除去するような条件で、窒化シリコン膜６１を除去
するとともに、サイドウォールスペーサ４２ｓ2 をも除
去してしまう。図４３はこの工程後における図５のＣ−
Ｃ線位置の断面図に該当する。

【００７４】次いで、図４４および図４５に示すよう
に、例えばルテニウム（Ｒｕ）等からなる導体膜（第２
の導体膜）４４ｂをＣＶＤ法、スパッタリング法または
メッキ法（電解メッキ法および無電解メッキ法）等によ
って堆積する。図４５はこの工程後における図５のＣ−
Ｃ線位置の断面図に該当する。導体膜４４ｂを形成する
際に無電解メッキ法を用いる場合には、例えばルテニウ
ム等からなる薄い導体膜を下部電極形成用の孔４１内、
下部電極用の接続孔４３内および酸化シリコン膜３９上
に予めＣＶＤ法等により堆積した後、その薄い導体膜を
シード層として電解メッキ法により導体膜４４ｂを形成
する。導体膜４４ｂの材料としてルテニウムを選択した
理由は、他の材料に比べて加工が容易だからである。す
なわち、導体膜４４ｂは、この後の工程においてＣＭＰ
法等によって研磨するが、その際、ルビジウムを溶かす
溶液を用いることで、導体膜４４ｂの研磨を容易にする
ことができるからである。導体膜４４ｂの材料は、ルテ
ニウムに限定されるものではなく種々変更可能であり、
例えば白金（Ｐｔ）、酸化ルビジウム（ＲｕＯ₂）、イ
リジウム（Ｉｒ）または酸化イリジウム（ＩｒＯ₂）を
用いることもできる。下部電極材料として白金を用いた
場合には、下部電極の酸化を防止することができるの
で、キャパシタＣの容量を確保することが可能となる。
続いて、図４６および図４７に示すように、前記実施の
形態１と同様に、導体膜４４ｂをＣＭＰ法により研磨す
ることにより、下部電極形成用の孔４１および下部電極
用の接続孔４３内のみに導体膜４４ｂで形成される下部
電極４５を形成する。図４７はこの工程後における図２
６のＣ−Ｃ線位置の断面図に該当する。

【００７５】次いで、前記実施の形態１と同様に窒化シ
リコン膜３８をエッチングストッパとして、酸化シリコ
ン膜３９を、図４８および図４９に示すように、除去す
ることにより、下部電極４５の側面をも露出させる。図
４９はこの工程後における図２６のＣ−Ｃ線位置の断面
図に該当する。この工程後、窒化シリコン膜３８を選択
的に除去しても良い。窒化シリコン膜３８の除去により
異なる配線層間の配線容量等を低減でき、半導体装置の
動作信頼性を向上させることができる。また、半導体装
置の動作速度の高速化を推進させることが可能となる。
続いて、図５０および図５１に示すように、前記実施の
形態１と同様に、容量絶縁膜４６および上部電極４７を
形成する。本実施の形態２においては、その容量絶縁膜
４６が、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ₃（チタン
酸バリウム）、ＰｂＴｉＯ₃（チタン酸鉛）、ＰＺＴ
（ＰｂＺｒ_XＴｉ_1-XＯ₃）、ＰＬＴ（ＰｂＬａ_XＴｉ
_1-XＯ₃）、ＰＬＺＴなどのような金属酸化物からなる
高（強）誘電体膜とされている。また、その場合の上部
電極４７の材料としては、例えば加工の容易性の観点か
らルテニウムを用いられているが、例えば白金（Ｐ
ｔ）、酸化ルテニウム（ＲｕＯ₂）、イリジウム（Ｉ
ｒ）または酸化イリジウム（ＩｒＯ₂）等を用いること
もできる。これ以降の工程は前記実施の形態１と同じな
ので説明を省略する。

【００７６】図５２および図５３は本実施の形態２の変
形例を示すものである。図５２においては、下部電極用
の接続孔４３の底面に、少なくとも導体膜２１の上面を
覆うようにバリア導体膜６１が形成されている。また、
図５３においては、下部電極用の接続孔４３の底面およ
び側面にバリア導体膜６０が形成されている。いずれの
場合においても、バリア導体膜６０は、前記したのと同
様にチタンシリサイド層５８と導体膜５９との積み重ね
膜としても良いし、それ以外に上記したバリア材料の単
体膜あるいはそれらの積み重ね膜としても良い。

【００７７】（実施の形態３）本実施の形態３は、例え
ばクラウン形状のような立体構造の下部電極を形成する
場合のプロセスを説明するものである。この実施の形態
３は、半導体装置の小型化に伴い、キャパシタの下部電
極部分の投影面積は次第に小さくなるが、必要とされる
蓄積容量はほぼ一定の値のままであるため、小さな占有
面積で大きな容量を確保すべく、下部電極を立体構造と
することが進められていることを考慮したものである。
なお、本実施の形態３と前記実施の形態２とを組合せる
こともできる。

【００７８】図５４〜図６０は、本実施の形態３の半導
体装置の製造方法を説明するものである。なお、ＤＲＡ
Ｍの周辺回路領域の断面図は前記実施の形態１と同じな
ので図示せず、本実施の形態３の特徴を示すＤＲＡＭの
メモリ領域の断面図のみを図示する。

【００７９】まず、本実施の形態３においては、前記実
施の形態１の説明で用いた図１〜図７の工程後、前記実
施の形態２の説明で用いた図３５〜図４３の工程を経
て、図５４および図５５に示すように、下部電極用の接
続孔を形成する際に用いた前記マスク膜を除去した状態
で、酸化シリコン膜３９上、下部電極形成用の孔４１の
内面および下部電極用の接続孔４３の内面に導体膜（第
２の導体膜）４４ｃをＣＶＤ法等によって被着する。図
５５はこの工程後における図５のＣ−Ｃ線位置の断面図
に該当する。導体膜４４ｃは、前記実施の形態１、２で
説明した導体膜４４ａ、４４ｂと同様、例えば低抵抗多
結晶シリコンまたはルテニウム等からなる。ただし、本
実施の形態３においては、下部電極形成用の孔４１内全
体が導体膜４４ｃによって埋め込まれないように導体膜
４４ｃの膜厚が調整されている。したがって、導体膜４
４ｃは、下部電極形成用の孔４１の側面には被着されて
いるが、孔４１の平面中央には形成されておらず、孔４
１内の導体膜４４ｃは断面凹状になっている。

【００８０】続いて、その導体膜４４ｃ上に、例えばＳ
ＯＧ（Spin On Glass ）膜またはフォトレジスト膜から
なる犠牲膜６２を堆積し、導体膜４４ｃ上面の窪みを埋
め込んだ後、犠牲膜６２の上面に対して平坦化処理を施
す。その後、その犠牲膜６２および導体膜４４ｃの一部
（酸化シリコン膜３９上の部分）を、酸化シリコン膜３
９の上面が露出される程度までＣＭＰ法等によってエッ
チバックすることにより、図５６および図５７に示すよ
うに、例えば断面クラウン形状の下部電極４５を形成す
る。図５７はこの工程後における図２６のＣ−Ｃ線位置
の断面図に該当する。本実施の形態３においても、前記
実施の形態１、２と同様に、キャパシタの下部電極４５
の最終的な平面積が、プロセスの途中において最初の下
部電極形成用の孔４１の平面積よりも大きくならないの
で、キャパシタの占有面積を増大させないようにでき
る。

【００８１】次いで、酸化シリコン膜３９を、前記実施
の形態１、２と同様に窒化シリコン膜３８をエッチング
ストッパとしてエッチング除去することにより、図５８
および図５９に示すように、下部電極４５の側壁部分の
表面を露出させる。図５９はこの工程後における図２６
のＣ−Ｃ線位置の断面図に該当する。続いて、図６０に
示すように、前記実施の形態１または実施の形態２と同
様に、容量絶縁膜４６および上部電極４７を形成する。
その後の工程は前記実施の形態１と同じなので説明を省
略する。

【００８２】本実施の形態３においては、前記実施の形
態１で得られた効果の他、以下の効果を得ることが可能
となる。すなわち、キャパシタＣの下部電極４５の断面
形状をクラウン形状等とすることにより、下部電極４５
の占有面積を増大させることなく、下部電極４５の表面
積を増やすことができるので、小さい占有面積のままキ
ャパシタＣの容量を増大させることが可能となる。

【００８３】（実施の形態４）本実施の形態４は、前記
実施の形態３の変形例であり、例えばクラウン形状の下
部電極の内側だけを容量部として活用するものである。
なお、本実施の形態４と前記実施の形態２とを組合せる
こともできる。

【００８４】まず、本実施の形態４においては、前記実
施の形態３の図５４および図５５で説明した工程におい
て、フォトレジスト膜からなる犠牲膜６２を堆積する。
ここで使用される犠牲膜６２は、酸化シリコン膜３９と
のエッチング選択性を大きくとれる材料であれば良い。
続いて、前記実施の形態３の図５６および図５７で説明
したように犠牲膜６２および導体膜４４ｃを酸化シリコ
ン膜３９の上面が露出する程度にＣＭＰ法等によってエ
ッチバックして下部電極４５を形成する。その後、本実
施の形態４においては、下部電極４５の平面中央におけ
る窪みの内部に残された犠牲膜６２のみを除去すること
により、図６１に示すように、下部電極４５の内壁面お
よび側部上面のみが露出されるようにする。すなわち、
本実施の形態４では、酸化シリコン膜３９を除去しな
い。このため、メモリ領域Ｍと周辺回路領域Ｐとの断面
段差を小さくできる。したがって、酸化シリコン膜３９
よりも上層に形成される配線、特に、メモリ領域Ｍと周
辺回路領域Ｐとの両方に跨って形成されるような配線の
信頼性および形成寸法精度を向上させることが可能とな
る。その後、図６２に示すように、前記実施の形態１、
２、３と同様に、容量絶縁膜４６および上部電極４７を
形成する。これ以降は、前記実施の形態１、２、３と同
じなので説明を省略する。

【００８５】（実施の形態５）本実施の形態５は、前記
実施の形態１の変形例であり、情報蓄積用容量素子であ
るキャパシタの下部電極形成用の孔に対して自己整合的
に形成される下部電極用の接続孔が、半導体基板１に直
接接続されるものである。すなわち、その下部電極はプ
ラグを介さずに直接半導体基板と電気的に接続されるも
のである。本実施の形態５によれば、キャパシタ用の導
体膜２１（プラグ）の形成工程を削減できるので、工程
数およびフォトマスク枚数を低減することが可能とな
る。なお、本実施の形態５も前記実施の形態３、４と同
様にクラウン形状とすることもできる。

【００８６】図６３〜図６９は、本実施の形態５の半導
体装置の製造方法を説明するものである。なお、ＤＲＡ
Ｍの周辺回路領域の断面図は前記実施の形態１と同じな
ので図示せず、本実施の形態５の特徴を示すＤＲＡＭの
メモリ領域の断面図のみを図示する。

【００８７】まず、本実施の形態５においては、前記実
施の形態１の説明で用いた図１、図２の工程後、図６３
に示すように、前記実施の形態１と同様に、ＳＯＧ膜１
６、酸化シリコン膜１７、１８を形成する。続いて、酸
化シリコン膜１８上に、ビット線用のプラグ形成領域が
露出され、かつ、それ以外が覆われるようなフォトレジ
スト膜Ｒ6 を形成した後、これをエッチングマスクとし
て、前記実施の形態１と同様に、コンタクトホール１９
を形成する。この段階ではキャパシタ用のコンタクトホ
ール（前記実施の形態１の符号２０に該当）は形成され
ない。その後、図６４に示すように、前記実施の形態１
と同様に、コンタクトホール１９内に導体膜２１を埋め
込みプラグを形成した後、前記実施の形態１と同様に、
ビット線および第１層目の配線（図６４には図示されな
い）を形成し、さらに、それを被覆するように、酸化シ
リコン膜１８および導体膜２１上に、窒化シリコン膜２
２、酸化シリコン膜２３、３６、３７、窒化シリコン膜
３８、酸化シリコン膜３９および多結晶シリコン膜４０
を前記実施の形態１と同様に形成する。

【００８８】次いで、図６５に示すように、前記実施の
形態１と同様に、多結晶シリコン膜４０、酸化シリコン
膜３９および窒化シリコン膜３８の一部を除去すること
により下部電極形成用の孔４１を形成し、その内壁面に
サイドウォールスペーサ４２ｓを形成する。続いて、残
された多結晶シリコン膜４０およびサイドウォールスペ
ーサ４２ｓをエッチングマスクとして、酸化シリコン膜
３７、３６、２３、窒化シリコン膜２２、酸化シリコン
膜１８、１７、１６および窒化シリコン膜１３をエッチ
ング除去することにより、図６６に示すように、下部電
極用の接続孔４３を形成する。この下部電極用の接続孔
４３の底面からは半導体基板１の主面が露出されてい
る。このエッチング処理に際しては、例えば次のように
する。まず、窒化シリコン膜２２をエッチングストッパ
として、酸化シリコン膜３７、３６および酸化シリコン
膜２３を選択的にエッチング除去した後、窒化シリコン
膜２２を選択的にエッチング除去する。続いて、前記実
施の形態１で説明したコンタクトホール２０の形成方法
と同様に、窒化シリコン膜１３をエッチングストッパと
した選択エッチング処理によって、酸化シリコン膜１
８、酸化シリコン膜１７、ＳＯＧ膜１６をエッチング除
去した後、窒化シリコン膜１３を選択的にエッチング除
去することにより形成する。このようにすることで、下
部電極用の接続孔４３を形成する際に下層の素子にダメ
ージを与えることがない。

【００８９】次いで、図６７に示すように、前記実施の
形態１と同様に、下部電極形成用の孔４１および下部電
極用の接続孔４３内に導体膜４４ａ（または導体膜４４
ｂ，４４ｃ）を埋め込み、これをＣＭＰ法等によってエ
ッチバックすることにより、下部電極４５を形成する。
この下部電極４５は、その下部において半導体基板１の
半導体領域９と直接接触され電気的に接続されている。
続いて、図６８および図６９に示すように、前記実施の
形態１、２、３と同様に、容量絶縁膜４６および上部電
極４７を形成する。図６９は図２６のＣ−Ｃ線位置の断
面図に該当する。これ以降は、前記実施の形態１、２、
３、４と同様なので説明を省略する。

【００９０】（実施の形態６）本実施の形態６は、例え
ば断面棒状の下部電極を形成する場合のプロセスを説明
するものである。なお、本実施の形態６と前記実施の形
態２、５とを組合せることもできる。

【００９１】まず、本実施の形態６においては、前記実
施の形態１の説明で用いた図１〜図１３の工程を経た
後、図７０に示すように、前記実施の形態１と同様に、
酸化シリコン膜３７上に、窒化シリコン膜３８および酸
化シリコン膜３９を下層から順に堆積する。本実施の形
態６においては、前記実施の形態１で堆積したマスク膜
（多結晶シリコン膜４０等）は堆積しない。また、前記
実施の形態２と同様に、導体膜２１の上面にバリア膜を
形成しても良い。続いて、酸化シリコン膜３９上に、下
部電極形成領域が露出される平面長方形状の開口部が形
成され、かつ、それ以外が覆われるようなフォトレジス
ト膜Ｒ7 を形成した後、そのフォトレジスト膜Ｒ7 をエ
ッチングマスクとして、酸化シリコン膜３９、窒化シリ
コン膜３８、酸化シリコン膜３７、３６、２３および窒
化シリコン膜２２をエッチング除去することにより下部
電極形成用の孔６３を形成する。このエッチング処理に
際しては、例えば次のようにする。まず、窒化シリコン
膜３８をエッチングストッパとして、酸化シリコン膜３
９を選択的にエッチング除去する。続いて、窒化シリコ
ン膜３８を除去した後、エッチング条件を変えて、窒化
シリコン膜２２をエッチングストッパとして酸化シリコ
ン膜３７、３６、２３を選択的にエッチング除去する。
その後、窒化シリコン膜２２を選択的にエッチング除去
する。これにより、下部電極用の孔６３の底部の絶縁膜
を除去してしまったり、素子に損傷を与えてしまったり
することなく、下部電極用の孔６３を穿孔することが可
能となる。下部電極用の孔６３の平面形状は、前記実施
の形態１と同じである。

【００９２】次いで、フォトレジスト膜Ｒ7 を除去した
後、図７１に示すように、導体膜４４ａ（または導体膜
４４ｂ）を前記実施の形態１、２、３、４と同様に半導
体基板１上に堆積し、これをＣＭＰ法等によってエッチ
バックすることにより、図７２に示すように、下部電極
用の孔６３内に導体膜４４ａ（または導体膜４４ｂ）か
らなる下部電極４５を形成する。本実施の形態６におい
ては、下部電極４５が断面棒状となっている。このた
め、製造工程を簡略化することが可能となる。また、下
部電極４５は断面棒状であるが平面的には長方形なので
その表面積を大きくでき、容量を確保することが可能と
なっている。さらに、本実施の形態６は、下部電極４５
の形成材料を白金とする場合に好適である。一般的に下
部電極材料として白金を選択すると、その加工が難しい
ことが知られているが、本実施の形態６においては、下
部電極の断面形状が単純な断面棒状なので、加工時に微
細なエッチング加工を施さないでも形成できるからであ
る。下部電極４５の形成材料として白金を採用した場合
には、前記実施の形態２と同様に、下部電極４５が接す
る導体膜２１の上面にバリア膜を形成することもでき
る。このような下部電極４５を形成した後、窒化シリコ
ン膜３８をエッチングストッパとして、酸化シリコン膜
３９をエッチング除去することにより、図７３に示すよ
うに、下部電極４５の上部のみを露出させる。窒化シリ
コン膜３８をエッチングストッパとして用いるので、下
部電極４５の上部を露出させるエッチング処理に際して
下層の絶縁膜や素子が損傷を受けることがない。その
後、図７４に示すように、前記実施の形態１、２、３、
４、５と同様に、容量絶縁膜４６および上部電極４７を
形成する。これ以降は、前記実施の形態１、２、３、
４、５と同様なので説明を省略する。

【００９３】（実施の形態７）本実施の形態７は、メモ
リセルの配置の変形例を示すものであり、ビット線の延
在方向に互いに隣接するキャパシタ間に、ビット線とプ
ラグとの接続領域を配置させない構造を説明するもので
ある。本実施の形態７によれば、ビット線の延在方向に
互いに隣接するキャパシタの下部電極用の接続孔におけ
る配置マージンを確保することができるので、その下部
電極の平面積をさらに大きくすることができ、キャパシ
タの容量を増大させることができる。したがって、本実
施の形態７は、特に前記実施の形態６のように下部電極
４５が断面棒状の場合に適用すると効果がある。それ
は、本実施の形態７を採用することにより、下部電極４
５が断面棒状であっても、容量を稼げるからである。た
だし、本実施の形態７を、前記実施の形態６以外の前記
実施の形態１〜５のいずれかに適用することもできる。
なお、断面構造は前記実施の形態１〜６のいずれかと同
じなので説明を省略する。また、本実施の形態７の技術
思想は、ビット線の延在方向に隣接するキャパシタ間
に、ビット線とプラグとの接続領域を設けないことであ
り、これから説明する具体的な平面構造に限定されるも
のではない。

【００９４】本実施の形態７においては、図７５および
図７６に示すように、１つのメモリセルＭＣの構成は、
前記実施の形態１〜６と同じであるが、個々のメモリセ
ルＭＣの活性領域Ｌが斜めに配置されている。したがっ
て、同じメモリセルＭＣの２個のキャパシタの下部電極
４５は、図７５および図７６の横方向に延びる同一直線
上に配置されず、その同一直線上には、互いに異なるメ
モリセルＭＣの下部電極４５が配置されている。図７５
および図７６において同一列上に配置された活性領域Ｌ
は、互いに平行になるように配置されている。また、互
いに隣接する列上に配置された活性領域Ｌは、その傾斜
角度が互いに反転するように配置されている。

【００９５】各活性領域Ｌには、２本のワード線ＷＬが
電気的には接続されずに平面的に重なるように配置さ
れ、その２本のワード線ＷＬの配置されない活性領域Ｌ
の中央にビット線ＢＬが平面的に重なるように配置され
ている。ビット線ＢＬは、ワード線ＷＬに対して交差す
るように延在されており、コンタクトホール１９内の導
体膜２１を通じて活性領域Ｌの中央におけるメモリセル
選択用ＭＩＳＦＥＴＱｓの半導体領域と電気的に接続さ
れている。また、下部電極４５は、コンタクトホール２
０内の導体膜２１および下部電極用の接続孔４３を通じ
て活性領域Ｌの両端側におけるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの半導体領域と電気的に接続されている。

【００９６】本実施の形態７においては、上述のよう
に、図７５および図７６の横方向に隣接するキャパシタ
Ｃの下部電極４５の間にビット線ＢＬと導体膜２１とを
接続する領域が設けられていない。このため、キャパシ
タＣの下部電極４５において、図７５および図７６の横
方向寸法をさらに延ばすことができる。すなわち、下部
電極４５の表面積を増やすことができるので、キャパシ
タＣの容量を増大させることができる。

【００９７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００９８】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ＤＲＡＭまたはＦｅＲＡＭに適用した場合について説明
したが、それに限定されるものではなく、例えばＤＲＡ
ＭまたはＦｅＲＡＭと論理回路とを同一半導体基板に設
けている半導体装置等に適用できる。

【００９９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１００】(1).本発明の半導体装置の製造方法によれ
ば、第１の電極形成用の第２の開口部を第１の電極用の
接続孔である第１の開口部に対して自己整合的に穿孔す
ることにより、第１の電極と第１の電極用の接続孔との
間に平面的な合わせずれが生じるのを防止することが可
能となる。

【０１０１】(2).上記(1) により、第１の電極と第１の
電極用の接続孔との平面的な合わせ余裕を確保する必要
をなくすことができる。これにより、メモリセルの微細
化を推進することが可能となる。

【０１０２】(3).上記(1) により、第１の電極とメモリ
セル選択用の電界効果トランジスタとの間の電気的抵抗
の増大を防ぐことが可能となる。

【０１０３】(4).上記(1) により、第１の電極と第１の
電極用の接続孔との間に目開きが生じることもない。す
なわち、第１の電極のパターニング時に第１の電極用の
接続孔内の導体膜にマイクロトレンチ等の不具合が生じ
ることもない。したがって、第１の電極とメモリセル選
択用の電界効果トランジスタとの電気的接続上の信頼性
を確保することができる。

【０１０４】(5).上記(1) により、第１の電極と第１の
電極用の接続孔との平面的な合わせ余裕を確保する必要
をなくすことができるので、その分、第１の電極用の接
続孔の平面積を増大させることができる。このため、そ
の接続孔の開口形成が容易になる。また、その接続孔内
への導体膜の埋め込みが容易になる。したがって、半導
体装置の製造が容易になり、半導体装置の歩留まりや信
頼性を向上させることが可能となる。

【０１０５】(6).上記(1) により、第１の電極と第１の
電極用の接続孔との接続上の信頼性を向上させることが
可能となる。

【０１０６】(7).上記(1) により、プロセスを複雑にす
ることなく、第１の電極と第１の電極用の接続孔との接
続上の信頼性を向上させることが可能となる。

【０１０７】(8).本発明の半導体装置の製造方法によれ
ば、情報蓄積用の容量素子の第１の電極の形成工程中に
おいて、その倒壊を防止できるので、半導体装置の歩留
まりを向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図２】図１に続く半導体装置の製造工程中における要
部断面図である。

【図３】図２に続く半導体装置の製造工程中における要
部断面図である。

【図４】図３に続く半導体装置の製造工程中における要
部断面図である。

【図５】図４の工程後の半導体装置のメモリ領域の要部
平面図である。

【図６】図５のＢ−Ｂ線の断面図である。

【図７】（ａ）および（ｂ）はそれぞれ図６に続く半導
体装置の製造工程中における図５のＡ−Ａ線およびＢ−
Ｂ線の断面図である。

【図８】図７に続く半導体装置の製造工程中における要
部断面図である。

【図９】（ａ）および（ｂ）はそれぞれ図８に続く半導
体装置の製造工程中における図５のＡ−Ａ線およびＢ−
Ｂ線の断面図である。

【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。

【図１１】図１０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１２】図１１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１３】図１２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１４】図１３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１５】図１４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１６】図１５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１７】図１６の工程時における半導体装置の図５の
Ｃ−Ｃ線位置に該当する断面図である。

【図１８】図１６および図１７に続く半導体装置の製造
工程中における要部断面図である。

【図１９】図１８に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２０】図１９の工程時における半導体装置の図５の
Ｃ−Ｃ線位置に該当する断面図である。

【図２１】図１９および図２０に続く半導体装置の製造
工程中における要部断面図である。

【図２２】図２１の工程時における半導体装置の図５の
Ｃ−Ｃ線位置に該当する断面図である。

【図２３】図２１および図２２に続く半導体装置の製造
工程中における要部断面図である。

【図２４】図２３の工程時における半導体装置の図５の
Ｃ−Ｃ線位置に該当する断面図である。

【図２５】図２３および図２４に続く半導体装置の製造
工程中における要部断面図である。

【図２６】図２５の工程後における半導体装置のメモリ
領域の要部平面図である。

【図２７】図２６のＣ−Ｃ線の断面図である。

【図２８】図２５、図２６および図２７に続く半導体装
置の製造工程中における要部断面図である。

【図２９】図２８の工程時における半導体装置の図２６
のＣ−Ｃ線位置に該当する断面図である。

【図３０】図２８および図２９に続く半導体装置の製造
工程中における要部断面図である。

【図３１】図３０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３２】図３１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３３】図３２の工程時における半導体装置の図２６
のＣ−Ｃ線位置に該当する断面図である。

【図３４】図３２および図３３に続く半導体装置の製造
工程中における要部断面図である。

【図３５】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図３６】図３５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３７】図３６に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３８】図３７に続く半導体装置の製造工程中におけ
る要部断面図である。

【図３９】図３８に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４０】図３９に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４１】図４０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４２】図４１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図４３】図４２の工程時における図５のＣ−Ｃ線位置
に該当する断面図である。

【図４４】図４２および図４３に続く半導体装置の製造
工程中における要部断面図である。

【図４５】図４４の工程時における図５のＣ−Ｃ線位置
に該当する断面図である。

【図４６】図４４および図４５に続く半導体装置の製造
工程中における要部断面図である。

【図４７】図４６の工程時における図２６のＣ−Ｃ線位
置に該当する断面図である。

【図４８】図４６および図４７に続く半導体装置の製造
工程中における要部断面図である。

【図４９】図４８の工程時における図２６のＣ−Ｃ線位
置に該当する断面図である。

【図５０】図４８および図４９に続く半導体装置の製造
工程中における要部断面図である。

【図５１】図５０の工程時における図２６のＣ−Ｃ線位
置に該当する断面図である。

【図５２】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図５３】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図５４】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図５５】図５４の工程時における図５のＣ−Ｃ線位置
に該当する断面図である。

【図５６】図５４および図５５に続く半導体装置の製造
工程中における要部断面図である。

【図５７】図５６の工程時における図２６のＣ−Ｃ線位
置に該当する断面図である。

【図５８】図５６および図５７に続く半導体装置の製造
工程中における要部断面図である。

【図５９】図５８の工程時における図２６のＣ−Ｃ線位
置に該当する断面図である。

【図６０】図５８および図５９に続く半導体装置の製造
工程中における要部断面図である。

【図６１】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図６２】図６１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図６３】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図６４】図６３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図６５】図６４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図６６】図６５に続く半導体装置の製造工程中におけ
る要部断面図である。

【図６７】図６６に続く半導体装置の製造工程中におけ
る要部断面図である。

【図６８】図６７に続く半導体装置の製造工程中におけ
る要部断面図である。

【図６９】図６８の工程時における図２６のＣ−Ｃ線位
置に該当する断面図である。

【図７０】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図７１】図７０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図７２】図７１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図７３】図７２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図７４】図７３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図７５】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部平面図である。

【図７６】図７５に続く半導体装置の製造工程中におけ
る要部平面図である。

【符号の説明】

１半導体基板２ａ, ２ｂｐウエル３半導体領域４ｎウエル５分離部６分離溝７ゲート絶縁膜８Ａ、８Ｂ、８Ｃゲート電極９ｎ型の半導体領域９ａ, ９ｂｎ^-型の半導体領域１０ａｎ^-型の半導体領域１０ｂｎ⁺型の半導体領域１１ａｐ^-型の半導体領域１１ｂｐ⁺型の半導体領域１２キャップ絶縁膜１３窒化シリコン膜１３ｓサイドウォールスペーサ１６ＳＯＧ膜１７酸化シリコン膜１８酸化シリコン膜１９コンタクトホール２０コンタクトホール２１導体膜２２窒化シリコン膜２３酸化シリコン膜２４スルーホール２５〜２９コンタクトホール３０チタン膜３１チタンシリサイド層３２窒化チタン膜３３タングステン膜３４プラグ３５第１層目の配線３６酸化シリコン膜３７酸化シリコン膜３８窒化シリコン膜３９酸化シリコン膜４０多結晶シリコン膜４１孔４２低抵抗多結晶シリコン膜４２ｓ、４２ｓ2 サイドウォールスペーサ４３接続孔４４ａ導体膜４４ｂ導体膜４４ｃ導体膜４５下部電極４６五酸化タンタル膜４７上部電極４８酸化シリコン膜４９ａ、４９ｂスルーホール５０プラグ５１第２層目の配線５２酸化シリコン膜５３スルーホール５４プラグ５５第３層目の配線５６パッシベーション膜５７チタン膜５８チタンシリサイド層５９導体膜６０バリア導体膜６１窒化シリコン膜６２犠牲膜６３孔Ｍメモリ領域Ｐ周辺回路領域Ｑｓメモリセル選択用ＭＩＳＦＥＴＬＲ1 〜Ｒ7 フォトレジスト膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA17 AD12 AD17 AG07 AG09 AG10 AG40 5F038 AC05 AC09 AC15 DF05 EZ14 EZ15 EZ18 5F083 AD42 AD48 AD49 AD56 FR02 GA02 JA06 JA14 JA15 JA38 JA39 JA40 JA43 JA53 JA56 KA20 MA03 MA04 MA06 MA17 MA20 PR06 PR07 PR09 PR22 PR23 PR29 PR39 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56

Claims

【特許請求の範囲】

【請求項１】情報蓄積用容量素子とメモリセル選択用
電界効果トランジスタとが直列に接続されてなるメモリ
セルを有する半導体装置の製造方法であって、（ａ）半
導体基板に前記メモリセル選択用電界効果トランジスタ
を形成する工程と、（ｂ）前記半導体基板上に、前記メ
モリセル選択用電界効果トランジスタを覆うように、第
１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜
において前記メモリセル選択用電界効果トランジスタの
半導体領域の形成位置に接続孔を形成した後、その接続
孔内に、前記メモリセル選択用電界効果トランジスタの
半導体領域に電気的に接続された第１の導体膜を形成す
る工程と、（ｄ）前記（ｃ）工程後の半導体基板上に第
２の絶縁膜および犠牲膜を順に形成する工程と、（ｅ）
前記犠牲膜上に、前記情報蓄積用容量素子の第１の電極
の平面パターンを決定する第１のレジスト膜を形成した
後、それをエッチングマスクとして、前記犠牲膜に前記
第２の絶縁膜が露出される第１の開口部を形成する工程
と、（ｆ）前記第１の開口部から露出する前記第２の絶
縁膜を除去することにより、前記第２の絶縁膜に前記第
１の導体膜が露出される第２の開口部を前記第１の開口
部に対して自己整合的に形成する工程と、（ｇ）前記第
１の開口部および第２の開口部内に、前記第１の導体膜
と電気的に接続された第２の導体膜を形成することによ
り、前記第２の導体膜により形成された情報蓄積用容量
素子の第１の電極を形成する工程と、（ｈ）前記犠牲膜
を除去することにより、前記第１の電極の一部を突出さ
せる工程とを有することを特徴とする半導体装置の製造
方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記（ｈ）工程後、前記第１の電極の突出表面
を覆うように、容量絶縁膜を形成する工程と、前記容量
絶縁膜を覆うように、前記情報蓄積用容量素子の第２の
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項３】情報蓄積用容量素子とメモリセル選択用
電界効果トランジスタとが直列に接続されてなるメモリ
セルを有する半導体装置の製造方法であって、（ａ）半
導体基板に前記メモリセル選択用電界効果トランジスタ
を形成する工程と、（ｂ）前記半導体基板上に、前記メ
モリセル選択用電界効果トランジスタを覆うように、第
１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜
において前記メモリセル選択用電界効果トランジスタの
半導体領域の形成位置に接続孔を形成した後、その接続
孔内に、前記メモリセル選択用電界効果トランジスタの
半導体領域に電気的に接続された第１の導体膜を形成す
る工程と、（ｄ）前記（ｃ）工程後の半導体基板上に第
２の絶縁膜および第３の絶縁膜を順に形成する工程と、
（ｅ）前記第３の絶縁膜上に、前記情報蓄積用容量素子
の第１の電極の平面パターンを決定する第１のレジスト
膜を形成した後、それをエッチングマスクとして、前記
第３の絶縁膜に前記第２の絶縁膜が露出される第１の開
口部を形成する工程と、（ｆ）前記第１の開口部から露
出する前記第２の絶縁膜を除去することにより、前記第
２の絶縁膜に前記第１の導体膜が露出される第２の開口
部を前記第１の開口部に対して自己整合的に形成する工
程と、（ｇ）前記第１の開口部および第２の開口部内
に、前記第１の導体膜に電気的に接続された第２の導体
膜を形成することにより、前記第２の導体膜により形成
された情報蓄積用容量素子の第１の電極を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項４】情報蓄積用容量素子とメモリセル選択用
電界効果トランジスタとが直列に接続されてなるメモリ
セルを有する半導体装置の製造方法であって、（ａ）半
導体基板に前記メモリセル選択用電界効果トランジスタ
を形成する工程と、（ｂ）前記半導体基板上に、前記メ
モリセル選択用電界効果トランジスタを覆うように、第
１の絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上
に第２の絶縁膜および第３の絶縁膜を順に形成する工程
と、（ｄ）前記第３の絶縁膜上に、前記情報蓄積用容量
素子の第１の電極の平面パターンを決定する第１のレジ
スト膜を形成した後、それをエッチングマスクとして、
前記第３の絶縁膜に前記第２の絶縁膜が露出される第１
の開口部を形成する工程と、（ｅ）前記第１の開口部か
ら露出する前記第２の絶縁膜および第１の絶縁膜を除去
することにより、前記第２の絶縁膜および第１の絶縁膜
に前記メモリセル選択用電界効果トランジスタの一対の
半導体領域の一方が露出される第２の開口部を前記第１
の開口部に対して自己整合的に形成する工程と、（ｆ）
前記第１の開口部および第２の開口部内に、前記メモリ
セル選択用電界効果トランジスタの一対の半導体領域の
一方と電気的に接続された第２の導体膜を形成すること
により、前記第２の導体膜により形態された情報蓄積用
容量素子の第１の電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。
【請求項５】請求項３または４記載の半導体装置の製
造方法において、前記第１の開口部および第２の開口部内に第２の導体膜
を埋め込むことにより前記情報蓄積用容量素子の第１の
電極を形成する工程と、前記第１の電極を形成した後、
前記第３の絶縁膜を除去することにより前記第１の電極
の一部を突出させる工程と、前記第１の電極の突出表面
を覆うように容量絶縁膜を形成する工程と、前記容量絶
縁膜上に前記情報蓄積用容量素子の第２の電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
【請求項６】請求項３または４記載の半導体装置の製
造方法において、前記第１の開口部および第２の開口部内に第２の導体膜
をその断面形状が凹状となるように形成することによ
り、断面凹状の前記情報蓄積用容量素子の第１の電極を
形成する工程と、前記第３の絶縁膜を除去することによ
り、断面凹状の第１の電極の一部を突出させる工程と、
前記断面凹状の第１の電極の突出表面を覆うように容量
絶縁膜を形成する工程と、前記容量絶縁膜上に前記情報
蓄積用容量素子の第２の電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】請求項３または４記載の半導体装置の製
造方法において、前記第１の開口部および第２の開口部内に第２の導体膜
をその断面形状が凹状となるように形成することによ
り、断面凹状の前記情報蓄積用容量素子の第１の電極を
形成する工程と、前記断面凹状の第１の電極の露出表面
を覆うように容量絶縁膜を形成する工程と、前記容量絶
縁膜上に前記情報蓄積用容量素子の第２の電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
【請求項８】請求項３、４、５、６または７記載の半
導体装置の製造方法において、前記第３の絶縁膜を形成
した後、その上に第１のマスク膜を形成する工程と、前
記第３の絶縁膜および第１のマスク膜に前記第１の開口
部を形成する工程と、前記第１の開口部の側面に第２の
マスク膜を形成する工程と、前記第１のマスク膜および
第２のマスク膜をエッチングマスクとして、前記第２の
絶縁膜に前記第２の開口部を前記第１の開口部に対して
自己整合的に形成する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項９】請求項８記載の半導体装置の製造方法に
おいて、前記第２のマスク膜を導体材料により形成し、
前記第２の開口部を形成した後、前記第２のマスク膜を
残したまま、前記第１の開口部および第２の開口部内に
導体膜を形成することにより、前記導体膜と第２のマス
ク膜とからなる第２の導体膜により形成された前記情報
蓄積用容量素子の第１の電極を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。
【請求項１０】請求項９記載の半導体装置の製造方法
において、前記第１の電極の形成工程は、前記第２の開
口部を形成した後、前記第２のマスク膜を残したまま、
前記第１の開口部および第２の開口部内を含む半導体基
板上に前記導体膜を堆積する工程と、前記導体膜を前記
第３の絶縁膜が露出されるまで削る工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項１１】請求項９または１０記載の半導体装置
の製造方法において、前記導体膜および第２のマスク膜
が多結晶シリコン膜からなることを特徴とする半導体装
置の製造方法。
【請求項１２】請求項８記載の半導体装置の製造方法
において、前記第２の開口部を形成した後、前記第２の
マスク膜を除去する工程と、前記第２のマスク膜の除去
工程後、前記第１の開口部および第２の開口部内に第２
の導体膜を形成することにより、前記第２の導体膜によ
り形成された前記情報蓄積用容量素子の第１の電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項１３】請求項１２記載の半導体装置の製造方
法において、前記第１の電極の形成工程は、前記第２の
開口部を形成した後、前記第２のマスク膜を除去した
後、前記第１の開口部および第２の開口部内を含む半導
体基板上に前記第２の導体膜を堆積する工程と、前記第
２の導体膜を前記第３の絶縁膜が露出されるまで削る工
程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】請求項１２または１３記載の半導体装
置の製造方法において、前記第２のマスク膜が窒化シリ
コン膜からなり、前記第１、第２および第３の絶縁膜が
酸化シリコン膜からなることを特徴とする半導体装置の
製造方法。
【請求項１５】請求項３、４、５または６記載の半導
体装置の製造方法において、前記第２の絶縁膜と第３の
絶縁膜との間に、前記第２の絶縁膜および第３の絶縁膜
に対してエッチング選択比を相対的に大きくとれる第４
の絶縁膜を形成する工程と、前記第１の電極形成工程後
に前記第４の絶縁膜をエッチングストッパとして前記第
３の絶縁膜を除去する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項１６】請求項１５記載の半導体装置の製造方
法において、前記第２の絶縁膜および第３の絶縁膜が酸
化シリコン膜からなり、前記第４の絶縁膜が窒化シリコ
ン膜からなることを特徴とする半導体装置の製造方法。
【請求項１７】請求項１、２、３、４、５、６、７、
１５または１６記載の半導体装置の製造方法において、
前記第１の開口部の平面の形状および寸法は、前記第２
の開口部の平面の形状および寸法と同じであることを特
徴とする半導体装置の製造方法。
【請求項１８】請求項１、２または３記載の半導体装
置の製造方法において、前記第２の導体膜が、白金、ル
テニウム、酸化ルテニウム、イリジウムまたは酸化イリ
ジウムの単体膜またはそれら単体膜のいずれか２以上を
積み重ねて成る積層膜からなることを特徴とする半導体
装置の製造方法。
【請求項１９】請求項１、２、３または２０記載の半
導体装置の製造方法において、前記第１の導体膜と前記
第２の導体膜との間に酸素の拡散を抑制するバリア導体
膜を形成する工程を有することを特徴とする半導体装置
の製造方法。
【請求項２０】請求項１９記載の半導体装置の製造方
法において、前記バリア導体膜が、アルミニウム入りの
窒化チタン膜、窒化シリコン膜、窒化タンタルシリサイ
ド、窒化チタンシリサイド、窒化タングステンシリサイ
ド、窒化チタンまたは窒化タングステンの単体膜または
それら単体膜のいずれか２以上を積み重ねて成る積層膜
あるいはシリサイド膜上に前記単体膜のいずれか１また
は２以上を積み重ねて成る積層膜からなることを特徴と
する半導体装置の製造方法。
【請求項２１】請求項２記載の半導体装置の製造方法
において、前記第２の導体膜が、白金、ルテニウム、酸
化ルテニウム、イリジウムまたは酸化イリジウムの単体
膜またはそれら単体膜のいずれか２以上を積み重ねて成
る積層膜からなり、前記第１の導体膜と前記第２の導体
膜との間に酸素の拡散を抑制するバリア導体膜を形成す
る工程を有し、前記容量絶縁膜が、ＰＺＴ系材料または
ＢＳＴ系材料からなることを特徴とする半導体装置の製
造方法。
【請求項２２】請求項３記載の半導体装置の製造方法
においてさらに、前記絶縁膜上に第３の導体膜を形成す
る工程を有することを特徴とする半導体装置の製造方
法。
【請求項２３】請求項２２記載の半導体装置の製造方
法において、前記第２の開口部の平面パターンは、前記
第３の導体膜によって形成された配線の延在方向に対し
て平行方向の大きさが、垂直方向の大きさよりも大きい
ことを特徴とする半導体装置の製造方法。
【請求項２４】請求項２２記載の半導体装置の製造方
法において、前記第２の開口部の平面パターンにおけ
る、前記第３の導体膜によって形成された配線の延在方
向に対して平行方向の大きさが、前記第１の導体膜の平
面パターンにおける、前記配線の延在方向に対して平行
方向の大きさよりも大きいことを特徴とする半導体装置
の製造方法。
【請求項２５】請求項２２記載の半導体装置の製造方
法において、前記半導体基板上には前記メモリセルの複
数個が規則的に配列されてなるメモリセルアレイ領域を
持ち、前記メモリセルアレイ領域において、前記情報蓄
積用容量素子同士の間隔は、前記第３の導体膜によって
形成された配線の幅よりも大きいことを特徴とする半導
体装置の製造方法。
【請求項２６】情報蓄積用容量素子とメモリセル選択
用電界効果トランジスタとが直列に接続されてなるメモ
リセルを有する半導体装置の製造方法であって、（ａ）
半導体基板に前記メモリセル選択用電界効果トランジス
タを形成する工程と、（ｂ）前記半導体基板上に、前記
メモリセル選択用電界効果トランジスタを覆うように、
第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁
膜において前記メモリセル選択用電界効果トランジスタ
の半導体領域の形成位置に接続孔を形成した後、その接
続孔内に、前記メモリセル選択用電界効果トランジスタ
の半導体領域に電気的に接続された第１の導体膜を形成
する工程と、（ｄ）前記（ｃ）工程後の半導体基板上に
第２の絶縁膜および第３の絶縁膜を順に形成する工程
と、（ｅ）前記第３の絶縁膜上に、前記情報蓄積用容量
素子の第１の電極の平面パターンを決定する第１のレジ
スト膜を形成した後、それをエッチングマスクとして、
前記第２および第３の絶縁膜に前記第１の導体膜が露出
される第１の開口部を形成する工程と、（ｆ）前記第１
の開口部内に、前記第１の導体膜に電気的に接続された
第２の導体膜を形成することにより、前記第２の導体膜
により形成された情報蓄積用容量素子の第１の電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。