JPH1126719A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH1126719A
JPH1126719A JP9173700A JP17370097A JPH1126719A JP H1126719 A JPH1126719 A JP H1126719A JP 9173700 A JP9173700 A JP 9173700A JP 17370097 A JP17370097 A JP 17370097A JP H1126719 A JPH1126719 A JP H1126719A
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JP
Japan
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film
groove
insulating film
manufacturing
silicon oxide
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Application number
JP9173700A
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English (en)
Inventor
Isamu Asano
勇 浅野
Keizo Kawakita
惠三 川北
Satoru Yamada
悟 山田
Akira Imai
彰 今井
Yoshitaka Nakamura
吉孝 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 厚い絶縁膜に形成された大面積の溝の側壁の
絶縁膜が剥離する不良を防止する。 【解決手段】 酸化シリコン膜５３に形成した溝５５お
よび長溝５９を埋め込むのに十分な膜厚のＳＯＧ膜５７
を堆積した後、ＳＯＧ膜５７をエッチバックして下部電
極用の多結晶シリコン膜５６を露出させ、続いてこの多
結晶シリコン膜５６をエッチバックして溝５５および長
溝５９のみに残す。このとき、大面積の溝８０の上部を
フォトレジスト膜８１で覆い、溝８０の内部のＳＯＧ膜
５７がエッチバックされないようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成される。
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域
で囲まれた活性領域に形成され、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極およびソー
ス、ドレインを構成する一対の半導体領域により構成さ
れる。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上
部に配置され、その延在方向に隣接する２個のメモリセ
ル選択用ＭＩＳＦＥＴによって共有されるソース、ドレ
インの一方と電気的に接続される。情報蓄積用容量素子
は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置
され、ソース、ドレインの他方と電気的に接続される。
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
【０００４】また、この公報に記載されたＤＲＡＭは、
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の長溝（チャネル）を形成し、その外側の周
辺回路領域に厚い絶縁膜を堆積することによって、メモ
リアレイと周辺回路領域との段差を解消すると共に周辺
回路領域の平坦化を図っている。この長溝は、情報蓄積
用容量素子の下部電極を円筒状に加工する工程で同時に
形成され、その内壁は、下部電極と同じ材料（多結晶シ
リコン膜）で構成されている。
【０００５】
【発明が解決しようとする課題】本発明者は、前記のよ
うな周囲を長溝で囲まれたメモリアレイに情報蓄積用容
量素子の下部電極を形成する方法について検討した。そ
の内容は、次の通りである。
【０００６】前記のような円筒形の下部電極を形成する
には、まず、メモリセル選択用ＭＩＳＦＥＴおよび周辺
回路のＭＩＳＦＥＴの上部にビット線を形成し、このビ
ット線の上部に情報蓄積用容量素子の高さに相当する膜
厚の絶縁膜を堆積する。次に、フォトレジスト膜をマス
クにしたドライエッチングでこの絶縁膜を開孔すること
により、メモリアレイに溝を形成し、同時にメモリアレ
イと周辺回路領域との境界部にメモリアレイを囲む長溝
を形成する。
【０００７】次に、上記溝および長溝の内部を含む絶縁
膜の上部に下部電極用の導電膜を堆積し、さらにその上
部に溝および長溝を埋め込む厚い膜厚の第２絶縁膜を堆
積した後、この第２絶縁膜をエッチバックして絶縁膜の
上部の導電膜を露出させ、続いて絶縁膜の上部に露出し
た導電膜をエッチングすることにより、溝と長溝の内部
のみに導電膜を残す。
【０００８】その後、周辺回路領域を覆うフォトレジス
ト膜をマスクにして溝と溝の隙間に残った絶縁膜および
溝の内部の第２絶縁膜をウェットエッチングすることに
より、円筒形の下部電極を形成する。
【０００９】上記したプロセスでは、フォトレジスト膜
をマスクにしたドライエッチングでメモリアレイの厚い
絶縁膜に溝を形成し、同時にメモリアレイと周辺回路領
域との境界部の絶縁膜にメモリアレイを囲む長溝を形成
する。このときに使用するフォトレジスト膜に溝と長溝
のパターンを転写するフォトマスク（レチクル）には、
フォトマスク（レチクル）と半導体基板とを位置合わせ
するために使用するアライメントマークやＴＥＧパター
ンのように、溝や長溝に比べて面積の大きいパターンが
形成されていることから、アライメントマークやＴＥＧ
パターンに対応する領域の上記厚い絶縁膜には、これら
の大面積パターンに対応する大面積でかつ深い溝が同時
に形成される。
【００１０】そのため、次の工程でこれらの溝（および
長溝）の内部を含む絶縁膜の上部に下部電極用の導電膜
を堆積し、続いてその上部にこれらの溝（および長溝）
を埋め込むのに十分な膜厚の厚い第２絶縁膜を堆積した
場合、前述したアライメントマークやＴＥＧパターンに
対応する大面積で深い溝の内部には第２絶縁膜が十分に
埋め込まれないので、この第２絶縁膜をエッチバックし
て導電膜を露出させる際、大面積の溝の中央部すなわち
第２絶縁膜の膜厚が薄い部分が深く削られる。
【００１１】その結果、後の工程で溝と溝の隙間に残っ
た絶縁膜や溝の内部の第２絶縁膜をウェットエッチング
した際などに、大面積の溝の底部の導電膜が剥離して飛
散し、これが異物となってＤＲＡＭの製造歩留まりを低
下させるという問題が生じる。
【００１２】本発明の目的は、大面積の溝の底部の導電
膜が剥離する不良を防止する技術を提供することにあ
る。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】（１）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、前記情報蓄積用容量素子を前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴを形
成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成す
る工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路のＭＩＳＦＥＴの上部に、後の工程で形成さ
れる情報蓄積用容量素子の高さに相当する膜厚を有する
第１絶縁膜を堆積する工程、（ｃ）フォトレジスト膜を
マスクにしたエッチングでメモリアレイの前記第１絶縁
膜を開孔して溝を形成し、メモリアレイと周辺回路領域
との境界部の前記第１絶縁膜を開孔して前記メモリアレ
イを囲む長溝を形成すると共に、前記半導体基板の他の
領域の前記絶縁膜を開孔して前記溝および前記長溝より
も面積が大きい第２の溝を形成する工程、（ｄ）前記溝
および前記長溝の内部を含む前記第１絶縁膜の上部に、
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積した後、前記第１導電膜の上部に、前記溝および前
記長溝を埋め込む第２絶縁膜を堆積する工程、（ｅ）前
記第２絶縁膜と前記第１絶縁膜の上部の前記第１導電膜
とをエッチバックすることにより、前記溝および前記長
溝の内部のみに前記第１導電膜を残す工程、（ｆ）周辺
回路領域を覆うフォトレジスト膜をマスクにして前記溝
とこれに隣接する溝との隙間の前記第１絶縁膜および前
記溝の内部の前記第２絶縁膜をエッチングすることによ
り、上方に開孔部を有する筒形の下部電極を形成する工
程、（ｇ）前記下部電極の上部に第３絶縁膜および第２
導電膜を堆積した後、前記第２導電膜および前記第２絶
縁膜をパターニングすることにより、前記第１導電膜か
らなる下部電極と、前記第３絶縁膜からなる容量絶縁膜
と、前記第２導電膜からなる上部電極とで構成される情
報蓄積用容量素子を形成する工程、を含み、前記（ｅ）
工程で前記第２絶縁膜と前記第１絶縁膜の上部の前記第
１導電膜とをエッチバックする際に前記第２の溝の上部
をフォトレジスト膜で覆う。
【００１６】（２）本発明の半導体集積回路装置の製造
方法は、前記前記第２の溝がアライメントマークまたは
ＴＥＧパターンである。
【００１７】（３）本発明の半導体集積回路装置の製造
方法は、前記第１絶縁膜が酸化シリコン膜であり、前記
第２絶縁膜がＳＯＧ膜である。
【００１８】（４）本発明の半導体集積回路装置の製造
方法は、前記第１導電膜が多結晶シリコン膜である。
【００１９】（５）本発明の半導体集積回路装置の製造
方法は、前記（ｆ）工程のエッチングがウェットエッチ
ングである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹがマトリクス状に配置されている。Ｘ方向に
沿って互いに隣接するメモリアレイＭＡＲＹの間にはセ
ンスアンプＳＡが配置されている。半導体チップ１Ａの
主面の中央部には、ワードドライバＷＤ、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。
【００２２】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
【００２３】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４５を用いて工程順に説明する。
【００２４】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
【００２５】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
【００２６】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
【００２７】次に、図６に示すように、半導体基板１上
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。
【００２８】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。
【００２９】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
【００３０】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
【００３１】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
【００３２】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
【００３３】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００３４】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイト
ライド）膜などを使用することもできる。
【００３５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
【００３６】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
【００３７】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００３８】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の窒化シリコ
ン膜２０を堆積した後、図１４に示すように、メモリア
レイの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【００３９】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ＋ 型半導体領域２
２（ソース、ドレイン）を形成し、周辺回路領域のｐ型
ウエル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体
領域２３（ソース、ドレイン）を形成する。これによ
り、周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造
のｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型Ｍ
ＩＳＦＥＴＱｎが形成される。
【００４０】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳ０Ｇ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
【００４１】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００４２】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
【００４３】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
【００４４】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
【００４５】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
【００４６】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
【００４７】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【００４８】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
【００４９】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
【００５０】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００５１】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
【００５２】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。
【００５３】これにより、ｎ+ 型半導体領域２３および
ｐ+ 型半導体領域２２に接続される配線（ビット線Ｂ
Ｌ、第１層配線３８、３９）のコンタクト抵抗を低減す
ることができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜
／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω
／□以下にまで低減できるので、情報の読み出し速度お
よび書き込み速度を向上させることができると共に、ビ
ット線ＢＬと周辺回路の第１層配線３８、３９とを一つ
の工程で同時に形成することができるので、ＤＲＡＭの
製造工程を短縮することができる。さらに、周辺回路の
第１層配線（３８、３９）をビット線ＢＬと同層の配線
で構成した場合には、第１層配線をメモリセルの上層の
Ａｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥ
Ｔ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩ
ＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホ
ール（３４〜３７）のアスペクト比が低減されるため、
第１層配線の接続信頼性が向上する。
【００５４】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
【００５５】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【００５６】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
【００５７】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
【００５８】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５９】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積した酸化シリコン膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。
【００６０】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
【００６１】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００６２】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
【００６３】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
【００６４】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
【００６５】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部
に、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で膜
厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォト
レジスト膜５４をマスクにしたドライエッチングで酸化
シリコン膜５３および窒化シリコン膜５１を除去するこ
とにより、プラグ４９を埋め込んだスルーホール４８の
上部に深い溝５５を形成すると共に、メモリアレイの周
囲にメモリアレイを取り囲む枠状の深い長溝５９を形成
する。
【００６６】図３４は、上記フォトレジスト膜５４に溝
５５のパターンと長溝５９のパターンとを転写するため
に使用するフォトマスク（レチクル）７０の要部平面図
である。
【００６７】このフォトマスク７０の中央部（メモリア
レイに対応する領域）には、溝５５に対応する遮光パタ
ーン５５Ａが１個のメモリセルに１個の割合で格子状に
形成されている。また、これらの遮光パターン５５Ａ群
の外側（メモリアレイと周辺回路領域との境界部に対応
する領域）には、長溝５９に対応する枠状の遮光パター
ン５９Ａが遮光パターン５５Ａ群を囲むように配置され
ている。
【００６８】上記フォトマスク７０の他の領域には、半
導体基板１との位置合わせに使用するアライメントマー
クＡＭが形成されている。また、フォトマスク７０の図
示しない領域には、ＴＥＧパターンが形成されている。
これらのアライメントマークＡＭやＴＥＧパターンは、
溝５５に対応する遮光パターン５５Ａや長溝５９に対応
する遮光パターン５９Ａに比べて面積の大きい遮光パタ
ーンで構成されている。そのため、上記フォトレジスト
膜５４をマスクにして酸化シリコン膜５３をドライエッ
チングすると、図３５に示すように、上記酸化シリコン
膜５３にはこれらの大面積パターンに対応する大面積で
深い溝８０が同時に形成される。
【００６９】次に、フォトレジスト膜５４を除去した
後、図３６および図３７に示すように、酸化シリコン膜
５３の上部にｎ型不純物（例えばＰ（リン））をドープ
した膜厚６０nm程度の多結晶シリコン膜５６をＣＶＤ法
で堆積する。この多結晶シリコン膜５６は、情報蓄積用
容量素子の下部電極材料として使用される。
【００７０】次に、図３８に示すように、多結晶シリコ
ン膜５６の上部に溝５５および長溝５９を埋め込むのに
十分な膜厚（例えば３００〜４００nm程度）のＳＯＧ膜
５７を堆積した後、４００℃程度の熱処理でＳＯＧ膜５
７をベークする。このとき、図３９に示すように、前述
したアライメントマークＡＭやＴＥＧパターンに対応す
る溝８０は、その面積が溝５５や長溝５９に比べて十分
に大きいため、その内部にＳＯＧ膜５７が完全には埋め
込まれない。
【００７１】次に、図４０に示すように、ＳＯＧ膜５７
をエッチバックして酸化シリコン膜５３の上部の多結晶
シリコン膜５６を露出させ、続いてこの多結晶シリコン
膜５６をエッチバックすることにより、溝５５および長
溝５９の内側（内壁および底部）に多結晶シリコン膜５
６を残す。このとき、本実施の形態では、図４１に示す
ように、大面積の溝８０の上部をフォトレジスト膜８１
を形成してＳＯＧ膜５７と多結晶シリコン膜５５とをエ
ッチバックする。このようにすると、同図に示すよう
に、フォトレジスト膜８１で覆われた溝８０の内部には
ＳＯＧ膜５７がほとんど除去されずに残る。これに対
し、溝８０の上部にフォトレジスト膜８１を形成しない
で上記のエッチバックを行うと、図４２に示すように、
ＳＯＧ膜５７の膜厚が薄い溝８０の中央部が深く削られ
るために、溝８０の底部の多結晶シリコン膜５６までも
が削られてしまい、その下部の酸化シリコン膜４６の表
面が露出する。そのため、後のウェットエッチング工程
などで溝８０の底部の多結晶シリコン膜５６が剥離、飛
散して異物となる。
【００７２】次に、溝８０の上部のフォトレジスト膜８
１を除去した後、図４３に示すように、周辺回路領域の
酸化シリコン膜５３をフォトレジスト膜５８で覆い、フ
ッ酸系のエッチング液を用いて溝５５の内部のＳＯＧ膜
５７と溝５５の隙間の酸化シリコン膜５３とをウェット
エッチングすることにより、情報蓄積用容量素子の下部
電極６０を形成する。このとき、溝５５の隙間の底部に
は窒化シリコン膜５１が形成されているので、酸化シリ
コン膜５３が全部除去されても、その下部の酸化シリコ
ン膜４６がエッチング液によって削られることはない。
【００７３】周辺回路領域の酸化シリコン膜５３を覆う
上記フォトレジスト膜５８の一端部は、メモリアレイと
周辺回路領域との境界部、すなわち長溝５９の上部に配
置される。従って、上記のウェットエッチングを行う
と、この長溝５９の内部のＳＯＧ膜５７も除去される
が、長溝５９の内壁の下部電極材料（多結晶シリコン膜
５６）がエッチングストッパとなるので、ＳＯＧ膜５７
の側壁が削られることはない。また、周辺回路領域の酸
化シリコン膜５３の表面はフォトレジスト膜５８によっ
て覆われているので、その表面が削られることもない。
これにより、メモリアレイと周辺回路との段差が解消さ
れ、併せて周辺回路領域の平坦化が実現される。
【００７４】次に、周辺回路領域を覆うフォトレジスト
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図４４
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、
次いで半導体基板１を８００℃程度で熱処理してＴａ2
Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ5膜６１
は、情報蓄積用容量素子の容量絶縁膜材料として使用さ
れる。
【００７５】次に、図４５に示すように、Ｔａ2 Ｏ5 膜
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが完成する。
【００７６】その後、図示は省略するが、上記情報蓄積
用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡ
ｌ（アルミニウム）配線を形成することにより、本実施
の形態のＤＲＡＭが略完成する。
【００７７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７８】例えば、下部電極材料は多結晶シリコン膜
に限定されるものではなく、金属膜などで構成してもよ
い。また、本発明は、ロジックＬＳＩとＤＲＡＭとを混
載したＬＳＩなどに適用することもできる。
【００７９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８０】本発明によるＤＲＡＭの製造方法によれ
ば、情報蓄積用容量素子の下部電極を形成する際に、厚
い絶縁膜に形成された大面積の溝の底部の下部電極材料
が剥離する不良を防止することができるので、ＤＲＡＭ
の製造歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態で使用するフォトマス
ク（レチクル）の要部平面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４２】本発明者によって検討されたＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ５ａ 溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２４ａ、２４ｂ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５Ａ 遮光パターン ５６ 多結晶シリコン膜 ５７ ＳＯＧ膜 ５８ フォトレジスト膜 ５９ 長溝 ５９Ａ 遮光パターン ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７０ フォトマスク（レチクル） ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール ７６ プラグ ７７〜７９ 第３層配線 ８０ 溝 ＡＭ アライメントマーク ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 彰 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 中村 吉孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとこれに
    直列に接続された情報蓄積用容量素子とでメモリセルを
    構成し、前記情報蓄積用容量素子を前記メモリセル選択
    用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
    体集積回路装置の製造方法であって、（ａ）半導体基板
    の主面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴ
    を形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形
    成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴ
    および前記周辺回路のＭＩＳＦＥＴの上部に、後の工程
    で形成される情報蓄積用容量素子の高さに相当する膜厚
    を有する第１絶縁膜を堆積する工程、（ｃ）フォトレジ
    スト膜をマスクにしたエッチングでメモリアレイの前記
    第１絶縁膜を開孔して溝を形成し、メモリアレイと周辺
    回路領域との境界部の前記第１絶縁膜を開孔して前記メ
    モリアレイを囲む長溝を形成し、前記半導体基板の他の
    領域の前記絶縁膜を開孔して前記溝および前記長溝より
    も面積が大きい第２の溝を形成する工程、（ｄ）前記溝
    および前記長溝の内部を含む前記第１絶縁膜の上部に、
    情報蓄積用容量素子の下部電極を構成する第１導電膜を
    堆積した後、前記第１導電膜の上部に、前記溝および前
    記長溝を埋め込む第２絶縁膜を堆積する工程、（ｅ）前
    記第２絶縁膜と前記第１絶縁膜の上部の前記第１導電膜
    とをエッチバックすることにより、前記溝および前記長
    溝の内部のみに前記第１導電膜を残す工程、（ｆ）周辺
    回路領域を覆うフォトレジスト膜をマスクにして前記溝
    とこれに隣接する溝との隙間の前記第１絶縁膜および前
    記溝の内部の前記第２絶縁膜をエッチングすることによ
    り、上方に開孔部を有する筒形の下部電極を形成する工
    程、（ｇ）前記下部電極の上部に第３絶縁膜および第２
    導電膜を堆積した後、前記第２導電膜および前記第２絶
    縁膜をパターニングすることにより、前記第１導電膜か
    らなる下部電極と、前記第３絶縁膜からなる容量絶縁膜
    と、前記第２導電膜からなる上部電極とで構成される情
    報蓄積用容量素子を形成する工程、を含み、前記（ｅ）
    工程で前記第２絶縁膜と前記第１絶縁膜の上部の前記第
    １導電膜とをエッチバックする際に前記第２の溝の上部
    をフォトレジスト膜で覆うことを特徴する半導体集積回
    路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第２の溝は、アライメントマーク
    またはＴＥＧパターンであることを特徴とする半導体集
    積回路装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１絶縁膜が酸化シリコン膜であ
    り、前記第２絶縁膜がＳＯＧ膜であることを特徴する半
    導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１導電膜が多結晶シリコン膜で
    あることを特徴する半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記（ｆ）工程のエッチングがウェッ
    トエッチングであることを特徴する半導体集積回路装置
    の製造方法。
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