KR100340883B1 - 에스램 디바이스의 제조방법 - Google Patents
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Abstract
필드 산화막이 형성되고 제1 폴리 실리콘막이 증착된 반도체 기판상에, 상기 제1 폴리 실리콘막을 패터닝 하여 억세스 트랜지스터의 게이트 전극 및 드라이브 트랜지스터의 게이트 전극을 형성하는 단계; 상기 각각의 게이트 전극 양측에 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계; 억세스 트랜지스터의 소소스 영역 상부에 실리사이드막을 형성하는 단계; 상기 반도체 기판 결과물 상부에 제1 층간 절연막을 형성하는 단계; 상기 억세스 트랜지스터의 드레인 영역과 드라이브 트랜지스터 및 억세스 트랜지스터의 공통 노드인 소오스 영역의 소정부분이 노출되도록 제 1 층간 절연막을 패터닝하는 단계; 상기 결과물 상부에 제2 폴리 실리콘막을 매립하는 단계; 제1 층간 절연막이 노출되도록 제2 폴리 실리콘막을 CMP 연마하여 플러그 폴리 실리콘막 및 비트 콘택 버퍼 영역을 형성하는 단계; 상기 플러그 폴리 실리콘막 및 비트 콘택 버퍼영역이 형성된 반도체 기판 상부에 제2 층간 절연막을 증착하는 단계; 상기 플러그 폴리 실리콘막이 노출되도록 제2 층간 절연막을 패터닝하는 단계; 패터닝된 제2 층간 절연막 상부에 제3 폴리 실리콘막을 증착하는 단계; 제3 폴리 실리콘막 상부에 절연막을 증착한 다음, 제3 폴리 실리콘막의 전원전압 라인 형성 부분이 노출되도록 절연막을 패터닝하는 단계; 및 패터닝된 절연막 상부에 금속 박막을 증착한 후, 열처리하는 단계로 구성하는 것을 특징으로 한다.
Description
본 발명은 에스램(SRAM) 디바이스의 제조 방법에 관한 것으로, 보다 구체적으로는 콘택 저항을 감소시킬 수 있는 에스램 디바이스의 콘택 형성 방법에 관한 것이다.
반도체 메모리 소자는 기억 방식에 따라 디램(이하 DRAM:Dynamic Random Acess Memory)과 에스램(이하 SRAM:Static Random Acess Memory)으로 분류된다. SRAM은 고속도와 저전력 소모 및 단순 작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한, 디램과는 달리 주기적으로 저장된 정보를 리플레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
일반적으로, 에스램 셀은 2개의 풀-다운(pull-down, 이하 드라이브 트랜지스터) 소자와, 2개의 억세스(acess) 소자 및 2개의 풀-업(pull-up) 소자로 구성되고, 풀-업 소자의 구성에 따라 완전 CMOS형과, 고부하 저항(HLR:High Load Resistor)형 및 박막 트랜지스터(TFT:Thin Film Transistor)형의 3가지 구조로 분류된다. 완전 CMOS형은 P 채널 벌크 모스펫(P-channel bulk MOSFET)이 풀-업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀-업 소자로 사용되며, TFT형은 P 채널 폴리실리콘 TFT가 풀-업 소자로 사용된다.
도 1은 종래의 HLR형 에스램 디바이스의 단면도로서, 도면을 통하여 종래의 HLR형 에스램 디바이스의 제조 방법을 개략적으로 설명한다.
소자의 소자간을 분리하는 필드 산화막(2)이 구비된 반도체 기판(1)에 게이트 절연막(3)을 형성하고, 공지된 증착 방식에 의하여 제 1 폴리실리콘막을 증착한다. 이어서, 제 1 폴리실리콘막을 소정 부분 패터닝하여, 억세스 트랜지스터의 게이트 전극(4A)과 드라이브 트랜지스터의 게이트 전극(4B)을 형성한다. 이어, 게이트 전극(4A,4B)의 양측벽에 절연막 스페이서(5)를 형성한다. 그 다음, 게이트 전극(4A,4B) 양측의 반도체 기판(1)에 불순물을 주입하여, 각각 트랜지스터의 소소으 및 드레인 영역(6A,6B)을 형성한다. 이때, 도면에서 소오스 영역(6A)은 억세스 트랜지스터와 드라이브 트랜지스터 및 고저항(미도시)이 연결될 공통 접속 노드이고, 드레인 영역(6B)은 비트 라인이 접속될 영역이다.
그 후에, 전체 구조물 상부에 제 1 층간 절연막(7)을 증착한 다음, 억세스 트랜지스터의 드레인 영역(6B)이 노출되도록 제 1 층간 절연막(7)을 소정 부분 식각한다. 노출된 드레인 영역(6B)과 콘택되도록 제 2 폴리실리콘막을 증착한 다음, 제 2 폴리실리콘막을 소정 부분 식각하여 비트 콘택 버퍼 영역(8)을 형성한다.
그 후, 비트 콘택 버퍼 영역(8) 및 제 1 층간 절연막(7) 상부에 제 2 층간 절연막(9)을 형성한다. 이어서, 드라이브 트랜지스터 및 억세스 트랜지스터의 공통 노드인 소오스 영역(6A)이 노출되도록 제 1 및 제 2 층간 절연막(7,9)을 식각하여 콘택홀(H)을 형성한다. 이때, 콘택홀(H)을 형성할 때, 드라이브 트랜지스터의 게이트 전극(4B)이 소정 부분 노출되도록 한다.
그리고 나서, 노출된 소오스 영역(6A) 및 드라이브 트랜지스터의 게이트 전극(4B)과 콘택되도록 제 2 층간 절연막(9)의 상부에 불순물이 도핑되지 않은 제 3 폴리실리콘막(10)을 증착한다. 이어서, 제 3 폴리실리콘막(10)을 소정 부분 패터닝한 다음, 소자간의 연결 라인으로 동작되는 부분에만 불순물을 이온 주입하여, 전원전압 라인(10A), 고저항부(10B) 및 연결 라인(10C)을 형성한다.
그러나, 상기한 종래의 에스램 디바이스를 제조하는데는 다음과 같은 문제점이 있다.
상술한 바와 같이, 전원전압 라인, 고저항부 및 연결 라인은 불순물이 도핑되지 않은 폴리실리콘막으로 증착한 후, 전원전압 라인과 연결 라인에 해당하는 부분에 소정의 불순물을 선택적으로 이온 주입하여 형성된다. 이 때, 상기 이온 주입 공정은 주입한 이온을 활성화 시키기 위한 열처리가 수행된다. 이로 인해, 최종적으로 형성되는 저항의 값은 설계된 저항의 값보다 작아진다.
또한, 확산거리는 열처리 온도에만 관계하는 함수이므로, 집적도를 높이기 위해 저항 부분의 거리를 좁히는데 한계가 있다.
이에 따라, 본 발명은, 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 전원전압 라인이 형성될 부분에 실리사이드 공정을 적용하여 저항이 작은 전원전압 라인과 고저항을 형성할 수 있는 에스램 디바이스의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 에스램 디바이스의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 에스램 디바이스의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
11 ; 반도체 기판 12 : 필드 산화막
13 : 게이트 전극 14A : 억세스 트랜지스터의 게이트 전극
14B : 드라이브 트랜지스터의 게이트 전극
15 : 스페이서 16A : 소오스 영역
16B : 드레인 영역 17 : 실리사이드막
18 : 제1 층간 절연막 19 : 콘택홀
20a : 플러그 폴리 실리콘막 20b ; 비트 콘택 버퍼 영역
21 : 제2 층간 절연막 22 : 제3 폴리 실리콘막
22A : 전원전압 라인 22B : 고저항부
22C : 연결라인 23 : 절연막
24 : 금속 박막
상기한 목적을 달성하기 위하여, 본 발명은, 필드 산화막이 형성되고 제1 폴리 실리콘막이 증착된 반도체 기판상에, 상기 제1 폴리 실리콘막을 패터닝 하여 억세스 트랜지스터의 게이트 전극 및 드라이브 트랜지스터의 게이트 전극을 형성하는단계; 상기 각각의 게이트 전극 양측에 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계; 억세스 트랜지스터의 소소스 영역 상부에 실리사이드막을 형성하는 단계; 상기 반도체 기판 결과물 상부에 제1 층간 절연막을 형성하는 단계; 상기 억세스 트랜지스터의 드레인 영역과 드라이브 트랜지스터 및 억세스 트랜지스터의 공통 노드인 소오스 영역의 소정부분이 노출되도록 제 1 층간 절연막을 패터닝하는 단계; 상기 결과물 상부에 제2 폴리 실리콘막을 매립하는 단계; 제1 층간 절연막이 노출되도록 제2 폴리 실리콘막을 CMP 연마하여 플러그 폴리 실리콘막 및 비트 콘택 버퍼 영역을 형성하는 단계; 상기 플러그 폴리 실리콘막 및 비트 콘택 버퍼영역이 형성된 반도체 기판 상부에 제2 층간 절연막을 증착하는 단계; 상기 플러그 폴리 실리콘막이 노출되도록 제2 층간 절연막을 패터닝하는 단계; 패터닝된 제2 층간 절연막 상부에 제3 폴리 실리콘막을 증착하는 단계; 제3 폴리 실리콘막 상부에 절연막을 증착한 다음, 제3 폴리 실리콘막의 전원전압 라인 형성 부분이 노출되도록 절연막을 패터닝하는 단계; 패터닝된 절연막 상부에 금속 박막을 증착한 후, 열처리를 수행하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 제2 폴리 실리콘막을 고농도의 불순물이 첨가된 폴리 실리콘막으로 구성한다.
상기 금속 박막은 Ti, Co, Ta, 또는 Ni등의 금속 박막으로 증착되고, 열처리를 통하여 TiSi2, CoSi2, TaSi2 또는 NiSi2 등의 화합물을 선택적으로 형성하여 전원전압 라인을 형성한다.
(실시예)
이하, 첨부한 도면을 참조하여, 본 발명의 에스램 디바이스의 제조방법을 상세히 설명한다.
첨부한 도면 2a 내지 도 2e는 본 발명에 따른 에스램 디바이스의 제조 방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(11)상의 소정 부분에 공지의 로코스(LOCOS) 산화 기법에 의하여 필드 산화막(12)을 형성한다. 그런 다음, 반도체 기판(11)상에 게이트 절연막(12), 제 1 폴리실리콘막을 증착한 다음, 소정 부분 패터닝하여 억세스 트랜지스터의 게이트 전극(14A)과 드라이브 트랜지스터의 게이트 전극(14B)을 형성한다. 그리고 나서, 게이트 전극들(14A,14B)의 양측벽에 공지의 블랭킷 식각 방식으로 스페이서(15)를 형성한다. 그 후, 게이트 전극들(14A,14B) 양측벽의 반도체 기판(11)에 불순물을 이온 주입하여, 억세스 트랜지스터 및 드라이브 트랜지스터의 소오스 및 드레인 영역(16A,16B)을 형성한다. 그런다음, 상기 소오스/드레인 영역 상부에 공지의 방식에 의해 실리사이드막(17)을 형성한다. 상기 실리사이드막(17)은 후속의 공정에서 불순물이 추가로 도핑되는 것을 방지한다. 도면에서 16A는 억세스 트랜지스터의 소오스 영역이면서 드라이브 트랜지스터의 소오스 영역인 공통 접속 노드이고, 16B는 억세스 트랜지스터의 드레인 영역이다. 이어서, 상기 결과물 상부에 제1 층간 절연막(18)을 증착한다.
도 2b를 참조하면, 상기 억세스 트랜지스터의 드레인 영역(16B)과 드라이브 트랜지스터 및 억세스 트랜지스터의 공통 노드인 소오스 영역(16A)의 소정부분이 노출되도록 제 1 층간 절연막(18)을 패터닝하여 콘택홀(19)을 형성한다. 그런다음,상기 콘택홀내에 제2 폴리 실리콘막을 증착하여 매립하고 이어서, 제1 층간 절연막(18)이 노출되도록 제2 폴리 실리콘막을 CMP 연마하여 플러그 폴리 실리콘막(20a) 및 비트 콘택 버퍼 영역(20b)을 형성한다. 이 때, 상기 제2 폴리 실리콘막은 고농도의 불순물이 도핑된 폴리 실리콘막으로 구성된다.
도 2c를 참조하면, 상기 결과물 상부에 제2 층간 절연막(21)을 증착한다. 그런다음, 상기 플러그 폴리 실리콘막(20a)이 노출되도록 제2 층간 절연막을 패터닝한다. 그리고나서, 상기 패터닝된 제2 층간 절연막(21) 상부에 불순물이 도핑되지 않은 제3 폴리 실리콘막(22)을 증착하여 소정부분 패터닝한다. 이 때, 상기 제3 폴리 실리콘막(22) 내에는 후속 공정에 의해 전원전압라인, 고저항부 및 플러그 폴리실리콘막과 접속되는 연결 라인이 형성된다. 이어서, 상기 제3 폴리 실리콘막(22) 상부에 절연막(23)을 증착한 다음, 제3 폴리 실리콘막의 전원전압라인 및 연결라인의 형성 부분이 노출되도록 절연막을 패터닝한다.
도 2d를 참조하면, 상기 패터닝된 절연막(23) 상부에 금속 박막(24), 예컨데, Ti, Co, Ta, 또는 Ni등의 금속 박막으로 증착한 후, 상기 결과물을 열처리함으로써, 제3 폴리 실리콘막(22)과 금속박막(24)의 TiSi2, CoSi2, TaSi2 또는 NiSi2 등의 화합물을 선택적으로 형성하여, 도 2e에 도시된 바와같이 전원전압 라인(22A), 고저항부(22B), 연결라인(22C)을 형성한다음, 절연막을 제거하여 에스램 소자를 형성한다.
이상에서 자세히 설명한 바와같이, 제2 폴리 실리콘막을 고농도의 플리그 폴리 실리콘막으로 형성한 후, 그 상부에 제3 폴리 실리콘막을 증착한다. 여기서, 종래의 전원전압 라인과 연결라인 형성을 위한 이온주입 공정을 수행하지 않고, Ti, Co등의 금속박막을 제3 폴리 실리콘막에 증착한 다음, 열처리 과정을 통해 제3 폴리 실리콘막과 Ti, Co 등의 금속박막의 화합물, 즉 실리사이드막을 형성하여 전원전압라인과 연결라인을 형성한다.
이예 따라, 종래의 불순물 확산에 따른 저항값의 변동을 억제할 수 있고, 또한 더 작은 면적을 사용하고도 같거나 더 큰 부하저항을 얻을 수 있으므로 에스램의 집적도를 향상시킬 수 있는 효과가 있다.
Claims (3)
- 필드 산화막이 형성되고 제1 폴리 실리콘막이 증착된 반도체 기판상에, 상기 제1 폴리 실리콘막을 패터닝 하여 억세스 트랜지스터의 게이트 전극 및 드라이브 트랜지스터의 게이트 전극을 형성하는 단계;상기 각각의 게이트 전극 양측에 불순물을 주입하여 소오스, 드레인 영역을 형성하는 단계;억세스 트랜지스터의 소소스 영역 상부에 실리사이드막을 형성하는 단계;상기 반도체 기판 결과물 상부에 제1 층간 절연막을 형성하는 단계;상기 억세스 트랜지스터의 드레인 영역과 드라이브 트랜지스터 및 억세스 트랜지스터의 공통 노드인 소오스 영역의 소정부분이 노출되도록 제 1 층간 절연막을 패터닝하는 단계;상기 결과물 상부에 제2 폴리 실리콘막을 매립하는 단계;제1 층간 절연막이 노출되도록 제2 폴리 실리콘막을 CMP 연마하여 플러그 폴리 실리콘막 및 비트 콘택 버퍼 영역을 형성하는 단계;상기 플러그 폴리 실리콘막 및 비트 콘택 버퍼영역이 형성된 반도체 기판 상부에 제2 층간 절연막을 증착하는 단계;상기 플러그 폴리 실리콘막이 노출되도록 제2 층간 절연막을 패터닝하는 단계;패터닝된 제2 층간 절연막 상부에 제3 폴리 실리콘막을 증착하는 단계;제3 폴리 실리콘막 상부에 절연막을 증착한 다음, 제3 폴리 실리콘막의 전원전압 라인 및 연결라인 형성 부분이 노출되도록 절연막을 패터닝하는 단계; 및패터닝된 절연막 상부에 금속 박막을 증착한 후, 열처리를 수행하여 Vdd라인 및 연결라인을 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 에스램 디바이스의 제조방법.
- 제 1항에 있어서, 상기 제2 폴리 실리콘막을 고농도의 불순물이 첨가된 폴리 실리콘막으로 구성하는 것을 특징으로 하는 에스램 디바이스의 제조방법.
- 제 1항에 있어서, 상기 금속 박막은 Ti, Co, Ta, 또는 Ni등의 금속 박막으로 증착되고, 열처리를 통하여 TiSi2, CoSi2, TaSi2 또는 NiSi2 등의 화합물을 선택적으로 형성하여 전원전압 라인 및 연결라인을 형성하는 것을 특징으로 하는 에스램 디바이스의 제조방법.
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