JP2002134715A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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Abstract

(57)【要約】 【課題】 情報蓄積用容量素子の下部電極を構成するＲ
ｕ膜を深い孔の底部においてもある程度の膜厚を確保す
るよう形成することができ、ＤＲＡＭの製造歩留まりを
向上させることができる技術を提供する。 【解決手段】 情報蓄積用容量素子が形成される深い孔
の側壁および底部に堆積すべき下部電極材料であるＲｕ
膜を、原料の気化流量比（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4） 2／
Ｏ2）が、１０％以上となる条件で成膜する。その結
果、深い孔の底部ｂにおいてもＲｕ膜の最も厚い部分の
膜厚ａの５０％以上の膜厚を確保することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、絶縁膜に形成した
孔（凹部）の内部にＲｕ（ルテニウム）を主成分とする
金属膜を形成する構造およびその製造プロセスに適用し
て有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭは、メモリセル選択用ＭＩＳＦ
ＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積容
量素子を有している。この情報蓄積容量素子は、例え
ば、下部電極となるシリコン、容量絶縁膜となる酸化タ
ンタルおよび上部電極となるシリコンを順次体積して形
成される。
【０００３】また、この情報蓄積容量素子は、素子の微
細化を図り、また、ある程度の容量を確保するため、絶
縁膜中に深い孔を形成し、この孔中に形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、下部電
極にシリコンを用いる場合は、その上層に形成される酸
化タンタルの結晶化や膜質の改善のための熱処理（酸化
性雰囲気中、８００℃、３分）時に、シリコンと酸化タ
ンタルとの界面にシリコン酸窒化膜が形成される。従っ
て、酸化タンタルとこのシリコン酸窒化膜が誘電体とし
て寄与するため、リーク電流は低く抑えられるものの、
高誘電率化が困難であった。
【０００５】また、素子の微細化に伴い、情報蓄積容量
素子が形成される孔の径が、さらに小さくなると孔側壁
の凹凸状に結晶化したシリコン同士が接触してしまい、
酸化タンタル等の上層膜を形成できなくなる。
【０００６】本発明者らは、情報蓄積容量素子を構成す
る下部電極材料についての研究・開発を行っており、上
記問題を解決するための下部電極材料として、ルテニウ
ム（Ｒｕ）の採用を検討している。
【０００７】このＲｕは、酸窒化膜のような低誘電率膜
を生成せず、また、金属であるため薄く形成することが
可能であると考えられる。
【０００８】しかしながら、本発明者らが、下部電極と
してＲｕ膜を採用した結果、図２５（ａ）に示すよう
に、孔の側壁の上部では、その膜厚が厚く、孔の底部で
は、膜厚が薄くなるといった現象がみられた。このよう
な状態で、Ｒｕ膜の緻密化のための熱処理を行った場合
には、孔底部の薄いＲｕ膜が、凝集し、アイランド状と
なってしまう（図２５（ｂ））。従って、Ｒｕ膜の連続
性が失われるため、下部電極としての役割を果たせなく
なる。
【０００９】一方、同じ成膜条件で、Ｒｕ膜の連続性を
確保するために孔の底部のＲｕ膜厚を大きくした場合に
は、孔の底部のＲｕ膜厚に応じて孔の側壁の上部のＲｕ
膜厚が大きくなり、Ｒｕ膜同士が接触してしまい酸化タ
ンタル等の上層膜を形成できなくなる（図２６）。
【００１０】本発明の目的は、孔の内部に情報蓄積容量
素子の下部電極を構成するＲｕ膜を形成することのでき
る技術を提供することにある。
【００１１】本発明の他の目的は、良好なＲｕ膜を形成
することにより情報蓄積容量素子の特性の向上を図るこ
とができる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものを説明すれば、次のとおりで
ある。１．本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦ
ＥＴを形成する工程と、（ｂ）前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレイン領域と電気的に接続され
たプラグを形成する工程と、（ｃ）前記プラグ上に酸化
シリコン膜を形成する工程と、（ｄ）前記酸化シリコン
膜中に前記プラグ表面まで到達する孔を形成する工程
と、（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合
物と酸化剤を反応させることによってＲｕ膜を形成する
工程であって、その気化流量が酸化剤の流量の５％以上
であるＲｕの有機化合物を用いてＲｕ膜を形成する工程
と、（ｆ）前記Ｒｕ膜上に容量絶縁膜を形成する工程
と、（ｇ）前記容量絶縁膜上に上部電極を形成する工程
と、を有する。また、前記Ｒｕの有機化合物と酸化剤と
の反応は、３００℃以下で行われる。２．本発明の半導
体集積回路装置は、（ａ）半導体基板の主表面に形成さ
れたメモリセル選択用ＭＩＳＦＥＴと、（ｂ）前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電
気的に接続されたプラグと、（ｃ）前記プラグ上に形成
された酸化シリコン膜と、（ｄ）前記酸化シリコン膜中
に形成され、前記プラグ表面まで延在する孔であって、
孔のその深さがその短径の５倍以上である孔と、（ｅ）
前記孔内に形成されたＲｕ膜、このＲｕ膜の上部に形成
された容量絶縁膜と、この容量絶縁膜上部に形成された
上部電極とからなる情報蓄積容量素子であって、前記孔
の底部のＲｕ膜が、前記孔内の最も厚い部分の膜厚の５
０％以上である。前記孔の深さは、例えば２５０ｎｍ程
度である。また、前記Ｒｕ膜と酸化シリコン膜との間
に、接着層を有していてもよい。この接着層は、例えば
酸化タンタルである。また、前記Ｒｕ膜は、その表面の
凹凸を５ｎｍ以下とすることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１５】（実施の形態１）次に、本実施形態のＤＲ
ＡＭの製造方法を図１〜図１７を用いて工程順に説明す
る。
【００１６】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（ウエハ）１の主面の
素子分離領域に素子分離２を形成する。また、この素子
分離２を形成することにより、図２に示すような、素子
分離２によって周囲を囲まれた細長い島状の活性領域
（Ｌ）が同時に形成される。これらの活性領域（Ｌ）の
それぞれには、ソース、ドレインの一方を共有するメモ
リセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００１７】上記素子分離２は、半導体基板１の表面を
エッチングして深さ３００〜４００ｎｍ程度の溝を形成
し、この溝の内部に薄い酸化シリコン膜を形成する。続
いてこの溝の内部を含む半導体基板１上にＣＶＤ(Chemi
cal Vapor Deposition)法で酸化シリコン膜４（膜厚６
００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学
機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で
ポリッシュバックすることによって形成する。
【００１８】次に、半導体基板１にＢ（ホウ素）をイオ
ン打ち込みすることによってｐ型ウエル３を形成し、続
いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で
洗浄した後、半導体基板１を熱酸化することによってｐ
型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度の
ゲート絶縁膜５を形成する。
【００１９】次に、図３に示すように、ゲート絶縁膜５
の上部にゲート電極６を形成する。ゲート電極６は、例
えばゲート絶縁膜５の上部にＰ（リン）などをドープし
たｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ
（窒化タングステン）またはＴｉＮ（窒化チタン）から
なるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ
膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜
厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト
膜をマスクにしてこれらの膜をドライエッチングするこ
とによって形成する。多結晶シリコン膜および窒化シリ
コン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ
膜はスパッタリング法で堆積する。ゲート電極６は、ワ
ード線（ＷＬ）として機能する。次いで、ウエット・ハ
イドレゲン酸化を行い、ゲート電極６を構成するｎ型多
結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成す
る。このウエット・ハイドレゲン酸化によれば、シリコ
ン上のみに選択的に酸化膜を形成することができる。
【００２０】次に、図４に示すように、ｐ型ウエル３に
Ａｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲ
ート電極６の両側のｐ型ウエル３にｎ型半導体領域８
（ソース、ドレイン）を形成する。ここまでの工程によ
り、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２１】次に、半導体基板１上にＣＶＤ法で窒化シ
リコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０
（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン
膜１０の表面を化学機械研磨法で平坦化した後、フォト
レジスト膜（図示せず）をマスクにして酸化シリコン膜
１０および窒化シリコン膜９をドライエッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域８（ソース、ドレイン）の上部にコンタクトホ
ール１１、１２を形成する。酸化シリコン膜１０のエッ
チングは、窒化シリコン膜に対する選択比が大きい条件
で行い、窒化シリコン膜９のエッチングは、シリコンや
酸化シリコン膜に対するエッチング選択比が大きい条件
で行う。これにより、コンタクトホール１１、１２がゲ
ート電極６（ワード線）に対して自己整合（セルフアラ
イン）で形成される。
【００２２】次に、図５に示すように、コンタクトホー
ル１１、１２の内部にプラグ１３を形成する。プラグ１
３を形成するには、酸化シリコン膜１０の上部にＰをド
ープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積するこ
とによって、コンタクトホール１１、１２の内部にこの
ｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホー
ル１１、１２の外部のｎ型多結晶シリコン膜を化学機械
研磨法（またはエッチバック）で除去する。
【００２３】次に、酸化シリコン膜１０の上部にＣＶＤ
法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
コンタクトホール１１の上部の酸化シリコン膜１４をド
ライエッチングすることにより、スルーホール１５を形
成する。
【００２４】次に、スルーホール１５の内部にプラグ１
６を形成する。プラグ１６を形成するには、酸化シリコ
ン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴ
ｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続
いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積する
ことによって、スルーホール１５の内部にこれらの膜を
埋め込んだ後、スルーホール１５の外部のこれらの膜を
化学機械研磨法で除去する。このプラグ１６および１３
を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域８（ソース、ドレイン）と後述するビット線Ｂ
Ｌとが接続される。
【００２５】次に、酸化シリコン膜１４およびプラグ１
６上にビット線ＢＬを形成する。ビット線ＢＬを形成す
るには、例えば酸化シリコン膜１４の上部にスパッタリ
ング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆
積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５
０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにしてこれらの膜をドライエッチングす
る。
【００２６】次に、図６に示すように、ビット線ＢＬの
上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ
程度）を堆積し、続いて化学機械研磨法でその表面を平
坦化する。次に、酸化シリコン膜１７をドライエッチン
グすることによって、プラグ１３が埋め込まれたコンタ
クトホール１２の上部にスルーホール１９を形成する。
【００２７】スルーホール１９は、その径がその下部の
コンタクトホール１２の径よりも小さくなるように形成
する。具体的には、窒化シリコン膜１８の上部にＣＶＤ
法で多結晶シリコン膜２０を堆積し、続いてスルーホー
ル１９を形成する領域の多結晶シリコン膜２０をドライ
エッチングして孔を形成した後、多結晶シリコン膜２０
の上部にさらに多結晶シリコン膜（図示せず）を堆積す
る。次に、多結晶シリコン膜２０の上部の多結晶シリコ
ン膜を異方性エッチングすることによって孔の側壁にサ
イドウォールスペーサ２１を形成し、続いて多結晶シリ
コン膜２０とサイドウォールスペーサ２１とをハードマ
スクに用いて孔の底面の窒化シリコン膜１８および酸化
シリコン膜１７をドライエッチングする。
【００２８】次に、多結晶シリコン膜２０およびサイド
ウォールスペーサ２１をドライエッチングで除去した
後、図７に示すように、スルーホール１９の内部にプラ
グ２２を形成する。プラグ２２を形成するには、まず窒
化シリコン膜１８の上部にＰをドープしたｎ型多結晶シ
リコン膜をＣＶＤ法で堆積することによってスルーホー
ル１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、
スルーホール１９の外部のｎ型多結晶シリコン膜を化学
機械研磨法（またはエッチバック）で除去する。
【００２９】この後、プラグ２２上に、Ｒｕ膜３０ａ、
３０ｄからなる下部電極３０、酸化タンタル膜３２から
なるキャパシタ絶縁膜およびＷ膜／Ｒｕ膜からなる上部
電極３３によって構成される情報蓄積用容量素子Ｃを形
成する。
【００３０】この情報蓄積用容量素子Ｃの形成工程を、
図８〜図１７を参照しながら詳細に説明する。これらの
図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定
領域を模式的に表した図である。
【００３１】図８に示すように、プラグ２２および酸化
シリコン膜１７上に、ＣＶＤ法で窒化シリコン膜１８
を、膜厚５０ｎｍ程度堆積し、続いて、窒化シリコン膜
１８の上部に酸化シリコン膜２４を堆積する。情報蓄積
用容量素子Ｃの下部電極は、次の工程でこの酸化シリコ
ン膜２４に形成する孔（凹部）の内部に形成される。下
部電極の表面積を大きくして蓄積電荷量を増やすために
は、酸化シリコン膜２４を厚く（０．８μｍ程度）堆積
する必要がある。酸化シリコン膜２４は、例えば酸素と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積し、その後、必要に応じて
その表面を化学機械研磨法で平坦化する。
【００３２】次に、酸化シリコン膜２４の上部にタング
ステン膜からなるハードマスク２６を形成する。なお、
このハードマスク２６には、タングステン以外の金属を
用いることも可能である。
【００３３】次いで、図９に示すように、ハードマスク
２６上に、フォトレジスト膜（図示せず）を形成し、こ
のフォトレジスト膜をマスクに、ハードマスク２６をド
ライエッチングする。続いて、ハードマスク２６をマス
クに酸化シリコン膜２４および窒化シリコン膜１８をド
ライエッチングすることにより、深い孔（凹部）２７を
形成する。深い孔（凹部）２７の底面には、スルーホー
ル１９内のプラグ２２の表面が露出する。
【００３４】次に、酸化シリコン膜２４の上部に残った
ハードマスク２６を過酸化水素水を含有する溶液により
除去した後、図１０に示すように、酸化シリコン膜２４
の上部および孔２７の内部に、ＣＶＤ法により酸化タン
タル膜２９（膜厚１０ｎｍ程度）を堆積する。この酸化
タンタルは、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガスとして
４００℃〜４５０℃の範囲で成膜することができる。こ
の酸化タンタル膜２９は、下地である酸化シリコン膜２
４や、後述するＲｕ膜３０（３０ａ、３０ｄ）との接着
性に優れているため、接着層として用いられる。なお、
この接着層として、窒化タンタル膜を用いてもよい。
【００３５】次いで、図１１に示すように、酸化タンタ
ル膜２９を、異法的にエッチングすることにより、酸化
シリコン膜２４上部および孔２７の底部に存在する酸化
タンタル膜２９を除去し、孔２７の側壁にのみ酸化タン
タル膜２９を残存させる。なお、前述の窒化タンタル膜
を接着層として用いた場合は、窒化タンタル膜が導電性
を有するため、孔２７の底部に存在する窒化タンタル膜
を除去する必要はない。
【００３６】次に、図１２に示すように、酸化シリコン
膜２４の上部および孔２７の内部に、Ｒｕ膜３０（膜厚
５ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ膜の
堆積前に、スパッタ法により薄いＲｕ膜を形成しておけ
ば、スパッタ法により形成された膜が種となり、ＣＶＤ
法によるＲｕ膜を効率良く形成することができる。
【００３７】ここで、Ｒｕ膜３０ａの成膜条件について
説明する。Ｒｕ膜３０ａは、例えば、ＣＶＤ法により、
エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5
Ｃ5Ｈ4）2）のテトラヒドロフラン溶液を５ｃｍ3／ｍｉ
ｎ、Ｏ2を５０ｃｍ3／ｍｉｎ、（この場合の体積は、標
準状態（０℃、１気圧（１．０１３２５×１０5Ｐａ）
での体積をいう、以下ｓｃｃｍと表す）およびＮ2を９
００ｓｃｃｍで、温度２９０℃、圧力６６５Ｐａの条件
下で成膜する。かかる条件で成膜した場合、孔の側壁お
よび底部に沿って形成されたＲｕ膜の最も厚い部分の膜
厚ａと深い溝底部の最も薄い部分の膜厚ｂとの比（ｂ／
ａ（％））を５０パーセント以上とすることができる。
【００３８】図１８（ａ）は、ＲｕをＣＶＤ法で、深い
孔に形成する際の被覆性と原料の流量比（Ｒｕ（Ｃ2Ｈ5
Ｃ5Ｈ4）2／Ｏ2）の関係を示すグラフである。ここで、
被覆性とは、図１８（ｂ）に示すように、深い孔の側壁
および底部に沿って形成されたＲｕ膜の最も厚い部分の
膜厚ａと深い溝底部の最も薄い部分の膜厚ｂとの比（ｂ
／ａ（％））をいう。また、原料の流量比（Ｒｕ（Ｃ2
Ｈ5Ｃ5Ｈ4）2／Ｏ2）とは、液体原料であるＲｕ（Ｃ2Ｈ
5Ｃ5Ｈ4）2が、気化器内で気化された後の体積とＯ2の
体積の比（気化流量比）をいう。なお、深い孔の径は２
５０ｎｍ、深さは１５００ｎｍ（深さ／径＝６）とし
た。また、流量比におけるＯ2の流量を５０ｓｃｃｍと
した。
【００３９】図１８（ａ）に示すように、流量比が５％
未満の領域では、被覆性は極めて悪く深い孔底部にはＲ
ｕ膜が成膜されないことがわかる。流量比が５％以上と
なると、深い孔底部にも成膜が起こり始める。さらに、
流量比が１０％以上となると被覆性もよくなり、５０％
を超える。さらに、流量比が２０％を超えると、被覆性
は、ほぼ１００％となる。
【００４０】従って、前記エチルシクロペンタジエニル
ルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4） 2）のテトラヒドロ
フラン溶液（０．１ｍｏｌ／ｌ）を５ｃｍ3／ｍｉｎ、
Ｏ2を５０ｓｃｃｍおよびＮ2を９００ｓｃｃｍで成膜す
る場合は、エチルシクロペンタジエニルルテニウム溶液
が、０．０００５ｍｏｌ／ｍｉｎで供給されることとな
り、また、気体の状態方程式ＰＶ＝ｎＲＴ（Ｐ：圧力
（ａｔｍ）、Ｖ：体積（ｌ）、ｎ：モル数（ｍｏｌ）、
Ｒ：気体定数（０．０８２）、Ｔ：絶対温度（Ｋ））よ
り１気圧（１．０１３２５×１０5Ｐａ）、２７３Ｋ時
に換算した供給量は気体で約１１ｃｍ3／ｍｉｎとなる
ことから、流量比は、２２％となり、被覆性は、ほぼ１
００％となる。
【００４１】なお、図１８においては、流量比における
Ｏ2の流量を５０ｓｃｃｍとしているが、この流量に限
られず、ここではＲｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2の有機成分が
充分に分解される程度のＯ2が供給されていればよい。
前記条件では、概ね１０ｓｃｃｍのＯ2が供給されてい
れば、Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2の有機成分を分解するこ
とができる。また、成膜温度を２９０℃としたが、３０
０℃以下であればよい。
【００４２】このように、本実施の形態においては、Ｒ
ｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2／Ｏ2の流量比を１０％以上とした
ので、深い孔の底部においてもＲｕ膜の最も厚い部分の
膜厚ａの５０％以上の膜厚を確保することができる。
【００４３】次に、図１３に示すように、非酸化性雰囲
気中で、６００℃、１分の熱処理を施す。この熱処理に
より、プラグ２２とＲｕ膜３０との接触部において、シ
リサイド化反応が起こり、孔２７の底部にルテニウムシ
リサイド３０ｂが形成される。ここで、孔２７の側壁や
孔２７の外部においては、下地にシリコンがないためシ
リサイド化反応が起こらず、ルテニウムシリサイドは形
成されない。このように、孔２７の底面において、自己
整合的にルテニウムシリサイド３０ｂを形成することが
できる。
【００４４】その後、アンモニア（ＮＨ3）雰囲気中
で、７００℃で１分熱処理を施すことにより、ルテニウ
ムシリサイド３０ｂの表面に、ルテニウムシリコンナイ
トライド（ＲｕＳｉＮ）３０ｃを形成する。かかる条件
により形成されるＲｕＳｉＮは、１ｎｍ程度である。こ
のＲｕＳｉＮ３０ｃの膜厚は、熱処理温度で制御するこ
とができる。このＲｕＳｉＮの膜が厚すぎるとこの上部
に形成されるＲｕ膜３０ｄとプラグ２２との導通が確保
できなくなり、また、薄すぎるＲｕ膜３０ｄとプラグ２
２とのシリサイド化反応を抑えることができなくなる。
Ｒｕ膜３０ｄとプラグ２２との導通を確保しつつＲｕ膜
３０ｄとプラグ２２とのシリサイド化反応を抑えるため
には、ＲｕＳｉＮの膜厚は、０．５〜１．０ｎｍ程度と
することが望ましい。
【００４５】次いで、図１４に示すように、Ｒｕ膜３０
ａおよびＲｕＳｉＮ３０ｃ上に、エチルシクロペンタジ
エニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラ
ヒドロフラン溶液を５ｃｍ3／ｍｉｎ、Ｏ2を５０ｓｃｃ
ｍおよびＮ2を９００ｓｃｃｍで、温度２９０℃、圧力
６６５Ｐａの条件下で、ＣＶＤ法により膜厚２０ｎｍ程
度のＲｕ膜３０ａを形成する。
【００４６】このＲｕ膜３０ｄの成膜においても、Ｒｕ
膜３０ａと同様に、Ｒｕ（Ｃ2Ｈ5Ｃ 5Ｈ4）2／Ｏ2の流量
比を１０％以上としたので、深い孔の底部においてもＲ
ｕ膜の最も厚い部分の膜厚ａの５０％以上の膜厚を確保
することができる。
【００４７】このように、本実施の形態においては、Ｒ
ｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2／Ｏ2の流量比を１０％以上とした
ので、深い孔の底部においてもＲｕ膜の最も厚い部分の
膜厚ａの５０％以上の膜厚を確保することができ、深い
孔内に、その膜厚が一様なＲｕ膜３０ａ、３０ｄを形成
することが可能である。その結果、Ｒｕ膜の凹凸を低減
（５ｎｍ以下と）することができる。
【００４８】次いで、Ｒｕ膜３０ｄ上にフォトレジスト
膜（図示せず）を塗布し、全面露光を行った後、現像す
ることによって、孔２７内にフォトレジスト膜（図示せ
ず）を残存させる。このフォトレジスト膜は、次の工程
で酸化シリコン膜２４の上部の不要なＲｕ膜３０ａ、３
０ｄをドライエッチングで除去する際に、孔２７の内部
（側壁および底面）のＲｕ膜３０ａ、３０ｄが除去され
るのを防ぐ保護膜として使用される。次いで、このフォ
トレジスト膜をマスクに、ドライエッチングをすことに
より、酸化シリコン膜２４上のＲｕ膜３０ａ、３０ｄを
除去することにより下部電極３０を形成する。次いで、
孔２７内のフォトレジスト膜を除去する（図１５）。
【００４９】次に、図１６に示すように、下部電極３０
が形成された孔２７の内部および酸化シリコン膜２４上
にキャパシタ絶縁膜となる酸化タンタル膜３２を堆積す
る。酸化タンタル膜３２はＣＶＤ法で堆積し、その膜厚
は１５ｎｍ程度とする。
【００５０】次に、酸化タンタル膜３２を約７００℃の
窒素雰囲気中で、２分間熱処理することによって酸化タ
ンタルの結晶化を図った後、約５５０℃の酸素雰囲気中
で、１分間熱処理し、酸化タンタルの膜質を改善する。
【００５１】次に、図１７に示すように、酸化タンタル
膜３２の上部に上部電極３３を形成する。上部電極３３
は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ
膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚
１００ｎｍ程度）を堆積することによって形成する。Ｗ
膜は、上部電極３３と上層配線とのコンタクト抵抗を低
減するために使用される。なお、Ｒｕ膜とＷ膜との間
に、キャパシタ絶縁膜（酸化タンタル膜３２）からＷ膜
へのガス（酸素や水素）の拡散による抵抗増大を防ぐた
めにＴｉＮ膜を形成してもよい。
【００５２】ここまでの工程により、Ｒｕ膜３０ａ、３
０ｄからなる下部電極３０、酸化タンタル膜３２からな
るキャパシタ絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａか
らなる上部電極３３によって構成される情報蓄積用容量
素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓと
これに直列に接続された情報蓄積用容量素子Ｃとで構成
されるＤＲＡＭのメモリセルが略完成する。図１９は、
情報蓄積用容量素子Ｃ形成後の半導体集積回路装置の平
面図である。図７は、例えば、図１９中のＡ−Ａ断面図
と対応する。
【００５３】その後、情報蓄積用容量素子Ｃの上部に酸
化シリコン膜等からなる層間絶縁膜３４が形成される。
【００５４】さらに、この層間絶縁膜上に２層程度のＡ
ｌ配線が形成され、最上層のＡｌ配線の上部にパッシベ
ーション膜が形成されるが、これらの図示は省略する。
【００５５】以上詳述したように、本実施形態によれ
ば、Ｒｕ膜を高速にエッチングすることができ、かつそ
の際の対レジスト選択比を極めて大きくすることができ
るので、高アスペクト比の孔の内部に情報蓄積用容量素
子の下部電極を歩留まりよく形成することができる。
【００５６】（実施の形態２）実施の形態１では、深い
孔２７を形成した後、プラグ２２上面にバリア層となる
ルテニウムシリコンナイトライド（ＲｕＳｉＮ）３０ｃ
を形成したが、深い孔２７を形成する前に、窒化タンタ
ルや窒化チタンからなるバリア層を形成してもよい。
【００５７】図２０は、プラグ２２上の情報蓄積用容量
素子Ｃの形成予定領域を模式的に表した図である。な
お、プラグ２２形成工程までは、図１〜図７を参照しな
がら説明した実施の形態１の場合と同様であるため、そ
の詳細な説明を省略する。
【００５８】このプラグ２２の表面にバリアメタル膜２
３を形成する。バリアメタル膜２３を形成するには、ま
ず、エッチングによってプラグ２２の表面を窒化シリコ
ン膜１８の表面よりも下方に後退させることによって、
プラグ２２の上部にバリアメタル膜２３を埋め込むスペ
ースを確保する。次に、酸化シリコン膜１７の上部にス
パッタリング法でＴｉＮ膜を堆積することによって、プ
ラグ２２の上部の前記スペース内にＴｉＮ膜を埋め込ん
だ後、スペース外部のＴｉＮ膜を化学機械研磨法（また
はエッチバック）で除去する。なお、プラグ２２の形成
時、即ち、酸化シリコン膜１７の上部にＰをドープした
ｎ型多結晶シリコン膜をＣＶＤ法で堆積することによっ
てスルーホール１９の内部にｎ型多結晶シリコン膜を埋
め込んだ後、スルーホール１９の外部のｎ型多結晶シリ
コン膜を化学機械研磨法（またはエッチバック）で除去
する際に、スルーホール１９の内部のｎ型多結晶シリコ
ン膜をオーバー研磨（オーバーエッチング）することに
よって、前記スペースを確保してもよい。
【００５９】次いで、図２１に示すように、プラグ２２
および酸化シリコン膜１７上に、ＣＶＤ法で窒化シリコ
ン膜１８を、膜厚５０ｎｍ程度堆積し、続いて、窒化シ
リコン膜１８の上部に酸化シリコン膜２４を堆積する。
情報蓄積用容量素子Ｃの下部電極は、次の工程でこの酸
化シリコン膜２４に形成する孔（凹部）の内部に形成さ
れる。下部電極の表面積を大きくして蓄積電荷量を増や
すためには、酸化シリコン膜２４を厚く（０．８μｍ程
度）堆積する必要がある。酸化シリコン膜２４は、例え
ば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソース
ガスに用いたプラズマＣＶＤ法で堆積し、その後、必要
に応じてその表面を化学機械研磨法で平坦化する。
【００６０】次に、酸化シリコン膜２４の上部にタング
ステン膜からなるハードマスク２６を形成する。なお、
このハードマスク２６には、タングステン以外の金属を
用いることも可能である。
【００６１】次いで、ハードマスク２６上に、フォトレ
ジスト膜（図示せず）を形成し、このフォトレジスト膜
をマスクに、ハードマスク２６をドライエッチングす
る。続いて、ハードマスク２６をマスクに酸化シリコン
膜２４および窒化シリコン膜１８をドライエッチングす
ることにより、深い孔（凹部）２７を形成する。深い孔
（凹部）２７の底面には、プラグ２２上部のバリアメタ
ル膜２３の表面が露出する。
【００６２】次に、酸化シリコン膜２４の上部に残った
ハードマスク２６を過酸化水素水を含有する溶液により
除去した後、図２２に示すように、酸化シリコン膜２４
の上部および孔２７の内部に、ＣＶＤ法により酸化タン
タル膜２９（膜厚１０ｎｍ程度）を堆積する。この酸化
タンタル膜２９は、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガス
として４００℃〜４５０℃の範囲で成膜することができ
る。この酸化タンタル膜２９は、下地である酸化シリコ
ン膜２４や、後述するＲｕ膜３０との接着性に優れてい
るため、接着層として用いられる。なお、この接着層と
して、窒化タンタル膜を用いてもよい。
【００６３】次いで、図２３に示すように、酸化タンタ
ル膜２９を、異法的にエッチングすることにより、酸化
シリコン膜２４上部および孔２７の底部に存在する酸化
タンタル膜２９を除去し、孔２７の側壁にのみ酸化タン
タル膜２９を残存させる。なお、前述の窒化タンタル膜
を接着層として用いた場合は、窒化タンタル膜が導電性
を有するため、孔２７の底部に存在する窒化タンタル膜
を除去する必要はない。
【００６４】次に、図２４に示すように、酸化シリコン
膜２４の上部および孔２７の内部に、Ｒｕ膜３０ａ（膜
厚２０ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ
膜の堆積前に、スパッタ法により薄いＲｕ膜を形成して
おけば、スパッタ法により形成された膜が種となり、Ｃ
ＶＤ法によるＲｕ膜を効率良く形成することができる。
【００６５】ここで、Ｒｕ膜３０ａの成膜条件について
説明する。Ｒｕ膜３０ａは、例えば、ＣＶＤ法により、
エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5
Ｃ5Ｈ4）2）のテトラヒドロフラン溶液を５ｃｍ3／ｍｉ
ｎ、Ｏ2を５０ｓｃｃｍおよびＮ2を９００ｓｃｃｍで、
温度２９０℃、圧力６６５Ｐａの条件下で成膜する。か
かる条件で成膜した場合、図１８を参照しながら説明し
たように、孔２７の側壁に堆積するＲｕ膜の膜厚の最大
値ａと孔２７の底部に堆積するＲｕ膜の膜厚ｂとの比
（ｂ／ａ）を５０パーセント以上とすることができる。
【００６６】以降の工程は、図１６、図１７を参照しな
がら説明した実施の形態１の場合と同様であるためその
説明を省略する。
【００６７】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６９】本発明によれば、Ｒｕ膜の成膜条件を最適
化することができ、良好なＲｕ膜を形成することができ
る。例えば、流量比を１０％以上とすると、深い孔の底
部においても最も厚い部分の膜厚ａの５０％以上の膜厚
を確保するよう形成することができる。
【００７０】その結果、深い孔内に情報蓄積用容量素子
の下部電極を精度良く形成することができ、情報蓄積用
容量素子の特性を向上させることができる。また、ＤＲ
ＡＭ等の半導体集積回路装置の製造歩留まりを向上させ
ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】（ａ）は、本発明の効果を説明するための図
であり、（ｂ）は、（ａ）の被覆性（ｂ／ａ）を説明す
るための図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。
【図２０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】（ａ）および（ｂ）は、本発明の課題を説明
するための半導体基板の要部断面図である。
【図２６】本発明の課題を説明するための半導体基板の
要部断面図である。
【符号の説明】
１ 半導体基板（ウエハ） ２ 素子分離 ３ ｐ型ウエル ４ 酸化シリコン膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 窒化シリコン膜 ８ ｎ型半導体領域 ９ 窒化シリコン膜 １０ 酸化シリコン膜 １１、１２ コンタクトホール １３ プラグ １４ 酸化シリコン膜 １５ スルーホール １６ プラグ １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ スルーホール ２０ 多結晶シリコン膜 ２１ サイドウォールスペーサ ２２ プラグ ２３ バリアメタル膜 ２４ 酸化シリコン膜 ２６ ハードマスク ２７ 孔（凹部） ２９ 酸化タンタル膜 ３０ａ Ｒｕ膜 ３０ｂ ルテニウムシリサイド ３０ｃ ルテニウムシリコンナイトライド ３０ｄ Ｒｕ膜 ３０ 下部電極 ３２ 酸化タンタル膜 ３３ 上部電極 ３３ａ Ｒｕ膜 ３３ｂ Ｗ膜 ３４ 層間絶縁膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線 Ｌ 活性領域
フロントページの続き Ｆターム(参考） 4K030 AA11 AA14 AA18 BA01 BB12 BB14 CA04 CA12 FA10 HA01 JA10 LA15 5F083 AD24 AD48 JA06 JA35 JA38 JA39 JA40 MA06 MA17 NA01 NA08 PR07 PR21 PR34 PR40

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板の主表面にメモリセル
    選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電
    気的に接続されたプラグを形成する工程と、（ｃ）前記
    プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前
    記酸化シリコン膜中に前記プラグ表面まで到達する孔を
    形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒ
    ｕの有機化合物と酸化剤を反応させることによってＲｕ
    膜を形成する工程であって、その気化流量が前記酸化剤
    の気化流量の５％以上であるＲｕの有機化合物を用いて
    Ｒｕ膜を形成する工程と、（ｆ）前記Ｒｕ膜上に容量絶
    縁膜を形成する工程と、（ｇ）前記容量絶縁膜上に上部
    電極を形成する工程と、を有することを特徴とする半導
    体集積回路装置の製造方法。
  2. 【請求項２】 前記Ｒｕの有機化合物と酸化剤との反応
    は、３００℃以下で行われることを特徴とする請求項１
    記載の半導体集積回路装置の製造方法。
  3. 【請求項３】 （ａ）半導体基板の主表面に形成された
    メモリセル選択用ＭＩＳＦＥＴと、（ｂ）前記メモリセ
    ル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的
    に接続されたプラグと、（ｃ）前記プラグ上に形成され
    た酸化シリコン膜と、（ｄ）前記酸化シリコン膜中に形
    成され、前記プラグ表面まで延在する孔であって、孔の
    その深さがその短径の５倍以上である孔と、（ｅ）前記
    孔内に形成されたＲｕ膜、このＲｕ膜の上部に形成され
    た容量絶縁膜と、この容量絶縁膜上部に形成された上部
    電極とからなる情報蓄積容量素子であって、前記孔の底
    部のＲｕ膜が、前記孔内の最も厚い部分の膜厚の５０％
    以上であることを特徴とする半導体集積回路装置。
  4. 【請求項４】 前記Ｒｕ膜と酸化シリコン膜との間には
    接着層が形成されていることを特徴とする請求項３記載
    の半導体集積回路装置。
  5. 【請求項５】 前記Ｒｕ膜は、その表面の凹凸が５ｎｍ
    以下であることを特徴とする請求項３記載の半導体集積
    回路装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720096B1 (en) 1999-11-17 2004-04-13 Sanyo Electric Co., Ltd. Dielectric element
US6888189B2 (en) 2000-11-08 2005-05-03 Sanyo Electric Co., Ltd. Dielectric element including oxide-based dielectric film and method of fabricating the same
JP2006319121A (ja) * 2005-05-12 2006-11-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2007036181A (ja) * 2005-07-22 2007-02-08 Hynix Semiconductor Inc 半導体素子の形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6797323B1 (en) * 1996-11-29 2004-09-28 Sony Corporation Method of forming silicon oxide layer
JP2001217403A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002134715A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100429876B1 (ko) * 2001-07-27 2004-05-04 삼성전자주식회사 고밀도 씨딩층을 갖는 루테늄막을 구비하는 반도체 소자의제조 방법 및 그러한 반도체 소자를 형성하기 위한 제조장비
KR100413828B1 (ko) * 2001-12-13 2004-01-03 삼성전자주식회사 반도체 장치 및 그 형성방법
US6942318B2 (en) * 2002-05-31 2005-09-13 Hewlett-Packard Development Company, L.P. Chamber having a protective layer
JP2004014714A (ja) * 2002-06-05 2004-01-15 Mitsubishi Electric Corp キャパシタの製造方法
KR100465631B1 (ko) * 2002-12-11 2005-01-13 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US9299643B2 (en) * 2008-09-29 2016-03-29 Cypress Semiconductor Corporation Ruthenium interconnect with high aspect ratio and method of fabrication thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098162A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
US5973351A (en) * 1997-01-22 1999-10-26 International Business Machines Corporation Semiconductor device with high dielectric constant insulator material
US5977241A (en) * 1997-02-26 1999-11-02 Integument Technologies, Inc. Polymer and inorganic-organic hybrid composites and methods for making same
KR100238249B1 (ko) * 1997-07-30 2000-01-15 윤종용 고유전체 커패시터의 제조방법
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP2000012796A (ja) * 1998-06-19 2000-01-14 Hitachi Ltd 半導体装置ならびにその製造方法および製造装置
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
SG79292A1 (en) * 1998-12-11 2001-03-20 Hitachi Ltd Semiconductor integrated circuit and its manufacturing method
JP5646798B2 (ja) * 1999-11-11 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体集積回路装置の製造方法
KR100390938B1 (ko) * 2000-02-09 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP4034518B2 (ja) * 2000-03-31 2008-01-16 株式会社日立国際電気 半導体装置の製造方法
JP2002134715A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100434489B1 (ko) * 2001-03-22 2004-06-05 삼성전자주식회사 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720096B1 (en) 1999-11-17 2004-04-13 Sanyo Electric Co., Ltd. Dielectric element
US6888189B2 (en) 2000-11-08 2005-05-03 Sanyo Electric Co., Ltd. Dielectric element including oxide-based dielectric film and method of fabricating the same
JP2006319121A (ja) * 2005-05-12 2006-11-24 Elpida Memory Inc 半導体装置及びその製造方法
JP4628862B2 (ja) * 2005-05-12 2011-02-09 エルピーダメモリ株式会社 半導体装置の製造方法
JP2007036181A (ja) * 2005-07-22 2007-02-08 Hynix Semiconductor Inc 半導体素子の形成方法

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