JP4167727B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4167727B2 JP4167727B2 JP51958197A JP51958197A JP4167727B2 JP 4167727 B2 JP4167727 B2 JP 4167727B2 JP 51958197 A JP51958197 A JP 51958197A JP 51958197 A JP51958197 A JP 51958197A JP 4167727 B2 JP4167727 B2 JP 4167727B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- insulating film
- silicon oxide
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
〔技術分野〕
本発明は半導体記憶装置およびその製造方法に関し、詳しくは、微細化の可能な半導体記憶装置およびこのような半導体記憶装置を容易かつ高い精度で形成することのできる半導体記憶装置の製造方法に関する。
〔背景技術〕
パーソナルコンピュータやワークステーション、さらには、メインフレームコンピュータなどで大量に使用されている半導体記憶装置は、一つのスイッチ用トランジスタと一つのキャパシタを最小単位とする、ダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory：以下、ＤＲＡＭと略記する）である。このＤＲＡＭは、従来、集積度が３年に４倍という割合で向上してきており、現在は、最小寸法が０．３５μｍという次世代の微細加工技術を用いて生産される、６４メガビットＤＲＡＭの量産化に向けた開発が進行している。
従来、半導体記憶装置の高集積化は、素子寸法を小さくすることによって達成されてきたが、微細化にともなってキャパシタの面積が減少するため、情報としてキャパシタに蓄積することのできる電荷量が減少する。その結果、信号対雑音比の低下や、アルファ線の入射による信号反転等の問題が生じて信頼性が低下するので、信頼性を維持するためには、十分な蓄積電荷量を確保することが不可欠であり、半導体記憶装置の最大の課題である。
キャパシタに蓄積される電荷量は、キャパシタの容量と印加される電圧の積によって定まり、キャパシタの容量は、キャパシタの面積とキャパシタ絶縁膜の比誘電率に比例し、キャパシタ絶縁膜の膜厚に反比例する。そのため、メモリ素子（以下メモリセルと呼ぶ）では、微細化にともなうキャパシタの面積減少による蓄積容量の減少を防ぐために、４メガビットＤＲＡＭ以降は、キャパシタの一部をスイッチ用トランジスタや素子分離酸化膜上に積み上げた、積層容量型のキャパシタや、深い孔を基板に形成し、孔の側壁をキャパシタに利用する、トレンチ容量型のキャパシタが使われている。これらの構造を有するキャパシタを用いることによって、６４メガビットが実現可能になった。
しかし、メモリセルの面積がこれまでのトレンドに従って、前世代の１／３という割合で縮小を続けると、上記積層容量型のキャパシタやトレンチ容量型のキャパシタのような立体化されたキャパシタを用いたメモリセルでも、キャパシタの面積減少を完全に補償することができず、必要な容量の確保が困難になる。
この問題を解決するため、“王冠型”と呼ばれる立体型蓄積キャパシタが提案されている。この王冠型蓄積キャパシタは、第２図に示したように、電極１９を上に凹な形状（王冠型）にして、その内壁と外壁をキャパシタの電極として利用した立体型の蓄積キャパシタである。第２図において、記号１は半導体基板、２は素子間分離酸化膜、３はトランジスタのゲート酸化膜、４はスイッチ用トランジスタのゲート電極、５、５’は基板とは導電型の異なる拡散層領域、６は層間絶縁膜、７は拡散層５’に接続しているビット線、８は層間絶縁膜、１３は拡散層５とキャパシタの下部電極を接続する金属、１９はキャパシタの下部電極、２０はキャパシタ絶縁膜、２１はキャパシタのプレート電極、２２は層間絶縁膜、２３は基板の拡散層に接続する配線、２４は層間絶縁膜、２５は最上層の配線を、それぞれ示す。
ＤＲＡＭのキャパシタを、このような王冠型のキャパシタ電極１９を用いた構造とすることによって、蓄積容量は従来より増大できるが、この構造を実現するには、極めて複雑な工程を必要とするばかりでなく、高い段差が生ずるという障害が生ずる。
すなわち、第２図に示したように、メモリセル部（第２図の左側部分）とその周辺のトランジスタ部（第２図の右側部分）の間には、上記王冠型の電極１９に起因する大きな段差が生じ、そのため、この段差の上に配置される配線２３の形成が困難になる。この理由は、所定のパターンを有する配線２３の形成に用いられる光リソグラフィにおいては、使用される縮小投影露光装置の焦点深度が浅く、焦点裕度（焦点が合う範囲）が小さいため、段差の上部と下部の両方に最適な焦点を結ばせることは困難であるためである。しかも、パターンの寸法が小さくなるほど、焦点裕度が小さくなって、最適な焦点が結ばれる範囲がさらに狭くなってしまうためである。
このような段差に起因する配線パターン形成の問題を解決するため、ＣＭＰ（Chemical Mechanical Polishing）法を用いて基板表面を平坦化する方法が提案されており、ロジックＬＳＩの多層配線の層間絶縁膜の平坦化などに、既に適用されている。
しかし、このＣＭＰ法も、高さが１μｍ近い上記王冠型電極１９が既に形成されている基板に適用するのは、下記理由から困難である。第１の理由は、非常に薄いキャパシタ絶縁膜が形成されているキャパシタに、力を加えて機械的研磨を行うと、キャパシタ絶縁膜にピンホールや亀裂などが生じて絶縁不良を招く可能性が高いことである。第２の理由は、高い段差を有するキャパシタを酸化膜中に埋め込むためには、少なくとも、段差の倍の厚さを有する酸化膜を形成しなければならないが、厚い酸化膜は内部応力が大きく、この大きな内部応力によって、上記第１の理由の場合と同様に、キャパシタ絶縁膜の絶縁不良が起こるためである。
製造工程の初期の段階において、メモリセルアレー部のシリコン基板の表面を低くする方法が、特開昭６３−２６６８６６に提案されているが、段差が大きい場合に適用するのは困難である。
上記王冠型の蓄積キャパシタを有するメモリセルに関しては、特開昭６２−４８０６２および特開昭６２−１２８１２６８に記載されている。このメモリセルの平面配置を第７３図に、また第７３図のＸ-Ｘ’断面および周辺回路部分の要部の断面を第７４図に示した。また、第７５図に示した断面構造は、トレンチ内の蓄積電極の内面をキャパシタとして利用した従来の例である。この構造は、王冠型のキャパシタに比較して製造が容易であるという利点を有している。
第７３図、第７４図および第７５図において、記号１０１はシリコン基板、１０２はフールド酸化膜、１０３、１０４、１０５ははソースもしくはドレインである高濃度不純物領、１０６、１０７はゲート電極、１１１は蓄積電極、１１２はキャパシタの誘電体、１１３はプレート電極、１１４はシリコン酸化膜、１２７は活性領域、１２８はワード線、１３０はデータ線、１２９はコンタクト孔、１３１は接続孔を、それぞれ表す。第７４図および第７５図から明らかなように、蓄積キャパシタがシリコン基板上に形成されたこれら従来の半導体記憶装置は、メモリセル部と周辺回路の間に大きな段差が存在していた。
蓄積容量部が基板の内部に形成されたトレンチ容量型のセルでは、高い段差が基板上にできることはない。また、基板に形成されるトレンチを深くすることによって蓄積容量を大きくできるので、セル面積の縮小にともなう蓄積容量の減少も抑制できる。
しかし、トレンチを形成できる領域の大きさが限られているため、アスペクト比が４０程度という、極めて深く、かつ幅が狭いトレンチを形成する必要がある。さらに、キャパシタの基板内部に埋め込まれる電極とスイッチング用トランジスタの拡散層を、基板の内部で接続しなければならないなど、プロセス上の問題も多く、実用は困難である。
比誘電率が大きい材料、例えば、強誘電体であるＰＺＴなどをキャパシタ絶縁膜に用いれば、蓄積容量の形状を上記のような複雑な形状にすることなしに、大きな蓄積容量を実現することが可能である。
しかし、比誘電率が大きいＰＺＴなどをキャパシタ絶縁膜として用いるためには、キャパシタ電極には白金など貴金属の膜を用いねばならない。これら白金など貴金属は、シリコンにとっては汚染源であり、素子の特性を低下させるばかりでなく、従来のホトエッチングによって所定の形状に加工するのが困難である。
さらに、上記ＰＺＴなどからなる絶縁膜自体が、ほぼ４００℃以上の熱処理に耐えられない、長期信頼性に関しては不明な点が多いなど問題が多く、実用化への見通しはたっていない。
データ線上に王冠型のキャパシタを設けた従来のメモリセルおよび隣接する周辺回路領域のＭＯＳＦＥＴ部を第９１図に示した。第９１図において、メモリセル領域のＭＯＳＦＥＴは、ゲート絶縁膜３０３、ゲート電極３０４および高濃度ｎ型不純物領域ワード線とデータ線の上部で３０６、３０７からなり、このＭＯＳＦＥＴには、多結晶シリコンから形成された王冠型キャパシタの蓄積電極３１７が、ワード線（ゲート電極３０４）とデータ線（配線電極３１０）の間の隙間において高濃度ｎ型不純物領域３０７の上に形成された開口部を介して、接続されている。さらに、この蓄積電極３１７上にはキャパシタ誘電体膜３１８が形成されており、その上部にはプレート電極３１９が設けられている。
上記蓄積電極３１７の形状は筒状になっており、平面部分だけでなく垂直部分の内面および外壁も利用して、キャパシタの有効面積が増加されている。また、データ線上に蓄積電極を設けることによって、キャパシタの有効な面積を最大限に大きくすることができ、さらに、垂直部分の長さを長くする、すなわち筒状の蓄積電極の高さを高くすることによって、容易にキャパシタの静電容量を増加することができる。
こような円筒型キャパシタを有する半導体記憶装置の製造方法を簡単に説明する。まず、単結晶シリコン基板３０１上に素子間を絶縁分離するためのフィールド酸化膜３０２を成長させ、ＭＯＳＦＥＴのゲート酸化膜３０３を形成する。次に、ゲート電極３０４として不純物を高濃度に含む多結晶シリコン膜を形成し、それ所定の形状にパターニングした後、イオン打ち込み法を用いて、ＭＯＳＦＥＴのソース、ドレイン領域となる高濃度ｎ型不純物領域３０６、３０７、３０８を単結晶シリコン基板３０１に自己整合で形成する。次に、シリコン酸化膜３０９を形成した後、メモリセル領域のＭＯＳＦＥＴの高濃度ｎ型不純物領域１０６に開口部（図示せず）を形成し、データ線３１０として不純物を高濃度に含む多結晶シリコン膜およびタングステンシリサイド膜を順次形成して、所定の形状にパターニングする。次に、シリコン酸化膜３１１を形成した後、メモリセル領域のＭＯＳＦＥＴのソース若しくはドレインである高濃度ｎ型不純物領域３０７上に開口部を形成し、多結晶シリコン膜とシリコン酸化膜を順次形成し、所定の形状にパターニングした後、さらに多結晶シリコン膜を形成し、異方性のドライエッチングを行って、平坦部の露出された多結晶シリコン膜を異方性エッチングして除去することにより、上記シリコン酸化膜の側壁に多結晶シリコン膜を残存させ、王冠状の蓄積電極３１７を形成する。次に、キャパシタ誘電体膜３１８を形成した後、さらにプレート電極１１９となる多結晶シリコン膜を形成し、所定の形状にをパターニングする。最後に、層間絶縁膜であるシリコン酸化膜１１６と金属配線１１５であるアルミニウム配線を形成し、周辺回路のＭＯＳＦＥＴとメモリセルが製造される。
上記のように、ＤＲＡＭの集積度をさらに高くするためには、上記従来の立体化セルでは対応が困難であり、上記問題を解決できる半導体記憶装置が強く要望されている。
なお、従来のＤＲＡＭに関しては、例えば実開昭５５−１７８８９４、特開昭５６−５８２５３、特開昭５６−５８２５４、特開昭５６−５８２５５、特開昭５７−１１２０６６、特開昭５９−２３１３５１、特開昭６２−１２８１６８、特開昭６３−２９３９６７、特開昭５９−２３１８５１、特開平１−１３７６６６、特開平１−１７９４４９、特開平３−２１４６７０、特開平５−２９１５２６、特開昭５９−８２７６１、特開昭６２−２１３２７３に記載されている。
なお、本明細書では、例えば第９１図に示したように、蓄積電極の断面形状が上に凹型であり、このような蓄積電極の内面および外面上にキャパシタ絶縁膜とプレート電極が形成されたキャパシタを王冠型キャパシタと称し、ドレンチの内面上に蓄積電極、キャパシタ絶縁膜およびプレート電極が形成されたキャパシタをトレンチキャパシタと称する。
〔発明の開示〕
本発明の目的は、上記従来の立体型のメモリセルの有する問題を解決し、さらに微細な半導体記憶装置およびその製造方法を提供することである。
本発明の他の目的は、十分大きな蓄積容量を確保することのできるキャパシタを有する半導体記憶装置およびその製造方法を提供することである。
本発明のさらに他の目的は、基板にトレンチを形成することなしに、十分大きな蓄積容量を得ることができる半導体記憶装置およびその製造方法を提供することである。
本発明のさらに他の目的は、メモリセル部と周辺回路部の間に大きな段差が存在せず、大きな蓄積容量を有する半導体記憶装置およびその製造方法を提供することである。
上記目的を達成するため、本発明は、基板上に積層して形成された複数の絶縁膜を貫通するトレンチを形成し、このトレンチを用いてキャパシタを形成するものである。
上記複数の絶縁膜の下にはさらに他の複数の絶縁膜が設けられ、これら他の複数の絶縁膜には複数の配線層が形成されている。また、上記キャパシタの上にはさらに他の絶縁膜が形成されており、他の配線層がその上に形成されている。最上層の絶縁膜上に取り出す必要がない配線は、キャパシタの下部に形成された上記複数の配線層によって行われ、必要最小限の配線のみが、複数の絶縁膜を貫通する接続プラグを介してキャパシタの下部の配線層から最上層の絶縁膜上に引き出される。そのため、配線の形成には微細加工を行う必要がなく、配線の密度も低くてよいので、配線の形成は極めて容易である。
第１図を用いて本発明をさらに詳細に説明する。第１図に示したように、半導体基板１上には、メモリセルのスイッチ用トランジスタであるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）につながる、ワード線４（ＭＯＳＦＥＴのゲート電極）および電荷を供給したり引き出したりするためのビット線７が形成され、さらに複数の絶縁膜６、８、１０、１２、１４、１６、１８が積層して形成されて、表面が平坦化されている。
上記絶縁膜１４、１６、１８を貫通してトレンチが形成され、このトレンチの内部に下部電極１９、キャパシタ絶縁膜２０およびプレート電極２１から構成されるキャパシタが形成されている。
ワード線４やビット線７の上に厚い絶縁膜が形成されていると、ワード線４やビット線７への電気的な接続は、この厚い絶縁膜を貫通する接続プラグを介して行わねばならず、コンタクト孔の形成や金属の埋込などが困難である。しかし、本発明では、トレンチキャパシタの下部電極１９とワード線４、ビット線７の間には、複数層の配線９、１１が設けられ、これら複数層の配線９、１１がワード線を選択するためのワード母線や、ビット線を選択するためのセレクト線として使用されている。そのため、基板の最上層まで引き上げる必要のない配線は、このような埋込配線で済ますことができ、上記厚い絶縁膜を貫通する接続プラグは不要である。
上記複数層の配線９、１１の上部にキャパシタが作られ、８００℃程度の熱処理が行われるので、配線９、１１の材料としては、この熱処理に耐えられる、タングステンやシリサイドを使用することが好ましい。銅は低抵抗という点は好ましいが、熱処理温度は５００℃以下でなければならない。キャパシタ絶縁膜としてＢＳＴやＰＺＴなどの高誘電率の誘電体膜を使う場合には、キャパシタ自体の形成温度が４００℃以下であるので、配線材料として銅を用いることができる。
第１図では、埋込まれた複数層の配線９、１１は、メモリセルのワード線４やビット線７の他にも、周辺回路のトランジスタの配線の一部としても使用されている。また、ビット線７と同じ層の配線７’を介して、拡散層５、５’と配線９’の間が接続されているが、配線９’を拡散層５、５’に直接接続させてもよい。ただしその場合には、拡散層５、５’と配線９’の間の反応を防ぐために、配線９’の一部をバリア金属にする必要がある。
キャパシタは、実質的に上記トレンチの内側のみに形成される。これは、キャパシタの形成工程を簡略化するためである。キャパシタの下部電極１９は、不純物を高濃度で含む多結晶シリコン膜からなり、この下部電極１９は、接続用の多結晶シリコン１３を介して上記ＭＯＳＦＥＴの拡散層５に接続されている。
キャパシタ絶縁膜２０としては、酸化シリコン膜と窒化膜シリコン膜の積層膜、酸化シリコン膜と五酸化タンタル膜の積層膜、窒化シリコン膜と五酸化タンタル膜の積層膜、酸化シリコン膜と窒化膜シリコンと五酸化タンタル膜の積層膜、ＢＳＴやＰＺＴなどの強誘電体膜など、周知の各種誘電体膜を使用できる。ただし、ＢＳＴやＰＺＴを使う際には、下部電極１９やプレート電極２１には、白金などの貴金属を使用する必要がある。また、下部電極１９の表面積を増加させるために、表面に凹凸を形成してもよい。
トレンチの深さは、２μｍ程度にするのが好ましいが、このようにトレンチが深くなると、埋込配線９、１１と最上層の配線２３の間の距離が大きくなり、アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填が必要であるため、両者の間を接続するための接続プラグを形成するのがが困難になる。
しかし、本発明では、第１図に示したように、トレンチは１枚の厚い絶縁膜ではなく、積層された複数の絶縁膜１４、１６、１８を貫通して形成されている。そのため、各絶縁膜１４、１６、１８を形成する際に、それぞれ接続孔の形成と接続用の金属の充填を行うことができる。このようにすることによって、上記アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填を行う必要はなく、下部電極１９と拡散層５の間を接続する金属１３は容易に形成できる。しかも、上記のように、最上の配線層にまで引き上げなければならない配線の数は多くないので、これら最上層までの引上げに用いられる接続プラグは、あまり高い寸法精度は必要ない。これは、埋込配線を形成したことによって得られた本発明の利点の一つである。
なお、第１図において、１は半導体基板、２は素子間分離酸化膜、３はＭＯＳＦＥＴのゲート酸化膜、４はＭＯＳＦＥＴのゲート電極（メモリセルではワード線）、５、５’はＭＯＳＦＥＴの拡散層、６は層間絶縁膜、７はビット線、７’は周辺ＭＯＳＦＥＴの拡散層と配線を接続する中間層、８、１０、１２、１６、１８、２２は層間絶縁膜、９、１１は埋込配線、１４は絶縁膜、１５、１７、２３は接続プラグ、２４は最上層の配線を、それぞれ表す。
また、上記段差の発生は、下記のようにして効果的に防止される。すなわち、、第２３図に模試的に示したように、メモリセル領域に形成された立体的なキャパシタ３３と周辺回路領域の配線層３４を、ＭＯＳＦＥＴが形成されたシリコン基板３１の上に形成された絶縁膜３２の上、もしくは絶縁膜３２の上面がキャパシタ３３の側部に接するようにそれぞれ設け、これら配線層３４上とキャパシタ３３を、表面が平坦な絶縁膜３５によって覆い、その上に微細なメモリセルアレー内配線３６および微細な周辺回路内配線３７を設ける。
このようにすれば、高さが高い立体的なキャパシタ３３が形成されている絶縁膜３２の位置に周辺回路の配線層３４が形成されているため、メモリセル内のキャパシタによって生じる標高差（段差）が、配線層３４によって低減される。そのため、表面が平坦な絶縁膜３５を形成してキャパシタや配線層３４を覆っても、周辺回路部においてスルーホールやコンタクトホールの深さが深くなることはなく、スルーホールやコンタクトホール内での配線の断線を生ずることなしに、絶縁膜３５上に微細な配線３６、３７を容易に形成できる。
さらに、本発明においては、周辺回路領域における第１の導電膜からなる配線層が、第１の絶縁膜上に設けられ、さらにその上に第２の絶縁膜が設けられる。これら第１および第２の絶縁膜の所定部分を除去して形成された凹部内に王冠型キャパシタが形成され、埋設される。この場合、例えば第７６図に示したように、プレート電極２１９の上面を平坦にすることができ、プレート電極２１９への電圧の印加をプレート電極２１９の上部から行うことができる。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置の断面図、
第２図は従来の半導体記憶装置の断面図、
第３図は本発明の半導体記憶装置の製造方法を示す図、
第４図は本発明の半導体記憶装置の製造方法を示す図、
第５図は本発明の半導体記憶装置の製造方法を示す図、
第６図は本発明の半導体記憶装置の製造方法を示す図、
第７図は本発明の半導体記憶装置の製造方法を示す図、
第８図は本発明の半導体記憶装置の製造方法を示す図、
第９図は本発明の半導体記憶装置の製造方法を示す図、
第１０図は本発明の半導体記憶装置の製造方法を示す図、
第１１図は本発明の半導体記憶装置の製造方法を示す図、
第１２図は本発明の半導体記憶装置の製造方法を示す図、
第１３図は本発明の半導体記憶装置の製造方法を示す図、
第１４図は本発明の半導体記憶装置の製造方法を示す図、
第１５図は本発明の半導体記憶装置の製造方法を示す図、
第１６図は本発明の半導体記憶装置の製造方法を示す図、
第１７図は本発明の実施例２を説明するための概念図、
第１８図は本発明の実施例２を示すパターン配置図、
第１９図は本発明の実施例３を説明するための概念図、
第２０図は本発明の実施例３を示すパターン配置図、
第２１図は、本発明の実施例４を説明するための概念図、
第２２図は本発明の実施例４を示すパターン配置図、
第２３図は本発明の構成を説明するためのの断面図、
第２４図は本発明の実施例５を示す平面図、
第２５図は本発明の実施例５を示す断面図、
第２６図は本発明の実施例５を示す工程図、
第２７図は本発明の実施例５を示す工程図、
第２８図は本発明の実施例５を示す工程図、
第２９図は本発明の実施例５を示す工程図、
第３０図は本発明の実施例５を示す工程図、
第３１図は本発明の実施例５を示す工程図、
第３２図は本発明の実施例５を示す工程図、
第３３図は本発明の実施例５を示す工程図、
第３４図は本発明の実施例５を示す工程図、
第３５図は本発明の実施例５を示す断面図、
第３６図は本発明の実施例５を示す断面図、
第３７図は本発明の実施例５を示す断面図、
第３８図は本発明の実施例６を示す断面図、
第３９図は本発明の実施例６を示す工程図、
第４０図は本発明の実施例６を示す工程図、
第４１図は本発明の実施例６を示す工程図、
第４２図は本発明の実施例６を示す工程図、
第４３図は本発明の実施例６を示す工程図、
第４４図は本発明の実施例６を示す工程図、
第４５図は本発明の実施例６を示す工程図、
第４６図は本発明の実施例６を示す工程図、
第４７図は本発明の実施例６を示す工程図、
第４８図は本発明の実施例７を示す断面図、
第４９図は本発明の実施例７を示す工程図、
第５０図は本発明の実施例７を示す工程図、
第５１図は本発明の実施例７を示す工程図、
第５２図は本発明の実施例７を示す工程図、
第５３図は本発明の実施例７を示す工程図、
第５４図は本発明の実施例７を示す工程図、
第５５図は本発明の実施例７を示す工程図、
第５６図は本発明の実施例７を示す工程図、
第５７図は本発明の実施例８を示す断面図、
第５８図は本発明の実施例８を示す断面図、
第５９図は本発明の実施例８を示す断面図、
第６０図は本発明の実施例８を示す断面図、
第６１図は本発明の実施例８を示す断面図、
第６２図は本発明の実施例８を示す断面図、
第６３図は本発明の実施例８を示す断面図、
第６４図は本発明の実施例８を示す断面図、
第６５図は本発明の実施例８を示す断面図、
第６６図は本発明の実施例９を示す断面図、
第６７図は本発明の実施例９を示す工程図、
第６８図は本発明の実施例９を示す工程図、
第６９図は本発明の実施例９を示す工程図、
第７０図は本発明の実施例９を示す工程図、
第７１図は本発明の実施例９を示す工程図、
第７２図は本発明の実施例９を示す工程図、
第７３図は従来の半導体集積回路装置の平面図、
第７４図は従来の半導体集積回路装置の断面図、
第７５図は従来の半導体集積回路装置の断面図、
第７６図は本発明の実施例１０を示す断面図、
第７７図は本発明の実施例１０のを示す平面図、
第７８図は本発明の実施例１０を示す工程図、
第７９図は本発明の実施例１０を示す工程図、
第８０図は本発明の実施例１０を示す工程図、
第８１図は本発明の実施例１０を示す工程図、
第８２図は本発明の実施例１０を示す工程図、
第８３図は本発明の実施例１０を示す工程図、
第８４図は本発明の実施例１０を示す工程図、
第８５図は本発明の実施例１０を示す工程図、
第８６図は本発明の実施例１０を示す工程図、
第８７図は本発明の実施例１０を示す工程図、
第８８図は本発明の実施例１０を示す工程図、
第８９図は本発明の実施例１１を示す断面図、
第９０図は本発明の実施例１２を示す断面図、
第９１図は従来の半導体記憶装置を示す断面図、
第９２図は本発明の実施例１３を示す断面図。
〔発明を実施するための最良の形態〕
実施例１
まず、第３図に示したように、半導体基板１の表面に、ＭＯＳＦＥＴを分離するための素子間分離酸化膜２を形成した。本実施例では周知のＬＯＣＯＳ法を用いて素子間分離酸化膜２を形成したが、表面を平坦化できる周知の浅溝分離法を用いてもよい。この場合、周知のドライエッチ法を用いて深さ０．２μｍ程度の分離溝を半導体基板１に形成した後、周知のＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚がほぼ０．４μｍのシリコンの酸化膜を形成し、溝以外の部分に形成されたシリコン酸化膜を、周知のＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨して除去し、溝内のシリコン酸化膜２のみを残せばよい。
次に、上記半導体基板１の表面を洗浄した後に、膜厚７ｎｍのゲート酸化膜３を周知の熱酸化法を用い、酸化温度８００℃にて形成した。高濃度の不純物を含む厚さ１００ｎｍの多結晶シリコン膜４を周知のＣＶＤ法を用いて形成し、さらに、抵抗を低減するために、タングステン膜とバリア金属膜の積層膜からなる厚さ１００ｎｍの金属膜４’をその上に積層して形成した後、周知のドライエッチ法を用いて所定の形状として、ワード線やゲート電極４を形成し、このゲート電極４をマスクとして用い、基板１とは導電型が逆の不純物イオンとして、砒素を５×１０14／ｃｍ2程度イオン打ち込みし、さらに、９５０℃、１０秒アニール処理を行って砒素を活性化して、拡散層５、５’を形成した。なお、メモリセルのスイッチ用トランジスタと周辺回路のｎ型ＭＯＳＦＥＴは、イオン打ち込み量は互いに等しくし、また、周辺回路のｐ型ＭＯＳＦＥＴにはボロンを同じ量だけイオン打ち込みした。
厚さ０．５μｍのシリコン酸化膜６を全面に形成した後、周知のＣＭＰ法を用いて、表面の凹凸を平坦化し、ゲート電極４の上におけるシリコン酸化膜６の厚さをほぼ０．１５μｍとした。
次に、第４図に示したように、上記シリコン酸化膜６の所定部分にコンタクト孔を形成し、拡散層５’に接続されたビット線７を形成した。このビット線７としては、高濃度の不純物がドープされた厚さ１００ｎｍ程度の多結晶シリコン膜の上に、厚さ１００ｎｍタングステン・シリサイド膜が積層された、いわゆるポリサイド構造のビット線を形成した。
なお、メモリセル領域を示す第４図では、２ビットを１単位として示しており、このため、一つのビット線コンタクトが２本のワード線の間に形成されている。
第４図に示したように、周辺回路においも、上記ポリサイド構造を有する膜を、ｎ型ＭＯＳＦＥＴの拡散層と最上部の配線を電気的に接続するための中間層として用いた。この中間層によってＭＯＳＦＥＴのコンタクトが深くなるのが防止されるが、このような中間層を設けなくても本実施例の半導体記憶装置が実現できるのは言うまでもない。また、ビット線７としては、本実施例において使用されたポリサイド膜のみではなく、上記ワード線にも使用された、タングステン／バリア金属／多結晶シリコンの積層膜など、他の膜を使用してもよい。さらには、多結晶シリコンを使わないで、バリア金属を介して、タングステンを拡散層５’に直接接触させてもよい。
次に、第５図に示したように、シリコン酸化膜８を全面に形成した後、ＣＭＰ法を用いて表面を平坦化した。上記ビット線７に達するコンタクト孔を形成した後、窒化チタン膜からなる中間膜９’をＣＶＤ法によって形成し、さらに８００℃以上の熱処理に耐えることができる膜厚０．２μｍのタングステン膜からなる第１の埋込配線９を形成した。
第５図に示したように、周辺回路を構成するＭＯＳＦＥＴの拡散層には、中間層９’を介して埋込配線９が接続されているが、バリア金属を介してタングステンからなる第１の埋込配線９が拡散層に直接接してもよい。タングステンはＣＶＤ法によって膜を形成することが可能なため、比較的アスペクト比が高いコンタクト孔にも、高い被覆率でタングステンを接続孔内に埋め込むことができる。その際、タングステンは酸化膜の表面にも堆積されるので、孔内を埋めている部分（接続プラグ）と配線部分が同時に形成できる。本実施例では、ＣＶＤ法によって形成された窒化チタン膜を上記バリヤ金属として使用した。
この工程で形成された埋込配線９は、メモリセルではワード線の母線として使用され、ある特定のワード線を選択するために用いられる。周辺回路では、上層の配線につなぐための中間配線として使用されるだけではなく、ＭＯＳＦＥＴ間を互いに接続する配線としても使用される。
次に、第６図に示したように、層間酸化膜１０を全面に形成し、ＣＭＰ法を用いて表面を平坦化した後、上記第１埋込配線９と同様に、タングステン膜からなる接続プラグ（図示せず）および第２埋込配線１１を形成し、さらに、層間酸化膜１２を形成して、表面を上記と同様に平坦化した。上記層間酸化膜１０、１２は、いずれも埋め込まれる金属がタングステンであることを考慮して、プラズマＣＶＤ法を用いて形成した。この第２埋込配線１１は、メモリセルでは、特定のビット線を選ぶためのセレクト線であり、周辺回路においては、上層の配線に接続ための中間配線として使用されるだけではなく、ＭＯＳＦＥＴ間を接続する配線としても使用される。本実施例では、第２埋め込み配線１１が直接拡散層に接するのではなく、第１埋込配線９を介してＭＯＳＦＥＴの拡散層に接触するようにした。
次に、第７図に示したように、ワード線４、ビット線７、第１、第２埋込配線９、１１には接触しない深さ約１．５μｍのコンタクト孔を形成し、このコンタクト孔を多結晶シリコン１３で埋めた。この多結晶シリコンは、キャパシタの下部電極と拡散層５の接続に用いられる。
ギガビット級のメモリでは、上記コンタクト孔の直径は約０．２μｍであるから、アスペクト比は７程度と大きくなる。しかし、このコンタクト孔はメモリセルのみに形成され、深さはすべて同じなので、異方性の高い従来のドライエッチ法を用いて形成できる。
また、ビット線７を形成する際に、拡散層とキャパシタ下部電極の間のコンタクト部にも、多結晶シリコンを予め埋め込んでおけば、コンタクト孔のアスペクト比を小さくすることができる。
次に、第８図に示したように、層間酸化膜１４を全面に形成した後、埋込配線９、１１にそれぞれ達するコンタクト孔を形成した。この層間酸化膜１４にはトレンチが形成されて、その内壁にトレンチキャパシタが作られるが、このトレンチの深さ、すなわち、層間酸化膜１０、１２、１４の膜厚は、ギガビット級のメモリの場合は、膜厚の合計は２μｍ程度とする必要がある。
このように膜厚の合計が大きいと、最上層の配線とのコンタクトを形成するのは容易ではないが、本発明では、上記のように、埋込配線９、１１に接続される配線の数は極めて少ないため、コンタクト孔の孔径は最小加工寸法よリ相当大きくてよい。たとえば、１ギガビットのメモリを形成した本実施例では、最小寸法は０．２μｍ以下であるが、この工程でのコンタクト孔の直径は０．５μｍと大きく、アスペクト比はあまり大きくないので、コンタクト孔の形成は容易であった。
次に、第９図に示したように、厚さがほぼ０．３μｍのタングステン膜１５をＣＶＤ法を用いて形成して、上記コンタクト孔をタングステンで埋めた。
第１０図に示したように、過酸化水素水を含むスラリーを研磨液として用いた周知のＣＭＰ法によって、層間酸化膜１４上に堆積されたタングステンを除去し、コンタクト孔の中のみにタングステン１５を残した。上記ＣＭＰ法は、下地の酸化膜１４に対して５０倍以上の選択比でタングステンを除去できるので、酸化膜１４をあまり削ることなしに、タングステンの研磨を行うことができた。
第１１図に示したように、膜厚ほぼ１μｍの層間酸化膜１６および直径０．５μｍのタングステンプラグ１７を同様にして形成した後、酸化膜１８を全面に形成して上記タングステンプラグ１７の上面を覆った。
上記層間酸化膜１４、１６の膜厚の合計はほぼ２μｍ、コンタクト孔の直径はほぼ０．５μｍであるから、アスペクト比はほぼ４であり、１回のタングステンの埋め込みによって、プラグを形成することができ、工程数を削減できた。
次に、第１２図に示したように、層間酸化膜１４、１６、１８を貫通し、上記多結晶シリコン１３の上端部を露出させるトレンチを形成した。このトレンチは、メモリセル領域のみに形成され、しかも、各トレンチの直径と深さは、それぞれ互いに同じなので、エッチング深さの制御は容易であり、エッチング時間の制御だけで、多結晶シリコン１３の表面を露出させることができた。
このトレンチのアスペクト比は７程度であるので、従来のドライエッチング法によって容易に形成できる。なお、層間酸化膜１４の下に、窒化膜をエッチングストッパ膜として形成しておくと、トレンチ加工の制御性が向上する。
第１３図に示したように、キャパシタの下部電極となる膜厚５０ｎｍの多結晶シリコン膜１９を全面に形成した。この多結晶シリコン膜１９は上記多結晶シリコン１３を介して、上記ＭＯＳＦＥＴの拡散層５と電気的に接続されている。
この多結晶シリコン膜１９表面に凹凸を形成した。このように、表面に凹凸を形成することによって、表面積を２倍以上にすることができ、蓄積容量を増加できた。なお、キャパシタの下部電極（蓄積電極）１９には、多結晶シリコン以外にも、タングステンや窒化チタンなどを使用することができ、さらには、ＢＳＴやＰＺＴなどの高誘電体膜や強誘電体膜をキャパシタ絶縁膜として使用した場合は、白金など貴金属が使用される。
次に、第１４図に示したように、上記多結晶シリコン膜１９のうち、上記トレンチ内に形成された部分を残し、他の部分はＣＭＰ法を用いて除去して、キャパシタ下部電極１９を各メモリセル毎に分離して形成した。
第１５図に示したように、上記キャパシタ下部電極１９の上に、キャパシタ絶縁膜２０およびプレート電極２１を積層して形成した。本実施例では、上記キャパシタ絶縁膜２０には、五酸化タンタル膜とシリコン酸化膜の積層膜を使用し、シリコン酸化膜厚に換算して、３ｎｍのキャパシタ絶縁膜を実現した。キャパシタ絶縁膜はこれに限ったものではなく、従来用いられたシリコン酸化膜とシリコン窒化膜の積層膜を用いることができ、また、白金など貴金属からなる下部電極を持ちいれば、強誘電体膜をキャパシタ絶縁膜として使うことも可能である。プレート電極２１としても、各種周知の導電性材料を使用できるが、本実施例では窒化チタン膜を使用した。キャパシタ絶縁膜としてシリコン酸化膜とシリコン窒化膜の積層膜を用いた場合は多結晶シリコン膜を、強誘電体膜を用いた場合はは白金を、それぞれ使用できる。
次に、第１６図に示したように、層間酸化膜２２を全面に形成した後、この層間酸化膜２２にコンタクト孔を形成して、上記プレート電極２１およびタングステンのプラグ１７の上端部を露出さた。このコンタクト孔内を金属で埋めてプラグ２３を形成した後、最上層の配線２４を周知の方法を用いて形成して、本実施例の半導体記憶装置を完成した。最上層の配線は密度が非常に小さいので、寸法も非常に大きくてもよく、緩やかな設計ルールを用いることができるので形成は容易である。
実施例２
第１７図は本発明の第２の実施例を示すメモリアレーの概念図である。第１７図に示したように、ワード線ＷＬ１〜ＷＬ６は、縦方向に規則的に配置され、ビット線ＢＬｌａ、ＢＬｌｂおよびビット線ＢＬ２ａ、ＢＬ２ｂは、それぞれ１組になってセンスアンプ１とセンスアンプ２に接続されている。
一つのビット線コンタクトＢＣ１（Ｏ）は、二つのメモリセルに接続された蓄積容量コンタクトＣＣ１、ＣＣ２（●）によって共有されている。
第１７図から明らかなように、ビット線コンタクト○を介して２つの蓄積容量コンタクト●の間を結ぶ直線（これはスイッチ用トランジスタのＭＯＳＦＥＴの活性領域を示す）は、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１ａ〜ＢＬ２ｂに対して傾いて配置されている。しかも、傾く方向が、隣接するメモリセル間で異なっている。そのため、各蓄積容量コンタクトＣＣ１、ＣＣ２（●）は、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１ａ〜ＢＬ２ｂの間の隙間にそれぞれ形成することができる。
本実施例では、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１ａ〜ＢＬ２ｂの上方に埋込配線が配置され、しかも、蓄積容量コンタクト形成部を確保するために、第１７図に示したように、点線で示したワード母線Ｗ１２、Ｗ３４、Ｗ５６が、ビット線コンタクトＢＣｌ１を挟む２本のワード線Ｗｌ１とＷｌ２、Ｗｌ３とＷｌ４、およびＷｌ５とＷｌ６に対して１本の割合で配置されている。
また、ビット線Ｂｌ１ａ〜Ｂｌ２ｂを選択するためのセレクト線Ｓ１〜Ｓ４は、ビット線Ｂｌ１ａ〜Ｂｌ２ｂとそれぞれ重なるように配置されている。これらのワード母線Ｗｌ１〜Ｗｌ４やセレクト線Ｓ１〜Ｓ４は、メモリセル上ではコンタクト領域を必要としないので、単に各配線パターンを配置するだけでよい。また、ワード線やビット線に対する本数の割合は本実施例に限られるものでなく、任意に設定できる。
第１８図は、第１７図に示した配置をさらに実際の配置に近い形で示した配置図である。ただし、理解を容易にするため、蓄積容量、プレート電極、配線および周辺回路などのパターンは、図示が省略されている。
また、第１８図では、活性領域が、ビット線Ｂｌ１ａ〜Ｂｌ２ｂやワード線ＷＬ１〜ＷＬ６に対して４５度の角度で配置された場合を示したが、４５度に限られるものではなく、ほかの角度であってもよい。
上記のように、ワード母線Ｗ１２、Ｗ３４、Ｗ５６は、ワード線２本に対して１本の割合でそれぞれ配置されているので、ワード母線Ｗ１２、Ｗ３４、Ｗ５６の幅はワード線ＷＬ１〜ＷＬ６の幅のほぼ２倍となり、緩いレイアウトルールで良い。しかも、上記のように、メモリセル上にはコンタクト領域が存在しないので、配線のみを配置するだけでよい。
一方、セレクト線Ｓ１、Ｓ２、Ｓ３、Ｓ４とビット線Ｂｌ１ａ〜Ｂｌ２ｂは、まったく同じ寸法にした。しかも、このセレクト線Ｓ１、Ｓ２、Ｓ３、Ｓ４もワード母線Ｗ１２、Ｗ３４、Ｗ５６と同様に、メモリセル上にはコンタクト領域が存在しないので、ビット線のような、線幅が拡がった領域は必要ない。そのため、ワード母線Ｗ１２、Ｗ３４、Ｗ５６およびセレクト線Ｓ１、Ｓ２、Ｓ３、Ｓ４は、いずれも規則性の高いパターンを配置することができ、ホトリソフラフィによるパターン形成は容易である。
さらに、パターンの規則性が高いために、位相シフト法に代表される、光の波長よりも小さなパターンを形成できる微細加工技術を適用するのも容易である。
実施例３
本実施例では、第１９図に示したように、一つのビット線コンタクトＢＣ１を共有する二つのメモリセルの蓄積容量コンタクトＣＣ１、ＣＣ２が、ワード母線Ｗ１２、Ｗ３４、Ｗ５６を軸にして鏡面対象となる位置に配置されている。この点が上記実施例２とは異なっているが、基本的なメモリ動作はまったく同じであり、本発明の特徴である埋込配線で作るワード母線やセレクト線の配置も、第２０図に示したように、同じであり、実施例２と同様の効果が得られた。
実施例４
本実施例のメモリセルは、第２１図に示したように、上記実施例２、３とはパターン配置が異なっている。しかし、製造方法は上記実施例２、３と共通であり、上記実施例１と同じ方法で形成できる。
本実施例のパターン配置の特徴は、特開平３−２１４６７０に記載されているように、互いに隣合うメモリセルの蓄積容量コンタクトの間にワード線が配置されている点にある。実施例２、３において示した配置では、互いに隣合う蓄積容量コンタクトの間には、ワード線が２本配置されていた。そのため、メモリセルには余分な面積が存在し、これが、メモリセル面積の縮小を妨げる要因となっていた。
しかし、第２１図に示したパターン配置にすると、ワード線２本分を配置するのに必要だった面積が、１本のワード線を配置できる面積で済むようになり、２０％程度の面積縮小ができる。
このようなパターン配置にすると、これまでのビット線配置では同じようなメモリ動作ができないので、特開平３−２１４６７０および上記実施例１〜３では二つのビット線がペアとなって一つのセンスアンプに接続されていたのを、第２１図に示したように、二つのビット線ＢＬ２ａ、ＢＬ１ｂを互いに交差させて、それぞれのセンスアンプ１、２に接続させるようにした。
このような配置にすることよって、メモリセルの面積を縮小できるが、上記実施例１〜３では、ワード線２本に１本の割合で配置していたワード母線Ｗｌ１〜Ｗｌ７を、第２２図に示したように、ワード線Ｗ１〜Ｗ７と同じ設計ルールで配置する必要がある。しかし、実施例１と同じ方法で容易に形成することができ、実用上問題はない。
実施例５
本実施例は、本発明をＤＲＡＭに適用した例であり、第２４図〜第３８図を用いて説明する。
本実施例のメモリセルの平面図を第２４図に、第２４図におけるＸ-Ｘ’断面構造および周辺回路のＭＩＳＦＥＴ部の断面構造を、第２５図の同一図面上に示した。メモリセルのレイアウトは従来と同様であり、ワード線５８がＹ方向に、データ線６０がＸ方向に設けられており、トレンチ型のキャパシタが、これらワード線とデータ線の上部に形成されている。
上記トレンチ型のキャパシタは、蓄積電極５２、キャパシタ絶縁膜５３およびプレート電極５４からなっている。上記蓄積電極５２はワード線５８とデータ線６０の間の隙間において、スイッチトランジスタの活性領域５７上に接続され、プレート電極５４は、メモリセル外で所定の電位に固定されている。さらに、トレンチ形状を有する上記蓄積電極５２は、周辺回路部の金属配線５０がその上に形成されている絶縁膜４９およびその上に積層して形成された絶縁膜５１を貫通して形成された深いトレンチの、内側側壁および底面上に形成されている。
次に、本実施例のＤＲＡＭの製造法を第２６図〜第３５図を用いて説明する。まず、第２６図に示したように、周知の選択酸化法を用いて、素子間分離のためのフィールド酸化膜３９を、シリコン基板３８上に形成した後、周知の方法によって、ＭＯＳＦＥＴを形成した。高濃度不純物領域４０、４１、ゲート電極４３およびゲート絶縁膜（図示せず）を有するＭＯＳＦＥＴをメモリセル内に、また高濃度不純物領域４２、ゲート電極４４およびゲート絶縁膜（図示せず）を有するＭＯＳＦＥＴを周辺回路に、それぞれ形成した。なお、隣接セルと共通のゲート電極４３はワード線５８（第２４図）として機能する。また、ＭＯＳＦＥＴの極性はｎチャネル、ｐチャネル何れでもよい。
第２７図に示したように、ボロンとリンを含んだシリコン酸化膜４５を周知のＣＶＤ法を用いて形成し、８００℃程度の温度でアニールを行って上記シリコン酸化膜４５表面をなだらかにした。なお、上記シリコン酸化膜４５としては、ボロンやリンが添加されたものではなく、ノンドープのシリコン酸化膜を用いてもよい。
次に、周知のホトリソグラフィとドライエッチングによって、上記シリコン酸化膜４５に開口部５９（第２４図）を形成し、データ線６０（第２４図）となる厚さ１００ｎｍ程度の配線４６を周知の方法を用いて形成した。なお、配線４６の材料としてはタングステン等の高融点金属膜が好ましいが、タングステン等の高融点金属のシリサイド膜と多結晶シリコン膜の複合膜を用いても支障はない。タングステン等の高融点金属を用いた場合は、シリコン基板との反応を防止する目的で、チタンナイトライド等のバリヤメタル膜を高融点金属膜の下に設けることが好ましい。また、シリコン酸化膜４５の下に、不純物拡散防止のためのノンドープのシリコン酸化膜を形成しておくことが望ましい。
第２８図に示したように、厚さがほぼ２００ｎｍのシリコン酸化膜４７を周知のＴＥＯＳ（Tetraethoxysilane；Si(OC2H5)4）ガスを用いた周知のＣＶＤ法を用いて、４００℃程度の温度で形成した。次に、スイッチトランジスタのソースまたはドレインとなる高濃度不純物領域４０上のシリコン酸化膜４５、４７の所定部分を除去して、開口部５１（第２４図）を形成した。不純物が高濃度に添加された厚さ２００ｎｍ程度の多結晶シリコン膜を周知のＬＰＣＶＤ法によって形成した後、全面異方性のドライエッチングによるエッチバックを行って、上記多結晶シリコン膜を、上記開口部５１内のみに残し、他の部分は除去して、上記開口部５１を充填するシリコンプラグ４８を形成した。なお、本実施例では、高濃度不純物領域４０上に直接シリコンプラグ４８を形成したが、周知の多結晶シリコン膜のパッドを、用いれば、ゲート電極４３とシリコンプラグ４８を自己整合で絶縁することもでき、メモリセル面積の縮小に効果的である。
第２９図に示したように、厚さがほぼ２００ｎｍのシリコン酸化膜４９を周知のＴＥＯＳガスを用いたＣＶＤ法により、ほぼ４００℃の温度で形成し、シリコン酸化膜４５、４７、４９を貫通するコンタクトホールを周知の方法を用いて形成して、周辺回路部の高濃度不純物領域４２の表面を露出させた。次に、厚さ２００ｎｍのタングステン膜を周知のスパッタ法もしくはＣＶＤ法を用いて形成し、所定の形状にパターニングして周辺回路部の金属配線５０を形成した。シリコン酸化膜４９の表面を周知のＣＭＰ法を用いて平坦化してもよく、この場合は、上記コンタクトホールを埋めるプラグを用いるとよい。また、本実施例では金属配線５０の材料としてはタングステンを用いたが、チタンナイトライド等他の高融点金属を用いてもよい。さらに、キャパシタの製造工程を低温化すれば、高融点金属のみではなく、アルミニウムなどの低抵抗金属を用いることができる。
第３０図に示したように、厚さ０．５〜１μｍ程度のシリコン酸化膜５１を、周知のＴＥＯＳガスを用いたＣＶＤ法によって４００℃程度の温度で形成し、周知のＣＭＰ法を用いて表面を平坦化した。次に、周知のホトリソグラフィとドライエッチングを用いて、上記シリコン酸化膜４９、５１に、シリコンプラグ４８に達するトレンチ（開口部）６２を形成した。なお、この際、窒化シリコン膜のように、シリコン酸化膜よりエッチング速度が小さい絶縁膜を、エッチングストッパとしてシリコン酸化膜４９の下に形成しておけば、上記トレンチ６２の形成は極めて容易である。
第３１図に示したように、高濃度の不純物がドープされた厚さ５０ｎｍの多結晶シリコン膜６３を、周知のＬＰＣＶＤ法を用いて形成した。この際、上記トレンチの低部においてシリコンプラグ４８と多結晶シリコン膜６３が接続される。
次に、厚さがほぼ１μｍのホトレジスト膜を全面に塗布した後、異方性ドライエッチングによるエッチバックを行って、上記トレンチ内のみにホトレジスト６４を残し、他の部分は除去した。
第３２図に示したように、上記ホトレジスト６４をマスクとして用い、上記多結晶シリコン膜６３の内、上記トレンチ内以外の部分上に形成された部分をドライエッチングして除去して、キャパシタの蓄積電極５２を上記トレンチの内壁上に形成した。
第３３図に示したように、上記ホトレジスト５４を除去した後、五酸化タンタル（Ｔａ2Ｏ5）からなるキャパシタ絶縁膜５３をＣＶＤ法を用いて形成した。このキャパシタ絶縁膜５３のシリコン酸化膜換算膜厚は、１ギガビットクラスの大容量ダイナミックＲＡＭの場合は３ｎｍ以下にすることが好ましい。なお、本実施例では蓄積電極５２としては多結晶シリコン膜を用いたが、タングステンやチタンナイトライド膜など高融点金属膜を用いることもできる。この場合は多結晶シリコン膜のように、表面にの自然酸化膜が形成されることはないので、キャパシタ絶縁膜の酸化膜換算膜厚を薄くすることができる。また、キャパシタ絶縁膜の材料としてはシリコンナイトライド系の絶縁膜の他、ＳｒＴｉＯ3膜や（Ｂａ，Ｓｒ）ＴｉＯ3等の周知の高誘電体絶縁膜やＰＺＴ膜のような周知の強誘電体絶縁膜を用いることもできる。
第３４図に示したように、厚さがほぼ５０ｎｍのタングステン膜からなるプレート電極５４を、段差被覆性がすぐれたＣＶＤ法を用いて形成した。
最後に、層間絶縁膜として厚さがほぼ４００ｎｍのシリコン酸化５５を形成し、周辺回路部の金属配線５０上の層間絶縁膜５５にスルーホールを形成した後、周知の方法を用いて金属配線５６を形成して、第２５図に示した半導体集積回路装置が完成した。なお、金属配線５６はアルミニウムなどの低抵抗金属が好ましく、第３５図のようメモリセルアレー内配線として用いることができるため、データ線に接続する信号線や、主ワード線として用いることができる。また、金属配線５６を形成する際に、層間絶縁膜５５の表面を平坦化するために、周知のプラグ技術やＣＭＰ法を適用することもできる。
第３５図は、上記第２５図よりもトレンチの深さを大きくして、キャパシタの高さを大きくした例を示すものである。この場合は金属配線５０の膜厚を第２５図の場合の２倍にしたが、その上に形成されるシリコン酸化膜５１の膜厚も厚くしても、トレンチの深さを約２倍に深くすることができ、その結果、蓄積電極の高さおよび得られる蓄積電荷量も約２倍になった。
なお、第２５図〜第３５では、金属配線５０がその上に形成されている層間絶縁膜であるシリコン酸化膜４９の表面が平坦化されているが、第３６図に示すように、表面が平坦ではないシリコン酸化膜６５の上に金属配線５０を形成してもよい。この場合も、第３６図から明らかなように、シリコン酸化膜６５の上面が、キャパシタが形成されている位置に延在して、蓄積電極５２の側面に接しているため、上記金属配線５０がその上に形成されたシリコン酸化膜４９の表面が平坦である場合（第３５図）と同じ効果が得られる。
さらに、上記金属配線５０は、周辺回路部における第１層目の配線層であるが、第３７図に示したように、二つの金属配線６６、６７を積層して用いてもよく、配線層をさらにその上に形成してもよい。
本実施例によれば、複数の配線層の上面をキャパシタの位置に延在させることができるので、トレンチの深さを極めて深くすることができ、キャパシタの電極面積が極めて大きいトレンチ型のキャパシタが形成できる。
また、本実施例では、金属配線５０は周辺回路部のＭＯＳＦＥＴのソースもしくはトレインに接続された信号線であるが、一定の電位を供給するための電源線であってもよく、また、メモリセルアレー領域と周辺回路領域の標高差を緩和するためのダミーパターンとして、フローティングであってもよい。
上記説明から明らかなように、本実施例によれば、高さが大きい立体構造のキャパシタを形成することができ、メモリセルアレー領域と周辺回路領域に大きな標高差が生じても、各領域および両領域をまたがる領域に、それぞれ微細な配線を形成できるので、集積密度の高い半導体集積回路装置を形成できる。
実施例６
本実施例は、上記実施例５において、銅のようにドライエッチングが困難な材料を金属配線材料として用いた例であり、第３８図〜第４７図を用いて本実施例を説明する。
第３８図は、本実施例のＤＲＡＭにおけるメモリセルおよび周辺回路のＭＯＳＦＥＴ部の断面構造を示す図である。第３８図から明らかなように、金属配線７１は高濃度不純物領域４３上に形成された金属プラグ６８に接続され、シリコン酸化膜７０内に埋め込まれて形成されている。
このような構造のＤＲＡＭを下記のように形成した。
まず、実施例５の第２６図〜第２８図に示した方法と同様な方法を用いて、第３９図に示した構造を形成した。次に、第４０図に示したように、シリコン酸化膜６９を形成した後、シリコン酸化膜４５、４７、６９を貫通する接続孔を周知の方法を用いて形成し高濃度不純物領域４２の表面を露出させた。タングステン膜を全面に形成した後、全面ドライエッチングを行って、上記タングステン膜のうち、上記接続孔内に形成された部分を残し、他の部分は除去して、タングステンからなる金属プラグ６８を形成した。
第４１図に示したように、厚さ４００ｎｍのシリコン酸化膜７０を形成し、周知のホトリソグラフィと異方性ドライエッチングを用いて、上記シリコン酸化膜７０に開口部を形成した。なお、上記異方性ドライエッチングを行う際に、低温で形成されたシリコンナイトライド膜を、エッチングストッパ膜として上記をシリコン酸化膜７０の下に配置しておくと、エッチング裕度が大きくなり、高い精度で接続孔を形成できた。
次に、厚さ５００ｎｍの銅膜を形成した後、ＣＭＰ法を用いて、シリコン酸化膜７０の表面が露出するまで上記銅膜の表面を研磨して平坦にして、上記開口部内のみに銅膜７１を残し、銅膜７１がシリコン酸化膜７０内に埋め込まれた構造を形成した。なお、上記銅膜の形成方法としては、段差被覆性に優れたＣＶＤ法を用いた。
次に、第４２図に示したように、厚さ１００ｎｍのシリコン酸化膜７２を周知のＣＶＤ法を用いて形成した後、周知のホトリソグラフィと異方性ドライエッチングを用いて、シリコン酸化膜６９、７０、７２を貫通し、シリコンプラグ４８に達するトレンチ７４を形成した。
以下、第４３図〜第４７図に示した工程に従って処理を行なったが、この工程は、上記実施例５における第３１図〜第３５図に示した工程と同様なので、詳細な説明は省略した。ただし、本実施例ではプレート電極７３の表面が平坦化されており、この点が上記実施例５と異なっている。
本実施例によれば、キャパシタの側面に形成される周辺回路部の配線層として低抵抗の銅が用いられているので、高速動作が可能である。なお、本実施例をメモリとロジックが混在したオンチップＬＳＩに適用することによって、キャパシタが形成されている絶縁膜の位置にロジック部の配線層を形成することができる。
実施例７
本実施例は実施例５もしくは実施例６におけるＤＲＡＭにおいて、金属配線の膜厚をさらに厚くした例であり、第４８図〜第５６図を用いて説明する。第４８図は本実施例によるＤＲＡＭのメモリセルおよび周辺回路のＭＩＳＦＥＴ部の断面構造図である。第４８図に示したように、本実施例では、金属配線７７はシリコン酸化膜７５、７６内に埋め込まれ、金属配線７７の上面はキャパシタの上端部より高い。
このようなＤＲＡＭの製造方法を、第４９図〜第５６図を用いて説明する。まず、上記実施例６の第３９図および第４０図と同様に処理して、第４９図に示す構造を形成した。
次に、第５０図に示したように、厚さ３００ｎｍのシリコン酸化膜７５を形成し、周知ホトリソグラフィとドライエッチングを用いて、シリコン酸化膜６９、７５を貫通するトレンチ７８をを形成し、シリコンプラグ４８の上面を露出させた。
以下、第５１図〜第５４図に示した工程に従ってキャパシタを形成したが、この工程は、上記実施例５における第３１図〜第３４図に示した工程と同様であるので、詳細な説明は省略する。
次に、第５５図に示したように、厚さ４００ｎｍのシリコン酸化膜７９を形成した後、ホトリソグラフィとドライエッチングを用いて、シリコン酸膜７５、７９に金属プラグ６８に達する開口部を形成した。タングステン、アルミニウムまたは銅等の金属材料膜を全面形成した後、異方性エッチングによる周知のエッチバックを行なって、上記金属膜を、上記開口部内のみに残し、他の部分上からは除去して周辺回路部の金属配線８０を形成した。
最後に、第５６図に示したように、例えば厚さがほぼ４００ｎｍのシリコン酸化膜からなる層間絶縁膜５５を形成した後、上記金属配線８０の表面に達するスルーホールを上記層間絶縁膜５５に形成した。さらに、金属配線５６を周知の方法を用いて形成し、半導体集積回路装置が完成した。
本実施例によれば、周辺回路部の金属配線の膜厚を上記実施例５、６より厚くできるため、周辺回路における配線の抵抗値を下げることができ、動作速度がさらに向上した。
実施例８
本実施例は、立体構造の王冠型とトレンチ型を組み合わせた構造を有するキャパシタを、ＤＲＡＭのメモリセルに形成した例であり、第５７図〜第６５図を用いて本実施例を説明する。
第５７図は本実施例によるＤＲＡＭの、メモリセルおよび周辺回部におけるＭＩＳＦＥＴ部の断面構造を示す図である。第５７図から明らかなように、周辺回路部に形成された金属配線８６は、シリコン酸化膜８５内に埋め込まれており、その下に形成されたシリコン酸化膜８１の上面は、周辺回路部からメモリセル部に延在して、キャパシタの側部に接している。
次に、第５８図〜第６５図を用いて本実施例の製造方法を説明する。まず、第５８図に示した構造を形成したが、これまでの工程は、上記実施例５の第２８図までの工程と同様であるので、説明は省略する。
第５９図に示したように、シリコン酸化膜８１を形成した後、シリコン酸化膜４５、４７、８１を貫通する接続孔を形成して、高濃度不純物領域４２の表面を露出させた。タングステン膜を全面に形成した後、全面異方性エッチングによるエッチバックを行なって、上記タングステン膜を、上記接続孔内のみに残し、他の部分上からは除去して、タングステンからなる金属プラグ８２を形成し、さらに厚さ４００ｎｍのシリコン酸化膜８９を全面に形成した。なお、シリコン酸化膜８１の代わりにシリコンナイトライド膜を用いてもよい。
第６０図に示したように、キャパシタの蓄積電極５２が形成される領域のシリコン酸化膜８１、８９に、周知のホトリソグラフィとドライエッチングを用いて、シリコンプラグ４８に達するトレンチを形成し、不純物が高濃度に添加された厚さ５０ｎｍの多結晶シリコン膜５３を、周知のＬＰＣＶＤ法を用いて形成した。これにより、トレンチの底部において、シリコンプラグ４８は多結晶シリコン膜６３に接続された。
次に、第６１図に示したように、ボロンとリンを含むシリコン酸化膜９０を周知のＣＶＤ法で形成し、所望のアニールを行なった後、全面異方性ドライエッチングによるエッチバックを行なって、上記シリコン酸化膜９０を上記トレンチ内のみに残し、他の部分上からは除去した。さらに、上記シリコン酸化膜９０をエッチングのマスクとして用いて、多結晶シリコン膜６３の露出された部分をドライエッチングして除去した。その結果、キャパシタの蓄積電極５２がトレンチ内に形成された。
次に、第６２図に示したように、上記トレンチ内に残ったシリコン酸化膜９０、および金属プラグ８２上のシリコン酸化膜８９を、フッ酸水溶液を用いたウェットエッチングによって除去し、金属プラグ８２の表面を露出させた。ここでトレンチ内に埋め込んだシリコン酸化膜９０は、ボロンとリンを含んでいるため、シリコン酸化膜８９よりフッ酸水溶液でのエッチング速度が速い。そのため、膜厚が厚いにもかかわらず、トレンチ内の酸化膜９０は完全に除去された。なお、上記ウェットエッチングでのオーバーエッチングを防止するために、シリコン酸化膜８９の下に、低温で形成したシリコンナイトライド等のエッチングストッパを設けることが好ましい。
所定の洗浄を行なった後、第６３図に示したように、五酸化タンタル膜からなるキャパシタ絶縁膜８３を形成した後、厚さがほぼ５０ｎｍののタングステン膜またはチタンナイトライド膜を形成し、ホトリソグラフィとドライエッチングによって不要部分を除去してプレート電極８４を形成した。さらに厚さ８００ｎｍの厚いシリコン酸化膜８５を形成して、表面を平坦化した。
次に実施例６、第４２図と同様に処理して金属配線８６を形成して、第６４図に示した構造を形成した。
最後に、厚さ４００ｎｍ程度のシリコン酸化膜等の層間絶縁膜５５を形成し、周辺回路部の金属配線８６上の層間絶縁膜８５にスルーホールを形成した後、金属配線５６を形成して第６５図に示した半導体集積回路装置が完成した。
本実施例によれば、メモリセル内に形成されたキャパシタの蓄積電極５２が王冠状であるため、内壁と外壁の両者を蓄積電極として利用でき、極めて大きな蓄積容量が得られ、ソフトエラー耐性に優れた高集積の半導体集積回路装置が形成できた。
実施例９
本実施例は、王冠型とトレンチ型を組み合わせたキャパシタを有するＤＲＡＭメモリの他の例である。第６６図〜第７２図を用いて本実施例を説明する。
第６６図は本実施例のＤＲＡＭのメモリセルおよび周辺回路のＭＩＳＦＥＴ部の断面構造を示した図である。第６６図に示したように、金属配線５０はシリコン酸化膜４９に形成された開口部内に形成されている。メモリセルのキャパシタは、シリコン酸化膜４９、９２に接している部分がトレンチ型、シリコン酸化膜５５に接している部分が王冠型となっている。従って、金属配線５０が形成されているシリコン酸化膜４９の上面は、メモリセル領域に延在してキャパシタの側部に接している。
次に、第６７図〜第７２図を用いて本ＤＲＡＭセルの製造方法説明する。
まず、実施例５の第３０図までの工程と同様な工程に従って、第６７図に示した構造を形成した。次に、第６８図に示したように、厚さ４００ｎｍのシリコン酸化膜９２を形成し、周知のＣＭＰ法を用いて表面を平坦化した後、周知のホトリソグラフィとドライエッチングを用いて、キャパシタの蓄積電極９３が形成される部分のシリコン酸化膜４９、９２に、シリコンプラグ４８に達するトレンチを形成した。
次に、不純物が高濃度にドープされた厚さ５０ｎｍの多結晶シリコン膜６３を、周知のＬＰＣＶＤ法によって形成した。これにより、シリコンプラグ４８が、トレンチの底部において多結晶シリコン膜６３に接続された。
厚さ１μｍのホトレジストを塗布し、周知の全面異方性ドライエッチングを行なって、第６９図に示したように、トレンチ内のみにホトレジスト６４を残し、他の部分上からは除去した。
次に、上記ホトレジスト６４をマスクにして、上記多結晶シリコン膜６３の露出された部分をドライエッチングによって除去し、トレンチの内壁上にキャパシタの蓄積電極５２を形成した。
上記ホトレジスト６４を除去して所定の洗浄を行なった後、フッ酸水溶液を用いて上記シリコン酸化膜９２を厚さ２００ｎｍだけエッチした。これにより、第７０図に示したように、上記蓄積電極５２の上部が上方に突出された。
第７１図に示したように、二酸化シリコンより比誘電率が大きい誘電体（本実施例では五酸化タンタルを使用した）からなるキャパシタ絶縁膜９３を形成し、厚さがほぼ５０ｎｍのタングステンまたはチタンナイトライドなどからなるプレート電極９４を周知の方法を用いて形成した。なお、キャパシタ絶縁膜９３およびプレート電極９４の形成方法としては、段差被覆性の良いＣＶＤ法を用いた。
最後に、厚さがほぼ４００ｎｍのシリコン酸化膜からなる層間絶縁膜５５を形成し、周辺回路部の金属配線５０上の層間絶縁膜５５にスルーホールを形成した後、金属配線５６を形成して第７２図に示した本発明の半導体集積回路装置が完成した。
第７２図から明らかなように、本実施例によれば、メモリセル内に形成されたキャパシタの蓄積電極５２の上部では、内壁上のみではなく、外壁上にもキャパシタ絶縁膜９３およびプレート電極９４が形成されて、この部分では王冠型キャパシタが形成されている。したがって、トレンチの内壁のみをキャパシタとして用いたトレンチ型キャパシタよりも、大きな蓄積容量が得られ、ソフトエラー耐性に優れた高集積の半導体集積回路装置が形成された。
実施例１０
第７６図〜第８８図を用いて本発明によるＤＲＡＭの一実施例を説明する。第７６図は本実施例メモリセルおよび周辺回路のＭＯＳＦＥＴ部の断面構造を同一図面上に示した図であり、第７７図は上記メモリセルの平面配置を示す図である。第７６図のメモリセル部分は、第７７図におけるＸ−Ｘ’断面の一部を表わす。
第７６図から明らかなように、メモリセル内のＭＯＳＦＥＴは、ゲート絶縁膜２０３、ゲート電極２０４、ソース・ドレインである高濃度ｎ型不純物領域２０６、２０７からなり、周辺回路内のＭＯＳＦＥＴは、ゲート絶縁膜２０３、ゲート電極２０５、ソース・ドレインである高濃度ｎ型不純物領域２０８からなっている。メモリセル内のＭＯＳＦＥＴの高濃度ｎ型不純物領域２０６にはデータ線として配線電極２１０が接続され、さらにその上方には王冠型キャパシタが設けられている。
この王冠型キャパシタは、周辺回路領域の金属配線２１５が形成されている層間絶縁膜であるシリコン酸化膜２１４、２１６が除去された領域に形成されており、蓄積電極２１７がシリコンプラグ２１３を介して高濃度ｎ型不純物領域２０７に接続されている。蓄積電極２１７の上にはキャパシタ絶縁膜２１８が形成され、さらにシリコン酸化膜２１４、２１６が除去された領域にキャパシタのプレート電極２１９が埋め込まれて王冠型のキャパシタが形成されている。
第７７図では、隣接するメモリセルの位置関係を明確にするために、複数個のメモリセルが配置された図を示した。第７７図で、ワード線２２３はＹ方向に、データ線２２５はＸ方向に、それぞれ配置されており、王冠型のキャパシタ２１７がこれらワード線２２３とデータ線２２５の上部に形成されている。さらにこれらのワード線２２３とデータ線２２５の間の隙間の活性領域２２２上には、上記キャパシタが開口部２２６を介して接続されている。
第７８図〜第８８図を用いて本実施例をさらに詳しく説明する。まず、第７８図に示したように、周知選択酸化法（ＬＯＣＯＳ技術）を用いて、シリコン基板２０１上にフィールド酸化膜２０２を形成した後、活性領域上にＭＯＳＦＥＴを形成する。なお、本実施例ではｎチャネルＭＯＳＦＥＴを形成したが、ｐチャネルＭＯＳＦＥＴであってもよい。また、ホットキャリアによる素子劣化を低減するため、周知のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を用いることもできる。さらに周知の自己整合コンタクトを用いるために、ゲート電極２０４の側壁や上部にシリコンナイトライド等のような絶縁膜を形成してもよい。
次に、ボロンとリンを含んだシリコン酸化膜２０９を周知のＣＶＤ法によって形成した後、８００℃程度の温度のアニールを行なって、シリコン酸化膜２０９表面をなだらかにした。なお、シリコン酸化膜２０９にはボロンやリンを添加したものを用いずノンドープのシリコン酸化膜を用い、他の方法で平坦にしてもよい。また、シリコン酸化膜の表面を平坦にしなくても後の工程に支障はない。
ホトリソグラフィとドライエッチングにより開口部２２４（第７７図）をシリコン酸化膜２０９に形成し、データ線２２５（第７７図）となる厚さ１００ｎｍ程度の配線電極２１０を形成し、ホトリソグラフィとドライエッチングによって、所定の形状にパターニングした。なお、配線電極２１０の材料としてはタングステン等の高融点金属のシリサイド膜と多結晶シリコン膜の複合膜、もしくはタングステン等の高融点金属膜を用いることができる。また、タングステン等の高融点金属を用いる場合はシリコン基板との反応を防止する目的でチタンナイトライド等のバリヤメタル膜を下層に設けることが好ましい。また、シリコン酸化膜２０９の下には、不純物拡散防止のためのノンドープのシリコン酸化膜を設けておくことが好ましい。
厚さがほぼ２００ｎｍの、ボロンとリンを含んだシリコン酸化膜２１１をＣＶＤ法により形成し、８００℃程度の温度でアニールを行なって表面をなだらかにした。次に、厚さ１００ｎｍ程度のシリコンナイトライド膜２１２をＬＰＣＶＤ法により形成し、ＭＯＳＦＥＴのソースもしくはドレインとなる高濃度不純物領域２０７上のシリコンナイトライド膜２１２およびシリコン酸化膜２０９、２１１に、周知のホトリソグラフィとドライエッチングによって開口部２２６（第７７図）を形成し、不純物が高濃度に添加された厚さほぼ２００ｎｍの多結晶シリコン膜をＬＰＣＶＤ法によりに形成し、全面異方性ドライエッチングによるエッチバックを行なって上記多結晶シリコン膜を上記開口部２２６内のみに残し、第７９図に示したように、シリコンプラグ２１３を形成した。なお、本実施例では、ホトリソグラフィを用いて周辺回路領域上のシリコンナイトライド膜２１２を除去したが、シリコンナイトライド膜２１２を周辺回路領域に残したままでもよい。また、本実施例では高濃度不純物領域２０８上にシリコンプラグ２１３を直接形成したが、周知の多結晶シリコン膜のパッドを用いれば、ゲート電極２０４とシリコンプラグ２１３を自己整合で絶縁することもでき、メモリセル面積の縮小に効果的である。
次に、第８０図に示したように、厚さがほぼ２００ｎｍのシリコン酸化膜２１４を、ＴＥＯＳガスを用いた周知のＣＶＤ法によってほぼ４００℃で形成し、周辺回路部の高濃度不純物領域２０８上のシリコン酸化膜２０９、２１１、２１４をエッチングして除去し、コンタクトホールを形成した。厚さがほぼ２００ｎｍのタングステン膜を、周知のスパッタ法もしくはＣＶＤ法を用いて形成し、周知のホトリソグラフィとドライエッチングによって周辺回路部の金属配線２１５を形成した。ここで、シリコン酸化膜２１４の表面を周知のＣＭＰ法を用いて平坦化してもよい。この場合は上記コンタクトホール内にプラグを形成してもよい。また、本実施例では金属配線２１５の材料にはタングステンを用いたが、この場合は、チタンナイトライド等のバリヤメタル膜を下に設けると良い。さらに、以降のキャパシタの製造工程を低温化すれば、アルミニウムなどの低抵抗金属を用いることもできる。
第８１図に示したように、厚さ０．３〜１μｍのシリコン酸化膜２１６をＴＥＯＳガスを用いたＣＶＤ法を用いて、ほぼ４００℃で形成し、ＣＭＰ法を用いて表面を平坦化した。
次に、第８２図に示したように、周知のホトリソグラフィとドライエッチングを用いて、キャパシタの蓄積電極が形成される部分のシリコン酸化膜２１４、２１６に、シリコンプラグ２１３に達するトレンチ２２７を形成した。なお、この際、シリコンナイトライド膜２１２を、エッチングストッパとしてシリコン酸化膜２１４の下に設けておくことが好ましい。
第８３図に示したように、不純物が高濃度に添加された厚さ２０〜１００ｎｍの多結晶シリコン膜２２８を、周知の減圧ＣＶＤ（ＬＰＣＶＤ）法によって形成した。この際、上記トレンチの底部において、上記シリコンプラグ２１３と多結晶シリコン膜２２８が接続された。次に、厚さ１μｍのホトレジスト膜を塗布した後、全面異方性ドライエッチングによるエッチバックを行なって、ホトレジスト膜２２９をトレンチ内のみに残し、他の部分は除去した。なお、上記ドライエッチングを制御して、トレンチ内に残ったホトレジスト膜２２９の上面の位置は、シリコン酸化膜２１６の上面からほぼ０．２μｍ下になるようにした。
次に、上記ホトレジスト膜２２９をマスクにして、上記多結晶シリコン膜２２８の露出された部分をドライエッチングして除去し、第８４図に示したように、トレンチの内壁上にキャパシタの蓄積電極２１７を形成した。
上記ホトレジスト膜２２９を除去し、所定の洗浄を行なった後、フッ酸水溶液を用いて、シリコン酸化膜２１６およびその下のシリコン酸化膜２１４をエッチして除去し、第８５図に示したように、王冠型の蓄積電極２１７の内面および側面を露出させた。この際、ホトリソグラフィを用い、上記シリコン酸化膜２１６、２１４のうち、メモリセルアレー領域に形成された部分はエッチして除去し、周辺回路領域に形成された部分はエッチされずに残るようにした。なお、上記ウェットエッチングの際に、少なくともメモリセルアレー領域のシリコン酸化膜２１４の下に、シリコンナイトライド膜２１２があるため、その下の部分がオーバーエッチングされる恐れはない。
第８６図に示したように、五酸化タンタル（Ｔａ2Ｏ5）膜など、シリコン酸化膜より比誘電率の大きな誘電体からなるキャパシタ誘電体膜２１８を形成した。キャパシタ誘電体膜２１８の形成方法としては、段差被覆性の良いＣＶＤ法を用いた。さらに、キャパシタ誘電体膜２１８のシリコン酸化膜換算膜厚は、１ギガビットクラスの大容量ＤＲＡＭでは３ｎｍ以下にすることが好ましい。なお、本実施例では蓄積電極２１７に多結晶シリコン膜を用いたが、タングステンやチタンナイトライド膜の様な高融点金属膜を用いることもでき、その場合は多結晶シリコン膜表面に存在する自然酸化膜の影響を排除することができるので、キャパシタ誘電体膜のシリコン酸化膜換算膜厚を薄くすることができる。また、キャパシタ誘電体膜の材料としてはシリコンナイトライド膜とシリコン酸化膜の複合膜の他、ＳｒＴｉＯ3膜や（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）のような高誘電体膜、さらにはＰＺＴ膜のような強誘電体膜を用いることもできる。
厚さがほぼ３００ｎｍの厚いタングステン膜を全面に形成した後、ＣＭＰ法によって研磨して、第８７図に示したように、上記シリコン酸化膜２１３、２１６が除去された領域のみに上記タングステン膜を残し、プレート電極２１９を形成した。なお、本実施例では、ＣＭＰ法を用いてプレート電極２１９を形成したが、上記タングステン膜２１９を形成した後、ホトレジスト膜を形成し、全面ドライエッチバックを行なってもよい。また、プレート電極２１８の形成方法としては、段差被覆性の良いＣＶＤ法が好ましい。
層間絶縁膜として厚さが約２００ｎｍのシリコン酸化膜２２０を形成し、周辺回路部の金属配線２１５上のシリコン酸化膜２１６、２２０を貫通するスルーホールを形成した後、周知の方法を用いて金属配線２２１を形成して、第８８図に示した本発明の半導体記憶装置が完成した。
上記説明から明らかなように、本実施例における半導体記憶装置の製造方法では、半導体基板の主面上に設けられた絶縁膜を平坦化した後、メモリアレー部における絶縁膜の所定部分を選択的に除去し、除去された部分内に上記キャパシタが形成される。
なお、金属配線２２１としてはアルミニウムなどの低抵抗金属が好ましく、第８８図に示したようメモリセルアレー内配線として用いることができるため、データ線に接続する信号線や、ワード母線として用いることができる。また、金属配線２２１を形成する際に、層間絶縁膜を平坦化するために、周知プラグ技術やＣＭＰ法を適用することもできる。
なお、本実施例における金属配線２１５は、周辺回路部の第１層目の配線層であるが、メモリセルのデータ線として用いた配線電極２１０を周辺回路領域の第１層目の配線層として用いてもよい。
さらに、本実施例の蓄積電極２１７として用いた多結晶シリコン膜の表面を凹凸形状にして蓄積電極２１の表面積を増加させ、蓄積容量をさらに大きくすることもできる。
本実施例によれば、プレート電極２１９は、シリコン酸化膜２１６、２１４が除去された領域に埋め込まれるため、プレート電極２１９を形成するための余分なホトリソグラフィ工程は必要なく、所要マスク枚数の増加なしに蓄積容量の大きなＤＲＡＭが得られる。また、本実施例では金属配線２２１は周辺回路部のＭＯＳＦＥＴのソースもしくはトレインに接続された信号線であるが、一定の電位を供給するための電源線であってもよく、また、メモリセルアレー領域と周辺回路領域の標高差を緩和するためのダミーパターンとして、フローティングであってもよい。
実施例１１
本実施例は、上記実施例１０に示したＤＲＡＭにおいて、複数の配線層を周辺回路領域に形成した例である。第８９図は、本実施例のＤＲＡＭのメモリセル群およびそれに隣接する周辺回路領域のＭＯＳＦＥＴ部の断面図である。
第８９図に示したように、周辺回路領域の金属配線２１５上には、層間絶縁膜として厚さ約０．３μｍのシリコン酸化膜２３１が形成され、さらにその上には厚さ約０．３μｍの金属配線２３２が形成されている。この金属配線２３２は、上記シリコン酸化膜２３１に形成された開口部を介して金属配線２１５に接続されている。さらに、上記金属配線２３２の上には、層間絶縁膜として厚さ約０．３μｍのシリコン酸化膜２３３が形成され、さらにその上には厚さ約２００ｎｍのシリコン酸化膜２３７が形成されており、このシリコン酸化膜２３７の上部に形成された金属配線２３８が、上記シリコン酸化膜２３３、２３７を貫通する開口部を介して金属配線２３２に接続されている。また、メモリセル上の王冠型キャパシタは、シリコン酸化膜２１４、２３１、２３３が除去されて形成された深い凹部内に形成されており、王冠形状の蓄積電極２３４の高さは約１μｍと高く、キャパシタのプレート電極２３６は上記凹部内に埋め込まれて形成されている。
本実施例によれば、０．１５平方ミクロンのメモリセル面積でも電荷蓄積用のキャパシタの蓄積容量を約５０ｆＦに大きくすることができ、Ｓ／Ｎ比が高く、ソフトエラー耐性の大きな動作安定性に優れたダイナミックＲＡＭ装置が得られた。しかし、本実施例において、さらに配線層の数を増加させて、王冠型の蓄積電極２３４の高さをさらに高くし、蓄積容量をさらに大きくできることはいうまでもない。
実施例１２
第９０図は本実施例のＤＲＡＭの断面図である。第９０図にに示したように、王冠型キャパシタのプレート電極２４１は、蓄積電極２１７の内側側面のすべておよび外側側面の一部（上部）を覆っている。本実施例のＤＲＡＭの製造方法の特徴は、上記実施例１０、第８５図に示した工程において、メモリセルアレー領域のシリコン酸化膜２１４、２１６を除去する際に、シリコン酸化膜２１９（第９０図では２３９）のエッチングを途中で止め、第９０図に示したように、蓄積電極２１７の外側では、膜厚が薄くなったシリコン酸化膜２３９が残るようにした点である。製造方法のその他の点は実施例１０と同様である。
本実施例によれば、シリコン酸化膜をエッチして凹部を形成する際のエッチングストッパ膜が不要になるので、シリコン酸化膜２１４の下のシリコン窒化膜２１２（実施例１０、第７６図）は不要である。
実施例１３
第９２図は本実施例のＤＲＡＭの断面図である。本実施例では、王冠型キャパシタのプレート電極２１９は、シリコン酸化膜２１６上に延在しているので、プレート電極２１９に電位を給電するための配線とは、上記シリコン酸化膜２１６の上において接続することができる。上記プレート電極２１９はホトリソグラフィとドライエッチングによりパターニングして形成されるが、この際のパターンのエッジの位置はすべてシリコン酸化膜２１６上になる。また、プレート電極２１９は凹部内にすべて埋め込む必要がなく、層間絶縁膜に用いるシリコン酸化膜２２０をキャパシタが形成されている凹部内に埋め込んで表面が平坦化されている。
本実施例によれば、プレート電極２１９と給電用の配線を、任意の位置で互いに接続することができ、設計の自由度が増し、チップ面積を縮小することができる。
なお、以上説明した各実施例では金属配線間の層間絶縁膜として、シリコン酸化物より誘電率が大きい膜を用いたが、シリコン酸化膜より誘電率が小さい材料の膜であってもよい。また、上記実施例では王冠型やトレンチ型のキャパシタを有する場合について説明したが、蓄積電極の厚さを厚くして、その上部および側部の表面にキャパシタ絶縁膜とプレート電極を形成した厚膜キャパシタのような立体構造のキャパシタにも応用することができる。
また、上記各実施例は本発明をＤＲＡＭに適用した例であるが、メモリセルにキャパシタを有するスタティックＲＡＭ、多結晶薄膜トランジスタ（ＴＦＴ）をメモリセルの負荷素子に用いたスタティックＲＡＭ、さらにはキャパシタ絶縁膜に強誘電体を用いたメモリにも本発明が適用できる。また、デジタル回路のや、アナログ回路で一般にに用いられているスイチドキャパシタ、パスコンデンサ、レギュレータに用いる静電容量の大きなキャパシタなどにも応用できる。
さらに、本発明をメモリとロジックが混在したオンチップＬＳＩに適用することによって、キャパシタが形成されている絶縁膜の位置にロジック部の配線層を形成することもできる。さらに、本発明によれば、キャパシタの位置に形成する周辺回路部の配線層に銅のような低抵抗の金属材料を用いることができ、高速動作が可能な半導体記憶装置がえられる。
また、本実発明によれば、トレンチの深さを変えることによって、原理的にはどのような大きさの蓄積容量でも実現できる。しかも、基板にトレンチを形成する従来のトレンチ容量型セルと異なり、トレンチが形成される部分の平面積を大きくできるため、トレンチのアスペクト比を大きくする必要がなく、トレンチのみではなくキャパシタの形成が容易である。
さらに、キャパシタの蓄積電極は、キャパシタの下に形成された接続プラグを介して、ＭＯＳトランジスタの拡散領域と電気的に接続できるので、従来のトレンチ容量型セルの最大の課題の一つが解決された。また、トレンチのアスペクト比が大きくないため、シリコン酸化膜とシリコン窒化膜以外の絶縁膜をキャパシタ絶縁膜として使用することも容易である。
キャパシタの下部に配線層が設けられているため、最上層に引上げなければならない配線の数は大幅に低減され、その結果、引き上げる部分の配線の設計ルールは非常に緩やかになり、ギガビット級のメモリでも、１６メガビットのルールである０．５μｍ程度の設計ルールで十分である。
さらに、層間酸化膜の平坦化を容易に行うことができるため、リソフラフィ技術を用いて微細なパターンを形成するのは容易である。
トレンチの深さを大きくすると、アスペクト比は大きくなるが、本発明ではトレンチが基板の上に形成されるため、トレンチを基板に形成する従来のトレンチ容量型セルに比べて、トレンチが形成される領域の面積をはるかに大きくすることができ、トレンチのアスペクト比は従来よりはるかに小さい。また、キャパシタの蓄積電極を、多結晶シリコンのプラグによって、拡散層と自動的に電気的接触させることができ、これにより、従来のトレンチ容量型セルの最大の課題が解消された。
また、キャパシタ絶縁膜として、シリコン酸化膜と窒シリコン化膜以外の絶縁膜を使用できるので、高い誘電率を有する誘電体をキャパシタ絶縁膜として使用することができ、容量が大きいにもかかわらず、アスペクト比の小さいトレンチキャパシタが実現される。
基板の上方にトレンチが形成されていると、配線を最上層まで引上げるのに必要な距離が増大するが、本発明では配線層がキャパシタの下部に設けられ、最上層まで引上げなければならない配線の数が大幅に低減されしている。その結果、引き上げる部分の配線の設計ルールは非常に緩やかになり、ギガビット級のメモリでも、寸法は１６メガビットのルールである０．５μｍ程度でよい。そのため、配線製造は極めて容易である。
さらには、各層間膜の表面の平坦化が容易なので、リソフラフィによって微細なパターンを容易に形成することができ、焦点裕度が小さい微細なパターンの形成に極めて有利である。
さらに、メモリセルアレー領域と周辺回路領域の間の段差の発生は大幅に緩和され、各領域および両領域をまたがる部分に微細な配線を形成することができるので、ソフトエラー耐性の高い、高信頼で高集積な半導体集積回路装置を形成することができる。
また、メモリセル領域と周辺回路領域の間に大きな段差が生じないので、上記両領域にそれぞれ、および両領域間を結ぶ微細配線を容易に形成できる。
〔産業上の利用可能性〕
以上説明したように、本発明は集積密度が極めて高い大容量のＤＲＡＭに好適である。
本発明は半導体記憶装置およびその製造方法に関し、詳しくは、微細化の可能な半導体記憶装置およびこのような半導体記憶装置を容易かつ高い精度で形成することのできる半導体記憶装置の製造方法に関する。
〔背景技術〕
パーソナルコンピュータやワークステーション、さらには、メインフレームコンピュータなどで大量に使用されている半導体記憶装置は、一つのスイッチ用トランジスタと一つのキャパシタを最小単位とする、ダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory：以下、ＤＲＡＭと略記する）である。このＤＲＡＭは、従来、集積度が３年に４倍という割合で向上してきており、現在は、最小寸法が０．３５μｍという次世代の微細加工技術を用いて生産される、６４メガビットＤＲＡＭの量産化に向けた開発が進行している。
従来、半導体記憶装置の高集積化は、素子寸法を小さくすることによって達成されてきたが、微細化にともなってキャパシタの面積が減少するため、情報としてキャパシタに蓄積することのできる電荷量が減少する。その結果、信号対雑音比の低下や、アルファ線の入射による信号反転等の問題が生じて信頼性が低下するので、信頼性を維持するためには、十分な蓄積電荷量を確保することが不可欠であり、半導体記憶装置の最大の課題である。
キャパシタに蓄積される電荷量は、キャパシタの容量と印加される電圧の積によって定まり、キャパシタの容量は、キャパシタの面積とキャパシタ絶縁膜の比誘電率に比例し、キャパシタ絶縁膜の膜厚に反比例する。そのため、メモリ素子（以下メモリセルと呼ぶ）では、微細化にともなうキャパシタの面積減少による蓄積容量の減少を防ぐために、４メガビットＤＲＡＭ以降は、キャパシタの一部をスイッチ用トランジスタや素子分離酸化膜上に積み上げた、積層容量型のキャパシタや、深い孔を基板に形成し、孔の側壁をキャパシタに利用する、トレンチ容量型のキャパシタが使われている。これらの構造を有するキャパシタを用いることによって、６４メガビットが実現可能になった。
しかし、メモリセルの面積がこれまでのトレンドに従って、前世代の１／３という割合で縮小を続けると、上記積層容量型のキャパシタやトレンチ容量型のキャパシタのような立体化されたキャパシタを用いたメモリセルでも、キャパシタの面積減少を完全に補償することができず、必要な容量の確保が困難になる。
この問題を解決するため、“王冠型”と呼ばれる立体型蓄積キャパシタが提案されている。この王冠型蓄積キャパシタは、第２図に示したように、電極１９を上に凹な形状（王冠型）にして、その内壁と外壁をキャパシタの電極として利用した立体型の蓄積キャパシタである。第２図において、記号１は半導体基板、２は素子間分離酸化膜、３はトランジスタのゲート酸化膜、４はスイッチ用トランジスタのゲート電極、５、５’は基板とは導電型の異なる拡散層領域、６は層間絶縁膜、７は拡散層５’に接続しているビット線、８は層間絶縁膜、１３は拡散層５とキャパシタの下部電極を接続する金属、１９はキャパシタの下部電極、２０はキャパシタ絶縁膜、２１はキャパシタのプレート電極、２２は層間絶縁膜、２３は基板の拡散層に接続する配線、２４は層間絶縁膜、２５は最上層の配線を、それぞれ示す。
ＤＲＡＭのキャパシタを、このような王冠型のキャパシタ電極１９を用いた構造とすることによって、蓄積容量は従来より増大できるが、この構造を実現するには、極めて複雑な工程を必要とするばかりでなく、高い段差が生ずるという障害が生ずる。
すなわち、第２図に示したように、メモリセル部（第２図の左側部分）とその周辺のトランジスタ部（第２図の右側部分）の間には、上記王冠型の電極１９に起因する大きな段差が生じ、そのため、この段差の上に配置される配線２３の形成が困難になる。この理由は、所定のパターンを有する配線２３の形成に用いられる光リソグラフィにおいては、使用される縮小投影露光装置の焦点深度が浅く、焦点裕度（焦点が合う範囲）が小さいため、段差の上部と下部の両方に最適な焦点を結ばせることは困難であるためである。しかも、パターンの寸法が小さくなるほど、焦点裕度が小さくなって、最適な焦点が結ばれる範囲がさらに狭くなってしまうためである。
このような段差に起因する配線パターン形成の問題を解決するため、ＣＭＰ（Chemical Mechanical Polishing）法を用いて基板表面を平坦化する方法が提案されており、ロジックＬＳＩの多層配線の層間絶縁膜の平坦化などに、既に適用されている。
しかし、このＣＭＰ法も、高さが１μｍ近い上記王冠型電極１９が既に形成されている基板に適用するのは、下記理由から困難である。第１の理由は、非常に薄いキャパシタ絶縁膜が形成されているキャパシタに、力を加えて機械的研磨を行うと、キャパシタ絶縁膜にピンホールや亀裂などが生じて絶縁不良を招く可能性が高いことである。第２の理由は、高い段差を有するキャパシタを酸化膜中に埋め込むためには、少なくとも、段差の倍の厚さを有する酸化膜を形成しなければならないが、厚い酸化膜は内部応力が大きく、この大きな内部応力によって、上記第１の理由の場合と同様に、キャパシタ絶縁膜の絶縁不良が起こるためである。
製造工程の初期の段階において、メモリセルアレー部のシリコン基板の表面を低くする方法が、特開昭６３−２６６８６６に提案されているが、段差が大きい場合に適用するのは困難である。
上記王冠型の蓄積キャパシタを有するメモリセルに関しては、特開昭６２−４８０６２および特開昭６２−１２８１２６８に記載されている。このメモリセルの平面配置を第７３図に、また第７３図のＸ-Ｘ’断面および周辺回路部分の要部の断面を第７４図に示した。また、第７５図に示した断面構造は、トレンチ内の蓄積電極の内面をキャパシタとして利用した従来の例である。この構造は、王冠型のキャパシタに比較して製造が容易であるという利点を有している。
第７３図、第７４図および第７５図において、記号１０１はシリコン基板、１０２はフールド酸化膜、１０３、１０４、１０５ははソースもしくはドレインである高濃度不純物領、１０６、１０７はゲート電極、１１１は蓄積電極、１１２はキャパシタの誘電体、１１３はプレート電極、１１４はシリコン酸化膜、１２７は活性領域、１２８はワード線、１３０はデータ線、１２９はコンタクト孔、１３１は接続孔を、それぞれ表す。第７４図および第７５図から明らかなように、蓄積キャパシタがシリコン基板上に形成されたこれら従来の半導体記憶装置は、メモリセル部と周辺回路の間に大きな段差が存在していた。
蓄積容量部が基板の内部に形成されたトレンチ容量型のセルでは、高い段差が基板上にできることはない。また、基板に形成されるトレンチを深くすることによって蓄積容量を大きくできるので、セル面積の縮小にともなう蓄積容量の減少も抑制できる。
しかし、トレンチを形成できる領域の大きさが限られているため、アスペクト比が４０程度という、極めて深く、かつ幅が狭いトレンチを形成する必要がある。さらに、キャパシタの基板内部に埋め込まれる電極とスイッチング用トランジスタの拡散層を、基板の内部で接続しなければならないなど、プロセス上の問題も多く、実用は困難である。
比誘電率が大きい材料、例えば、強誘電体であるＰＺＴなどをキャパシタ絶縁膜に用いれば、蓄積容量の形状を上記のような複雑な形状にすることなしに、大きな蓄積容量を実現することが可能である。
しかし、比誘電率が大きいＰＺＴなどをキャパシタ絶縁膜として用いるためには、キャパシタ電極には白金など貴金属の膜を用いねばならない。これら白金など貴金属は、シリコンにとっては汚染源であり、素子の特性を低下させるばかりでなく、従来のホトエッチングによって所定の形状に加工するのが困難である。
さらに、上記ＰＺＴなどからなる絶縁膜自体が、ほぼ４００℃以上の熱処理に耐えられない、長期信頼性に関しては不明な点が多いなど問題が多く、実用化への見通しはたっていない。
データ線上に王冠型のキャパシタを設けた従来のメモリセルおよび隣接する周辺回路領域のＭＯＳＦＥＴ部を第９１図に示した。第９１図において、メモリセル領域のＭＯＳＦＥＴは、ゲート絶縁膜３０３、ゲート電極３０４および高濃度ｎ型不純物領域ワード線とデータ線の上部で３０６、３０７からなり、このＭＯＳＦＥＴには、多結晶シリコンから形成された王冠型キャパシタの蓄積電極３１７が、ワード線（ゲート電極３０４）とデータ線（配線電極３１０）の間の隙間において高濃度ｎ型不純物領域３０７の上に形成された開口部を介して、接続されている。さらに、この蓄積電極３１７上にはキャパシタ誘電体膜３１８が形成されており、その上部にはプレート電極３１９が設けられている。
上記蓄積電極３１７の形状は筒状になっており、平面部分だけでなく垂直部分の内面および外壁も利用して、キャパシタの有効面積が増加されている。また、データ線上に蓄積電極を設けることによって、キャパシタの有効な面積を最大限に大きくすることができ、さらに、垂直部分の長さを長くする、すなわち筒状の蓄積電極の高さを高くすることによって、容易にキャパシタの静電容量を増加することができる。
こような円筒型キャパシタを有する半導体記憶装置の製造方法を簡単に説明する。まず、単結晶シリコン基板３０１上に素子間を絶縁分離するためのフィールド酸化膜３０２を成長させ、ＭＯＳＦＥＴのゲート酸化膜３０３を形成する。次に、ゲート電極３０４として不純物を高濃度に含む多結晶シリコン膜を形成し、それ所定の形状にパターニングした後、イオン打ち込み法を用いて、ＭＯＳＦＥＴのソース、ドレイン領域となる高濃度ｎ型不純物領域３０６、３０７、３０８を単結晶シリコン基板３０１に自己整合で形成する。次に、シリコン酸化膜３０９を形成した後、メモリセル領域のＭＯＳＦＥＴの高濃度ｎ型不純物領域１０６に開口部（図示せず）を形成し、データ線３１０として不純物を高濃度に含む多結晶シリコン膜およびタングステンシリサイド膜を順次形成して、所定の形状にパターニングする。次に、シリコン酸化膜３１１を形成した後、メモリセル領域のＭＯＳＦＥＴのソース若しくはドレインである高濃度ｎ型不純物領域３０７上に開口部を形成し、多結晶シリコン膜とシリコン酸化膜を順次形成し、所定の形状にパターニングした後、さらに多結晶シリコン膜を形成し、異方性のドライエッチングを行って、平坦部の露出された多結晶シリコン膜を異方性エッチングして除去することにより、上記シリコン酸化膜の側壁に多結晶シリコン膜を残存させ、王冠状の蓄積電極３１７を形成する。次に、キャパシタ誘電体膜３１８を形成した後、さらにプレート電極１１９となる多結晶シリコン膜を形成し、所定の形状にをパターニングする。最後に、層間絶縁膜であるシリコン酸化膜１１６と金属配線１１５であるアルミニウム配線を形成し、周辺回路のＭＯＳＦＥＴとメモリセルが製造される。
上記のように、ＤＲＡＭの集積度をさらに高くするためには、上記従来の立体化セルでは対応が困難であり、上記問題を解決できる半導体記憶装置が強く要望されている。
なお、従来のＤＲＡＭに関しては、例えば実開昭５５−１７８８９４、特開昭５６−５８２５３、特開昭５６−５８２５４、特開昭５６−５８２５５、特開昭５７−１１２０６６、特開昭５９−２３１３５１、特開昭６２−１２８１６８、特開昭６３−２９３９６７、特開昭５９−２３１８５１、特開平１−１３７６６６、特開平１−１７９４４９、特開平３−２１４６７０、特開平５−２９１５２６、特開昭５９−８２７６１、特開昭６２−２１３２７３に記載されている。
なお、本明細書では、例えば第９１図に示したように、蓄積電極の断面形状が上に凹型であり、このような蓄積電極の内面および外面上にキャパシタ絶縁膜とプレート電極が形成されたキャパシタを王冠型キャパシタと称し、ドレンチの内面上に蓄積電極、キャパシタ絶縁膜およびプレート電極が形成されたキャパシタをトレンチキャパシタと称する。
〔発明の開示〕
本発明の目的は、上記従来の立体型のメモリセルの有する問題を解決し、さらに微細な半導体記憶装置およびその製造方法を提供することである。
本発明の他の目的は、十分大きな蓄積容量を確保することのできるキャパシタを有する半導体記憶装置およびその製造方法を提供することである。
本発明のさらに他の目的は、基板にトレンチを形成することなしに、十分大きな蓄積容量を得ることができる半導体記憶装置およびその製造方法を提供することである。
本発明のさらに他の目的は、メモリセル部と周辺回路部の間に大きな段差が存在せず、大きな蓄積容量を有する半導体記憶装置およびその製造方法を提供することである。
上記目的を達成するため、本発明は、基板上に積層して形成された複数の絶縁膜を貫通するトレンチを形成し、このトレンチを用いてキャパシタを形成するものである。
上記複数の絶縁膜の下にはさらに他の複数の絶縁膜が設けられ、これら他の複数の絶縁膜には複数の配線層が形成されている。また、上記キャパシタの上にはさらに他の絶縁膜が形成されており、他の配線層がその上に形成されている。最上層の絶縁膜上に取り出す必要がない配線は、キャパシタの下部に形成された上記複数の配線層によって行われ、必要最小限の配線のみが、複数の絶縁膜を貫通する接続プラグを介してキャパシタの下部の配線層から最上層の絶縁膜上に引き出される。そのため、配線の形成には微細加工を行う必要がなく、配線の密度も低くてよいので、配線の形成は極めて容易である。
第１図を用いて本発明をさらに詳細に説明する。第１図に示したように、半導体基板１上には、メモリセルのスイッチ用トランジスタであるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）につながる、ワード線４（ＭＯＳＦＥＴのゲート電極）および電荷を供給したり引き出したりするためのビット線７が形成され、さらに複数の絶縁膜６、８、１０、１２、１４、１６、１８が積層して形成されて、表面が平坦化されている。
上記絶縁膜１４、１６、１８を貫通してトレンチが形成され、このトレンチの内部に下部電極１９、キャパシタ絶縁膜２０およびプレート電極２１から構成されるキャパシタが形成されている。
ワード線４やビット線７の上に厚い絶縁膜が形成されていると、ワード線４やビット線７への電気的な接続は、この厚い絶縁膜を貫通する接続プラグを介して行わねばならず、コンタクト孔の形成や金属の埋込などが困難である。しかし、本発明では、トレンチキャパシタの下部電極１９とワード線４、ビット線７の間には、複数層の配線９、１１が設けられ、これら複数層の配線９、１１がワード線を選択するためのワード母線や、ビット線を選択するためのセレクト線として使用されている。そのため、基板の最上層まで引き上げる必要のない配線は、このような埋込配線で済ますことができ、上記厚い絶縁膜を貫通する接続プラグは不要である。
上記複数層の配線９、１１の上部にキャパシタが作られ、８００℃程度の熱処理が行われるので、配線９、１１の材料としては、この熱処理に耐えられる、タングステンやシリサイドを使用することが好ましい。銅は低抵抗という点は好ましいが、熱処理温度は５００℃以下でなければならない。キャパシタ絶縁膜としてＢＳＴやＰＺＴなどの高誘電率の誘電体膜を使う場合には、キャパシタ自体の形成温度が４００℃以下であるので、配線材料として銅を用いることができる。
第１図では、埋込まれた複数層の配線９、１１は、メモリセルのワード線４やビット線７の他にも、周辺回路のトランジスタの配線の一部としても使用されている。また、ビット線７と同じ層の配線７’を介して、拡散層５、５’と配線９’の間が接続されているが、配線９’を拡散層５、５’に直接接続させてもよい。ただしその場合には、拡散層５、５’と配線９’の間の反応を防ぐために、配線９’の一部をバリア金属にする必要がある。
キャパシタは、実質的に上記トレンチの内側のみに形成される。これは、キャパシタの形成工程を簡略化するためである。キャパシタの下部電極１９は、不純物を高濃度で含む多結晶シリコン膜からなり、この下部電極１９は、接続用の多結晶シリコン１３を介して上記ＭＯＳＦＥＴの拡散層５に接続されている。
キャパシタ絶縁膜２０としては、酸化シリコン膜と窒化膜シリコン膜の積層膜、酸化シリコン膜と五酸化タンタル膜の積層膜、窒化シリコン膜と五酸化タンタル膜の積層膜、酸化シリコン膜と窒化膜シリコンと五酸化タンタル膜の積層膜、ＢＳＴやＰＺＴなどの強誘電体膜など、周知の各種誘電体膜を使用できる。ただし、ＢＳＴやＰＺＴを使う際には、下部電極１９やプレート電極２１には、白金などの貴金属を使用する必要がある。また、下部電極１９の表面積を増加させるために、表面に凹凸を形成してもよい。
トレンチの深さは、２μｍ程度にするのが好ましいが、このようにトレンチが深くなると、埋込配線９、１１と最上層の配線２３の間の距離が大きくなり、アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填が必要であるため、両者の間を接続するための接続プラグを形成するのがが困難になる。
しかし、本発明では、第１図に示したように、トレンチは１枚の厚い絶縁膜ではなく、積層された複数の絶縁膜１４、１６、１８を貫通して形成されている。そのため、各絶縁膜１４、１６、１８を形成する際に、それぞれ接続孔の形成と接続用の金属の充填を行うことができる。このようにすることによって、上記アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填を行う必要はなく、下部電極１９と拡散層５の間を接続する金属１３は容易に形成できる。しかも、上記のように、最上の配線層にまで引き上げなければならない配線の数は多くないので、これら最上層までの引上げに用いられる接続プラグは、あまり高い寸法精度は必要ない。これは、埋込配線を形成したことによって得られた本発明の利点の一つである。
なお、第１図において、１は半導体基板、２は素子間分離酸化膜、３はＭＯＳＦＥＴのゲート酸化膜、４はＭＯＳＦＥＴのゲート電極（メモリセルではワード線）、５、５’はＭＯＳＦＥＴの拡散層、６は層間絶縁膜、７はビット線、７’は周辺ＭＯＳＦＥＴの拡散層と配線を接続する中間層、８、１０、１２、１６、１８、２２は層間絶縁膜、９、１１は埋込配線、１４は絶縁膜、１５、１７、２３は接続プラグ、２４は最上層の配線を、それぞれ表す。
また、上記段差の発生は、下記のようにして効果的に防止される。すなわち、、第２３図に模試的に示したように、メモリセル領域に形成された立体的なキャパシタ３３と周辺回路領域の配線層３４を、ＭＯＳＦＥＴが形成されたシリコン基板３１の上に形成された絶縁膜３２の上、もしくは絶縁膜３２の上面がキャパシタ３３の側部に接するようにそれぞれ設け、これら配線層３４上とキャパシタ３３を、表面が平坦な絶縁膜３５によって覆い、その上に微細なメモリセルアレー内配線３６および微細な周辺回路内配線３７を設ける。
このようにすれば、高さが高い立体的なキャパシタ３３が形成されている絶縁膜３２の位置に周辺回路の配線層３４が形成されているため、メモリセル内のキャパシタによって生じる標高差（段差）が、配線層３４によって低減される。そのため、表面が平坦な絶縁膜３５を形成してキャパシタや配線層３４を覆っても、周辺回路部においてスルーホールやコンタクトホールの深さが深くなることはなく、スルーホールやコンタクトホール内での配線の断線を生ずることなしに、絶縁膜３５上に微細な配線３６、３７を容易に形成できる。
さらに、本発明においては、周辺回路領域における第１の導電膜からなる配線層が、第１の絶縁膜上に設けられ、さらにその上に第２の絶縁膜が設けられる。これら第１および第２の絶縁膜の所定部分を除去して形成された凹部内に王冠型キャパシタが形成され、埋設される。この場合、例えば第７６図に示したように、プレート電極２１９の上面を平坦にすることができ、プレート電極２１９への電圧の印加をプレート電極２１９の上部から行うことができる。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置の断面図、
第２図は従来の半導体記憶装置の断面図、
第３図は本発明の半導体記憶装置の製造方法を示す図、
第４図は本発明の半導体記憶装置の製造方法を示す図、
第５図は本発明の半導体記憶装置の製造方法を示す図、
第６図は本発明の半導体記憶装置の製造方法を示す図、
第７図は本発明の半導体記憶装置の製造方法を示す図、
第８図は本発明の半導体記憶装置の製造方法を示す図、
第９図は本発明の半導体記憶装置の製造方法を示す図、
第１０図は本発明の半導体記憶装置の製造方法を示す図、
第１１図は本発明の半導体記憶装置の製造方法を示す図、
第１２図は本発明の半導体記憶装置の製造方法を示す図、
第１３図は本発明の半導体記憶装置の製造方法を示す図、
第１４図は本発明の半導体記憶装置の製造方法を示す図、
第１５図は本発明の半導体記憶装置の製造方法を示す図、
第１６図は本発明の半導体記憶装置の製造方法を示す図、
第１７図は本発明の実施例２を説明するための概念図、
第１８図は本発明の実施例２を示すパターン配置図、
第１９図は本発明の実施例３を説明するための概念図、
第２０図は本発明の実施例３を示すパターン配置図、
第２１図は、本発明の実施例４を説明するための概念図、
第２２図は本発明の実施例４を示すパターン配置図、
第２３図は本発明の構成を説明するためのの断面図、
第２４図は本発明の実施例５を示す平面図、
第２５図は本発明の実施例５を示す断面図、
第２６図は本発明の実施例５を示す工程図、
第２７図は本発明の実施例５を示す工程図、
第２８図は本発明の実施例５を示す工程図、
第２９図は本発明の実施例５を示す工程図、
第３０図は本発明の実施例５を示す工程図、
第３１図は本発明の実施例５を示す工程図、
第３２図は本発明の実施例５を示す工程図、
第３３図は本発明の実施例５を示す工程図、
第３４図は本発明の実施例５を示す工程図、
第３５図は本発明の実施例５を示す断面図、
第３６図は本発明の実施例５を示す断面図、
第３７図は本発明の実施例５を示す断面図、
第３８図は本発明の実施例６を示す断面図、
第３９図は本発明の実施例６を示す工程図、
第４０図は本発明の実施例６を示す工程図、
第４１図は本発明の実施例６を示す工程図、
第４２図は本発明の実施例６を示す工程図、
第４３図は本発明の実施例６を示す工程図、
第４４図は本発明の実施例６を示す工程図、
第４５図は本発明の実施例６を示す工程図、
第４６図は本発明の実施例６を示す工程図、
第４７図は本発明の実施例６を示す工程図、
第４８図は本発明の実施例７を示す断面図、
第４９図は本発明の実施例７を示す工程図、
第５０図は本発明の実施例７を示す工程図、
第５１図は本発明の実施例７を示す工程図、
第５２図は本発明の実施例７を示す工程図、
第５３図は本発明の実施例７を示す工程図、
第５４図は本発明の実施例７を示す工程図、
第５５図は本発明の実施例７を示す工程図、
第５６図は本発明の実施例７を示す工程図、
第５７図は本発明の実施例８を示す断面図、
第５８図は本発明の実施例８を示す断面図、
第５９図は本発明の実施例８を示す断面図、
第６０図は本発明の実施例８を示す断面図、
第６１図は本発明の実施例８を示す断面図、
第６２図は本発明の実施例８を示す断面図、
第６３図は本発明の実施例８を示す断面図、
第６４図は本発明の実施例８を示す断面図、
第６５図は本発明の実施例８を示す断面図、
第６６図は本発明の実施例９を示す断面図、
第６７図は本発明の実施例９を示す工程図、
第６８図は本発明の実施例９を示す工程図、
第６９図は本発明の実施例９を示す工程図、
第７０図は本発明の実施例９を示す工程図、
第７１図は本発明の実施例９を示す工程図、
第７２図は本発明の実施例９を示す工程図、
第７３図は従来の半導体集積回路装置の平面図、
第７４図は従来の半導体集積回路装置の断面図、
第７５図は従来の半導体集積回路装置の断面図、
第７６図は本発明の実施例１０を示す断面図、
第７７図は本発明の実施例１０のを示す平面図、
第７８図は本発明の実施例１０を示す工程図、
第７９図は本発明の実施例１０を示す工程図、
第８０図は本発明の実施例１０を示す工程図、
第８１図は本発明の実施例１０を示す工程図、
第８２図は本発明の実施例１０を示す工程図、
第８３図は本発明の実施例１０を示す工程図、
第８４図は本発明の実施例１０を示す工程図、
第８５図は本発明の実施例１０を示す工程図、
第８６図は本発明の実施例１０を示す工程図、
第８７図は本発明の実施例１０を示す工程図、
第８８図は本発明の実施例１０を示す工程図、
第８９図は本発明の実施例１１を示す断面図、
第９０図は本発明の実施例１２を示す断面図、
第９１図は従来の半導体記憶装置を示す断面図、
第９２図は本発明の実施例１３を示す断面図。
〔発明を実施するための最良の形態〕
実施例１
まず、第３図に示したように、半導体基板１の表面に、ＭＯＳＦＥＴを分離するための素子間分離酸化膜２を形成した。本実施例では周知のＬＯＣＯＳ法を用いて素子間分離酸化膜２を形成したが、表面を平坦化できる周知の浅溝分離法を用いてもよい。この場合、周知のドライエッチ法を用いて深さ０．２μｍ程度の分離溝を半導体基板１に形成した後、周知のＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚がほぼ０．４μｍのシリコンの酸化膜を形成し、溝以外の部分に形成されたシリコン酸化膜を、周知のＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨して除去し、溝内のシリコン酸化膜２のみを残せばよい。
次に、上記半導体基板１の表面を洗浄した後に、膜厚７ｎｍのゲート酸化膜３を周知の熱酸化法を用い、酸化温度８００℃にて形成した。高濃度の不純物を含む厚さ１００ｎｍの多結晶シリコン膜４を周知のＣＶＤ法を用いて形成し、さらに、抵抗を低減するために、タングステン膜とバリア金属膜の積層膜からなる厚さ１００ｎｍの金属膜４’をその上に積層して形成した後、周知のドライエッチ法を用いて所定の形状として、ワード線やゲート電極４を形成し、このゲート電極４をマスクとして用い、基板１とは導電型が逆の不純物イオンとして、砒素を５×１０14／ｃｍ2程度イオン打ち込みし、さらに、９５０℃、１０秒アニール処理を行って砒素を活性化して、拡散層５、５’を形成した。なお、メモリセルのスイッチ用トランジスタと周辺回路のｎ型ＭＯＳＦＥＴは、イオン打ち込み量は互いに等しくし、また、周辺回路のｐ型ＭＯＳＦＥＴにはボロンを同じ量だけイオン打ち込みした。
厚さ０．５μｍのシリコン酸化膜６を全面に形成した後、周知のＣＭＰ法を用いて、表面の凹凸を平坦化し、ゲート電極４の上におけるシリコン酸化膜６の厚さをほぼ０．１５μｍとした。
次に、第４図に示したように、上記シリコン酸化膜６の所定部分にコンタクト孔を形成し、拡散層５’に接続されたビット線７を形成した。このビット線７としては、高濃度の不純物がドープされた厚さ１００ｎｍ程度の多結晶シリコン膜の上に、厚さ１００ｎｍタングステン・シリサイド膜が積層された、いわゆるポリサイド構造のビット線を形成した。
なお、メモリセル領域を示す第４図では、２ビットを１単位として示しており、このため、一つのビット線コンタクトが２本のワード線の間に形成されている。
第４図に示したように、周辺回路においも、上記ポリサイド構造を有する膜を、ｎ型ＭＯＳＦＥＴの拡散層と最上部の配線を電気的に接続するための中間層として用いた。この中間層によってＭＯＳＦＥＴのコンタクトが深くなるのが防止されるが、このような中間層を設けなくても本実施例の半導体記憶装置が実現できるのは言うまでもない。また、ビット線７としては、本実施例において使用されたポリサイド膜のみではなく、上記ワード線にも使用された、タングステン／バリア金属／多結晶シリコンの積層膜など、他の膜を使用してもよい。さらには、多結晶シリコンを使わないで、バリア金属を介して、タングステンを拡散層５’に直接接触させてもよい。
次に、第５図に示したように、シリコン酸化膜８を全面に形成した後、ＣＭＰ法を用いて表面を平坦化した。上記ビット線７に達するコンタクト孔を形成した後、窒化チタン膜からなる中間膜９’をＣＶＤ法によって形成し、さらに８００℃以上の熱処理に耐えることができる膜厚０．２μｍのタングステン膜からなる第１の埋込配線９を形成した。
第５図に示したように、周辺回路を構成するＭＯＳＦＥＴの拡散層には、中間層９’を介して埋込配線９が接続されているが、バリア金属を介してタングステンからなる第１の埋込配線９が拡散層に直接接してもよい。タングステンはＣＶＤ法によって膜を形成することが可能なため、比較的アスペクト比が高いコンタクト孔にも、高い被覆率でタングステンを接続孔内に埋め込むことができる。その際、タングステンは酸化膜の表面にも堆積されるので、孔内を埋めている部分（接続プラグ）と配線部分が同時に形成できる。本実施例では、ＣＶＤ法によって形成された窒化チタン膜を上記バリヤ金属として使用した。
この工程で形成された埋込配線９は、メモリセルではワード線の母線として使用され、ある特定のワード線を選択するために用いられる。周辺回路では、上層の配線につなぐための中間配線として使用されるだけではなく、ＭＯＳＦＥＴ間を互いに接続する配線としても使用される。
次に、第６図に示したように、層間酸化膜１０を全面に形成し、ＣＭＰ法を用いて表面を平坦化した後、上記第１埋込配線９と同様に、タングステン膜からなる接続プラグ（図示せず）および第２埋込配線１１を形成し、さらに、層間酸化膜１２を形成して、表面を上記と同様に平坦化した。上記層間酸化膜１０、１２は、いずれも埋め込まれる金属がタングステンであることを考慮して、プラズマＣＶＤ法を用いて形成した。この第２埋込配線１１は、メモリセルでは、特定のビット線を選ぶためのセレクト線であり、周辺回路においては、上層の配線に接続ための中間配線として使用されるだけではなく、ＭＯＳＦＥＴ間を接続する配線としても使用される。本実施例では、第２埋め込み配線１１が直接拡散層に接するのではなく、第１埋込配線９を介してＭＯＳＦＥＴの拡散層に接触するようにした。
次に、第７図に示したように、ワード線４、ビット線７、第１、第２埋込配線９、１１には接触しない深さ約１．５μｍのコンタクト孔を形成し、このコンタクト孔を多結晶シリコン１３で埋めた。この多結晶シリコンは、キャパシタの下部電極と拡散層５の接続に用いられる。
ギガビット級のメモリでは、上記コンタクト孔の直径は約０．２μｍであるから、アスペクト比は７程度と大きくなる。しかし、このコンタクト孔はメモリセルのみに形成され、深さはすべて同じなので、異方性の高い従来のドライエッチ法を用いて形成できる。
また、ビット線７を形成する際に、拡散層とキャパシタ下部電極の間のコンタクト部にも、多結晶シリコンを予め埋め込んでおけば、コンタクト孔のアスペクト比を小さくすることができる。
次に、第８図に示したように、層間酸化膜１４を全面に形成した後、埋込配線９、１１にそれぞれ達するコンタクト孔を形成した。この層間酸化膜１４にはトレンチが形成されて、その内壁にトレンチキャパシタが作られるが、このトレンチの深さ、すなわち、層間酸化膜１０、１２、１４の膜厚は、ギガビット級のメモリの場合は、膜厚の合計は２μｍ程度とする必要がある。
このように膜厚の合計が大きいと、最上層の配線とのコンタクトを形成するのは容易ではないが、本発明では、上記のように、埋込配線９、１１に接続される配線の数は極めて少ないため、コンタクト孔の孔径は最小加工寸法よリ相当大きくてよい。たとえば、１ギガビットのメモリを形成した本実施例では、最小寸法は０．２μｍ以下であるが、この工程でのコンタクト孔の直径は０．５μｍと大きく、アスペクト比はあまり大きくないので、コンタクト孔の形成は容易であった。
次に、第９図に示したように、厚さがほぼ０．３μｍのタングステン膜１５をＣＶＤ法を用いて形成して、上記コンタクト孔をタングステンで埋めた。
第１０図に示したように、過酸化水素水を含むスラリーを研磨液として用いた周知のＣＭＰ法によって、層間酸化膜１４上に堆積されたタングステンを除去し、コンタクト孔の中のみにタングステン１５を残した。上記ＣＭＰ法は、下地の酸化膜１４に対して５０倍以上の選択比でタングステンを除去できるので、酸化膜１４をあまり削ることなしに、タングステンの研磨を行うことができた。
第１１図に示したように、膜厚ほぼ１μｍの層間酸化膜１６および直径０．５μｍのタングステンプラグ１７を同様にして形成した後、酸化膜１８を全面に形成して上記タングステンプラグ１７の上面を覆った。
上記層間酸化膜１４、１６の膜厚の合計はほぼ２μｍ、コンタクト孔の直径はほぼ０．５μｍであるから、アスペクト比はほぼ４であり、１回のタングステンの埋め込みによって、プラグを形成することができ、工程数を削減できた。
次に、第１２図に示したように、層間酸化膜１４、１６、１８を貫通し、上記多結晶シリコン１３の上端部を露出させるトレンチを形成した。このトレンチは、メモリセル領域のみに形成され、しかも、各トレンチの直径と深さは、それぞれ互いに同じなので、エッチング深さの制御は容易であり、エッチング時間の制御だけで、多結晶シリコン１３の表面を露出させることができた。
このトレンチのアスペクト比は７程度であるので、従来のドライエッチング法によって容易に形成できる。なお、層間酸化膜１４の下に、窒化膜をエッチングストッパ膜として形成しておくと、トレンチ加工の制御性が向上する。
第１３図に示したように、キャパシタの下部電極となる膜厚５０ｎｍの多結晶シリコン膜１９を全面に形成した。この多結晶シリコン膜１９は上記多結晶シリコン１３を介して、上記ＭＯＳＦＥＴの拡散層５と電気的に接続されている。
この多結晶シリコン膜１９表面に凹凸を形成した。このように、表面に凹凸を形成することによって、表面積を２倍以上にすることができ、蓄積容量を増加できた。なお、キャパシタの下部電極（蓄積電極）１９には、多結晶シリコン以外にも、タングステンや窒化チタンなどを使用することができ、さらには、ＢＳＴやＰＺＴなどの高誘電体膜や強誘電体膜をキャパシタ絶縁膜として使用した場合は、白金など貴金属が使用される。
次に、第１４図に示したように、上記多結晶シリコン膜１９のうち、上記トレンチ内に形成された部分を残し、他の部分はＣＭＰ法を用いて除去して、キャパシタ下部電極１９を各メモリセル毎に分離して形成した。
第１５図に示したように、上記キャパシタ下部電極１９の上に、キャパシタ絶縁膜２０およびプレート電極２１を積層して形成した。本実施例では、上記キャパシタ絶縁膜２０には、五酸化タンタル膜とシリコン酸化膜の積層膜を使用し、シリコン酸化膜厚に換算して、３ｎｍのキャパシタ絶縁膜を実現した。キャパシタ絶縁膜はこれに限ったものではなく、従来用いられたシリコン酸化膜とシリコン窒化膜の積層膜を用いることができ、また、白金など貴金属からなる下部電極を持ちいれば、強誘電体膜をキャパシタ絶縁膜として使うことも可能である。プレート電極２１としても、各種周知の導電性材料を使用できるが、本実施例では窒化チタン膜を使用した。キャパシタ絶縁膜としてシリコン酸化膜とシリコン窒化膜の積層膜を用いた場合は多結晶シリコン膜を、強誘電体膜を用いた場合はは白金を、それぞれ使用できる。
次に、第１６図に示したように、層間酸化膜２２を全面に形成した後、この層間酸化膜２２にコンタクト孔を形成して、上記プレート電極２１およびタングステンのプラグ１７の上端部を露出さた。このコンタクト孔内を金属で埋めてプラグ２３を形成した後、最上層の配線２４を周知の方法を用いて形成して、本実施例の半導体記憶装置を完成した。最上層の配線は密度が非常に小さいので、寸法も非常に大きくてもよく、緩やかな設計ルールを用いることができるので形成は容易である。
実施例２
第１７図は本発明の第２の実施例を示すメモリアレーの概念図である。第１７図に示したように、ワード線ＷＬ１〜ＷＬ６は、縦方向に規則的に配置され、ビット線ＢＬｌａ、ＢＬｌｂおよびビット線ＢＬ２ａ、ＢＬ２ｂは、それぞれ１組になってセンスアンプ１とセンスアンプ２に接続されている。
一つのビット線コンタクトＢＣ１（Ｏ）は、二つのメモリセルに接続された蓄積容量コンタクトＣＣ１、ＣＣ２（●）によって共有されている。
第１７図から明らかなように、ビット線コンタクト○を介して２つの蓄積容量コンタクト●の間を結ぶ直線（これはスイッチ用トランジスタのＭＯＳＦＥＴの活性領域を示す）は、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１ａ〜ＢＬ２ｂに対して傾いて配置されている。しかも、傾く方向が、隣接するメモリセル間で異なっている。そのため、各蓄積容量コンタクトＣＣ１、ＣＣ２（●）は、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１ａ〜ＢＬ２ｂの間の隙間にそれぞれ形成することができる。
本実施例では、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１ａ〜ＢＬ２ｂの上方に埋込配線が配置され、しかも、蓄積容量コンタクト形成部を確保するために、第１７図に示したように、点線で示したワード母線Ｗ１２、Ｗ３４、Ｗ５６が、ビット線コンタクトＢＣｌ１を挟む２本のワード線Ｗｌ１とＷｌ２、Ｗｌ３とＷｌ４、およびＷｌ５とＷｌ６に対して１本の割合で配置されている。
また、ビット線Ｂｌ１ａ〜Ｂｌ２ｂを選択するためのセレクト線Ｓ１〜Ｓ４は、ビット線Ｂｌ１ａ〜Ｂｌ２ｂとそれぞれ重なるように配置されている。これらのワード母線Ｗｌ１〜Ｗｌ４やセレクト線Ｓ１〜Ｓ４は、メモリセル上ではコンタクト領域を必要としないので、単に各配線パターンを配置するだけでよい。また、ワード線やビット線に対する本数の割合は本実施例に限られるものでなく、任意に設定できる。
第１８図は、第１７図に示した配置をさらに実際の配置に近い形で示した配置図である。ただし、理解を容易にするため、蓄積容量、プレート電極、配線および周辺回路などのパターンは、図示が省略されている。
また、第１８図では、活性領域が、ビット線Ｂｌ１ａ〜Ｂｌ２ｂやワード線ＷＬ１〜ＷＬ６に対して４５度の角度で配置された場合を示したが、４５度に限られるものではなく、ほかの角度であってもよい。
上記のように、ワード母線Ｗ１２、Ｗ３４、Ｗ５６は、ワード線２本に対して１本の割合でそれぞれ配置されているので、ワード母線Ｗ１２、Ｗ３４、Ｗ５６の幅はワード線ＷＬ１〜ＷＬ６の幅のほぼ２倍となり、緩いレイアウトルールで良い。しかも、上記のように、メモリセル上にはコンタクト領域が存在しないので、配線のみを配置するだけでよい。
一方、セレクト線Ｓ１、Ｓ２、Ｓ３、Ｓ４とビット線Ｂｌ１ａ〜Ｂｌ２ｂは、まったく同じ寸法にした。しかも、このセレクト線Ｓ１、Ｓ２、Ｓ３、Ｓ４もワード母線Ｗ１２、Ｗ３４、Ｗ５６と同様に、メモリセル上にはコンタクト領域が存在しないので、ビット線のような、線幅が拡がった領域は必要ない。そのため、ワード母線Ｗ１２、Ｗ３４、Ｗ５６およびセレクト線Ｓ１、Ｓ２、Ｓ３、Ｓ４は、いずれも規則性の高いパターンを配置することができ、ホトリソフラフィによるパターン形成は容易である。
さらに、パターンの規則性が高いために、位相シフト法に代表される、光の波長よりも小さなパターンを形成できる微細加工技術を適用するのも容易である。
実施例３
本実施例では、第１９図に示したように、一つのビット線コンタクトＢＣ１を共有する二つのメモリセルの蓄積容量コンタクトＣＣ１、ＣＣ２が、ワード母線Ｗ１２、Ｗ３４、Ｗ５６を軸にして鏡面対象となる位置に配置されている。この点が上記実施例２とは異なっているが、基本的なメモリ動作はまったく同じであり、本発明の特徴である埋込配線で作るワード母線やセレクト線の配置も、第２０図に示したように、同じであり、実施例２と同様の効果が得られた。
実施例４
本実施例のメモリセルは、第２１図に示したように、上記実施例２、３とはパターン配置が異なっている。しかし、製造方法は上記実施例２、３と共通であり、上記実施例１と同じ方法で形成できる。
本実施例のパターン配置の特徴は、特開平３−２１４６７０に記載されているように、互いに隣合うメモリセルの蓄積容量コンタクトの間にワード線が配置されている点にある。実施例２、３において示した配置では、互いに隣合う蓄積容量コンタクトの間には、ワード線が２本配置されていた。そのため、メモリセルには余分な面積が存在し、これが、メモリセル面積の縮小を妨げる要因となっていた。
しかし、第２１図に示したパターン配置にすると、ワード線２本分を配置するのに必要だった面積が、１本のワード線を配置できる面積で済むようになり、２０％程度の面積縮小ができる。
このようなパターン配置にすると、これまでのビット線配置では同じようなメモリ動作ができないので、特開平３−２１４６７０および上記実施例１〜３では二つのビット線がペアとなって一つのセンスアンプに接続されていたのを、第２１図に示したように、二つのビット線ＢＬ２ａ、ＢＬ１ｂを互いに交差させて、それぞれのセンスアンプ１、２に接続させるようにした。
このような配置にすることよって、メモリセルの面積を縮小できるが、上記実施例１〜３では、ワード線２本に１本の割合で配置していたワード母線Ｗｌ１〜Ｗｌ７を、第２２図に示したように、ワード線Ｗ１〜Ｗ７と同じ設計ルールで配置する必要がある。しかし、実施例１と同じ方法で容易に形成することができ、実用上問題はない。
実施例５
本実施例は、本発明をＤＲＡＭに適用した例であり、第２４図〜第３８図を用いて説明する。
本実施例のメモリセルの平面図を第２４図に、第２４図におけるＸ-Ｘ’断面構造および周辺回路のＭＩＳＦＥＴ部の断面構造を、第２５図の同一図面上に示した。メモリセルのレイアウトは従来と同様であり、ワード線５８がＹ方向に、データ線６０がＸ方向に設けられており、トレンチ型のキャパシタが、これらワード線とデータ線の上部に形成されている。
上記トレンチ型のキャパシタは、蓄積電極５２、キャパシタ絶縁膜５３およびプレート電極５４からなっている。上記蓄積電極５２はワード線５８とデータ線６０の間の隙間において、スイッチトランジスタの活性領域５７上に接続され、プレート電極５４は、メモリセル外で所定の電位に固定されている。さらに、トレンチ形状を有する上記蓄積電極５２は、周辺回路部の金属配線５０がその上に形成されている絶縁膜４９およびその上に積層して形成された絶縁膜５１を貫通して形成された深いトレンチの、内側側壁および底面上に形成されている。
次に、本実施例のＤＲＡＭの製造法を第２６図〜第３５図を用いて説明する。まず、第２６図に示したように、周知の選択酸化法を用いて、素子間分離のためのフィールド酸化膜３９を、シリコン基板３８上に形成した後、周知の方法によって、ＭＯＳＦＥＴを形成した。高濃度不純物領域４０、４１、ゲート電極４３およびゲート絶縁膜（図示せず）を有するＭＯＳＦＥＴをメモリセル内に、また高濃度不純物領域４２、ゲート電極４４およびゲート絶縁膜（図示せず）を有するＭＯＳＦＥＴを周辺回路に、それぞれ形成した。なお、隣接セルと共通のゲート電極４３はワード線５８（第２４図）として機能する。また、ＭＯＳＦＥＴの極性はｎチャネル、ｐチャネル何れでもよい。
第２７図に示したように、ボロンとリンを含んだシリコン酸化膜４５を周知のＣＶＤ法を用いて形成し、８００℃程度の温度でアニールを行って上記シリコン酸化膜４５表面をなだらかにした。なお、上記シリコン酸化膜４５としては、ボロンやリンが添加されたものではなく、ノンドープのシリコン酸化膜を用いてもよい。
次に、周知のホトリソグラフィとドライエッチングによって、上記シリコン酸化膜４５に開口部５９（第２４図）を形成し、データ線６０（第２４図）となる厚さ１００ｎｍ程度の配線４６を周知の方法を用いて形成した。なお、配線４６の材料としてはタングステン等の高融点金属膜が好ましいが、タングステン等の高融点金属のシリサイド膜と多結晶シリコン膜の複合膜を用いても支障はない。タングステン等の高融点金属を用いた場合は、シリコン基板との反応を防止する目的で、チタンナイトライド等のバリヤメタル膜を高融点金属膜の下に設けることが好ましい。また、シリコン酸化膜４５の下に、不純物拡散防止のためのノンドープのシリコン酸化膜を形成しておくことが望ましい。
第２８図に示したように、厚さがほぼ２００ｎｍのシリコン酸化膜４７を周知のＴＥＯＳ（Tetraethoxysilane；Si(OC2H5)4）ガスを用いた周知のＣＶＤ法を用いて、４００℃程度の温度で形成した。次に、スイッチトランジスタのソースまたはドレインとなる高濃度不純物領域４０上のシリコン酸化膜４５、４７の所定部分を除去して、開口部５１（第２４図）を形成した。不純物が高濃度に添加された厚さ２００ｎｍ程度の多結晶シリコン膜を周知のＬＰＣＶＤ法によって形成した後、全面異方性のドライエッチングによるエッチバックを行って、上記多結晶シリコン膜を、上記開口部５１内のみに残し、他の部分は除去して、上記開口部５１を充填するシリコンプラグ４８を形成した。なお、本実施例では、高濃度不純物領域４０上に直接シリコンプラグ４８を形成したが、周知の多結晶シリコン膜のパッドを、用いれば、ゲート電極４３とシリコンプラグ４８を自己整合で絶縁することもでき、メモリセル面積の縮小に効果的である。
第２９図に示したように、厚さがほぼ２００ｎｍのシリコン酸化膜４９を周知のＴＥＯＳガスを用いたＣＶＤ法により、ほぼ４００℃の温度で形成し、シリコン酸化膜４５、４７、４９を貫通するコンタクトホールを周知の方法を用いて形成して、周辺回路部の高濃度不純物領域４２の表面を露出させた。次に、厚さ２００ｎｍのタングステン膜を周知のスパッタ法もしくはＣＶＤ法を用いて形成し、所定の形状にパターニングして周辺回路部の金属配線５０を形成した。シリコン酸化膜４９の表面を周知のＣＭＰ法を用いて平坦化してもよく、この場合は、上記コンタクトホールを埋めるプラグを用いるとよい。また、本実施例では金属配線５０の材料としてはタングステンを用いたが、チタンナイトライド等他の高融点金属を用いてもよい。さらに、キャパシタの製造工程を低温化すれば、高融点金属のみではなく、アルミニウムなどの低抵抗金属を用いることができる。
第３０図に示したように、厚さ０．５〜１μｍ程度のシリコン酸化膜５１を、周知のＴＥＯＳガスを用いたＣＶＤ法によって４００℃程度の温度で形成し、周知のＣＭＰ法を用いて表面を平坦化した。次に、周知のホトリソグラフィとドライエッチングを用いて、上記シリコン酸化膜４９、５１に、シリコンプラグ４８に達するトレンチ（開口部）６２を形成した。なお、この際、窒化シリコン膜のように、シリコン酸化膜よりエッチング速度が小さい絶縁膜を、エッチングストッパとしてシリコン酸化膜４９の下に形成しておけば、上記トレンチ６２の形成は極めて容易である。
第３１図に示したように、高濃度の不純物がドープされた厚さ５０ｎｍの多結晶シリコン膜６３を、周知のＬＰＣＶＤ法を用いて形成した。この際、上記トレンチの低部においてシリコンプラグ４８と多結晶シリコン膜６３が接続される。
次に、厚さがほぼ１μｍのホトレジスト膜を全面に塗布した後、異方性ドライエッチングによるエッチバックを行って、上記トレンチ内のみにホトレジスト６４を残し、他の部分は除去した。
第３２図に示したように、上記ホトレジスト６４をマスクとして用い、上記多結晶シリコン膜６３の内、上記トレンチ内以外の部分上に形成された部分をドライエッチングして除去して、キャパシタの蓄積電極５２を上記トレンチの内壁上に形成した。
第３３図に示したように、上記ホトレジスト５４を除去した後、五酸化タンタル（Ｔａ2Ｏ5）からなるキャパシタ絶縁膜５３をＣＶＤ法を用いて形成した。このキャパシタ絶縁膜５３のシリコン酸化膜換算膜厚は、１ギガビットクラスの大容量ダイナミックＲＡＭの場合は３ｎｍ以下にすることが好ましい。なお、本実施例では蓄積電極５２としては多結晶シリコン膜を用いたが、タングステンやチタンナイトライド膜など高融点金属膜を用いることもできる。この場合は多結晶シリコン膜のように、表面にの自然酸化膜が形成されることはないので、キャパシタ絶縁膜の酸化膜換算膜厚を薄くすることができる。また、キャパシタ絶縁膜の材料としてはシリコンナイトライド系の絶縁膜の他、ＳｒＴｉＯ3膜や（Ｂａ，Ｓｒ）ＴｉＯ3等の周知の高誘電体絶縁膜やＰＺＴ膜のような周知の強誘電体絶縁膜を用いることもできる。
第３４図に示したように、厚さがほぼ５０ｎｍのタングステン膜からなるプレート電極５４を、段差被覆性がすぐれたＣＶＤ法を用いて形成した。
最後に、層間絶縁膜として厚さがほぼ４００ｎｍのシリコン酸化５５を形成し、周辺回路部の金属配線５０上の層間絶縁膜５５にスルーホールを形成した後、周知の方法を用いて金属配線５６を形成して、第２５図に示した半導体集積回路装置が完成した。なお、金属配線５６はアルミニウムなどの低抵抗金属が好ましく、第３５図のようメモリセルアレー内配線として用いることができるため、データ線に接続する信号線や、主ワード線として用いることができる。また、金属配線５６を形成する際に、層間絶縁膜５５の表面を平坦化するために、周知のプラグ技術やＣＭＰ法を適用することもできる。
第３５図は、上記第２５図よりもトレンチの深さを大きくして、キャパシタの高さを大きくした例を示すものである。この場合は金属配線５０の膜厚を第２５図の場合の２倍にしたが、その上に形成されるシリコン酸化膜５１の膜厚も厚くしても、トレンチの深さを約２倍に深くすることができ、その結果、蓄積電極の高さおよび得られる蓄積電荷量も約２倍になった。
なお、第２５図〜第３５では、金属配線５０がその上に形成されている層間絶縁膜であるシリコン酸化膜４９の表面が平坦化されているが、第３６図に示すように、表面が平坦ではないシリコン酸化膜６５の上に金属配線５０を形成してもよい。この場合も、第３６図から明らかなように、シリコン酸化膜６５の上面が、キャパシタが形成されている位置に延在して、蓄積電極５２の側面に接しているため、上記金属配線５０がその上に形成されたシリコン酸化膜４９の表面が平坦である場合（第３５図）と同じ効果が得られる。
さらに、上記金属配線５０は、周辺回路部における第１層目の配線層であるが、第３７図に示したように、二つの金属配線６６、６７を積層して用いてもよく、配線層をさらにその上に形成してもよい。
本実施例によれば、複数の配線層の上面をキャパシタの位置に延在させることができるので、トレンチの深さを極めて深くすることができ、キャパシタの電極面積が極めて大きいトレンチ型のキャパシタが形成できる。
また、本実施例では、金属配線５０は周辺回路部のＭＯＳＦＥＴのソースもしくはトレインに接続された信号線であるが、一定の電位を供給するための電源線であってもよく、また、メモリセルアレー領域と周辺回路領域の標高差を緩和するためのダミーパターンとして、フローティングであってもよい。
上記説明から明らかなように、本実施例によれば、高さが大きい立体構造のキャパシタを形成することができ、メモリセルアレー領域と周辺回路領域に大きな標高差が生じても、各領域および両領域をまたがる領域に、それぞれ微細な配線を形成できるので、集積密度の高い半導体集積回路装置を形成できる。
実施例６
本実施例は、上記実施例５において、銅のようにドライエッチングが困難な材料を金属配線材料として用いた例であり、第３８図〜第４７図を用いて本実施例を説明する。
第３８図は、本実施例のＤＲＡＭにおけるメモリセルおよび周辺回路のＭＯＳＦＥＴ部の断面構造を示す図である。第３８図から明らかなように、金属配線７１は高濃度不純物領域４３上に形成された金属プラグ６８に接続され、シリコン酸化膜７０内に埋め込まれて形成されている。
このような構造のＤＲＡＭを下記のように形成した。
まず、実施例５の第２６図〜第２８図に示した方法と同様な方法を用いて、第３９図に示した構造を形成した。次に、第４０図に示したように、シリコン酸化膜６９を形成した後、シリコン酸化膜４５、４７、６９を貫通する接続孔を周知の方法を用いて形成し高濃度不純物領域４２の表面を露出させた。タングステン膜を全面に形成した後、全面ドライエッチングを行って、上記タングステン膜のうち、上記接続孔内に形成された部分を残し、他の部分は除去して、タングステンからなる金属プラグ６８を形成した。
第４１図に示したように、厚さ４００ｎｍのシリコン酸化膜７０を形成し、周知のホトリソグラフィと異方性ドライエッチングを用いて、上記シリコン酸化膜７０に開口部を形成した。なお、上記異方性ドライエッチングを行う際に、低温で形成されたシリコンナイトライド膜を、エッチングストッパ膜として上記をシリコン酸化膜７０の下に配置しておくと、エッチング裕度が大きくなり、高い精度で接続孔を形成できた。
次に、厚さ５００ｎｍの銅膜を形成した後、ＣＭＰ法を用いて、シリコン酸化膜７０の表面が露出するまで上記銅膜の表面を研磨して平坦にして、上記開口部内のみに銅膜７１を残し、銅膜７１がシリコン酸化膜７０内に埋め込まれた構造を形成した。なお、上記銅膜の形成方法としては、段差被覆性に優れたＣＶＤ法を用いた。
次に、第４２図に示したように、厚さ１００ｎｍのシリコン酸化膜７２を周知のＣＶＤ法を用いて形成した後、周知のホトリソグラフィと異方性ドライエッチングを用いて、シリコン酸化膜６９、７０、７２を貫通し、シリコンプラグ４８に達するトレンチ７４を形成した。
以下、第４３図〜第４７図に示した工程に従って処理を行なったが、この工程は、上記実施例５における第３１図〜第３５図に示した工程と同様なので、詳細な説明は省略した。ただし、本実施例ではプレート電極７３の表面が平坦化されており、この点が上記実施例５と異なっている。
本実施例によれば、キャパシタの側面に形成される周辺回路部の配線層として低抵抗の銅が用いられているので、高速動作が可能である。なお、本実施例をメモリとロジックが混在したオンチップＬＳＩに適用することによって、キャパシタが形成されている絶縁膜の位置にロジック部の配線層を形成することができる。
実施例７
本実施例は実施例５もしくは実施例６におけるＤＲＡＭにおいて、金属配線の膜厚をさらに厚くした例であり、第４８図〜第５６図を用いて説明する。第４８図は本実施例によるＤＲＡＭのメモリセルおよび周辺回路のＭＩＳＦＥＴ部の断面構造図である。第４８図に示したように、本実施例では、金属配線７７はシリコン酸化膜７５、７６内に埋め込まれ、金属配線７７の上面はキャパシタの上端部より高い。
このようなＤＲＡＭの製造方法を、第４９図〜第５６図を用いて説明する。まず、上記実施例６の第３９図および第４０図と同様に処理して、第４９図に示す構造を形成した。
次に、第５０図に示したように、厚さ３００ｎｍのシリコン酸化膜７５を形成し、周知ホトリソグラフィとドライエッチングを用いて、シリコン酸化膜６９、７５を貫通するトレンチ７８をを形成し、シリコンプラグ４８の上面を露出させた。
以下、第５１図〜第５４図に示した工程に従ってキャパシタを形成したが、この工程は、上記実施例５における第３１図〜第３４図に示した工程と同様であるので、詳細な説明は省略する。
次に、第５５図に示したように、厚さ４００ｎｍのシリコン酸化膜７９を形成した後、ホトリソグラフィとドライエッチングを用いて、シリコン酸膜７５、７９に金属プラグ６８に達する開口部を形成した。タングステン、アルミニウムまたは銅等の金属材料膜を全面形成した後、異方性エッチングによる周知のエッチバックを行なって、上記金属膜を、上記開口部内のみに残し、他の部分上からは除去して周辺回路部の金属配線８０を形成した。
最後に、第５６図に示したように、例えば厚さがほぼ４００ｎｍのシリコン酸化膜からなる層間絶縁膜５５を形成した後、上記金属配線８０の表面に達するスルーホールを上記層間絶縁膜５５に形成した。さらに、金属配線５６を周知の方法を用いて形成し、半導体集積回路装置が完成した。
本実施例によれば、周辺回路部の金属配線の膜厚を上記実施例５、６より厚くできるため、周辺回路における配線の抵抗値を下げることができ、動作速度がさらに向上した。
実施例８
本実施例は、立体構造の王冠型とトレンチ型を組み合わせた構造を有するキャパシタを、ＤＲＡＭのメモリセルに形成した例であり、第５７図〜第６５図を用いて本実施例を説明する。
第５７図は本実施例によるＤＲＡＭの、メモリセルおよび周辺回部におけるＭＩＳＦＥＴ部の断面構造を示す図である。第５７図から明らかなように、周辺回路部に形成された金属配線８６は、シリコン酸化膜８５内に埋め込まれており、その下に形成されたシリコン酸化膜８１の上面は、周辺回路部からメモリセル部に延在して、キャパシタの側部に接している。
次に、第５８図〜第６５図を用いて本実施例の製造方法を説明する。まず、第５８図に示した構造を形成したが、これまでの工程は、上記実施例５の第２８図までの工程と同様であるので、説明は省略する。
第５９図に示したように、シリコン酸化膜８１を形成した後、シリコン酸化膜４５、４７、８１を貫通する接続孔を形成して、高濃度不純物領域４２の表面を露出させた。タングステン膜を全面に形成した後、全面異方性エッチングによるエッチバックを行なって、上記タングステン膜を、上記接続孔内のみに残し、他の部分上からは除去して、タングステンからなる金属プラグ８２を形成し、さらに厚さ４００ｎｍのシリコン酸化膜８９を全面に形成した。なお、シリコン酸化膜８１の代わりにシリコンナイトライド膜を用いてもよい。
第６０図に示したように、キャパシタの蓄積電極５２が形成される領域のシリコン酸化膜８１、８９に、周知のホトリソグラフィとドライエッチングを用いて、シリコンプラグ４８に達するトレンチを形成し、不純物が高濃度に添加された厚さ５０ｎｍの多結晶シリコン膜５３を、周知のＬＰＣＶＤ法を用いて形成した。これにより、トレンチの底部において、シリコンプラグ４８は多結晶シリコン膜６３に接続された。
次に、第６１図に示したように、ボロンとリンを含むシリコン酸化膜９０を周知のＣＶＤ法で形成し、所望のアニールを行なった後、全面異方性ドライエッチングによるエッチバックを行なって、上記シリコン酸化膜９０を上記トレンチ内のみに残し、他の部分上からは除去した。さらに、上記シリコン酸化膜９０をエッチングのマスクとして用いて、多結晶シリコン膜６３の露出された部分をドライエッチングして除去した。その結果、キャパシタの蓄積電極５２がトレンチ内に形成された。
次に、第６２図に示したように、上記トレンチ内に残ったシリコン酸化膜９０、および金属プラグ８２上のシリコン酸化膜８９を、フッ酸水溶液を用いたウェットエッチングによって除去し、金属プラグ８２の表面を露出させた。ここでトレンチ内に埋め込んだシリコン酸化膜９０は、ボロンとリンを含んでいるため、シリコン酸化膜８９よりフッ酸水溶液でのエッチング速度が速い。そのため、膜厚が厚いにもかかわらず、トレンチ内の酸化膜９０は完全に除去された。なお、上記ウェットエッチングでのオーバーエッチングを防止するために、シリコン酸化膜８９の下に、低温で形成したシリコンナイトライド等のエッチングストッパを設けることが好ましい。
所定の洗浄を行なった後、第６３図に示したように、五酸化タンタル膜からなるキャパシタ絶縁膜８３を形成した後、厚さがほぼ５０ｎｍののタングステン膜またはチタンナイトライド膜を形成し、ホトリソグラフィとドライエッチングによって不要部分を除去してプレート電極８４を形成した。さらに厚さ８００ｎｍの厚いシリコン酸化膜８５を形成して、表面を平坦化した。
次に実施例６、第４２図と同様に処理して金属配線８６を形成して、第６４図に示した構造を形成した。
最後に、厚さ４００ｎｍ程度のシリコン酸化膜等の層間絶縁膜５５を形成し、周辺回路部の金属配線８６上の層間絶縁膜８５にスルーホールを形成した後、金属配線５６を形成して第６５図に示した半導体集積回路装置が完成した。
本実施例によれば、メモリセル内に形成されたキャパシタの蓄積電極５２が王冠状であるため、内壁と外壁の両者を蓄積電極として利用でき、極めて大きな蓄積容量が得られ、ソフトエラー耐性に優れた高集積の半導体集積回路装置が形成できた。
実施例９
本実施例は、王冠型とトレンチ型を組み合わせたキャパシタを有するＤＲＡＭメモリの他の例である。第６６図〜第７２図を用いて本実施例を説明する。
第６６図は本実施例のＤＲＡＭのメモリセルおよび周辺回路のＭＩＳＦＥＴ部の断面構造を示した図である。第６６図に示したように、金属配線５０はシリコン酸化膜４９に形成された開口部内に形成されている。メモリセルのキャパシタは、シリコン酸化膜４９、９２に接している部分がトレンチ型、シリコン酸化膜５５に接している部分が王冠型となっている。従って、金属配線５０が形成されているシリコン酸化膜４９の上面は、メモリセル領域に延在してキャパシタの側部に接している。
次に、第６７図〜第７２図を用いて本ＤＲＡＭセルの製造方法説明する。
まず、実施例５の第３０図までの工程と同様な工程に従って、第６７図に示した構造を形成した。次に、第６８図に示したように、厚さ４００ｎｍのシリコン酸化膜９２を形成し、周知のＣＭＰ法を用いて表面を平坦化した後、周知のホトリソグラフィとドライエッチングを用いて、キャパシタの蓄積電極９３が形成される部分のシリコン酸化膜４９、９２に、シリコンプラグ４８に達するトレンチを形成した。
次に、不純物が高濃度にドープされた厚さ５０ｎｍの多結晶シリコン膜６３を、周知のＬＰＣＶＤ法によって形成した。これにより、シリコンプラグ４８が、トレンチの底部において多結晶シリコン膜６３に接続された。
厚さ１μｍのホトレジストを塗布し、周知の全面異方性ドライエッチングを行なって、第６９図に示したように、トレンチ内のみにホトレジスト６４を残し、他の部分上からは除去した。
次に、上記ホトレジスト６４をマスクにして、上記多結晶シリコン膜６３の露出された部分をドライエッチングによって除去し、トレンチの内壁上にキャパシタの蓄積電極５２を形成した。
上記ホトレジスト６４を除去して所定の洗浄を行なった後、フッ酸水溶液を用いて上記シリコン酸化膜９２を厚さ２００ｎｍだけエッチした。これにより、第７０図に示したように、上記蓄積電極５２の上部が上方に突出された。
第７１図に示したように、二酸化シリコンより比誘電率が大きい誘電体（本実施例では五酸化タンタルを使用した）からなるキャパシタ絶縁膜９３を形成し、厚さがほぼ５０ｎｍのタングステンまたはチタンナイトライドなどからなるプレート電極９４を周知の方法を用いて形成した。なお、キャパシタ絶縁膜９３およびプレート電極９４の形成方法としては、段差被覆性の良いＣＶＤ法を用いた。
最後に、厚さがほぼ４００ｎｍのシリコン酸化膜からなる層間絶縁膜５５を形成し、周辺回路部の金属配線５０上の層間絶縁膜５５にスルーホールを形成した後、金属配線５６を形成して第７２図に示した本発明の半導体集積回路装置が完成した。
第７２図から明らかなように、本実施例によれば、メモリセル内に形成されたキャパシタの蓄積電極５２の上部では、内壁上のみではなく、外壁上にもキャパシタ絶縁膜９３およびプレート電極９４が形成されて、この部分では王冠型キャパシタが形成されている。したがって、トレンチの内壁のみをキャパシタとして用いたトレンチ型キャパシタよりも、大きな蓄積容量が得られ、ソフトエラー耐性に優れた高集積の半導体集積回路装置が形成された。
実施例１０
第７６図〜第８８図を用いて本発明によるＤＲＡＭの一実施例を説明する。第７６図は本実施例メモリセルおよび周辺回路のＭＯＳＦＥＴ部の断面構造を同一図面上に示した図であり、第７７図は上記メモリセルの平面配置を示す図である。第７６図のメモリセル部分は、第７７図におけるＸ−Ｘ’断面の一部を表わす。
第７６図から明らかなように、メモリセル内のＭＯＳＦＥＴは、ゲート絶縁膜２０３、ゲート電極２０４、ソース・ドレインである高濃度ｎ型不純物領域２０６、２０７からなり、周辺回路内のＭＯＳＦＥＴは、ゲート絶縁膜２０３、ゲート電極２０５、ソース・ドレインである高濃度ｎ型不純物領域２０８からなっている。メモリセル内のＭＯＳＦＥＴの高濃度ｎ型不純物領域２０６にはデータ線として配線電極２１０が接続され、さらにその上方には王冠型キャパシタが設けられている。
この王冠型キャパシタは、周辺回路領域の金属配線２１５が形成されている層間絶縁膜であるシリコン酸化膜２１４、２１６が除去された領域に形成されており、蓄積電極２１７がシリコンプラグ２１３を介して高濃度ｎ型不純物領域２０７に接続されている。蓄積電極２１７の上にはキャパシタ絶縁膜２１８が形成され、さらにシリコン酸化膜２１４、２１６が除去された領域にキャパシタのプレート電極２１９が埋め込まれて王冠型のキャパシタが形成されている。
第７７図では、隣接するメモリセルの位置関係を明確にするために、複数個のメモリセルが配置された図を示した。第７７図で、ワード線２２３はＹ方向に、データ線２２５はＸ方向に、それぞれ配置されており、王冠型のキャパシタ２１７がこれらワード線２２３とデータ線２２５の上部に形成されている。さらにこれらのワード線２２３とデータ線２２５の間の隙間の活性領域２２２上には、上記キャパシタが開口部２２６を介して接続されている。
第７８図〜第８８図を用いて本実施例をさらに詳しく説明する。まず、第７８図に示したように、周知選択酸化法（ＬＯＣＯＳ技術）を用いて、シリコン基板２０１上にフィールド酸化膜２０２を形成した後、活性領域上にＭＯＳＦＥＴを形成する。なお、本実施例ではｎチャネルＭＯＳＦＥＴを形成したが、ｐチャネルＭＯＳＦＥＴであってもよい。また、ホットキャリアによる素子劣化を低減するため、周知のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を用いることもできる。さらに周知の自己整合コンタクトを用いるために、ゲート電極２０４の側壁や上部にシリコンナイトライド等のような絶縁膜を形成してもよい。
次に、ボロンとリンを含んだシリコン酸化膜２０９を周知のＣＶＤ法によって形成した後、８００℃程度の温度のアニールを行なって、シリコン酸化膜２０９表面をなだらかにした。なお、シリコン酸化膜２０９にはボロンやリンを添加したものを用いずノンドープのシリコン酸化膜を用い、他の方法で平坦にしてもよい。また、シリコン酸化膜の表面を平坦にしなくても後の工程に支障はない。
ホトリソグラフィとドライエッチングにより開口部２２４（第７７図）をシリコン酸化膜２０９に形成し、データ線２２５（第７７図）となる厚さ１００ｎｍ程度の配線電極２１０を形成し、ホトリソグラフィとドライエッチングによって、所定の形状にパターニングした。なお、配線電極２１０の材料としてはタングステン等の高融点金属のシリサイド膜と多結晶シリコン膜の複合膜、もしくはタングステン等の高融点金属膜を用いることができる。また、タングステン等の高融点金属を用いる場合はシリコン基板との反応を防止する目的でチタンナイトライド等のバリヤメタル膜を下層に設けることが好ましい。また、シリコン酸化膜２０９の下には、不純物拡散防止のためのノンドープのシリコン酸化膜を設けておくことが好ましい。
厚さがほぼ２００ｎｍの、ボロンとリンを含んだシリコン酸化膜２１１をＣＶＤ法により形成し、８００℃程度の温度でアニールを行なって表面をなだらかにした。次に、厚さ１００ｎｍ程度のシリコンナイトライド膜２１２をＬＰＣＶＤ法により形成し、ＭＯＳＦＥＴのソースもしくはドレインとなる高濃度不純物領域２０７上のシリコンナイトライド膜２１２およびシリコン酸化膜２０９、２１１に、周知のホトリソグラフィとドライエッチングによって開口部２２６（第７７図）を形成し、不純物が高濃度に添加された厚さほぼ２００ｎｍの多結晶シリコン膜をＬＰＣＶＤ法によりに形成し、全面異方性ドライエッチングによるエッチバックを行なって上記多結晶シリコン膜を上記開口部２２６内のみに残し、第７９図に示したように、シリコンプラグ２１３を形成した。なお、本実施例では、ホトリソグラフィを用いて周辺回路領域上のシリコンナイトライド膜２１２を除去したが、シリコンナイトライド膜２１２を周辺回路領域に残したままでもよい。また、本実施例では高濃度不純物領域２０８上にシリコンプラグ２１３を直接形成したが、周知の多結晶シリコン膜のパッドを用いれば、ゲート電極２０４とシリコンプラグ２１３を自己整合で絶縁することもでき、メモリセル面積の縮小に効果的である。
次に、第８０図に示したように、厚さがほぼ２００ｎｍのシリコン酸化膜２１４を、ＴＥＯＳガスを用いた周知のＣＶＤ法によってほぼ４００℃で形成し、周辺回路部の高濃度不純物領域２０８上のシリコン酸化膜２０９、２１１、２１４をエッチングして除去し、コンタクトホールを形成した。厚さがほぼ２００ｎｍのタングステン膜を、周知のスパッタ法もしくはＣＶＤ法を用いて形成し、周知のホトリソグラフィとドライエッチングによって周辺回路部の金属配線２１５を形成した。ここで、シリコン酸化膜２１４の表面を周知のＣＭＰ法を用いて平坦化してもよい。この場合は上記コンタクトホール内にプラグを形成してもよい。また、本実施例では金属配線２１５の材料にはタングステンを用いたが、この場合は、チタンナイトライド等のバリヤメタル膜を下に設けると良い。さらに、以降のキャパシタの製造工程を低温化すれば、アルミニウムなどの低抵抗金属を用いることもできる。
第８１図に示したように、厚さ０．３〜１μｍのシリコン酸化膜２１６をＴＥＯＳガスを用いたＣＶＤ法を用いて、ほぼ４００℃で形成し、ＣＭＰ法を用いて表面を平坦化した。
次に、第８２図に示したように、周知のホトリソグラフィとドライエッチングを用いて、キャパシタの蓄積電極が形成される部分のシリコン酸化膜２１４、２１６に、シリコンプラグ２１３に達するトレンチ２２７を形成した。なお、この際、シリコンナイトライド膜２１２を、エッチングストッパとしてシリコン酸化膜２１４の下に設けておくことが好ましい。
第８３図に示したように、不純物が高濃度に添加された厚さ２０〜１００ｎｍの多結晶シリコン膜２２８を、周知の減圧ＣＶＤ（ＬＰＣＶＤ）法によって形成した。この際、上記トレンチの底部において、上記シリコンプラグ２１３と多結晶シリコン膜２２８が接続された。次に、厚さ１μｍのホトレジスト膜を塗布した後、全面異方性ドライエッチングによるエッチバックを行なって、ホトレジスト膜２２９をトレンチ内のみに残し、他の部分は除去した。なお、上記ドライエッチングを制御して、トレンチ内に残ったホトレジスト膜２２９の上面の位置は、シリコン酸化膜２１６の上面からほぼ０．２μｍ下になるようにした。
次に、上記ホトレジスト膜２２９をマスクにして、上記多結晶シリコン膜２２８の露出された部分をドライエッチングして除去し、第８４図に示したように、トレンチの内壁上にキャパシタの蓄積電極２１７を形成した。
上記ホトレジスト膜２２９を除去し、所定の洗浄を行なった後、フッ酸水溶液を用いて、シリコン酸化膜２１６およびその下のシリコン酸化膜２１４をエッチして除去し、第８５図に示したように、王冠型の蓄積電極２１７の内面および側面を露出させた。この際、ホトリソグラフィを用い、上記シリコン酸化膜２１６、２１４のうち、メモリセルアレー領域に形成された部分はエッチして除去し、周辺回路領域に形成された部分はエッチされずに残るようにした。なお、上記ウェットエッチングの際に、少なくともメモリセルアレー領域のシリコン酸化膜２１４の下に、シリコンナイトライド膜２１２があるため、その下の部分がオーバーエッチングされる恐れはない。
第８６図に示したように、五酸化タンタル（Ｔａ2Ｏ5）膜など、シリコン酸化膜より比誘電率の大きな誘電体からなるキャパシタ誘電体膜２１８を形成した。キャパシタ誘電体膜２１８の形成方法としては、段差被覆性の良いＣＶＤ法を用いた。さらに、キャパシタ誘電体膜２１８のシリコン酸化膜換算膜厚は、１ギガビットクラスの大容量ＤＲＡＭでは３ｎｍ以下にすることが好ましい。なお、本実施例では蓄積電極２１７に多結晶シリコン膜を用いたが、タングステンやチタンナイトライド膜の様な高融点金属膜を用いることもでき、その場合は多結晶シリコン膜表面に存在する自然酸化膜の影響を排除することができるので、キャパシタ誘電体膜のシリコン酸化膜換算膜厚を薄くすることができる。また、キャパシタ誘電体膜の材料としてはシリコンナイトライド膜とシリコン酸化膜の複合膜の他、ＳｒＴｉＯ3膜や（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）のような高誘電体膜、さらにはＰＺＴ膜のような強誘電体膜を用いることもできる。
厚さがほぼ３００ｎｍの厚いタングステン膜を全面に形成した後、ＣＭＰ法によって研磨して、第８７図に示したように、上記シリコン酸化膜２１３、２１６が除去された領域のみに上記タングステン膜を残し、プレート電極２１９を形成した。なお、本実施例では、ＣＭＰ法を用いてプレート電極２１９を形成したが、上記タングステン膜２１９を形成した後、ホトレジスト膜を形成し、全面ドライエッチバックを行なってもよい。また、プレート電極２１８の形成方法としては、段差被覆性の良いＣＶＤ法が好ましい。
層間絶縁膜として厚さが約２００ｎｍのシリコン酸化膜２２０を形成し、周辺回路部の金属配線２１５上のシリコン酸化膜２１６、２２０を貫通するスルーホールを形成した後、周知の方法を用いて金属配線２２１を形成して、第８８図に示した本発明の半導体記憶装置が完成した。
上記説明から明らかなように、本実施例における半導体記憶装置の製造方法では、半導体基板の主面上に設けられた絶縁膜を平坦化した後、メモリアレー部における絶縁膜の所定部分を選択的に除去し、除去された部分内に上記キャパシタが形成される。
なお、金属配線２２１としてはアルミニウムなどの低抵抗金属が好ましく、第８８図に示したようメモリセルアレー内配線として用いることができるため、データ線に接続する信号線や、ワード母線として用いることができる。また、金属配線２２１を形成する際に、層間絶縁膜を平坦化するために、周知プラグ技術やＣＭＰ法を適用することもできる。
なお、本実施例における金属配線２１５は、周辺回路部の第１層目の配線層であるが、メモリセルのデータ線として用いた配線電極２１０を周辺回路領域の第１層目の配線層として用いてもよい。
さらに、本実施例の蓄積電極２１７として用いた多結晶シリコン膜の表面を凹凸形状にして蓄積電極２１の表面積を増加させ、蓄積容量をさらに大きくすることもできる。
本実施例によれば、プレート電極２１９は、シリコン酸化膜２１６、２１４が除去された領域に埋め込まれるため、プレート電極２１９を形成するための余分なホトリソグラフィ工程は必要なく、所要マスク枚数の増加なしに蓄積容量の大きなＤＲＡＭが得られる。また、本実施例では金属配線２２１は周辺回路部のＭＯＳＦＥＴのソースもしくはトレインに接続された信号線であるが、一定の電位を供給するための電源線であってもよく、また、メモリセルアレー領域と周辺回路領域の標高差を緩和するためのダミーパターンとして、フローティングであってもよい。
実施例１１
本実施例は、上記実施例１０に示したＤＲＡＭにおいて、複数の配線層を周辺回路領域に形成した例である。第８９図は、本実施例のＤＲＡＭのメモリセル群およびそれに隣接する周辺回路領域のＭＯＳＦＥＴ部の断面図である。
第８９図に示したように、周辺回路領域の金属配線２１５上には、層間絶縁膜として厚さ約０．３μｍのシリコン酸化膜２３１が形成され、さらにその上には厚さ約０．３μｍの金属配線２３２が形成されている。この金属配線２３２は、上記シリコン酸化膜２３１に形成された開口部を介して金属配線２１５に接続されている。さらに、上記金属配線２３２の上には、層間絶縁膜として厚さ約０．３μｍのシリコン酸化膜２３３が形成され、さらにその上には厚さ約２００ｎｍのシリコン酸化膜２３７が形成されており、このシリコン酸化膜２３７の上部に形成された金属配線２３８が、上記シリコン酸化膜２３３、２３７を貫通する開口部を介して金属配線２３２に接続されている。また、メモリセル上の王冠型キャパシタは、シリコン酸化膜２１４、２３１、２３３が除去されて形成された深い凹部内に形成されており、王冠形状の蓄積電極２３４の高さは約１μｍと高く、キャパシタのプレート電極２３６は上記凹部内に埋め込まれて形成されている。
本実施例によれば、０．１５平方ミクロンのメモリセル面積でも電荷蓄積用のキャパシタの蓄積容量を約５０ｆＦに大きくすることができ、Ｓ／Ｎ比が高く、ソフトエラー耐性の大きな動作安定性に優れたダイナミックＲＡＭ装置が得られた。しかし、本実施例において、さらに配線層の数を増加させて、王冠型の蓄積電極２３４の高さをさらに高くし、蓄積容量をさらに大きくできることはいうまでもない。
実施例１２
第９０図は本実施例のＤＲＡＭの断面図である。第９０図にに示したように、王冠型キャパシタのプレート電極２４１は、蓄積電極２１７の内側側面のすべておよび外側側面の一部（上部）を覆っている。本実施例のＤＲＡＭの製造方法の特徴は、上記実施例１０、第８５図に示した工程において、メモリセルアレー領域のシリコン酸化膜２１４、２１６を除去する際に、シリコン酸化膜２１９（第９０図では２３９）のエッチングを途中で止め、第９０図に示したように、蓄積電極２１７の外側では、膜厚が薄くなったシリコン酸化膜２３９が残るようにした点である。製造方法のその他の点は実施例１０と同様である。
本実施例によれば、シリコン酸化膜をエッチして凹部を形成する際のエッチングストッパ膜が不要になるので、シリコン酸化膜２１４の下のシリコン窒化膜２１２（実施例１０、第７６図）は不要である。
実施例１３
第９２図は本実施例のＤＲＡＭの断面図である。本実施例では、王冠型キャパシタのプレート電極２１９は、シリコン酸化膜２１６上に延在しているので、プレート電極２１９に電位を給電するための配線とは、上記シリコン酸化膜２１６の上において接続することができる。上記プレート電極２１９はホトリソグラフィとドライエッチングによりパターニングして形成されるが、この際のパターンのエッジの位置はすべてシリコン酸化膜２１６上になる。また、プレート電極２１９は凹部内にすべて埋め込む必要がなく、層間絶縁膜に用いるシリコン酸化膜２２０をキャパシタが形成されている凹部内に埋め込んで表面が平坦化されている。
本実施例によれば、プレート電極２１９と給電用の配線を、任意の位置で互いに接続することができ、設計の自由度が増し、チップ面積を縮小することができる。
なお、以上説明した各実施例では金属配線間の層間絶縁膜として、シリコン酸化物より誘電率が大きい膜を用いたが、シリコン酸化膜より誘電率が小さい材料の膜であってもよい。また、上記実施例では王冠型やトレンチ型のキャパシタを有する場合について説明したが、蓄積電極の厚さを厚くして、その上部および側部の表面にキャパシタ絶縁膜とプレート電極を形成した厚膜キャパシタのような立体構造のキャパシタにも応用することができる。
また、上記各実施例は本発明をＤＲＡＭに適用した例であるが、メモリセルにキャパシタを有するスタティックＲＡＭ、多結晶薄膜トランジスタ（ＴＦＴ）をメモリセルの負荷素子に用いたスタティックＲＡＭ、さらにはキャパシタ絶縁膜に強誘電体を用いたメモリにも本発明が適用できる。また、デジタル回路のや、アナログ回路で一般にに用いられているスイチドキャパシタ、パスコンデンサ、レギュレータに用いる静電容量の大きなキャパシタなどにも応用できる。
さらに、本発明をメモリとロジックが混在したオンチップＬＳＩに適用することによって、キャパシタが形成されている絶縁膜の位置にロジック部の配線層を形成することもできる。さらに、本発明によれば、キャパシタの位置に形成する周辺回路部の配線層に銅のような低抵抗の金属材料を用いることができ、高速動作が可能な半導体記憶装置がえられる。
また、本実発明によれば、トレンチの深さを変えることによって、原理的にはどのような大きさの蓄積容量でも実現できる。しかも、基板にトレンチを形成する従来のトレンチ容量型セルと異なり、トレンチが形成される部分の平面積を大きくできるため、トレンチのアスペクト比を大きくする必要がなく、トレンチのみではなくキャパシタの形成が容易である。
さらに、キャパシタの蓄積電極は、キャパシタの下に形成された接続プラグを介して、ＭＯＳトランジスタの拡散領域と電気的に接続できるので、従来のトレンチ容量型セルの最大の課題の一つが解決された。また、トレンチのアスペクト比が大きくないため、シリコン酸化膜とシリコン窒化膜以外の絶縁膜をキャパシタ絶縁膜として使用することも容易である。
キャパシタの下部に配線層が設けられているため、最上層に引上げなければならない配線の数は大幅に低減され、その結果、引き上げる部分の配線の設計ルールは非常に緩やかになり、ギガビット級のメモリでも、１６メガビットのルールである０．５μｍ程度の設計ルールで十分である。
さらに、層間酸化膜の平坦化を容易に行うことができるため、リソフラフィ技術を用いて微細なパターンを形成するのは容易である。
トレンチの深さを大きくすると、アスペクト比は大きくなるが、本発明ではトレンチが基板の上に形成されるため、トレンチを基板に形成する従来のトレンチ容量型セルに比べて、トレンチが形成される領域の面積をはるかに大きくすることができ、トレンチのアスペクト比は従来よりはるかに小さい。また、キャパシタの蓄積電極を、多結晶シリコンのプラグによって、拡散層と自動的に電気的接触させることができ、これにより、従来のトレンチ容量型セルの最大の課題が解消された。
また、キャパシタ絶縁膜として、シリコン酸化膜と窒シリコン化膜以外の絶縁膜を使用できるので、高い誘電率を有する誘電体をキャパシタ絶縁膜として使用することができ、容量が大きいにもかかわらず、アスペクト比の小さいトレンチキャパシタが実現される。
基板の上方にトレンチが形成されていると、配線を最上層まで引上げるのに必要な距離が増大するが、本発明では配線層がキャパシタの下部に設けられ、最上層まで引上げなければならない配線の数が大幅に低減されしている。その結果、引き上げる部分の配線の設計ルールは非常に緩やかになり、ギガビット級のメモリでも、寸法は１６メガビットのルールである０．５μｍ程度でよい。そのため、配線製造は極めて容易である。
さらには、各層間膜の表面の平坦化が容易なので、リソフラフィによって微細なパターンを容易に形成することができ、焦点裕度が小さい微細なパターンの形成に極めて有利である。
さらに、メモリセルアレー領域と周辺回路領域の間の段差の発生は大幅に緩和され、各領域および両領域をまたがる部分に微細な配線を形成することができるので、ソフトエラー耐性の高い、高信頼で高集積な半導体集積回路装置を形成することができる。
また、メモリセル領域と周辺回路領域の間に大きな段差が生じないので、上記両領域にそれぞれ、および両領域間を結ぶ微細配線を容易に形成できる。
〔産業上の利用可能性〕
以上説明したように、本発明は集積密度が極めて高い大容量のＤＲＡＭに好適である。
Claims (3)
- 第１の電界効果トランジスタとキャパシタが形成されるメモリセル領域と第２の電界効果トランジスタが形成される周辺回路領域を有する半導体記憶装置であって、
半導体基板と、
半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通する第１のコンタクト孔の内部にのみ形成され、埋め込まれる前記第１の電界効果トランジスタと電気的に接続された第１のプラグと、
前記第１の絶縁摸上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第２の絶縁膜と前記第３の絶縁膜からなる積層膜を貫通して形成され、その底部において前記第１のプラグの上面が露出しているトレンチと、
前記トレンチの底部及び内壁上に形成された蓄積電極と、
前記蓄積電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成されたプレート電極と、
前記第２の絶縁膜を貫通する第２のコンタクト孔の内部にのみ形成され、埋め込まれる第２のプラグと、
前記第３の絶縁膜を貫通する第３のコンタクト孔の内部にのみ形成されて埋め込まれ、その下面が前記第２のプラグの上面と接触した第３のプラグと、
前記第３の絶縁膜の上方に形成された第１の配線を有し、
前記キャパシタ絶縁膜と、前記キャパシタ絶縁膜を挟んで対向する前記蓄積電極及び前記プレート電極とにより前記キャパシタが構成され、前記キャパシタは前記トレンチ内に形成され、
前記第１の配線と前記第２の電界効果トランジスタが、前記第２のプラグ及び前記第３のプラグを介して電気的に接続されていることを特徴とする半導体記憶装置。 - 前記蓄積電極の前記キャパシタ側の表面には凹凸が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記キャパシタ絶縁膜は、シリコン酸化膜とシリコンナイトライド膜の積層膜、シリコン酸化膜と五酸化タンタル膜の積層膜、シリコンナイトライド膜と五酸化タンタル膜の積層膜、シリコン酸化膜とシリコンナイトライド膜と五酸化タンタル膜の積層膜、BST膜及びPZT膜からなる群から選択された膜であることを特徴とする請求項１に記載の半導体記憶装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30096095 | 1995-11-20 | ||
| JP30246095 | 1995-11-21 | ||
| JP34036895 | 1995-12-27 | ||
| PCT/JP1996/003343 WO1997019468A1 (fr) | 1995-11-20 | 1996-11-14 | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006333044A Division JP4214162B2 (ja) | 1995-11-20 | 2006-12-11 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP4167727B2 true JP4167727B2 (ja) | 2008-10-22 |
Family
ID=27338420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51958197A Expired - Fee Related JP4167727B2 (ja) | 1995-11-20 | 1996-11-14 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (4) | US6617205B1 (ja) |
| JP (1) | JP4167727B2 (ja) |
| KR (1) | KR100375428B1 (ja) |
| CN (1) | CN1171304C (ja) |
| MY (1) | MY128490A (ja) |
| TW (1) | TW320776B (ja) |
| WO (1) | WO1997019468A1 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4167727B2 (ja) * | 1995-11-20 | 2008-10-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3599548B2 (ja) * | 1997-12-18 | 2004-12-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH11186524A (ja) | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6750495B1 (en) * | 1999-05-12 | 2004-06-15 | Agere Systems Inc. | Damascene capacitors for integrated circuits |
| JP2000332216A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置及びその製造方法 |
| DE19926106C1 (de) * | 1999-06-08 | 2001-02-01 | Siemens Ag | Halbleiterspeicherbauelement mit Speicherzellen, Logikbereichen und Füllstrukturen |
| JP2001057413A (ja) * | 1999-06-11 | 2001-02-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| FR2802706B1 (fr) * | 1999-12-15 | 2002-03-01 | 3D Plus Sa | Procede et dispositif d'interconnexion en trois dimensions de composants electroniques |
| KR100375221B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| JP2002164518A (ja) * | 2000-11-28 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6734477B2 (en) * | 2001-08-08 | 2004-05-11 | Agilent Technologies, Inc. | Fabricating an embedded ferroelectric memory cell |
| JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| US6794704B2 (en) * | 2002-01-16 | 2004-09-21 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
| US6620673B1 (en) * | 2002-03-08 | 2003-09-16 | Alpine Microsystems, Inc. | Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide |
| CN1324671C (zh) * | 2002-09-06 | 2007-07-04 | 旺宏电子股份有限公司 | 波浪状电容器及其制造方法 |
| JP2004193483A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| US20050026452A1 (en) * | 2003-07-31 | 2005-02-03 | Won-Jun Lee | Etching method for manufacturing semiconductor device |
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7091085B2 (en) * | 2003-11-14 | 2006-08-15 | Micron Technology, Inc. | Reduced cell-to-cell shorting for memory arrays |
| JP4897201B2 (ja) * | 2004-05-31 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100562650B1 (ko) * | 2004-06-25 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| JP4798979B2 (ja) * | 2004-09-28 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリの製造方法 |
| US7270012B2 (en) * | 2004-10-01 | 2007-09-18 | Hitachi, Ltd. | Semiconductor device embedded with pressure sensor and manufacturing method thereof |
| KR100648632B1 (ko) * | 2005-01-25 | 2006-11-23 | 삼성전자주식회사 | 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법 |
| JP2006245113A (ja) * | 2005-03-01 | 2006-09-14 | Elpida Memory Inc | 半導体記憶装置の製造方法 |
| JP4848137B2 (ja) * | 2005-05-13 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4906278B2 (ja) * | 2005-06-06 | 2012-03-28 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
| KR100663370B1 (ko) * | 2005-07-28 | 2007-01-02 | 삼성전자주식회사 | 상부전극을 갖는 반도체소자 및 그 제조방법 |
| KR101369864B1 (ko) * | 2005-08-12 | 2014-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조방법 |
| US7521705B2 (en) | 2005-08-15 | 2009-04-21 | Micron Technology, Inc. | Reproducible resistance variable insulating memory devices having a shaped bottom electrode |
| JP4661572B2 (ja) * | 2005-12-12 | 2011-03-30 | セイコーエプソン株式会社 | 強誘電体メモリ、及び強誘電体メモリの製造方法 |
| JP2006191137A (ja) * | 2006-02-23 | 2006-07-20 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR100791339B1 (ko) * | 2006-08-25 | 2008-01-03 | 삼성전자주식회사 | 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법 |
| US7936001B2 (en) * | 2006-09-07 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device |
| US20080111174A1 (en) * | 2006-11-14 | 2008-05-15 | Qimonda Ag | Memory device and a method of manufacturing the same |
| US8283724B2 (en) | 2007-02-26 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device, and method for manufacturing the same |
| US7642572B2 (en) * | 2007-04-13 | 2010-01-05 | Qimonda Ag | Integrated circuit having a memory cell array and method of forming an integrated circuit |
| JP2008270277A (ja) * | 2007-04-16 | 2008-11-06 | Nec Electronics Corp | 位置ずれ検出パターン、位置ずれ検出方法および半導体装置 |
| JP2009253208A (ja) | 2008-04-10 | 2009-10-29 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US8624328B2 (en) * | 2008-11-19 | 2014-01-07 | Renesas Electronics Corporation | Semiconductor device |
| KR101067207B1 (ko) | 2009-04-16 | 2011-09-22 | 삼성전기주식회사 | 트렌치 기판 및 그 제조방법 |
| KR101076888B1 (ko) * | 2009-06-29 | 2011-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 연결 배선체 및 형성 방법 |
| JP2011044488A (ja) * | 2009-08-19 | 2011-03-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011044660A (ja) * | 2009-08-24 | 2011-03-03 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8334560B2 (en) * | 2009-09-02 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse disturb immune asymmetrical sidewall floating gate devices |
| JP2011146428A (ja) * | 2010-01-12 | 2011-07-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| FR2955419B1 (fr) * | 2010-01-21 | 2012-07-13 | St Microelectronics Crolles 2 | Dispositif integre de memoire du type dram |
| KR101095739B1 (ko) * | 2010-12-17 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| JP5638408B2 (ja) | 2011-01-28 | 2014-12-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5703105B2 (ja) * | 2011-04-15 | 2015-04-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR20130023995A (ko) * | 2011-08-30 | 2013-03-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조방법 |
| US8599599B2 (en) * | 2011-09-01 | 2013-12-03 | Micron Technology, Inc. | Method, system, and device for phase change memory switch wall cell with approximately horizontal electrode contact |
| JP2013156066A (ja) * | 2012-01-27 | 2013-08-15 | Wacom Co Ltd | 静電容量方式圧力センシング半導体デバイス |
| US10084035B2 (en) * | 2015-12-30 | 2018-09-25 | Teledyne Scientific & Imaging, Llc | Vertical capacitor contact arrangement |
| JP6515046B2 (ja) * | 2016-03-10 | 2019-05-15 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR102582423B1 (ko) | 2016-11-03 | 2023-09-26 | 삼성전자주식회사 | 반도체 소자 |
| CN107634057B (zh) * | 2017-10-30 | 2018-10-16 | 睿力集成电路有限公司 | 动态随机存取存储器阵列及其版图结构、制作方法 |
| US10665391B2 (en) * | 2017-11-13 | 2020-05-26 | Micron Technology, Inc. | Capacitor having bottom electrode comprising TiN |
| WO2019132900A1 (en) * | 2017-12-27 | 2019-07-04 | Intel Corporation | Self-aligned capacitors in embedded dynamic random access memory (edram) one transistor-one capacitor (1t-1c) unit cells |
| CN110223982B (zh) * | 2018-03-01 | 2021-07-27 | 联华电子股份有限公司 | 动态随机存取存储器及其制作方法 |
| CN110544617B (zh) * | 2018-05-28 | 2021-11-02 | 联华电子股份有限公司 | 周边电路区内的氧化层的制作方法 |
| CN111326499B (zh) * | 2020-02-27 | 2021-05-04 | 长江存储科技有限责任公司 | 半导体结构及其制备方法 |
| CN111968981B (zh) * | 2020-08-26 | 2021-12-24 | 无锡拍字节科技有限公司 | 一种fcob存储器件的制造方法及其电容器 |
| CN111968980B (zh) * | 2020-08-26 | 2021-11-23 | 无锡拍字节科技有限公司 | 一种存储器件的制造方法及其电容器 |
| US11315928B2 (en) * | 2020-09-08 | 2022-04-26 | Nanya Technology Corporation | Semiconductor structure with buried power line and buried signal line and method for manufacturing the same |
| US11973019B2 (en) * | 2021-05-19 | 2024-04-30 | Qualcomm Incorporated | Deep trench capacitors in an inter-layer medium on an interconnect layer of an integrated circuit die and related methods |
| CN116133436A (zh) * | 2021-11-12 | 2023-05-16 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| TWI817903B (zh) * | 2023-02-14 | 2023-10-01 | 南亞科技股份有限公司 | 半導體元件的製作方法 |
Family Cites Families (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55178894U (ja) | 1979-06-07 | 1980-12-22 | ||
| JPS5658255A (en) | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Mos type semiconductor memory device |
| JPS5824022B2 (ja) | 1979-10-17 | 1983-05-18 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置の製造方法 |
| JPS5658253A (en) | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Capacitor for integrated circuit |
| JPS57112066A (en) | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Laminated capacitive element |
| US4340682A (en) | 1981-05-07 | 1982-07-20 | Synthetic Surfaces, Inc. | Adhesive consisting essentially of an isocyanate terminated ricinoleate prepolymer and a chlorinated polyvinyl chloride |
| JPS5982761A (ja) | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS59231351A (ja) | 1983-06-10 | 1984-12-26 | Matsushita Electric Ind Co Ltd | 複数の遠隔制御器を備えた給湯機 |
| JPS59231851A (ja) | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
| JPS60132353A (ja) * | 1983-12-20 | 1985-07-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0736437B2 (ja) | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JPH0685428B2 (ja) | 1986-03-14 | 1994-10-26 | 富士通株式会社 | ダイナミツクランダムアクセスメモリ |
| JP2569048B2 (ja) | 1987-05-27 | 1997-01-08 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JP2772375B2 (ja) | 1987-11-25 | 1998-07-02 | 富士通株式会社 | 半導体記憶装置 |
| JP2590171B2 (ja) | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2974252B2 (ja) | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JP2932540B2 (ja) * | 1989-11-28 | 1999-08-09 | ソニー株式会社 | 半導体メモリ装置 |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH04357861A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3071278B2 (ja) * | 1991-12-11 | 2000-07-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR960003864B1 (ko) | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JP3222188B2 (ja) | 1992-04-14 | 2001-10-22 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| DE4221432C2 (de) * | 1992-06-30 | 1994-06-09 | Siemens Ag | Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile |
| JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH06209085A (ja) * | 1992-07-23 | 1994-07-26 | Texas Instr Inc <Ti> | スタック形ｄｒａｍコンデンサ構造体とその製造方法 |
| JP3241139B2 (ja) * | 1993-02-04 | 2001-12-25 | 三菱電機株式会社 | フィルムキャリア信号伝送線路 |
| JP2550852B2 (ja) * | 1993-04-12 | 1996-11-06 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
| US5278091A (en) * | 1993-05-04 | 1994-01-11 | Micron Semiconductor, Inc. | Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node |
| JP3512225B2 (ja) * | 1994-02-28 | 2004-03-29 | 株式会社日立製作所 | 多層配線基板の製造方法 |
| US5629539A (en) * | 1994-03-09 | 1997-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cylindrical capacitors |
| TW278240B (ja) * | 1994-08-31 | 1996-06-11 | Nippon Steel Corp | |
| KR0155785B1 (ko) * | 1994-12-15 | 1998-10-15 | 김광호 | 핀형 커패시터 및 그 제조방법 |
| JPH09107082A (ja) * | 1995-08-09 | 1997-04-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP4167727B2 (ja) * | 1995-11-20 | 2008-10-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3563530B2 (ja) * | 1996-05-31 | 2004-09-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
| EP0862203A1 (en) * | 1997-01-31 | 1998-09-02 | Texas Instruments Incorporated | Method for fabricating a semiconductor memory capacitor |
| US5895239A (en) * | 1998-09-14 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts |
-
1996
- 1996-11-14 JP JP51958197A patent/JP4167727B2/ja not_active Expired - Fee Related
- 1996-11-14 WO PCT/JP1996/003343 patent/WO1997019468A1/ja active IP Right Grant
- 1996-11-14 KR KR10-1998-0703524A patent/KR100375428B1/ko not_active IP Right Cessation
- 1996-11-14 US US09/077,100 patent/US6617205B1/en not_active Expired - Fee Related
- 1996-11-14 CN CNB961984589A patent/CN1171304C/zh not_active Expired - Fee Related
- 1996-11-18 TW TW085114129A patent/TW320776B/zh not_active IP Right Cessation
- 1996-11-18 MY MYPI96004769A patent/MY128490A/en unknown
-
2002
- 2002-07-26 US US10/205,421 patent/US6791134B2/en not_active Expired - Lifetime
- 2002-07-29 US US10/206,215 patent/US6798005B2/en not_active Expired - Lifetime
-
2004
- 2004-08-10 US US10/914,223 patent/US7196368B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100375428B1 (ko) | 2003-05-17 |
| US6617205B1 (en) | 2003-09-09 |
| CN1202982A (zh) | 1998-12-23 |
| US20020192902A1 (en) | 2002-12-19 |
| US7196368B2 (en) | 2007-03-27 |
| CN1171304C (zh) | 2004-10-13 |
| WO1997019468A1 (fr) | 1997-05-29 |
| US20050045933A1 (en) | 2005-03-03 |
| MY128490A (en) | 2007-02-28 |
| US20020192901A1 (en) | 2002-12-19 |
| TW320776B (ja) | 1997-11-21 |
| KR19990067502A (ko) | 1999-08-25 |
| US6798005B2 (en) | 2004-09-28 |
| US6791134B2 (en) | 2004-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4167727B2 (ja) | 半導体記憶装置 | |
| US6130449A (en) | Semiconductor memory device and a method for fabricating the same | |
| KR100526891B1 (ko) | 반도체 소자에서의 버티컬 트랜지스터 구조 및 그에 따른형성방법 | |
| JP2001203263A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH10189912A (ja) | 半導体装置及びその製造方法 | |
| US20050224895A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2005079576A (ja) | 半導体装置及びこれの製造方法 | |
| JP2010016168A (ja) | 半導体装置およびその製造方法 | |
| WO1998028795A1 (fr) | Dispositif memoire a semi-conducteur et procede de fabrication associe | |
| JP3943294B2 (ja) | 半導体集積回路装置 | |
| US5858833A (en) | Methods for manufacturing integrated circuit memory devices including trench buried bit lines | |
| JP2000164822A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3752795B2 (ja) | 半導体記憶装置の製造方法 | |
| US20100181623A1 (en) | Semiconductor device having dummy bit line structure | |
| JPH1079478A (ja) | ダイナミックｒａｍ装置及びその製造方法 | |
| JPH1126713A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6734479B1 (en) | Semiconductor integrated circuit device and the method of producing the same | |
| JP2001203337A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH09232534A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100195214B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JPH09191088A (ja) | 半導体記憶装置およびその製造方法 | |
| JP4214162B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6037217A (en) | Method of fabricating a capacitor electrode structure in a dynamic random-access memory device | |
| US20030114007A1 (en) | Semiconductor memory device having COB structure and method of fabricating the same | |
| JPH05291528A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061211 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20061211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080804 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |