KR101195268B1 - 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법 - Google Patents

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Abstract

반도체 기판 상에 주변회로를 구성하는 주변트랜지스터(transistor)의 게이트(gate)를 형성하고, 제1층간절연층에 제1콘택 및 제1주변회로배선층 패턴을 형성하고, 제2층간절연층에 제2콘택 및 제2주변회로배선층 패턴을 형성한 후, 셀영역의 제2층간절연층 부분을 선택적으로 제거한 후, 제2주변회로배선층 패턴을 덮는 몰드층(mold layer)을 형성한다. 몰드층 부분을 관통하는 스토리지노드(storage node)들을 형성한 후 몰드층을 제거하고, 스토리지노드들을 덮는 유전층 및 플레이트노드(plate node)를 형성하고, 제3층간절연층을 형성한다. 제3층간절연층을 관통하는 제3콘택들을 형성하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법을 제시한다.

Description

커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법{Semiconductor device comprising capacitor and double-layered metal contact and method for fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 특히 커패시터(capacitor) 및 복층 주변회로배선(double-layered peripheral circuit layer), 복층 금속 콘택(double-layered metal contact)을 포함하는 반도체 소자 및 형성 방법에 관한 것이다.
디램(DRAM) 반도체 소자의 데이터(data) 저장 능력의 향상을 위해, 제한된 기판 면적 내에 보다 높은 정전용량을 확보하는 커패시터를 구현하기 위해서, 커패시터의 높이를 증가시키려는 노력이 많이 수행되고 있다. 디자인룰(design rule) 축소에 따라 DRAM의 테크놀로지 노드(Technology node)가 작아지면서, 가장 어려움을 격는 부분이, 스토리지노드(storage node)에 저장된 데이터(data)를 센싱(sensing)할 때의 센싱 마진(margin) 확보를 위해 커패시터의 커패시턴스(Cs)를 확보하고 비트라인(bit line)의 기생커패시턴스(Cb)를 감소시키는데 있다.
30㎚ 이하의 테크놀로드 노드 등급에서 패턴의 선폭 크기(dimension)이 급격이 작아지고 있어, 전통적으로 사용해오던 실린더(cylinder) 형상의 스토리지노드를 사용하는 커패시터의 적용이 실질적으로 불가능해지고 있다. 이에 따라, 커패시터의 스토리지노드 높이를 급격히 크게 증가시켜 커패시턴스를 확보하고자 노력하고 있다. 그런데, 커패시터의 높이가 급격히 높아짐에 따라, 플레이트노드(plate node) 식각 시 단차가 급격히 커져, 식각 마진(etch process margin)이 급격히 축소되고 있다. 또한, 주변회로들이 배치되는 주변영역에서, 센스앰플리파이어(SA: Sense Amplifier)와 같은 주변회로를 구성하는 주변회로배선들의 패턴 피치(pitch)가 급격히 감소하고 있어, 이를 패턴으로 구현하기가 어려워지고 있다. 이에 따라, 단일 패터닝(single patterning)으로 주변회로배선들의 패턴을 구현하기 어려워, 이중패터닝기술(DPT: Double Patterning Technology)를 적용하고자 노력하고 있다.
커패시터의 높이가 높아짐에 따라, 주변회로배선 또는 플레이트노드를 금속 배선(metal line 또는 M1)에 연결시키는 금속 콘택(M1C)의 높이 또한 증가되고 있다. 이에 따라, 금속 콘택을 위한 금속 콘택홀의 깊이 또한 깊어지고 있으며, 이에 따라 금속 콘택홀 간의 브리지(bridge) 발생을 증가되고 있다. 금속 콘택홀의 깊이가 깊어지면서 금속 콘택홀의 입구측 크기(top size)가 상대적으로 증가되고 있어, 금속 콘택홀들 사이의 간격 마진이 점차 좁아지고 있고, 또한 금속 콘택홀 형성 후 세정(cleaning) 과정에서 소실(loss)되는 산화물양이 증가되어 홀 크기가 더 크게 증가되므로, 콘택홀 간의 브리지 현상이 보다 빈번하게 유발되고 있다. 또한, 이를 극복하기 위해서 금속 콘택홀들을 보다 넓게 이격시킬 경우, 금속 콘택홀의 홀 크기 증가와 함께 이격 간격 증가에 의해서, 주변영역의 면적이 보다 넓게 증가되고, 이에 따라, 전체 소자 칩(chip)의 크기가 증가되는 원하지 않은 결과가 요구되고 있다.
본 발명은 스토리지노드(storage node)의 높이를 증가시켜 커패시턴스(capacitance)를 보다 크게 확보하면서, 또한, 주변회로를 구성하는 주변회로배선들 및 금속 콘택에 불량이 유발되는 것을 유효하게 방지할 수 있는 커패시터 및 금속 콘택을 포함하는 반도체 소자 및 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판 상에 제2층간절연층을 형성하는 단계; 상기 주변영역의 상기 제2층간절연층 부분을 관통하는 제2콘택(contact)을 형성하는 단계; 상기 주변영역의 상기 제2층간절연층 부분을 잔류시키고 상기 셀영역의 상기 제2층간절연층 부분을 선택적으로 제거하는 단계; 상기 제2층간절연층 부분이 제거된 상기 반도체 기판 부분 및 상기 제2콘택을 덮는 몰드층(mold layer)을 형성하는 단계; 상기 셀영역의 상기 몰드층 부분을 관통하는 스토리지노드(storage node)들을 형성하는 단계; 상기 몰드층을 선택적으로 제거하여 상기 스토리지노드들을 노출하는 단계; 상기 노출된 스토리지노드들을 덮는 유전층 및 플레이트노드(plate node)를 형성하는 단계; 상기 플레이트노드를 덮는 제3층간절연층을 형성하는 단계; 및 상기 제3층간절연층을 관통하여 상기 플레이트노드 및 상기 제2콘택에 각각 접속하는 제3콘택들을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법을 제시한다.
본 발명의 다른 일 관점은, 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판의 상기 주변영역 상에 주변회로를 구성하는 주변트랜지스터(transistor)의 게이트(gate)를 형성하는 단계; 상기 게이트를 덮는 제1층간절연층을 형성하는 단계; 상기 주변회로를 구성하도록 상기 게이트에 연결되는 제1콘택 및 제1주변회로배선층 패턴을 형성하는 단계; 상기 제1주변회로배선층 패턴을 덮는 제2층간절연층을 형성하는 단계; 상기 주변회로를 구성하도록 상기 제2층간절연층을 관통하는 제2콘택 및 제2주변회로배선층 패턴을 형성하는 단계; 상기 주변영역의 상기 제2층간절연층 부분을 잔류시키고 상기 셀영역의 상기 제2층간절연층 부분을 선택적으로 제거하는 단계; 상기 제2층간절연층 부분이 제거된 상기 반도체 기판 부분 및 상기 제2주변회로배선층 패턴을 덮는 몰드층(mold layer)을 형성하는 단계; 상기 셀영역의 상기 몰드층 부분을 관통하는 스토리지노드(storage node)들을 형성하는 단계; 상기 몰드층을 선택적으로 제거하여 상기 스토리지노드들을 노출하는 단계; 상기 노출된 스토리지노드들을 덮는 유전층 및 플레이트노드(plate node)를 형성하는 단계; 상기 플레이트노드를 덮는 제3층간절연층을 형성하는 단계; 및 상기 제3층간절연층을 관통하여 상기 플레이트노드 및 상기 제2주변회로배선층 패턴에 각각 접속하는 제3콘택들을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법을 제시한다.
상기 주변회로는 상기 스토리지노드에 저장될 데이터(data)를 센싱(sensing)하는 센스앰플리파이어(sense amplifier)로 구성될 수 있다.
상기 제1층간절연층의 상기 셀영역 부분에 의해 절연되는 비트라인(bit line)들을 형성하는 단계; 및 상기 제1층간절연층을 관통하여 상기 스토리지노드들에 각각 접속될 스토리지노드콘택(storage node contact)들을 형성하는 단계를 더 포함할 수 있다.
상기 비트라인들을 형성하는 단계는 상기 제1층간절연층에 다마신 트렌치(damascene trench)를 형성하는 단계; 및 상기 다마신 트렌치를 채우는 상기 비트라인(bit line)들을 형성하는 단계를 포함할 수 있다.
상기 제1주변회로배선층 패턴을 형성하는 단계는 상기 주변회로를 구성하는 주변회로배선의 레이아웃(layout)을 얻는 단계; 상기 주변회로배선의 레이아웃으로부터 상기 제1주변회로배선층 패턴의 레이아웃, 제2콘택의 레이아웃 및 상기 제2주변회로배선층 패턴의 레이아웃을 추출하는 단계; 상기 게이트를 노출하는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 채우는 제1주변회로배선층을 상기 제1층간절연층 상에 형성하는 단계; 및 상기 제1주변회로배선층을 상기 제1주변회로배선층 패턴의 레이아웃을 따르는 형상으로 선택적으로 식각하여 상기 제1콘택 및 상기 제1주변회로배선층 패턴을 형성하는 단계를 포함할 수 있다.
상기 제2주변회로배선층 패턴을 형성하는 단계는 상기 제2콘택의 레이아웃을 따르는 형상으로 상기 제2층간절연층을 관통하는 제2콘택홀을 형성하는 단계; 상기 제2층간절연층 상에 상기 제2콘택홀을 채우는 상기 제2주변회로배선층을 형성하는 단계; 및 상기 제2주변회로배선층을 상기 제2주변회로배선층 패턴의 레이아웃을 따르는 형상으로 선택적으로 식각하여 상기 제2콘택 및 상기 제2주변회로배선층 패턴을 형성하는 단계를 포함할 수 있다.
상기 셀영역의 상기 제2층간절연층 부분을 선택적으로 제거하는 단계는 상기 제2층간절연층 상에 상기 셀영역을 여는 마스크 패턴(mask pattern)을 형성하는 단계; 및 상기 마스크 패턴에 의해 노출된 상기 제2층간절연층 부분을 선택적으로 식각 제거하는 단계를 포함할 수 있다.
상기 몰드층과 상기 잔류된 제2층간절연층 사이 계면에 상기 제2주변회로배선층 패턴을 덮게 연장되는 식각정지층(etch stopper)를 형성하는 단계를 더 포함하고 상기 몰드층이 제거될 때 상기 잔류된 제2층간절연층 부분은 상기 식각정지층에 의해 보호될 수 있다.
상기 유전층 및 플레이트노드(plate node)를 형성하는 단계는 상기 몰드층의 제거에 의해 노출된 상기 식각정지층 상으로 연장되게 상기 유전층 및 상기 플레이트노드를 위한 층을 형성하는 단계; 및 상기 잔류된 제2층간절연층 부분 상에 중첩된 상기 플레이트노드를 위한 층 부분을 선택적으로 제거하여 상기 플레이트노드를 패터닝하는 식각 단계를 포함하고, 상기 플레이트노드에 접속하는 상기 제3콘택은 상기 잔류된 제2층간절연층 부분 상에 위치할 수 있다.
상기 몰드층 상에 상기 스토리지노드들을 지지 고정하기 위한 부유고정층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 일 관점은, 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판; 상기 반도체 기판의 셀영역 상에 필라(pillar) 형상으로 형성된 스토리지노드(storage node)들; 상기 반도체 기판의 주변영역 상에 형성된 제2층간절연층을 관통하는 제2콘택(contact); 상기 스토리지노드들을 덮고 상기 제2층간절연층 상으로 단부가 연장된 유전층 및 플레이트노드(plate node); 상기 플레이트노드 및 상기 제2층간절연층을 덮는 제3층간절연층; 및 상기 제2층간절연층을 관통하여 상기 제2층간절연층 상에 위치하는 상기 플레이트노드 부분 및 상기 제2콘택에 각각 접속하는 제3콘택들을 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자를 제시한다.
본 발명의 다른 일 관점은, 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판; 상기 주변영역의 반도체 기판 상에 주변회로를 구성하게 형성된 주변트랜지스터(transistor)의 게이트(gate)를 형성하는 단계; 상기 게이트를 덮게 형성된 제1층간절연층; 상기 주변 영역의 상기 제1층간절연층 부분에 상기 주변회로를 구성하도록 형성된 상기 게이트에 연결되는 제1콘택 및 제1주변회로배선층 패턴; 상기 제1주변회로배선층 패턴을 덮게 상기 주변영역 상에 형성된 제2층간절연층; 상기 주변회로를 구성하도록 상기 제2층간절연층을 관통하게 형성된 제2콘택 및 제2주변회로배선층 패턴; 상기 셀영역의 상기 제1층간절연층 부분 상에 형성된 스토리지노드(storage node)들; 상기 스토리지노드들을 덮고 상기 제2층간절연층 상으로 단부가 연장된 유전층 및 플레이트노드(plate node); 상기 플레이트노드 및 상기 제2층간절연층을 덮는 제3층간절연층; 및 상기 제3층간절연층을 관통하여 상기 제2층간절연층 상에 위치하는 상기 플레이트노드 부분 및 상기 제2주변회로배선층 패턴에 각각 접속하는 제3콘택들을 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자를 제시한다.
상기 주변회로는 상기 스토리지노드에 저장될 데이터(data)를 센싱(sensing)하는 센스앰플리파이어(sense amplifier)로 구성될 수 있다.
상기 제2 및 제3층간절연층 사이 계면에 형성되고 상기 제1층간절연층 상으로 연장되어 상기 스토리지노드 하단 측부를 지지하고 상기 제2층간절연층과 상기 스토리지노드들을 격리시키는 식각 정지층(etch stopper)을 더 포함할 수 있다.
상기 제2콘택의 높이는 상기 스토리지노드의 높이의 45% 내지 70% 일 수 있다.
본 발명에 따르면, 스토리지노드(storage node)의 높이를 증가시켜 커패시턴스(capacitance)를 보다 크게 확보하면서, 또한, 주변회로를 구성하는 주변회로배선들 및 금속 콘택에 불량이 유발되는 것을 유효하게 방지할 수 있는 커패시터 및 금속 콘택을 포함하는 반도체 소자 및 형성 방법을 제시할 수 있다. 또한, 주변회로배선들을 복층화함으로써 센스앰플리파이어(SA)와 같은 주변회로를 구성하는 주변회로배선들의 패턴 피치(pattern pitch)를 증가시켜, 주변회로배선들을 DPT 과정을 배제하고서도 단일 패터닝 과정으로 패터닝할 수 있다.
스토리지노드 높이의 중간 정도 높이에 제2의 주변회로배선의 배선 패턴 및 금속 콘택을 형성함으로써, 전체 금속 콘택을 다단으로 적층된 제1금속 콘택 및 제2금속 콘택으로 구성되게 할 수 있다. 이에 따라, 개개의 제1 및 제2금속 콘택을 형성하는 공정 마진을 보다 크게 확보할 수 있으며, 개개의 제1 및 제2금속 콘택을 위한 콘택홀들의 깊이 증가를 억제할 수 있다. 이에 따라, 금속 콘택홀들이 이웃하는 다른 콘택홀과 연결되는 브리지(bridge) 현상을 유효하게 억제하여 공정 마진을 확보할 수 있고, 금속 콘택과 셀영역의 이격 간격을 줄여 전체 디자인 룰을 줄여 칩 크기를 줄일 수 있다.
도 1 내지 도 4은 본 발명의 실시예에 따른 주변회로를 위한 주변회로배선의 레이아웃(layout)을 보여주는 도면들이다.
도 5 내지 도 14는 본 발명의 실시예에 따른 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법을 보여주는 단면도들이다.
본 발명의 실시예에서는 반도체 소자의 디자인 룰이 급격히 감소됨에 따라 극심하게 작아진 기판 상의 제한된 면적 내에 증가된 높이를 가지는 스토리지노드(storage node)를 형성함으로써, 커패시터의 커패시턴스를 확보하는 방법을 제시한다. 이와 함께, 단일 패터닝 과정(single patterning)이 실질적으로 불가능한 주변회로배선, 예컨대, 제1금속층(metal layer: MT0)를 패터닝 마진이 충분하지 않은 이중패터닝기술(DPT process)를 사용하지 않고, 2개의 층으로 나누어 복층으로 구성한다. 복층으로 나뉘어진 주변회로배선들의 상하층을 별도의 금속 콘택(second M0C)으로 연결시켜 SA와 같은 주변회로를 구성한다.
MT0는 디램 소자에서 주변영역에 형성된 주변 트랜지스터들을 연결시켜 SA 또는 SWD와 같은 주변회로를 구성하는 주변회로배선층을 의미하고, M0C는 주변회로배선층과 주변 트랜지스터들을 연결하는 연결 콘택을 의미한다. 또한, DRAM 소자에서의 일반적으로 2층으로 구성되는 금속 배선들은 제1금속 배선(M1) 및 제2금속 배선(M2)을 의미하고, M1과 M0C를 연결하는 금속 콘택은 M1C를 의미한다. 본 발명의 실시예에서는 2개 층으로 나뉘어진 MT0를 도입할 때, 두번째 층의 제2MT0를 스토리지노드(SN)의 전체 높이의 중간 정도에 형성하여 M1C의 패터닝 마진을 향상시킨다.
제2MT0를 두번째 층으로 도입된 제2의 M0C의 패터닝 마진과 M1C의 패터닝 마진을 고려하여 SN 높이의 중간 정도에 형성함으로써, M1C 깊이가 깊어 발생하는 콘택홀 선폭(CD) 증가를 막아 콘택홀 간의 브리지를 방지할 수 있다. 이때 제2M0C는 그 패턴 피치가 상대적으로 클 수 있어, 이를 위한 콘택홀의 깊이를 증가시켜도 패터닝 마진에는 실질적으로 손실이 없을 수 있으므로, 제2MT0를 높게 형성하는 것이 가능하다. 제2MT0를 SN 높이 중간까지 올릴 수 있기 때문에 플레이트노드(PN: Plate Node)의 단차 감소에 의해 PN 패터닝 마진을 증가시킬 수 있고, 또 플레이트노드에 접속되는 M1C를 셀영역에 보다 가까이 가져갈 수 있어, 디자인룰을 줄여 반도체 소자의 칩 크기를 감소시킬 수 있다. SN 식각정지용 실리콘질화물(Si3N4)층을 제2MT0 패터닝 후 증착하고 MT0 사이를 채울 수 있게 형성하여 M1C와 MT0의 오정렬(misalign)에 의한 펀치(punch) 현상을 억제할 수 있다.
본 발명의 실시예에서는 제1MT0층을 제1주변회로배선층 패턴으로, 제2MT0를 제2주변회로배선층 패턴으로, 제1M0C를 제1콘택으로, 제2M0C를 제2콘택, M1C를 제3콘택으로 명기한다.
도 1 내지 도 4은 본 발명의 실시예에 따른 주변회로를 위한 주변회로배선의 레이아웃(layout)을 보여주는 도면들이다.
도 1을 참조하면, 디램 메모리(DRAM memory) 소자와 같은 반도체 소자의 셀영역(cell region)에 집적된 메모리 셀(memory cell)을 동작을 제어하기 위해서 주변영역(peripheral region)에 집적되는 주변회로는, 센스 앰플리파이어(SA: Sense Amplifier)와 같이 메모리 셀에 저장된 데이터(data)를 센싱(sensing)하기 위한 회로일 수 있다. 메모리 셀은 비트라인(bit line)과 워드라인(word line)의 교차점에 접속되게 형성된 셀트랜지스터(cell transistor)와, 셀트랜지스터의 소스(source)에 접속되어 데이터를 저장하는 스토리지노드(storage node)를 포함하는 커패시터를 포함하여 구성될 수 있다.
스토리지노드에 저장된 데이터를 독출하는 SA는 주변영역에 형성된 주변트랜지스터(peri transistor)들을 연결하는 주변회로배선을 포함하여 회로 구성될 수 있다. 이러한 주변회로배선은 도 1에 제시된 바와 같은 배선 레이아웃(10)을 가지는 패턴들로 형성된다. 이때, 30㎚ 테크급의 디램 소자의 경우 주변회로배선의 패턴 피치는 가장 작은 최소 피치가 73㎚로 설정될 수 있다. 이러한 주변회로배선의 패턴에는 디램 소자의 제1금속 배선(M1)과의 연결을 위해 제1금속 콘택(M1C)가 접속되는 데, 커패시턴스 확보를 위해 커패시터의 스토리지노드의 높이가 22000Å 이상으로 높아질 경우, M1C의 깊이(또는 높이)가 이에 상응하고 또한 층간절연층의 두께 4000Å 정도를 부가할 경우 26000Å 정도로 높아지게 된다.
이러한 깊은 M1C를 위한 콘택홀을 식각할 때 콘택홀의 측벽 프로파일(profile)은 식각 특성 및 바닥 열림(bottom open)을 확보하기 위해서 경사지게 되며, 이에 따라, M1C과 이웃하는 M1C의 이격 간격이 좁아져 브리지되는 현상이 유발될 수 있다. 본 발명의 실시예에서는 이러한 M1C의 깊이(또는 높이)를 줄여줌으로써, M1C를 형성하는 콘택홀 과정에서의 식각 마진 및 바닥 열림 특성을 보다 개선하고, M1C 간의 브리지를 유효하게 억제한다. 또한, M1C가 접속될 주변회로배선의 패턴 피치가 최소 피치 기준으로 73㎚에 불과하여, M1C가 작은 선폭 크기의 주변회로배선 패턴에 접속될 때, 오정렬에 의해 이웃하는 다른 주변회로배선 패턴에 연결되는 단락(short)이 유발될 수 있다. 주변회로배선이 단층으로 적용되는 점을 개선하여, 복층으로 주변회로가 구성되도록 한다.
도 1에 제시된 바와 같이, 단층으로 설계된 주변회로배선의 레이아웃(10)으로부터, 도 2의 제1주변회로배선층 패턴의 레이아웃(11)과 도 4의 제2주변회로배선층 패턴의 레이아웃(15)을 추출한다. 도 2의 제1주변회로배선층 패턴(510)은 하부층으로 도입되고, 도 4의 제2주변회로배선층 패턴(550)은 상부층으로 도입된다. 또한, 제1주변회로배선층 패턴(510)과 제2주변회로배선층 패턴(550)들이 도 1의 주변회로배선의 레이아웃(10)과 실질적으로 동일한 주변회로, 예컨대, SA 회로를 구성하도록, 제1주변회로배선층 패턴(510)과 제2주변회로배선층 패턴(550)들을 연결시키게 도 3에 제시된 바와 같은 연결 콘택(530)의 레이아웃(13)을 또한 추출한다. 이러한 제1주변회로배선층 패턴(510)과 제2주변회로배선층 패턴(550)들 및 연결 콘택(530)들은 복층 구조로 형성되지만, 단층 구조의 도 1의 레이아웃(10)으로 구현되는 주변회로와 대등한, 실질적으로 같은 주변회로, 즉, SA를 구성하게 설계된다.
이와 같이 복층 구조로 주변회로배선을 구성함으로써, 제1주변회로배선층 패턴(510)은 패턴 피치가 최소 피치 기준으로 104㎚로 보다 넓게 확보할 수 있고, 제2주변회로배선층 패턴(550)d은 패턴 피치가 최소 피치 기준으로 156㎚로 보다 넓게 확보할 수 있다. 이에 따라, 브리지나 오정렬에 의한 단락 또는 펀치(punch) 불량 등과 같은 패턴 피치가 축소됨에 따라 유발되는 문제들을 유효하게 극복할 수 있다. 더욱이, 연결 콘택(530)은 이웃하는 다른 연결 콘택과의 이격 간격을 적어도 200㎚ 이상으로 확보할 수 있어, 단일층으로 주변회로배선을 구성할 경우에 M1C들 간의 이격간격이 73㎚에 불과하던 경우에 비해 콘택 간의 이격 간격을 보다 넓게 확보할 수 있다. 이에 따라, 콘택 간의 브리지 현상을 유효하게 억제할 수 있다. 또한, 이러한 주변회로배선층 패턴들(510, 550) 사이의 피치를 증가시킴에 따라, 비트라인 커플링(coupling) 커패시턴스를 감소시킬 수 있고, 신호들의 미스매치(mismatch)도 개선할 수 있다
도 5 내지 도 14는 본 발명의 실시예에 따른 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법을 보여주는 단면도들이다. 본 발명의 실시예는 30㎚ 테크급의 디램 메모리 소자를 예시하여 설명하지만, 보다 축소된 테크의 디램 메모리 소자나 다른 반도체 소자에도 금속 콘택의 높이가 높아지고 이격 간격의 확보가 어려운 경우에는 적용될 수 있다.
도 5를 참조하면, 실리콘 웨이퍼((Si wafer)와 같은 반도체 기판(100)에 활성영역(active region: 101)을 설정하는 소자분리층(field layer: 130)을 형성한다. 소자분리층(130)은 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하여 소자분리트렌치(isolation trench: 110)을 형성하고, 라이너(liner: 120)로 측벽산화물층(wall oxide), 실리콘질화물층(silicon nitride: Si3N4) 및 실리콘산화물층(SiO2)을 형성한 후, 소자분리트렌치(110)를 채우는 실리콘산화물층을 형성하는 과정으로 형성될 수 있다. 반도체 기판(100)의 셀영역(cell region)에는 디램 소자의 경우 메모리 셀(memory cell)을 구성하는 셀트랜지스터(cell transistor)들이 형성되고, 셀영역 외곽의 주변영역(peripheral rgion)에는 센스앰플리파이어(SA: Sense Amplifier)와 같은 주변회로를 구성하는 주변회로배선 및 주변트랜지스터가 형성될 수 있다. 주변영역은 주변회로영역 또는 코어영역(core region)을 포함할 수 있다.
이때, 셀트랜지스터(도시되지 않음)들은 디자인룰(design rule)의 축소에 부합하여 제한된 좁은 면적 내에 보다 긴 채널(channel) 길이를 확보하기 위해서, 매몰 게이트(buried gate) 구조가 채용될 수 있다. 즉, 반도체 기판(100)의 활성영역(101)에 게이트가 매몰될 게이트트렌치(gate trench)가 활성영역을 가로지르게 형성되고, 게이트트렌치 내에 셀 게이트가 매몰된 형상으로 셀 트랜지스터가 구성될 수 있다. 이러한 셀트랜지스터의 형성과 함께, 반도체 기판(100)의 주변영역에는 주변트랜지스터를 위한 주변 게이트(230)가 게이트 유전층(210) 상에 형성될 수 있다. 게이트(230)는 폴리실리콘층(poly silicon: 231) 및 텅스텐층(tungsten layer: 233)과 같이 이중층으로 형성되거나 또는 티타늄질화물(TiN)이나 텅스텐층과 같은 금속층으로 형성될 수 있다. 주변 게이트(230)의 측벽에는 게이트 스페이서(spacer: 250)가 실리콘질화물과 같은 절연층으로 부착되고, 상측에는 실리콘질화물과 같은 절연층으로 게이트캡층(gate capping layer: 270)이 형성될 수 있다. 이러한 게이트캡층(270) 및 게이트스페이서(250)를 덮는 보호층(330)이 라이너(liner) 형상으로 실리콘질화물층과 같은 절연층으로 형성될 수 있다.
셀영역의 반도체 기판(100)의 활성영역에는 랜딩플러그(landing plug: 310)가 폴리실리콘층과 같은 도전층으로 형성될 수 있다. 랜딩플러그(310)는 활성영역과 비트라인(bit line: 410)을 연결시키는 연결 콘택(interconnection contact)으로 형성되거나 또는 커패시터의 스토리지노드(storage node)에 연결되는 스토리지노드콘택(storage node contact: 610)과 활성영역을 연결하는 연결콘택으로 형성될 수 있다. 이러한 랜딩플러그(310)를 통해서 비트라인(410)은 셀영역의 셀 트랜지스터의 드레인(drain)과 전기적으로 연결되고, 커패시터의 스토리지노드는 셀 트랜지스터의 소스(source)와 전기적으로 연결된다.
랜딩플러그(310) 및 주변 게이트(230)가 형성된 결과물의 반도체 기판(100) 상에 층간 절연을 위한 제1층간절연층(350)이 형성된다. 제1층간절연층(350)은 실리콘산화물과 같은 절연층을 포함하여 형성될 수 있다. 제1층간절연층(350)을 관통하여 셀영역의 랜딩플러그(310)들 일부에 연결되는 비트라인(410)을 다마신 과정(damascene process)를 이용하여 형성한다. 예컨대, 제1층간절연층(350)을 리세스(recess)하는 다마신 트렌치를 형성한 후, 장벽금속층(barrier metal layer)으로 티타늄질화물(TiN)층을 형성하고, 장벽금속층 상에 텅스텐(W)층을 형성하여 비트라인(410)을 형성한다. 이때, 비트라인(410)의 측벽에는 스토리지노드콘택(610)과의 측방향으로의 절연을 확보하기 위한 비트라인스페이서(bit line spacer: 도시되지 않음)가 더 형성될 수 있다. 이후에, 비트라인(410) 상측의 절연을 위한 비트라인캡층(bit line capping layer: 430)을 실리콘질화물층과 같은 절연층을 포함하여 형성할 수 있다. 이후에, 셀영역의 제1층간절연층(350)을 관통하여 하부의 랜딩플러그(310)에 연결되는 스토리지노드콘택(610)을 자기정렬콘택(SAC: Self Aligned Contact) 과정으로 형성할 수 있다.
비트라인(410) 및 스토리지노드콘택(610)이 형성된 결과물의 반도체 기판(100) 상의 제1층간절연층(350) 상에 제1주변회로배선층 패턴(510)을 형성한다. 주변 게이트(230)에 정렬되어 게이트(230)의 상측 표면을 노출하는 제1콘택홀을 형성하고, 이를 채우는 제1주변회로배선층을 형성한다. 제1주변회로배선층은 티타늄/티타늄질화물(Ti/TiN)을 포함하는 장벽금속층(BM)을 증착하고, 장벽금속층 상에 제1콘택홀을 채우는 텅스텐층을 증착하여 형성될 수 있다. 이때, 텅스텐층의 표면 평탄화를 위한 화학기계적연마(CMP: Chemical Mechanical Polishing)을 수행할 수 있다. 이후에, 도 2의 제1주변회로배선층 패턴(510)의 레이아웃을 따르는 형상의 마스크(mask: 도시되지 않음)를 제1주변회로배선층 상에 형성하고, 이에 노출된 부분을 선택적으로 식각 제거하여, 제1주변회로배선층 패턴(510)을 형성하고, 제1콘택홀을 채우는 부분을 제1콘택(512)으로 설정한다.
도 6을 참조하면, 제1층간절연층(350) 상에 제1주변회로배선층 패턴(510)을 덮는 제2층간절연층(710)을 형성한다. 실리콘산화물과 같은 절연 물질을 증착한 후 CMP하여 평탄화할 수 있다. 이때, 제2층간절연층(710)의 높이 또는 두께는 스토리지노드의 높이의 45% 내지 70% 정도 두께로 형성될 수 있다. 예컨대, 스토리지노드의 높이를 22000Å 정도로 형성할 때, 제2층간절연층(710)의 두께는 10000Å 내지 15000Å 정도로 형성될 수 있다. 한편, 도시되지는 않았지만, 제2층간절연층(710)을 증착하기 이전에, 제1주변회로배선층 패턴(510)을 덮는 제1식각정지층을 실리콘질화물층과 같이 실리콘산화물과 식각 선택비를 가지는 절연층을 증착하여 형성할 수 있다.
제2층간절연층(710)을 관통하는 제2콘택홀(713)을 마스크(도시되지 않음) 및 식각 과정을 이용하여 형성한다. 이때, 제2콘택홀(713)을 위한 마스크는 도 3에 제시된 바와 같은 연결콘택(530)의 레이아웃을 따르는 형상으로 형성되고, 마스크에 노출된 제2층간절연층(710) 부분을 선택적으로 식각하여 형성되는 제2콘택홀(713)은 연결콘택(530)의 위치에 정렬되게 형성된다. 이때, 제2콘택홀(713)이 제1콘택(512) 또는 이에 중첩되는 제1주변회로배선층 패턴(510) 부분에 정렬되어야 하지만, 오정렬에 의해 중첩이 어는 정도 어긋날 수 있다. 이와 같이 중첩 마진(overlap margin)이 부족할 경우, 제1식각정지층(도시되지 않음)을 도입하여 제2콘택홀(713)에 의해 하부의 활성영역(101)이나 이웃하는 다른 게이트(230)가 노출되는 것을 방지할 수 있다.
제2콘택홀(713)을 채우는 제2주변회로배선층을 증착한다. 예컨대, 제2콘택홀(713)을 채우는 텅스텐층을 제2층간절연층(710) 상에 증착하고, 텅스텐층을 CMP하는 과정을 수행할 수 있다. 이때, 텅스텐층의 증착이전에 도시되지는 않았지만 장벽금속층을 티타늄질화물(TiN)을 포함하여 형성할 수 있다. 제2주변회로배선층 상에 도 4의 제2주변회로배선층 패턴(550)의 레이아웃을 따르는 형상의 마스크(mask: 도시되지 않음)를 제2주변회로배선층 상에 형성하고, 이에 노출된 부분을 선택적으로 식각 제거하여, 제2주변회로배선층 패턴(550)들을 형성하고, 제2콘택홀(713)을 채우는 부분을 제2콘택(530)으로 설정한다. 제2콘택(530)은 도 3의 연결콘택(530)의 형상을 따르게 설정된다.
도 7을 참조하면, 셀영역의 제2층간절연층(710) 부분을 선택적으로 제거하고, 주변영역의 제2층간절연층(710) 부분(711)을 잔류시킨다. 이를 위해서, 제2층간절연층(도 6의 710) 상에 셀영역을 여는 마스크 패턴(mask pattern: 712)을 형성하고, 마스크 패턴(712)에 의해 노출된 제2층간절연층(710) 부분을 선택적으로 식각 제거한다. 이에 따라, 셀영역에는 스토리지노드콘택(610)들의 상면이 노출된다.
도 8을 참조하면, 잔류하는 제2층간절연층(711) 상에 제2주변회로배선층 패턴(550)을 덮는 제2식각정지층(730)을 형성한다. 제2식각정지층(730)은 실리콘질화물층과 같이 실리콘산화물과 식각 선택비를 가지는 절연층을 수십Å 또는 200Å 내지 1000Å 두께로 증착하여 형성할 수 있다. 이러한 제2식각정지층(730)에 의해서 제2층간절연층(711)은 셀영역으로부터 격리되어 후속 커패시터 공정으로부터 보호되게 된다.
도 9를 참조하면, 제2식각정지층(730) 상에 스토리지노드의 형상을 부여하기 위한 형틀 또는 몰드(mold)를 제공하기 위한 층으로 몰드층(mold layer: 750)을 형성한다. 제2식각정지층(730)은 셀영역에서 몰드층(750)의 패터닝 식각 시 식각 종료점으로 작용할 수 있다.
몰드층(750)은 스토리지노드에 형상을 부여할 관통홀(through hole)이 형성될 때, 관통홀이 보다 깊은 깊이를 가지더라도 바닥을 충분히 열 수 있게 식각율이 다른 다층의 절연층들이 적층(stack)된 형상으로 형성될 수 있다. 예컨대, 상대적으로 식각율이 높은 포스포로스실리케이트글라스(PSG: Phosphorous Silicate Glass)층(751) 및 상대적으로 식각율이 낮은 플라즈마 개선 테스라에틸올쏘실리케이트(PE-TEOS: Plasma Enhanced TetraEthylOrthoSilicate)층(753)을 포함하는 적층 구조로 몰드층(750)을 형성할 수 있다. 경우에 따라, PSG나 TEOS의 단일층으로 몰드층(750)이 형성될 수도 있다. 이러한 몰드층(750)은 구현하고자하는 커패시터의 커패시턴스를 고려하여 요구되는 스토리지노드의 높이를 제공할 정도의 두께, 예컨대, 대략 22000Å 또는 그 이상의 두께로 형성될 수 있다.
몰드층(750) 상에 스토리지노드의 상단 측부를 잡아 고정시킴으로써, 스토리지노드들이 쓰러지거나 기울어지는 것(leaning)을 방지하는 부유고정층(770)을 형성한다. 부유고정층(770)은 몰드층(750)과 식각 선택비를 가지는 절연층, 예컨대, 실리콘질화물(Si3N4)층을 포함하여 형성될 수 있다. 부유고정층(770) 상에 후속되는 식각 과정에서 부유고정층(770)을 보호하기 위한 보호 캡층(capping layer: 780)을 실리콘산화물(SiO2)층을 포함하여 형성할 수 있다.
도 10을 참조하면, 보호 캡층(780), 부유고정층(770) 및 몰드층(750)을 관통하여, 하부의 스토리지노드콘택(610)을 각각 노출하게 정렬되는 관통홀(755)들을 형성한다. 이러한 제2관통홀(755)의 형성 과정은 선택적 건식 식각 과정으로 수행될 수 있다. 관통홀(755)들을 채우는 스토리지노드층을 증착한 후, 에치 백(etch back) 또는 CMP를 수행하여 평탄화함으로써 노드 분리함으로써 스토리지노드(810)들을 형성ㅎ나다. 스토리지노드(810)는 티타늄질화물(TiN)과 같은 금속층을 포함하여 형성될 수 있다. 스토리지노드(810)는 관통홀(755)를 채우는 필라(pillar) 형상으로 형성된다. 관통홀(755)의 깊이가 20000Å 이상으로 깊어지고, 관통홀(775)의 크기가 크게 감소되어, 종횡비가 증가되므로, 실린더 형상으로 스토리지노드가 형성되기는 어렵다.
이후에, 보호 캡층(780) 및 부유고정층(770)의 일부를 선택적으로 제거하여, 몰드층(750)의 상면 일부를 노출하는 오프닝부(openning: 772)를 형성한다. 이러한 오프닝부(772)는 셀영역에 위치하게 형성될 수 있으며, 오프닝부(772)의 형성 시 주변영역에 위치하는 보호 캡층(780) 및 부유고정층(770) 부분은 선택적으로 제거될 수 있다. 이러한 오프닝부(772)는 스토리지노드(810)의 외측 측벽을 노출시키기 위해서 몰드층(750) 부분을 선택적으로 제거하는 과정에서 습식 식각액이 유입되는 통로로 이용될 수 있다.
도 11을 참조하면, 오프닝부(772)에 노출된 몰드층(750)을 습식 식각하여 제거한다. BOE(Buffer Oxide Etchant)나 희석 불산(HF) 용액과 같은 산화물 식각액을 이용한다. 습식 식각액은 오프닝부(772)을 통해 몰드층(750)과 접촉하여 몰드층(750) 부분을 습식 제거하고, 계속하여 산화물 식각액이 유입되어 몰드층(750) 부분을 계속 제거하게 된다. 이러한 오프닝부(772)는 습식 식각 제거의 통로로 이용되며, 후속 유전층 및 플레이트노드(plate node)층의 증착 시 증착 소스(source)가 유입되는 통로로 이용될 수 있다.
이러한 습식 식각 과정에서 주변영역 상의 제2층간절연층(711) 부분은 제2식각정지층(730)에 의해 격리되어 차단된 상태이므로, 습식 식각에 의해 영향을 받지 않고 잔류하게 된다.
도 12를 참조하면, 스토리지노드(810)의 외측벽 상에 유전층(830)을 형성하고, 유전층(830) 상에 플레이트노드층(850)을 증착한다. 스토리지노드(810)의 증가된 높이에 의해 커패시턴스가 증가된 셀커패시터가 구현된다. 유전층(830)은 지르코늄산화물(ZrO2)와 같은 고유전상수 k 유전 물질을 증착하여 형성될 수 있고, 또는 지르코늄산화물-알루미늄산화물(Al2O3)-지르코늄산화물의 복합층, 즉, ZAZ 복합층으로 유전층(830)이 형성될 수 있다. 플레이트노드층(850)은 티타늄질화물(TiN) 및 텅스텐(W)을 증착하여 형성될 수 있다. 셀영역과 주변영역 간의 플레이트노드층(850)의 단차는 주변영역 상에 제2층간절연층(711)이 하부층으로 위치하고 있어, 제2층간절연층(711)이 없는 경우에 비해 절반 정도 줄어들 수 있다. 이에 따라, 후속 플레이트노드층(850) 패터닝 과정에서 단차 완화에 의한 공정 마진 개선을 구현할 수 있다.
도 13을 참조하면, 주변영역 상의 플레이트노드층(850) 및 유전층(830) 부분을 선택적으로 제거한다. 잔류된 제2층간절연층(711) 부분 상에 중첩된 플레이트노드층(850) 일부를 선택적으로 제거한다. 이때, 단차 완화에 의해서 식각 공정 마진을 보다 확보할 수 있어, 패터닝된 플레이트노드(850)의 끝단 단부가 셀영역에 보다 가깝게 위치할 수 있다. 식각 과정은 제2식각정지층(730) 상에서 종료될 수 있다. 이후에, 노출된 제2식각정지층(730) 상에 플레이트노드층이 패터닝된 플레이트노드(850)를 덮는 제3층간절연층(370)을 증착한다.
도 14를 참조하면, 제3층간절연층(370)을 관통하는 제3콘택홀(371, 372)들을 선택적 식각 과정으로 형성한다. 제2주변회로배선층 패턴(550) 또는 제2콘택(530)에 정렬되는 제3콘택제1홀(371)과, 플레이트노드(850) 부분에 접속하는 제3콘택제2홀(372)가 형성될 수 있다. 이러한 제3콘택홀(371, 372)은 하부의 제2층간절연층(711)가 위치함에 따라, 스토리지노드(810)의 높이에 비해 절반 정도 또는 그 이하로 감소된 깊이를 가지게 된다. 따라서, 오정렬 발생이나 또는 홀 크기를 보다 작게 가져갈 수 있어, 제3콘택홀(371, 372)들 간의 이격 간격을 보다 넓게 확보할 수 있다. 또한, 플레이트노드(850)의 단차가 완화되어 그 끝단 단부가 셀영역에 보다 가깝게 위치할 수 있으므로, 플레이트노드(850)의 끝단 단부에 접속하는 제3콘택제2홀(372)의 위치가 셀영역에 보다 가까워질 수 있다.
제3콘택홀(371, 372)를 채우는 도전층, 예컨대, 티타늄질화물의 장벽금속층 및 텅스텐층을 증착하고, 이를 CMP하여 노드 분리함으로써 제3콘택(570, 571)을 형성한다. 제3콘택(570)은 제2주변회로배선층 패턴(550) 또는 제2콘택(530)에 정렬되어 제2콘택(530)과 함께 제1금속 배선(M1: 900)과 반도체 기판(100) 또는 주변 게이트(230)를 연결시키는 금속 콘택(M1C)를 구성한다. M1C가 제2콘택(530) 및 제3콘택(570)의 다단 적층 구조로 형성됨에 따라, M1C 전체의 깊이(또는 높이)가 스토리지노드(810)의 높이 증가에 따라 높아짐에도 불구하고, 높이 증가에 따른 콘택홀 크기 증가를 유효하게 억제할 수 있다.
따라서, 제2콘택(530) 및 제3콘택(570)의 다단 적층 구조의 M1C와 이웃하는 다른 M1C 간의 이격 간격을 보다 더 넓게 확보할 수 있어, 간격 협소에 따른 브리지 발생을 유효하게 억제할 수 있다. 또한, 다단 적층 구조의 M1C(530, 570)에 의해 실제 개개의 제2콘택(530) 및 제3콘택(570)이 형성되는 높이를 줄일 수 있어, 이들을 위한 콘택홀의 깊이를 줄여 중첩 마진의 확보가 가능하다. 따라서, M1C(530, 570)의 오정렬에 의한 단락 또는 펀치(punch) 현상을 유효하게 방지할 수 있다.
또한, 플레이트노드(850)의 단부에 접속되는 제3콘택(571)이 셀영역에 보다 가깝게 위치하게 할 수 있어, 제3콘택(571)과 스토리지노드(810) 사이의 이격 간격 또는 M1C(530, 570)와 스토리지노드(810) 사이의 이격 간격을 축소시킬 수 있다. 이에 따라, 이러한 금속 콘택 및 스토리지노드(810)을 포함하여 구성되는 반도체 칩의 전체 크기를 보다 유효하게 줄일 수 있다.
제3콘택(570, 571)을 형성한 후, 제3층간절연층(370) 상에 제1금속 배선(M1: 900)들을 형성한다. 이러한 제1금속 배선(M1: 900)은 제1 및 제2배선의 2층 배선 구조, 즉, M1 및 M2의 구조를 채용하는 DRAM 소자에서 제1층의 배선, 즉, M1으로 이용된다.
100...반도체 기판 350...제1층간절연층
370...제3층간절연층 410...비트라인
510...제1주변회로배선층 패턴 512...제1콘택
530...제2콘택 550...제2주변회로배선층 패턴
570, 571...제3콘택 710, 711...제2층간절연층
810...스토리지노드 850...플레이트노드
900...제1금속 배선, M1.

Claims (26)

  1. 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판 상에 제2층간절연층을 형성하는 단계;
    상기 주변영역의 상기 제2층간절연층 부분을 관통하는 제2콘택(contact)을 형성하는 단계;
    상기 제2층간절연층의 상기 셀영역에 위치하는 부분을 선택적으로 제거하고 상기 제2층간절연층의 상기 주변영역에 위치하는 부분을 잔류시키는 단계;
    상기 제2층간절연층 부분이 제거된 상기 반도체 기판 부분 및 상기 제2콘택을 덮는 몰드층(mold layer)을 형성하는 단계;
    상기 셀영역의 상기 몰드층 부분을 관통하는 스토리지노드(storage node)들을 형성하는 단계;
    상기 몰드층을 선택적으로 제거하여 상기 스토리지노드들을 노출하는 단계;
    상기 노출된 스토리지노드들을 덮는 유전층 및 플레이트노드(plate node)를 형성하는 단계;
    상기 플레이트노드를 덮는 제3층간절연층을 형성하는 단계; 및
    상기 제3층간절연층을 관통하여 상기 플레이트노드 및 상기 제2콘택에 각각 접속하는 제3콘택들을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 주변영역의 반도체 기판 상에 주변회로를 구성하는 주변트랜지스터(transistor)의 게이트(gate)를 형성하는 단계;
    상기 게이트를 덮는 제1층간절연층을 형성하는 단계;
    상기 제1층간절연층의 상기 셀영역 부분에 의해 절연되는 비트라인(bit line)들을 형성하는 단계;
    상기 제1층간절연층을 관통하여 상기 스토리지노드들에 각각 접속될 스토리지노드콘택(storage node contact)들을 형성하는 단계; 및
    상기 주변영역의 상기 제1층간절연층 부분에 상기 제2콘택과 상기 게이트를 연결시키는 제1콘택을 형성하는 단계를 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 셀영역의 상기 제2층간절연층 부분을 선택적으로 제거하는 단계는
    상기 제2층간절연층 상에 상기 셀영역을 여는 마스크 패턴(mask pattern)을 형성하는 단계; 및
    상기 마스크 패턴에 의해 노출된 상기 제2층간절연층 부분을 선택적으로 식각 제거하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 몰드층과 상기 잔류된 제2층간절연층 사이 계면에 상기 제2콘택을 덮게 연장되는 식각정지층(etch stopper)를 형성하는 단계를 더 포함하고
    상기 몰드층이 제거될 때 상기 잔류된 제2층간절연층 부분은 상기 식각정지층에 의해 보호되는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  5. 제4항에 있어서,
    상기 유전층 및 플레이트노드(plate node)를 형성하는 단계는
    상기 몰드층의 제거에 의해 노출된 상기 식각정지층 상으로 연장되게 상기 유전층 및 상기 플레이트노드를 위한 층을 형성하는 단계; 및
    상기 잔류된 제2층간절연층 부분 상에 중첩된 상기 플레이트노드를 위한 층 부분을 선택적으로 제거하여 상기 플레이트노드를 패터닝하는 식각 단계를 포함하고
    상기 플레이트노드에 접속하는 상기 제3콘택은 상기 잔류된 제2층간절연층 부분 상에 위치하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  6. 제1항에 있어서,
    상기 몰드층 상에 상기 스토리지노드들을 지지 고정하기 위한 부유고정층을 형성하는 단계를 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  7. 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판의 상기 주변영역 상에 주변회로를 구성하는 주변트랜지스터(transistor)의 게이트(gate)를 형성하는 단계;
    상기 게이트를 덮는 제1층간절연층을 형성하는 단계;
    상기 주변회로를 구성하도록 상기 게이트에 연결되는 제1콘택 및 제1주변회로배선층 패턴을 형성하는 단계;
    상기 제1주변회로배선층 패턴을 덮는 제2층간절연층을 형성하는 단계;
    상기 주변회로를 구성하도록 상기 제2층간절연층을 관통하는 제2콘택 및 제2주변회로배선층 패턴을 형성하는 단계;
    상기 제2층간절연층의 상기 셀영역에 위치하는 부분을 선택적으로 제거하고 상기 제2층간절연층의 상기 주변영역에 위치하는 부분을 잔류시키는 단계;;
    상기 제2층간절연층 부분이 제거된 상기 반도체 기판 부분 및 상기 제2주변회로배선층 패턴을 덮는 몰드층(mold layer)을 형성하는 단계;
    상기 셀영역의 상기 몰드층 부분을 관통하는 스토리지노드(storage node)들을 형성하는 단계;
    상기 몰드층을 선택적으로 제거하여 상기 스토리지노드들을 노출하는 단계;
    상기 노출된 스토리지노드들을 덮는 유전층 및 플레이트노드(plate node)를 형성하는 단계;
    상기 플레이트노드를 덮는 제3층간절연층을 형성하는 단계; 및
    상기 제3층간절연층을 관통하여 상기 플레이트노드 및 상기 제2주변회로배선층 패턴에 각각 접속하는 제3콘택들을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  8. 제7항에 있어서,
    상기 주변회로는 상기 스토리지노드에 저장될 데이터(data)를 센싱(sensing)하는 센스앰플리파이어(sense amplifier)로 구성되는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  9. 제7항에 있어서,
    상기 제1층간절연층의 상기 셀영역 부분에 의해 절연되는 비트라인(bit line)들을 형성하는 단계; 및
    상기 제1층간절연층을 관통하여 상기 스토리지노드들에 각각 접속될 스토리지노드콘택(storage node contact)들을 형성하는 단계를 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 비트라인들을 형성하는 단계는
    상기 제1층간절연층에 다마신 트렌치(damascene trench)를 형성하는 단계; 및
    상기 다마신 트렌치를 채우는 상기 비트라인(bit line)들을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  11. 제7항에 있어서,
    상기 제1주변회로배선층 패턴을 형성하는 단계는
    상기 주변회로를 구성하는 주변회로배선의 레이아웃(layout)을 얻는 단계;
    상기 주변회로배선의 레이아웃으로부터 상기 제1주변회로배선층 패턴의 레이아웃, 제2콘택의 레이아웃 및 상기 제2주변회로배선층 패턴의 레이아웃을 추출하는 단계;
    상기 게이트를 노출하는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀을 채우는 제1주변회로배선층을 상기 제1층간절연층 상에 형성하는 단계; 및
    상기 제1주변회로배선층을 상기 제1주변회로배선층 패턴의 레이아웃을 따르는 형상으로 선택적으로 식각하여 상기 제1콘택 및 상기 제1주변회로배선층 패턴을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  12. 제7항에 있어서,
    상기 제2주변회로배선층 패턴을 형성하는 단계는
    상기 제2콘택의 레이아웃을 따르는 형상으로 상기 제2층간절연층을 관통하는 제2콘택홀을 형성하는 단계;
    상기 제2층간절연층 상에 상기 제2콘택홀을 채우는 상기 제2주변회로배선층을 형성하는 단계; 및
    상기 제2주변회로배선층을 상기 제2주변회로배선층 패턴의 레이아웃을 따르는 형상으로 선택적으로 식각하여 상기 제2콘택 및 상기 제2주변회로배선층 패턴을 형성하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  13. 제7항에 있어서,
    상기 셀영역의 상기 제2층간절연층 부분을 선택적으로 제거하는 단계는
    상기 제2층간절연층 상에 상기 셀영역을 여는 마스크 패턴(mask pattern)을 형성하는 단계; 및
    상기 마스크 패턴에 의해 노출된 상기 제2층간절연층 부분을 선택적으로 식각 제거하는 단계를 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  14. 제7항에 있어서,
    상기 몰드층과 상기 잔류된 제2층간절연층 사이 계면에 상기 제2주변회로배선층 패턴을 덮게 연장되는 식각정지층(etch stopper)를 형성하는 단계를 더 포함하고
    상기 몰드층이 제거될 때 상기 잔류된 제2층간절연층 부분은 상기 식각정지층에 의해 보호되는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  15. 제14항에 있어서,
    상기 유전층 및 플레이트노드(plate node)를 형성하는 단계는
    상기 몰드층의 제거에 의해 노출된 상기 식각정지층 상으로 연장되게 상기 유전층 및 상기 플레이트노드를 위한 층을 형성하는 단계; 및
    상기 잔류된 제2층간절연층 부분 상에 중첩된 상기 플레이트노드를 위한 층 부분을 선택적으로 제거하여 상기 플레이트노드를 패터닝하는 식각 단계를 포함하고
    상기 플레이트노드에 접속하는 상기 제3콘택은 상기 잔류된 제2층간절연층 부분 상에 위치하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  16. 제7항에 있어서,
    상기 몰드층 상에 상기 스토리지노드들을 지지 고정하기 위한 부유고정층을 형성하는 단계를 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 형성 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 셀영역(cell region) 및 주변영역(peripheral region)을 포함하는 반도체 기판;
    상기 주변영역의 반도체 기판 상에 주변회로를 구성하게 형성된 주변트랜지스터(transistor)의 게이트(gate);
    상기 게이트를 덮게 형성된 제1층간절연층;
    상기 주변 영역의 상기 제1층간절연층 부분에 상기 주변회로를 구성하도록 형성된 상기 게이트에 연결되는 제1콘택 및 제1주변회로배선층 패턴;
    상기 제1주변회로배선층 패턴을 덮게 상기 주변영역 상에 형성된 제2층간절연층;
    상기 주변회로를 구성하도록 상기 제2층간절연층을 관통하게 형성된 제2콘택 및 제2주변회로배선층 패턴;
    상기 셀영역의 상기 제1층간절연층 부분 상에 형성된 스토리지노드(storage node)들;
    상기 스토리지노드들을 덮고 상기 제2층간절연층 상으로 단부가 연장된 유전층 및 플레이트노드(plate node);
    상기 플레이트노드 및 상기 제2층간절연층을 덮는 제3층간절연층; 및
    상기 제3층간절연층을 관통하여 상기 제2층간절연층 상에 위치하는 상기 플레이트노드 부분 및 상기 제2주변회로배선층 패턴에 각각 접속하는 제3콘택들을 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자.
  22. 제21항에 있어서,
    상기 주변회로는 상기 스토리지노드에 저장될 데이터(data)를 센싱(sensing)하는 센스앰플리파이어(sense amplifier)로 구성되는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자.
  23. 제21항에 있어서,
    상기 제1층간절연층의 상기 셀영역 부분에 의해 절연되는 비트라인(bit line)들; 및
    상기 제1층간절연층을 관통하여 상기 스토리지노드들에 각각 접속될 스토리지노드콘택(storage node contact)들을 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자.
  24. 제21항에 있어서,
    상기 제2 및 제3층간절연층 사이 계면에 형성되고 상기 제1층간절연층 상으로 연장되어 상기 스토리지노드 하단 측부를 지지하고 상기 제2층간절연층과 상기 스토리지노드들을 격리시키는 식각 정지층(etch stopper)을 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자.
  25. 제21항에 있어서,
    상기 스토리지노드들의 상단부를 지지 고정하는 부유고정층을 더 포함하는 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자.
  26. 제21항에 있어서,
    상기 제2콘택의 높이는 상기 스토리지노드의 높이의 45% 내지 70% 인 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자.
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