JP2003078029A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの容量素子の下部電極上に形成した
誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透
過した酸素が下層のシリコンプラグ表面を酸化して高抵
抗の酸化物層を形成する不具合を防止する。 【解決手段】 容量素子が形成される溝２７の内壁に沿
って多結晶シリコン膜２８を形成し、溝２７の内壁全体
で多結晶シリコン膜２８と下部電極２９とを接触させる
ので、酸化タンタル膜３２の熱処理時に下部電極２９中
に侵入した酸素は、多結晶シリコン膜２８と下部電極２
９との界面で消費され、プラグ２２の表面に達すること
はない。
誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透
過した酸素が下層のシリコンプラグ表面を酸化して高抵
抗の酸化物層を形成する不具合を防止する。 【解決手段】 容量素子が形成される溝２７の内壁に沿
って多結晶シリコン膜２８を形成し、溝２７の内壁全体
で多結晶シリコン膜２８と下部電極２９とを接触させる
ので、酸化タンタル膜３２の熱処理時に下部電極２９中
に侵入した酸素は、多結晶シリコン膜２８と下部電極２
９との界面で消費され、プラグ２２の表面に達すること
はない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor）
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor）
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。
【０００３】メモリセル選択用ＭＩＳＦＥＴは、周囲を
素子分離領域で囲まれた活性領域に形成され、主として
ゲート絶縁膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域に
よって構成される。メモリセル選択用ＭＩＳＦＥＴは、
通常１つの活性領域に２個形成され、これら２個のＭＩ
ＳＦＥＴのソース、ドレイン（半導体領域）の一方が活
性領域の中央部で共有される。
素子分離領域で囲まれた活性領域に形成され、主として
ゲート絶縁膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域に
よって構成される。メモリセル選択用ＭＩＳＦＥＴは、
通常１つの活性領域に２個形成され、これら２個のＭＩ
ＳＦＥＴのソース、ドレイン（半導体領域）の一方が活
性領域の中央部で共有される。
【０００４】ビット線は、上記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、多結晶シリコンなどからなる
プラグが埋め込まれた接続孔を通じてソース、ドレイン
（半導体領域）の一方（２個のＭＩＳＦＥＴに共有され
た半導体領域）と電気的に接続される。また、情報蓄積
用容量素子は、ビット線の上部に配置され、同じく多結
晶シリコンなどからなるプラグが埋め込まれた接続孔を
通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ン（半導体領域）の他方と電気的に接続される。
ＦＥＴの上部に配置され、多結晶シリコンなどからなる
プラグが埋め込まれた接続孔を通じてソース、ドレイン
（半導体領域）の一方（２個のＭＩＳＦＥＴに共有され
た半導体領域）と電気的に接続される。また、情報蓄積
用容量素子は、ビット線の上部に配置され、同じく多結
晶シリコンなどからなるプラグが埋め込まれた接続孔を
通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ン（半導体領域）の他方と電気的に接続される。
【０００５】このように、近年のＤＲＡＭは、メモリセ
ルの微細化に伴う蓄積電荷量の減少を補う対策として、
情報蓄積用容量素子をビット線の上部に配置するスタッ
ク・キャパシタ構造を採用している。
ルの微細化に伴う蓄積電荷量の減少を補う対策として、
情報蓄積用容量素子をビット線の上部に配置するスタッ
ク・キャパシタ構造を採用している。
【０００６】しかし、メモリセルの微細化がさらに進む
２５６メガビット以降の大容量ＤＲＡＭの場合は、スタ
ック・キャパシタ構造を採用しただけでは蓄積電荷量の
減少を補うことが困難であると考えられている。そこ
で、情報蓄積用容量素子の容量絶縁膜として、酸化タン
タル（Ｔａ2Ｏ5）のような高誘電体材料の導入が進めら
れている。
２５６メガビット以降の大容量ＤＲＡＭの場合は、スタ
ック・キャパシタ構造を採用しただけでは蓄積電荷量の
減少を補うことが困難であると考えられている。そこ
で、情報蓄積用容量素子の容量絶縁膜として、酸化タン
タル（Ｔａ2Ｏ5）のような高誘電体材料の導入が進めら
れている。
【０００７】上記した酸化タンタルのような高誘電体材
料は、単に成膜しただけでは高い比誘電率が得られず、
かつ膜のリーク電流も大きい。そのため、成膜後に７５
０℃〜８００℃の高温酸素雰囲気中で熱処理を行うこと
によって、膜の結晶化および膜質の改善を図る必要があ
るが、このような高温の熱処理は、ＭＩＳＦＥＴの特性
変動といった問題を引き起こす。
料は、単に成膜しただけでは高い比誘電率が得られず、
かつ膜のリーク電流も大きい。そのため、成膜後に７５
０℃〜８００℃の高温酸素雰囲気中で熱処理を行うこと
によって、膜の結晶化および膜質の改善を図る必要があ
るが、このような高温の熱処理は、ＭＩＳＦＥＴの特性
変動といった問題を引き起こす。
【０００８】そこで、容量絶縁膜を高誘電体材料で構成
する場合には、その下地となる下部電極としてＲｕ（ル
テニウム）に代表される白金族金属が使用される。これ
は、白金族金属表面に高誘電体膜を堆積した場合には、
７００℃以下といった低温の熱処理で膜の結晶化および
膜質の改善を図ることができるため、製造工程全体の熱
処理量を低減し、ＭＩＳＦＥＴの特性変動を防止するこ
とができるからである。
する場合には、その下地となる下部電極としてＲｕ（ル
テニウム）に代表される白金族金属が使用される。これ
は、白金族金属表面に高誘電体膜を堆積した場合には、
７００℃以下といった低温の熱処理で膜の結晶化および
膜質の改善を図ることができるため、製造工程全体の熱
処理量を低減し、ＭＩＳＦＥＴの特性変動を防止するこ
とができるからである。
【０００９】一方、下部電極材料に上記のような白金族
金属を使用した場合は、この種の金属が酸素を透過し易
い材料であることから、下部電極の表面に高誘電体膜を
成膜した後、酸素雰囲気中で熱処理を行うと、酸素が高
誘電体膜および下部電極を透過してその下部のシリコン
プラグに達し、白金族金属とシリコンとが反応して両者
の界面に金属シリサイドからなる高抵抗層が形成されて
しまうという問題が生じる。
金属を使用した場合は、この種の金属が酸素を透過し易
い材料であることから、下部電極の表面に高誘電体膜を
成膜した後、酸素雰囲気中で熱処理を行うと、酸素が高
誘電体膜および下部電極を透過してその下部のシリコン
プラグに達し、白金族金属とシリコンとが反応して両者
の界面に金属シリサイドからなる高抵抗層が形成されて
しまうという問題が生じる。
【００１０】そこで、上記の問題を改善する対策とし
て、白金族金属からなる下部電極とシリコンプラグとの
間に、両者の反応を防ぐバリア層を形成することが提案
されている。
て、白金族金属からなる下部電極とシリコンプラグとの
間に、両者の反応を防ぐバリア層を形成することが提案
されている。
【００１１】特開平１０−７９４８１号公報は、酸化シ
リコン膜をリフロー、平坦化する際の７００〜８００℃
の熱処理によって白金族金属とシリコンとが相互拡散
し、金属シリサイド層が形成されたり、さらにはこの金
属シリサイド層が酸化されて誘電率の小さい酸化シリコ
ン層が形成されたりする不具合を防止するためのバリア
層として、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ
（タンタル）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）
などの高融点金属とシリコンと窒素とを含む導電層（金
属シリコンナイトライド層）を提案している。このバリ
ア層は、柱状の結晶またはアモルファスを含む第１層
と、粒状の結晶を含む第２層とを積層したものであるこ
とが好ましいとされている。また、バリア層とシリコン
プラグとの間には、両者の密着性を向上させるＴｉを含
む層を形成することが好ましいとされている。
リコン膜をリフロー、平坦化する際の７００〜８００℃
の熱処理によって白金族金属とシリコンとが相互拡散
し、金属シリサイド層が形成されたり、さらにはこの金
属シリサイド層が酸化されて誘電率の小さい酸化シリコ
ン層が形成されたりする不具合を防止するためのバリア
層として、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ
（タンタル）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）
などの高融点金属とシリコンと窒素とを含む導電層（金
属シリコンナイトライド層）を提案している。このバリ
ア層は、柱状の結晶またはアモルファスを含む第１層
と、粒状の結晶を含む第２層とを積層したものであるこ
とが好ましいとされている。また、バリア層とシリコン
プラグとの間には、両者の密着性を向上させるＴｉを含
む層を形成することが好ましいとされている。
【００１２】特開平１０−２０９３９４号公報は、シリ
コンプラグを埋め込んだ接続孔の上部に下部電極を形成
する際、両者のマスク合わせずれが生じると、下部電極
の上部に形成する誘電体膜と下部電極の下部のシリコン
プラグとが接触する結果、誘電体膜中の酸素とシリコン
とが反応して高抵抗の酸化シリコン膜ができたり、誘電
体膜中の酸素が不足してリーク電流が増大するという問
題を指摘している。その対策として、この公報は、誘電
体膜とシリコンプラグとの間に窒化シリコンからなる遮
断膜を設けることを提案している。
コンプラグを埋め込んだ接続孔の上部に下部電極を形成
する際、両者のマスク合わせずれが生じると、下部電極
の上部に形成する誘電体膜と下部電極の下部のシリコン
プラグとが接触する結果、誘電体膜中の酸素とシリコン
とが反応して高抵抗の酸化シリコン膜ができたり、誘電
体膜中の酸素が不足してリーク電流が増大するという問
題を指摘している。その対策として、この公報は、誘電
体膜とシリコンプラグとの間に窒化シリコンからなる遮
断膜を設けることを提案している。
【００１３】特開平１１−３０７７３６号公報は、強誘
電体メモリに関するものであるが、シリコンプラグの上
部に酸化イリジウム（ＩｒＯx）からなる下部電極、Ｐ
ＺＴ（チタン酸ジルコン酸鉛）などの強誘電体からなる
誘電体膜、Ｐｔなどの白金属金属からなる上部電極によ
って構成される容量素子を形成する際、シリコンプラグ
の上部に拡散バリア層としてタンタルシリコンナイトラ
イド（ＴａＳｉＮ）膜を形成し、この拡散バリア層の上
部に酸素阻止膜としてＩｒ膜を形成する技術を開示して
いる。
電体メモリに関するものであるが、シリコンプラグの上
部に酸化イリジウム（ＩｒＯx）からなる下部電極、Ｐ
ＺＴ（チタン酸ジルコン酸鉛）などの強誘電体からなる
誘電体膜、Ｐｔなどの白金属金属からなる上部電極によ
って構成される容量素子を形成する際、シリコンプラグ
の上部に拡散バリア層としてタンタルシリコンナイトラ
イド（ＴａＳｉＮ）膜を形成し、この拡散バリア層の上
部に酸素阻止膜としてＩｒ膜を形成する技術を開示して
いる。
【００１４】
【発明が解決しようとする課題】このように、従来技術
においては、容量素子の下部電極とシリコンプラグの間
にバリア層を設けることによって、下部電極上に形成し
た高誘電体材料からなる容量絶縁膜を酸素雰囲気で熱処
理する際、シリコンプラグの表面に高抵抗の酸化物層が
形成されることを防いでいる。
においては、容量素子の下部電極とシリコンプラグの間
にバリア層を設けることによって、下部電極上に形成し
た高誘電体材料からなる容量絶縁膜を酸素雰囲気で熱処
理する際、シリコンプラグの表面に高抵抗の酸化物層が
形成されることを防いでいる。
【００１５】しかし、メモリセルの微細化がさらに進
み、シリコンプラグを埋め込むスルーホールの径が微小
になると、シリコンプラグ上に形成するバリア層の表面
積も微小になる。その結果、酸素を含む雰囲気中で下部
電極上の高誘電体膜を熱処理する際、バリア層の表面に
形成される酸化物層の膜厚が極めて薄い場合でもあって
も、シリコンプラグの表面積が極めて小さいために、下
部電極とシリコンプラグの接触抵抗が増加し、極端な場
合には導通不良を引き起こす虞れがある。
み、シリコンプラグを埋め込むスルーホールの径が微小
になると、シリコンプラグ上に形成するバリア層の表面
積も微小になる。その結果、酸素を含む雰囲気中で下部
電極上の高誘電体膜を熱処理する際、バリア層の表面に
形成される酸化物層の膜厚が極めて薄い場合でもあって
も、シリコンプラグの表面積が極めて小さいために、下
部電極とシリコンプラグの接触抵抗が増加し、極端な場
合には導通不良を引き起こす虞れがある。
【００１６】本発明の目的は、容量素子の下部電極上に
形成した誘電体膜の熱処理に起因して、下部電極とシリ
コンプラグが導通不良を引き起こす不具合を防止する技
術を提供することにある。
形成した誘電体膜の熱処理に起因して、下部電極とシリ
コンプラグが導通不良を引き起こす不具合を防止する技
術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明の半導体集積回路装置は、半導体基
板の主面上に形成され、第１導電層が埋め込まれた第１
接続孔を有する第１絶縁膜と、前記第１絶縁膜上に形成
され、前記第１接続孔の上部に溝を有する第２絶縁膜
と、前記溝の内部に形成された容量素子とを備えたＤＲ
ＡＭにおいて、前記容量素子は、前記溝の側壁および底
部に形成された第２導電層からなる下部電極と、前記下
部電極の上部に形成された容量絶縁膜と、前記容量絶縁
膜の上部に形成された第３導電層からなる上部電極とを
含んで構成され、前記溝の側壁および底部と、前記下部
電極との間には、前記第１接続孔内の前記第１導電層に
電気的に接続された金属シリサイド層が設けられている
ものである。
板の主面上に形成され、第１導電層が埋め込まれた第１
接続孔を有する第１絶縁膜と、前記第１絶縁膜上に形成
され、前記第１接続孔の上部に溝を有する第２絶縁膜
と、前記溝の内部に形成された容量素子とを備えたＤＲ
ＡＭにおいて、前記容量素子は、前記溝の側壁および底
部に形成された第２導電層からなる下部電極と、前記下
部電極の上部に形成された容量絶縁膜と、前記容量絶縁
膜の上部に形成された第３導電層からなる上部電極とを
含んで構成され、前記溝の側壁および底部と、前記下部
電極との間には、前記第１接続孔内の前記第１導電層に
電気的に接続された金属シリサイド層が設けられている
ものである。
【００２０】本発明の半導体集積回路装置の製造方法
は、以下の工程を有している。 （ａ）半導体基板の主面上に形成した第１絶縁膜に第１
接続孔を形成し、前記第１接続孔の内部に第１導電層を
埋め込む工程、（ｂ）前記第１絶縁膜の上部に第２絶縁
膜を形成し、前記第１接続孔の上部の前記第２絶縁膜に
溝を形成する工程、（ｃ）前記溝の側壁および底部に、
前記第１接続孔内の前記第１導電層に電気的に接続され
た金属シリサイド層を形成する工程、（ｄ）前記金属シ
リサイド層の上部に、容量素子の下部電極を形成する工
程、（ｅ）前記下部電極の上部に前記容量素子の容量絶
縁膜を形成する工程、（ｆ）前記容量絶縁膜の上部に前
記容量素子の上部電極を形成する工程。
は、以下の工程を有している。 （ａ）半導体基板の主面上に形成した第１絶縁膜に第１
接続孔を形成し、前記第１接続孔の内部に第１導電層を
埋め込む工程、（ｂ）前記第１絶縁膜の上部に第２絶縁
膜を形成し、前記第１接続孔の上部の前記第２絶縁膜に
溝を形成する工程、（ｃ）前記溝の側壁および底部に、
前記第１接続孔内の前記第１導電層に電気的に接続され
た金属シリサイド層を形成する工程、（ｄ）前記金属シ
リサイド層の上部に、容量素子の下部電極を形成する工
程、（ｅ）前記下部電極の上部に前記容量素子の容量絶
縁膜を形成する工程、（ｆ）前記容量絶縁膜の上部に前
記容量素子の上部電極を形成する工程。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）本実施の形態のＤＲＡＭ
の製造方法を図１〜図４２を用いて工程順に説明する。
の製造方法を図１〜図４２を用いて工程順に説明する。
【００２３】まず、図１（メモリアレイの要部平面
図）、図２（図１のＡ−Ａ線に沿った断面図）、図３
（図１のＢ−Ｂ線に沿った断面図）および図４（図１の
Ｃ−Ｃ線に沿った断面図）に示すように、例えばｐ型の
単結晶シリコンからなる基板１の主面の素子分離領域に
素子分離溝２を形成する。素子分離溝２は、基板１の表
面をエッチングして深さ３００〜４００ｎｍ程度の溝を
形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(C
hemical Vapor Deposition)法で酸化シリコン膜４（膜
厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を
化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)
法で研磨、平坦化することによって形成する。酸化シリ
コン膜４は、例えば酸素（またはオゾン）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積し、その後、１０００℃程度のドライ
酸化を行って膜を緻密化（デンシファイ）する。
図）、図２（図１のＡ−Ａ線に沿った断面図）、図３
（図１のＢ−Ｂ線に沿った断面図）および図４（図１の
Ｃ−Ｃ線に沿った断面図）に示すように、例えばｐ型の
単結晶シリコンからなる基板１の主面の素子分離領域に
素子分離溝２を形成する。素子分離溝２は、基板１の表
面をエッチングして深さ３００〜４００ｎｍ程度の溝を
形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(C
hemical Vapor Deposition)法で酸化シリコン膜４（膜
厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を
化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)
法で研磨、平坦化することによって形成する。酸化シリ
コン膜４は、例えば酸素（またはオゾン）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積し、その後、１０００℃程度のドライ
酸化を行って膜を緻密化（デンシファイ）する。
【００２４】図１に示すように、上記素子分離溝２を形
成することにより、素子分離溝２によって周囲を囲まれ
た細長い島状の活性領域（Ｌ）が同時に多数形成され
る。後述するように、これらの活性領域（Ｌ）のそれぞ
れには、ソース、ドレインの一方を共有するメモリセル
選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
成することにより、素子分離溝２によって周囲を囲まれ
た細長い島状の活性領域（Ｌ）が同時に多数形成され
る。後述するように、これらの活性領域（Ｌ）のそれぞ
れには、ソース、ドレインの一方を共有するメモリセル
選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００２５】次に、基板１にＢ（ホウ素）をイオン打ち
込みすることによってｐ型ウエル３を形成し、続いてｐ
型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄し
た後、基板１を熱酸化することによってｐ型ウエル３の
活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート
絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート
絶縁膜５は、基板１の熱酸化によって形成される酸化シ
リコン系絶縁膜の他、それよりも誘電率が大きい窒化シ
リコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル
膜、酸化チタン膜など）であってもよい。これらの高誘
電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法
で成膜することによって形成する。
込みすることによってｐ型ウエル３を形成し、続いてｐ
型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄し
た後、基板１を熱酸化することによってｐ型ウエル３の
活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート
絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート
絶縁膜５は、基板１の熱酸化によって形成される酸化シ
リコン系絶縁膜の他、それよりも誘電率が大きい窒化シ
リコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル
膜、酸化チタン膜など）であってもよい。これらの高誘
電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法
で成膜することによって形成する。
【００２６】次に、図５〜図７に示すように、ゲート絶
縁膜５の上部にゲート電極６を形成する。ゲート電極６
は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）と
して機能する。ゲート電極６（ワード線ＷＬ）は、例え
ばゲート絶縁膜５の上部にＰ（リン）などをドープした
ｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒
化タングステン）またはＴｉＮ（窒化チタン）からなる
バリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ（タ
ングステン）膜（膜厚１００ｎｍ程度）および窒化シリ
コン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フ
ォトレジスト膜をマスクにしてこれらの膜をドライエッ
チングすることによって形成する。多結晶シリコン膜お
よび窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタ
ル膜およびＷ膜はスパッタリング法で堆積する。
縁膜５の上部にゲート電極６を形成する。ゲート電極６
は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）と
して機能する。ゲート電極６（ワード線ＷＬ）は、例え
ばゲート絶縁膜５の上部にＰ（リン）などをドープした
ｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒
化タングステン）またはＴｉＮ（窒化チタン）からなる
バリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ（タ
ングステン）膜（膜厚１００ｎｍ程度）および窒化シリ
コン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フ
ォトレジスト膜をマスクにしてこれらの膜をドライエッ
チングすることによって形成する。多結晶シリコン膜お
よび窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタ
ル膜およびＷ膜はスパッタリング法で堆積する。
【００２７】次に、図８〜図１０に示すように、ｐ型ウ
エル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込
みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体
領域８（ソース、ドレイン）を形成する。ここまでの工
程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成
する。
エル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込
みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体
領域８（ソース、ドレイン）を形成する。ここまでの工
程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成
する。
【００２８】次に、図１１〜図１４に示すように、基板
１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）お
よび酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積
し、続いて酸化シリコン膜１０の表面を化学機械研磨法
で平坦化した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜１０および窒化シリコン膜９を
ドライエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
８）の上部にコンタクトホール１１、１２を形成する。
酸化シリコン膜１０のエッチングは、窒化シリコンに対
する選択比が大きい条件で行い、窒化シリコン膜９のエ
ッチングは、シリコンや酸化シリコンに対するエッチン
グ選択比が大きい条件で行う。これにより、コンタクト
ホール１１、１２をゲート電極６（ワード線ＷＬ）に対
して自己整合（セルフアライン）で形成することができ
る。
１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）お
よび酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積
し、続いて酸化シリコン膜１０の表面を化学機械研磨法
で平坦化した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜１０および窒化シリコン膜９を
ドライエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
８）の上部にコンタクトホール１１、１２を形成する。
酸化シリコン膜１０のエッチングは、窒化シリコンに対
する選択比が大きい条件で行い、窒化シリコン膜９のエ
ッチングは、シリコンや酸化シリコンに対するエッチン
グ選択比が大きい条件で行う。これにより、コンタクト
ホール１１、１２をゲート電極６（ワード線ＷＬ）に対
して自己整合（セルフアライン）で形成することができ
る。
【００２９】次に、図１５および図１６に示すように、
コンタクトホール１１、１２の内部にプラグ１３を形成
する。プラグ１３を形成するには、酸化シリコン膜１０
の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ
法で堆積することによってコンタクトホール１１、１２
の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタ
クトホール１１、１２の外部のｎ型多結晶シリコン膜を
化学機械研磨法（またはドライエッチング）で除去す
る。
コンタクトホール１１、１２の内部にプラグ１３を形成
する。プラグ１３を形成するには、酸化シリコン膜１０
の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ
法で堆積することによってコンタクトホール１１、１２
の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタ
クトホール１１、１２の外部のｎ型多結晶シリコン膜を
化学機械研磨法（またはドライエッチング）で除去す
る。
【００３０】次に、酸化シリコン膜１０の上部にＣＶＤ
法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積
した後、図１７〜図１９に示すように、フォトレジスト
膜（図示せず）をマスクにしてコンタクトホール１１の
上部の酸化シリコン膜１４をドライエッチングすること
により、後の工程で形成されるビット線（ＢＬ）とコン
タクトホール１１とを接続するためのスルーホール１５
を形成する。
法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積
した後、図１７〜図１９に示すように、フォトレジスト
膜（図示せず）をマスクにしてコンタクトホール１１の
上部の酸化シリコン膜１４をドライエッチングすること
により、後の工程で形成されるビット線（ＢＬ）とコン
タクトホール１１とを接続するためのスルーホール１５
を形成する。
【００３１】次に、図２０および図２１に示すように、
スルーホール１５の内部にプラグ１６を形成する。プラ
グ１６を形成するには、酸化シリコン膜１４の上部に例
えばスパッタリング法でＴｉＮからなるバリアメタル膜
を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ
膜を堆積することによってスルーホール１５の内部にこ
れらの膜を埋め込んだ後、スルーホール１５の外部のこ
れらの膜を化学機械研磨法で除去する。
スルーホール１５の内部にプラグ１６を形成する。プラ
グ１６を形成するには、酸化シリコン膜１４の上部に例
えばスパッタリング法でＴｉＮからなるバリアメタル膜
を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ
膜を堆積することによってスルーホール１５の内部にこ
れらの膜を埋め込んだ後、スルーホール１５の外部のこ
れらの膜を化学機械研磨法で除去する。
【００３２】次に、図２３〜図２５に示すように、酸化
シリコン膜１４の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、例えば酸化シリコン膜１４の
上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程
度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜
（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜
をマスクにしてこれらの膜をドライエッチングする。ビ
ット線ＢＬは、その下部のスルーホール１５に埋め込ま
れたプラグ１６およびさらにその下部のコンタクトホー
ル１１に埋め込まれたプラグ１３を介してメモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体
領域８）の一方と電気的に接続される。
シリコン膜１４の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、例えば酸化シリコン膜１４の
上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程
度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜
（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜
をマスクにしてこれらの膜をドライエッチングする。ビ
ット線ＢＬは、その下部のスルーホール１５に埋め込ま
れたプラグ１６およびさらにその下部のコンタクトホー
ル１１に埋め込まれたプラグ１３を介してメモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体
領域８）の一方と電気的に接続される。
【００３３】次に、図２６〜図２９に示すように、ビッ
ト線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化
シリコン膜１７および膜厚２００ｎｍ程度の窒化シリコ
ン膜１８を堆積した後、フォトレジスト膜（図示せず）
をマスクにして窒化シリコン膜１８および酸化シリコン
膜１７をドライエッチングすることにより、プラグ１３
が埋め込まれたコンタクトホール１１の上部にスルーホ
ール１９を形成する。
ト線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化
シリコン膜１７および膜厚２００ｎｍ程度の窒化シリコ
ン膜１８を堆積した後、フォトレジスト膜（図示せず）
をマスクにして窒化シリコン膜１８および酸化シリコン
膜１７をドライエッチングすることにより、プラグ１３
が埋め込まれたコンタクトホール１１の上部にスルーホ
ール１９を形成する。
【００３４】スルーホール１９は、その径がその下部の
コンタクトホール１１の径よりも小さくなるように形成
する。具体的には、窒化シリコン膜１８の上部にＣＶＤ
法で多結晶シリコン膜２０を堆積し、続いてスルーホー
ル１９を形成する領域の多結晶シリコン膜２０をドライ
エッチングして孔を形成した後、多結晶シリコン膜２０
の上部にさらに多結晶シリコン膜（図示せず）を堆積す
る。次に、多結晶シリコン膜２０の上部の多結晶シリコ
ン膜を異方性エッチングすることによって孔の側壁にサ
イドウォールスペーサ２１を形成し、続いて多結晶シリ
コン膜２０とサイドウォールスペーサ２１とをマスクに
用いて孔の底部の窒化シリコン膜１８および酸化シリコ
ン膜１７をドライエッチングする。
コンタクトホール１１の径よりも小さくなるように形成
する。具体的には、窒化シリコン膜１８の上部にＣＶＤ
法で多結晶シリコン膜２０を堆積し、続いてスルーホー
ル１９を形成する領域の多結晶シリコン膜２０をドライ
エッチングして孔を形成した後、多結晶シリコン膜２０
の上部にさらに多結晶シリコン膜（図示せず）を堆積す
る。次に、多結晶シリコン膜２０の上部の多結晶シリコ
ン膜を異方性エッチングすることによって孔の側壁にサ
イドウォールスペーサ２１を形成し、続いて多結晶シリ
コン膜２０とサイドウォールスペーサ２１とをマスクに
用いて孔の底部の窒化シリコン膜１８および酸化シリコ
ン膜１７をドライエッチングする。
【００３５】また、前記図２６および図２９に示すよう
に、スルーホール１９は、その中心がその下部のコンタ
クトホール１１の中心よりもビット線ＢＬから離れる方
向にオフセット（離隔）される。このように、スルーホ
ール１９の径をその下部のコンタクトホール１１の径よ
りも小さくし、かつその中心をビット線ＢＬから離れる
方向にオフセットさせることにより、メモリセルサイズ
を縮小した場合においても自己整合コンタクト(Self-Al
igned Contact；ＳＡＣ)技術を用いることなく、スルー
ホール１９（の内部に埋め込まれるプラグ２２）とビッ
ト線ＢＬとのショートを防止することができる。また、
スルーホール１９の径をその下部のコンタクトホール１
１の径よりも小さくすることにより、それらの中心をず
らしても両者のコンタクト面積を十分に確保することが
できる。
に、スルーホール１９は、その中心がその下部のコンタ
クトホール１１の中心よりもビット線ＢＬから離れる方
向にオフセット（離隔）される。このように、スルーホ
ール１９の径をその下部のコンタクトホール１１の径よ
りも小さくし、かつその中心をビット線ＢＬから離れる
方向にオフセットさせることにより、メモリセルサイズ
を縮小した場合においても自己整合コンタクト(Self-Al
igned Contact；ＳＡＣ)技術を用いることなく、スルー
ホール１９（の内部に埋め込まれるプラグ２２）とビッ
ト線ＢＬとのショートを防止することができる。また、
スルーホール１９の径をその下部のコンタクトホール１
１の径よりも小さくすることにより、それらの中心をず
らしても両者のコンタクト面積を十分に確保することが
できる。
【００３６】次に、スルーホール１９の形成に用いたマ
スク（多結晶シリコン膜２０およびサイドウォールスペ
ーサ２１）をドライエッチングで除去した後、図３０〜
図３２に示すように、スルーホール１９の内部にプラグ
２２を形成する。プラグ２２を形成するには、まず窒化
シリコン膜１８の上部にＰをドープしたｎ型多結晶シリ
コン膜をＣＶＤ法で堆積することによって、スルーホー
ル１９の内部にｎ型多結晶シリコン膜を埋め込み、続い
てスルーホール１９の外部のｎ型多結晶シリコン膜を化
学機械研磨法（またはドライエッチング法）で除去す
る。
スク（多結晶シリコン膜２０およびサイドウォールスペ
ーサ２１）をドライエッチングで除去した後、図３０〜
図３２に示すように、スルーホール１９の内部にプラグ
２２を形成する。プラグ２２を形成するには、まず窒化
シリコン膜１８の上部にＰをドープしたｎ型多結晶シリ
コン膜をＣＶＤ法で堆積することによって、スルーホー
ル１９の内部にｎ型多結晶シリコン膜を埋め込み、続い
てスルーホール１９の外部のｎ型多結晶シリコン膜を化
学機械研磨法（またはドライエッチング法）で除去す
る。
【００３７】次に、図３３および図３４に示すように、
窒化シリコン膜１８の上部にＣＶＤ法で膜厚１５００ｎ
ｍ程度の酸化シリコン膜２４を堆積する。情報蓄積用容
量素子Ｃの下部電極２８は、次の工程で酸化シリコン膜
２４に形成される溝２７の内部に形成される。従って、
酸化シリコン膜２４の膜厚がこの下部電極２８の高さと
なるので、下部電極２８の表面積を大きくして蓄積電荷
量を増やすためには、酸化シリコン膜２４を厚い膜厚で
堆積する。酸化シリコン膜２４は、例えば酸素とテトラ
エトキシシラン（ＴＥＯＳ）とをソースガスに用いたプ
ラズマＣＶＤ法で堆積し、その後、必要に応じてその表
面を化学機械研磨法で平坦化する。
窒化シリコン膜１８の上部にＣＶＤ法で膜厚１５００ｎ
ｍ程度の酸化シリコン膜２４を堆積する。情報蓄積用容
量素子Ｃの下部電極２８は、次の工程で酸化シリコン膜
２４に形成される溝２７の内部に形成される。従って、
酸化シリコン膜２４の膜厚がこの下部電極２８の高さと
なるので、下部電極２８の表面積を大きくして蓄積電荷
量を増やすためには、酸化シリコン膜２４を厚い膜厚で
堆積する。酸化シリコン膜２４は、例えば酸素とテトラ
エトキシシラン（ＴＥＯＳ）とをソースガスに用いたプ
ラズマＣＶＤ法で堆積し、その後、必要に応じてその表
面を化学機械研磨法で平坦化する。
【００３８】次に、図３５〜図３７に示すように、フォ
トレジスト膜（図示せず）をマスクにして酸化シリコン
膜２４をドライエッチングすることにより、その底部に
スルーホール１９内のプラグ２２の表面が露出する溝２
７を形成する。図３５に示すように、この溝２７は、ワ
ード線ＷＬの延在方向が長辺となり、ビット線ＢＬの延
在方向が短辺となる矩形の平面パターンを有する。
トレジスト膜（図示せず）をマスクにして酸化シリコン
膜２４をドライエッチングすることにより、その底部に
スルーホール１９内のプラグ２２の表面が露出する溝２
７を形成する。図３５に示すように、この溝２７は、ワ
ード線ＷＬの延在方向が長辺となり、ビット線ＢＬの延
在方向が短辺となる矩形の平面パターンを有する。
【００３９】次に、図３８に示すように、溝２７が形成
された酸化シリコン膜２４の上部に、溝２７を埋め込ま
ないような薄い膜厚（例えば１０ｎｍ程度）の多結晶シ
リコン膜２８をＣＶＤ法で堆積する。多結晶シリコン膜
２８は、その電気抵抗を下げるために、成膜中にＰをド
ープすることによって導電型をｎ型とする。また、多結
晶シリコン膜２８は、アモルファス状態で堆積し、その
後、熱処理を行って多結晶化することが望ましい。
された酸化シリコン膜２４の上部に、溝２７を埋め込ま
ないような薄い膜厚（例えば１０ｎｍ程度）の多結晶シ
リコン膜２８をＣＶＤ法で堆積する。多結晶シリコン膜
２８は、その電気抵抗を下げるために、成膜中にＰをド
ープすることによって導電型をｎ型とする。また、多結
晶シリコン膜２８は、アモルファス状態で堆積し、その
後、熱処理を行って多結晶化することが望ましい。
【００４０】次に、図３９に示すように、多結晶シリコ
ン膜２８の上部にＣＶＤ法で膜厚２０ｎｍ程度のＲｕ膜
２９ａを堆積する。Ｒｕ膜２９ａは、例えばテトラヒド
ロフラン（ＴＨＦ）などの有機溶媒に溶かしたエチルシ
クロペンタジエニルルテニウム（以下、Ｒｕ（ＥｔＣ
ｐ）2と略記する）などの有機Ｒｕ化合物を２５０℃程
度で気化させ、酸素で分解することによって形成する。
Ｒｕ膜２９ａは、溝２７を埋め込まないような薄い膜厚
（例えば２０ｎｍ程度）で堆積する。また、Ｒｕ膜２９
ａを堆積する前に、あらかじめ多結晶シリコン膜２８の
上部にスパッタリング法でＲｕ膜を薄く（例えば５ｎｍ
程度）堆積しておくと、Ｒｕ膜２９ａを良好に堆積する
ことができる。
ン膜２８の上部にＣＶＤ法で膜厚２０ｎｍ程度のＲｕ膜
２９ａを堆積する。Ｒｕ膜２９ａは、例えばテトラヒド
ロフラン（ＴＨＦ）などの有機溶媒に溶かしたエチルシ
クロペンタジエニルルテニウム（以下、Ｒｕ（ＥｔＣ
ｐ）2と略記する）などの有機Ｒｕ化合物を２５０℃程
度で気化させ、酸素で分解することによって形成する。
Ｒｕ膜２９ａは、溝２７を埋め込まないような薄い膜厚
（例えば２０ｎｍ程度）で堆積する。また、Ｒｕ膜２９
ａを堆積する前に、あらかじめ多結晶シリコン膜２８の
上部にスパッタリング法でＲｕ膜を薄く（例えば５ｎｍ
程度）堆積しておくと、Ｒｕ膜２９ａを良好に堆積する
ことができる。
【００４１】次に、図４０に示すように、溝２７の内部
に絶縁膜３０を埋め込み、絶縁膜３０で覆われていない
溝２７の外部の多結晶シリコン膜２８およびＲｕ膜２９
ａをドライエッチングによって除去する。これにより、
溝２７の内部、すなわち溝２７の側壁および底部にＲｕ
膜２９ａからなる情報蓄積用容量素子の下部電極２９が
形成される。また、溝２７の側壁および底部と下部電極
２９との間は、スルーホール１９内のプラグ２２と電気
的に接続された多結晶シリコン膜２８が残る。
に絶縁膜３０を埋め込み、絶縁膜３０で覆われていない
溝２７の外部の多結晶シリコン膜２８およびＲｕ膜２９
ａをドライエッチングによって除去する。これにより、
溝２７の内部、すなわち溝２７の側壁および底部にＲｕ
膜２９ａからなる情報蓄積用容量素子の下部電極２９が
形成される。また、溝２７の側壁および底部と下部電極
２９との間は、スルーホール１９内のプラグ２２と電気
的に接続された多結晶シリコン膜２８が残る。
【００４２】上記絶縁膜３０は、酸化シリコン膜２４に
対するエッチング選択比が大きい絶縁材料、例えばフォ
トレジストやスピンオングラスなどで構成する。絶縁膜
３０をフォトレジストで構成する場合は、ポジ型のフォ
トレジスト膜を溝２７の内部および酸化シリコン膜２４
上にスピン塗布した後、全面露光および現像を行って溝
２７の外部の露光部を除去し、溝２７の内部に未露光部
を残す。
対するエッチング選択比が大きい絶縁材料、例えばフォ
トレジストやスピンオングラスなどで構成する。絶縁膜
３０をフォトレジストで構成する場合は、ポジ型のフォ
トレジスト膜を溝２７の内部および酸化シリコン膜２４
上にスピン塗布した後、全面露光および現像を行って溝
２７の外部の露光部を除去し、溝２７の内部に未露光部
を残す。
【００４３】次に、溝２７の内部の絶縁膜３０をエッチ
ングで除去した後、図４１に示すように、酸化シリコン
膜２４および下部電極２９のそれぞれの上部に、溝２７
を埋め込まないような薄い膜厚（例えば５〜１０ｎｍ程
度）の酸化タンタル（Ｔａ2Ｏ5）膜３２を堆積する。酸
化タンタル膜３２は、情報蓄積用容量素子の容量絶縁膜
となるものであり、例えば原料ガスにペンタエトキシタ
ンタル（Ｔａ（ＯＣ 2Ｈ5）5）と酸素とを用いたＣＶＤ
法で堆積する。
ングで除去した後、図４１に示すように、酸化シリコン
膜２４および下部電極２９のそれぞれの上部に、溝２７
を埋め込まないような薄い膜厚（例えば５〜１０ｎｍ程
度）の酸化タンタル（Ｔａ2Ｏ5）膜３２を堆積する。酸
化タンタル膜３２は、情報蓄積用容量素子の容量絶縁膜
となるものであり、例えば原料ガスにペンタエトキシタ
ンタル（Ｔａ（ＯＣ 2Ｈ5）5）と酸素とを用いたＣＶＤ
法で堆積する。
【００４４】次に、酸化タンタル膜３２の結晶化と膜質
の改善とを図るために、活性酸素を含む雰囲気中で３０
０〜５００℃の熱処理を行い、さらに非酸化性雰囲気中
で３００〜５００℃の熱処理を行う。この熱処理によ
り、リーク電流が少なく、かつ誘電率が高い良質な酸化
タンタル膜３２が得られる。
の改善とを図るために、活性酸素を含む雰囲気中で３０
０〜５００℃の熱処理を行い、さらに非酸化性雰囲気中
で３００〜５００℃の熱処理を行う。この熱処理によ
り、リーク電流が少なく、かつ誘電率が高い良質な酸化
タンタル膜３２が得られる。
【００４５】上記した酸化タンタル膜３２の熱処理を行
うと、雰囲気中の酸化剤の一部が薄い下部電極２９（Ｒ
ｕ膜２９ａ）を透過し、溝２７の側壁方向や底部方向に
拡散する結果、上記多結晶シリコン膜２８の表面に高抵
抗の酸化物層（図示せず）が形成される。
うと、雰囲気中の酸化剤の一部が薄い下部電極２９（Ｒ
ｕ膜２９ａ）を透過し、溝２７の側壁方向や底部方向に
拡散する結果、上記多結晶シリコン膜２８の表面に高抵
抗の酸化物層（図示せず）が形成される。
【００４６】このとき、下部電極２９と多結晶シリコン
膜２８とが互いに接する領域（溝２７の側壁および底
部）の面積は、多結晶シリコン膜２８とその下層のプラ
グ２２とが互いに接する領域（スルーホール１９の上端
部）の面積よりも遙かに大きいため、下部電極２９中に
侵入した酸素は、下部電極２９と多結晶シリコン膜２８
との界面で消費され、プラグ２２の表面に達することは
ない。すなわち、プラグ２２の表面に酸化物層が形成さ
れることはないので、下部電極２９とプラグ２２の導通
不良を確実に防止することができる。
膜２８とが互いに接する領域（溝２７の側壁および底
部）の面積は、多結晶シリコン膜２８とその下層のプラ
グ２２とが互いに接する領域（スルーホール１９の上端
部）の面積よりも遙かに大きいため、下部電極２９中に
侵入した酸素は、下部電極２９と多結晶シリコン膜２８
との界面で消費され、プラグ２２の表面に達することは
ない。すなわち、プラグ２２の表面に酸化物層が形成さ
れることはないので、下部電極２９とプラグ２２の導通
不良を確実に防止することができる。
【００４７】次に、図４２に示すように、酸化タンタル
膜３２の上部にＲｕ膜からなる上部電極３３を形成す
る。上部電極３３を形成するには、例えば酸化タンタル
膜３２の上部にＣＶＤ法でＲｕ膜を堆積して溝２７の内
部を埋め込み、続いてその上部にスパッタリング法でＲ
ｕ膜を堆積する。なお、上部電極材料はＲｕに限定され
るものではなく、例えばＲｕ、Ｐｔ、Ｉｒなどの白金族
金属、Ｗなどの高融点金属、あるいはこれらの金属とＴ
ｉＮとを積層したものなどで構成することもできる。
膜３２の上部にＲｕ膜からなる上部電極３３を形成す
る。上部電極３３を形成するには、例えば酸化タンタル
膜３２の上部にＣＶＤ法でＲｕ膜を堆積して溝２７の内
部を埋め込み、続いてその上部にスパッタリング法でＲ
ｕ膜を堆積する。なお、上部電極材料はＲｕに限定され
るものではなく、例えばＲｕ、Ｐｔ、Ｉｒなどの白金族
金属、Ｗなどの高融点金属、あるいはこれらの金属とＴ
ｉＮとを積層したものなどで構成することもできる。
【００４８】ここまでの工程により、下部電極２９と酸
化タンタル膜（容量絶縁膜）３２と上部電極３３とで構
成される情報蓄積用容量素子Ｃが完成し、メモリセル選
択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄
積容量素子Ｃとで構成されるメモリセルが略完成する。
その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟
んで２層程度のＡｌ配線を形成し、さらに最上層のＡｌ
配線の上部にパッシベーション膜を形成するが、これら
の図示は省略する。
化タンタル膜（容量絶縁膜）３２と上部電極３３とで構
成される情報蓄積用容量素子Ｃが完成し、メモリセル選
択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄
積容量素子Ｃとで構成されるメモリセルが略完成する。
その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟
んで２層程度のＡｌ配線を形成し、さらに最上層のＡｌ
配線の上部にパッシベーション膜を形成するが、これら
の図示は省略する。
【００４９】このように、本実施形態では、溝２７の内
壁全体で多結晶シリコン膜２８と下部電極２９（Ｒｕ膜
２９ａ）とを接触させ、酸化タンタル膜３２の熱処理時
に下部電極２９中に侵入した酸素が多結晶シリコン膜２
８と下部電極２９との界面で消費されるようにしたの
で、プラグ２２の表面の酸化を確実に防止することがで
きる。
壁全体で多結晶シリコン膜２８と下部電極２９（Ｒｕ膜
２９ａ）とを接触させ、酸化タンタル膜３２の熱処理時
に下部電極２９中に侵入した酸素が多結晶シリコン膜２
８と下部電極２９との界面で消費されるようにしたの
で、プラグ２２の表面の酸化を確実に防止することがで
きる。
【００５０】なお、前述したように、酸化タンタル膜３
２の熱処理を行うと、多結晶シリコン膜と下部電極２９
（Ｒｕ膜２９ａ）との界面に酸化物層からなる高抵抗層
が形成される。その結果、溝２７の内部には、本来の容
量素子（下部電極２９と酸化タンタル膜３２と上部電極
３３とで構成される情報蓄積用容量素子Ｃ）の他に、多
結晶シリコン膜２８と高抵抗層と下部電極２９とで構成
される第２の容量素子が形成される。このとき、第２の
容量素子の表面積は、情報蓄積用容量素子Ｃの表面積と
同程度に広いため、ほぼ同一面積の容量素子が直列に２
個接続されたことと等価になり、全体としての容量低下
は、最大でも半分程度に抑えられる。
２の熱処理を行うと、多結晶シリコン膜と下部電極２９
（Ｒｕ膜２９ａ）との界面に酸化物層からなる高抵抗層
が形成される。その結果、溝２７の内部には、本来の容
量素子（下部電極２９と酸化タンタル膜３２と上部電極
３３とで構成される情報蓄積用容量素子Ｃ）の他に、多
結晶シリコン膜２８と高抵抗層と下部電極２９とで構成
される第２の容量素子が形成される。このとき、第２の
容量素子の表面積は、情報蓄積用容量素子Ｃの表面積と
同程度に広いため、ほぼ同一面積の容量素子が直列に２
個接続されたことと等価になり、全体としての容量低下
は、最大でも半分程度に抑えられる。
【００５１】他方、プラグ２２の表面に高抵抗の酸化物
層が形成される従来技術の場合は、下部電極と酸化物層
とプラグとで構成される第２の容量素子の表面積が、情
報蓄積用容量素子Ｃの表面積よりも遙かに小さいため、
全体としての容量は、表面積が狭い第２の容量素子に律
速されて大幅に低減し、実用性を失ってしまう。
層が形成される従来技術の場合は、下部電極と酸化物層
とプラグとで構成される第２の容量素子の表面積が、情
報蓄積用容量素子Ｃの表面積よりも遙かに小さいため、
全体としての容量は、表面積が狭い第２の容量素子に律
速されて大幅に低減し、実用性を失ってしまう。
【００５２】本実施形態の場合、容量の低減を防ぐため
には、容量絶縁膜の膜厚を薄くすればよい。すなわち、
多結晶シリコン膜２８と下部電極２９との界面に形成さ
れる酸化物層の膜厚が１ｎｍを超えないように、酸化タ
ンタル膜３２の熱処理条件を制御することによって、容
量の低減を最小限に止めることができる。
には、容量絶縁膜の膜厚を薄くすればよい。すなわち、
多結晶シリコン膜２８と下部電極２９との界面に形成さ
れる酸化物層の膜厚が１ｎｍを超えないように、酸化タ
ンタル膜３２の熱処理条件を制御することによって、容
量の低減を最小限に止めることができる。
【００５３】また、多結晶シリコン膜２８とＲｕ膜２９
ａとが直接接する構造では、熱処理によってＲｕシリコ
ン層が形成される。このシリサイド層は、体積の膨張を
伴って電極表面の凹凸を増大させる結果、その上部に形
成される酸化タンタル膜３２に機械的ストレスを発生さ
せ、リーク電流を増大させるので好ましくない。
ａとが直接接する構造では、熱処理によってＲｕシリコ
ン層が形成される。このシリサイド層は、体積の膨張を
伴って電極表面の凹凸を増大させる結果、その上部に形
成される酸化タンタル膜３２に機械的ストレスを発生さ
せ、リーク電流を増大させるので好ましくない。
【００５４】しかし、本実施形態では、有機ルテニウム
化合物と酸素を用いたＣＶＤ法によって、下部電極２９
を構成するＲｕ膜２９ａを形成するので、Ｒｕ膜２９ａ
中には有機物や酸素などの不純物が混入する。有機物や
酸素などの不純物が含まれている場合は、多結晶シリコ
ン膜２８とのシリサイド反応が抑制され、Ｒｕ膜２９ａ
の全てがＲｕシリサイドになることはない。これによ
り、下部電極２９上に堆積した酸化タンタル膜３２の結
晶化および改質を行うための熱処理温度を高くすること
ができる。
化合物と酸素を用いたＣＶＤ法によって、下部電極２９
を構成するＲｕ膜２９ａを形成するので、Ｒｕ膜２９ａ
中には有機物や酸素などの不純物が混入する。有機物や
酸素などの不純物が含まれている場合は、多結晶シリコ
ン膜２８とのシリサイド反応が抑制され、Ｒｕ膜２９ａ
の全てがＲｕシリサイドになることはない。これによ
り、下部電極２９上に堆積した酸化タンタル膜３２の結
晶化および改質を行うための熱処理温度を高くすること
ができる。
【００５５】他方、下部電極材料となるＲｕ膜をスパッ
タリング法で堆積した場合は、実質的に不純物が含まれ
ないＲｕ膜が得られるため、酸化タンタル膜の熱処理時
にＲｕ膜の全てが体積膨張を伴うＲｕシリサイド膜とな
って、酸化タンタル膜にストレスを与え、リーク電流の
増加を引き起こす。この場合は、その表面に堆積した酸
化タンタル膜の熱処理を充分に行うことができず、結晶
化および改質が不充分となって、リーク電流を低減でき
ない、あるいは容量の増大を図ることができないという
問題が顕在化する。
タリング法で堆積した場合は、実質的に不純物が含まれ
ないＲｕ膜が得られるため、酸化タンタル膜の熱処理時
にＲｕ膜の全てが体積膨張を伴うＲｕシリサイド膜とな
って、酸化タンタル膜にストレスを与え、リーク電流の
増加を引き起こす。この場合は、その表面に堆積した酸
化タンタル膜の熱処理を充分に行うことができず、結晶
化および改質が不充分となって、リーク電流を低減でき
ない、あるいは容量の増大を図ることができないという
問題が顕在化する。
【００５６】（実施の形態２）本実施形態の製造方法
は、酸化シリコン膜２４に溝２７を形成するまでの工程
（前記図１〜図３７の工程）が前記実施の形態１と同一
であるため、その説明は省略し、以降の工程についての
み説明する。また、以下の図では、情報蓄積用容量素子
Ｃを形成する領域のみを図示し、その下層（ビット線Ｂ
Ｌ、メモリセル選択用ＭＩＳＦＥＴＱｓ、半導体基板１
など）の図示は省略する。
は、酸化シリコン膜２４に溝２７を形成するまでの工程
（前記図１〜図３７の工程）が前記実施の形態１と同一
であるため、その説明は省略し、以降の工程についての
み説明する。また、以下の図では、情報蓄積用容量素子
Ｃを形成する領域のみを図示し、その下層（ビット線Ｂ
Ｌ、メモリセル選択用ＭＩＳＦＥＴＱｓ、半導体基板１
など）の図示は省略する。
【００５７】まず、前記図３７に示した工程に引き続
き、図４３に示すように、溝２７が形成された酸化シリ
コン膜２４の上部にＣＶＤ法で多結晶シリコン膜２８を
堆積し、続いてその上部にＴｉシリサイド膜３１を形成
する。多結晶シリコン膜２８は、その電気抵抗を下げる
ために、成膜中にＰをドープすることによって導電型を
ｎ型とする。Ｔｉシリサイド膜３１は、例えば多結晶シ
リコン膜２８の上部にスパッタリング法でＴｉ膜を堆積
し、続いて熱処理を行って多結晶シリコン膜２８の一部
とＴｉ膜とを反応させることによって形成する。また、
多結晶シリコン膜２８の上部にＣＶＤ法で直接Ｔｉシリ
サイド膜３１を堆積してもよい。
き、図４３に示すように、溝２７が形成された酸化シリ
コン膜２４の上部にＣＶＤ法で多結晶シリコン膜２８を
堆積し、続いてその上部にＴｉシリサイド膜３１を形成
する。多結晶シリコン膜２８は、その電気抵抗を下げる
ために、成膜中にＰをドープすることによって導電型を
ｎ型とする。Ｔｉシリサイド膜３１は、例えば多結晶シ
リコン膜２８の上部にスパッタリング法でＴｉ膜を堆積
し、続いて熱処理を行って多結晶シリコン膜２８の一部
とＴｉ膜とを反応させることによって形成する。また、
多結晶シリコン膜２８の上部にＣＶＤ法で直接Ｔｉシリ
サイド膜３１を堆積してもよい。
【００５８】次に、Ｔｉシリサイド膜３１の上部にＲｕ
膜（図示せず）を堆積した後、前記実施の形態１と同じ
方法で溝２７の外部の多結晶シリコン膜２８、Ｔｉシリ
サイド膜３１およびＲｕ膜をドライエッチングで除去す
ることにより、図４４に示すように、溝２７の側壁およ
び底部にＲｕ膜からなる下部電極２９を形成する。この
とき、溝２７の側壁および底部と下部電極２９との間
は、多結晶シリコン膜２８およびＴｉシリサイド膜３１
が残る。
膜（図示せず）を堆積した後、前記実施の形態１と同じ
方法で溝２７の外部の多結晶シリコン膜２８、Ｔｉシリ
サイド膜３１およびＲｕ膜をドライエッチングで除去す
ることにより、図４４に示すように、溝２７の側壁およ
び底部にＲｕ膜からなる下部電極２９を形成する。この
とき、溝２７の側壁および底部と下部電極２９との間
は、多結晶シリコン膜２８およびＴｉシリサイド膜３１
が残る。
【００５９】その後、図４５に示すように、酸化シリコ
ン膜２４および下部電極２９のそれぞれの上部にＣＶＤ
法で酸化タンタル膜３２を堆積し、続いて膜の結晶化と
膜質の改善とを図るための熱処理を行った後、酸化タン
タル膜３２の上部にＲｕなどからなる上部電極３３を形
成することにより、情報蓄積用容量素子Ｃを形成する。
ン膜２４および下部電極２９のそれぞれの上部にＣＶＤ
法で酸化タンタル膜３２を堆積し、続いて膜の結晶化と
膜質の改善とを図るための熱処理を行った後、酸化タン
タル膜３２の上部にＲｕなどからなる上部電極３３を形
成することにより、情報蓄積用容量素子Ｃを形成する。
【００６０】このように、本実施の形態では、下部電極
２９と多結晶シリコン膜２８との間にＴｉシリサイド膜
３１を設け、下部電極２９を構成するＲｕ膜と多結晶シ
リコン膜２８とが直接接しないような構造にする。これ
により、酸化タンタル膜３２を熱処理する際、下部電極
２９（Ｒｕ膜）と多結晶シリコン膜２８とのシリサイド
反応が防止されるので、プラグ２２の表面の酸化をより
確実に防止することができる。また、下部電極２９（Ｒ
ｕ膜）のシリサイド化を防止できるので、その上部に堆
積した酸化タンタル膜３２の熱処理温度を高くすること
ができる。なお、本実施形態では、多結晶シリコン膜２
８とＴｉシリサイド膜３１の積層構造に代えてＴｉシリ
サイド膜３１の単層、もしくは窒化チタンや窒化タンタ
ルの単層構造にしてもよい。すなわち、多結晶シリコン
膜２８を省略することもできる。なお、窒化チタンの単
層構造を用いる場合には、図４４で窒化チタンの上端部
が露出した段階で、その露出部分を酸化して、表面を酸
化チタンに変換しておくことが望ましい。
２９と多結晶シリコン膜２８との間にＴｉシリサイド膜
３１を設け、下部電極２９を構成するＲｕ膜と多結晶シ
リコン膜２８とが直接接しないような構造にする。これ
により、酸化タンタル膜３２を熱処理する際、下部電極
２９（Ｒｕ膜）と多結晶シリコン膜２８とのシリサイド
反応が防止されるので、プラグ２２の表面の酸化をより
確実に防止することができる。また、下部電極２９（Ｒ
ｕ膜）のシリサイド化を防止できるので、その上部に堆
積した酸化タンタル膜３２の熱処理温度を高くすること
ができる。なお、本実施形態では、多結晶シリコン膜２
８とＴｉシリサイド膜３１の積層構造に代えてＴｉシリ
サイド膜３１の単層、もしくは窒化チタンや窒化タンタ
ルの単層構造にしてもよい。すなわち、多結晶シリコン
膜２８を省略することもできる。なお、窒化チタンの単
層構造を用いる場合には、図４４で窒化チタンの上端部
が露出した段階で、その露出部分を酸化して、表面を酸
化チタンに変換しておくことが望ましい。
【００６１】（実施の形態３）本実施形態の製造方法
は、酸化シリコン膜２４に溝２７を形成するまでの工程
（前記図１〜図３７の工程）が前記実施の形態１と同一
であるため、その説明は省略し、以降の工程についての
み説明する。
は、酸化シリコン膜２４に溝２７を形成するまでの工程
（前記図１〜図３７の工程）が前記実施の形態１と同一
であるため、その説明は省略し、以降の工程についての
み説明する。
【００６２】まず、前記図３７に示した工程に引き続
き、図４６に示すように、溝２７が形成された酸化シリ
コン膜２４の上部にＣＶＤ法で多結晶シリコン膜２８を
堆積し、続いてその上部にＴｉシリサイド膜３１を形成
する。多結晶シリコン膜２８は、その電気抵抗を下げる
ために、成膜中にＰをドープすることによって導電型を
ｎ型とする。Ｔｉシリサイド膜３１は、前記実施の形態
２と同様、多結晶シリコン膜２８の上部にスパッタリン
グ法でＴｉ膜を堆積し、続いて熱処理を行って多結晶シ
リコン膜２８の一部とＴｉ膜とを反応させるか、または
多結晶シリコン膜２８の上部にＣＶＤ法でＴｉシリサイ
ド膜を堆積することによって形成する。
き、図４６に示すように、溝２７が形成された酸化シリ
コン膜２４の上部にＣＶＤ法で多結晶シリコン膜２８を
堆積し、続いてその上部にＴｉシリサイド膜３１を形成
する。多結晶シリコン膜２８は、その電気抵抗を下げる
ために、成膜中にＰをドープすることによって導電型を
ｎ型とする。Ｔｉシリサイド膜３１は、前記実施の形態
２と同様、多結晶シリコン膜２８の上部にスパッタリン
グ法でＴｉ膜を堆積し、続いて熱処理を行って多結晶シ
リコン膜２８の一部とＴｉ膜とを反応させるか、または
多結晶シリコン膜２８の上部にＣＶＤ法でＴｉシリサイ
ド膜を堆積することによって形成する。
【００６３】次に、図４７に示すように、溝２７の内部
にフォトレジストやスピンオングラスなどからなる絶縁
膜３４を埋め込む。この絶縁膜３４は、溝２７の途中ま
で埋め込み、溝２７の上端部近傍のＴｉシリサイド膜３
１が露出するようにする。
にフォトレジストやスピンオングラスなどからなる絶縁
膜３４を埋め込む。この絶縁膜３４は、溝２７の途中ま
で埋め込み、溝２７の上端部近傍のＴｉシリサイド膜３
１が露出するようにする。
【００６４】次に、図４８に示すように、絶縁膜３４で
覆われていない領域、すなわち溝２７の上端部近傍と外
部のＴｉシリサイド膜３１および多結晶シリコン膜２８
をドライエッチングによって除去する。
覆われていない領域、すなわち溝２７の上端部近傍と外
部のＴｉシリサイド膜３１および多結晶シリコン膜２８
をドライエッチングによって除去する。
【００６５】次に、溝２７の内部の絶縁膜３４をエッチ
ングで除去した後、図４９に示すように、酸化シリコン
膜２４の上部および溝２７の上部にＲｕ膜２９ａを堆積
し、続いて、図５０に示すように、前記実施の形態１と
同様の方法で溝２７の外部のＲｕ膜２９ａを除去する。
これにより、溝２７の側壁および底部にＲｕ膜２９ａか
らな下部電極２９が形成される。また、溝２７の側壁お
よび底部と下部電極２９との間は、多結晶シリコン膜２
８およびＴｉシリサイド膜３１が残る。
ングで除去した後、図４９に示すように、酸化シリコン
膜２４の上部および溝２７の上部にＲｕ膜２９ａを堆積
し、続いて、図５０に示すように、前記実施の形態１と
同様の方法で溝２７の外部のＲｕ膜２９ａを除去する。
これにより、溝２７の側壁および底部にＲｕ膜２９ａか
らな下部電極２９が形成される。また、溝２７の側壁お
よび底部と下部電極２９との間は、多結晶シリコン膜２
８およびＴｉシリサイド膜３１が残る。
【００６６】その後、図５１に示すように、酸化シリコ
ン膜２４および下部電極２９のそれぞれの上部にＣＶＤ
法で酸化タンタル膜３２を堆積し、続いて膜の結晶化と
膜質の改善とを図るための熱処理を行った後、酸化タン
タル膜３２の上部にＲｕなどからなる上部電極３３を形
成することにより、情報蓄積用容量素子Ｃを形成する。
ン膜２４および下部電極２９のそれぞれの上部にＣＶＤ
法で酸化タンタル膜３２を堆積し、続いて膜の結晶化と
膜質の改善とを図るための熱処理を行った後、酸化タン
タル膜３２の上部にＲｕなどからなる上部電極３３を形
成することにより、情報蓄積用容量素子Ｃを形成する。
【００６７】このように、本実施の形態では、溝２７の
内部に形成された多結晶シリコン膜２８およびＴｉシリ
サイド膜３１のそれぞれの上端部を溝２７の上端部より
も下方に後退させるので、下部電極２９の上部に形成し
た酸化タンタル膜３２が溝２７の上端部で多結晶シリコ
ン膜２８およびＴｉシリサイド膜３１と接触することは
ない。前記実施の形態１、２のように、酸化タンタル膜
３２が溝２７の上端部で多結晶シリコン膜２８あるいは
Ｔｉシリサイド膜３１と接触する構造になっていると、
酸化タンタル膜３２を熱処理する際に多結晶シリコン膜
２８あるいはＴｉシリサイド膜３１と接触している部分
で結晶化が不十分となり、この部分でリーク電流が増加
する場合があるが、本実施形態によれば、このような不
具合を確実に防ぐことができる。また、本実施形態にお
いても多結晶シリコン２８とチタンシリサイド膜３１と
の積層膜に代えて窒化チタンや窒化タンタルの単層膜を
用いることができる。
内部に形成された多結晶シリコン膜２８およびＴｉシリ
サイド膜３１のそれぞれの上端部を溝２７の上端部より
も下方に後退させるので、下部電極２９の上部に形成し
た酸化タンタル膜３２が溝２７の上端部で多結晶シリコ
ン膜２８およびＴｉシリサイド膜３１と接触することは
ない。前記実施の形態１、２のように、酸化タンタル膜
３２が溝２７の上端部で多結晶シリコン膜２８あるいは
Ｔｉシリサイド膜３１と接触する構造になっていると、
酸化タンタル膜３２を熱処理する際に多結晶シリコン膜
２８あるいはＴｉシリサイド膜３１と接触している部分
で結晶化が不十分となり、この部分でリーク電流が増加
する場合があるが、本実施形態によれば、このような不
具合を確実に防ぐことができる。また、本実施形態にお
いても多結晶シリコン２８とチタンシリサイド膜３１と
の積層膜に代えて窒化チタンや窒化タンタルの単層膜を
用いることができる。
【００６８】上記した本実施形態の構造で多結晶シリコ
ンを用いる場合、溝２７の内部に形成された多結晶シリ
コン膜２８の上端部が下部電極２９（Ｒｕ膜２９ａ）と
接触している。前述したように、有機ルテニウム化合物
と酸素を用いたＣＶＤ法によって堆積したＲｕ膜２９ａ
は、膜中に有機物や酸素などの不純物が混入しているの
で、シリサイド反応が進行し難い。しかし、スパッタリ
ング法や不純物の混入が少ないＣＶＤ法で堆積したＲｕ
膜２９ａの場合は、多結晶シリコン膜２８と接触した部
分で体積膨張を伴うシリサイド反応が生じるため、酸化
タンタル膜３２にストレスが加わってリーク電流が増加
する虞れがある。そこで、このリーク電流の増加を防ぐ
方法を説明する。
ンを用いる場合、溝２７の内部に形成された多結晶シリ
コン膜２８の上端部が下部電極２９（Ｒｕ膜２９ａ）と
接触している。前述したように、有機ルテニウム化合物
と酸素を用いたＣＶＤ法によって堆積したＲｕ膜２９ａ
は、膜中に有機物や酸素などの不純物が混入しているの
で、シリサイド反応が進行し難い。しかし、スパッタリ
ング法や不純物の混入が少ないＣＶＤ法で堆積したＲｕ
膜２９ａの場合は、多結晶シリコン膜２８と接触した部
分で体積膨張を伴うシリサイド反応が生じるため、酸化
タンタル膜３２にストレスが加わってリーク電流が増加
する虞れがある。そこで、このリーク電流の増加を防ぐ
方法を説明する。
【００６９】まず、図５２に示すように、溝２７が形成
された酸化シリコン膜２４の上部にＣＶＤ法で多結晶シ
リコン膜２８を堆積し、続いて溝２７の内部に絶縁膜３
５を埋め込んだ後、絶縁膜３５で覆われていない領域の
多結晶シリコン膜２８をドライエッチングによって除去
する。絶縁膜３５は、溝２７の途中まで埋め込み、溝２
７の上端部近傍の多結晶シリコン膜２８が除去されるよ
うにする。
された酸化シリコン膜２４の上部にＣＶＤ法で多結晶シ
リコン膜２８を堆積し、続いて溝２７の内部に絶縁膜３
５を埋め込んだ後、絶縁膜３５で覆われていない領域の
多結晶シリコン膜２８をドライエッチングによって除去
する。絶縁膜３５は、溝２７の途中まで埋め込み、溝２
７の上端部近傍の多結晶シリコン膜２８が除去されるよ
うにする。
【００７０】次に、図５３に示すように、多結晶シリコ
ン膜２８の上部にスパッタリング法でＴｉ膜３６を堆積
した後、熱処理を行い、多結晶シリコン膜２８と接触し
た部部のＴｉ膜３６をシリサイド化することによってＴ
ｉシリサイド膜３７を形成する。
ン膜２８の上部にスパッタリング法でＴｉ膜３６を堆積
した後、熱処理を行い、多結晶シリコン膜２８と接触し
た部部のＴｉ膜３６をシリサイド化することによってＴ
ｉシリサイド膜３７を形成する。
【００７１】次に、図５４に示すように、酸化シリコン
膜２４の上部および溝２７の上端部に残った未反応のＴ
ｉ膜３６をエッチングで除去した後、前述した方法でＲ
ｕ膜（２９）からなる下部電極２９を形成する。図示は
省略するが、その後、前述した方法で下部電極２９の上
部に酸化タンタル膜３２および上部電極３３を形成す
る。
膜２４の上部および溝２７の上端部に残った未反応のＴ
ｉ膜３６をエッチングで除去した後、前述した方法でＲ
ｕ膜（２９）からなる下部電極２９を形成する。図示は
省略するが、その後、前述した方法で下部電極２９の上
部に酸化タンタル膜３２および上部電極３３を形成す
る。
【００７２】上記した方法によれば、多結晶シリコン膜
２８の表面全体がＴｉシリサイド膜３７で覆われるの
で、下部電極２９（Ｒｕ膜２９ａ）と多結晶シリコン膜
２８の接触に起因する酸化タンタル膜３２のリーク電流
増加を確実に防止することができる。
２８の表面全体がＴｉシリサイド膜３７で覆われるの
で、下部電極２９（Ｒｕ膜２９ａ）と多結晶シリコン膜
２８の接触に起因する酸化タンタル膜３２のリーク電流
増加を確実に防止することができる。
【００７３】下部電極２９（Ｒｕ膜２９ａ）と多結晶シ
リコン膜２８の接触を防止する他の方法として、例えば
多結晶シリコン膜２８とＴｉシリサイド膜３７の積層構
造に代えてＴｉシリサイド膜３７の単層、もしくは窒化
チタンや窒化タンタルの単層構造にしてもよい。すなわ
ち、多結晶シリコン膜２８を省略してもよい。
リコン膜２８の接触を防止する他の方法として、例えば
多結晶シリコン膜２８とＴｉシリサイド膜３７の積層構
造に代えてＴｉシリサイド膜３７の単層、もしくは窒化
チタンや窒化タンタルの単層構造にしてもよい。すなわ
ち、多結晶シリコン膜２８を省略してもよい。
【００７４】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態１〜３に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態１〜３に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。
【００７５】例えば、上記した本発明の構成と、多結晶
シリコンからなるプラグ（２２）の表面にバリア層を形
成する従来技術とを組み合わせてもよい。また、下部電
極を構成するＲｕ膜の成膜を２回に分けて行ったり、容
量絶縁膜を構成する酸化タンタル膜の成膜を２回に分け
て行ったりしてもよい。ＣＶＤ法で堆積した酸化タンタ
ル膜は、下地が非晶質の場合は非晶質となり、結晶の場
合は結晶となる性質がある。従って、熱処理によって結
晶化および膜の改質を行った酸化タンタル膜の上に酸化
タンタル膜を堆積すると、結晶性の高い膜が得られるの
で、容量絶縁膜のリーク電流をさらに低減することがで
きる。
シリコンからなるプラグ（２２）の表面にバリア層を形
成する従来技術とを組み合わせてもよい。また、下部電
極を構成するＲｕ膜の成膜を２回に分けて行ったり、容
量絶縁膜を構成する酸化タンタル膜の成膜を２回に分け
て行ったりしてもよい。ＣＶＤ法で堆積した酸化タンタ
ル膜は、下地が非晶質の場合は非晶質となり、結晶の場
合は結晶となる性質がある。従って、熱処理によって結
晶化および膜の改質を行った酸化タンタル膜の上に酸化
タンタル膜を堆積すると、結晶性の高い膜が得られるの
で、容量絶縁膜のリーク電流をさらに低減することがで
きる。
【００７６】前記実施の形態１〜３では、ＤＲＡＭの製
造プロセスに適用した場合について説明したが、汎用Ｄ
ＲＡＭのみならず、ロジック混載ＤＲＡＭなどにも適用
することができることは勿論である。
造プロセスに適用した場合について説明したが、汎用Ｄ
ＲＡＭのみならず、ロジック混載ＤＲＡＭなどにも適用
することができることは勿論である。
【００７７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７８】上記した実施の形態の代表的な構成によれ
ば、情報蓄積用容量素子の下部電極上に形成した誘電体
材料からなる容量絶縁膜を酸素雰囲気中で熱処理する
際、下部電極の下層のシリコンプラグが酸化されること
がないので、下部電極とシリコンプラグの導通不良を確
実に防止することができ、ＤＲＡＭの信頼性および製造
歩留まりが向上する。
ば、情報蓄積用容量素子の下部電極上に形成した誘電体
材料からなる容量絶縁膜を酸素雰囲気中で熱処理する
際、下部電極の下層のシリコンプラグが酸化されること
がないので、下部電極とシリコンプラグの導通不良を確
実に防止することができ、ＤＲＡＭの信頼性および製造
歩留まりが向上する。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板
２ 素子分離溝
３ ｐ型ウエル
４ 酸化シリコン膜
５ ゲート絶縁膜
６ ゲート電極
７ 酸化シリコン膜
８ ｎ型半導体領域（ソース、ドレイン）
９ 窒化シリコン膜
１０ 酸化シリコン膜
１１、１２ コンタクトホール
１３ プラグ
１４ 酸化シリコン膜
１５ スルーホール
１６ プラグ
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ スルーホール
２０ 多結晶シリコン膜
２１ サイドウォールスペーサ
２２ プラグ
２４ 酸化シリコン膜
２７ 溝
２８ 多結晶シリコン膜
２９ａ Ｒｕ膜
２９ 下部電極
３０ 絶縁膜
３１ Ｔｉシリサイド膜
３２ 酸化タンタル膜（容量絶縁膜）
３３ 上部電極
３４、３５ 絶縁膜
３６ Ｔｉ膜
３７ Ｔｉシリサイド膜
ＢＬ ビット線
Ｃ 情報蓄積容量素子
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐久間 浩
東京都中央区八重洲二丁目２−１ エルピ
ーダ・メモリ株式会社内
Ｆターム(参考） 5F083 AD24 AD48 JA06 JA35 JA38
JA39 JA40 LA12 LA16 MA17
MA19 NA01 PR07 PR33 PR40
Claims (41)
- 【請求項１】 半導体基板の主面上に形成され、第１導
電層が埋め込まれた第１接続孔を有する第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１接続孔の上部に
溝を有する第２絶縁膜と、前記溝の内部に形成された容
量素子とを備えた半導体集積回路装置であって、 前記容量素子は、前記溝の側壁および底部に形成された
第２導電層からなる下部電極と、前記下部電極の上部に
形成された容量絶縁膜と、前記容量絶縁膜の上部に形成
された第３導電層からなる上部電極とを含んで構成さ
れ、 前記溝の側壁および底部と、前記下部電極との間には、
前記第１接続孔内の前記第１導電層に電気的に接続され
た金属シリサイド層が設けられていることを特徴とする
半導体集積回路装置。 - 【請求項２】 前記溝の側壁および底部と、前記金属シ
リサイド層との間には、多結晶シリコンからなる第４導
電層がさらに形成されていることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 前記金属シリサイド層は、前記溝の側壁
および底部の全面を覆うように形成されていることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記金属シリサイド層と、前記容量絶縁
膜とは、前記溝の上端部で互いに接触していることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記下部電極を構成する前記第２導電層
と、前記金属シリサイド層との間には、１ｎｍ以下の膜
厚を有する酸化物層がさらに形成されていることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項６】 前記第１接続孔内の前記第１導電層は、
シリコンからなることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項７】 前記下部電極を構成する前記第２導電層
は、白金族金属からなり、前記金属シリサイド層を構成
する金属は、前記白金族金属とは異なる金属であること
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項８】 前記金属シリサイド層は、チタンシリサ
イドからなることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項９】 前記下部電極を構成する前記第２導電層
は、ルテニウムからなることを特徴とする請求項１記載
の半導体集積回路装置。 - 【請求項１０】 前記容量絶縁膜は、酸化タンタルから
なることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項１１】 半導体基板の主面上に形成され、第１
導電層が埋め込まれた第１接続孔を有する第１絶縁膜
と、前記第１絶縁膜上に形成され、前記第１接続孔の上
部に溝を有する第２絶縁膜と、前記溝の内部に形成され
た容量素子とを備えた半導体集積回路装置であって、 前記容量素子は、前記溝の側壁および底部に形成された
第２導電層からなる下部電極と、前記下部電極の上部に
形成された容量絶縁膜と、前記容量絶縁膜の上部に形成
された第３導電層からなる上部電極とを含んで構成さ
れ、 前記溝の側壁および底部と、前記下部電極との間には、
前記第１接続孔内の前記第１導電層に電気的に接続され
た金属シリサイド層が設けられ、 前記溝の側壁に位置する前記金属シリサイド層の上端部
は、前記溝の上端部よりも低い位置で終端し、前記金属
シリサイド層と前記容量絶縁膜とは互いに接触していな
いことを特徴とする半導体集積回路装置。 - 【請求項１２】 前記溝の側壁および底部と、前記金属
シリサイド層との間には、多結晶シリコンからなる第４
導電層がさらに形成されていることを特徴とする請求項
１１記載の半導体集積回路装置。 - 【請求項１３】 前記下部電極を構成する前記第２導電
層は、白金族金属からなり、前記金属シリサイド層を構
成する金属は、前記白金族金属とは異なる金属であるこ
とを特徴とする請求項１１記載の半導体集積回路装置。 - 【請求項１４】 前記金属シリサイド層は、チタンシリ
サイドからなることを特徴とする請求項１１記載の半導
体集積回路装置。 - 【請求項１５】 前記第１接続孔内の前記第１導電層
は、シリコンからなることを特徴とする請求項１１記載
の半導体集積回路装置。 - 【請求項１６】 前記下部電極を構成する前記第２導電
層は、ルテニウムからなることを特徴とする請求項１１
記載の半導体集積回路装置。 - 【請求項１７】 半導体基板の主面上に形成され、シリ
コンプラグが埋め込まれた第１接続孔を有する第１絶縁
膜と、前記第１絶縁膜上に形成され、前記第１接続孔の
上部に溝を有する第２絶縁膜と、前記溝の内部に形成さ
れた容量素子とを備えた半導体集積回路装置であって、 前記容量素子は、前記溝の側壁および底部に形成された
第２導電層からなる下部電極と、前記下部電極の上部に
形成された容量絶縁膜と、前記容量絶縁膜の上部に形成
された第３導電層からなる上部電極とを含んで構成さ
れ、 前記溝の側壁および底部と、前記第２導電層との間に
は、前記第１接続孔内の前記シリコンプラグに電気的に
接続された金属シリサイド層が形成され、 前記第２導電層の一部は、前記金属シリサイド層の端部
を覆い、前記溝の側壁に接触するように形成されている
ことを特徴とする半導体集積回路装置。 - 【請求項１８】 半導体基板の主面上に形成され、シリ
コンプラグが埋め込まれた第１接続孔を有する第１絶縁
膜と、 前記第１絶縁膜上に形成され、前記第１接続孔の上部に
溝を有する第２絶縁膜と、 前記溝の内部に形成され、前記第１接続孔内の前記シリ
コンプラグに電気的に接続された金属シリサイド層と、 前記金属シリサイド層の上部に形成された第２導電層か
らなる下部電極と、 前記下部電極の上部に形成された容量絶縁膜と、 前記容量絶縁膜の上部に形成された第３導電層からなる
上部電極とを含んで構成され、 前記半導体基板の主面に平行な面内における前記金属シ
リサイド層の面積は、前記面内における前記シリコンプ
ラグの面積よりも大きいことを特徴とする半導体集積回
路装置。 - 【請求項１９】 以下の工程を有する半導体集積回路装
置の製造方法： （ａ）半導体基板の主面上に形成した第１絶縁膜に第１
接続孔を形成し、前記第１接続孔の内部に第１導電層を
埋め込む工程、（ｂ）前記第１絶縁膜の上部に第２絶縁
膜を形成し、前記第１接続孔の上部の前記第２絶縁膜に
溝を形成する工程、（ｃ）前記溝の側壁および底部に、
前記第１接続孔内の前記第１導電層に電気的に接続され
た金属シリサイド層を形成する工程、（ｄ）前記金属シ
リサイド層の上部に、容量素子の下部電極を形成する工
程、（ｅ）前記下部電極の上部に、前記容量素子の容量
絶縁膜を形成する工程、（ｆ）前記容量絶縁膜の上部
に、前記容量素子の上部電極を形成する工程。 - 【請求項２０】 前記工程（ｃ）に先立って、前記溝の
側壁および底部に、多結晶シリコン層を形成する工程を
さらに含むことを特徴とする請求項１９記載の半導体集
積回路装置の製造方法。 - 【請求項２１】 前記金属シリサイド層は、前記溝の側
壁および底部の全面を覆うように形成することを特徴と
する請求項１９記載の半導体集積回路装置の製造方法。 - 【請求項２２】 前記容量素子の下部電極を構成する導
電層は、有機系ソースガスを用いたＣＶＤ法で堆積する
ことを特徴とする請求項１９記載の半導体集積回路装置
の製造方法。 - 【請求項２３】 前記導電層の堆積は、酸化性雰囲気中
で行うことを特徴とする請求項２２記載の半導体集積回
路装置の製造方法。 - 【請求項２４】 前記導電層を堆積した後、還元性雰囲
気中で熱処理を行うことを特徴とする請求項２３記載の
半導体集積回路装置の製造方法。 - 【請求項２５】 前記容量素子の容量絶縁膜を形成した
後、酸化性雰囲気中で熱処理を行うことを特徴とする請
求項１９記載の半導体集積回路装置の製造方法。 - 【請求項２６】 前記熱処理を行った後、非酸化性雰囲
気中でさらに熱処理を行うことを特徴とする請求項２５
記載の半導体集積回路装置の製造方法。 - 【請求項２７】 前記容量素子の下部電極を構成する導
電層は、白金族金属からなり、前記金属シリサイド層を
構成する金属は、前記白金族金属とは異なる金属である
ことを特徴とする請求項１９記載の半導体集積回路装置
の製造方法。 - 【請求項２８】 前記白金族金属は、ルテニウムである
ことを特徴とする請求項２７記載の半導体集積回路装置
の製造方法。 - 【請求項２９】 前記金属シリサイド層は、チタンシリ
サイドからなることを特徴とする請求項２７記載の半導
体集積回路装置の製造方法。 - 【請求項３０】 前記第１接続孔内の前記第１導電層
は、シリコンからなることを特徴とする請求項１９記載
の半導体集積回路装置の製造方法。 - 【請求項３１】 前記容量素子の容量絶縁膜は、酸化タ
ンタルからなることを特徴とする請求項１９記載の半導
体集積回路装置の製造方法。 - 【請求項３２】 以下の工程を有する半導体集積回路装
置の製造方法： （ａ）半導体基板の主面上に形成した第１絶縁膜に第１
接続孔を形成し、前記第１接続孔の内部に第１導電層を
埋め込む工程、（ｂ）前記第１絶縁膜の上部に第２絶縁
膜を形成し、前記第１接続孔の上部の前記第２絶縁膜に
溝を形成する工程、（ｃ）前記溝の側壁および底部に、
前記第１接続孔内の前記第１導電層に電気的に接続され
た金属シリサイド層を形成し、前記溝の側壁に位置する
前記金属シリサイド層の上端部を前記溝の上端部よりも
下方に後退させる工程、（ｄ）前記工程（ｃ）の後、前
記溝の側壁および底部に容量素子の下部電極を形成し、
前記金属シリサイド層の全面を前記下部電極で覆う工
程、（ｅ）前記下部電極の上部に、前記容量素子の容量
絶縁膜を形成する工程、（ｆ）前記容量絶縁膜の上部に
前記容量素子の上部電極を形成する工程。 - 【請求項３３】 前記工程（ｃ）は、（ｃ−１）前記溝
の側壁および底部の全面に金属シリサイド層を形成する
工程、（ｃ−２）前記金属シリサイド層が形成された前
記溝の内部に、その上面が前記溝の上端部よりも下方に
位置するように絶縁膜を埋め込む工程、（ｃ−３）前記
絶縁膜をマスクにしたエッチングで、前記絶縁膜の上部
に露出した前記金属シリサイド層を除去した後、前記絶
縁膜を除去する工程、を含むことを特徴とする請求項３
２記載の半導体集積回路装置の製造方法。 - 【請求項３４】 前記工程（ｃ）に先立って、前記溝の
側壁および底部に、多結晶シリコン層を形成する工程を
さらに含むことを特徴とする請求項３２記載の半導体集
積回路装置の製造方法。 - 【請求項３５】 前記第１接続孔内の前記第１導電層
は、シリコンからなることを特徴とする請求項３２記載
の半導体集積回路装置の製造方法。 - 【請求項３６】 前記金属シリサイド層は、チタンシリ
サイドからなることを特徴とする請求項３２記載の半導
体集積回路装置の製造方法。 - 【請求項３７】 前記容量素子の容量絶縁膜は、酸化タ
ンタルからなることを特徴とする請求項３２記載の半導
体集積回路装置の製造方法。 - 【請求項３８】 半導体基板の主面上に形成され、第１
導電層が埋め込まれた第１接続孔を有する第１絶縁膜
と、前記第１絶縁膜上に形成され、前記第１接続孔の上
部に溝を有する第２絶縁膜と、前記溝の内部に形成され
た容量素子とを備えた半導体集積回路装置であって、 前記容量素子は、前記溝の側壁および底部に形成された
有機物または酸素を含む第２導電層からなる下部電極
と、前記下部電極の上部に形成された容量絶縁膜と、前
記容量絶縁膜の上部に形成された第３導電層からなる上
部電極とを含んで構成され、 前記溝の側壁および底部と、前記下部電極との間には、
前記第１接続孔内の前記第１導電層に電気的に接続され
た多結晶シリコン層が設けられていることを特徴とする
半導体集積回路装置。 - 【請求項３９】 前記第２導電層は、Ｒｕからなること
を特徴とする請求項３８記載の半導体集積回路装置。 - 【請求項４０】 以下の工程を有する半導体集積回路装
置の製造方法： （ａ）半導体基板の主面上に形成した第１絶縁膜に第１
接続孔を形成し、前記第１接続孔の内部に第１導電層を
埋め込む工程、（ｂ）前記第１絶縁膜の上部に第２絶縁
膜を形成し、前記第１接続孔の上部の前記第２絶縁膜に
溝を形成する工程、（ｃ）前記溝の側壁および底部に、
前記第１接続孔内の前記第１導電層に電気的に接続され
た多結晶シリコン層を形成する工程、（ｄ）前記工程
（ｃ）の後、前記多結晶シリコン層上に、第２導電層か
らなる容量素子の下部電極をＣＶＤ法によって形成する
工程、（ｅ）前記下部電極の上部に、前記容量素子の容
量絶縁膜を形成する工程、（ｆ）前記容量絶縁膜の上部
に、前記容量素子の上部電極を形成する工程。 - 【請求項４１】 前記第２導電層は、Ｒｕからなること
を特徴とする請求項４０記載の半導体集積回路装置の製
造方法。
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