JP4658486B2 - 半導体装置とその製造方法 - Google Patents
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Description
ための窒化膜成膜工程、サイドウォールのエッチバック工程等が必要となり製造工程が増加する。
(2)高温にて成膜する必要がある膜質の良好な窒化膜を用いてエッチングの選択比を大きくする必要があるため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対して用いることが難しい。
(3)ハードマスク膜をビット線上に形成する必要があるため、ビット線の高さが高くなり、微細化が進むと、ビット線間に層間膜を埋め込んだり、ビット線の側壁に窒化膜を構成することが困難になる。
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
(1)窒化膜によりビット線の上面、側面およびセルコンタクト層間膜の上部を覆い、容量コンタクト層間膜の容量コンタクトを形成する部分をエッチングして除去するとき、一旦窒化膜でエッチングを止め、エッチングの横広がりを制御できるので、SACプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止するができ、製造工程の削減、微細化を図ることができ、また、膜質の良好な窒化膜を用いることが必要とならないため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載DRAMデバイス等に対しても用いることができるようになる。また、窒化膜によりビット線の上面、側面を覆うようにしていることにより、ビット線とセルコンタクトの間に確実に絶縁膜が形成され、ビット線とセルコンタクトとの間の短絡を確実に防止することが可能となる。
(2)ビット線のバリアメタル層を選択的にエッチングして逆テーパ状に形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト及びビット線と容量コンタクト間の短絡防止マージンを拡大することができる。
図1は本発明の第1の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図1において、図20中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
ト4とビット線6が短絡を起こし易くなってしまうからである。
次に、本発明の第2の実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法により構成されたDRAMの断面図を図9に示す。
次に、本発明の第3の実施形態の半導体装置の製造方法について説明する。
9、容量コンタクト4との短絡防止マージンを拡大することが可能となる。尚、バリアメタル層5bが実際には図17(c)に示されるような台形形状となってしまった場合であっても、バリアメタル層5bの選択的なエッチング処理をさらに行うことによりバリアメタル層5bの形状を、図17(e)に示すような逆テーパ状としてセルコンタクト9とのマージンを確保することが可能となる。
圧力:100〜1000m Torr (例 600m Torr)
パワー:500〜2000W(例1200W)
流量:O2/CF4 O2:500〜2000sccm、CF4:5〜30scc
m (例 O2/CF4=1000/12)
本実施形態は、単独で実施してもよいし、上記で説明した第1および第2の実
施形態における半導体装置に対して適用することも可能である。
2 ソース・ドレイン領域
3 素子分離絶縁膜
4 容量コンタクト
5、5a、5b バリアメタル層
6、6a、6b ビット線
7 容量コンタクト層間膜
8 層間膜
9 セルコンタクト
10 シリコン基板
11 容量素子
12 コバルトシリサイド層
13 ビットコンタクト層間膜
14 ビットコンタクト
15 ハードマスク膜
16 シリコン窒化膜
17 サイドウォール
18a、18b マスク
19 ダイレクト窒化膜
Claims (4)
- 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。 - ビット線の形成後であって容量コンタクト層間膜を形成する前に、前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程をさらに有する請求項1記載の半導体装置の製造方法。
- 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子が形成された半導体装置であって、
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うように形成され、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所がエッチング処理により取り除かれたビットコンタクト層間膜と、
前記ビットコンタクト層間膜に形成された、前記セルコンタクトと電気的に接続するためのビットコンタクトと、
前記ビットコンタクト層間膜上に形成され、前記ビットコンタクトと電気的に接続するためのビット線と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うように形成された窒化膜と、
前記窒化膜を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置。 - 前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されている請求項3記載の半導体装置。
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