KR100811442B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 형성된 게이트 패턴, 게이트 패턴을 포함한 반도체 기판 상에 형성되며, 다수의 콘택홀을 포함하는 절연막, 콘택홀의 내부에 각각 형성된 다수의 콘택 플러그, 콘택 플러그들 중 일부의 콘택 플러그 상에 형성된 제1 격리막, 콘택 플러그들 중 나머지 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막 및 제2 격리막 사이에 형성된 금속배선을 포함하는 반도체 소자로 이루어진다.
콘택 플러그, 소스, 드레인, 캐핑막, 금속배선, 격리막

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기위해 순차적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 106 : 유전체막
108 : 제2 도전막 110 : 제1 절연막
112a : 제1 콘택 플러그 112b : 제2 콘택 플러그
112c : 제3 콘택 플러그 112d : 제4 콘택 플러그
114 : 제1 캐핑막 116 : 제2 절연막
117 : 제1 격리막 118 : 제2 캐핑막
119 : 제2 격리막 120 : 제3 절연막
122a~122c : 금속배선
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 셀 영역의 콘택 플러그들 및 주변 영역의 콘택 플러그들을 동시에 형성하고, 그 중에서 소스 콘택 플러그와 후속 금속배선이 격리되도록 격리막을 형성하여 공정 단계를 감소하고 소자의 높이를 낮추는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 다수의 메모리 셀(memory cell)들, 셀렉트 트랜지스터(select transistor)들 및 고전압 트랜지스터들(high voltage transistor)을 포함한다. 그 중에서 플래시 소자(flash device)는 다수의 메모리 셀들이 나란히 배열되는 스트링(string) 구조로 이루어지며, 스트링의 양 단에는 셀렉트 트랜지스터가 배열되는 구조가 반복된다. 이 중에서 메모리 셀과 셀렉트 트랜지스터는 셀 영역(cell region)에 포함되고, 고전압 트랜지스터는 주변 영역(peri region)에 포함된다.
다수의 게이트들을 하부 구조라 하고 상부에 형성되는 금속배선을 상부 구조라 하면, 하부 구조와 상부 구조 사이에는 이들을 연결하는 콘택 플러그가 형성된다.
셀 영역에서 콘택 플러그는 셀렉트 트랜지스터와 이웃하는 셀렉트 트랜지스터 사이에 형성되는데, 이들은 소스(source) 콘택 플러그 및 드레인(drain) 콘택 플러그로 구분될 수 있다. 즉, 하나의 스트링에서 어느 한쪽에 형성된 콘택 플러그가 소스 플러그이면 다른 한쪽은 드레인 콘택 플러그가 된다.
주변 영역에서 콘택 플러그는 고전압 트랜지스터의 게이트에 바로 연결되거 나, 반도체 기판에 형성된 접합 영역으로 연결될 수 있다.
일반적인 반도체 기판의 콘택 플러그 형성 방법은 다음과 같다.
다수의 게이트들이 형성된 반도체 기판에 상부구조와 하부 구조를 격리시키기 위한 제1 절연막을 형성한다. 소스 콘택 플러그를 형성하기 위하여 소스 콘택 플러그 영역만이 개방된 마스크를 절연막 상부에 형성하고 식각 공정을 실시하여 소스 콘택 홀(contact hole)을 형성한다. 소스 콘택 홀이 완전히 채워지도록 금속막을 형성하여 소스 콘택 플러그를 형성한다. 제1 절연막이 드러나도록 화학적 기계적 연마(chemical mechanical polishing) 공정을 실시한다. 소스 콘택 플러그는 다수의 스트링에 공통으로 사용되는 것으로서, 라인(line)의 형태로 형성한다. 이에 따라, 소스 콘택 플러그가 금속배선과 접하지 않도록 하기 위하여 소스 콘택 플러그 및 제1 절연막 상부에 제2 절연막을 형성한다.
드레인 콘택 플러그를 형성하기 위하여 제2 절연막 상에 드레인 콘택 플러그 영역이 개방된 마스크를 형성하고, 마스크 패턴에 따라 식각 공정을 실시하여 드레인 콘택 홀을 형성한다. 드레인 콘택 홀이 완전히 채워지도록 금속막을 형성하여 드레인 콘택 플러그를 형성하고, 화학적 기계적 연마 공정을 실시한 후에 주변 영역의 콘택 플러그를 형성한다.
이러한 콘택 플러그 형성 공정은 소스 콘택 플러그와 후속 금속배선이 서로 접하지 않도록 하기 위하여 일반적으로 서로 다른 공정으로 실시한다. 하지만, 이러한 방법은 제조 공정이 많을뿐더러, 이에 따른 제조 비용 및 시간이 증가하게 된다.
본 발명은 다수의 콘택 홀을 동시에 형성함으로써 제조 공정 단계를 줄이도록 한다. 또한, 소스 콘택 플러그 상부에 제1 격리막을 형성하여 후속 금속배선과 소스 콘택 플러그가 서로 접하지 않도록 하고, 주변 영역에 금속 배선 간의 격리를 위한 제2 격리막을 형성함으로써, 금속배선과의 격리를 위한 절연막 층의 높이가 줄어들게 됨으로써 소자의 높이를 낮출 수 있도록 한다.
본 발명에 따른 반도체 소자는, 반도체 기판 상에 형성된 게이트 패턴을 포함한다. 게이트 패턴을 포함한 반도체 기판 상에 형성되며, 다수의 콘택홀을 포함하는 절연막을 포함한다. 콘택홀의 내부에 각각 형성된 다수의 콘택 플러그를 포함한다. 콘택 플러그들 중 일부의 콘택 플러그 상에 형성된 제1 격리막을 포함한다. 콘택 플러그들 중 나머지 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막을 포함한다. 제2 격리막 사이에 형성된 금속배선을 포함하는 반도체 소자로 이루어진다.
반도체 기판 상에 형성되며, 워드라인, 셀렉트 라인 및 게이트 라인을 포함하는 게이트 패턴을 포함한다. 게이트 패턴을 포함한 반도체 기판 상에 형성되며, 다수의 콘택홀을 포함하는 절연막을 포함한다. 콘택홀들 내부에 각각 형성된 다수의 콘택 플러그를 포함한다. 콘택 플러그들 중 셀 영역의 소스와 연결되는 콘택 플 러그 상에 형성된 제1 격리막을 포함한다. 콘택 플러그들 중 셀 영역의 드레인, 주변 영역의 접합 영역 및 게이트 라인에 각각 연결되는 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막을 포함한다. 제2 격리막 사이에 형성된 금속 배선을 포함하는 반도체 소자를 포함한다.
제1 격리막 및 제2 격리막은 질화막 및 산화막의 적층구조로 형성되고, 제1 격리막의 폭은 소스와 연결되는 콘택 플러그의 폭보다 넓다. 또한, 제1 격리막의 두께가 제2 격리막의 두께보다 얇다.
제1 격리막은 소스와 연결되는 콘택 플러그와 금속배선을 전기적으로 격리시킨다.
본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성한다. 게이트 패턴을 포함한 반도체 기판 상에 절연막을 형성한다. 절연막에 다수의 콘택홀을 형성한다. 콘택홀들 내부에 다수의 콘택 플러그를 각각 형성한다. 콘택 플러그들 중 일부의 콘택 플러그 상에 제1 격리막을 형성한다. 콘택 플러그 중 나머지 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막을 형성한다. 제2 격리막 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 포함한다.
반도체 기판 상에 워드라인, 셀렉트 라인 및 게이트 라인을 포함하는 게이트 패턴을 형성한다. 게이트 패턴을 포함한 반도체 기판 상에 절연막을 형성한다. 절연막에 셀 영역의 소스 및 드레인, 주변 영역의 게이트 라인 및 접합 영역을 각각 노출시키는 다수의 콘택홀을 형성한다. 콘택홀들 내부에 콘택 플러그를 형성한다. 소스와 연결되는 콘택 플러그 상에 제1 격리막을 형성한다. 드레인, 접합 영역 및 게이트 라인에 각각 연결되는 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막을 형성한다. 제2 격리막 사이에 금속 배선을 형성하는 단계를 포함한다.
금속배선은, 제1 및 제2 격리막이 덮이도록 금속막을 형성한다. 제 2 격리막이 노출되도록 화학적 기계적 연마 공정을 실시하는 단계를 더 포함한다.
제1 격리막은, 절연막 상에 질화막 및 산화막을 형성한다. 콘택 플러그들 중 일부의 콘택 플러그 상에 질화막 및 산화막 패턴을 잔류시키고 나머지 영역의 질화막 및 산화막을 제거하는 단계를 포함한다.
질화막은 100Å 내지 500Å의 두께로 형성하고, 산화막은 100Å 내지 500Å의 두께로 형성한다.
제2 격리막은, 제1 격리막 및 절연막 상에 질화막 및 산화막을 형성한다. 제1 격리막 하부의 상기 콘택 플러그를 제외한 나머지 콘택 플러그를 노출시키며, 금속배선이 형성될 영역을 정의하기 위하여 질화막 및 산화막을 패터닝하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기위해 순차적으로 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 셀 영역에는 다수의 워드라인(WL)과 셀렉트 라인들(SL)이 형성되며, 주변 영역에는 게이트 라인(GL)이 형성된다. 여기서, 셀렉트 라인은 소스 셀렉트 라인 및 드레인 셀렉트 라인을 포함한다. 워드라인들(WL)과 셀렉트 라인들(SL)에는 터널 절연막(102a), 플로팅 게이트(104), 유전체막(106) 및 콘트롤 게이트(108)가 각각 포함되며, 콘트를 게이트(106) 상부에는 하드 마스크가 더 형성될 수 있다. 셀렉트 라인(SL)에 포함된 유전체막(106)에는 콘택홀이 형성되며, 셀렉트 라인(SL)에서는 콘택홀을 통해 플로팅 게이트(104)와 콘트롤 게이트(108)가 전기적으로 연결된다. 한편, 주변 영역에 형성된 게이트 라인(GL)에는 게이트 절연막(102b), 플로팅 게이트(104), 유전체막(106) 및 콘트롤 게이트(108)가 포함된다. 게이트 라인(GL)에 포함된 유전체막(106)에는 콘택홀이 형성되며, 셀렉트 라인에서는 콘택홀을 통해 플로팅 게이트(104)와 콘트롤 게이트(108)가 전기적으로 연결된다. 이하, 워드라인(WL), 셀렉트 라인(SL) 및 게이트 라인(GL)을 통칭하는 경우 게이트 패턴이라 한다.
이어서, 이온주입 공정을 실시하여 반도체 기판(100)에 접합 영역(100a)을 형성한다. 셀 영역과 주변 영역 간의 이온주입 공정시 마스크 패턴을 사용하면 원하는 위치에 이온주입을 할 수 있다.
도 1b를 참조하면, 게이트 패턴(SL, WL, GL)이 형성된 반도체 기판(100)상에 제1 절연막(110)을 형성한다. 제1 절연막(110)은 게이트 패턴이 모두 덮이도록 형성한다. 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 제1 절연막(110)의 상부를 평탄화한다.
도 1c를 참조하면, 콘택 마스크 패턴(미도시)을 사용하여 제1 절연막(110)의 일부를 제거하고 반도체 기판(100)의 일부가 드러나도록 식각 공정을 실시한다. 식각 공정으로 제1 내지 제4 콘택 홀(110a 내지 110d)을 형성한다. 예를 들어, 제1 콘택 홀(110a)이 소스 셀렉트 라인 사이에 소스를 노출시키는 소스 콘택 홀이면 제2 콘택 홀(110b)은 드레인 셀렉트 라인 사이에 드레인을 노출시키는 드레인 콘택 홀이 된다. 주변 영역의 제3 콘택홀(110c)은 접합 영역(110a)을 노출시키는 접합 콘택홀이 되고, 제4 콘택홀(110d은 게이트 라인(GL)을 노출시키는 게이트 콘택홀이 된다.
한편, 주변 영역의 게이트 라인(GL) 상에 형성되는 제4 콘택 홀(110d)은 다른 영역의 콘택 홀(110a~110c)보다 깊이가 얕아 제2 도전막(108)이 오버 식각 될 수 있다. 하지만, 후속 공정시 콘택홀이 금속막으로 채워지므로 소자의 결함과는 무관하다.
도 1d를 참조하면, 콘택 홀들(도 1c의 110a 내지 110d)이 채워지도록 금속막을 형성한다. 금속막은 전도성 물질로써 콘택 플러그로 사용된다. 제1 절연막(110)이 노출되도록 화학적 기계적 연마(CMP) 공정을 실시하여 금속막의 일부를 제거한다. 이로써, 제1 내지 제4 콘택 플러그들(112a 내지 112d)이 형성된다.
만약, 제1 내지 제4 콘택 플러그들(112a 내지 112d)을 동시에 형성하기가 용 이하지 않은 경우에는 다음과 같이 실시할 수 있다. 도 1c 및 도 1d를 참조하면, 제1 및 제2 콘택 홀(110a 및 110b)을 형성하고 제1 및 제2 콘택 플러그(112a 및 112b)를 형성한다. 그리고 나서 제3 및 제4 콘택 홀(110c 및 110d)을 형성하고 제3 및 제4 콘택 플러그(112c 및 112d)를 형성할 수 있다.
또는, 제1 콘택 홀(110a)과 제3 및 제4 콘택 홀(110c 및 110d)을 동시에 형성하고 제1, 제3 및 제4 콘택 플러그(112a, 112c 및 112d)를 형성한다. 그리고 난 후에 제2 콘택 홀(110b)을 형성하고 제2 콘택 플러그(112b)를 형성할 수 있다.
도 1e를 참조하면, 후속 형성될 금속배선과 소스 콘택 플러그용 제1 콘택 플러그(112a) 간을 격리시키기 위하여 제1 캐핑막(114) 및 제2 절연막(116)을 형성한다. 바람직하게, 제1 캐핑막(114)은 질화막을 사용하여 형성할 수 있고, 제2 절연막(116)은 HDP(high density plasma) 산화막을 사용하여 형성할 수 있다. 제1 캐핑막(114)은 100Å 내지 500Å의 두께로 형성할 수 있고, 제2 절연막(116)은 100Å 내지 500Å의 두께로 형성할 수 있다.
이때, 제2 절연막(116)은 후속 주변영역에 격리막을 패터닝하는 공정시 제1 캐핑막(114)을 보호하기 위한 버퍼막(buffer layer)으로 사용된다. 즉, 제1 캐핑막(114)은 소스 콘택 플러그(112a)와 후속 금속배선 간을 차단하는 역할을 하고, 제2 절연막(116)은 제1 캐핑막(114)을 식각 공정으로부터 보호하는 역할을 한다.
도 1f를 참조하면, 제2 절연막 상부에 소스 콘택 플러그(112a)를 포함하는 영역이 클로즈(close)된 마스크막 패턴(미도시)을 형성하고, 마스크막 패턴(미도시)에 따라 식각 공정을 실시한다. 마스크막 패턴(미도시)을 제거하면 소스 콘택 플러그(112a)를 포함하는 영역 상에 제1 캐핑막 패턴(114a) 및 제2 절연막 패턴(116)이 잔류된다. 제1 캐핑막 패턴(114a) 및 제2 절연막 패턴(116)은 제1 격리막(117)으로써, 소스 콘택 플러그(112a)와 후속 형성될 금속배선이 접하지 않도록 격리시키는 역할을 한다.
도 1g를 참조하면, 제1 격리막(117)을 포함한 반도체 기판상에 제2 캐핑막(118) 및 제3 절연막(120)을 형성한다. 제2 캐핑막(118)은 식각 멈춤막으로 사용되고, 제3 절연막(120)은 금속배선 간을 격리시키는데 사용된다. 제2 캐핑막(118) 및 제3 절연막(120)은 주변 영역의 금속배선을 격리시키는 막으로, 제2 캐핑막(118)은 제1 절연막(110), 제2 내지 제4 콘택 플러그(112b 내지 112d)의 상부를 모두 덮고, 제1 격리막(117)의 표면을 따라 형성된다. 제3 절연막(120)은 제2 캐핑막(118)의 표면을 따라 형성한다. 제2 캐핑막(118)은 200Å 내지 300Å의 두께로 하고, 제3 절연막(120)은 800Å 내지 1500Å의 두께로 형성할 수 있다.
도 1h를 참조하면, 비트라인을 포함하는 제3 및 제4 콘택 플러그(112c 및 112d)가 형성된 영역과 금속배선이 형성된 영역의 제3 절연막(120) 및 제2 캐핑막(118)을 식각한다. 이로써, 제3 절연막 패턴(120a) 및 제2 캐핑막 패턴(118a)을 포함하는 제2 격리막(119)에 의해 비트라인을 포함한 금속배선이 형성될 영역이 정의된다.
이때, 셀 영역의 제1 격리막(117)의 측벽에 제2 캐핑막이 잔류될 수 있다. 이는, 측벽에 형성된 제2 캐핑막의 두께가 수평한 영역에 형성된 제2 캐핑막의 두께보다 두껍게 형성되기 때문에 제1 격리막(117)의 측벽에 제2 캐핑막의 일부가 잔 류되는 것이다.
도 1i를 참조하면, 제1 및 제2 격리막(117 및 119)이 모두 덮이도록 제1 절연막(110) 상에 금속막을 형성한다. 금속막은 금속배선을 위한 막으로, 제2 격리막(119)이 드러나도록 화학적 기계적 연마(CMP) 공정을 실시하면 셀 영역의 금속배선(122a)과 주변 영역의 금속배선(122b, 122c)으로 구분된다. 이는, 제2 캐핑막(119)에 의해 금속배선들(122a~122c)이 각각 격리되는데, 셀 영역의 금속배선(122a)은 드레인 콘택 플러그(112b)와 접하게 되고, 주변 영역의 금속배선들(122b, 122c) 각각은 주변 영역에 형성된 콘택 플러그들(112c, 112d)과 접하게 된다.
이때, 제1 격리막(117)은 소스 콘택 플러그(112a)위로 교차하는 비트라인(122a)과 소스 콘택 플러그(112a)를 격리시킨다.
상기에서와 같이, 소스 콘택 플러그(112a), 드레인 콘택 플러그(112b) 및 주변 영역의 콘택 플러그들(112c, 112d)을 동시에 형성함으로써 제조 공정을 줄일 수 있고, 금속배선(122a)의 높이보다 낮은 제1 격리막(117)을 소스 콘택 플러그(112a) 상부에 형성하여 금속배선(122a)과 소스 콘택 플러그(112a)를 용이하게 격리시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라, 소스 콘택 홀, 드레인 콘택 홀, 주변 영역 콘택 홀들을 동시에 형성하고 콘택 플러그를 동시에 형성함으로써 콘택 플러그를 형성하기 위한 제조 공정 단계를 간소화할 수 있고, 부분적으로 소스 콘택 플러그 상부에 격리막을 형성함으로써 금속배선과 소스 콘택 플러그를 용이하게 격리시킬 수 있기 때문에 소스 콘택 플러그와 금속배선 간의 절연막의 높이가 줄어들어 전체적인 소자의 높이를 줄일 수 있다.

Claims (12)

  1. 반도체 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴을 포함한 상기 반도체 기판 상에 형성되며, 다수의 콘택홀을 포함하는 절연막;
    상기 콘택홀의 내부에 각각 형성된 다수의 콘택 플러그;
    상기 콘택 플러그들 중 일부의 콘택 플러그 상에 형성된 제1 격리막;
    상기 콘택 플러그들 중 나머지 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막; 및
    상기 제2 격리막 사이에 형성된 금속배선을 포함하는 반도체 소자.
  2. 반도체 기판 상에 형성되며, 워드라인, 셀렉트 라인 및 게이트 라인을 포함하는 게이트 패턴;
    상기 게이트 패턴을 포함한 상기 반도체 기판 상에 형성되며, 다수의 콘택홀을 포함하는 절연막;
    상기 콘택홀들 내부에 각각 형성된 다수의 콘택 플러그;
    상기 콘택 플러그들 중 셀 영역의 소스와 연결되는 콘택 플러그 상에 형성된 제1 격리막;
    상기 콘택 플러그들 중 상기 셀 영역의 드레인, 주변 영역의 접합 영역 및 상기 게이트 라인에 각각 연결되는 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막; 및
    상기 제2 격리막 사이에 형성된 금속 배선을 포함하는 반도체 소자.
  3. 제 1 항 또는 2 항에 있어서,
    상기 제1 격리막 및 상기 제2 격리막은 질화막 및 산화막의 적층구조로 형성되는 반도체 소자.
  4. 제 1 항 또는 2 항에 있어서,
    상기 제1 격리막의 폭은 하부의 콘택 플러그의 폭보다 넓은 반도체 소자.
  5. 제 1 항 또는 2 항에 있어서,
    상기 제1 격리막의 두께가 상기 제2 격리막의 두께보다 얇은 반도체 소자.
  6. 제 1 항 또는 2 항에 있어서,
    상기 제1 격리막은 하부의 콘택 플러그와 상기 금속배선을 전기적으로 격리 시키는 반도체 소자.
  7. 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함한 상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막에 다수의 콘택홀을 형성하는 단계;
    상기 콘택홀들 내부에 다수의 콘택 플러그를 각각 형성하는 단계;
    상기 콘택 플러그들 중 일부의 콘택 플러그 상에 제1 격리막을 형성하는 단계;
    상기 콘택 플러그 중 나머지 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막을 형성하는 단계; 및
    상기 제2 격리막 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 반도체 기판 상에 워드라인, 셀렉트 라인 및 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함한 상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막에 셀 영역의 소스 및 드레인, 주변 영역의 상기 게이트 라인 및 접합 영역을 각각 노출시키는 다수의 콘택홀을 형성하는 단계;
    상기 콘택홀들 내부에 콘택 플러그를 형성하는 단계;
    상기 소스와 연결되는 콘택 플러그 상에 제1 격리막을 형성하는 단계;
    상기 드레인, 상기 접합 영역 및 상기 게이트 라인에 각각 연결되는 콘택 플러그를 노출시키며 금속배선이 형성될 영역을 정의하기 위한 제2 격리막을 형성하는 단계; 및
    상기 제2 격리막 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 7 항 또는 8 항에 있어서, 상기 금속배선은,
    상기 제1 및 제2 격리막이 덮이도록 금속막을 형성하는 단계; 및
    상기 제 2 격리막이 노출되도록 화학적 기계적 연마 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제 7 항 또는 8 항에 있어서, 상기 제1 격리막은,
    상기 절연막 상에 질화막 및 산화막을 형성하는 단계; 및
    상기 콘택 플러그들 중 일부의 콘택 플러그 상에 질화막 및 산화막 패턴을 잔류시키고 나머지 영역의 상기 질화막 및 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 질화막은 100Å 내지 500Å의 두께로 형성하고,
    상기 산화막은 100Å 내지 500Å의 두께로 형성하는 반도체 소자의 제조 방법.
  12. 제 7 항 또는 8 항에 있어서, 상기 제2 격리막은,
    상기 제1 격리막 및 상기 절연막 상에 질화막 및 산화막을 형성하는 단계; 및
    상기 제1 격리막 하부의 상기 콘택 플러그를 제외한 나머지 콘택 플러그를 노출시키며, 상기 금속배선이 형성될 영역을 정의하기 위하여 상기 질화막 및 산화막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
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