JPH11297951A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11297951A JPH11297951A JP10153822A JP15382298A JPH11297951A JP H11297951 A JPH11297951 A JP H11297951A JP 10153822 A JP10153822 A JP 10153822A JP 15382298 A JP15382298 A JP 15382298A JP H11297951 A JPH11297951 A JP H11297951A
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- Japan
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- film
- memory cell
- bit line
- integrated circuit
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Abstract
(57)【要約】
【課題】 メモリセルサイズが微細化されたＤＲＡＭに
おいて、ビット線の寄生容量の増大を防止することによ
って、情報蓄積用容量素子に蓄積された信号を高感度に
検出できるようにする。 【解決手段】 ビット線ＢＬの幅を、フォトリソグラフ
ィの解像限界で決まる最小加工寸法よりも微細にするこ
とにより、隣接するビット線との間に形成される寄生容
量を低減する。ビット線ＢＬの幅を微細化するには、オ
ゾンを用いたアッシングでフォトレジスト膜４３を削る
ことによって、ビット線パターン４３ａの幅を最小加工
寸法よりも微細にする。
おいて、ビット線の寄生容量の増大を防止することによ
って、情報蓄積用容量素子に蓄積された信号を高感度に
検出できるようにする。 【解決手段】 ビット線ＢＬの幅を、フォトリソグラフ
ィの解像限界で決まる最小加工寸法よりも微細にするこ
とにより、隣接するビット線との間に形成される寄生容
量を低減する。ビット線ＢＬの幅を微細化するには、オ
ゾンを用いたアッシングでフォトレジスト膜４３を削る
ことによって、ビット線パターン４３ａの幅を最小加工
寸法よりも微細にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報
蓄積用容量素子（キャパシタ）とで構成されている。メ
モリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜
と、ワード線と一体に構成されたゲート電極と、ソース
およびドレインを構成する一対の半導体領域とによって
構成されている。ビット線は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、ソース、ドレインの一方と電
気的に接続されている。情報蓄積用容量素子は、同じく
メモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソー
ス、ドレインの他方と電気的に接続されている。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報
蓄積用容量素子（キャパシタ）とで構成されている。メ
モリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜
と、ワード線と一体に構成されたゲート電極と、ソース
およびドレインを構成する一対の半導体領域とによって
構成されている。ビット線は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、ソース、ドレインの一方と電
気的に接続されている。情報蓄積用容量素子は、同じく
メモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソー
ス、ドレインの他方と電気的に接続されている。
【０００３】上記のように、近年のＤＲＡＭは、メモリ
セルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタック
ド・キャパシタ構造を採用している。このスタックド・
キャパシタ構造を採用するＤＲＡＭには、大別してビッ
ト線の下方に情報蓄積用容量素子を配置するキャパシタ
・アンダー・ビットライン（Capacitor Under Bitline;
ＣＵＢ）構造のものと、ビット線の上方に情報蓄積用容
量素子を配置するキャパシタ・オーバー・ビットライン
（Capacitor Over Bitline；ＣＯＢ）構造のものとがあ
る。前者については、特開平７−１９２７２３号公報、
特開平８−２０４１４４号公報に記載があり、後者につ
いては、特開平７−１２２６５４号公報、特開平７−１
０６４３７号公報に記載がある。
セルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタック
ド・キャパシタ構造を採用している。このスタックド・
キャパシタ構造を採用するＤＲＡＭには、大別してビッ
ト線の下方に情報蓄積用容量素子を配置するキャパシタ
・アンダー・ビットライン（Capacitor Under Bitline;
ＣＵＢ）構造のものと、ビット線の上方に情報蓄積用容
量素子を配置するキャパシタ・オーバー・ビットライン
（Capacitor Over Bitline；ＣＯＢ）構造のものとがあ
る。前者については、特開平７−１９２７２３号公報、
特開平８−２０４１４４号公報に記載があり、後者につ
いては、特開平７−１２２６５４号公報、特開平７−１
０６４３７号公報に記載がある。
【０００４】上記した２種のスタックド・キャパシタ構
造のうち、ビット線の上方に情報蓄積用容量素子を配置
するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微
細化に適している。これは、微細化された情報蓄積用容
量素子の蓄積電荷量を増やそうとすると、その構造を立
体化して表面積を増やす必要があるため、情報蓄積用容
量素子の上部にビット線を配置するＣＵＢ構造では、ビ
ット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコ
ンタクトホールのアスペクト比が極端に大きくなってし
まい、その開孔が困難になるからである。
造のうち、ビット線の上方に情報蓄積用容量素子を配置
するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微
細化に適している。これは、微細化された情報蓄積用容
量素子の蓄積電荷量を増やそうとすると、その構造を立
体化して表面積を増やす必要があるため、情報蓄積用容
量素子の上部にビット線を配置するＣＵＢ構造では、ビ
ット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコ
ンタクトホールのアスペクト比が極端に大きくなってし
まい、その開孔が困難になるからである。
【０００５】また、６４メガビット（Ｍbit)あるいは２
５６メガビットといった最近の大容量ＤＲＡＭは、情報
蓄積用容量素子を立体化して表面積を増やすだけでは蓄
積電荷量を確保することが困難になってきたことから、
容量素子の立体化と併せて容量絶縁膜をＴａ2 Ｏ5 （酸
化タンタル）、（Ｂａ，Ｓｒ）ＴｉＯ3(チタン酸バリウ
ムストロンチウム；以下ＢＳＴと略す）、ＳｒＴｉＯ
3(チタン酸ストロンチウム；ＳＴＯと略す）といった高
誘電体材料で構成することが検討されている。容量絶縁
膜をこのような高誘電体材料で構成するＤＲＡＭについ
ては、例えば特開平１−２２２４６９号公報、特開平７
−６６３００号公報に記載がある。
５６メガビットといった最近の大容量ＤＲＡＭは、情報
蓄積用容量素子を立体化して表面積を増やすだけでは蓄
積電荷量を確保することが困難になってきたことから、
容量素子の立体化と併せて容量絶縁膜をＴａ2 Ｏ5 （酸
化タンタル）、（Ｂａ，Ｓｒ）ＴｉＯ3(チタン酸バリウ
ムストロンチウム；以下ＢＳＴと略す）、ＳｒＴｉＯ
3(チタン酸ストロンチウム；ＳＴＯと略す）といった高
誘電体材料で構成することが検討されている。容量絶縁
膜をこのような高誘電体材料で構成するＤＲＡＭについ
ては、例えば特開平１−２２２４６９号公報、特開平７
−６６３００号公報に記載がある。
【０００６】さらに、上記した６４〜２５６メガビット
ＤＲＡＭにおいては、狭ピッチ化されたメモリセル選択
用ＭＩＳＦＥＴのゲート電極のスペースにビット線と基
板とを接続するためのコンタクトホールを形成する際
に、ゲート電極の上部と側壁とを窒化シリコン膜で覆
い、酸化シリコン膜と窒化シリコン膜とのエッチング速
度差を利用してコンタクトホールをゲート電極のスペー
スに対して自己整合的に開孔するセルフアライン・コン
タクト（Self Align Contact；ＳＡＣ）技術の採用や、
ＭＩＳＦＥＴのソース、ドレインと配線とを接続するコ
ンタクトホールの微細化に伴う抵抗増大を抑制する対策
として、特に高速動作が要求されるセンスアンプやワー
ドドライバなどの周辺回路を構成するＭＩＳＦＥＴのソ
ース、ドレインの表面にＴｉＳｉ2(チタンシリサイド）
やＣｏＳｉ2(コバルトシリサイド）などの高融点金属シ
リサイド層を形成するシリサイデーション(Silicidatio
n)技術の採用が不可避になると考えられている。このシ
リサイデーション技術については、例えば特開平５−２
１７９６号公報、特開平６−２９２４０号公報、特開平
８−１８１２１２号に記載がある。
ＤＲＡＭにおいては、狭ピッチ化されたメモリセル選択
用ＭＩＳＦＥＴのゲート電極のスペースにビット線と基
板とを接続するためのコンタクトホールを形成する際
に、ゲート電極の上部と側壁とを窒化シリコン膜で覆
い、酸化シリコン膜と窒化シリコン膜とのエッチング速
度差を利用してコンタクトホールをゲート電極のスペー
スに対して自己整合的に開孔するセルフアライン・コン
タクト（Self Align Contact；ＳＡＣ）技術の採用や、
ＭＩＳＦＥＴのソース、ドレインと配線とを接続するコ
ンタクトホールの微細化に伴う抵抗増大を抑制する対策
として、特に高速動作が要求されるセンスアンプやワー
ドドライバなどの周辺回路を構成するＭＩＳＦＥＴのソ
ース、ドレインの表面にＴｉＳｉ2(チタンシリサイド）
やＣｏＳｉ2(コバルトシリサイド）などの高融点金属シ
リサイド層を形成するシリサイデーション(Silicidatio
n)技術の採用が不可避になると考えられている。このシ
リサイデーション技術については、例えば特開平５−２
１７９６号公報、特開平６−２９２４０号公報、特開平
８−１８１２１２号に記載がある。
【０００７】
【発明が解決しようとする課題】本発明者は、２５６メ
ガビット（Ｍbit)およびそれ以降の世代に対応できるＤ
ＲＡＭの構造とプロセスの開発とを進めている。
ガビット（Ｍbit)およびそれ以降の世代に対応できるＤ
ＲＡＭの構造とプロセスの開発とを進めている。
【０００８】本発明者が開発中のＤＲＡＭは、チップサ
イズの増大に伴う信号遅延対策としてメモリセル選択用
ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路のＭ
ＩＳＦＥＴのゲート電極とをＷ（タングステン）などの
高融点金属を主体とする低抵抗の導電材料で構成し、基
板と配線とのコンタクト抵抗を低減する対策として周辺
回路を構成するＭＩＳＦＥＴのソース、ドレインの表面
に高融点金属シリサイド層を形成する。
イズの増大に伴う信号遅延対策としてメモリセル選択用
ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路のＭ
ＩＳＦＥＴのゲート電極とをＷ（タングステン）などの
高融点金属を主体とする低抵抗の導電材料で構成し、基
板と配線とのコンタクト抵抗を低減する対策として周辺
回路を構成するＭＩＳＦＥＴのソース、ドレインの表面
に高融点金属シリサイド層を形成する。
【０００９】また、このＤＲＡＭは、ビット線の信号遅
延対策としてビット線をＷなどの高融点金属を主体とす
る低抵抗の導電材料で構成すると共に、配線の形成工程
を減らす対策としてビット線と周辺回路の第１層目の配
線とを同一工程で形成する。さらに、このＤＲＡＭは、
情報蓄積用容量素子の蓄積電荷量を確保する対策とし
て、ビット線の上方に情報蓄積用容量素子を配置するＣ
ＯＢ構造を採用することによって容量素子の立体化を推
進すると共に、容量絶縁膜をＴａ2 Ｏ5(酸化タンタル）
などの高誘電体材料で構成する。
延対策としてビット線をＷなどの高融点金属を主体とす
る低抵抗の導電材料で構成すると共に、配線の形成工程
を減らす対策としてビット線と周辺回路の第１層目の配
線とを同一工程で形成する。さらに、このＤＲＡＭは、
情報蓄積用容量素子の蓄積電荷量を確保する対策とし
て、ビット線の上方に情報蓄積用容量素子を配置するＣ
ＯＢ構造を採用することによって容量素子の立体化を推
進すると共に、容量絶縁膜をＴａ2 Ｏ5(酸化タンタル）
などの高誘電体材料で構成する。
【００１０】上記のようなＤＲＡＭを製造するプロセス
の概要を簡単に説明すると、まず半導体基板の主面上に
堆積した高融点金属を主体とする低抵抗材料をパターニ
ングしてメモリセル選択用ＭＩＳＦＥＴのゲート電極
（ワード線）と周辺回路のＭＩＳＦＥＴのゲート電極と
を形成した後、半導体基板に不純物をイオン打ち込みし
てこれらのＭＩＳＦＥＴのソース、ドレインを形成す
る。メモリセル選択用ＭＩＳＦＥＴのゲート電極は、そ
れらの幅とスペース（ライン＆スペース）がフォトリソ
グラフィの解像限界で決まる最小加工寸法となるように
形成する。
の概要を簡単に説明すると、まず半導体基板の主面上に
堆積した高融点金属を主体とする低抵抗材料をパターニ
ングしてメモリセル選択用ＭＩＳＦＥＴのゲート電極
（ワード線）と周辺回路のＭＩＳＦＥＴのゲート電極と
を形成した後、半導体基板に不純物をイオン打ち込みし
てこれらのＭＩＳＦＥＴのソース、ドレインを形成す
る。メモリセル選択用ＭＩＳＦＥＴのゲート電極は、そ
れらの幅とスペース（ライン＆スペース）がフォトリソ
グラフィの解像限界で決まる最小加工寸法となるように
形成する。
【００１１】次に、これらのＭＩＳＦＥＴの上部を絶縁
膜で覆った後、まずメモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの上部の絶縁膜にコンタクトホールを形
成し、続いてこのコンタクトホールの内部に多結晶シリ
コンのプラグを埋め込む。このコンタクトホールは、酸
化シリコン膜と窒化シリコン膜とのエッチング速度差を
利用したセルフアライン・コンタクト（ＳＡＣ）技術を
使って形成する。
膜で覆った後、まずメモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの上部の絶縁膜にコンタクトホールを形
成し、続いてこのコンタクトホールの内部に多結晶シリ
コンのプラグを埋め込む。このコンタクトホールは、酸
化シリコン膜と窒化シリコン膜とのエッチング速度差を
利用したセルフアライン・コンタクト（ＳＡＣ）技術を
使って形成する。
【００１２】次に、周辺回路のＭＩＳＦＥＴのゲート電
極およびソース、ドレインのそれぞれの上部の絶縁膜に
コンタクトホールを形成した後、これらのコンタクトホ
ールの内部を含む絶縁膜の上部にＴｉ膜あるいはＣｏ膜
などの高融点金属膜を薄く堆積し、続いて半導体基板を
熱処理してコンタクトホールの底部の基板（Ｓｉ）と高
融点金属膜とを反応させることによって、コンタクトホ
ールの底部に高融点金属シリサイド層を形成する。
極およびソース、ドレインのそれぞれの上部の絶縁膜に
コンタクトホールを形成した後、これらのコンタクトホ
ールの内部を含む絶縁膜の上部にＴｉ膜あるいはＣｏ膜
などの高融点金属膜を薄く堆積し、続いて半導体基板を
熱処理してコンタクトホールの底部の基板（Ｓｉ）と高
融点金属膜とを反応させることによって、コンタクトホ
ールの底部に高融点金属シリサイド層を形成する。
【００１３】次に、周辺回路のコンタクトホールの内部
を含む絶縁膜の上部にＷなどの高融点金属膜を主体とす
る配線材料を堆積した後、この配線材料と絶縁膜の表面
に残った未反応のＴｉ膜とをパターニングすることによ
って、絶縁膜の上部にビット線と周辺回路の第１層目の
配線とを形成する。ビット線は、多結晶シリコンのプラ
グを埋め込んだ前記コンタクトホールを通じてメモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気
的に接続され、周辺回路の第１層目の配線は、周辺回路
の前記コンタクトホールを通じて周辺回路のＭＩＳＦＥ
Ｔのゲート電極、ソースまたはドレインのいずれかと電
気的に接続される。
を含む絶縁膜の上部にＷなどの高融点金属膜を主体とす
る配線材料を堆積した後、この配線材料と絶縁膜の表面
に残った未反応のＴｉ膜とをパターニングすることによ
って、絶縁膜の上部にビット線と周辺回路の第１層目の
配線とを形成する。ビット線は、多結晶シリコンのプラ
グを埋め込んだ前記コンタクトホールを通じてメモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気
的に接続され、周辺回路の第１層目の配線は、周辺回路
の前記コンタクトホールを通じて周辺回路のＭＩＳＦＥ
Ｔのゲート電極、ソースまたはドレインのいずれかと電
気的に接続される。
【００１４】次に、ビット線および周辺回路の第１層目
の配線のそれぞれの上部を層間絶縁膜で覆い、続いてこ
の層間絶縁膜にメモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの他方と情報蓄積用容量素子とを接続する
ためのスルーホールを形成した後、このスルーホールの
上部に堆積した多結晶シリコンなどの導電膜をパターニ
ングして立体的な構造を有する情報蓄積用容量素子の下
部電極を形成する。
の配線のそれぞれの上部を層間絶縁膜で覆い、続いてこ
の層間絶縁膜にメモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの他方と情報蓄積用容量素子とを接続する
ためのスルーホールを形成した後、このスルーホールの
上部に堆積した多結晶シリコンなどの導電膜をパターニ
ングして立体的な構造を有する情報蓄積用容量素子の下
部電極を形成する。
【００１５】次に、この下部電極の表面にＴａ2 Ｏ5(酸
化タンタル）などの高誘電体膜を堆積した後、高温の熱
処理を行う。Ｔａ2 Ｏ5 、ＢＳＴ、ＳＴＯなどの金属酸
化物からなる高誘電体膜は、それらに共通の性質とし
て、結晶欠陥の少ない高品質の膜を得るために成膜後に
８００℃程度の高温熱処理を行う必要がある。また、一
旦高温熱処理を施した後は、膜質の劣化を防ぐために４
５０℃程度以上の高温雰囲気に晒さないようにする必要
がある。
化タンタル）などの高誘電体膜を堆積した後、高温の熱
処理を行う。Ｔａ2 Ｏ5 、ＢＳＴ、ＳＴＯなどの金属酸
化物からなる高誘電体膜は、それらに共通の性質とし
て、結晶欠陥の少ない高品質の膜を得るために成膜後に
８００℃程度の高温熱処理を行う必要がある。また、一
旦高温熱処理を施した後は、膜質の劣化を防ぐために４
５０℃程度以上の高温雰囲気に晒さないようにする必要
がある。
【００１６】次に、高誘電体膜の上部にＴｉＮ膜などの
導電膜を堆積した後、この導電膜とその下層の高誘電体
膜とをパターニングして情報蓄積用容量素子の上部電極
と容量絶縁膜とを形成する。その後は設計仕様にも依る
が、通常は情報蓄積用容量素子の上層にＡｌ（アルミニ
ウム）を主体とした金属配線を２層程度形成する。
導電膜を堆積した後、この導電膜とその下層の高誘電体
膜とをパターニングして情報蓄積用容量素子の上部電極
と容量絶縁膜とを形成する。その後は設計仕様にも依る
が、通常は情報蓄積用容量素子の上層にＡｌ（アルミニ
ウム）を主体とした金属配線を２層程度形成する。
【００１７】ところが、本発明者が検討したところによ
ると、デザインルールが０. ２５μｍ以下のＤＲＡＭに
上記のような製造プロセスを適用する場合には、次のよ
うな課題を解決しなければならない。
ると、デザインルールが０. ２５μｍ以下のＤＲＡＭに
上記のような製造プロセスを適用する場合には、次のよ
うな課題を解決しなければならない。
【００１８】すなわち、ビット線の上方に情報蓄積用容
量素子を配置するＣＯＢ構造のＤＲＡＭは、メモリセル
選択用ＭＩＳＦＥＴのソース、ドレインの一方と情報蓄
積用容量素子とを接続するためのスルーホールがビット
線とこれに隣接するビット線とのスペース領域に配置さ
れる。このとき、ビット線のピッチをフォトリソグラフ
ィの解像限界で決まる最小加工寸法の２倍程度とした場
合、ビット線の幅およびスペース（ライン＆スペース）
は、それぞれ最小加工寸法と同程度（０. ２５μｍ以
下）となる。しかし、このような微細なスペースに上記
したスルーホールを配置すると、ビット線とスルーホー
ルとのマスク合わせ余裕が確保できなくなるために、ス
ルーホールの内部に埋め込んだ導電膜とビット線とがシ
ョートしてしまう。
量素子を配置するＣＯＢ構造のＤＲＡＭは、メモリセル
選択用ＭＩＳＦＥＴのソース、ドレインの一方と情報蓄
積用容量素子とを接続するためのスルーホールがビット
線とこれに隣接するビット線とのスペース領域に配置さ
れる。このとき、ビット線のピッチをフォトリソグラフ
ィの解像限界で決まる最小加工寸法の２倍程度とした場
合、ビット線の幅およびスペース（ライン＆スペース）
は、それぞれ最小加工寸法と同程度（０. ２５μｍ以
下）となる。しかし、このような微細なスペースに上記
したスルーホールを配置すると、ビット線とスルーホー
ルとのマスク合わせ余裕が確保できなくなるために、ス
ルーホールの内部に埋め込んだ導電膜とビット線とがシ
ョートしてしまう。
【００１９】このような不具合を避ける対策としては、
例えば前述したセルフアライン・コンタクト（ＳＡＣ）
技術の採用が考えられる。すなわち、ビット線の上部と
側壁とを窒化シリコン膜で覆い、この窒化シリコン膜と
スルーホールを開孔する領域の酸化シリコン膜とのエッ
チング速度差を利用してスルーホールをビット線のスペ
ースに対して自己整合的に開孔することにより、スルー
ホール内の導電膜とビット線とのショートを防止する。
例えば前述したセルフアライン・コンタクト（ＳＡＣ）
技術の採用が考えられる。すなわち、ビット線の上部と
側壁とを窒化シリコン膜で覆い、この窒化シリコン膜と
スルーホールを開孔する領域の酸化シリコン膜とのエッ
チング速度差を利用してスルーホールをビット線のスペ
ースに対して自己整合的に開孔することにより、スルー
ホール内の導電膜とビット線とのショートを防止する。
【００２０】ところが、ビット線の周囲を窒化シリコン
膜で被覆する上記のセルフアライン・コンタクト技術を
採用した場合には、窒化シリコンの誘電率が酸化シリコ
ンの２倍以上と高いために、ビット線の容量が大きくな
ってしまうという別の問題が生じる。
膜で被覆する上記のセルフアライン・コンタクト技術を
採用した場合には、窒化シリコンの誘電率が酸化シリコ
ンの２倍以上と高いために、ビット線の容量が大きくな
ってしまうという別の問題が生じる。
【００２１】周知のように、情報蓄積用容量素子の容量
をＣｓ、信号の蓄積電荷量をＱｓとし、センスアンプに
接続された部分を含むビット線の容量をＣｂｌとした場
合、信号の読み出し時に現れる読み出し電圧（Ｖｓ）
は、 Ｖｓ＝Ｃｓ×Ｑｓ／（Ｃｓ＋Ｃｂｌ） となる。ここでＣｓおよびＱｓは与えられているものと
すると、ビット線の容量（Ｃｂｌ）が大きくなる程読み
出し電圧（Ｖｓ）が小さくなり、検出できる信号レベル
が低下する。
をＣｓ、信号の蓄積電荷量をＱｓとし、センスアンプに
接続された部分を含むビット線の容量をＣｂｌとした場
合、信号の読み出し時に現れる読み出し電圧（Ｖｓ）
は、 Ｖｓ＝Ｃｓ×Ｑｓ／（Ｃｓ＋Ｃｂｌ） となる。ここでＣｓおよびＱｓは与えられているものと
すると、ビット線の容量（Ｃｂｌ）が大きくなる程読み
出し電圧（Ｖｓ）が小さくなり、検出できる信号レベル
が低下する。
【００２２】０. ２５μｍ以下のデザインルールで製造
されるＤＲＡＭは、メモリセルサイズが極めて微細にな
り、ビット線同士が狭いピッチで配置されるために、隣
接するビット線間に生じる寄生容量が無視できなくな
る。従って、ビット線の周囲を窒化シリコン膜で被覆す
るセルフアライン・コンタクト技術の採用は、ビット線
の容量をさらに増大させ、情報蓄積用容量素子に蓄積さ
れた信号の検出を一層困難にしてしまう。
されるＤＲＡＭは、メモリセルサイズが極めて微細にな
り、ビット線同士が狭いピッチで配置されるために、隣
接するビット線間に生じる寄生容量が無視できなくな
る。従って、ビット線の周囲を窒化シリコン膜で被覆す
るセルフアライン・コンタクト技術の採用は、ビット線
の容量をさらに増大させ、情報蓄積用容量素子に蓄積さ
れた信号の検出を一層困難にしてしまう。
【００２３】本発明の目的は、メモリセルサイズが微細
化されたＤＲＡＭにおいて、ビット線の容量増大を防止
し、情報蓄積用容量素子に蓄積された信号を高感度に検
出することのできる技術を提供することにある。
化されたＤＲＡＭにおいて、ビット線の容量増大を防止
し、情報蓄積用容量素子に蓄積された信号を高感度に検
出することのできる技術を提供することにある。
【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２６】本発明の半導体集積回路装置は、半導体基
板の主面上の第１領域に、ワード線と一体に構成された
ゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形
成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う第１
絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴの
ソース、ドレインの一方と電気的に接続されたビット線
が形成され、前記ビット線の上部に形成された第２絶縁
膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの他方と電気的に接続された情報蓄積用容
量素子が形成されたＤＲＡＭを有し、前記ビット線の幅
は、フォトリソグラフィの解像限界で決まる最小寸法未
満の寸法で構成されている。
板の主面上の第１領域に、ワード線と一体に構成された
ゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形
成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う第１
絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴの
ソース、ドレインの一方と電気的に接続されたビット線
が形成され、前記ビット線の上部に形成された第２絶縁
膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの他方と電気的に接続された情報蓄積用容
量素子が形成されたＤＲＡＭを有し、前記ビット線の幅
は、フォトリソグラフィの解像限界で決まる最小寸法未
満の寸法で構成されている。
【００２７】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面上の第１領域に、ワード線と一体
に構成されたゲート電極を備えたメモリセル選択用ＭＩ
ＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥ
Ｔを覆う第１絶縁膜の上部に、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方と電気的に接続さ
れたビット線が形成され、前記ビット線の上部に形成さ
れた第２絶縁膜の上部に、前記メモリセル選択用ＭＩＳ
ＦＥＴのソース、ドレインの他方と電気的に接続された
情報蓄積用容量素子が形成されたＤＲＡＭを有する半導
体集積回路装置の製造方法であって、以下の工程（ａ）
〜（ｄ）を含んでいる。
は、半導体基板の主面上の第１領域に、ワード線と一体
に構成されたゲート電極を備えたメモリセル選択用ＭＩ
ＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥ
Ｔを覆う第１絶縁膜の上部に、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方と電気的に接続さ
れたビット線が形成され、前記ビット線の上部に形成さ
れた第２絶縁膜の上部に、前記メモリセル選択用ＭＩＳ
ＦＥＴのソース、ドレインの他方と電気的に接続された
情報蓄積用容量素子が形成されたＤＲＡＭを有する半導
体集積回路装置の製造方法であって、以下の工程（ａ）
〜（ｄ）を含んでいる。
【００２８】（ａ）半導体基板の主面上にＤＲＡＭのメ
モリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形
成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に
第１絶縁膜を堆積する工程、（ｂ）前記第１絶縁膜の上
部に第１導電膜を堆積した後、前記第１導電膜の上部に
第１の幅、第１の間隔で配置されたビット線のパターン
を有する第１のフォトレジスト膜を形成する工程、
（ｃ）前記第１のフォトレジスト膜をアッシングするこ
とによって、前記第１の幅よりも小さい第２の幅、前記
第１の間隔よりも大きい第２の間隔で配置されたビット
線パターンを有する第２のフォトレジスト膜を形成する
工程、（ｄ）前記第２のフォトレジスト膜をマスクにし
て前記第１導電膜をエッチングする工程。
モリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形
成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に
第１絶縁膜を堆積する工程、（ｂ）前記第１絶縁膜の上
部に第１導電膜を堆積した後、前記第１導電膜の上部に
第１の幅、第１の間隔で配置されたビット線のパターン
を有する第１のフォトレジスト膜を形成する工程、
（ｃ）前記第１のフォトレジスト膜をアッシングするこ
とによって、前記第１の幅よりも小さい第２の幅、前記
第１の間隔よりも大きい第２の間隔で配置されたビット
線パターンを有する第２のフォトレジスト膜を形成する
工程、（ｄ）前記第２のフォトレジスト膜をマスクにし
て前記第１導電膜をエッチングする工程。
【００２９】また、本発明の半導体集積回路装置の製造
方法は、オゾンを含むガスを使用して前記第１のフォト
レジスト膜をアッシングする。
方法は、オゾンを含むガスを使用して前記第１のフォト
レジスト膜をアッシングする。
【００３０】また、本発明の半導体集積回路装置の製造
方法は、半導体基板の主面上にワード線と一体に構成さ
れたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴ
が形成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う
第１絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレインの一方と電気的に接続された情報
蓄積用容量素子が形成されたメモリセルを有する半導体
集積回路装置の製造方法であって、（ａ）半導体基板の
主面上にメモリセルを構成するメモリセル選択用ＭＩＳ
ＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に第１絶縁膜を堆積する工程、（ｂ）前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方の
上部に開孔パターンを有するフォトレジスト膜を前記第
１絶縁膜の上部に形成した後、オゾンを含むガスを使っ
たアッシングで前フォトレジスト膜をエッチングするこ
とによって、前記開孔パターンの内径を広くする工程、
（ｃ）前記フォトレジスト膜をマスクにして前記第１絶
縁膜をエッチングすることによって、前記第１絶縁膜に
前記開孔パターンに対応する凹溝を形成する工程、
（ｄ）前記凹溝の内壁に沿って形成した第１導電膜をパ
ターニングすることによって、前記情報蓄積用容量素子
の下部電極を形成する工程、を含んでいる。
方法は、半導体基板の主面上にワード線と一体に構成さ
れたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴ
が形成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う
第１絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレインの一方と電気的に接続された情報
蓄積用容量素子が形成されたメモリセルを有する半導体
集積回路装置の製造方法であって、（ａ）半導体基板の
主面上にメモリセルを構成するメモリセル選択用ＭＩＳ
ＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に第１絶縁膜を堆積する工程、（ｂ）前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方の
上部に開孔パターンを有するフォトレジスト膜を前記第
１絶縁膜の上部に形成した後、オゾンを含むガスを使っ
たアッシングで前フォトレジスト膜をエッチングするこ
とによって、前記開孔パターンの内径を広くする工程、
（ｃ）前記フォトレジスト膜をマスクにして前記第１絶
縁膜をエッチングすることによって、前記第１絶縁膜に
前記開孔パターンに対応する凹溝を形成する工程、
（ｄ）前記凹溝の内壁に沿って形成した第１導電膜をパ
ターニングすることによって、前記情報蓄積用容量素子
の下部電極を形成する工程、を含んでいる。
【００３１】また、本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる；（ａ）半導体基板の
主面上に第１導電膜を堆積した後、前記第１導電膜の上
部に第１のフォトレジスト膜を形成する工程、（ｂ）前
記第１のフォトレジスト膜を露光、現像することによ
り、前記半導体基板の主面上の第１領域の前記第１のフ
ォトレジスト膜に第１ゲート電極パターンを形成する工
程、（ｃ）オゾンを含むガスを使ったアッシングで前記
第１のフォトレジスト膜をエッチングすることによっ
て、前記第１ゲート電極パターンの幅を細くする工程、
（ｄ）前記第１のフォトレジスト膜をマスクにして前記
第１導電膜をエッチングすることによって、前記第１領
域にその幅が最小加工寸法よりも微細で、かつ隣接する
第１ゲート電極とのスペースが前記幅よりも大きい第１
ゲート電極を形成する工程、（ｅ）前記第１のフォトレ
ジスト膜を除去した後、前記半導体基板の主面上の第２
領域に第２ゲート電極パターンを有する第２のフォトレ
ジスト膜を形成する工程、（ｆ）前記第２のフォトレジ
スト膜をマスクにして前記第１導電膜をエッチングする
ことによって、前記第２領域にその幅とスペースとがほ
ぼ等しい第２ゲート電極を形成する工程。
方法は、以下の工程を含んでいる；（ａ）半導体基板の
主面上に第１導電膜を堆積した後、前記第１導電膜の上
部に第１のフォトレジスト膜を形成する工程、（ｂ）前
記第１のフォトレジスト膜を露光、現像することによ
り、前記半導体基板の主面上の第１領域の前記第１のフ
ォトレジスト膜に第１ゲート電極パターンを形成する工
程、（ｃ）オゾンを含むガスを使ったアッシングで前記
第１のフォトレジスト膜をエッチングすることによっ
て、前記第１ゲート電極パターンの幅を細くする工程、
（ｄ）前記第１のフォトレジスト膜をマスクにして前記
第１導電膜をエッチングすることによって、前記第１領
域にその幅が最小加工寸法よりも微細で、かつ隣接する
第１ゲート電極とのスペースが前記幅よりも大きい第１
ゲート電極を形成する工程、（ｅ）前記第１のフォトレ
ジスト膜を除去した後、前記半導体基板の主面上の第２
領域に第２ゲート電極パターンを有する第２のフォトレ
ジスト膜を形成する工程、（ｆ）前記第２のフォトレジ
スト膜をマスクにして前記第１導電膜をエッチングする
ことによって、前記第２領域にその幅とスペースとがほ
ぼ等しい第２ゲート電極を形成する工程。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００３３】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
【００３４】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）によって構成されている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されている。メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬの一端は、
ワードドライバＷＤに接続され、ビット線ＢＬの一端
は、センスアンプＳＡに接続されている。
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）によって構成されている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されている。メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬの一端は、
ワードドライバＷＤに接続され、ビット線ＢＬの一端
は、センスアンプＳＡに接続されている。
【００３５】図３は、ＤＲＡＭのメモリアレイと周辺回
路のそれぞれの一部を示す半導体基板の要部断面図、図
４は、メモリアレイの一部を示す半導体基板の概略平面
図、図５の左側部分は、図４のＡ−Ａ' 線に沿った断面
図、同図の右側部分は、同じくＢ−Ｂ' 線に沿った断面
図である。である。なお、図４は、メモリセルを構成す
る導電層（プレート電極を除く）のみを示し、導電層間
の絶縁膜やメモリセルの上部に形成される配線の図示は
省略してある。
路のそれぞれの一部を示す半導体基板の要部断面図、図
４は、メモリアレイの一部を示す半導体基板の概略平面
図、図５の左側部分は、図４のＡ−Ａ' 線に沿った断面
図、同図の右側部分は、同じくＢ−Ｂ' 線に沿った断面
図である。である。なお、図４は、メモリセルを構成す
る導電層（プレート電極を除く）のみを示し、導電層間
の絶縁膜やメモリセルの上部に形成される配線の図示は
省略してある。
【００３６】ＤＲＡＭのメモリセルは、ｐ型の単結晶シ
リコンからなる半導体基板１の主面に形成されたｐ型ウ
エル２に形成されている。メモリセルが形成された領域
（メモリアレイ）のｐ型ウエル２は、半導体基板１の他
の領域に形成された入出力回路などからノイズが侵入す
るのを防ぐために、その下部に形成されたｎ型半導体領
域３によって半導体基板１と電気的に分離されている。
リコンからなる半導体基板１の主面に形成されたｐ型ウ
エル２に形成されている。メモリセルが形成された領域
（メモリアレイ）のｐ型ウエル２は、半導体基板１の他
の領域に形成された入出力回路などからノイズが侵入す
るのを防ぐために、その下部に形成されたｎ型半導体領
域３によって半導体基板１と電気的に分離されている。
【００３７】メモリセルは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタ
ックド構造で構成されており、その平面寸法は、Ｘ方向
（図４の左右方向）が０. ４４μｍ、Ｙ方向（図４の上
下方向）が０. ４６μｍである。なお、上記したメモリ
セルの寸法および以下に記載するメモリセルの各構成要
素の寸法は例示的なものであって、本発明を限定するた
めのものではない。
ＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタ
ックド構造で構成されており、その平面寸法は、Ｘ方向
（図４の左右方向）が０. ４４μｍ、Ｙ方向（図４の上
下方向）が０. ４６μｍである。なお、上記したメモリ
セルの寸法および以下に記載するメモリセルの各構成要
素の寸法は例示的なものであって、本発明を限定するた
めのものではない。
【００３８】メモリセルのメモリセル選択用ＭＩＳＦＥ
ＴＱｓはｎチャネル型で構成され、ｐ型ウエル２の活性
領域Ｌに形成されている。図４に示すように、活性領域
Ｌは、Ｘ方向に沿って真っ直ぐに延在する細長い島状の
パターンで構成されており、その寸法はＸ方向が１. １
０μｍ、Ｙ方向が０. ２４μｍである。それぞれの活性
領域Ｌには、ソース、ドレインの一方（ｎ型半導体領域
９）を互いに共有するメモリセル選択用ＭＩＳＦＥＴＱ
ｓがＸ方向に隣接して２個形成されている。
ＴＱｓはｎチャネル型で構成され、ｐ型ウエル２の活性
領域Ｌに形成されている。図４に示すように、活性領域
Ｌは、Ｘ方向に沿って真っ直ぐに延在する細長い島状の
パターンで構成されており、その寸法はＸ方向が１. １
０μｍ、Ｙ方向が０. ２４μｍである。それぞれの活性
領域Ｌには、ソース、ドレインの一方（ｎ型半導体領域
９）を互いに共有するメモリセル選択用ＭＩＳＦＥＴＱ
ｓがＸ方向に隣接して２個形成されている。
【００３９】活性領域Ｌを囲む素子分離領域は、ｐ型ウ
エル２に開孔した浅い溝に酸化シリコン膜５を埋め込ん
で形成した素子分離溝６によって構成されている。この
素子分離溝６に埋め込まれた酸化シリコン膜５は、その
表面が活性領域Ｌの表面とほぼ同じ高さになるように平
坦化されている。このような素子分離溝６によって構成
された素子分離領域は、活性領域Ｌの端部にバーズビー
ク(bird's beak) ができないので、ＬＯＣＯＳ（選択酸
化）法で形成された同一寸法の素子分離領域（フィール
ド酸化膜）に比べて実効的な面積が大きくなる。
エル２に開孔した浅い溝に酸化シリコン膜５を埋め込ん
で形成した素子分離溝６によって構成されている。この
素子分離溝６に埋め込まれた酸化シリコン膜５は、その
表面が活性領域Ｌの表面とほぼ同じ高さになるように平
坦化されている。このような素子分離溝６によって構成
された素子分離領域は、活性領域Ｌの端部にバーズビー
ク(bird's beak) ができないので、ＬＯＣＯＳ（選択酸
化）法で形成された同一寸法の素子分離領域（フィール
ド酸化膜）に比べて実効的な面積が大きくなる。
【００４０】メモリセル選択用ＭＩＳＦＥＴＱｓは、主
としてゲート酸化膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極８Ａはワード線ＷＬと一体に構成されてお
り、同一の幅、同一のスペースでＹ方向に沿って直線的
に延在している。ゲート電極８Ａ（ワード線ＷＬ）の幅
すなわちゲート長と、隣接する２本のゲート電極８Ａ
（ワード線ＷＬ）のスペースとは、いずれもフォトリソ
グラフィの解像限界で決まる最小加工寸法と同程度（例
えば０. ２２μｍ）である。ゲート電極８Ａ（ワード線
ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープ
された低抵抗多結晶シリコン膜と、その上部に形成され
たＷＮ（タングステンナイトライド）膜などからなるバ
リアメタル層と、その上部に形成されたＷ（タングステ
ン）膜などの高融点金属膜とで構成されたポリメタル構
造を有している。ポリメタル構造のゲート電極８Ａ（ワ
ード線ＷＬ）は、多結晶シリコン膜やポリサイド膜で構
成されたゲート電極に比べて電気抵抗が低いので、ワー
ド線の信号遅延を低減することができる。
としてゲート酸化膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極８Ａはワード線ＷＬと一体に構成されてお
り、同一の幅、同一のスペースでＹ方向に沿って直線的
に延在している。ゲート電極８Ａ（ワード線ＷＬ）の幅
すなわちゲート長と、隣接する２本のゲート電極８Ａ
（ワード線ＷＬ）のスペースとは、いずれもフォトリソ
グラフィの解像限界で決まる最小加工寸法と同程度（例
えば０. ２２μｍ）である。ゲート電極８Ａ（ワード線
ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープ
された低抵抗多結晶シリコン膜と、その上部に形成され
たＷＮ（タングステンナイトライド）膜などからなるバ
リアメタル層と、その上部に形成されたＷ（タングステ
ン）膜などの高融点金属膜とで構成されたポリメタル構
造を有している。ポリメタル構造のゲート電極８Ａ（ワ
ード線ＷＬ）は、多結晶シリコン膜やポリサイド膜で構
成されたゲート電極に比べて電気抵抗が低いので、ワー
ド線の信号遅延を低減することができる。
【００４１】ＤＲＡＭの周辺回路は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成
されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエ
ル２に形成され、主としてゲート酸化膜７、ゲート電極
８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半
導体領域１０、１０によって構成されている。また、ｐ
チャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成さ
れ、主としてゲート酸化膜７、ゲート電極８Ｃおよびソ
ース、ドレインを構成する一対のｐ+ 型半導体領域１
１、１１によって構成されている。ゲート電極８Ｂ、８
Ｃは、ゲート電極８Ａ（ワード線ＷＬ）と同じポリメタ
ル構造で構成されている。周辺回路を構成するｎチャネ
ル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ
は、メモリセルよりも緩いデザインルールで製造されて
おり、ゲート電極８Ｂ、８Ｃのゲート長は、例えば０.
３２μｍである。
ＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成
されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエ
ル２に形成され、主としてゲート酸化膜７、ゲート電極
８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半
導体領域１０、１０によって構成されている。また、ｐ
チャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成さ
れ、主としてゲート酸化膜７、ゲート電極８Ｃおよびソ
ース、ドレインを構成する一対のｐ+ 型半導体領域１
１、１１によって構成されている。ゲート電極８Ｂ、８
Ｃは、ゲート電極８Ａ（ワード線ＷＬ）と同じポリメタ
ル構造で構成されている。周辺回路を構成するｎチャネ
ル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ
は、メモリセルよりも緩いデザインルールで製造されて
おり、ゲート電極８Ｂ、８Ｃのゲート長は、例えば０.
３２μｍである。
【００４２】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
１２が形成されており、この窒化シリコン膜１２の上部
および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁と
には窒化シリコン膜１３が形成されている。また、周辺
回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃのそれぞれ
の上部には窒化シリコン膜１２が形成されており、ゲー
ト電極８Ｂ、８Ｃのそれぞれの側壁には、窒化シリコン
膜１３で構成されたサイドウォールスペーサ１３ｓが形
成されている。
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
１２が形成されており、この窒化シリコン膜１２の上部
および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁と
には窒化シリコン膜１３が形成されている。また、周辺
回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃのそれぞれ
の上部には窒化シリコン膜１２が形成されており、ゲー
ト電極８Ｂ、８Ｃのそれぞれの側壁には、窒化シリコン
膜１３で構成されたサイドウォールスペーサ１３ｓが形
成されている。
【００４３】メモリアレイの窒化シリコン膜１２と窒化
シリコン膜１３は、後述するように、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
９、９）の上部にセルフアライン（自己整合）でコンタ
クトホールを形成する際のエッチングストッパとして使
用される。また、周辺回路のサイドウォールスペーサ１
３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
インとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンをＬＤＤ(Lightly Doped Drain) 構造にするために使
用される。
シリコン膜１３は、後述するように、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
９、９）の上部にセルフアライン（自己整合）でコンタ
クトホールを形成する際のエッチングストッパとして使
用される。また、周辺回路のサイドウォールスペーサ１
３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
インとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンをＬＤＤ(Lightly Doped Drain) 構造にするために使
用される。
【００４４】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのそれぞれの上部にはＳＯＧ膜１６が形成され
ている。また、このＳＯＧ膜１６のさらに上部には２層
の酸化シリコン膜１７、１８が形成されており、上層の
酸化シリコン膜１８は、その表面が半導体基板１の全域
でほぼ同じ高さになるように平坦化されている。
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのそれぞれの上部にはＳＯＧ膜１６が形成され
ている。また、このＳＯＧ膜１６のさらに上部には２層
の酸化シリコン膜１７、１８が形成されており、上層の
酸化シリコン膜１８は、その表面が半導体基板１の全域
でほぼ同じ高さになるように平坦化されている。
【００４５】メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。
【００４６】コンタクトホール１９、２０のそれぞれの
底部のＸ方向の径は、対向する２本のゲート電極８Ａ
（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１３と
他方の側壁の窒化シリコン膜１３とのスペースによって
規定されている。すなわち、コンタクトホール１９、２
０は、ゲート電極８Ａ（ワード線ＷＬ）のスペースに対
してセルフアラインで形成されている。
底部のＸ方向の径は、対向する２本のゲート電極８Ａ
（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１３と
他方の側壁の窒化シリコン膜１３とのスペースによって
規定されている。すなわち、コンタクトホール１９、２
０は、ゲート電極８Ａ（ワード線ＷＬ）のスペースに対
してセルフアラインで形成されている。
【００４７】一対のコンタクトホール１９、２０のう
ち、一方のコンタクトホール２０のＹ方向の径は、活性
領域ＬのＹ方向の寸法とほぼ同じである。これに対し
て、もう一方のコンタクトホール１９（２個のメモリセ
ル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導
体領域９上のコンタクトホール）のＹ方向の径は、活性
領域ＬのＹ方向の寸法よりも大きい。すなわち、コンタ
クトホール１９は、Ｙ方向の径がＸ方向の（上端部の）
径よりも大きい略長方形の平面パターンで構成されてお
り、その一部は活性領域Ｌから外れて素子分離溝６上に
延在している。コンタクトホール１９をこのようなパタ
ーンで構成することにより、コンタクトホール１９を介
してビット線ＢＬとｎ型半導体領域９とを電気的に接続
する際に、ビット線ＢＬの幅を一部で太くして活性領域
Ｌの上部まで延在したり、活性領域Ｌの一部をビット線
ＢＬ方向に延在したりしなくともよいので、メモリセル
サイズを縮小することが可能となる。
ち、一方のコンタクトホール２０のＹ方向の径は、活性
領域ＬのＹ方向の寸法とほぼ同じである。これに対し
て、もう一方のコンタクトホール１９（２個のメモリセ
ル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導
体領域９上のコンタクトホール）のＹ方向の径は、活性
領域ＬのＹ方向の寸法よりも大きい。すなわち、コンタ
クトホール１９は、Ｙ方向の径がＸ方向の（上端部の）
径よりも大きい略長方形の平面パターンで構成されてお
り、その一部は活性領域Ｌから外れて素子分離溝６上に
延在している。コンタクトホール１９をこのようなパタ
ーンで構成することにより、コンタクトホール１９を介
してビット線ＢＬとｎ型半導体領域９とを電気的に接続
する際に、ビット線ＢＬの幅を一部で太くして活性領域
Ｌの上部まで延在したり、活性領域Ｌの一部をビット線
ＢＬ方向に延在したりしなくともよいので、メモリセル
サイズを縮小することが可能となる。
【００４８】酸化シリコン膜１８の上部には酸化シリコ
ン膜２８が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２８にはスルーホール２２が形成さ
れており、その内部には下層から順にＴｉ膜、ＴｉＮ
膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込
まれている。また、このプラグ３５とスルーホール２２
の下部のコンタクトホール１９に埋め込まれたプラグ２
１との界面には、プラグ３５の一部を構成するＴｉ膜と
プラグ２１を構成する多結晶シリコン膜との反応によっ
て生じたＴｉＳｉ2 （チタンシリサイド）層３７が形成
されている。スルーホール２２は、活性領域Ｌから外れ
た素子分離溝６の上方に配置されている。
ン膜２８が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２８にはスルーホール２２が形成さ
れており、その内部には下層から順にＴｉ膜、ＴｉＮ
膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込
まれている。また、このプラグ３５とスルーホール２２
の下部のコンタクトホール１９に埋め込まれたプラグ２
１との界面には、プラグ３５の一部を構成するＴｉ膜と
プラグ２１を構成する多結晶シリコン膜との反応によっ
て生じたＴｉＳｉ2 （チタンシリサイド）層３７が形成
されている。スルーホール２２は、活性領域Ｌから外れ
た素子分離溝６の上方に配置されている。
【００４９】酸化シリコン膜２８の上部にはビット線Ｂ
Ｌが形成されている。ビット線ＢＬは素子分離溝６の上
方に配置されており、同一の幅、同一のスペースでＸ方
向に沿って直線的に延在している。隣接する２本のビッ
ト線ＢＬのピッチは、メモリセルのＹ方向の寸法（＝
０. ４６μｍ）と同じである。ビット線ＢＬはＷ膜で構
成されており、酸化シリコン膜２８に形成されたスルー
ホール２２およびその下部の絶縁膜（酸化シリコン膜２
８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７）
に形成されたコンタクトホール１９を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域９）と電気的に接続されている。
Ｌが形成されている。ビット線ＢＬは素子分離溝６の上
方に配置されており、同一の幅、同一のスペースでＸ方
向に沿って直線的に延在している。隣接する２本のビッ
ト線ＢＬのピッチは、メモリセルのＹ方向の寸法（＝
０. ４６μｍ）と同じである。ビット線ＢＬはＷ膜で構
成されており、酸化シリコン膜２８に形成されたスルー
ホール２２およびその下部の絶縁膜（酸化シリコン膜２
８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７）
に形成されたコンタクトホール１９を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２
個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有さ
れたｎ型半導体領域９）と電気的に接続されている。
【００５０】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減するため
に、そのスペースを可能な限り広くしてある。ビット線
ＢＬのスペースは、例えば０. ３４μｍである。この場
合、ビット線ＢＬの幅は、フォトリソグラフィの解像限
界で決まる最小加工寸法よりも微細な０. １２μｍ（＝
０. ４６−０. ３４）となる。つまり、ビット線ＢＬの
間隔は、ワード線ＷＬの幅および間隔よりも大きく、ビ
ット線ＢＬの幅は、ワード線ＷＬの幅および間隔よりも
小さい。ビット線ＢＬを最小加工寸法よりも微細な幅で
形成する方法については後述する。
の間に形成される寄生容量をできるだけ低減するため
に、そのスペースを可能な限り広くしてある。ビット線
ＢＬのスペースは、例えば０. ３４μｍである。この場
合、ビット線ＢＬの幅は、フォトリソグラフィの解像限
界で決まる最小加工寸法よりも微細な０. １２μｍ（＝
０. ４６−０. ３４）となる。つまり、ビット線ＢＬの
間隔は、ワード線ＷＬの幅および間隔よりも大きく、ビ
ット線ＢＬの幅は、ワード線ＷＬの幅および間隔よりも
小さい。ビット線ＢＬを最小加工寸法よりも微細な幅で
形成する方法については後述する。
【００５１】ビット線ＢＬのスペースを広くして寄生容
量を低減することにより、メモリセルサイズを縮小した
場合でも、情報蓄積用容量素子Ｃに蓄積された電荷（情
報）を読み出すときの信号電圧を大きくすることができ
る。また、ビット線ＢＬのスペースを広くすることによ
り、後述するビット線ＢＬのスペース領域に形成される
スルーホール（情報蓄積用容量素子Ｃとコンタクトホー
ル２０とを接続するスルーホール）４８の開孔マージン
を十分に確保できるようになるので、メモリセルサイズ
を縮小した場合でも、ビット線ＢＬとスルーホール４８
内の導体層とのショートを確実に防止することができ
る。
量を低減することにより、メモリセルサイズを縮小した
場合でも、情報蓄積用容量素子Ｃに蓄積された電荷（情
報）を読み出すときの信号電圧を大きくすることができ
る。また、ビット線ＢＬのスペースを広くすることによ
り、後述するビット線ＢＬのスペース領域に形成される
スルーホール（情報蓄積用容量素子Ｃとコンタクトホー
ル２０とを接続するスルーホール）４８の開孔マージン
を十分に確保できるようになるので、メモリセルサイズ
を縮小した場合でも、ビット線ＢＬとスルーホール４８
内の導体層とのショートを確実に防止することができ
る。
【００５２】さらに、ビット線ＢＬを金属（Ｗ）で構成
することにより、そのシート抵抗を２Ω／□程度にまで
低減できるので、情報の読み出し、書き込みを高速で行
うことができる。また、ビット線ＢＬと後述する周辺回
路の配線２３〜２６とを同一の工程で同時に形成するこ
とができるので、ＤＲＡＭの製造工程を簡略化すること
ができる。また、ビット線ＢＬを耐熱性およびエレクト
ロマイグレーション耐性の高い金属（Ｗ）で構成するこ
とにより、ビット線ＢＬの幅をフォトリソグラフィの解
像限界以下まで微細化した場合でも、断線を確実に防止
することができる。
することにより、そのシート抵抗を２Ω／□程度にまで
低減できるので、情報の読み出し、書き込みを高速で行
うことができる。また、ビット線ＢＬと後述する周辺回
路の配線２３〜２６とを同一の工程で同時に形成するこ
とができるので、ＤＲＡＭの製造工程を簡略化すること
ができる。また、ビット線ＢＬを耐熱性およびエレクト
ロマイグレーション耐性の高い金属（Ｗ）で構成するこ
とにより、ビット線ＢＬの幅をフォトリソグラフィの解
像限界以下まで微細化した場合でも、断線を確実に防止
することができる。
【００５３】周辺回路の酸化シリコン膜２８の上部には
第１層目の配線２３〜２６が形成されている。これらの
配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で
構成されており、後述するようにビット線ＢＬを形成す
る工程で同時に形成される。配線２３〜２６は、酸化シ
リコン膜２８、１８、１７およびＳＯＧ膜１６に形成さ
れたコンタクトホール３０〜３４を通じて周辺回路のＭ
ＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネ
ル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
第１層目の配線２３〜２６が形成されている。これらの
配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で
構成されており、後述するようにビット線ＢＬを形成す
る工程で同時に形成される。配線２３〜２６は、酸化シ
リコン膜２８、１８、１７およびＳＯＧ膜１６に形成さ
れたコンタクトホール３０〜３４を通じて周辺回路のＭ
ＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネ
ル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
【００５４】周辺回路のＭＩＳＦＥＴと配線２３〜２６
とを接続するコンタクトホール３０〜３４の内部には、
下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜
からなるプラグ３５が埋め込まれている。また、これら
のコンタクトホール３０〜３４のうち、周辺回路のＭＩ
ＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０お
よびｐ+ 型半導体領域１１）の上部に形成されたコンタ
クトホール（３０〜３３）の底部には、プラグ３５の一
部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反応に
よって生じたＴｉＳｉ2 層３７が形成されており、これ
によってプラグ３５とソース、ドレイン（ｎ+ 型半導体
領域１０およびｐ+ 型半導体領域１１）とのコンタクト
抵抗が低減されている。
とを接続するコンタクトホール３０〜３４の内部には、
下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜
からなるプラグ３５が埋め込まれている。また、これら
のコンタクトホール３０〜３４のうち、周辺回路のＭＩ
ＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０お
よびｐ+ 型半導体領域１１）の上部に形成されたコンタ
クトホール（３０〜３３）の底部には、プラグ３５の一
部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反応に
よって生じたＴｉＳｉ2 層３７が形成されており、これ
によってプラグ３５とソース、ドレイン（ｎ+ 型半導体
領域１０およびｐ+ 型半導体領域１１）とのコンタクト
抵抗が低減されている。
【００５５】ビット線ＢＬと第１層目の配線２３〜２６
のそれぞれの上部には酸化シリコン膜３８が形成されて
おり、この酸化シリコン膜３８のさらに上部にはＳＯＧ
膜３９が形成されている。ＳＯＧ膜３９は、その表面が
半導体基板１の全域でほぼ同じ高さになるように平坦化
されている。
のそれぞれの上部には酸化シリコン膜３８が形成されて
おり、この酸化シリコン膜３８のさらに上部にはＳＯＧ
膜３９が形成されている。ＳＯＧ膜３９は、その表面が
半導体基板１の全域でほぼ同じ高さになるように平坦化
されている。
【００５６】メモリアレイのＳＯＧ膜３９の上部には窒
化シリコン膜４４が形成されており、この窒化シリコン
４４のさらに上部には情報蓄積用容量素子Ｃが形成され
ている。情報蓄積用容量素子Ｃは、下部電極（蓄積電
極）４５と上部電極（プレート電極）４７とそれらの間
に設けられたＴａ2 Ｏ5 （酸化タンタル）膜４６とによ
って構成されている。下部電極４５は、例えばＰ（リ
ン）がドープされた低抵抗多結晶シリコン膜からなり、
上部電極４７は、例えばＴｉＮ膜からなる。
化シリコン膜４４が形成されており、この窒化シリコン
４４のさらに上部には情報蓄積用容量素子Ｃが形成され
ている。情報蓄積用容量素子Ｃは、下部電極（蓄積電
極）４５と上部電極（プレート電極）４７とそれらの間
に設けられたＴａ2 Ｏ5 （酸化タンタル）膜４６とによ
って構成されている。下部電極４５は、例えばＰ（リ
ン）がドープされた低抵抗多結晶シリコン膜からなり、
上部電極４７は、例えばＴｉＮ膜からなる。
【００５７】情報蓄積用容量素子Ｃの下部電極４５は、
図４のＸ方向に沿って真っ直ぐに延在する細長いパター
ンで構成され、その寸法は、例えばＸ方向が０. ７７μ
ｍ、Ｙ方向が０. ３１μｍである。下部電極４５は、窒
化シリコン膜４４、ＳＯＧ膜３９およびその下層の酸化
シリコン膜３８、２８を貫通するスルーホール４８内に
埋め込まれたプラグ４９を通じてコンタクトホール２０
内のプラグ２１と電気的に接続され、さらにこのプラグ
２１を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの他方（ｎ型半導体領域９）と電気的に接
続されている。下部電極４５とコンタクトホール２０と
の間に形成されたスルーホール４８は、ビット線ＢＬま
たはその下部のプラグ３５とのショートを確実に防止す
るために、最小加工寸法よりも微細な径（例えば０. １
４μｍ）で構成されている。このスルーホール４８内に
埋め込まれたプラグ４９は、例えばＰ（リン）がドープ
された低抵抗多結晶シリコン膜で構成されている。
図４のＸ方向に沿って真っ直ぐに延在する細長いパター
ンで構成され、その寸法は、例えばＸ方向が０. ７７μ
ｍ、Ｙ方向が０. ３１μｍである。下部電極４５は、窒
化シリコン膜４４、ＳＯＧ膜３９およびその下層の酸化
シリコン膜３８、２８を貫通するスルーホール４８内に
埋め込まれたプラグ４９を通じてコンタクトホール２０
内のプラグ２１と電気的に接続され、さらにこのプラグ
２１を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの他方（ｎ型半導体領域９）と電気的に接
続されている。下部電極４５とコンタクトホール２０と
の間に形成されたスルーホール４８は、ビット線ＢＬま
たはその下部のプラグ３５とのショートを確実に防止す
るために、最小加工寸法よりも微細な径（例えば０. １
４μｍ）で構成されている。このスルーホール４８内に
埋め込まれたプラグ４９は、例えばＰ（リン）がドープ
された低抵抗多結晶シリコン膜で構成されている。
【００５８】周辺回路のＳＯＧ膜３９の上部には、情報
蓄積用容量素子Ｃの下部電極４５とほぼ同じ高さの厚い
膜厚を有する酸化シリコン膜５０が形成されている。周
辺回路の酸化シリコン膜５０をこのような厚い膜厚で形
成することによって、情報蓄積用容量素子Ｃの上部に形
成される層間絶縁膜５６の表面がメモリアレイと周辺回
路とでほぼ同じ高さになる。
蓄積用容量素子Ｃの下部電極４５とほぼ同じ高さの厚い
膜厚を有する酸化シリコン膜５０が形成されている。周
辺回路の酸化シリコン膜５０をこのような厚い膜厚で形
成することによって、情報蓄積用容量素子Ｃの上部に形
成される層間絶縁膜５６の表面がメモリアレイと周辺回
路とでほぼ同じ高さになる。
【００５９】情報蓄積用容量素子Ｃの上部には層間絶縁
膜５６が形成され、さらにその上部には第２層目の配線
５２、５３が形成されている。層間絶縁膜５６は、酸化
シリコン膜で構成されており、第２層目の配線５２、５
３は、Ａｌ（アルミニウム）を主体とする導電膜で構成
されている。周辺回路に形成された第２層目の配線５３
は、その下層の絶縁膜（層間絶縁膜５６、酸化シリコン
膜５０、ＳＯＧ膜３９、酸化シリコン膜３８）に形成さ
れたスルーホール５４を通じて第１層目の配線２６と電
気的に接続されている。このスルーホール５４の内部に
は、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ
５５が埋め込まれている。
膜５６が形成され、さらにその上部には第２層目の配線
５２、５３が形成されている。層間絶縁膜５６は、酸化
シリコン膜で構成されており、第２層目の配線５２、５
３は、Ａｌ（アルミニウム）を主体とする導電膜で構成
されている。周辺回路に形成された第２層目の配線５３
は、その下層の絶縁膜（層間絶縁膜５６、酸化シリコン
膜５０、ＳＯＧ膜３９、酸化シリコン膜３８）に形成さ
れたスルーホール５４を通じて第１層目の配線２６と電
気的に接続されている。このスルーホール５４の内部に
は、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ
５５が埋め込まれている。
【００６０】第２層目の配線５２、５３の上部には第２
の層間絶縁膜６３が形成され、さらにその上部には第３
層目の配線５７、５８、５９が形成されている。層間絶
縁膜６３は、酸化シリコン系の絶縁膜（例えば酸化シリ
コン膜とＳＯＧ膜と酸化シリコン膜とからなる３層の絶
縁膜）で構成されており、第３層目の配線５７、５８、
５９は、第２層目の配線５２、５３と同じく、Ａｌを主
体とする導電膜で構成されている。
の層間絶縁膜６３が形成され、さらにその上部には第３
層目の配線５７、５８、５９が形成されている。層間絶
縁膜６３は、酸化シリコン系の絶縁膜（例えば酸化シリ
コン膜とＳＯＧ膜と酸化シリコン膜とからなる３層の絶
縁膜）で構成されており、第３層目の配線５７、５８、
５９は、第２層目の配線５２、５３と同じく、Ａｌを主
体とする導電膜で構成されている。
【００６１】第３層目の配線５８は、その下層の層間絶
縁膜６３、５６に形成されたスルーホール６０を通じて
情報蓄積用容量素子Ｃの上部電極４７と電気的に接続さ
れており、周辺回路の第３層目の配線５９は、その下層
の層間絶縁膜６３に形成されたスルーホール６１を通じ
て第２層目の配線５３と電気的に接続されている。これ
らのスルーホール６０、６１の内部には、例えばＴｉ
膜、ＴｉＮ膜およびＷ膜からなるプラグ６２が埋め込ま
れている。
縁膜６３、５６に形成されたスルーホール６０を通じて
情報蓄積用容量素子Ｃの上部電極４７と電気的に接続さ
れており、周辺回路の第３層目の配線５９は、その下層
の層間絶縁膜６３に形成されたスルーホール６１を通じ
て第２層目の配線５３と電気的に接続されている。これ
らのスルーホール６０、６１の内部には、例えばＴｉ
膜、ＴｉＮ膜およびＷ膜からなるプラグ６２が埋め込ま
れている。
【００６２】次に、上記のように構成されたＤＲＡＭの
製造方法の一例を図６〜図６０を用いて工程順に説明す
る。
製造方法の一例を図６〜図６０を用いて工程順に説明す
る。
【００６３】まず、図６に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１の
主面の素子分離領域に素子分離溝６を形成する。素子分
離溝６は、半導体基板１の表面をエッチングして深さ３
００〜４００nm程度の溝を形成し、次いでこの溝の内部
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜５を
堆積した後、この酸化シリコン膜５を化学的機械研磨(C
hemical Mechanical Polishing; ＣＭＰ) 法でポリッシ
ュバックして形成する。酸化シリコン膜５は、その表面
が活性領域の表面とほぼ同じ高さになるように平坦化す
る。この素子分離溝６を形成することにより、図７に示
すように、メモリセルを形成する領域（メモリアレイ）
には素子分離溝６で囲まれた細長い島状のパターンを有
する活性領域Ｌが同時に形成される。また、周辺回路を
形成する領域にも素子分離溝６で囲まれた図示しない活
性領域が同時に形成される。
１０Ωcm程度の単結晶シリコンからなる半導体基板１の
主面の素子分離領域に素子分離溝６を形成する。素子分
離溝６は、半導体基板１の表面をエッチングして深さ３
００〜４００nm程度の溝を形成し、次いでこの溝の内部
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜５を
堆積した後、この酸化シリコン膜５を化学的機械研磨(C
hemical Mechanical Polishing; ＣＭＰ) 法でポリッシ
ュバックして形成する。酸化シリコン膜５は、その表面
が活性領域の表面とほぼ同じ高さになるように平坦化す
る。この素子分離溝６を形成することにより、図７に示
すように、メモリセルを形成する領域（メモリアレイ）
には素子分離溝６で囲まれた細長い島状のパターンを有
する活性領域Ｌが同時に形成される。また、周辺回路を
形成する領域にも素子分離溝６で囲まれた図示しない活
性領域が同時に形成される。
【００６４】次に、図８に示すように、メモリアレイの
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域３を形成した後、メモリア
レイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ
を形成する領域）とにｐ型不純物、例えばＢ（ホウ素）
をイオン打ち込みしてｐ型ウエル２を形成し、周辺回路
の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形成する
領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込
みしてｎ型ウエル４を形成する。
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域３を形成した後、メモリア
レイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ
を形成する領域）とにｐ型不純物、例えばＢ（ホウ素）
をイオン打ち込みしてｐ型ウエル２を形成し、周辺回路
の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形成する
領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込
みしてｎ型ウエル４を形成する。
【００６５】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2( フッ化ホウ素）を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４のそれぞれの表
面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基
板１をウェット酸化してｐ型ウエル２およびｎ型ウエル
４のそれぞれの表面に膜厚７nm程度の清浄なゲート酸化
膜７を形成する。
整するための不純物、例えばＢＦ2( フッ化ホウ素）を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４のそれぞれの表
面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基
板１をウェット酸化してｐ型ウエル２およびｎ型ウエル
４のそれぞれの表面に膜厚７nm程度の清浄なゲート酸化
膜７を形成する。
【００６６】次に、図９および図１０に示すように、ゲ
ート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）
およびゲート電極８Ｂ、８Ｃを形成する。ゲート電極８
Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例
えばＰ（リン）などのｎ型不純物をドープした膜厚７０
nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法
で堆積し、次いでその上部に膜厚５nm程度のＷＮ（タン
グステンナイトライド）膜と膜厚１００nm程度のＷ膜と
をスパッタリング法で堆積し、さらにその上部に膜厚２
００nm程度の窒化シリコン膜１２をＣＶＤ法で堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をパタ
ーニングすることにより形成する。ＷＮ膜は、高温熱処
理時にＷ膜と多結晶シリコン膜とが反応して両者の界面
に高抵抗のシリサイド層が形成されるのを防止するバリ
ア層として機能する。バリア層には、ＷＮ膜高融点金属
窒化膜、例えばＴｉＮ（チタンナイトライド）膜を使用
することもできる。高融点金属膜と多結晶シリコン膜と
を主体として構成されるポリメタル構造のゲート電極８
Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド
膜（高融点金属シリサイド膜と多結晶シリコン膜との積
層膜）で構成されたゲート電極に比べて電気抵抗が低い
ので、ワード線の信号遅延を低減することができる。メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワ
ード線ＷＬ）は、例えば波長２４８nmのＫｒＦエキシマ
レーザを光源に用いた露光技術と位相シフト技術とを用
い、幅とスペースがそれぞれ０. ２２μｍ程度となるよ
うに形成する。
ート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）
およびゲート電極８Ｂ、８Ｃを形成する。ゲート電極８
Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例
えばＰ（リン）などのｎ型不純物をドープした膜厚７０
nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法
で堆積し、次いでその上部に膜厚５nm程度のＷＮ（タン
グステンナイトライド）膜と膜厚１００nm程度のＷ膜と
をスパッタリング法で堆積し、さらにその上部に膜厚２
００nm程度の窒化シリコン膜１２をＣＶＤ法で堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をパタ
ーニングすることにより形成する。ＷＮ膜は、高温熱処
理時にＷ膜と多結晶シリコン膜とが反応して両者の界面
に高抵抗のシリサイド層が形成されるのを防止するバリ
ア層として機能する。バリア層には、ＷＮ膜高融点金属
窒化膜、例えばＴｉＮ（チタンナイトライド）膜を使用
することもできる。高融点金属膜と多結晶シリコン膜と
を主体として構成されるポリメタル構造のゲート電極８
Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド
膜（高融点金属シリサイド膜と多結晶シリコン膜との積
層膜）で構成されたゲート電極に比べて電気抵抗が低い
ので、ワード線の信号遅延を低減することができる。メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワ
ード線ＷＬ）は、例えば波長２４８nmのＫｒＦエキシマ
レーザを光源に用いた露光技術と位相シフト技術とを用
い、幅とスペースがそれぞれ０. ２２μｍ程度となるよ
うに形成する。
【００６７】次に、図１１に示すように、ｎ型ウエル４
にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みし
てゲート電極８Ｃの両側のｎ型ウエル４にｐ- 型半導体
領域１５を形成する。また、ｐ型ウエル２にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてゲート電極
８Ａの両側のｐ型ウエル２にｎ- 型半導体領域９ａを形
成し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ- 型半
導体領域１４を形成する。ここまでの工程により、メモ
リセル選択用ＭＩＳＦＥＴＱｓが略完成する。
にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みし
てゲート電極８Ｃの両側のｎ型ウエル４にｐ- 型半導体
領域１５を形成する。また、ｐ型ウエル２にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてゲート電極
８Ａの両側のｐ型ウエル２にｎ- 型半導体領域９ａを形
成し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ- 型半
導体領域１４を形成する。ここまでの工程により、メモ
リセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００６８】次に、図１２に示すように、半導体基板１
上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を
堆積した後、メモリアレイの窒化シリコン膜１３をフォ
トレジスト膜（図示せず）で覆い、周辺回路の窒化シリ
コン膜１３を異方性エッチングすることにより、周辺回
路のゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペ
ーサ１３ｓを形成する。このエッチングは、素子分離溝
６に埋め込まれた酸化シリコン膜５とゲート酸化膜７の
削れ量を最少とするために、窒化シリコン膜１３を高い
選択比でエッチングするガスを使用して行う。また、ゲ
ート電極８Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を
最少とするために、オーバーエッチング量を必要最小限
に留めるようにする。
上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を
堆積した後、メモリアレイの窒化シリコン膜１３をフォ
トレジスト膜（図示せず）で覆い、周辺回路の窒化シリ
コン膜１３を異方性エッチングすることにより、周辺回
路のゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペ
ーサ１３ｓを形成する。このエッチングは、素子分離溝
６に埋め込まれた酸化シリコン膜５とゲート酸化膜７の
削れ量を最少とするために、窒化シリコン膜１３を高い
選択比でエッチングするガスを使用して行う。また、ゲ
ート電極８Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を
最少とするために、オーバーエッチング量を必要最小限
に留めるようにする。
【００６９】次に、図１３に示すように、周辺回路のｎ
型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）を形成し、周辺回路
のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域１０（ソース、ドレイン）を形成する。こ
こまでの工程により、ＬＤＤ構造を備えたｐチャネル型
ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎ
が略完成する。
型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）を形成し、周辺回路
のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域１０（ソース、ドレイン）を形成する。こ
こまでの工程により、ＬＤＤ構造を備えたｐチャネル型
ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎ
が略完成する。
【００７０】次に、図１４に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ膜１６をスピン塗布し、
水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理
を行った後、さらに８００℃、１分程度の熱処理を行っ
てこのＳＯＧ膜１６をデンシファイ（緻密化）する。Ｓ
ＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを
使用する。
上に膜厚３００nm程度のＳＯＧ膜１６をスピン塗布し、
水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理
を行った後、さらに８００℃、１分程度の熱処理を行っ
てこのＳＯＧ膜１６をデンシファイ（緻密化）する。Ｓ
ＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを
使用する。
【００７１】ＳＯＧ膜１６は、ＢＰＳＧ膜などのグラス
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極８Ａ（ワ
ード線ＷＬ）のスペースに埋め込んでもボイドが生じる
ことがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物
の熱拡散を抑制して浅接合化を図ることができると共
に、熱処理時にゲート電極８Ａ（ワード線ＷＬ）および
ゲート電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化
するのを抑制できるので、メモリセル選択用ＭＩＳＦＥ
ＴＱｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現
することができる。
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極８Ａ（ワ
ード線ＷＬ）のスペースに埋め込んでもボイドが生じる
ことがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物
の熱拡散を抑制して浅接合化を図ることができると共
に、熱処理時にゲート電極８Ａ（ワード線ＷＬ）および
ゲート電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化
するのを抑制できるので、メモリセル選択用ＭＩＳＦＥ
ＴＱｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現
することができる。
【００７２】次に、図１５に示すように、ＳＯＧ膜１６
の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積
し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部に膜厚１００nm程
度の酸化シリコン膜１８を堆積する。上層の酸化シリコ
ン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の
酸化シリコン膜１７の表面の微細な傷を補修するために
堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積
し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部に膜厚１００nm程
度の酸化シリコン膜１８を堆積する。上層の酸化シリコ
ン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の
酸化シリコン膜１７の表面の微細な傷を補修するために
堆積する。
【００７３】次に、図１６に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、
ドレイン）９ａの上部の酸化シリコン膜１８、１７を除
去する。このエッチングは、酸化シリコン膜１７の下層
の窒化シリコン膜１３が除去されるのを防ぐために、酸
化シリコン膜１７を高い選択比でエッチングするガスを
使用して行う。
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、
ドレイン）９ａの上部の酸化シリコン膜１８、１７を除
去する。このエッチングは、酸化シリコン膜１７の下層
の窒化シリコン膜１３が除去されるのを防ぐために、酸
化シリコン膜１７を高い選択比でエッチングするガスを
使用して行う。
【００７４】続いて、図１７に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでｎ-
型半導体領域（ソース、ドレイン）９ａの上部の窒化シ
リコン膜１３を除去し、次いでその下層の薄いゲート酸
化膜７を除去することにより、ｎ- 型半導体領域（ソー
ス、ドレイン）９ａの一方の上部にコンタクトホール１
９を形成し、他方の上部にコンタクトホール２０を形成
する。コンタクトホール２０は、Ｘ方向およびＹ方向の
それぞれの径が０. ２４μｍ程度となるように形成す
る。また、もう一方のコンタクトホール１９（２個のメ
モリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ
型半導体領域９上のコンタクトホール）は、図１８およ
び図１９に示すように、Ｘ方向の径が０. ２４μｍ程
度、Ｙ方向の径が０. ４６μｍ程度となるような細長い
パターンで形成する。
レジスト膜２７をマスクにしたドライエッチングでｎ-
型半導体領域（ソース、ドレイン）９ａの上部の窒化シ
リコン膜１３を除去し、次いでその下層の薄いゲート酸
化膜７を除去することにより、ｎ- 型半導体領域（ソー
ス、ドレイン）９ａの一方の上部にコンタクトホール１
９を形成し、他方の上部にコンタクトホール２０を形成
する。コンタクトホール２０は、Ｘ方向およびＹ方向の
それぞれの径が０. ２４μｍ程度となるように形成す
る。また、もう一方のコンタクトホール１９（２個のメ
モリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ
型半導体領域９上のコンタクトホール）は、図１８およ
び図１９に示すように、Ｘ方向の径が０. ２４μｍ程
度、Ｙ方向の径が０. ４６μｍ程度となるような細長い
パターンで形成する。
【００７５】窒化シリコン膜１３のエッチングは、半導
体基板１や素子分離溝６の削れ量を最小とするために、
窒化シリコン膜１３を高い選択比でエッチングするガス
を使用して行う。また、このエッチングは、窒化シリコ
ン膜１３を異方的にエッチングするような条件で行い、
ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン
膜１３を残すようにする。これにより、底部の径（Ｘ方
向の径）がフォトリソグラフィの解像限界以下の微細な
コンタクトホール１９、２０をゲート電極８Ａ（ワード
線ＷＬ）のスペースに対して自己整合で形成することが
できる。
体基板１や素子分離溝６の削れ量を最小とするために、
窒化シリコン膜１３を高い選択比でエッチングするガス
を使用して行う。また、このエッチングは、窒化シリコ
ン膜１３を異方的にエッチングするような条件で行い、
ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン
膜１３を残すようにする。これにより、底部の径（Ｘ方
向の径）がフォトリソグラフィの解像限界以下の微細な
コンタクトホール１９、２０をゲート電極８Ａ（ワード
線ＷＬ）のスペースに対して自己整合で形成することが
できる。
【００７６】次に、フォトレジスト膜２７を除去した
後、フッ酸系のエッチング液（例えばフッ酸＋フッ化ア
ンモニウム混液）を使って、コンタクトホール１９、２
０の底部に露出した半導体基板１の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール１９、２０の側壁に露出
したＳＯＧ膜１６もエッチング液に曝されるが、８００
℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１
６は、このデンシファイ処理を行わないＳＯＧ膜に比べ
てフッ酸系のエッチング液に対する耐性が高いので、こ
のウェットエッチング処理によってコンタクトホール１
９、２０の側壁が大きくアンダーカットされることはな
い。これにより、次の工程でコンタクトホール１９、２
０の内部に埋め込まれるプラグ２１同士のショートを確
実に防止することができる。
後、フッ酸系のエッチング液（例えばフッ酸＋フッ化ア
ンモニウム混液）を使って、コンタクトホール１９、２
０の底部に露出した半導体基板１の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール１９、２０の側壁に露出
したＳＯＧ膜１６もエッチング液に曝されるが、８００
℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１
６は、このデンシファイ処理を行わないＳＯＧ膜に比べ
てフッ酸系のエッチング液に対する耐性が高いので、こ
のウェットエッチング処理によってコンタクトホール１
９、２０の側壁が大きくアンダーカットされることはな
い。これにより、次の工程でコンタクトホール１９、２
０の内部に埋め込まれるプラグ２１同士のショートを確
実に防止することができる。
【００７７】また、上記コンタクトホール１９、２０を
形成した後、このコンタクトホール１９、２０を通じて
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインよりも深い領域のｐ型ウエル２
にｎ型半導体層を形成してもよい。このｎ型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。
形成した後、このコンタクトホール１９、２０を通じて
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインよりも深い領域のｐ型ウエル２
にｎ型半導体層を形成してもよい。このｎ型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。
【００７８】次に、図２０および図２１に示すように、
コンタクトホール１９、２０の内部にプラグ２１を形成
する。プラグ２１は、酸化シリコン膜１８の上部にｎ型
不純物（例えばＡｓ（ヒ素））をドープした膜厚３００
nm程度の多結晶シリコン膜をＣＶＤ法で堆積した後、こ
の多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホ
ール１９、２０の内部に残すことにより形成する。
コンタクトホール１９、２０の内部にプラグ２１を形成
する。プラグ２１は、酸化シリコン膜１８の上部にｎ型
不純物（例えばＡｓ（ヒ素））をドープした膜厚３００
nm程度の多結晶シリコン膜をＣＶＤ法で堆積した後、こ
の多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホ
ール１９、２０の内部に残すことにより形成する。
【００７９】続いて、図２２および図２３に示すよう
に、酸化シリコン膜１８の上部に膜厚２００nm程度の酸
化シリコン膜２８をＣＶＤ法で堆積した後、窒素ガス雰
囲気中で８００℃、１分程度の熱処理を行う。この熱処
理によって、プラグ２１を構成する多結晶シリコン膜中
のｎ型不純物がコンタクトホール１９、２０の底部から
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域
９ａに拡散し、低抵抗のｎ型半導体領域（ソース、ドレ
イン）９が形成される。
に、酸化シリコン膜１８の上部に膜厚２００nm程度の酸
化シリコン膜２８をＣＶＤ法で堆積した後、窒素ガス雰
囲気中で８００℃、１分程度の熱処理を行う。この熱処
理によって、プラグ２１を構成する多結晶シリコン膜中
のｎ型不純物がコンタクトホール１９、２０の底部から
メモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域
９ａに拡散し、低抵抗のｎ型半導体領域（ソース、ドレ
イン）９が形成される。
【００８０】次に、図２４および図２５に示すように、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでコンタクトホール１９の上部の酸化シリコン
膜２８を除去することにより、直径０. ２４μｍ程度の
スルーホール２２を形成する。このスルーホール２２
は、活性領域Ｌから外れた素子分離溝６の上方に配置す
る。
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでコンタクトホール１９の上部の酸化シリコン
膜２８を除去することにより、直径０. ２４μｍ程度の
スルーホール２２を形成する。このスルーホール２２
は、活性領域Ｌから外れた素子分離溝６の上方に配置す
る。
【００８１】次に、図２６に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングで周
辺回路の酸化シリコン膜２８、１８、１７、ＳＯＧ膜１
６およびゲート酸化膜７を除去することによって、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソ
ース、ドレイン）の上部にコンタクトホール３０、３１
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域１１（ソース、ドレイン）の上部にコンタクトホ
ール３２、３３を形成する。またこのとき同時に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコ
ンタクトホール３４を形成し、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート電極８Ｂの上部に図示しないコンタクト
ホールを形成する。
ト膜（図示せず）をマスクにしたドライエッチングで周
辺回路の酸化シリコン膜２８、１８、１７、ＳＯＧ膜１
６およびゲート酸化膜７を除去することによって、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソ
ース、ドレイン）の上部にコンタクトホール３０、３１
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域１１（ソース、ドレイン）の上部にコンタクトホ
ール３２、３３を形成する。またこのとき同時に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコ
ンタクトホール３４を形成し、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート電極８Ｂの上部に図示しないコンタクト
ホールを形成する。
【００８２】上記のように、スルーホール２２を形成す
るエッチングとコンタクトホール３０〜３４を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール３０〜３４を形成する際にメモリア
レイの浅いスルーホール２２の底部に露出したプラグ２
１が深く削れる不具合を防ぐことができる。なお、スル
ーホール２２の形成とコンタクトホール３０〜３４の形
成は、上記と逆の順序で行ってもよい。
るエッチングとコンタクトホール３０〜３４を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール３０〜３４を形成する際にメモリア
レイの浅いスルーホール２２の底部に露出したプラグ２
１が深く削れる不具合を防ぐことができる。なお、スル
ーホール２２の形成とコンタクトホール３０〜３４の形
成は、上記と逆の順序で行ってもよい。
【００８３】次に、図２７に示すように、コンタクトホ
ール３０〜３４とスルーホール２２の内部を含む酸化シ
リコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆
積する。Ｔｉ膜３６は、アスペクト比が大きいコンタク
トホール３０〜３４の底部でも１０nm程度以上の膜厚を
確保できるよう、コリメーションスパッタなどの高指向
性スパッタリング法を用いて堆積する。
ール３０〜３４とスルーホール２２の内部を含む酸化シ
リコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆
積する。Ｔｉ膜３６は、アスペクト比が大きいコンタク
トホール３０〜３４の底部でも１０nm程度以上の膜厚を
確保できるよう、コリメーションスパッタなどの高指向
性スパッタリング法を用いて堆積する。
【００８４】続いて、Ｔｉ膜３６を大気に晒すことな
く、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０
℃、１分程度の熱処理を行う。この熱処理によって図２
８に示すように、コンタクトホール３０〜３３の底部の
Ｓｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイ
ン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）の表面とに膜厚１０
nm程度のＴｉＳｉ2 層３７が形成される。また、上記窒
素ガス雰囲気中での熱処理によって、コンタクトホール
３０〜３４の側壁に堆積した薄いＴｉ膜３６の表面が窒
化され、Ｓｉと反応し難い安定な膜となる。
く、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０
℃、１分程度の熱処理を行う。この熱処理によって図２
８に示すように、コンタクトホール３０〜３３の底部の
Ｓｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイ
ン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）の表面とに膜厚１０
nm程度のＴｉＳｉ2 層３７が形成される。また、上記窒
素ガス雰囲気中での熱処理によって、コンタクトホール
３０〜３４の側壁に堆積した薄いＴｉ膜３６の表面が窒
化され、Ｓｉと反応し難い安定な膜となる。
【００８５】なおこのとき、酸化シリコン膜２８の上部
のＴｉ膜３６の表面も窒化されるが、表面以外の部分は
窒化されずに未反応のまま残る。また、スルーホール２
２の底部のプラグ２１の表面には、プラグ２１を構成す
る多結晶シリコン膜とＴｉ膜３６との反応によってＴｉ
Ｓｉ2 層３７が形成される。
のＴｉ膜３６の表面も窒化されるが、表面以外の部分は
窒化されずに未反応のまま残る。また、スルーホール２
２の底部のプラグ２１の表面には、プラグ２１を構成す
る多結晶シリコン膜とＴｉ膜３６との反応によってＴｉ
Ｓｉ2 層３７が形成される。
【００８６】コンタクトホール３０〜３３の底部にＴｉ
Ｓｉ2 層３７を形成することにより、次の工程でコンタ
クトホール３０〜３３の内部に形成されるプラグ３５
と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+
型半導体領域１０、ｐ+ 型半導体領域１１）とが接触す
る部分のコンタクト抵抗を１ｋΩ以下まで低減すること
ができるので、センスアンプＳＡやワードドライバＷＤ
などの周辺回路の高速動作が可能となる。コンタクトホ
ール３０〜３３の底部のシリサイド層は、ＴｉＳｉ2 以
外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバル
トシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、
ＭｏＳｉ2 （モリブデンシリサイド）などで構成するこ
ともできる。
Ｓｉ2 層３７を形成することにより、次の工程でコンタ
クトホール３０〜３３の内部に形成されるプラグ３５
と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+
型半導体領域１０、ｐ+ 型半導体領域１１）とが接触す
る部分のコンタクト抵抗を１ｋΩ以下まで低減すること
ができるので、センスアンプＳＡやワードドライバＷＤ
などの周辺回路の高速動作が可能となる。コンタクトホ
ール３０〜３３の底部のシリサイド層は、ＴｉＳｉ2 以
外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバル
トシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、
ＭｏＳｉ2 （モリブデンシリサイド）などで構成するこ
ともできる。
【００８７】次に、図２９に示すように、Ｔｉ膜３６の
上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積
する。ＣＶＤ法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール３０〜３４の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜４０を堆積することができる。続いて、六フッ化
タングステン（ＷＦ6 ）、水素およびモノシラン（Ｓｉ
Ｈ4 ）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の
上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部をＷ膜４１で完全に埋め込む。
上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積
する。ＣＶＤ法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール３０〜３４の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜４０を堆積することができる。続いて、六フッ化
タングステン（ＷＦ6 ）、水素およびモノシラン（Ｓｉ
Ｈ4 ）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の
上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部をＷ膜４１で完全に埋め込む。
【００８８】このとき、ＴｉＳｉ2 層３７を形成した直
後に未反応のＴｉ膜３６をエッチング液で除去すると、
ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部
に形成されたコンタクトホール３４の内部や、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に形成さ
れた図示しないコンタクトホールの内部にもエッチング
液が浸入し、ポリメタル構造で構成されたゲート電極８
Ｂ、８Ｃの表面（Ｗ膜）がエッチングされてしまう。こ
れを防止するために、本実施の形態では、コンタクトホ
ール３０〜３３の底部にＴｉＳｉ2 層３７を形成した
後、酸化シリコン膜２８の上部やコンタクトホール３０
〜３４の内部に残った未反応のＴｉ膜３６を残したま
ま、その上部にＴｉＮ膜４０およびＷ膜４１を堆積す
る。
後に未反応のＴｉ膜３６をエッチング液で除去すると、
ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部
に形成されたコンタクトホール３４の内部や、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に形成さ
れた図示しないコンタクトホールの内部にもエッチング
液が浸入し、ポリメタル構造で構成されたゲート電極８
Ｂ、８Ｃの表面（Ｗ膜）がエッチングされてしまう。こ
れを防止するために、本実施の形態では、コンタクトホ
ール３０〜３３の底部にＴｉＳｉ2 層３７を形成した
後、酸化シリコン膜２８の上部やコンタクトホール３０
〜３４の内部に残った未反応のＴｉ膜３６を残したま
ま、その上部にＴｉＮ膜４０およびＷ膜４１を堆積す
る。
【００８９】次に、図３０および図３１に示すように、
ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜４
１、ＴｉＮ膜４０およびＴｉ膜３６を除去（ポリッシュ
バック）することにより、コンタクトホール３０〜３４
およびスルーホール２２のそれぞれの内部に上記Ｗ膜４
１、ＴｉＮ膜４０およびＴｉ膜３６で構成されたプラグ
３５を形成する。このプラグ３５は、酸化シリコン膜２
８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を
ドライエッチングで除去（エッチバック）することによ
って形成してもよい。なおこのとき、酸化シリコン膜２
８上のＴｉ膜３６の除去が不十分であると、次の工程で
酸化シリコン膜２８上に形成される配線（２３〜２６）
の一部が後の高温熱処理時に酸化シリコン膜２８の表面
から剥離することがあるので注意を要する。
ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜４
１、ＴｉＮ膜４０およびＴｉ膜３６を除去（ポリッシュ
バック）することにより、コンタクトホール３０〜３４
およびスルーホール２２のそれぞれの内部に上記Ｗ膜４
１、ＴｉＮ膜４０およびＴｉ膜３６で構成されたプラグ
３５を形成する。このプラグ３５は、酸化シリコン膜２
８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を
ドライエッチングで除去（エッチバック）することによ
って形成してもよい。なおこのとき、酸化シリコン膜２
８上のＴｉ膜３６の除去が不十分であると、次の工程で
酸化シリコン膜２８上に形成される配線（２３〜２６）
の一部が後の高温熱処理時に酸化シリコン膜２８の表面
から剥離することがあるので注意を要する。
【００９０】上記プラグ３５は、高融点金属であるＷ膜
４１を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴ
ｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フ
ッ化タングステンとＳｉとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でＷ膜
４１とＳｉ基板とが反応（シリサイド化反応）するのを
防止するバリア層として機能する。このバリア層には、
ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを
使用することもできる。
４１を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴ
ｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フ
ッ化タングステンとＳｉとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でＷ膜
４１とＳｉ基板とが反応（シリサイド化反応）するのを
防止するバリア層として機能する。このバリア層には、
ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを
使用することもできる。
【００９１】プラグ３５は、Ｗ膜４１を使用せずにＴｉ
Ｎ膜４０を主体として構成してもよい。すなわち、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラ
グ３５を形成してもよい。この場合は、Ｗ膜４１を主体
として構成した場合に比べてプラグ３５の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜２８の上部に堆積
するＷ膜４２をドライエッチングしてビット線ＢＬと周
辺回路の第１層目の配線２３〜２６とを形成する際にＴ
ｉＮ膜４０がエッチングストッパとなるので、配線２３
〜２６とコンタクトホール３０〜３４の合わせずれマー
ジンが格段に向上し、配線２３〜２６のレイアウトの自
由度が大幅に向上する。
Ｎ膜４０を主体として構成してもよい。すなわち、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラ
グ３５を形成してもよい。この場合は、Ｗ膜４１を主体
として構成した場合に比べてプラグ３５の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜２８の上部に堆積
するＷ膜４２をドライエッチングしてビット線ＢＬと周
辺回路の第１層目の配線２３〜２６とを形成する際にＴ
ｉＮ膜４０がエッチングストッパとなるので、配線２３
〜２６とコンタクトホール３０〜３４の合わせずれマー
ジンが格段に向上し、配線２３〜２６のレイアウトの自
由度が大幅に向上する。
【００９２】次に、酸化シリコン膜２８の上部に以下の
ような方法でビット線ＢＬおよび周辺回路の第１層目の
配線２３〜２６を形成する。
ような方法でビット線ＢＬおよび周辺回路の第１層目の
配線２３〜２６を形成する。
【００９３】まず、酸化シリコン膜２８の表面をウェッ
ト洗浄して研磨残渣を十分に除去した後、図３２および
図３３に示すように、その上部に膜厚１００nm程度のＷ
膜４２をスパッタリング法で堆積し、次いでＷ膜４２の
上部にフォトレジスト膜４３をスピン塗布する。続い
て、ＫｒＦエキシマレーザからなる露光光源と位相シフ
トマスクとを使用して、このフォトレジスト膜４３にビ
ット線パターン４３ａと配線パターン４３ｂとを転写す
る。このときフォトレジスト膜４３に転写するビット線
パターン４３ａの幅およびスペースは、それぞれ０. ２
３μｍ程度である。
ト洗浄して研磨残渣を十分に除去した後、図３２および
図３３に示すように、その上部に膜厚１００nm程度のＷ
膜４２をスパッタリング法で堆積し、次いでＷ膜４２の
上部にフォトレジスト膜４３をスピン塗布する。続い
て、ＫｒＦエキシマレーザからなる露光光源と位相シフ
トマスクとを使用して、このフォトレジスト膜４３にビ
ット線パターン４３ａと配線パターン４３ｂとを転写す
る。このときフォトレジスト膜４３に転写するビット線
パターン４３ａの幅およびスペースは、それぞれ０. ２
３μｍ程度である。
【００９４】次に、図３４および図３５に示すように、
オゾンを用いたアッシングでフォトレジスト膜４３を削
ることによって、ビット線パターン４３ａの幅を０. １
２μｍ程度まで細くする。このときのアッシング条件
は、アッシング装置の反応室内に挿入した半導体基板１
を所定の温度で加熱し、例えば１ｍ3 当り１００ｇのオ
ゾンが含まれた窒素ガスを毎分１８リットルの流速で導
入する。
オゾンを用いたアッシングでフォトレジスト膜４３を削
ることによって、ビット線パターン４３ａの幅を０. １
２μｍ程度まで細くする。このときのアッシング条件
は、アッシング装置の反応室内に挿入した半導体基板１
を所定の温度で加熱し、例えば１ｍ3 当り１００ｇのオ
ゾンが含まれた窒素ガスを毎分１８リットルの流速で導
入する。
【００９５】図３６は、基板温度とオゾンアッシング速
度との関係を示すグラフである。図の○印で示すよう
に、フォトレジスト膜がアッシング（エッチング）され
る速度は、基板温度が高くなるにつれて一次関数的に増
加し、例えば幅の片側を４０nm、両側で合計８０nm細ら
せるためには、１６２℃で１分間アッシングすればよい
ことが分かる。図３７は、基板温度を一定（１５０℃）
にしたときのオゾンアッシング（エッチング）時間とレ
ジストの寸法シフト量との関係を示すグラフである。縦
軸のマイナスは膜厚の減少を示している。図示のよう
に、フォトレジスト膜の膜厚は、アッシング時間が長く
なるにつれて一次関数的に減少し、例えばレジストパタ
ーン寸法を４０nm細らせるためには、４０秒のアッシン
グを行えばよいことが分かる。図３８は、オゾンアッシ
ング量のウエハ面内分布を示すグラフである。図示のよ
うに、１５０℃で６０秒間アッシングしたときの平均値
は２３. ７nm、ばらつきは±１３. ７nmである。
度との関係を示すグラフである。図の○印で示すよう
に、フォトレジスト膜がアッシング（エッチング）され
る速度は、基板温度が高くなるにつれて一次関数的に増
加し、例えば幅の片側を４０nm、両側で合計８０nm細ら
せるためには、１６２℃で１分間アッシングすればよい
ことが分かる。図３７は、基板温度を一定（１５０℃）
にしたときのオゾンアッシング（エッチング）時間とレ
ジストの寸法シフト量との関係を示すグラフである。縦
軸のマイナスは膜厚の減少を示している。図示のよう
に、フォトレジスト膜の膜厚は、アッシング時間が長く
なるにつれて一次関数的に減少し、例えばレジストパタ
ーン寸法を４０nm細らせるためには、４０秒のアッシン
グを行えばよいことが分かる。図３８は、オゾンアッシ
ング量のウエハ面内分布を示すグラフである。図示のよ
うに、１５０℃で６０秒間アッシングしたときの平均値
は２３. ７nm、ばらつきは±１３. ７nmである。
【００９６】図３９は、オゾンアッシング前後のレジス
トパターン寸法のばらつきを示すグラフである。アッシ
ング前のレジストパターン寸法（平均値＝１８１. ５n
m）のばらつきは、標準偏差の３倍値で±８. ７nmであ
る。１５０℃で６０秒間アッシングしたときのレジスト
パターン寸法の平均値は１３２. ３nmであり、そのばら
つきは、標準偏差の３倍値で±８. ５nmである。
トパターン寸法のばらつきを示すグラフである。アッシ
ング前のレジストパターン寸法（平均値＝１８１. ５n
m）のばらつきは、標準偏差の３倍値で±８. ７nmであ
る。１５０℃で６０秒間アッシングしたときのレジスト
パターン寸法の平均値は１３２. ３nmであり、そのばら
つきは、標準偏差の３倍値で±８. ５nmである。
【００９７】一方、図４０は、オゾンに代えて酸素プラ
ズマを用いたときのアッシング前後のレジストパターン
寸法のばらつきを示すグラフである。アッシング前のレ
ジストパターン寸法（平均値＝１７５. ２nm）のばらつ
きは、標準偏差の３倍値で±９. ０nmである。１００℃
で６０秒間アッシングしたときのレジストパターン寸法
の平均値は１０６. ０nmであり、そのばらつきは、標準
偏差の３倍値で±１９. ０nmである。
ズマを用いたときのアッシング前後のレジストパターン
寸法のばらつきを示すグラフである。アッシング前のレ
ジストパターン寸法（平均値＝１７５. ２nm）のばらつ
きは、標準偏差の３倍値で±９. ０nmである。１００℃
で６０秒間アッシングしたときのレジストパターン寸法
の平均値は１０６. ０nmであり、そのばらつきは、標準
偏差の３倍値で±１９. ０nmである。
【００９８】以上のことから、基板温度とオゾンアッシ
ング時間を制御することによって、フォトレジスト膜の
削れ量を高精度に制御できることが分かる。フォトレジ
スト膜をアッシングする際の基板温度はレジスト材料に
よって異なるが、レジストパターン形成時に行うポスト
ベーク温度以下とすることが望ましい。ポストベーク温
度よりも高い温度でのアッシングは、レジストパターン
の変形を引き起こし、形状不良となることが確認され
た。なお、オゾンを用いたアッシングでフォトレジスト
膜を細らせる際、オゾンに紫外線を照射してアッシング
を促進させるようにしてもよい。
ング時間を制御することによって、フォトレジスト膜の
削れ量を高精度に制御できることが分かる。フォトレジ
スト膜をアッシングする際の基板温度はレジスト材料に
よって異なるが、レジストパターン形成時に行うポスト
ベーク温度以下とすることが望ましい。ポストベーク温
度よりも高い温度でのアッシングは、レジストパターン
の変形を引き起こし、形状不良となることが確認され
た。なお、オゾンを用いたアッシングでフォトレジスト
膜を細らせる際、オゾンに紫外線を照射してアッシング
を促進させるようにしてもよい。
【００９９】フォトレジスト膜４３に最小加工寸法より
も微細な幅（０. １２μｍ）のビット線パターン４３ａ
を形成するには、まず幅とスペースの寸法制御性が最も
よい条件（幅≒スペース）でパターンを形成し、次に、
上記したアッシングでフォトレジスト膜４３を削ってパ
ターンの幅を細くする。これに対し、最小加工寸法より
も微細な幅（０. １２μｍ）のビット線パターン４３ａ
を１回のリソグラフィだけで形成しようとすると高い寸
法精度が得られないために、その幅がばらついてしま
う。
も微細な幅（０. １２μｍ）のビット線パターン４３ａ
を形成するには、まず幅とスペースの寸法制御性が最も
よい条件（幅≒スペース）でパターンを形成し、次に、
上記したアッシングでフォトレジスト膜４３を削ってパ
ターンの幅を細くする。これに対し、最小加工寸法より
も微細な幅（０. １２μｍ）のビット線パターン４３ａ
を１回のリソグラフィだけで形成しようとすると高い寸
法精度が得られないために、その幅がばらついてしま
う。
【０１００】なお、Ｗ膜４２は光反射率が高いので、露
光時にフォトレジスト膜４３がハレーションを引き起こ
してパターン（幅およびスペース）の寸法精度が低下す
ることがある。これを防止するためには、Ｗ膜４２の上
部に反射防止膜を薄く堆積してからフォトレジスト膜４
３を塗布すればよい。反射防止膜には有機系の材料また
は光反射率が低い金属材料（例えばＴｉＮ膜）を使用す
る。
光時にフォトレジスト膜４３がハレーションを引き起こ
してパターン（幅およびスペース）の寸法精度が低下す
ることがある。これを防止するためには、Ｗ膜４２の上
部に反射防止膜を薄く堆積してからフォトレジスト膜４
３を塗布すればよい。反射防止膜には有機系の材料また
は光反射率が低い金属材料（例えばＴｉＮ膜）を使用す
る。
【０１０１】次に、上記フォトレジスト膜４３をマスク
にしてＷ膜４２をドライエッチングすることにより、図
４１、図４２および図４３に示すように、メモリアレイ
にビット線ＢＬを形成し、周辺回路に第１層目の配線２
３〜２６を形成する。その後、オゾンを用いたアッシン
グによってフォトレジスト膜４３を除去する。
にしてＷ膜４２をドライエッチングすることにより、図
４１、図４２および図４３に示すように、メモリアレイ
にビット線ＢＬを形成し、周辺回路に第１層目の配線２
３〜２６を形成する。その後、オゾンを用いたアッシン
グによってフォトレジスト膜４３を除去する。
【０１０２】ここで、酸化シリコン膜とその上部に堆積
した各種金属膜との密着性について検討した結果を説明
する。
した各種金属膜との密着性について検討した結果を説明
する。
【０１０３】
【表１】
【０１０４】表１は、プラズマＣＶＤ法で堆積した酸化
シリコン膜の表面に６種類の金属膜（試料１〜６）を堆
積し、８００℃の窒素雰囲気中で５分間熱処理した後に
両者の界面の密着性を評価した結果をまとめたものであ
る。全ての試料においてＷ膜はスパッタリング法で堆積
し、膜厚は３００nmとした。また、試料１〜５のＴｉＮ
膜はすべて反応性スパッタリング法で堆積し、膜厚は５
０nmとした。試料２、３および４のＴｉＮx 膜は、反応
性スパッタリング法で組成比（ｘ）を変えて堆積した。
具体的には、Ａｒ（アルゴン）−窒素混合ガスの窒素分
圧を調節することによって組成比（ｘ）を変えた。試料
１のＴｉ膜はスパッタリング法で堆積し、膜厚は５０nm
とした。
シリコン膜の表面に６種類の金属膜（試料１〜６）を堆
積し、８００℃の窒素雰囲気中で５分間熱処理した後に
両者の界面の密着性を評価した結果をまとめたものであ
る。全ての試料においてＷ膜はスパッタリング法で堆積
し、膜厚は３００nmとした。また、試料１〜５のＴｉＮ
膜はすべて反応性スパッタリング法で堆積し、膜厚は５
０nmとした。試料２、３および４のＴｉＮx 膜は、反応
性スパッタリング法で組成比（ｘ）を変えて堆積した。
具体的には、Ａｒ（アルゴン）−窒素混合ガスの窒素分
圧を調節することによって組成比（ｘ）を変えた。試料
１のＴｉ膜はスパッタリング法で堆積し、膜厚は５０nm
とした。
【０１０５】表に示すように、試料１〜４は界面に剥離
が発生したが、試料５、６は全く剥離が発生しなかっ
た。このことから、Ｔｉ膜、またはＴｉが過剰な状態で
含まれたＴｉ化合物膜と酸化シリコン膜とが界面を接し
た状態で高温の熱処理を行うと、膜剥がれが発生するこ
とが判明した。そこで、酸化物を生成する際の熱化学的
生成エネルギーを見ると、ＷよりもＳｉのほうが酸化物
を形成し易く、さらにＴｉの方がＳｉよりも酸化物を形
成しやすいエネルギー変化となっている。従って、この
物質固有の性質が上記した膜剥がれの原因であると推定
される。また、界面にＴｉが存在する場合でも、Ｔｉ単
体としてではなく安定な窒素化合物（ＴｉＮ）として存
在する場合には、Ｔｉ−Ｎ結合を壊すエネルギーが必要
となることから、これが試料５で膜剥がれが発生しなか
った原因と思われる。
が発生したが、試料５、６は全く剥離が発生しなかっ
た。このことから、Ｔｉ膜、またはＴｉが過剰な状態で
含まれたＴｉ化合物膜と酸化シリコン膜とが界面を接し
た状態で高温の熱処理を行うと、膜剥がれが発生するこ
とが判明した。そこで、酸化物を生成する際の熱化学的
生成エネルギーを見ると、ＷよりもＳｉのほうが酸化物
を形成し易く、さらにＴｉの方がＳｉよりも酸化物を形
成しやすいエネルギー変化となっている。従って、この
物質固有の性質が上記した膜剥がれの原因であると推定
される。また、界面にＴｉが存在する場合でも、Ｔｉ単
体としてではなく安定な窒素化合物（ＴｉＮ）として存
在する場合には、Ｔｉ−Ｎ結合を壊すエネルギーが必要
となることから、これが試料５で膜剥がれが発生しなか
った原因と思われる。
【０１０６】前述した製造方法では、酸化シリコン膜２
８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を
一旦除去してコンタクトホール３０〜３４の内部とスル
ーホール２２の内部とにプラグ３５を形成した後、酸化
シリコン膜２８の上部に新たに堆積したＷ膜４２をパタ
ーニングしてビット線ＢＬおよび配線２３〜２６を形成
する。従って、この方法によれば、Ｗ膜４１、ＴｉＮ膜
４０およびＴｉ膜３６をパターニングしてビット線ＢＬ
および配線２３〜２６を形成する場合に比べて製造工程
は増えるが、後にビット線ＢＬの上部に情報蓄積用容量
素子Ｃを形成する際に行われる高温熱処理によってビッ
ト線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良
を確実に防止することができる。
８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を
一旦除去してコンタクトホール３０〜３４の内部とスル
ーホール２２の内部とにプラグ３５を形成した後、酸化
シリコン膜２８の上部に新たに堆積したＷ膜４２をパタ
ーニングしてビット線ＢＬおよび配線２３〜２６を形成
する。従って、この方法によれば、Ｗ膜４１、ＴｉＮ膜
４０およびＴｉ膜３６をパターニングしてビット線ＢＬ
および配線２３〜２６を形成する場合に比べて製造工程
は増えるが、後にビット線ＢＬの上部に情報蓄積用容量
素子Ｃを形成する際に行われる高温熱処理によってビッ
ト線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良
を確実に防止することができる。
【０１０７】また、アスペクト比の大きいコンタクトホ
ール３０〜３４の内部にプラグ３５を形成した後、ビッ
ト線ＢＬおよび配線２３〜２６を形成するためのＷ膜４
２を酸化シリコン膜２８の上部に堆積する前記の製造方
法によれば、Ｗ膜４２を堆積する際にコンタクトホール
３０〜３４の内部への膜の埋め込みを考慮する必要がな
いので、Ｗ膜４２を薄い膜厚で堆積することができる。
すなわち、この製造方法によれば、ビット線ＢＬの膜厚
を薄くすることができるので、隣接するビット線ＢＬと
の間に形成される寄生容量をさらに低減することができ
る。
ール３０〜３４の内部にプラグ３５を形成した後、ビッ
ト線ＢＬおよび配線２３〜２６を形成するためのＷ膜４
２を酸化シリコン膜２８の上部に堆積する前記の製造方
法によれば、Ｗ膜４２を堆積する際にコンタクトホール
３０〜３４の内部への膜の埋め込みを考慮する必要がな
いので、Ｗ膜４２を薄い膜厚で堆積することができる。
すなわち、この製造方法によれば、ビット線ＢＬの膜厚
を薄くすることができるので、隣接するビット線ＢＬと
の間に形成される寄生容量をさらに低減することができ
る。
【０１０８】さらに、酸化シリコン膜２８の表面をＣＭ
Ｐ法で研磨して平坦化し、その上部に薄い膜厚のＷ膜４
２を堆積したことにより、Ｗ膜４２をエッチングすると
きのオーバーエッチング量を少なくすることができるの
で、フォトレジスト膜４３の幅よりも広い径を有するス
ルーホール２２の内部のプラグ３５が深く削れる不具合
を防止することができる。
Ｐ法で研磨して平坦化し、その上部に薄い膜厚のＷ膜４
２を堆積したことにより、Ｗ膜４２をエッチングすると
きのオーバーエッチング量を少なくすることができるの
で、フォトレジスト膜４３の幅よりも広い径を有するス
ルーホール２２の内部のプラグ３５が深く削れる不具合
を防止することができる。
【０１０９】ビット線ＢＬおよび配線２３〜２６は、Ｃ
ＶＤ法で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を
使って形成してもよい。また、酸化シリコン系の絶縁膜
との密着性が良好な他の高融点金属（例えばＭｏ膜、Ｔ
ａ膜）やその窒化物の単層膜あるいはそれらの積層膜を
使って形成してもよい。
ＶＤ法で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を
使って形成してもよい。また、酸化シリコン系の絶縁膜
との密着性が良好な他の高融点金属（例えばＭｏ膜、Ｔ
ａ膜）やその窒化物の単層膜あるいはそれらの積層膜を
使って形成してもよい。
【０１１０】次に、図４４に示すように、ビット線ＢＬ
と第１層目の配線２３〜２６のそれぞれの上部に膜厚１
００nm程度の酸化シリコン膜３８を堆積し、続いて酸化
シリコン膜３８の上部に膜厚２５０nm程度のＳＯＧ膜３
９をスピン塗布した後、水蒸気を含む４００℃程度の酸
素雰囲気中でベーク処理を行い、さらに８００℃、１分
程度の熱処理を行ってデンシファイ（緻密化）すること
によって、ＳＯＧ膜３９の表面を平坦化する。
と第１層目の配線２３〜２６のそれぞれの上部に膜厚１
００nm程度の酸化シリコン膜３８を堆積し、続いて酸化
シリコン膜３８の上部に膜厚２５０nm程度のＳＯＧ膜３
９をスピン塗布した後、水蒸気を含む４００℃程度の酸
素雰囲気中でベーク処理を行い、さらに８００℃、１分
程度の熱処理を行ってデンシファイ（緻密化）すること
によって、ＳＯＧ膜３９の表面を平坦化する。
【０１１１】前記のように、酸化シリコン膜２８の表面
を平坦化し、その上部に薄い膜厚のＷ膜４２を堆積して
ビット線ＢＬと第１層目の配線２３〜２６とを形成した
ことにより、ＳＯＧ膜３９の下地段差を小さくすること
ができるので、ビット線ＢＬおよび配線２３〜２６のそ
れぞれの上部を２層の絶縁膜（酸化シリコン膜３８、Ｓ
ＯＧ膜３９）だけで平坦化することができる。すなわ
ち、ゲート電極８Ａ、８Ｂ、８Ｃの上部を平坦化したと
きのように、ＳＯＧ膜（１６）の上部にさらに酸化シリ
コン膜（１７）を堆積してその表面をＣＭＰ法で研磨し
なくとも十分な平坦性を確保することができるため、製
造工程を短縮することができる。
を平坦化し、その上部に薄い膜厚のＷ膜４２を堆積して
ビット線ＢＬと第１層目の配線２３〜２６とを形成した
ことにより、ＳＯＧ膜３９の下地段差を小さくすること
ができるので、ビット線ＢＬおよび配線２３〜２６のそ
れぞれの上部を２層の絶縁膜（酸化シリコン膜３８、Ｓ
ＯＧ膜３９）だけで平坦化することができる。すなわ
ち、ゲート電極８Ａ、８Ｂ、８Ｃの上部を平坦化したと
きのように、ＳＯＧ膜（１６）の上部にさらに酸化シリ
コン膜（１７）を堆積してその表面をＣＭＰ法で研磨し
なくとも十分な平坦性を確保することができるため、製
造工程を短縮することができる。
【０１１２】なお、ビット線ＢＬと第１層目の配線２３
〜２６による段差が小さい場合には、ＳＯＧ膜３９を使
用せずに酸化シリコン膜３８を厚く堆積するだけで平坦
化を図ることもできる。他方、ビット線ＢＬと配線２３
〜２６の密度差が大きく、ＳＯＧ膜３９だけでは十分な
平坦性が得られないような場合には、ＳＯＧ膜３９の表
面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９
の表面の微細な研磨傷を補修するための酸化シリコン膜
を堆積してもよい。また、ＳＯＧ膜３９をデンシファイ
する温度をあまり高くできないような場合には、その耐
湿性の低下を補うために、その上部にさらに酸化シリコ
ン膜を堆積してもよい。
〜２６による段差が小さい場合には、ＳＯＧ膜３９を使
用せずに酸化シリコン膜３８を厚く堆積するだけで平坦
化を図ることもできる。他方、ビット線ＢＬと配線２３
〜２６の密度差が大きく、ＳＯＧ膜３９だけでは十分な
平坦性が得られないような場合には、ＳＯＧ膜３９の表
面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９
の表面の微細な研磨傷を補修するための酸化シリコン膜
を堆積してもよい。また、ＳＯＧ膜３９をデンシファイ
する温度をあまり高くできないような場合には、その耐
湿性の低下を補うために、その上部にさらに酸化シリコ
ン膜を堆積してもよい。
【０１１３】次に、図４５に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
この多結晶シリコン膜７０をドライエッチングすること
により、コンタクトホール２０の上方にスルーホール７
１を形成する。このスルーホール７１は、その直径が最
小加工寸法と同程度（例えば０. ２４μｍ）となるよう
に形成する。
の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
この多結晶シリコン膜７０をドライエッチングすること
により、コンタクトホール２０の上方にスルーホール７
１を形成する。このスルーホール７１は、その直径が最
小加工寸法と同程度（例えば０. ２４μｍ）となるよう
に形成する。
【０１１４】次に、図４６に示すように、スルーホール
７１の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ７２を形成する。サイドウォールスペーサ
７２は、スルーホール７１の内部を含む多結晶シリコン
膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリ
コン膜（図示せず）をＣＶＤ法で堆積した後、この多結
晶シリコン膜を異方性エッチングしてスルーホール７１
の側壁に残すことにより形成する。このサイドウォール
スペーサ７２を形成することにより、スルーホール７１
の内径は、最小加工寸法よりも微細（例えば０. １４μ
ｍ）になる。
７１の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ７２を形成する。サイドウォールスペーサ
７２は、スルーホール７１の内部を含む多結晶シリコン
膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリ
コン膜（図示せず）をＣＶＤ法で堆積した後、この多結
晶シリコン膜を異方性エッチングしてスルーホール７１
の側壁に残すことにより形成する。このサイドウォール
スペーサ７２を形成することにより、スルーホール７１
の内径は、最小加工寸法よりも微細（例えば０. １４μ
ｍ）になる。
【０１１５】次に、多結晶シリコン膜７０とサイドウォ
ールスペーサ７２とをマスクにしてスルーホール７１の
底部の絶縁膜（ＳＯＧ膜３９、酸化シリコン膜３８、２
８）をドライエッチングすることにより、図４７および
図４８に示すように、ビット線ＢＬとこれに隣接するビ
ット線ＢＬとのスペース領域を通ってコンタクトホール
２０に達するスルーホール４８を形成する。
ールスペーサ７２とをマスクにしてスルーホール７１の
底部の絶縁膜（ＳＯＧ膜３９、酸化シリコン膜３８、２
８）をドライエッチングすることにより、図４７および
図４８に示すように、ビット線ＢＬとこれに隣接するビ
ット線ＢＬとのスペース領域を通ってコンタクトホール
２０に達するスルーホール４８を形成する。
【０１１６】スルーホール４８は、最小加工寸法よりも
微細な内径を有するスルーホール７１の側壁のサイドウ
ォールスペーサ７１をマスクにして形成されるので、そ
の内径は最小加工寸法よりも微細（例えば０. １４μ
ｍ）になる。これにより、ビット線ＢＬのスペース領域
とスルーホール４８との合わせマージンを十分に確保す
ることができるので、次の工程でスルーホール４８の内
部に埋め込まれるプラグ４９がビット線ＢＬまたはその
下部のプラグ３５とショートするのを確実に防止するこ
とができる。
微細な内径を有するスルーホール７１の側壁のサイドウ
ォールスペーサ７１をマスクにして形成されるので、そ
の内径は最小加工寸法よりも微細（例えば０. １４μ
ｍ）になる。これにより、ビット線ＢＬのスペース領域
とスルーホール４８との合わせマージンを十分に確保す
ることができるので、次の工程でスルーホール４８の内
部に埋め込まれるプラグ４９がビット線ＢＬまたはその
下部のプラグ３５とショートするのを確実に防止するこ
とができる。
【０１１７】次に、図４９に示すように、スルーホール
４８の内部を含む多結晶シリコン膜７０の上部にｎ型不
純物（例えばＰ（リン））をドープした膜厚２００nm程
度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し
た後、この多結晶シリコン膜を多結晶シリコン膜７０お
よびサイドウォールスペーサ７２と共にエッチバックす
ることにより、スルーホール４８の内部に多結晶シリコ
ン膜で構成されたプラグ４９を形成する。
４８の内部を含む多結晶シリコン膜７０の上部にｎ型不
純物（例えばＰ（リン））をドープした膜厚２００nm程
度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し
た後、この多結晶シリコン膜を多結晶シリコン膜７０お
よびサイドウォールスペーサ７２と共にエッチバックす
ることにより、スルーホール４８の内部に多結晶シリコ
ン膜で構成されたプラグ４９を形成する。
【０１１８】次に、図５０に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の窒化シリコン膜４４をＣＶ
Ｄ法で堆積した後、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングで周辺回路の窒化シリコン
膜４４を除去する。メモリアレイに残った窒化シリコン
膜４４は、後述する情報蓄積用容量素子Ｃの下部電極４
５を形成する工程で酸化シリコン膜をエッチングする際
のエッチングストッパとして使用される。
の上部に膜厚２００nm程度の窒化シリコン膜４４をＣＶ
Ｄ法で堆積した後、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングで周辺回路の窒化シリコン
膜４４を除去する。メモリアレイに残った窒化シリコン
膜４４は、後述する情報蓄積用容量素子Ｃの下部電極４
５を形成する工程で酸化シリコン膜をエッチングする際
のエッチングストッパとして使用される。
【０１１９】次に、図５１に示すように、窒化シリコン
膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積し
た後、フォトレジスト膜（図示せず）をマスクにして酸
化シリコン膜５０およびその下部の窒化シリコン膜４４
をドライエッチングすることにより、スルーホール４８
の上部に凹溝７３を形成する。情報蓄積用容量素子Ｃの
下部電極４５は、この凹溝７３の内壁に沿って形成され
るので、下部電極４５の表面積を大きくして蓄積電荷量
を増やすためには、酸化シリコン膜５０を厚い膜厚（例
えば１. ３μｍ程度）で堆積する必要がある。
膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積し
た後、フォトレジスト膜（図示せず）をマスクにして酸
化シリコン膜５０およびその下部の窒化シリコン膜４４
をドライエッチングすることにより、スルーホール４８
の上部に凹溝７３を形成する。情報蓄積用容量素子Ｃの
下部電極４５は、この凹溝７３の内壁に沿って形成され
るので、下部電極４５の表面積を大きくして蓄積電荷量
を増やすためには、酸化シリコン膜５０を厚い膜厚（例
えば１. ３μｍ程度）で堆積する必要がある。
【０１２０】次に、図５２に示すように、凹溝７３の内
部を含む酸化シリコン膜５０の上部にｎ型不純物（例え
ばＰ（リン））をドープした膜厚６０nm程度の多結晶シ
リコン膜４５ＡをＣＶＤ法で堆積する。この多結晶シリ
コン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料
として使用される。
部を含む酸化シリコン膜５０の上部にｎ型不純物（例え
ばＰ（リン））をドープした膜厚６０nm程度の多結晶シ
リコン膜４５ＡをＣＶＤ法で堆積する。この多結晶シリ
コン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料
として使用される。
【０１２１】次に、図５３に示すように、凹溝７３の内
部を含む多結晶シリコン膜４５Ａの上部に膜厚３００nm
程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程
度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝
７３の外部のＳＯＧ膜７４をエッチバックして除去す
る。
部を含む多結晶シリコン膜４５Ａの上部に膜厚３００nm
程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程
度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝
７３の外部のＳＯＧ膜７４をエッチバックして除去す
る。
【０１２２】次に、図５４に示すように、周辺回路の多
結晶シリコン膜４５Ａの上部をフォトレジスト膜７５で
覆い、メモリアレイの酸化シリコン膜５０の上部の多結
晶シリコン膜４５Ａをエッチバックして除去することに
より、凹溝７３の内壁に沿って下部電極４５が形成され
る。下部電極４５は、多結晶シリコン膜４５Ａ以外の導
電膜で構成することもできる。下部電極用の導電膜は、
次の工程で行われる容量絶縁膜の高温熱処理によって劣
化しない程度の耐熱性および耐酸化性を備えた導電材
料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属
や、ＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウ
ム）などの導電性金属酸化物で構成することが望まし
い。
結晶シリコン膜４５Ａの上部をフォトレジスト膜７５で
覆い、メモリアレイの酸化シリコン膜５０の上部の多結
晶シリコン膜４５Ａをエッチバックして除去することに
より、凹溝７３の内壁に沿って下部電極４５が形成され
る。下部電極４５は、多結晶シリコン膜４５Ａ以外の導
電膜で構成することもできる。下部電極用の導電膜は、
次の工程で行われる容量絶縁膜の高温熱処理によって劣
化しない程度の耐熱性および耐酸化性を備えた導電材
料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属
や、ＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウ
ム）などの導電性金属酸化物で構成することが望まし
い。
【０１２３】次に、図５５に示すように、凹溝７３と凹
溝７３との隙間に残った酸化シリコン膜５０、および凹
溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜（図示せず）を
マスクにしたドライエッチングで周辺回路の多結晶シリ
コン膜４５Ａを除去することによって、筒型の下部電極
４５が完成する。凹溝の隙間の酸化シリコン膜５０の底
部には窒化シリコン膜４４が形成されているので、酸化
シリコン膜５０をウェットエッチングするときに下層の
ＳＯＧ膜３９がエッチングされることはない。またこの
とき、周辺回路の表面は多結晶シリコン膜４５Ａで覆わ
れているので、その下層の厚い酸化シリコン膜５０がエ
ッチングされることはない。
溝７３との隙間に残った酸化シリコン膜５０、および凹
溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜（図示せず）を
マスクにしたドライエッチングで周辺回路の多結晶シリ
コン膜４５Ａを除去することによって、筒型の下部電極
４５が完成する。凹溝の隙間の酸化シリコン膜５０の底
部には窒化シリコン膜４４が形成されているので、酸化
シリコン膜５０をウェットエッチングするときに下層の
ＳＯＧ膜３９がエッチングされることはない。またこの
とき、周辺回路の表面は多結晶シリコン膜４５Ａで覆わ
れているので、その下層の厚い酸化シリコン膜５０がエ
ッチングされることはない。
【０１２４】さらに、周辺回路に厚い膜厚の酸化シリコ
ン膜５０を残すことにより、後の工程で情報蓄積用容量
素子Ｃの上層に形成される層間絶縁膜５６、６３の表面
がメモリアレイと周辺回路とでほぼ同じ高さになるの
で、層間絶縁膜５６の上部に配置される第２層目の配線
５２、５３、層間絶縁膜６３の上部に配置される第３層
目の配線５７〜５８、および第２層目と第３層目の配線
間を接続するスルーホール６０、６１の形成が容易にな
る。
ン膜５０を残すことにより、後の工程で情報蓄積用容量
素子Ｃの上層に形成される層間絶縁膜５６、６３の表面
がメモリアレイと周辺回路とでほぼ同じ高さになるの
で、層間絶縁膜５６の上部に配置される第２層目の配線
５２、５３、層間絶縁膜６３の上部に配置される第３層
目の配線５７〜５８、および第２層目と第３層目の配線
間を接続するスルーホール６０、６１の形成が容易にな
る。
【０１２５】次に、アンモニア雰囲気中で８００℃、３
分程度の熱処理を行って下部電極４５の表面に薄い窒化
膜（図示せず）を形成した後、図５６に示すように、下
部電極４５の上部に膜厚１４nm程度の薄いＴａ2 Ｏ5(酸
化タンタル) 膜４６を堆積する。下部電極４５の表面の
窒化膜は、下部電極４５を構成する多結晶シリコン膜
（４５Ａ）が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ｔａ2 Ｏ5 膜４６は、例えば
ペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5）をソ
ースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積
したＴａ2 Ｏ5 膜４６はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極４５の表面全体
にほぼ均一な膜厚で堆積される。
分程度の熱処理を行って下部電極４５の表面に薄い窒化
膜（図示せず）を形成した後、図５６に示すように、下
部電極４５の上部に膜厚１４nm程度の薄いＴａ2 Ｏ5(酸
化タンタル) 膜４６を堆積する。下部電極４５の表面の
窒化膜は、下部電極４５を構成する多結晶シリコン膜
（４５Ａ）が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ｔａ2 Ｏ5 膜４６は、例えば
ペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5）をソ
ースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積
したＴａ2 Ｏ5 膜４６はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極４５の表面全体
にほぼ均一な膜厚で堆積される。
【０１２６】続いて、８００℃の酸化性雰囲気中でＴａ
2 Ｏ5 膜４６を３分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
Ｔａ2 Ｏ5 膜４６が得られる。これにより、情報蓄積用
容量素子Ｃのリーク電流を低減することができるので、
リフレッシュ特性の向上したＤＲＡＭを製造することが
できる。
2 Ｏ5 膜４６を３分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
Ｔａ2 Ｏ5 膜４６が得られる。これにより、情報蓄積用
容量素子Ｃのリーク電流を低減することができるので、
リフレッシュ特性の向上したＤＲＡＭを製造することが
できる。
【０１２７】また、情報蓄積用容量素子Ｃの下部電極４
５を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が２０〜２５程度のＴａ2 Ｏ5 膜
４６で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。
５を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が２０〜２５程度のＴａ2 Ｏ5 膜
４６で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。
【０１２８】また、Ｔａ2 Ｏ5 膜４６の堆積に先だって
形成される下層のビット線ＢＬおよび第１層目の配線２
３〜２６を、酸化シリコン系の絶縁膜との密着性が良好
なＷ膜で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温
熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥
がれを引き起こす不良を確実に防止することができる。
形成される下層のビット線ＢＬおよび第１層目の配線２
３〜２６を、酸化シリコン系の絶縁膜との密着性が良好
なＷ膜で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温
熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥
がれを引き起こす不良を確実に防止することができる。
【０１２９】また、ビット線を耐熱性の高いＷ膜で構成
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線ＢＬがＴａ2 Ｏ5 膜４６の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のＭＩＳＦＥＴと第１
層目の配線２３〜２６とを接続するコンタクトホール３
０〜３５の内部のプラグ３５を耐熱性の高い導電材料
（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔ
ａ2 Ｏ5 膜４６の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線ＢＬがＴａ2 Ｏ5 膜４６の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のＭＩＳＦＥＴと第１
層目の配線２３〜２６とを接続するコンタクトホール３
０〜３５の内部のプラグ３５を耐熱性の高い導電材料
（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔ
ａ2 Ｏ5 膜４６の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。
【０１３０】情報蓄積用容量素子Ｃの容量絶縁膜は、例
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3（チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
X Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体膜で構成することもできる。これらの高
（強）誘電体膜は、それらに共通の性質として、結晶欠
陥の少ない高品質の膜を得るために成膜後に少なくとも
７５０℃程度以上の高温熱処理を行う必要があるので、
これらの高（強）誘電体膜を使用した場合でも前記と同
様の効果を得ることができる。
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3（チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
X Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体膜で構成することもできる。これらの高
（強）誘電体膜は、それらに共通の性質として、結晶欠
陥の少ない高品質の膜を得るために成膜後に少なくとも
７５０℃程度以上の高温熱処理を行う必要があるので、
これらの高（強）誘電体膜を使用した場合でも前記と同
様の効果を得ることができる。
【０１３１】次に、図５７に示すように、Ｔａ2 Ｏ5 膜
４６の上部にＣＶＤ法とスパッタリング法とを併用して
ＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングでＴｉＮ膜およびＴａ
2 Ｏ5 膜４６をパターニングすることにより、ＴｉＮ膜
からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６からなる容
量絶縁膜と、多結晶シリコン膜（４５Ａ）からなる下部
電極４５とで構成された情報蓄積用容量素子Ｃが完成す
る。また、ここまでの工程により、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容
量素子Ｃとで構成されたメモリセルが完成する。情報蓄
積用容量素子Ｃの上部電極４７は、ＴｉＮ膜以外の導電
膜、例えばＷ膜などで構成することもできる。
４６の上部にＣＶＤ法とスパッタリング法とを併用して
ＴｉＮ膜を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングでＴｉＮ膜およびＴａ
2 Ｏ5 膜４６をパターニングすることにより、ＴｉＮ膜
からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６からなる容
量絶縁膜と、多結晶シリコン膜（４５Ａ）からなる下部
電極４５とで構成された情報蓄積用容量素子Ｃが完成す
る。また、ここまでの工程により、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容
量素子Ｃとで構成されたメモリセルが完成する。情報蓄
積用容量素子Ｃの上部電極４７は、ＴｉＮ膜以外の導電
膜、例えばＷ膜などで構成することもできる。
【０１３２】次に、図５８に示すように、情報蓄積用容
量素子Ｃの上部に層間絶縁膜５６を形成した後、フォト
レジスト膜（図示せず）をマスクにして周辺回路の層間
絶縁膜５６、酸化シリコン膜５０、ＳＯＧ膜３９および
酸化シリコン膜３９をエッチングすることにより、第１
層目の配線２６の上部にスルーホール５４を形成する。
層間絶縁膜５６は、例えばＣＶＤ法で堆積した膜厚６０
０nm程度の酸化シリコン膜で構成する。
量素子Ｃの上部に層間絶縁膜５６を形成した後、フォト
レジスト膜（図示せず）をマスクにして周辺回路の層間
絶縁膜５６、酸化シリコン膜５０、ＳＯＧ膜３９および
酸化シリコン膜３９をエッチングすることにより、第１
層目の配線２６の上部にスルーホール５４を形成する。
層間絶縁膜５６は、例えばＣＶＤ法で堆積した膜厚６０
０nm程度の酸化シリコン膜で構成する。
【０１３３】次に、図５９に示すように、スルーホール
５４の内部にプラグ５５を形成した後、層間絶縁膜５６
の上部に第２層目の配線５２、５３を形成する。プラグ
５５は、例えば層間絶縁膜５６の上部にスパッタリング
法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉ
Ｎ膜とＷ膜とを堆積した後、これらの膜をエッチバック
してスルーホール５４の内部に残すことにより形成す
る。第２層目の配線５２、５３は、層間絶縁膜５６の上
部にスパッタリング法で膜厚５０nm程度のＴｉ膜、膜厚
５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程
度のＴｉ膜および膜厚５０nm程度のＴｉＮ膜を順次堆積
した後、フォトレジスト膜をマスクにしたドライエッチ
ングでこれらの膜をパターニングして形成する。
５４の内部にプラグ５５を形成した後、層間絶縁膜５６
の上部に第２層目の配線５２、５３を形成する。プラグ
５５は、例えば層間絶縁膜５６の上部にスパッタリング
法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉ
Ｎ膜とＷ膜とを堆積した後、これらの膜をエッチバック
してスルーホール５４の内部に残すことにより形成す
る。第２層目の配線５２、５３は、層間絶縁膜５６の上
部にスパッタリング法で膜厚５０nm程度のＴｉ膜、膜厚
５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程
度のＴｉ膜および膜厚５０nm程度のＴｉＮ膜を順次堆積
した後、フォトレジスト膜をマスクにしたドライエッチ
ングでこれらの膜をパターニングして形成する。
【０１３４】情報蓄積用容量素子Ｃの容量絶縁膜を形成
した後は、高温の熱処理を伴う工程がないため、層間絶
縁膜５６の上部に形成される第２層目の配線５２、５３
の材料として、高融点金属やその窒化物に比べて耐熱性
は劣るが、電気抵抗が低いＡｌを主体とした導電材料を
使用することができる。また、高温の熱処理を伴う工程
がないことにより膜剥がれの問題も生じないので、酸化
シリコンで構成された層間絶縁膜５６の上部に第２層目
の配線５２、５３を形成する際、層間絶縁膜５６と界面
を接する部分のバリアメタルにＴｉ膜を使用することが
できる。
した後は、高温の熱処理を伴う工程がないため、層間絶
縁膜５６の上部に形成される第２層目の配線５２、５３
の材料として、高融点金属やその窒化物に比べて耐熱性
は劣るが、電気抵抗が低いＡｌを主体とした導電材料を
使用することができる。また、高温の熱処理を伴う工程
がないことにより膜剥がれの問題も生じないので、酸化
シリコンで構成された層間絶縁膜５６の上部に第２層目
の配線５２、５３を形成する際、層間絶縁膜５６と界面
を接する部分のバリアメタルにＴｉ膜を使用することが
できる。
【０１３５】次に、図６０に示すように、第２層目の配
線５２、５３の上部に第２の層間絶縁膜６３を形成した
後、情報蓄積用容量素子Ｃの上部の層間絶縁膜６３、５
６をエッチングしてスルーホール６０を形成し、周辺回
路の第２層目の配線５３の上部の層間絶縁膜６３をエッ
チングしてスルーホール６１を形成する。第２の層間絶
縁膜６３は、例えばＣＶＤ法で堆積した膜厚３００nm程
度の酸化シリコン膜とその上部にスピン塗布した膜厚４
００nm程度のＳＯＧ膜と、さらにその上部にＣＶＤ法で
堆積した膜厚３００nm程度の酸化シリコン膜とで構成す
る。層間絶縁膜６３の一部を構成するＳＯＧ膜のベーク
は、Ａｌを主体とする第２層目の配線５２、５３と情報
蓄積用容量素子Ｃの容量絶縁膜とが劣化するのを防止す
るために、４００℃程度の温度で行う。
線５２、５３の上部に第２の層間絶縁膜６３を形成した
後、情報蓄積用容量素子Ｃの上部の層間絶縁膜６３、５
６をエッチングしてスルーホール６０を形成し、周辺回
路の第２層目の配線５３の上部の層間絶縁膜６３をエッ
チングしてスルーホール６１を形成する。第２の層間絶
縁膜６３は、例えばＣＶＤ法で堆積した膜厚３００nm程
度の酸化シリコン膜とその上部にスピン塗布した膜厚４
００nm程度のＳＯＧ膜と、さらにその上部にＣＶＤ法で
堆積した膜厚３００nm程度の酸化シリコン膜とで構成す
る。層間絶縁膜６３の一部を構成するＳＯＧ膜のベーク
は、Ａｌを主体とする第２層目の配線５２、５３と情報
蓄積用容量素子Ｃの容量絶縁膜とが劣化するのを防止す
るために、４００℃程度の温度で行う。
【０１３６】その後、スルーホール６０、６１の内部に
プラグ６２を形成し、続いて層間絶縁膜の上部に第３層
目の配線５７、５８、５９を形成することにより、前記
図３〜図５に示すＤＲＡＭがほぼ完成する。プラグ６２
は、例えば前記プラグ５５と同一の導電材料（Ｗ膜／Ｔ
ｉＮ膜／Ｔｉ膜）で構成し、第３層目の配線５７、５
８、５９は、例えば前記第２層目の配線５２、５３と同
一の導電材料（ＴｉＮ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜）で
構成する。なお、第３層目の配線５７、５８、５９の上
部には、耐水性が高い緻密な絶縁膜（例えばプラズマＣ
ＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜とか
らなる２層の絶縁膜）を堆積するが、その図示は省略す
る。
プラグ６２を形成し、続いて層間絶縁膜の上部に第３層
目の配線５７、５８、５９を形成することにより、前記
図３〜図５に示すＤＲＡＭがほぼ完成する。プラグ６２
は、例えば前記プラグ５５と同一の導電材料（Ｗ膜／Ｔ
ｉＮ膜／Ｔｉ膜）で構成し、第３層目の配線５７、５
８、５９は、例えば前記第２層目の配線５２、５３と同
一の導電材料（ＴｉＮ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜）で
構成する。なお、第３層目の配線５７、５８、５９の上
部には、耐水性が高い緻密な絶縁膜（例えばプラズマＣ
ＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜とか
らなる２層の絶縁膜）を堆積するが、その図示は省略す
る。
【０１３７】（実施の形態２）本実施の形態は、ＤＲＡ
Ｍの情報蓄積用容量素子の下部電極を形成するプロセス
に適用したものである。
Ｍの情報蓄積用容量素子の下部電極を形成するプロセス
に適用したものである。
【０１３８】まず、前記実施の形態１の図６〜図５０に
示したプロセスに従い、ビット線ＢＬを覆うＳＯＧ膜３
９の上部に窒化シリコン膜４４を堆積し、次いで周辺回
路の窒化シリコン膜４４をエッチングで除去する。次
に、図６１に示すように、窒化シリコン膜４４の上部に
ＣＶＤ法で酸化シリコン膜５０を堆積し、さらにその上
部にフォトレジスト膜７６をスピン塗布した後、このフ
ォトレジスト膜７６に凹溝パターン７６ａを転写する。
示したプロセスに従い、ビット線ＢＬを覆うＳＯＧ膜３
９の上部に窒化シリコン膜４４を堆積し、次いで周辺回
路の窒化シリコン膜４４をエッチングで除去する。次
に、図６１に示すように、窒化シリコン膜４４の上部に
ＣＶＤ法で酸化シリコン膜５０を堆積し、さらにその上
部にフォトレジスト膜７６をスピン塗布した後、このフ
ォトレジスト膜７６に凹溝パターン７６ａを転写する。
【０１３９】次に、図６２に示すように、前記実施の形
態１で説明したオゾンアッシングで凹溝パターン７６ａ
を４０nm削って幅を細らせた後、図６３に示すように、
この凹溝パターン７６ａをマスクにして酸化シリコン膜
５０およびその下部の窒化シリコン膜４４をドライエッ
チングすることにより、スルーホール４８の上部に凹溝
７７を形成する。この凹溝７７は、幅を片側４０nmず
つ、両側で合計８０nm細らせた凹溝パターン７６ａをマ
スクにしたエッチングで形成されるので、前記実施の形
態１で酸化シリコン膜５０に形成された凹溝７３に比べ
てその内径が８０nm大きくなる。
態１で説明したオゾンアッシングで凹溝パターン７６ａ
を４０nm削って幅を細らせた後、図６３に示すように、
この凹溝パターン７６ａをマスクにして酸化シリコン膜
５０およびその下部の窒化シリコン膜４４をドライエッ
チングすることにより、スルーホール４８の上部に凹溝
７７を形成する。この凹溝７７は、幅を片側４０nmず
つ、両側で合計８０nm細らせた凹溝パターン７６ａをマ
スクにしたエッチングで形成されるので、前記実施の形
態１で酸化シリコン膜５０に形成された凹溝７３に比べ
てその内径が８０nm大きくなる。
【０１４０】その後、図６４に示すように、前記実施の
形態１で説明したプロセスに従い、凹溝７７の内壁に沿
って堆積した多結晶シリコン膜をパターニングして情報
蓄積用容量素子Ｃの下部電極７８を形成する。
形態１で説明したプロセスに従い、凹溝７７の内壁に沿
って堆積した多結晶シリコン膜をパターニングして情報
蓄積用容量素子Ｃの下部電極７８を形成する。
【０１４１】上記した下部電極形成方法によれば、凹溝
７７の内径が前記実施の形態１の凹溝７３に比べて８０
nm大きくなるので、この凹溝７７の内壁に沿って形成さ
れる下部電極７８の表面積が前記実施の形態１の方法で
形成される下部電極４５に比べて約１. ４倍大きくな
る。これにより、前記実施の形態１では厚い膜厚（例え
ば１. ３μｍ程度）で堆積した酸化シリコン膜５０の膜
厚を０. ９μｍ程度まで薄くした場合でも、同等の蓄積
電荷量を確保することが可能となる。すなわち、凹溝７
７の深さを浅くしても同等の蓄積電荷量を確保すること
ができるので、凹溝７７を形成するための加工時間の短
縮および加工歩留まりの向上を図ることができる。
７７の内径が前記実施の形態１の凹溝７３に比べて８０
nm大きくなるので、この凹溝７７の内壁に沿って形成さ
れる下部電極７８の表面積が前記実施の形態１の方法で
形成される下部電極４５に比べて約１. ４倍大きくな
る。これにより、前記実施の形態１では厚い膜厚（例え
ば１. ３μｍ程度）で堆積した酸化シリコン膜５０の膜
厚を０. ９μｍ程度まで薄くした場合でも、同等の蓄積
電荷量を確保することが可能となる。すなわち、凹溝７
７の深さを浅くしても同等の蓄積電荷量を確保すること
ができるので、凹溝７７を形成するための加工時間の短
縮および加工歩留まりの向上を図ることができる。
【０１４２】また、酸化シリコン膜５０の膜厚が薄くな
ることによって、周辺回路領域の酸化シリコン膜５０の
上に形成される第２層目の配線とその下層の第１層目の
配線とを接続するスルーホールの形成も容易になる。さ
らにこのとき、下部電極７８の表面に微細な凹凸を形成
してその表面積を大きくすることにより、酸化シリコン
膜５０の膜厚を薄くして凹溝７７をさらに浅く形成する
ことができる。
ることによって、周辺回路領域の酸化シリコン膜５０の
上に形成される第２層目の配線とその下層の第１層目の
配線とを接続するスルーホールの形成も容易になる。さ
らにこのとき、下部電極７８の表面に微細な凹凸を形成
してその表面積を大きくすることにより、酸化シリコン
膜５０の膜厚を薄くして凹溝７７をさらに浅く形成する
ことができる。
【０１４３】なお、上記のような幅の狭い凹溝パターン
７６ａを１回のリソグラフィだけで形成しようとする
と、凹溝パターン７６ａを現像する際のウェット処理に
よって凹溝パターンが倒れることが確認されており、オ
ゾンアッシング以外の方法で幅の狭い凹溝パターン７６
ａを形成することは困難である。
７６ａを１回のリソグラフィだけで形成しようとする
と、凹溝パターン７６ａを現像する際のウェット処理に
よって凹溝パターンが倒れることが確認されており、オ
ゾンアッシング以外の方法で幅の狭い凹溝パターン７６
ａを形成することは困難である。
【０１４４】（実施の形態３）本実施の形態は、ＤＲＡ
Ｍとロジックとを混載したＬＳＩのゲート加工プロセス
に適用したものであり、図６５の左側部分は、ＤＲＡＭ
のメモリセルを形成する領域、右側部分は、ロジックＬ
ＳＩを形成する領域の半導体基板１をそれぞれ示してい
る。
Ｍとロジックとを混載したＬＳＩのゲート加工プロセス
に適用したものであり、図６５の左側部分は、ＤＲＡＭ
のメモリセルを形成する領域、右側部分は、ロジックＬ
ＳＩを形成する領域の半導体基板１をそれぞれ示してい
る。
【０１４５】まず、図６６に示すように、ｐ型ウエル２
およびｎ型ウエル４のそれぞれの表面に形成されたゲー
ト酸化膜７の上部にゲート電極材料および窒化シリコン
膜８３を堆積し、さらにその上部にフォトレジスト膜８
４をスピン塗布した後、このフォトレジスト膜８４にロ
ジックＬＳＩのゲートパターン８４ａを転写する。この
とき、ＤＲＡＭのメモリセルを形成する領域には、メモ
リセルのゲートパターンを転写しない。ゲート電極材料
は、例えばＰ（リン）などのｎ型不純物をドープした多
結晶シリコン膜８０とＷＮ膜８１とＷ膜８２との積層膜
で構成する。
およびｎ型ウエル４のそれぞれの表面に形成されたゲー
ト酸化膜７の上部にゲート電極材料および窒化シリコン
膜８３を堆積し、さらにその上部にフォトレジスト膜８
４をスピン塗布した後、このフォトレジスト膜８４にロ
ジックＬＳＩのゲートパターン８４ａを転写する。この
とき、ＤＲＡＭのメモリセルを形成する領域には、メモ
リセルのゲートパターンを転写しない。ゲート電極材料
は、例えばＰ（リン）などのｎ型不純物をドープした多
結晶シリコン膜８０とＷＮ膜８１とＷ膜８２との積層膜
で構成する。
【０１４６】次に、図６７に示すように、前記実施の形
態１で説明したオゾンアッシングでゲートパターン８４
ａを削って幅を細らせた後、図６８に示すように、この
ゲートパターン８４ａをマスクにして窒化シリコン膜８
３およびその下部のゲート電極材料をドライエッチング
することにより、ロジックＬＳＩのゲート電極８５を形
成する。このゲート電極８５は、その幅（ゲート長）が
最小加工寸法よりも微細で、かつ隣接するゲート電極８
５とのスペースが上記幅よりも大きい。
態１で説明したオゾンアッシングでゲートパターン８４
ａを削って幅を細らせた後、図６８に示すように、この
ゲートパターン８４ａをマスクにして窒化シリコン膜８
３およびその下部のゲート電極材料をドライエッチング
することにより、ロジックＬＳＩのゲート電極８５を形
成する。このゲート電極８５は、その幅（ゲート長）が
最小加工寸法よりも微細で、かつ隣接するゲート電極８
５とのスペースが上記幅よりも大きい。
【０１４７】次に、上記フォトレジスト膜８４を除去し
た後、図６９に示すように、新たにをスピン塗布したフ
ォトレジスト膜８６にＤＲＡＭのメモリセルのゲートパ
ターン８６ａを転写し、次いでこのゲートパターン８６
ａをマスクにして窒化シリコン膜８３およびその下部の
ゲート電極材料をドライエッチングすることにより、幅
（ゲート長）とスペースとがほぼ等しいＤＲＡＭのメモ
リセルのゲート電極８７（ワード線ＷＬ）を形成する。
た後、図６９に示すように、新たにをスピン塗布したフ
ォトレジスト膜８６にＤＲＡＭのメモリセルのゲートパ
ターン８６ａを転写し、次いでこのゲートパターン８６
ａをマスクにして窒化シリコン膜８３およびその下部の
ゲート電極材料をドライエッチングすることにより、幅
（ゲート長）とスペースとがほぼ等しいＤＲＡＭのメモ
リセルのゲート電極８７（ワード線ＷＬ）を形成する。
【０１４８】このように、本実施の形態によれば、オゾ
ンアッシングでゲートパターン８４ａの幅を高精度に細
らせることができるので、ロジックＬＳＩのゲート電極
８５のように、幅（ゲート長）が最小加工寸法よりも微
細で、かつ隣接するゲート電極８５とのスペースが幅よ
りも大きいゲート加工を精度よく行うことができる。
ンアッシングでゲートパターン８４ａの幅を高精度に細
らせることができるので、ロジックＬＳＩのゲート電極
８５のように、幅（ゲート長）が最小加工寸法よりも微
細で、かつ隣接するゲート電極８５とのスペースが幅よ
りも大きいゲート加工を精度よく行うことができる。
【０１４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１５０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１５１】本発明によれば、ビット線の幅をフォトリ
ソグラフィの解像限界で決まる最小加工寸法よりも微細
にすることにより、隣接するビット線との間に形成され
る寄生容量を低減することができるので、メモリセルサ
イズを縮小した場合でも、情報蓄積用容量素子に蓄積さ
れた電荷（情報）を読み出すときの信号電圧を大きくす
ることができる。
ソグラフィの解像限界で決まる最小加工寸法よりも微細
にすることにより、隣接するビット線との間に形成され
る寄生容量を低減することができるので、メモリセルサ
イズを縮小した場合でも、情報蓄積用容量素子に蓄積さ
れた電荷（情報）を読み出すときの信号電圧を大きくす
ることができる。
【０１５２】また、これにより、ビット線のスペースを
広くすることができるので、ビット線のスペース領域に
形成されるスルーホールの開孔マージンを十分に確保す
ることができ、メモリセルサイズを縮小した場合でも、
ビット線とスルーホール内のプラグとのショートを確実
に防止することができる。
広くすることができるので、ビット線のスペース領域に
形成されるスルーホールの開孔マージンを十分に確保す
ることができ、メモリセルサイズを縮小した場合でも、
ビット線とスルーホール内のプラグとのショートを確実
に防止することができる。
【図１】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。
路図である。
【図３】本発明の実施の形態１であるＤＲＡＭのメモリ
アレイと周辺回路のそれぞれの一部を示す半導体基板の
要部断面図である。
アレイと周辺回路のそれぞれの一部を示す半導体基板の
要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭのメモリ
アレイの一部を示す半導体基板の概略平面図である。
アレイの一部を示す半導体基板の概略平面図である。
【図５】本発明の実施の形態１であるＤＲＡＭのメモリ
アレイの一部を示す半導体基板の要部断面図である。
アレイの一部を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】基板温度とアッシング速度との関係を示すグ
ラフである。
ラフである。
【図３７】基板温度を一定にしたときのアッシング時間
とレジスト寸法のシフト量との関係を示すグラフであ
る。
とレジスト寸法のシフト量との関係を示すグラフであ
る。
【図３８】アッシング量のウエハ面内分布を示すグラフ
である。
である。
【図３９】オゾンアッシング前後のレジストパターン寸
法のばらつきを示すグラフである。
法のばらつきを示すグラフである。
【図４０】酸素アプラズマッシング前後のレジストパタ
ーン寸法のばらつきを示すグラフである。
ーン寸法のばらつきを示すグラフである。
【図４１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図４３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図４９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６５】本発明の実施の形態３であるＤＲＡＭ−ロジ
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
【図６６】本発明の実施の形態３であるＤＲＡＭ−ロジ
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
【図６７】本発明の実施の形態３であるＤＲＡＭ−ロジ
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
【図６８】本発明の実施の形態３であるＤＲＡＭ−ロジ
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
【図６９】本発明の実施の形態３であるＤＲＡＭ−ロジ
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
ック混載ＬＳＩの製造方法を示す半導体基板の要部断面
図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８Ａ〜８Ｃ ゲート電極 ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域（ソース、ドレイン） １０ ｎ+ 型半導体領域（ソース、ドレイン） １１ ｐ+ 型半導体領域（ソース、ドレイン） １２ 窒化シリコン膜 １３ 窒化シリコン膜 １３ｓ サイドウォールスペーサ １４ ｎ- 型半導体領域 １５ ｐ- 型半導体領域 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２３〜２６ 配線 ２７ フォトレジスト膜 ２８ 酸化シリコン膜 ３０〜３４ コンタクトホール ３５ プラグ ３６ Ｔｉ膜 ３７ ＴｉＳｉ2 層 ３８ 酸化シリコン膜 ３９ ＳＯＧ膜 ４０ ＴｉＮ膜 ４１ Ｗ膜 ４２ Ｗ膜 ４３ フォトレジスト膜 ４３ａ ビット線パターン ４３ｂ 配線パターン ４４ 窒化シリコン膜 ４５ 下部電極 ４５Ａ 多結晶シリコン膜 ４６ Ｔａ2 Ｏ5 膜 ４７ 上部電極 ４８ スルーホール ４９ プラグ ５０ 酸化シリコン膜 ５１ 酸化シリコン膜 ５２、５３ 配線 ５４ スルーホール ５５ プラグ ５６ 層間絶縁膜 ５７、５８、５９ 配線 ６０ スルーホール ６１ スルーホール ６２ プラグ ６３ 第２層間絶縁膜 ７０ 多結晶シリコン膜 ７１ スルーホール ７２ サイドウォールスペーサ ７３ 凹溝 ７４ ＳＯＧ膜 ７５ フォトレジスト膜 ７６ フォトレジスト膜 ７６ａ 凹溝パターン ７７ 凹溝 ７８ 下部電極 ８０ 多結晶シリコン膜 ８１ ＷＮ膜 ８２ Ｗ膜 ８３ 窒化シリコン膜 ８４ フォトレジスト膜 ８４ａ ゲートパターン ８５ ゲート電極 ８６ フォトレジスト膜 ８６ａ ゲートパターン ８７ ゲート電極 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ ＭＣ メモリセル Ｑｎ ｎチャネル型ＭＩＳＦＥＴＱｎ Ｑｐ ｐチャネル型ＭＩＳＦＥＴＱｐ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
フロントページの続き (72)発明者 川北 惠三 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山田 悟 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 福田 琢也 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 徳永 尚文 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 浅野 勇 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 吉田 誠 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田丸 剛 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 五嶋 秀和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 熊内 隆宏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 梅澤 唯史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 三ッ谷 晴仁 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (15)
- 【請求項１】 半導体基板の主面上の第１領域に、ワー
ド線と一体に構成されたゲート電極を備えたメモリセル
選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用
ＭＩＳＦＥＴを覆う第１絶縁膜の上部に、前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気
的に接続されたビット線が形成され、前記ビット線の上
部に形成された第２絶縁膜の上部に、前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に
接続された情報蓄積用容量素子が形成されたメモリセル
を有する半導体集積回路装置であって、前記ビット線の
幅は、フォトリソグラフィの解像限界で決まる最小寸法
未満の寸法で構成されていることを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、互いに隣接するビット線のスペース領域に形成さ
れ、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレ
インの他方と前記情報蓄積用容量素子とを電気的に接続
するスルーホールの径は、フォトリソグラフィの解像限
界で決まる最小寸法未満の寸法で構成されていることを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記ビット線の幅は、前記ワード線と一体に構成
されたゲート電極のピッチの約４分の１であることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記ビット線を構成する導電膜は、高融点金属の
単層膜または高融点金属とその窒化物との積層膜である
ことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置であ
って、前記ビット線を構成する導電膜は、タングステン
の単層膜であることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置であ
って、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
を構成する導電膜は、少なくともその一部が金属膜で構
成されていることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置であ
って、前記情報蓄積用容量素子の容量絶縁膜は、少なく
ともその一部に高誘電体膜を含んでいることを特徴とす
る半導体集積回路装置。 - 【請求項８】 請求項７記載の半導体集積回路装置であ
って、前記高誘電体膜は、ＣＶＤ法で堆積した酸化タン
タル膜であることを特徴とする半導体集積回路装置。 - 【請求項９】 半導体基板の主面上の第１領域に、ワー
ド線と一体に構成されたゲート電極を備えたメモリセル
選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用
ＭＩＳＦＥＴを覆う第１絶縁膜の上部に、前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気
的に接続されたビット線が形成され、前記ビット線の上
部に形成された第２絶縁膜の上部に、前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に
接続された情報蓄積用容量素子が形成されたメモリセル
を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上にメモリセルを構成するメモ
リセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセ
ル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を堆積する工
程、（ｂ）前記第１絶縁膜の上部に第１導電膜を堆積し
た後、前記第１導電膜の上部に第１の幅、第１の間隔で
配置されたビット線のパターンを有する第１のフォトレ
ジスト膜を形成する工程、（ｃ）前記第１のフォトレジ
スト膜をアッシングすることによって、前記第１の幅よ
りも小さい第２の幅、前記第１の間隔よりも大きい第２
の間隔で配置されたビット線パターンを有する第２のフ
ォトレジスト膜を形成する工程、（ｄ）前記第２のフォ
トレジスト膜をマスクにして前記第１導電膜をエッチン
グする工程、を含むことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項１０】 請求項９記載の半導体集積回路装置の
製造方法であって、オゾンを含むガスを使って前記第１
のフォトレジスト膜をアッシングすることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１１】 請求項９記載の半導体集積回路装置の
製造方法であって、前記（ｄ）工程の後、（ｅ）前記ビ
ット線の上部に第２絶縁膜を堆積し、次いで前記第２絶
縁膜の上部に、エッチング選択比が前記第２絶縁膜と異
なる第１エッチングストッパ膜を形成する工程、（ｆ）
前記第１エッチングストッパ膜をマスクにして、互いに
隣接するビット線のスペース領域の上方の前記第２絶縁
膜をエッチングすることによって、その底部が前記ビッ
ト線よりも上方に位置する第１スルーホールを形成する
工程、（ｇ）前記第１スルーホールの内部を含む前記第
２絶縁膜の上部に第２エッチングストッパ膜を形成した
後、前記第２エッチングストッパ膜をエッチングするこ
とによって、前記第１スルーホールの側壁にサイドウォ
ールスペーサを形成する工程、（ｈ）前記第１エッチン
グストッパ膜および前記サイドウォールスペーサをマス
クにして、前記第１スルーホールの底部の前記第２絶縁
膜をエッチングすることによって、前記互いに隣接する
ビット線のスペース領域に、フォトリソグラフィの解像
限界で決まる最小寸法以下の径を有する第２スルーホー
ルを形成する工程、（ｉ）前記第２スルーホールの上部
に情報蓄積用容量素子を形成する工程、をさらに含むこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項９記載の半導体集積回路装置の
製造方法であって、前記第１導電膜をエッチングして前
記ビット線を形成する際、前記半導体基板の主面上の第
２領域の前記第１導電膜をエッチングすることによっ
て、周辺回路の第１層目の配線を同時に形成することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 請求項１０記載の半導体集積回路装置
の製造方法であって、前記第１導電膜をエッチングした
後、オゾンを含むガスを使ったアッシングで前記第２の
フォトレジスト膜を除去することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項１４】 半導体基板の主面上にワード線と一体
に構成されたゲート電極を備えたメモリセル選択用ＭＩ
ＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥ
Ｔを覆う第１絶縁膜の上部に、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方と電気的に接続さ
れた情報蓄積用容量素子が形成されたメモリセルを有す
る半導体集積回路装置の製造方法であって、（ａ）半導
体基板の主面上にメモリセルを構成するメモリセル選択
用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に第１絶縁膜を堆積する工程、（ｂ）
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
の一方の上部に開孔パターンを有するフォトレジスト膜
を前記第１絶縁膜の上部に形成した後、オゾンを含むガ
スを使ったアッシングで前フォトレジスト膜をエッチン
グすることによって、前記開孔パターンの内径を広くす
る工程、（ｃ）前記フォトレジスト膜をマスクにして前
記第１絶縁膜をエッチングすることによって、前記第１
絶縁膜に前記開孔パターンに対応する凹溝を形成する工
程、（ｄ）前記凹溝の内壁に沿って形成した第１導電膜
をパターニングすることによって、前記情報蓄積用容量
素子の下部電極を形成する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１５】 以下の工程を含むことを特徴とする半
導体集積回路装置の製造方法；（ａ）半導体基板の主面
上に第１導電膜を堆積した後、前記第１導電膜の上部に
第１のフォトレジスト膜を形成する工程、（ｂ）前記第
１のフォトレジスト膜を露光、現像することにより、前
記半導体基板の主面上の第１領域の前記第１のフォトレ
ジスト膜に第１ゲート電極パターンを形成する工程、
（ｃ）オゾンを含むガスを使ったアッシングで前記第１
のフォトレジスト膜をエッチングすることによって、前
記第１ゲート電極パターンの幅を細くする工程、（ｄ）
前記第１のフォトレジスト膜をマスクにして前記第１導
電膜をエッチングすることによって、前記第１領域にそ
の幅が最小加工寸法よりも微細で、かつ隣接する第１ゲ
ート電極とのスペースが前記幅よりも大きい第１ゲート
電極を形成する工程、（ｅ）前記第１のフォトレジスト
膜を除去した後、前記半導体基板の主面上の第２領域に
第２ゲート電極パターンを有する第２のフォトレジスト
膜を形成する工程、（ｆ）前記第２のフォトレジスト膜
をマスクにして前記第１導電膜をエッチングすることに
よって、前記第２領域にその幅とスペースとがほぼ等し
い第２ゲート電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153822A JPH11297951A (ja) | 1998-02-13 | 1998-05-18 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-31702 | 1998-02-13 | ||
| JP3170298 | 1998-02-13 | ||
| JP10153822A JPH11297951A (ja) | 1998-02-13 | 1998-05-18 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297951A true JPH11297951A (ja) | 1999-10-29 |
Family
ID=26370211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153822A Pending JPH11297951A (ja) | 1998-02-13 | 1998-05-18 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297951A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340743A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002023390A (ja) * | 2000-06-28 | 2002-01-23 | Hynix Semiconductor Inc | 半導体素子の感光膜パターンの形成方法 |
| JP2004512682A (ja) * | 2000-10-17 | 2004-04-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | トランジスタゲートのためのハードマスクの制御トリミング |
| JP2012174790A (ja) * | 2011-02-18 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1998
- 1998-05-18 JP JP10153822A patent/JPH11297951A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340743A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002023390A (ja) * | 2000-06-28 | 2002-01-23 | Hynix Semiconductor Inc | 半導体素子の感光膜パターンの形成方法 |
| JP2004512682A (ja) * | 2000-10-17 | 2004-04-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | トランジスタゲートのためのハードマスクの制御トリミング |
| JP2012174790A (ja) * | 2011-02-18 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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