JP2006013431A - 半導体装置の配線構造体及びその形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000000034 method Methods 0.000 title claims abstract description 86
- 229910052751 metal Inorganic materials 0.000 claims abstract description 170
- 239000002184 metal Substances 0.000 claims abstract description 170
- 239000011229 interlayer Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 107
- 239000010410 layer Substances 0.000 claims description 93
- 230000002265 prevention Effects 0.000 claims description 46
- 230000002093 peripheral effect Effects 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 34
- 229910052721 tungsten Inorganic materials 0.000 claims description 34
- 239000010937 tungsten Substances 0.000 claims description 34
- 239000012560 cell impurity Substances 0.000 claims description 22
- 239000010949 copper Substances 0.000 claims description 22
- 239000010936 titanium Substances 0.000 claims description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 20
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 17
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 17
- 229910052802 copper Inorganic materials 0.000 claims description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 16
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 16
- 229910052719 titanium Inorganic materials 0.000 claims description 16
- 229910052715 tantalum Inorganic materials 0.000 claims description 14
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 14
- -1 tungsten nitride Chemical class 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 34
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第1コンタクト構造体181および第2コンタクト構造体182、前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線220を具備する。この際、前記第1コンタクト構造体は順次に積層された第1プラグおよび第2プラグ200を含み、前記第2コンタクト構造体は前記第2プラグを含む。
【選択図】 図6B
Description
Claims (34)
- 半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通する第1コンタクト構造体と、
前記層間絶縁膜を貫通する第2コンタクト構造体と、
前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。 - 前記層間絶縁膜と前記半導体基板との間に配置されたゲートパターンをさらに含み、
前記ゲートパターンは、前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。 - 前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項1に記載の半導体装置の配線構造体。 - 前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含み、
前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、
前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、
前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置され、
前記セル不純物領域の一部は前記第1コンタクト構造体によって前記金属配線に連結され、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンは前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。 - 前記低電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。 - 前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記低電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。 - 前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
- 前記低電圧不純物領域及び前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
- 前記セルゲートパターンは順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備し、
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項4に記載の半導体装置の配線構造体。 - セルアレイ領域、低電圧領域及び高電圧領域を含む半導体基板と、
前記セルアレイ領域に配置され、セル不純物領域とセルゲートパターンとを具備するセルトランジスタと、
前記低電圧領域に配置され、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタと、
前記高電圧領域に配置され、高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタと、
前記半導体基板上に配置された金属配線と、
前記セル不純物領域と前記金属配線とを連結する第1コンタクト構造体と、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する第2コンタクト構造体とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。 - 前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項10に記載の半導体装置の配線構造体。 - 前記低電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項10に記載の半導体装置の配線構造体。 - 前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項10に記載の半導体装置の配線構造体。
- 半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通する第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を貫通する第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。 - 前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに含み、
前記第1コンタクトホールを形成する段階は前記セル不純物領域の一部の所定領域を露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させる段階を含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記第2コンタクトホールを形成する段階は前記すべての周辺不純物領域の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記第2コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記第1プラグを形成する段階は、
前記層間絶縁膜上に前記第1コンタクトホールを満たす第1導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第1導電膜をエッチングする段階と、
前記層間絶縁膜の上部面より低くなるように、前記エッチングされた第1導電膜を凹ませる段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記第2プラグを形成する段階は、
前記層間絶縁膜上に前記第1プラグが配置された前記第1コンタクトホール及び前記第2コンタクトホールを満たす第2導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第2導電膜をエッチングする段階とを含み、
前記第2導電膜は順次に積層された第1防止金属膜と第1金属膜からなることを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成して、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記金属配線を形成する段階は、
前記層間絶縁膜上に第3導電膜を形成する段階と、
前記金属配線が前記第1及び第2コンタクトホールの上部を横切るように前記第3導電膜をパターニングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記金属配線を形成する段階は、
前記層間絶縁膜上に鋳型膜を形成する段階と、
前記鋳型膜をパターニングして前記第2プラグの上部面を露出させる配線溝を形成する段階と、
前記鋳型膜上に前記配線溝を満たす第3導電膜を形成する段階と、
前記鋳型膜の上部面が露出されるまで前記第3導電膜をエッチングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記セルトランジスタ及び周辺トランジスタを形成する段階は、前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記セルトランジスタを形成する段階は順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備する前記セルゲートパターンを形成する段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
- 前記第1コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
- 前記第2コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
- 前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項24に記載の半導体装置の配線構造体。
- 半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階と、
前記トランジスタが形成された結果物上に、層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記セル不純物領域の一部を露出させる第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を再びパターニングして前記セル、低電圧及び高電圧ゲートパターンの所定領域を露出させる第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。 - 前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成し、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。 - 前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項30に記載の半導体装置の配線構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2004-048119 | 2004-06-25 | ||
KR1020040048119A KR100626378B1 (ko) | 2004-06-25 | 2004-06-25 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006013431A true JP2006013431A (ja) | 2006-01-12 |
JP5037794B2 JP5037794B2 (ja) | 2012-10-03 |
Family
ID=35239967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005071421A Active JP5037794B2 (ja) | 2004-06-25 | 2005-03-14 | 半導体装置の配線構造体及びその形成方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7871921B2 (ja) |
JP (1) | JP5037794B2 (ja) |
KR (1) | KR100626378B1 (ja) |
CN (1) | CN100521185C (ja) |
DE (1) | DE102005027234B4 (ja) |
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- 2004-12-22 US US11/022,240 patent/US7871921B2/en active Active
-
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- 2005-03-14 JP JP2005071421A patent/JP5037794B2/ja active Active
- 2005-06-13 DE DE102005027234A patent/DE102005027234B4/de active Active
- 2005-06-23 CN CNB2005100788415A patent/CN100521185C/zh active Active
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DE102005027234A1 (de) | 2006-01-19 |
US20110101439A1 (en) | 2011-05-05 |
KR20050123454A (ko) | 2005-12-29 |
CN1722427A (zh) | 2006-01-18 |
JP5037794B2 (ja) | 2012-10-03 |
US7871921B2 (en) | 2011-01-18 |
DE102005027234B4 (de) | 2009-11-26 |
CN100521185C (zh) | 2009-07-29 |
US20050250307A1 (en) | 2005-11-10 |
KR100626378B1 (ko) | 2006-09-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071017 |
|
A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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