KR101406225B1 - 반도체 소자의 제조방법 - Google Patents

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김용일
마코토 요시다
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Abstract

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고 상기 게이트 라인들을 절연하는 층간 절연막을 형성하는 것을 포함한다. 상기 층간 절연막을 관통하여 상기 게이트 라인들 사이에서 상기 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. 상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 상기 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 한다.

Description

반도체 소자의 제조방법{Method of fabricating a semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 콘택 플러그(contact plug)를 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터들 또는 커패시터들과 같은 개별 소자들을 서로 전기적으로 연결시키기 위한 배선들을 포함한다. 배선들은 층간 절연막을 관통하는 콘택 플러그를 통하여 개별소자들과 접촉한다. 이에 따라, 콘택 플러그의 형성은 반도체 소자에 있어서 필수적으로 요구된다.
반도체 소자의 집적도가 증가함에 따라 개별 소자들 사이의 간격은 감소하게 된다. 이에 따라. 개별 소자들을 배선들과 연결시키는 콘택 플러그들 사이의 간격도 감소하게 된다. 이에 기인하여 콘택 플러그가 인접한 도전성 패턴들과 접촉되어 전기적 쇼트 현상을 일으키는 문제점이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 콘택 플러그와 그와 인접한 도전성 패턴들과의 전기적 쇼트 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 측면에 따른 반도체 소자의 제조방법은 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고 상기 게이트 라인들을 절연하는 층간 절연막을 형성하는 것을 포함한다. 상기 층간 절연막을 관통하여 상기 게이트 라인들 사이에서 상기 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. 상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 상기 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 한다.
본 발명의 다른 측면에 의한 반도체 소자의 제조방법은 반도체 기판에 소자 분리막을 형성하여 활성 영역을 한정하고 메모리 셀 영역에 활성 영역을 가로지르는 복수개의 게이트 라인들을 형성한다. 게이트 라인들이 형성된 반도체 기판의 전면에 상기 게이트 라인들을 절연하는 층간 절연막을 형성한다. 층간 절연막을 관통하여 상기 게이트 라인들의 양측면들과 인접하여 형성되고 상기 게이트 라인들 사이의 상기 활성 영역과 각각 접속하는 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 제1 콘택 플러그 및 층간 절연막 상에 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성함과 아울러 제2 콘택 플러그를 식각하여 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성하여 랜딩 패드와 리세스 콘택 플러그간의 전기적 쇼트를 줄인다.
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본 발명의 반도체 소자는 콘택 플러그와 스토리지 노드(또는 스토리지 노드 콘택 플러그)간의 접촉 면적을 증가시키기 위해 스토리지 노드용 제1 콘택 플러그 상에 랜딩 패드를 포함한다. 그리고, 본 발명은 전기적 쇼트 현상을 줄이기 위해 단순하게 랜딩 패드가 형성되지 않는 비트 라인용 제2 콘택 플러그를 리세스시켜 리세스 콘택 플러그를 형성한다.
이에 따라, 본 발명은 리세스 부분으로 인해 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리가 길게 되어 고집적화된 반도체 소자에서 랜딩 패드와 리세스 콘택 플러그간의 전기적 쇼트를 크게 줄일 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명은 반도체 소자의 일 예로써 입력과 출력이 자유롭고 고용량을 가질 수 있는 디램(DRAM) 소자를 예로 들어 설명하나, 이에 한정되는 것은 아니다. 디램 소자의 각 메모리 셀에는 하나의 액세스 트랜지스터와 하나의 커패시터가 구비된다. 액세스 트랜지스터는 반도체 기판 상에 형성된 게이트 라인, 소오스/드레인을 포함하고, 커패시터는 스토리지 노드(스토리지 전극), 유전막 및 플레이트 전극으로 구성된다. 소오스/드레인에는 각각 반도체 기판 상의 층간 절연막을 관통하는 제1 및 제2 콘택 플러그를 통하여 각각 스토리지 노드나 비트 라인에 연결된다.
본 발명은 콘택 플러그와 스토리지 노드(또는 스토리지 노드 콘택 플러그)간의 접촉 면적을 증가시키기 위해 스토리지 노드용 제1 콘택 플러그 상에 랜딩 패드를 위치시킨다. 그런데, 반도체 소자가 고집적화되면서 스토리지 노드용 제1 콘택 플러그와 비트 라인용 제2 콘택 플러그 사이의 이격 거리가 가까워져 스토리지 노드용 콘택 플러그 상에 형성된 랜딩 패드와 비트라인용 제2 콘택 플러그간에 전기적 쇼트 현상이 발생할 수 있다. 본 발명은 이러한 전기적 쇼트 현상을 줄이기 위해 단순하게 랜딩 패드가 형성되지 않는 비트 라인용 제2 콘택 플러그를 리세스시켜 리세스 콘택 플러그를 형성한다.
여하튼, 본 발명은 반도체 기판 상에 형성된 콘택 플러그들중 일부에 형성된 랜딩 패드와 콘택 플러그간의 전기적 쇼트 현상을 해결하기 위하여, 콘택 플러그를 리세스시키는 것을 포함한다. 특히, 본 발명의 리세스 콘택 플러그는 랜딩 패드와 동일한 공정에서 동시에 형성하여 제조 공정을 추가하기 않고 단순하게 랜딩 패드와 콘택 플러그간의 쇼트 현상을 줄일 수 있다.
도 1은 본 발명에 의한 반도체 소자의 단면을 개략적으로 도시한 도면이다.
구체적으로, 본 발명의 반도체 소자는 반도체 기판(101), 예컨대 실리콘 기판에 소자 분리막(102) 및 활성 영역(103)이 형성되어 있다. 활성 영역(102) 상에는 게이트 절연막(106) 및 게이트 라인(108, 워드 라인)이 형성되어 있다. 게이트 라인(108)은 게이트 절연막(106) 상에 형성된 게이트 전극(미도시) 및 게이트 전극을 덮는 캡핑막(미도시)을 포함한다.
게이트 라인들(108)이 형성된 반도체 기판(101)의 전면에 게이트 라인들(108)을 절연하는 제1 층간 절연막(110)이 형성되어 있다. 제1 층간 절연막(110)을 관통하여 게이트 라인들(108) 사이의 활성 영역(103)과 각각 접속하는 제1 콘택 플러그(114) 및 리세스 콘택 플러그(126)가 형성되어 있다. 리세스 콘택 플러 그(126)는 제1 층간 절연막(110)의 표면보다 낮게 리세스된 리세스 부분(124)을 갖는다. 제1 콘택 플러그(114)는 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다. 리세스 콘택 플러그(126)는 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다.
제1 콘택 플러그(114) 및 제1 층간 절연막(110) 상에 제1 콘택 플러그(114)의 일부와 중첩되게 섬(island) 형태로 랜딩 패드(122)가 형성되어 있다. 랜딩 패드(122)에는 스토리지 노드 콘택 플러그(134)와 연결된다. 랜딩 패드(122)는 제1 콘택 플러그(114)와 스토리지 노드 콘택 플러그(134)간의 접촉 면적을 증가시키기 위해 형성한다. 다시 말해, 랜딩 패드(122)는 제1 콘택 플러그(114)와 스토리지 노드 콘택 플러그(134)의 수직적인 위치가 다른 경우 접촉 면적을 증가시키기 위해 형성한다.
특히, 본 발명은 참조번호 127 범위 내의 리세스 부분(124)으로 인해 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 단면상의 이격 거리를 길게 된다. 즉, 리세스 부분이 없을 경우 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 이격 거리는 a인데, 리세스 부분(124)이 있어 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 이격 거리는 a + b가 된다. 따라서, 본 발명은 고집적화된 반도체 소자에서 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 전기적 쇼트를 크게 줄일 수 있다.
제1 콘택 플러그(114) 및 리세스 콘택 플러그(126)가 형성된 반도체 기판의 전면에 제2 층간 절연막(128)이 형성되어 있다. 제2 층간 절연막(128)을 식각하여 리세스 콘택 플러그(126)를 노출하는 콘택홀(129)이 형성되어 있다. 이에 따라, 제 2 층간 절연막(130)을 관통하여 리세스 콘택 플러그(126)와 접속되는 제3 콘택 플러그(130)가 형성되어 있다. 제3 콘택 플러그(130)는 비트 라인(132)과 연결되는 비트 라인 콘택 플러그이다. 제3 콘택 플러그는 비트 라인(132)과 연결되어 있다.
이하에서는, 도 1의 반도체 소자의 제조 방법을 자세하게 설명한다.
제1 실시예
도 2 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 여기서, 도 2 내지 도 12의 반도체 소자는 디램 반도체 소자를 예로 들어 설명한다. 도 2 내지 도 12는 본 발명의 설명을 도모하기 위하여 모식적으로 도시한 것으로, 이에 한정되는 것은 아니다.
도 2 및 도 3을 참조하면, 도 2는 평면도이고, 도 3은 도 2의 III-III에 의한 단면도이다. 반도체 기판(101), 예컨대 실리콘 기판에 소자분리막(102)을 형성하여 활성 영역(103)을 한정한다. 도 2에 도시한 바와 같이 활성 영역(103)은 평면상에서 복수개 형성되며, 활성 영역들(103) 사이에는 소자 분리막(102)이 형성된다. 소자 분리막(102)은 얕은 트랜치 분리(Shallow trench isolation) 방식에 의하여 형성한다.
반도체 기판(101)의 활성 영역(103) 상에 게이트 절연막(106)을 형성한다. 그리고, 반도체 기판(101)의 활성 영역(103)을 가로지르도록 복수개의 게이트 라인들(108, 워드 라인들)을 형성한다. 게이트 라인(108)은 게이트 절연막 상에 형성된 게이트 전극(미도시) 및 게이트 전극을 덮는 캡핑막(미도시)을 포함한다. 게이트 라인(108)은 폴리실리콘막 패턴 및 금속 실리사이드막 패턴의 적층막으로 형성할 수도 있고, 게이트 전극의 양측벽에 스페이서가 형성된 구조를 포함할 수도 있다.
게이트 라인들(108)이 형성된 반도체 기판(101)의 전면에 게이트 라인들(108)을 절연하는 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110)은 실리콘 산화막으로 형성한다. 이어서, 제1 층간 절연막(110)을 관통하여 게이트 라인들(108) 사이의 활성 영역(103)과 각각 접속하는 제1 콘택 플러그(114) 및 제2 콘택 플러그(112)를 형성한다. 제1 콘택 플러그(114) 및 제2 콘택 플러그(112)는 불순물이 도핑된 폴리실리콘막으로 형성한다. 후공정에서 제1 콘택 플러그(114)는 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다. 제2 콘택 플러그(112)는 후 공정에서 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이다.
도 4 및 도 5를 참조하면, 제1 콘택 플러그(114), 제2 콘택 플러그(112) 및 제1 층간 절연막(110) 상에 랜딩 패드용 도전막(116)을 형성한다. 랜딩 패드용 도전막(116)은 불순물이 도핑된 폴리실리콘막 또는 텅스텐막과 같은 금속막으로 형성한다. 랜딩 패드용 도전막(116)을 텅스텐과 같은 금속막으로 형성할 경우 제3 콘택 플러그(134)와의 접촉 저항을 감소시킬 수 있고, 후속 공정에서 제2 콘택 플러그(112)를 구성하는 폴리실리콘막의 식각을 용이하게 할 수 있다. 랜딩 패드용 도전막(116) 상에 랜딩 패드 형성용 마스크막(118)을 형성한다. 랜딩 패드 형성용 마스크막(118)은 제2 콘택 플러그(112)의 상부 부분을 노출하게끔 형성한다. 랜딩 패드 형성용 마스크막(118)은 사진식각공정을 이용하여 형성한다.
도 6 및 도 7을 참조하면, 도 6은 평면도이고, 도 7은 도 6의 VII-VII에 의한 단면도이다. 참조번호 120으로 표시한 바와 같이 랜딩 패드 형성용 마스크막(118)을 식각 마스크로 랜딩 패드용 도전막(116)을 식각한다. 랜딩 패드용 도전막(116)의 식각은 건식 식각 방식을 이용한다. 이렇게 되면, 제1 콘택 플러그(114)의 일부와 중첩되게 섬(island) 형태로 랜딩 패드(122)가 형성되고, 제2 콘택 플러그(112)의 상부 표면은 노출된다.
도 8을 참조하면, 랜딩 패드 형성용 마스크막(118)을 식각 마스크로 제2 콘택 플러그(112)의 표면을 식각하여 제1 층간 절연막(110)의 표면보다 낮게 리세스된 리세스 부분(124)을 갖는 리세스 콘택 플러그(126)를 형성한다. 리세스 콘택 플러그(126)를 형성한 후, 랜딩 패드 형성용 마스크막(118)을 제거한다.
본 실시예서는, 랜딩 패드용 도전막(116)을 식각할 때 제2 콘택 플러그(112)도 동시에 식각하여 리세스 콘택 플러그(126)를 형성한다. 이렇게 할 경우, 제조 공정을 추가하지 않고 리세스 콘택 플러그(126)를 형성할 수 있다.
특히, 본 발명의 반도체 소자는 참조번호 127로 도시한 바와 같이 리세스 콘택 플러그(126)의 리세스 부분(124)으로 인하여 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 단면상의 이격 거리가 길게 된다. 이에 따라, 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 전기적 쇼트를 줄일 수 있다.
도 9 및 도 10을 참조하면, 도 9는 평면도이고, 도 10은 도 9의 X-X에 의한 단면도이다. 도 9에 도시한 바와 같이 평면적으로 랜딩 패드(122)와 리세스 콘택 플러그(126)간의 이격 거리는 a로 표시되어 있다. 이에 따라, 본 발명은 랜딩 패드 와 리세스 콘택 플러그(126)간의 단면상의 이격 거리를 증가시키기 위해 리세스 콘택 플러그(126)를 형성한다.
다시 도 9 및 10을 참조하면, 제1 콘택 플러그(114), 랜딩 패드(122) 및 리세스 콘택 플러그(126)가 형성된 반도체 기판(101)의 전면에 제2 층간 절연막(128)을 형성한다. 제2 층간 절연막(128)은 실리콘 산화막으로 형성한다. 제2 층간 절연막(128)으로 인해 랜딩 패드(122)와 리세스 콘택 플러그(126)는 절연된다. 제2 층간 절연막(128)을 관통하여 리세스 콘택 플러그(126)를 노출하는 콘택홀(129)을 형성한다.
이어서, 리세스 콘택 플러그(126)와 접속되는 제3 콘택 플러그(130)를 형성한다. 제3 콘택 플러그(130)는 후공정에서 비트 라인과 연결되는 비트 라인 콘택 플러그이다. 계속하여, 제3 콘택 플러그(130)와 연결되는 비트 라인(132)을 형성한다. 비트 라인(132)은 게이트 라인(108)과 수직한 방향으로 형성한다.
도 11 및 도 12를 참조하면, 도 11은 평면도이고, 도 12는 도 11의 XII-XII에 의한 단면도이다. 제2 층간 절연막(128)을 관통하여 랜딩 패드(122)와 연결되는 제4 콘택 플러그(134)를 형성한다. 제4 콘택 플러그(134)는 후공정에서 스토리지 노드(미도시)와 연결되는 스토리지 노드 콘택 플러그이다.
제2 실시예
도 13 내지 도 19는 본 발명의 제2 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 여기서, 도 13 내지 도 19의 반도체 소자는 디램 반도 체 소자를 예로 들어 설명한다. 도 13 내지 도 19는 본 발명의 설명을 도모하기 위하여 모식적으로 도시한 것으로, 이에 한정되는 것은 아니다.
본 발명의 제2 실시예는 리세스 콘택 플러그(126)의 형성 방법을 제외하고는 제1 실시예와 동일하다. 제1 실시예의 도 1 내지 도 3의 제조 공정을 진행한 후, 다음의 제조 공정을 진행한다.
도 13 및 도 14를 참조하면, 도 13은 평면도이고, 도 14는 도 13의 XIX-XIX에 의한 단면도이다. 제1 콘택 플러그(114) 및 제1 층간 절연막(110) 상에 제2 콘택 플러그(112)를 노출하는 리세스 콘택 플러그 형성용 마스크막(202)을 형성한다. 참조번호 204로 도시한 바와 같이 리세스 콘택 플러그 형성용 마스크막(202)을 식각 마스크로 제2 콘택 플러그(112)를 식각하여 리세스 부분(124)을 형성한다. 이어서, 리세스 콘택 플러그 형성용 마스크막(202)을 제거한다.
도 15 및 도 16을 참조하면, 리세스 부분(124)을 매립하는 매립 절연막(206)을 형성한다. 매립 절연막(124)은 리세스 부분(124)을 매립하도록 반도체 기판(101)의 전면에 절연막을 형성한 후, 평탄화하여 형성한다. 계속하여, 도 16에 도시한 바와 같이 제1 콘택 플러그(114), 매립 절연막(206) 및 제1 층간 절연막(110) 상에 랜딩 패드용 도전막(116)을 형성한다.
도 17 및 도 18을 참조하면, 도 17은 평면도이고, 도 18은 도 17의 XVIII-XVIII에 의한 단면도이다. 랜딩 패드용 도전막(116) 상에 랜딩 패드 형성용 마스크막(208)을 형성한다. 랜딩 패드 형성용 마스크막(208)은 리세스 콘택 플러그(126)의 상부 부분을 노출시킨다.
이어서, 참조번호 210으로 표시한 바와 같이 랜딩 패드 형성용 마스크막(208)을 식각 마스크로 랜딩 패드용 도전막(116)을 식각하여 제1 콘택 플러그(114)의 일부와 중첩되게 랜딩 패드(122)를 형성한다. 계속하여, 랜딩 패드 형성용 마스크막(208)을 제거한다.
도 19를 참조하면, 제1 콘택 플러그(114), 랜딩 패드(122) 및 매립 절연막(206)이 형성된 반도체 기판(101)의 전면에 제2 층간 절연막(128)을 형성한다. 제2 층간 절연막(128)을 관통하여 리세스 콘택 플러그(126)를 노출하는 콘택홀(129)을 형성한다. 이어서, 리세스 콘택 플러그(126)와 접속되는 제3 콘택 플러그(130)를 형성한다. 제3 콘택 플러그(130)는 후공정에서 비트 라인과 연결되는 비트 라인 콘택 플러그이다. 계속하여, 제3 콘택 플러그(130)와 연결되는 비트 라인(132)을 형성한다.
계속하여, 도 11 및 도 12에 도시한 바와 같이 제2 층간 절연막(128)을 관통하여 랜딩 패드(122)와 연결되는 제4 콘택 플러그(134)를 형성한다. 제4 콘택 플러그(134)는 후공정에서 스토리지 노드(미도시)와 연결되는 스토리지 노드 콘택 플러그이다.
도 1은 본 발명에 의한 반도체 소자의 단면을 개략적으로 도시한 도면이다.
도 2 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 13 내지 도 19는 본 발명의 제2 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 도면들이다.

Claims (20)

  1. 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고,
    상기 게이트 라인들을 절연하는 층간 절연막을 형성하고,
    상기 층간 절연막을 관통하여 상기 게이트 라인들 사이에서 상기 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성하고,
    상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성하고,
    상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성하는 것을 포함하고,
    상기 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 리세스 콘택 플러그는 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이고, 상기 제1 콘택 플러그는 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 랜딩 패드는,
    상기 제1 콘택 플러그, 제2 콘택 플러그 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고,
    상기 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고,
    상기 랜딩 패드 형성용 마스크막을 식각 마스크로 상기 랜딩 패드용 도전막을 식각하여 상기 제1 콘택 플러그의 일부와 중첩되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 랜딩 패드용 도전막 식각할 때 상기 제2 콘택 플러그도 동시에 식각하여 상기 리세스 콘택 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 리세스 콘택 플러그는,
    상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고,
    상기 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 상기 제2 콘택 플러그를 식각하여 상기 리세스 부분을 형성하여 마련되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 삭제
  7. 제1항에 있어서, 상기 제1 콘택 플러그 및 상기 리세스 콘택 플러그가 형성된 반도체 기판의 전면에 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막을 관통하여 상기 리세스 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고,
    상기 제3 콘택 플러그와 연결되는 비트 라인을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 비트 라인 형성 후에, 상기 제2 층간 절연막을 관통하여 상기 랜딩 패드와 연결되는 제4 콘택 플러그를 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 제3 콘택 플러그는 상기 비트 라인과 연결되는 비트 라인 콘택 플러그이고, 상기 제4 콘택 플러그는 스토리지 노드와 연결되는 스토리 지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 반도체 기판에 소자분리막을 형성하여 활성 영역을 한정하고,
    메모리 셀 영역에 상기 활성 영역을 가로지르는 복수개의 게이트 라인들을 형성하고,
    상기 게이트 라인들이 형성된 상기 반도체 기판의 전면에 상기 게이트 라인들을 절연하는 층간 절연막을 형성하고,
    상기 층간 절연막을 관통하여 상기 게이트 라인들의 양측면들과 인접하여 형성되고 상기 게이트 라인들 사이의 상기 활성 영역과 각각 접속하는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하고,
    상기 제1 콘택 플러그 및 층간 절연막 상에 상기 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성함과 아울러 상기 제2 콘택 플러그를 식각하여 상기 제1 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 제1 콘택 플러그 및 상기 리세스 콘택 플러그가 형성된 반도체 기판의 전면에 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막을 관통하여 상기 리세스 제2 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고,
    상기 제2 층간 절연막을 관통하여 상기 리세스 콘택 플러그와 접속되는 제3 콘택 플러그를 형성하고,
    상기 제3 콘택 플러그와 연결되는 비트 라인을 형성하고,
    상기 제2 층간 절연막을 관통하여 상기 랜딩 패드와 연결되는 제4 콘택 플러그를 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 제3 콘택 플러그는 상기 비트 라인과 연결되는 비트 라인 콘택 플러그이고, 상기 제4 콘택 플러그는 스토리지 노드와 연결되는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 리세스 콘택 플러그는 상기 비트 라인 콘택 플러그와 전기적으로 연결되는 콘택 플러그이고, 상기 제1 콘택 플러그는 상기 스토리지 노드 콘택 플러그와 전기적으로 연결되는 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제10항에 있어서, 상기 게이트 라인들은 상기 활성 영역 상에서 평면적으로 직교하게 위치하게끔 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제10항에 있어서, 상기 랜딩 패드 및 리세스 콘택 플러그는,
    상기 제1 콘택 플러그, 제2 콘택 플러그 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고,
    상기 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고,
    상기 랜딩 패드 형성용 마스크막을 식각 마스크로 상기 랜딩 패드용 도전막을 식각하여 상기 제1 콘택 플러그의 일부와 중첩되게 상기 랜딩 패드를 형성함과 아울러 상기 리세스 콘택 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 삭제
  17. 삭제
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  19. 삭제
  20. 삭제
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