JP2001203337A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 メモリセルサイズが微細化されたＤＲＡＭの
ビット線容量を低減する。 【解決手段】 ゲート電極７（ワード線ＷＬ）の側壁絶
縁膜を、窒化シリコンからなる側壁絶縁膜１０とそれよ
りも比誘電率が小さい酸化シリコンからなる側壁絶縁膜
１１とによって構成し、ゲート電極７（ワード線ＷＬ）
の上部に形成されるビット線の対ワード線容量を低減す
る。また、酸化シリコンからなる側壁絶縁膜１１の上端
部の高さを、キャップ絶縁膜９の上面の高さよりも低く
することによって、ゲート電極７（ワード線ＷＬ）のス
ペース（コンタクトホール１２、１３）に埋め込まれる
プラグ１４の上部の径を底部の径よりも大きくし、コン
タクトホール１３とその上部に形成されるスルーホール
との接触面積を確保する。
ビット線容量を低減する。 【解決手段】 ゲート電極７（ワード線ＷＬ）の側壁絶
縁膜を、窒化シリコンからなる側壁絶縁膜１０とそれよ
りも比誘電率が小さい酸化シリコンからなる側壁絶縁膜
１１とによって構成し、ゲート電極７（ワード線ＷＬ）
の上部に形成されるビット線の対ワード線容量を低減す
る。また、酸化シリコンからなる側壁絶縁膜１１の上端
部の高さを、キャップ絶縁膜９の上面の高さよりも低く
することによって、ゲート電極７（ワード線ＷＬ）のス
ペース（コンタクトホール１２、１３）に埋め込まれる
プラグ１４の上部の径を底部の径よりも大きくし、コン
タクトホール１３とその上部に形成されるスルーホール
との接触面積を確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
の製造に適用して有効な技術に関する。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】近年のＤＲＡＭは、メモリセルの微細化
に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上方に配置する、いわゆるスタックド・キャパシ
タ構造を採用している。このスタックド・キャパシタ構
造を採用するＤＲＡＭには、大別してビット線の下方に
情報蓄積用容量素子を配置するキャパシタ・アンダー・
ビットライン（Capacitor Under Bitline；ＣＵＢ）構
造（例えば特開平７−１９２７２３号公報、特開平８−
２０４１４４号公報など）と、ビット線の上方に情報蓄
積用容量素子を配置するキャパシタ・オーバー・ビット
ライン（Capacitor Over Bitline；ＣＯＢ）構造（例え
ば特開平７−１２２６５４号公報、特開平７−１０６４
３７号公報など）とがある。
に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上方に配置する、いわゆるスタックド・キャパシ
タ構造を採用している。このスタックド・キャパシタ構
造を採用するＤＲＡＭには、大別してビット線の下方に
情報蓄積用容量素子を配置するキャパシタ・アンダー・
ビットライン（Capacitor Under Bitline；ＣＵＢ）構
造（例えば特開平７−１９２７２３号公報、特開平８−
２０４１４４号公報など）と、ビット線の上方に情報蓄
積用容量素子を配置するキャパシタ・オーバー・ビット
ライン（Capacitor Over Bitline；ＣＯＢ）構造（例え
ば特開平７−１２２６５４号公報、特開平７−１０６４
３７号公報など）とがある。
【０００３】上記した２種のスタックド・キャパシタ構
造のうち、ビット線の上方に情報蓄積用容量素子を配置
するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微
細化に適している。これは、微細化された情報蓄積用容
量素子の蓄積電荷量を増やそうとすると、その構造を立
体化して表面積を増やす必要があるため、情報蓄積用容
量素子の上部にビット線を配置するＣＵＢ構造では、ビ
ット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコ
ンタクトホールのアスペクト比が極端に大きくなってし
まい、その開孔が困難になるからである。
造のうち、ビット線の上方に情報蓄積用容量素子を配置
するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微
細化に適している。これは、微細化された情報蓄積用容
量素子の蓄積電荷量を増やそうとすると、その構造を立
体化して表面積を増やす必要があるため、情報蓄積用容
量素子の上部にビット線を配置するＣＵＢ構造では、ビ
ット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコ
ンタクトホールのアスペクト比が極端に大きくなってし
まい、その開孔が困難になるからである。
【０００４】また、６４メガビット（Ｍbit）あるいは
２５６メガビットといった最近の大容量ＤＲＡＭは、微
細化されたメモリセル選択用ＭＩＳＦＥＴのゲート電極
のスペースにビット線や情報蓄積用容量素子と基板とを
接続するためのコンタクトホールを形成する際に、ゲー
ト電極の上部と側壁とを窒化シリコン膜で覆い、酸化シ
リコン膜と窒化シリコン膜とのエッチングレート差を利
用してコンタクトホールをゲート電極のスペースに対し
て自己整合的に開孔するセルフアライン・コンタクト
（Self Align Contact；ＳＡＣ）技術（例えば特開平９
−２５２０９８号公報）を採用したり、ゲート電極の低
抵抗化を推進するために、ゲート電極をＷ（タングステ
ン）などの高融点金属材料を主体として構成するポリメ
タルゲート構造（特開平７−９４７１６号公報）を採用
したりしている。
２５６メガビットといった最近の大容量ＤＲＡＭは、微
細化されたメモリセル選択用ＭＩＳＦＥＴのゲート電極
のスペースにビット線や情報蓄積用容量素子と基板とを
接続するためのコンタクトホールを形成する際に、ゲー
ト電極の上部と側壁とを窒化シリコン膜で覆い、酸化シ
リコン膜と窒化シリコン膜とのエッチングレート差を利
用してコンタクトホールをゲート電極のスペースに対し
て自己整合的に開孔するセルフアライン・コンタクト
（Self Align Contact；ＳＡＣ）技術（例えば特開平９
−２５２０９８号公報）を採用したり、ゲート電極の低
抵抗化を推進するために、ゲート電極をＷ（タングステ
ン）などの高融点金属材料を主体として構成するポリメ
タルゲート構造（特開平７−９４７１６号公報）を採用
したりしている。
【０００５】
【発明が解決しようとする課題】本発明者は、２５６メ
ガビット(Ｍbit）ＤＲＡＭおよび１ギガビット(Ｇbit）
ＤＲＡＭの開発を進めるなかで、リフレッシュ時間間隔
を長くするための一対策として、ビット線容量の低減を
図ることを検討している。
ガビット(Ｍbit）ＤＲＡＭおよび１ギガビット(Ｇbit）
ＤＲＡＭの開発を進めるなかで、リフレッシュ時間間隔
を長くするための一対策として、ビット線容量の低減を
図ることを検討している。
【０００６】ビット線容量の成分は、対隣接ビット線、
対基板、対蓄積電極、対ワード線および対プレート電極
に分けられるが、ビット線の上方に情報蓄積用容量素子
を配置するＣＯＢ構造の場合には、対ワード線容量成分
が主要な成分となる。従って、ビット線容量を低減する
ためには、まず対ワード線容量を低減することが最優先
課題となる。
対基板、対蓄積電極、対ワード線および対プレート電極
に分けられるが、ビット線の上方に情報蓄積用容量素子
を配置するＣＯＢ構造の場合には、対ワード線容量成分
が主要な成分となる。従って、ビット線容量を低減する
ためには、まず対ワード線容量を低減することが最優先
課題となる。
【０００７】前述したように、セルフアライン・コンタ
クト（ＳＡＣ）技術を採用する従来の製造プロセスで
は、ゲート電極の上部と側壁とを酸化シリコン膜に対す
るエッチング選択比が大きい窒化シリコン膜で覆ってい
る。しかし、窒化シリコン膜の比誘電率は、酸化シリコ
ン膜のそれよりも約２倍程度大きいため、ゲート電極の
上部と側壁とを窒化シリコン膜で覆うと、ビット線の対
ワード線容量が大きくなってしまう。
クト（ＳＡＣ）技術を採用する従来の製造プロセスで
は、ゲート電極の上部と側壁とを酸化シリコン膜に対す
るエッチング選択比が大きい窒化シリコン膜で覆ってい
る。しかし、窒化シリコン膜の比誘電率は、酸化シリコ
ン膜のそれよりも約２倍程度大きいため、ゲート電極の
上部と側壁とを窒化シリコン膜で覆うと、ビット線の対
ワード線容量が大きくなってしまう。
【０００８】本発明の目的は、メモリセルサイズが微細
化されたＤＲＡＭにおいて、ビット線容量を低減するこ
とのできる技術を提供することにある。
化されたＤＲＡＭにおいて、ビット線容量を低減するこ
とのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、半導体基板上に
形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソー
ス、ドレイン領域上に形成されたコンタクトホールと、
前記コンタクトホールの内部に形成され、前記ソース、
ドレイン領域と電気的に接続された導電体と、前記導電
体の周囲に形成された第１の絶縁膜とを有し、前記第１
の絶縁膜は、前記コンタクトホールの底部では、前記導
電体の周囲を囲むように形成されており、前記コンタク
トホールの上部では、少なくとも一部が除去されてお
り、前記導電体の周囲を取り囲むようには形成されてい
ない。 （２）本発明の半導体集積回路装置は、半導体基板上に
形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソー
ス、ドレイン領域上に形成されたコンタクトホールと、
前記コンタクトホールの内部に形成され、前記ソース、
ドレイン領域と電気的に接続された導電体と、前記導電
体の周囲を囲むように形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の周囲を囲むように形成された第
２の側壁絶縁膜とを有し、前記第１の側壁絶縁膜は、前
記第２の側壁絶縁膜に比べて部分的にまたは全体の高さ
が低くなっている。 （３）本発明の半導体集積回路装置は、半導体基板上に
形成された第１および第２のワード線と、前記第１およ
び第２のワード線上にそれぞれ形成された第１および第
２の絶縁膜と、前記第１および第２のワード線の間に形
成されたコンタクトホールと、前記コンタクトホールの
内部に形成された導電体とを有し、前記第１および第２
のワード線の間には、前記コンタクトホールの側壁を構
成する第３および第４の絶縁膜が形成されており、前記
導電体の周囲には第５の絶縁膜が形成されており、前記
第５の絶縁膜の高さは、部分的にまたは全体が前記第３
および第４の絶縁膜の上端部よりも低い。 （４）本発明の半導体集積回路装置の製造方法は、以下
の工程を有している。 （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の導電体膜および第１の絶縁膜をエ
ッチングすることにより、第１および第２のワード線
と、前記第１および第２のワード線の上部を覆う第１お
よび第２のキャップ絶縁膜とを形成する工程、（ｃ）前
記第１のワード線の一部をゲート電極とする第１のＭＩ
ＳＦＥＴおよび前記第２のワード線の一部をゲート電極
とする第２のＭＩＳＦＥＴを形成する工程、（ｄ）前記
第１および第２のワード線の間を含む前記半導体基板上
に第２の絶縁膜を形成した後、前記第２の絶縁膜上にス
リット状の開孔部を有するマスクパターンを形成する工
程、（ｅ）前記スリット状の開孔部を有するマスクパタ
ーンと、前記第１および第２のキャップ絶縁膜とをマス
クに用いて前記第２の絶縁膜をエッチングすることによ
り、前記第１および第２のＭＩＳＦＥＴのソース、ドレ
イン領域の一方の上部に第１の開孔部を形成し、前記ソ
ース、ドレイン領域の他方の上部に第２の開孔部を形成
する工程、（ｆ）前記第１および第２の開孔の内部に第
２導体膜を形成する工程、（ｇ）前記第１の開孔を通し
て前記ソース、ドレイン領域の一方と電気的に接続され
るビット線を形成し、前記第２の開孔を通して前記ソー
ス、ドレイン領域の他方と電気的に接続される容量素子
を形成する工程。 （５）本発明の半導体集積回路装置の製造方法は、以下
の工程を有している。 （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の導電体膜および第１の絶縁膜をエ
ッチングすることにより、第１および第２の配線と、前
記第１および第２の配線の上部を覆う第１および第２の
キャップ絶縁膜とを形成する工程、（ｃ）前記第１およ
び第２の配線の間を含む前記半導体基板上に第２の絶縁
膜を形成した後、前記第２の絶縁膜上に開孔部を有する
第１の膜を形成する工程、（ｄ）前記第１の膜をマスク
とし、前記第１および第２のキャップ絶縁膜をエッチン
グストッパとして前記第２の絶縁膜をエッチングするこ
とにより、前記第２の絶縁膜に開孔部を形成する工程、
（ｅ）前記開孔部の内部に側壁絶縁膜を形成する工程、
（ｆ）前記側壁絶縁膜の一部を除去する工程、（ｇ）前
記側壁絶縁膜が形成された前記開孔部の内部にプラグを
形成する工程。 （６）本発明の半導体集積回路装置の製造方法は、以下
の工程を有している。（ａ）半導体基板上に第１の導電
体膜を形成した後、前記第１の導電体膜の上部に第１の
絶縁膜を形成する工程、（ｂ）前記第１の絶縁膜上に第
２の絶縁膜を形成した後、前記第２の絶縁膜上にフォト
レジスト膜を形成する工程、（ｃ）前記フォトレジスト
膜をマスクとして、前記第１および第２の絶縁膜をエッ
チングする工程、（ｄ）前記第１の絶縁膜をマスクとし
て前記第１の導電体膜をエッチングすることにより、第
１および第２の配線を形成する工程、（ｅ）前記第１お
よび第２の配線の間を含む前記半導体基板の主面上に第
３の絶縁膜を形成した後、前記第３の絶縁膜上に第１の
膜を形成する工程、（ｆ）前記第１の膜および前記第１
の絶縁膜に対するエッチング速度が前記第２の絶縁膜に
対するエッチング速度よりも遅い方法で、前記第２の絶
縁膜をエッチングすることにより、前記第１および第２
の配線の間に開孔部を形成する工程。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、半導体基板上に
形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソー
ス、ドレイン領域上に形成されたコンタクトホールと、
前記コンタクトホールの内部に形成され、前記ソース、
ドレイン領域と電気的に接続された導電体と、前記導電
体の周囲に形成された第１の絶縁膜とを有し、前記第１
の絶縁膜は、前記コンタクトホールの底部では、前記導
電体の周囲を囲むように形成されており、前記コンタク
トホールの上部では、少なくとも一部が除去されてお
り、前記導電体の周囲を取り囲むようには形成されてい
ない。 （２）本発明の半導体集積回路装置は、半導体基板上に
形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソー
ス、ドレイン領域上に形成されたコンタクトホールと、
前記コンタクトホールの内部に形成され、前記ソース、
ドレイン領域と電気的に接続された導電体と、前記導電
体の周囲を囲むように形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の周囲を囲むように形成された第
２の側壁絶縁膜とを有し、前記第１の側壁絶縁膜は、前
記第２の側壁絶縁膜に比べて部分的にまたは全体の高さ
が低くなっている。 （３）本発明の半導体集積回路装置は、半導体基板上に
形成された第１および第２のワード線と、前記第１およ
び第２のワード線上にそれぞれ形成された第１および第
２の絶縁膜と、前記第１および第２のワード線の間に形
成されたコンタクトホールと、前記コンタクトホールの
内部に形成された導電体とを有し、前記第１および第２
のワード線の間には、前記コンタクトホールの側壁を構
成する第３および第４の絶縁膜が形成されており、前記
導電体の周囲には第５の絶縁膜が形成されており、前記
第５の絶縁膜の高さは、部分的にまたは全体が前記第３
および第４の絶縁膜の上端部よりも低い。 （４）本発明の半導体集積回路装置の製造方法は、以下
の工程を有している。 （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の導電体膜および第１の絶縁膜をエ
ッチングすることにより、第１および第２のワード線
と、前記第１および第２のワード線の上部を覆う第１お
よび第２のキャップ絶縁膜とを形成する工程、（ｃ）前
記第１のワード線の一部をゲート電極とする第１のＭＩ
ＳＦＥＴおよび前記第２のワード線の一部をゲート電極
とする第２のＭＩＳＦＥＴを形成する工程、（ｄ）前記
第１および第２のワード線の間を含む前記半導体基板上
に第２の絶縁膜を形成した後、前記第２の絶縁膜上にス
リット状の開孔部を有するマスクパターンを形成する工
程、（ｅ）前記スリット状の開孔部を有するマスクパタ
ーンと、前記第１および第２のキャップ絶縁膜とをマス
クに用いて前記第２の絶縁膜をエッチングすることによ
り、前記第１および第２のＭＩＳＦＥＴのソース、ドレ
イン領域の一方の上部に第１の開孔部を形成し、前記ソ
ース、ドレイン領域の他方の上部に第２の開孔部を形成
する工程、（ｆ）前記第１および第２の開孔の内部に第
２導体膜を形成する工程、（ｇ）前記第１の開孔を通し
て前記ソース、ドレイン領域の一方と電気的に接続され
るビット線を形成し、前記第２の開孔を通して前記ソー
ス、ドレイン領域の他方と電気的に接続される容量素子
を形成する工程。 （５）本発明の半導体集積回路装置の製造方法は、以下
の工程を有している。 （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の導電体膜および第１の絶縁膜をエ
ッチングすることにより、第１および第２の配線と、前
記第１および第２の配線の上部を覆う第１および第２の
キャップ絶縁膜とを形成する工程、（ｃ）前記第１およ
び第２の配線の間を含む前記半導体基板上に第２の絶縁
膜を形成した後、前記第２の絶縁膜上に開孔部を有する
第１の膜を形成する工程、（ｄ）前記第１の膜をマスク
とし、前記第１および第２のキャップ絶縁膜をエッチン
グストッパとして前記第２の絶縁膜をエッチングするこ
とにより、前記第２の絶縁膜に開孔部を形成する工程、
（ｅ）前記開孔部の内部に側壁絶縁膜を形成する工程、
（ｆ）前記側壁絶縁膜の一部を除去する工程、（ｇ）前
記側壁絶縁膜が形成された前記開孔部の内部にプラグを
形成する工程。 （６）本発明の半導体集積回路装置の製造方法は、以下
の工程を有している。（ａ）半導体基板上に第１の導電
体膜を形成した後、前記第１の導電体膜の上部に第１の
絶縁膜を形成する工程、（ｂ）前記第１の絶縁膜上に第
２の絶縁膜を形成した後、前記第２の絶縁膜上にフォト
レジスト膜を形成する工程、（ｃ）前記フォトレジスト
膜をマスクとして、前記第１および第２の絶縁膜をエッ
チングする工程、（ｄ）前記第１の絶縁膜をマスクとし
て前記第１の導電体膜をエッチングすることにより、第
１および第２の配線を形成する工程、（ｅ）前記第１お
よび第２の配線の間を含む前記半導体基板の主面上に第
３の絶縁膜を形成した後、前記第３の絶縁膜上に第１の
膜を形成する工程、（ｆ）前記第１の膜および前記第１
の絶縁膜に対するエッチング速度が前記第２の絶縁膜に
対するエッチング速度よりも遅い方法で、前記第２の絶
縁膜をエッチングすることにより、前記第１および第２
の配線の間に開孔部を形成する工程。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）図１は、本実施形態のＤ
ＲＡＭ（Dynamic Random Access Memory）を形成した半
導体チップ１Ａの全体平面図である。
ＲＡＭ（Dynamic Random Access Memory）を形成した半
導体チップ１Ａの全体平面図である。
【００１３】長方形の半導体チップ１Ａの主面には、例
えば２５６Ｍbit(メガビット)の記憶容量を有するＤＲ
ＡＭが形成されている。このＤＲＡＭは、複数のメモリ
アレイ（ＭＡＲＹ）からなる記憶部とそれらの周囲に配
置された周辺回路部ＰＣとを有している。また、半導体
チップ１Ａの中央部には、ワイヤやバンプ電極などが接
続される複数のボンディングパッドＢＰが１列に配置さ
れている。
えば２５６Ｍbit(メガビット)の記憶容量を有するＤＲ
ＡＭが形成されている。このＤＲＡＭは、複数のメモリ
アレイ（ＭＡＲＹ）からなる記憶部とそれらの周囲に配
置された周辺回路部ＰＣとを有している。また、半導体
チップ１Ａの中央部には、ワイヤやバンプ電極などが接
続される複数のボンディングパッドＢＰが１列に配置さ
れている。
【００１４】図２は、上記記憶部の一端部を示す半導体
基板（以下、基板という）の断面図である。
基板（以下、基板という）の断面図である。
【００１５】例えばｐ型の単結晶シリコンからなる基板
１の主面にはｐ型ウエル２が形成されており、ｐ型ウエ
ル２には素子分離溝４が形成されている。この素子分離
溝４によって周囲を規定されたｐ型ウエル２のアクティ
ブ領域には複数のメモリセルが形成されている。メモリ
セルのそれぞれは、ｎチャネル型ＭＩＳＦＥＴ(MetalIn
sulator Semiconductor Field Effect Transistor)によ
って構成された一個のメモリセル選択用ＭＩＳＦＥＴＱ
ｔとその上部に形成された一個の情報蓄積用容量素子Ｃ
とによって構成されている。メモリセル選択用ＭＩＳＦ
ＥＴＱｔは、主としてゲート絶縁膜６、アクティブ領域
以外の領域においてワード線ＷＬを構成するゲート電極
７および一対のｎ型半導体領域（ソース、ドレイン領
域）８によって構成されている。ゲート電極７（ワード
線ＷＬ）は、例えばＰ（リン）がドープされたｎ型多結
晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ
（タングステン）膜を積層した３層の導電体膜によって
構成されている。
１の主面にはｐ型ウエル２が形成されており、ｐ型ウエ
ル２には素子分離溝４が形成されている。この素子分離
溝４によって周囲を規定されたｐ型ウエル２のアクティ
ブ領域には複数のメモリセルが形成されている。メモリ
セルのそれぞれは、ｎチャネル型ＭＩＳＦＥＴ(MetalIn
sulator Semiconductor Field Effect Transistor)によ
って構成された一個のメモリセル選択用ＭＩＳＦＥＴＱ
ｔとその上部に形成された一個の情報蓄積用容量素子Ｃ
とによって構成されている。メモリセル選択用ＭＩＳＦ
ＥＴＱｔは、主としてゲート絶縁膜６、アクティブ領域
以外の領域においてワード線ＷＬを構成するゲート電極
７および一対のｎ型半導体領域（ソース、ドレイン領
域）８によって構成されている。ゲート電極７（ワード
線ＷＬ）は、例えばＰ（リン）がドープされたｎ型多結
晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ
（タングステン）膜を積層した３層の導電体膜によって
構成されている。
【００１６】図には示さない周辺回路部（ＰＣ）の基板
１にはｐ型ウエルおよびｎ型ウエルが形成されている。
ｐ型ウエルのアクティブ領域にはｎチャネル型ＭＩＳＦ
ＥＴが形成され、ｎ型ウエルのアクティブ領域にはｐチ
ャネル型ＭＩＳＦＥＴが形成されている。ｎチャネル型
ＭＩＳＦＥＴは、主としてゲート絶縁膜、ゲート電極お
よび一対のｎ型半導体領域（ソース、ドレイン領域）に
よって構成され、ｐチャネル型ＭＩＳＦＥＴは、主とし
てゲート絶縁膜、ゲート電極および一対のｐ型半導体領
域（ソース、ドレイン領域）によって構成されている。
すなわち、周辺回路部（ＰＣ）は、ｎチャネル型ＭＩＳ
ＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相
補型ＭＩＳＦＥＴによって構成されている。
１にはｐ型ウエルおよびｎ型ウエルが形成されている。
ｐ型ウエルのアクティブ領域にはｎチャネル型ＭＩＳＦ
ＥＴが形成され、ｎ型ウエルのアクティブ領域にはｐチ
ャネル型ＭＩＳＦＥＴが形成されている。ｎチャネル型
ＭＩＳＦＥＴは、主としてゲート絶縁膜、ゲート電極お
よび一対のｎ型半導体領域（ソース、ドレイン領域）に
よって構成され、ｐチャネル型ＭＩＳＦＥＴは、主とし
てゲート絶縁膜、ゲート電極および一対のｐ型半導体領
域（ソース、ドレイン領域）によって構成されている。
すなわち、周辺回路部（ＰＣ）は、ｎチャネル型ＭＩＳ
ＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相
補型ＭＩＳＦＥＴによって構成されている。
【００１７】図２に示すように、メモリセル選択用ＭＩ
ＳＦＥＴＱｔのゲート電極７（ワード線ＷＬ）の側壁に
は、２層の側壁絶縁膜１０、１１が形成されている。こ
れらの側壁絶縁膜１０、１１のうち、外側の第１の側壁
絶縁膜１１は、例えば３０ｎｍ程度の膜厚を有する酸化
シリコン膜によって構成され、内側の第２の側壁絶縁膜
１０は、第１の側壁絶縁膜１１よりも薄い膜厚（例えば
１０ｎｍ〜１５ｎｍ程度）の窒化シリコン膜によって構
成されている。酸化シリコン膜によって構成された側壁
絶縁膜１１の高さは、ゲート電極７（ワード線ＷＬ）の
上面よりも高く、かつゲート電極７（ワード線ＷＬ）の
上部を覆っているキャップ絶縁膜９の上端部よりも低く
なっている。
ＳＦＥＴＱｔのゲート電極７（ワード線ＷＬ）の側壁に
は、２層の側壁絶縁膜１０、１１が形成されている。こ
れらの側壁絶縁膜１０、１１のうち、外側の第１の側壁
絶縁膜１１は、例えば３０ｎｍ程度の膜厚を有する酸化
シリコン膜によって構成され、内側の第２の側壁絶縁膜
１０は、第１の側壁絶縁膜１１よりも薄い膜厚（例えば
１０ｎｍ〜１５ｎｍ程度）の窒化シリコン膜によって構
成されている。酸化シリコン膜によって構成された側壁
絶縁膜１１の高さは、ゲート電極７（ワード線ＷＬ）の
上面よりも高く、かつゲート電極７（ワード線ＷＬ）の
上部を覆っているキャップ絶縁膜９の上端部よりも低く
なっている。
【００１８】ゲート電極７のスペースには、上記２層の
側壁絶縁膜１０、１１によって周囲を囲まれたコンタク
トホール（開孔部）１２、１３が形成されており、コン
タクトホール１２、１３の内部には、例えばＰ（リン）
がドープされたｎ型多結晶シリコン膜によって構成され
るプラグ１４が埋め込まれている。
側壁絶縁膜１０、１１によって周囲を囲まれたコンタク
トホール（開孔部）１２、１３が形成されており、コン
タクトホール１２、１３の内部には、例えばＰ（リン）
がドープされたｎ型多結晶シリコン膜によって構成され
るプラグ１４が埋め込まれている。
【００１９】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
には酸化シリコン膜３１が形成されており、酸化シリコ
ン膜３１の上部にはメモリセルのデータを読み出すビッ
ト線ＢＬが形成されている。ビット線ＢＬは、例えばＴ
ｉＮ（窒化チタン）膜の上部にＷ（タングステン）膜を
積層した導電体膜によって構成されている。ビット線Ｂ
Ｌは、酸化シリコン膜３１に形成されたスルーホール３
２およびその下部の前記コンタクトホール１２を通じて
メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域
（ソース、ドレイン）８の一方と電気的に接続されてい
る。スルーホール３２の内部には、例えばＴｉＮ膜の上
部にＷ膜を積層した導電体膜によって構成されるプラグ
３３が埋め込まれている。
には酸化シリコン膜３１が形成されており、酸化シリコ
ン膜３１の上部にはメモリセルのデータを読み出すビッ
ト線ＢＬが形成されている。ビット線ＢＬは、例えばＴ
ｉＮ（窒化チタン）膜の上部にＷ（タングステン）膜を
積層した導電体膜によって構成されている。ビット線Ｂ
Ｌは、酸化シリコン膜３１に形成されたスルーホール３
２およびその下部の前記コンタクトホール１２を通じて
メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域
（ソース、ドレイン）８の一方と電気的に接続されてい
る。スルーホール３２の内部には、例えばＴｉＮ膜の上
部にＷ膜を積層した導電体膜によって構成されるプラグ
３３が埋め込まれている。
【００２０】ビット線ＢＬの上部には酸化シリコン膜３
４および窒化シリコン膜３５が形成されており、窒化シ
リコン膜３５の上部には情報蓄積用容量素子Ｃが形成さ
れている。情報蓄積用容量素子Ｃは、窒化シリコン膜３
５の上部の厚い膜厚の酸化シリコン膜３９をエッチング
して形成した深い溝４０の内部に形成され、下部電極４
１、容量絶縁膜４２および上部電極４３によって構成さ
れている。
４および窒化シリコン膜３５が形成されており、窒化シ
リコン膜３５の上部には情報蓄積用容量素子Ｃが形成さ
れている。情報蓄積用容量素子Ｃは、窒化シリコン膜３
５の上部の厚い膜厚の酸化シリコン膜３９をエッチング
して形成した深い溝４０の内部に形成され、下部電極４
１、容量絶縁膜４２および上部電極４３によって構成さ
れている。
【００２１】情報蓄積用容量素子Ｃの下部電極４１は、
例えばＲｕ（ルテニウム）膜によって構成され、スルー
ホール３６およびその下部のコンタクトホール１３を通
じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領
域（ソース、ドレイン）８の他方と電気的に接続されて
いる。容量絶縁膜４２は、例えばＢＳＴ（ＢａXＳｒ1 -X
ＴｉＯ3;Barium Strontium Titanate）膜によって構成
され、上部電極４３は例えばＲｕ膜によって構成されて
いる。
例えばＲｕ（ルテニウム）膜によって構成され、スルー
ホール３６およびその下部のコンタクトホール１３を通
じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領
域（ソース、ドレイン）８の他方と電気的に接続されて
いる。容量絶縁膜４２は、例えばＢＳＴ（ＢａXＳｒ1 -X
ＴｉＯ3;Barium Strontium Titanate）膜によって構成
され、上部電極４３は例えばＲｕ膜によって構成されて
いる。
【００２２】次に、上記のように構成された本実施形態
のＤＲＡＭの製造方法を図３〜図４１を用いて工程順に
説明する。
のＤＲＡＭの製造方法を図３〜図４１を用いて工程順に
説明する。
【００２３】まず、図３（記憶部の一端部を示す平面
図）、図４（図３のＡ−Ａ線に沿った断面図）および図
５（図３のＢ−Ｂ線に沿った断面図）に示すように、基
板１の主面の素子分離領域に素子分離溝４を形成する。
素子分離溝４は、基板１の主面をエッチングして深さ３
００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内
部を含む基板１上にＣＶＤ法で膜厚６００ｎｍ程度酸化
シリコン膜５を堆積した後、溝の外部の酸化シリコン膜
５を化学機械研磨(Chemical Mechanical Polishing;Ｃ
ＭＰ)法で研磨、除去することにより形成する。図３に
示すように、この素子分離溝４を形成することにより、
周囲が素子分離溝４で囲まれた細長い島状のパターンを
有する多数のアクティブ領域Ｌが同時に形成される。
図）、図４（図３のＡ−Ａ線に沿った断面図）および図
５（図３のＢ−Ｂ線に沿った断面図）に示すように、基
板１の主面の素子分離領域に素子分離溝４を形成する。
素子分離溝４は、基板１の主面をエッチングして深さ３
００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内
部を含む基板１上にＣＶＤ法で膜厚６００ｎｍ程度酸化
シリコン膜５を堆積した後、溝の外部の酸化シリコン膜
５を化学機械研磨(Chemical Mechanical Polishing;Ｃ
ＭＰ)法で研磨、除去することにより形成する。図３に
示すように、この素子分離溝４を形成することにより、
周囲が素子分離溝４で囲まれた細長い島状のパターンを
有する多数のアクティブ領域Ｌが同時に形成される。
【００２４】次に、図６および図７に示すように、基板
１にＰ（リン）をイオン打ち込みした後、基板１を熱処
理してこの不純物を基板１内に拡散させることにより、
ｐ型ウエル２を形成する。
１にＰ（リン）をイオン打ち込みした後、基板１を熱処
理してこの不純物を基板１内に拡散させることにより、
ｐ型ウエル２を形成する。
【００２５】次に、図８に示すように、基板１を熱酸化
してｐ型ウエル２の表面に膜厚６ｎｍ〜７ｎｍ程度の酸
化シリコンからなるゲート絶縁膜６を形成し、続いてゲ
ート絶縁膜６の上部にゲート電極材料である第１の導電
体膜７Ａを形成した後、導電体膜７Ａの上部にキャップ
絶縁膜材料である第１の絶縁膜９Ａを形成する。
してｐ型ウエル２の表面に膜厚６ｎｍ〜７ｎｍ程度の酸
化シリコンからなるゲート絶縁膜６を形成し、続いてゲ
ート絶縁膜６の上部にゲート電極材料である第１の導電
体膜７Ａを形成した後、導電体膜７Ａの上部にキャップ
絶縁膜材料である第１の絶縁膜９Ａを形成する。
【００２６】上記導電体膜７Ａを形成するには、例えば
Ｐ（リン）をドープした膜厚７０ｎｍ程度のｎ型多結晶
シリコン膜をゲート絶縁膜６上にＣＶＤ法で堆積し、続
いてその上部に膜厚５ｎｍ程度のＷＮ（窒化タングステ
ン）膜および膜厚６０ｎｍ程度のＷ（タングステン）膜
をスパッタリング法で堆積する。また、絶縁膜９Ａを形
成するには、従来のセルフアライン・コンタクト（ＳＡ
Ｃ）技術で行われているように、導電体膜９Ａ上にＣＶ
Ｄ法で窒化シリコン膜を堆積してもよいが、本実施形態
では、例えば膜厚５０ｎｍ程度の酸化シリコン膜、膜厚
７０ｎｍ程度の窒化シリコン膜および膜厚８０ｎｍ程度
の酸化シリコン膜をＣＶＤ法で堆積する。すなわち、絶
縁膜９Ａは、２層の酸化シリコン膜の間に窒化シリコン
膜を設けた３層の絶縁膜によって構成される。
Ｐ（リン）をドープした膜厚７０ｎｍ程度のｎ型多結晶
シリコン膜をゲート絶縁膜６上にＣＶＤ法で堆積し、続
いてその上部に膜厚５ｎｍ程度のＷＮ（窒化タングステ
ン）膜および膜厚６０ｎｍ程度のＷ（タングステン）膜
をスパッタリング法で堆積する。また、絶縁膜９Ａを形
成するには、従来のセルフアライン・コンタクト（ＳＡ
Ｃ）技術で行われているように、導電体膜９Ａ上にＣＶ
Ｄ法で窒化シリコン膜を堆積してもよいが、本実施形態
では、例えば膜厚５０ｎｍ程度の酸化シリコン膜、膜厚
７０ｎｍ程度の窒化シリコン膜および膜厚８０ｎｍ程度
の酸化シリコン膜をＣＶＤ法で堆積する。すなわち、絶
縁膜９Ａは、２層の酸化シリコン膜の間に窒化シリコン
膜を設けた３層の絶縁膜によって構成される。
【００２７】次に、図９に示すように、フォトレジスト
膜２０をマスクにして絶縁膜９Ａをドライエッチングす
ることにより、ゲート電極を形成する領域の導電体膜７
Ａ上に前述した３層の絶縁膜（絶縁膜９Ａ）によって構
成されるキャップ絶縁膜９を形成する。
膜２０をマスクにして絶縁膜９Ａをドライエッチングす
ることにより、ゲート電極を形成する領域の導電体膜７
Ａ上に前述した３層の絶縁膜（絶縁膜９Ａ）によって構
成されるキャップ絶縁膜９を形成する。
【００２８】通常、酸化シリコンは、フォトレジストに
対するエッチング選択比（対レジスト選択比）が窒化シ
リコンよりも大きい（窒化シリコンが約１．３であるの
に対し、酸化シリコンは約１．６）。そのため、キャッ
プ絶縁膜材料（絶縁膜９Ａ）を２層の酸化シリコン膜と
１層の窒化シリコン膜とで構成した場合は、キャップ絶
縁膜材料を１層の窒化シリコン膜だけで構成した場合に
比べて対レジスト選択比が大きくなり、その分、フォト
レジスト膜２０の膜減りが少なくなるために、キャップ
絶縁膜９の加工寸法精度が向上する。
対するエッチング選択比（対レジスト選択比）が窒化シ
リコンよりも大きい（窒化シリコンが約１．３であるの
に対し、酸化シリコンは約１．６）。そのため、キャッ
プ絶縁膜材料（絶縁膜９Ａ）を２層の酸化シリコン膜と
１層の窒化シリコン膜とで構成した場合は、キャップ絶
縁膜材料を１層の窒化シリコン膜だけで構成した場合に
比べて対レジスト選択比が大きくなり、その分、フォト
レジスト膜２０の膜減りが少なくなるために、キャップ
絶縁膜９の加工寸法精度が向上する。
【００２９】次に、フォトレジスト膜２０を除去した
後、図１０に示すように、キャップ絶縁膜９をマスクに
して導電体膜７Ａをドライエッチングすることにより、
多結晶シリコン膜、ＷＮ膜およびＷ膜によって構成され
るゲート電極７（ワード線ＷＬ）を形成する。Ｗ膜と多
結晶シリコン膜とを主体として構成される、いわゆるポ
リメタル構造のゲート電極７（ワード線ＷＬ）は、多結
晶シリコン膜やポリサイド膜（高融点金属シリサイド膜
と多結晶シリコン膜との積層膜）で構成されたゲート電
極に比べて電気抵抗が低いので、ワード線の信号遅延を
低減することができる。なお、Ｗ膜と多結晶シリコン膜
との間に設けられたＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層には、ＷＮ膜の他、例えばＴｉＮ（窒化
チタン）膜などを使用することもできる。
後、図１０に示すように、キャップ絶縁膜９をマスクに
して導電体膜７Ａをドライエッチングすることにより、
多結晶シリコン膜、ＷＮ膜およびＷ膜によって構成され
るゲート電極７（ワード線ＷＬ）を形成する。Ｗ膜と多
結晶シリコン膜とを主体として構成される、いわゆるポ
リメタル構造のゲート電極７（ワード線ＷＬ）は、多結
晶シリコン膜やポリサイド膜（高融点金属シリサイド膜
と多結晶シリコン膜との積層膜）で構成されたゲート電
極に比べて電気抵抗が低いので、ワード線の信号遅延を
低減することができる。なお、Ｗ膜と多結晶シリコン膜
との間に設けられたＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層には、ＷＮ膜の他、例えばＴｉＮ（窒化
チタン）膜などを使用することもできる。
【００３０】図１１に示すように、ゲート電極７（ワー
ド線ＷＬ）は、アクティブ領域Ｌの長辺と交差する方向
に延在し、そのゲート長は、例えば０．１３μｍ〜１．
４μｍ程度、隣接するゲート電極７（ワード線ＷＬ）と
のスペースは、例えば０．１２μｍ程度である。
ド線ＷＬ）は、アクティブ領域Ｌの長辺と交差する方向
に延在し、そのゲート長は、例えば０．１３μｍ〜１．
４μｍ程度、隣接するゲート電極７（ワード線ＷＬ）と
のスペースは、例えば０．１２μｍ程度である。
【００３１】通常、ゲート電極材料（導電体膜７Ａ）の
一部を構成するＷ膜は、酸化シリコンに対するエッチン
グ選択比（対酸化シリコン選択比９が窒化シリコン膜に
対する選択比（対窒化シリコン選択比）よりも大きい
（対窒化シリコン選択比が約１．０であるのに対し、対
酸化シリコン選択比は約１．２である）。そのため、キ
ャップ絶縁膜９の最上部を酸化シリコン膜で構成した場
合は、最上部を窒化シリコン膜で構成した場合に比べて
Ｗ膜の選択比を大きく取ることができる。これにより、
キャップ絶縁膜９の膜減りが少ない状態でゲート電極７
を加工することができ、その分、キャップ絶縁膜９の加
工寸法精度およびゲート電極７の加工寸法精度を向上さ
せることができるので、キャップ絶縁膜９を１層の窒化
シリコン膜だけで構成した場合に比べて、微細なゲート
長を有するゲート電極７を高い寸法精度で形成すること
ができる。なお、窒化シリコン膜を挟む２層の酸化シリ
コン膜のうちのいずれか一方を省略することもできる。
一部を構成するＷ膜は、酸化シリコンに対するエッチン
グ選択比（対酸化シリコン選択比９が窒化シリコン膜に
対する選択比（対窒化シリコン選択比）よりも大きい
（対窒化シリコン選択比が約１．０であるのに対し、対
酸化シリコン選択比は約１．２である）。そのため、キ
ャップ絶縁膜９の最上部を酸化シリコン膜で構成した場
合は、最上部を窒化シリコン膜で構成した場合に比べて
Ｗ膜の選択比を大きく取ることができる。これにより、
キャップ絶縁膜９の膜減りが少ない状態でゲート電極７
を加工することができ、その分、キャップ絶縁膜９の加
工寸法精度およびゲート電極７の加工寸法精度を向上さ
せることができるので、キャップ絶縁膜９を１層の窒化
シリコン膜だけで構成した場合に比べて、微細なゲート
長を有するゲート電極７を高い寸法精度で形成すること
ができる。なお、窒化シリコン膜を挟む２層の酸化シリ
コン膜のうちのいずれか一方を省略することもできる。
【００３２】次に、図１２に示すように、ｐ型ウエル２
にＡｓ（ヒ素）をイオン打ち込みしてゲート電極７の両
側のｐ型ウエル２にｎ型半導体領域（ソース、ドレイン
領域）８を形成する。ここまでの工程により、メモリセ
ル選択用ＭＩＳＦＥＴＱｔが略完成する。続いて、基板
１上にＣＶＤ法で膜厚１０ｎｍ〜１５ｎｍ程度の薄い窒
化シリコン膜１０Ａを堆積する。窒化シリコン膜１０Ａ
は、後の工程でゲート電極７のスペースにコンタクトホ
ール（開孔部）を形成するためのドライエッチングを行
う際、素子分離溝４の内部の酸化シリコン膜５が削られ
るのを防ぐエッチングストッパとして使用される。従っ
て、酸化シリコン膜５の削れ量が問題とならないような
場合は、窒化シリコン膜１０Ａを形成しなくともよい。
にＡｓ（ヒ素）をイオン打ち込みしてゲート電極７の両
側のｐ型ウエル２にｎ型半導体領域（ソース、ドレイン
領域）８を形成する。ここまでの工程により、メモリセ
ル選択用ＭＩＳＦＥＴＱｔが略完成する。続いて、基板
１上にＣＶＤ法で膜厚１０ｎｍ〜１５ｎｍ程度の薄い窒
化シリコン膜１０Ａを堆積する。窒化シリコン膜１０Ａ
は、後の工程でゲート電極７のスペースにコンタクトホ
ール（開孔部）を形成するためのドライエッチングを行
う際、素子分離溝４の内部の酸化シリコン膜５が削られ
るのを防ぐエッチングストッパとして使用される。従っ
て、酸化シリコン膜５の削れ量が問題とならないような
場合は、窒化シリコン膜１０Ａを形成しなくともよい。
【００３３】次に、図１３に示すように、基板１上にＣ
ＶＤ法で膜厚７０ｎｍ程度の酸化シリコン膜２１を堆積
することにより、ゲート電極７（ワード線ＷＬ）のスペ
ースに酸化シリコン膜２１を埋め込む。酸化シリコン膜
２１は、周辺回路部のＭＩＳＦＥＴ（ｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）をＬＤＤ(l
ightly Doped Drain)構造にするために使用される。す
なわち、図示は省略するが、上記酸化シリコン膜２１を
堆積した後、記憶部の基板１上をフォトレジスト膜で覆
い、周辺回路部の酸化シリコン膜２１を異方的にエッチ
ングすることにより、周辺回路部のゲート電極の側壁に
側壁絶縁膜を形成する。その後、周辺回路部のｐ型ウエ
ルにＡｓまたはＰをイオン打込みして高不純物濃度のｎ
+型半導体領域（ソース、ドレイン）を形成し、ｎ型ウ
エルにＢをイオン打込みして高不純物濃度のｐ+型半導
体領域（ソース、ドレイン）を形成する。ここまでの工
程により、周辺回路部のｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴが略完成する。
ＶＤ法で膜厚７０ｎｍ程度の酸化シリコン膜２１を堆積
することにより、ゲート電極７（ワード線ＷＬ）のスペ
ースに酸化シリコン膜２１を埋め込む。酸化シリコン膜
２１は、周辺回路部のＭＩＳＦＥＴ（ｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）をＬＤＤ(l
ightly Doped Drain)構造にするために使用される。す
なわち、図示は省略するが、上記酸化シリコン膜２１を
堆積した後、記憶部の基板１上をフォトレジスト膜で覆
い、周辺回路部の酸化シリコン膜２１を異方的にエッチ
ングすることにより、周辺回路部のゲート電極の側壁に
側壁絶縁膜を形成する。その後、周辺回路部のｐ型ウエ
ルにＡｓまたはＰをイオン打込みして高不純物濃度のｎ
+型半導体領域（ソース、ドレイン）を形成し、ｎ型ウ
エルにＢをイオン打込みして高不純物濃度のｐ+型半導
体領域（ソース、ドレイン）を形成する。ここまでの工
程により、周辺回路部のｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴが略完成する。
【００３４】次に、図１４に示すように、基板１上にＣ
ＶＤ法で膜厚６００ｎｍ程度の厚い酸化シリコン膜２２
を堆積した後、この酸化シリコン膜２２を化学機械研磨
法で研磨、平坦化することにより、酸化シリコン膜２２
の表面の高さを記憶部と図示しない周辺回路部とで均一
にする。このとき、キャップ絶縁膜９の一部を構成する
窒化シリコン膜を研磨のストッパに用い、酸化シリコン
膜２２の表面の高さをキャップ絶縁膜９の上面まで後退
させてもよい。
ＶＤ法で膜厚６００ｎｍ程度の厚い酸化シリコン膜２２
を堆積した後、この酸化シリコン膜２２を化学機械研磨
法で研磨、平坦化することにより、酸化シリコン膜２２
の表面の高さを記憶部と図示しない周辺回路部とで均一
にする。このとき、キャップ絶縁膜９の一部を構成する
窒化シリコン膜を研磨のストッパに用い、酸化シリコン
膜２２の表面の高さをキャップ絶縁膜９の上面まで後退
させてもよい。
【００３５】次に、図１５および図１６に示すように、
酸化シリコン膜２２の上部にＣＶＤ法で膜厚１０ｎｍ程
度の薄い酸化シリコン膜２３を堆積し、続いて酸化シリ
コン膜２３の上部にＣＶＤ法で膜厚７０ｎｍ程度の多結
晶シリコン膜２４Ａを堆積した後、多結晶シリコン膜２
４Ａの上部に膜厚６０ｎｍ程度の反射防止膜２５および
膜厚４００ｎｍ程度のフォトレジスト膜２６をスピン塗
布する。酸化シリコン膜２３は、化学機械研磨法で研磨
されたときに生じた下層の酸化シリコン膜２２の表面の
微細な傷を補修するために堆積する。
酸化シリコン膜２２の上部にＣＶＤ法で膜厚１０ｎｍ程
度の薄い酸化シリコン膜２３を堆積し、続いて酸化シリ
コン膜２３の上部にＣＶＤ法で膜厚７０ｎｍ程度の多結
晶シリコン膜２４Ａを堆積した後、多結晶シリコン膜２
４Ａの上部に膜厚６０ｎｍ程度の反射防止膜２５および
膜厚４００ｎｍ程度のフォトレジスト膜２６をスピン塗
布する。酸化シリコン膜２３は、化学機械研磨法で研磨
されたときに生じた下層の酸化シリコン膜２２の表面の
微細な傷を補修するために堆積する。
【００３６】次に、図１７および図１８に示すように、
フォトレジスト膜２６をマスクにして反射防止膜２５お
よび多結晶シリコン膜２４Ａのそれぞれの一部をドライ
エッチングすることにより、耐エッチングマスク２４を
形成する。図１９は、多結晶シリコン膜２４Ａによって
構成された上記耐エッチングマスク２４のパターン（グ
レイの着色を施した部分）を示す平面図である。図示の
ように、耐エッチングマスク２４は、記憶部を横切って
アクティブ領域Ｌの長辺方向に延在する細長いスリット
状または溝状の開孔部２７を有している。ゲート電極７
のスペースにコンタクトホール（開孔部）１２、１３を
形成するための耐エッチングマスク２４にこのようなス
リット状（溝状）の開孔部２７を設けた理由については
後述する。
フォトレジスト膜２６をマスクにして反射防止膜２５お
よび多結晶シリコン膜２４Ａのそれぞれの一部をドライ
エッチングすることにより、耐エッチングマスク２４を
形成する。図１９は、多結晶シリコン膜２４Ａによって
構成された上記耐エッチングマスク２４のパターン（グ
レイの着色を施した部分）を示す平面図である。図示の
ように、耐エッチングマスク２４は、記憶部を横切って
アクティブ領域Ｌの長辺方向に延在する細長いスリット
状または溝状の開孔部２７を有している。ゲート電極７
のスペースにコンタクトホール（開孔部）１２、１３を
形成するための耐エッチングマスク２４にこのようなス
リット状（溝状）の開孔部２７を設けた理由については
後述する。
【００３７】次に、フォトレジスト膜２６および反射防
止膜２５を除去した後、図２０および図２１に示すよう
に、耐エッチングマスク２４をマスクにして開孔部２７
内の酸化シリコン膜２１、２２、２３をドライエッチン
グすることにより、ｎ型半導体領域（ソース、ドレイン
領域）８の上部、すなわちゲート電極７のスペースにコ
ンタクトホール（開孔部）１２、１３を形成する。コン
タクトホール１２、１３の一方（コンタクトホール１
２）は、ｎ型半導体領域（ソース、ドレイン領域）８の
一方とビット線ＢＬとを接続するために使用され、他方
（コンタクトホール１３）は、ｎ型半導体領域（ソー
ス、ドレイン領域）８の他方と情報蓄積用容量素子Ｃの
下部電極４１とを接続するために使用される。
止膜２５を除去した後、図２０および図２１に示すよう
に、耐エッチングマスク２４をマスクにして開孔部２７
内の酸化シリコン膜２１、２２、２３をドライエッチン
グすることにより、ｎ型半導体領域（ソース、ドレイン
領域）８の上部、すなわちゲート電極７のスペースにコ
ンタクトホール（開孔部）１２、１３を形成する。コン
タクトホール１２、１３の一方（コンタクトホール１
２）は、ｎ型半導体領域（ソース、ドレイン領域）８の
一方とビット線ＢＬとを接続するために使用され、他方
（コンタクトホール１３）は、ｎ型半導体領域（ソー
ス、ドレイン領域）８の他方と情報蓄積用容量素子Ｃの
下部電極４１とを接続するために使用される。
【００３８】上記酸化シリコン膜２１、２２、２３のド
ライエッチングは、窒化シリコン膜１０Ａおよびキャッ
プ絶縁膜９の一部を構成する窒化シリコン膜をエッチン
グストッパにして行う。これにより、酸化シリコン膜２
１、２２、２３をドライエッチングする際に素子分離溝
４の内部の酸化シリコン膜５が削られる不具合を防止す
ることができると共に、キャップ絶縁膜９が削られてゲ
ート電極７（ワード線ＷＬ）の上面が露出する不具合を
防止することができる。また、ここまでの工程により、
ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜
１０Ａによって構成される側壁絶縁膜１０が形成され
る。
ライエッチングは、窒化シリコン膜１０Ａおよびキャッ
プ絶縁膜９の一部を構成する窒化シリコン膜をエッチン
グストッパにして行う。これにより、酸化シリコン膜２
１、２２、２３をドライエッチングする際に素子分離溝
４の内部の酸化シリコン膜５が削られる不具合を防止す
ることができると共に、キャップ絶縁膜９が削られてゲ
ート電極７（ワード線ＷＬ）の上面が露出する不具合を
防止することができる。また、ここまでの工程により、
ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜
１０Ａによって構成される側壁絶縁膜１０が形成され
る。
【００３９】次に、図２２および図２３に示すように、
基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン
膜１１Ａを堆積した後、図２４に示すように、酸化シリ
コン膜１１Ａを異方的にエッチングすることにより、ゲ
ート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎｍ程度
の酸化シリコン膜１１Ａによって構成される側壁絶縁膜
１１を形成する。このとき、図２５に示すように、スリ
ット状（溝状）の開孔部２７の延在方向に沿った酸化シ
リコン膜２２、２１の側壁にも、酸化シリコン膜１１Ａ
によって構成される側壁絶縁膜１１が形成される。
基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン
膜１１Ａを堆積した後、図２４に示すように、酸化シリ
コン膜１１Ａを異方的にエッチングすることにより、ゲ
ート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎｍ程度
の酸化シリコン膜１１Ａによって構成される側壁絶縁膜
１１を形成する。このとき、図２５に示すように、スリ
ット状（溝状）の開孔部２７の延在方向に沿った酸化シ
リコン膜２２、２１の側壁にも、酸化シリコン膜１１Ａ
によって構成される側壁絶縁膜１１が形成される。
【００４０】上記酸化シリコン膜１１Ａの異方性エッチ
ングは、前述した酸化シリコン膜２１、２２、２３のド
ライエッチングと同様、窒化シリコン膜１０Ａおよびキ
ャップ絶縁膜９の一部である窒化シリコン膜をエッチン
グストッパにして行う。これにより、ゲート電極７の側
壁に形成される側壁絶縁膜１１の高さがキャップ絶縁膜
９の上面よりも低くなる（図２４）。このとき側壁絶縁
膜１１に対して施される異方性エッチングのエッチング
量は、後にキャップ絶縁膜９の窒化シリコン膜をストッ
パにして行われる化学機械研磨によるキャップ絶縁膜９
の膜減りを考慮しても、側壁絶縁膜１１の上端がキャッ
プ絶縁膜９の上面よりも確実に低くなるように、側壁絶
縁膜１１の上端とキャップ絶縁膜９の上面との高さの差
を確保しておくことが望ましい。一方、酸化シリコン膜
２２、２１の側壁に形成される側壁絶縁膜１１は、ゲー
ト電極７の側壁に形成される側壁絶縁膜１１よりも上端
部の位置が高くなる（図２５）。
ングは、前述した酸化シリコン膜２１、２２、２３のド
ライエッチングと同様、窒化シリコン膜１０Ａおよびキ
ャップ絶縁膜９の一部である窒化シリコン膜をエッチン
グストッパにして行う。これにより、ゲート電極７の側
壁に形成される側壁絶縁膜１１の高さがキャップ絶縁膜
９の上面よりも低くなる（図２４）。このとき側壁絶縁
膜１１に対して施される異方性エッチングのエッチング
量は、後にキャップ絶縁膜９の窒化シリコン膜をストッ
パにして行われる化学機械研磨によるキャップ絶縁膜９
の膜減りを考慮しても、側壁絶縁膜１１の上端がキャッ
プ絶縁膜９の上面よりも確実に低くなるように、側壁絶
縁膜１１の上端とキャップ絶縁膜９の上面との高さの差
を確保しておくことが望ましい。一方、酸化シリコン膜
２２、２１の側壁に形成される側壁絶縁膜１１は、ゲー
ト電極７の側壁に形成される側壁絶縁膜１１よりも上端
部の位置が高くなる（図２５）。
【００４１】ここまでの工程により、ゲート電極７の側
壁には、薄い膜厚の窒化シリコン膜（１０Ａ）とそれよ
りも厚い膜厚の酸化シリコン膜（１１Ａ）とによって構
成される２層の側壁絶縁膜１０、１１が形成される。ま
た、酸化シリコン膜（１１Ａ）によって構成される側壁
絶縁膜１１は、ゲート電極７の側壁における高さがキャ
ップ絶縁膜９の上面よりも低いため、ゲート電極７のス
ペースに形成されたコンタクトホール１２、１３のゲー
ト長方向に沿った断面は、図２４に示すように、上部の
径（ａ）が底部の径（ｂ）よりも大きくなる（ａ＞
ｂ）。
壁には、薄い膜厚の窒化シリコン膜（１０Ａ）とそれよ
りも厚い膜厚の酸化シリコン膜（１１Ａ）とによって構
成される２層の側壁絶縁膜１０、１１が形成される。ま
た、酸化シリコン膜（１１Ａ）によって構成される側壁
絶縁膜１１は、ゲート電極７の側壁における高さがキャ
ップ絶縁膜９の上面よりも低いため、ゲート電極７のス
ペースに形成されたコンタクトホール１２、１３のゲー
ト長方向に沿った断面は、図２４に示すように、上部の
径（ａ）が底部の径（ｂ）よりも大きくなる（ａ＞
ｂ）。
【００４２】次に、図２６および図２７に示すように、
コンタクトホール１２、１３の底部に残った薄い膜厚の
窒化シリコン膜１０Ａをドライエッチングで除去してｎ
型半導体領域（ソース、ドレイン領域）８の表面を露出
させた後、このドライエッチングでダメージを受けたｎ
型半導体領域（ソース、ドレイン領域）８の表面を薄く
ドライエッチングする。
コンタクトホール１２、１３の底部に残った薄い膜厚の
窒化シリコン膜１０Ａをドライエッチングで除去してｎ
型半導体領域（ソース、ドレイン領域）８の表面を露出
させた後、このドライエッチングでダメージを受けたｎ
型半導体領域（ソース、ドレイン領域）８の表面を薄く
ドライエッチングする。
【００４３】次に、図２８および図２９に示すように、
例えばＰをドープした膜厚１００ｎｍ程度のｎ型多結晶
シリコン膜１４ＡをＣＶＤ法で堆積することにより、コ
ンタクトホール１２、１３の内部にｎ型多結晶シリコン
膜１４Ａを埋め込む。なお、図示しない周辺回路領域に
コンタクトホール１２、１３よりも径の大きいコンタク
トホールがある場合は、コンタクトホール内部のｎ型多
結晶シリコン膜１４Ａの膜厚が不足し、次の工程でｎ型
多結晶シリコン膜１４Ａを研磨したときに周辺回路領域
のコンタクトホールの底部の基板１が削れる虞れがある
ので、ｎ型多結晶シリコン膜１４Ａの上部に例えばＣＶ
Ｄ法で膜厚２００ｎｍ程度の酸化シリコン膜をさらに堆
積しておいてもよい。
例えばＰをドープした膜厚１００ｎｍ程度のｎ型多結晶
シリコン膜１４ＡをＣＶＤ法で堆積することにより、コ
ンタクトホール１２、１３の内部にｎ型多結晶シリコン
膜１４Ａを埋め込む。なお、図示しない周辺回路領域に
コンタクトホール１２、１３よりも径の大きいコンタク
トホールがある場合は、コンタクトホール内部のｎ型多
結晶シリコン膜１４Ａの膜厚が不足し、次の工程でｎ型
多結晶シリコン膜１４Ａを研磨したときに周辺回路領域
のコンタクトホールの底部の基板１が削れる虞れがある
ので、ｎ型多結晶シリコン膜１４Ａの上部に例えばＣＶ
Ｄ法で膜厚２００ｎｍ程度の酸化シリコン膜をさらに堆
積しておいてもよい。
【００４４】次に、図３０および図３１に示すように、
ｎ型多結晶シリコン膜１４Ａ、多結晶シリコンからなる
耐エッチングマスク２４およびその下層の酸化シリコン
膜２１、２２、２３を化学機械研磨法で研磨することに
より、コンタクトホール１２、１３の外部のｎ型多結晶
シリコン膜１４Ａを除去し、コンタクトホール１２、１
３の内部にｎ型多結晶シリコン膜１４Ａによって構成さ
れるプラグ１４を形成する。この化学機械研磨は、キャ
ップ絶縁膜９の一部である窒化シリコン膜をストッパに
して行う。
ｎ型多結晶シリコン膜１４Ａ、多結晶シリコンからなる
耐エッチングマスク２４およびその下層の酸化シリコン
膜２１、２２、２３を化学機械研磨法で研磨することに
より、コンタクトホール１２、１３の外部のｎ型多結晶
シリコン膜１４Ａを除去し、コンタクトホール１２、１
３の内部にｎ型多結晶シリコン膜１４Ａによって構成さ
れるプラグ１４を形成する。この化学機械研磨は、キャ
ップ絶縁膜９の一部である窒化シリコン膜をストッパに
して行う。
【００４５】このように、本実施形態では、まずアクテ
ィブ領域Ｌの長辺方向に延在するスリット状（溝状）の
開孔部２７を有する耐エッチングマスク２４を使って酸
化シリコン膜２１、２２、２３をドライエッチングする
ことにより、ゲート電極７のスペースにコンタクトホー
ル（開孔部）１２、１３を形成する。次に、コンタクト
ホール１２、１３の壁面を構成するゲート電極７の側壁
および酸化シリコン膜２２、２１の側壁に酸化シリコン
膜１１Ａによって構成される側壁絶縁膜１１を形成した
後、コンタクトホール１２、１３の内部にプラグ１４を
形成する。
ィブ領域Ｌの長辺方向に延在するスリット状（溝状）の
開孔部２７を有する耐エッチングマスク２４を使って酸
化シリコン膜２１、２２、２３をドライエッチングする
ことにより、ゲート電極７のスペースにコンタクトホー
ル（開孔部）１２、１３を形成する。次に、コンタクト
ホール１２、１３の壁面を構成するゲート電極７の側壁
および酸化シリコン膜２２、２１の側壁に酸化シリコン
膜１１Ａによって構成される側壁絶縁膜１１を形成した
後、コンタクトホール１２、１３の内部にプラグ１４を
形成する。
【００４６】また、本実施形態では、キャップ絶縁膜９
の一部を窒化シリコン膜で構成する積層構造とすること
により、前記ｎ型多結晶シリコン膜１４Ａに化学機械研
磨を施す際に前記窒化シリコン膜をストッパとして使用
することができ、キャップ絶縁膜９の膜厚の制御が容易
になる。
の一部を窒化シリコン膜で構成する積層構造とすること
により、前記ｎ型多結晶シリコン膜１４Ａに化学機械研
磨を施す際に前記窒化シリコン膜をストッパとして使用
することができ、キャップ絶縁膜９の膜厚の制御が容易
になる。
【００４７】さらに、本実施形態のキャップ絶縁膜９
は、前記化学機械研磨の際にストッパとして使用される
窒化シリコン膜の下層に酸化シリコン膜を設けた積層構
造となっているので、前記ゲート電極７の加工の際に対
レジスト選択比や対タングステン選択比の観点からは好
ましくない窒化シリコン膜の膜厚を抑えつつ、化学機械
研磨終了時点でのキャップ絶縁膜９の膜厚を確保するこ
とができる。
は、前記化学機械研磨の際にストッパとして使用される
窒化シリコン膜の下層に酸化シリコン膜を設けた積層構
造となっているので、前記ゲート電極７の加工の際に対
レジスト選択比や対タングステン選択比の観点からは好
ましくない窒化シリコン膜の膜厚を抑えつつ、化学機械
研磨終了時点でのキャップ絶縁膜９の膜厚を確保するこ
とができる。
【００４８】図３２（ａ）は、上記したスリット状（溝
状）の開孔部２７を有する耐エッチングマスク２４を使
って形成したコンタクトホール１２の概略平面図であ
る。このコンタクトホール１２の側壁には酸化シリコン
膜によって構成される側壁絶縁膜１１が形成されるの
で、この側壁絶縁膜１１の内側の領域（グレイの着色を
施した領域）がコンタクトホール１２の底部に露出した
ｎ型半導体領域８とプラグ１４とが接触する領域にな
る。
状）の開孔部２７を有する耐エッチングマスク２４を使
って形成したコンタクトホール１２の概略平面図であ
る。このコンタクトホール１２の側壁には酸化シリコン
膜によって構成される側壁絶縁膜１１が形成されるの
で、この側壁絶縁膜１１の内側の領域（グレイの着色を
施した領域）がコンタクトホール１２の底部に露出した
ｎ型半導体領域８とプラグ１４とが接触する領域にな
る。
【００４９】一方、図３２（ｂ）は、コンタクトホール
開孔領域に穴状の開孔部３０を有する耐エッチングマス
クを使って形成したコンタクトホール１２の概略平面図
である。この場合もコンタクトホール１２の側壁に側壁
絶縁膜１１が形成されるので、この側壁絶縁膜１１の内
側の領域（グレイの着色を施した領域））がコンタクト
ホール１２の底部に露出したｎ型半導体領域８とプラグ
１４とが接触する領域になる。ところが、このような穴
状の開孔部３０を有する耐エッチングマスクを使って形
成したコンタクトホール１２は、フォトマスクの合わせ
ずれによって開孔部３０の位置がアクティブ領域Ｌの長
辺方向にずれた場合、図３２（ｃ）に示すように、ｎ型
半導体領域８とプラグ１４とが接触する領域が小さくな
る。これに対し、アクティブ領域Ｌの長辺方向に延在す
るスリット状（溝状）の開孔部２７を有する耐エッチン
グマスクを使って形成したコンタクトホール１２の場合
は、フォトマスクの合わせずれによって開孔部２７の位
置がアクティブ領域Ｌの長辺方向にずれた場合でも、ｎ
型半導体領域８とプラグ１４とが接触する領域が小さく
なることはない。すなわち、スリット状（溝状）の開孔
部２７を有する耐エッチングマスクを使ってコンタクト
ホール１２を形成する本実施形態によれば、コンタクト
ホール１２に埋め込んだプラグ１４とｎ型半導体領域８
との接触面積を最大限に確保することができるので、プ
ラグ１４とｎ型半導体領域８との間の接触抵抗の増大を
抑制することができる。
開孔領域に穴状の開孔部３０を有する耐エッチングマス
クを使って形成したコンタクトホール１２の概略平面図
である。この場合もコンタクトホール１２の側壁に側壁
絶縁膜１１が形成されるので、この側壁絶縁膜１１の内
側の領域（グレイの着色を施した領域））がコンタクト
ホール１２の底部に露出したｎ型半導体領域８とプラグ
１４とが接触する領域になる。ところが、このような穴
状の開孔部３０を有する耐エッチングマスクを使って形
成したコンタクトホール１２は、フォトマスクの合わせ
ずれによって開孔部３０の位置がアクティブ領域Ｌの長
辺方向にずれた場合、図３２（ｃ）に示すように、ｎ型
半導体領域８とプラグ１４とが接触する領域が小さくな
る。これに対し、アクティブ領域Ｌの長辺方向に延在す
るスリット状（溝状）の開孔部２７を有する耐エッチン
グマスクを使って形成したコンタクトホール１２の場合
は、フォトマスクの合わせずれによって開孔部２７の位
置がアクティブ領域Ｌの長辺方向にずれた場合でも、ｎ
型半導体領域８とプラグ１４とが接触する領域が小さく
なることはない。すなわち、スリット状（溝状）の開孔
部２７を有する耐エッチングマスクを使ってコンタクト
ホール１２を形成する本実施形態によれば、コンタクト
ホール１２に埋め込んだプラグ１４とｎ型半導体領域８
との接触面積を最大限に確保することができるので、プ
ラグ１４とｎ型半導体領域８との間の接触抵抗の増大を
抑制することができる。
【００５０】耐エッチングマスクに形成された開孔部の
形状によるプラグ１４とｎ型半導体領域８とのコンタク
ト面積の差は、従来のセルフアライン・コンタクト（Ｓ
ＡＣ）技術で行われているように、ゲート電極の側壁に
側壁絶縁膜を形成した後、ゲート電極のスペースにコン
タクトホールを形成する場合と、本実施形態のように、
ゲート電極のスペースにコンタクトホールを形成した
後、ゲート電極の側壁に側壁絶縁膜を形成する場合とで
異なってくる。
形状によるプラグ１４とｎ型半導体領域８とのコンタク
ト面積の差は、従来のセルフアライン・コンタクト（Ｓ
ＡＣ）技術で行われているように、ゲート電極の側壁に
側壁絶縁膜を形成した後、ゲート電極のスペースにコン
タクトホールを形成する場合と、本実施形態のように、
ゲート電極のスペースにコンタクトホールを形成した
後、ゲート電極の側壁に側壁絶縁膜を形成する場合とで
異なってくる。
【００５１】図３３（ａ）は、ゲート電極の側壁に側壁
絶縁膜を形成した後、ゲート電極のスペースにコンタク
トホールを形成した場合における、スリット状（溝状）
の開孔部２７の幅および穴状の開孔部３０の径と上記コ
ンタクト面積との関係を示すグラフである。図示のよう
に、この場合は、開孔部の形状による接触面積の差は小
さい。一方、図３３（ｂ）は、ゲート電極のスペースに
コンタクトホールを形成した後、ゲート電極の側壁に側
壁絶縁膜を形成した場合における、スリット状（溝状）
の開孔部２７の幅および穴状の開孔部３０の径と上記接
触面積との関係を示すグラフである。図示のように、こ
の場合は、開孔部の形状による接触面積の差が顕在化
し、しかも加工寸法の微細化が進むほど接触面積の差が
大きくなる。
絶縁膜を形成した後、ゲート電極のスペースにコンタク
トホールを形成した場合における、スリット状（溝状）
の開孔部２７の幅および穴状の開孔部３０の径と上記コ
ンタクト面積との関係を示すグラフである。図示のよう
に、この場合は、開孔部の形状による接触面積の差は小
さい。一方、図３３（ｂ）は、ゲート電極のスペースに
コンタクトホールを形成した後、ゲート電極の側壁に側
壁絶縁膜を形成した場合における、スリット状（溝状）
の開孔部２７の幅および穴状の開孔部３０の径と上記接
触面積との関係を示すグラフである。図示のように、こ
の場合は、開孔部の形状による接触面積の差が顕在化
し、しかも加工寸法の微細化が進むほど接触面積の差が
大きくなる。
【００５２】次に、図３４〜図３６に示すように、基板
１上にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜
３１を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしてコンタクトホール１２の上部の酸化シリコン
膜３１をドライエッチングすることにより、後に形成さ
れるビット線ＢＬとコンタクトホール１２とを接続する
ためのスルーホール３２を形成する。このとき、図示し
ない周辺回路領域にも、第１層目の配線と素子とを接続
するためのコンタクトホールを形成する。なお、コンタ
クトホール１２の上部の酸化シリコン膜３１をドライエ
ッチングする際にコンタクトホール１２に埋め込んだプ
ラグ１４が削られるのを防ぐ対策として、酸化シリコン
膜３１の下層に膜厚１０ｎｍ程度の窒化シリコン膜（図
示せず）を堆積し、この窒化シリコン膜をエッチングス
トッパにして酸化シリコン膜３１をドライエッチングし
た後、窒化シリコン膜をエッチングしてもよい。
１上にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜
３１を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしてコンタクトホール１２の上部の酸化シリコン
膜３１をドライエッチングすることにより、後に形成さ
れるビット線ＢＬとコンタクトホール１２とを接続する
ためのスルーホール３２を形成する。このとき、図示し
ない周辺回路領域にも、第１層目の配線と素子とを接続
するためのコンタクトホールを形成する。なお、コンタ
クトホール１２の上部の酸化シリコン膜３１をドライエ
ッチングする際にコンタクトホール１２に埋め込んだプ
ラグ１４が削られるのを防ぐ対策として、酸化シリコン
膜３１の下層に膜厚１０ｎｍ程度の窒化シリコン膜（図
示せず）を堆積し、この窒化シリコン膜をエッチングス
トッパにして酸化シリコン膜３１をドライエッチングし
た後、窒化シリコン膜をエッチングしてもよい。
【００５３】次に、スルーホール３２の内部にプラグ３
３を形成する。プラグ３３を形成するには、例えばＣＶ
Ｄ法で酸化シリコン膜３１の上部にＴｉＮなどからなる
バリアメタル膜を堆積し、続いてバリアメタル膜の上部
にＣＶＤ法でＷ膜を堆積することによってスルーホール
３２の内部にこれらの膜を埋め込んだ後、スルーホール
３２の外部のこれらの膜を化学機械研磨法で除去する。
このとき、図示しない周辺回路領域のコンタクトホール
の内部にもプラグ３３を形成する。
３を形成する。プラグ３３を形成するには、例えばＣＶ
Ｄ法で酸化シリコン膜３１の上部にＴｉＮなどからなる
バリアメタル膜を堆積し、続いてバリアメタル膜の上部
にＣＶＤ法でＷ膜を堆積することによってスルーホール
３２の内部にこれらの膜を埋め込んだ後、スルーホール
３２の外部のこれらの膜を化学機械研磨法で除去する。
このとき、図示しない周辺回路領域のコンタクトホール
の内部にもプラグ３３を形成する。
【００５４】次に、図３７〜図３９に示すように、酸化
シリコン膜３１の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、例えば酸化シリコン膜３１の
上部にスパッタリング法で膜厚１０ｎｍ程度のＴｉＮ膜
（またはＷＮ膜）および膜厚５０ｎｍ程度のＷ膜を堆積
した後、フォトレジスト膜をマスクにしてこれらの膜を
ドライエッチングする。ビット線ＢＬは、スルーホール
３２の内部に埋め込まれたプラグ３３およびコンタクト
ホール１２の内部に埋め込まれたプラグ１４を介してメ
モリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソ
ース、ドレイン領域）８の一方と電気的に接続される。
なお、ビット線ＢＬは、例えば特願平１１−１１５８７
１号に記載されているようなダマシン(Damascene)法に
よって形成することもできる。
シリコン膜３１の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、例えば酸化シリコン膜３１の
上部にスパッタリング法で膜厚１０ｎｍ程度のＴｉＮ膜
（またはＷＮ膜）および膜厚５０ｎｍ程度のＷ膜を堆積
した後、フォトレジスト膜をマスクにしてこれらの膜を
ドライエッチングする。ビット線ＢＬは、スルーホール
３２の内部に埋め込まれたプラグ３３およびコンタクト
ホール１２の内部に埋め込まれたプラグ１４を介してメ
モリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソ
ース、ドレイン領域）８の一方と電気的に接続される。
なお、ビット線ＢＬは、例えば特願平１１−１１５８７
１号に記載されているようなダマシン(Damascene)法に
よって形成することもできる。
【００５５】このように、本実施形態のＤＲＡＭは、メ
モリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７の側壁
に窒化シリコン膜によって構成される側壁絶縁膜１０と
酸化シリコン膜によって構成される側壁絶縁膜１１とを
形成し、これらの側壁絶縁膜１０、１１によって周囲を
囲まれたゲート電極７のスペース（コンタクトホール１
２、１３）にプラグ１４を埋め込む。これにより、酸化
シリコン膜よりも比誘電率が大きい窒化シリコン膜だけ
で側壁絶縁膜を構成する従来のセルフアライン・コンタ
クト（ＳＡＣ）技術に比べて側壁絶縁膜の実効的な比誘
電率を小さくすることができるため、ビット線容量の主
要な成分である対ワード線容量成分を小さくすることが
できる。
モリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７の側壁
に窒化シリコン膜によって構成される側壁絶縁膜１０と
酸化シリコン膜によって構成される側壁絶縁膜１１とを
形成し、これらの側壁絶縁膜１０、１１によって周囲を
囲まれたゲート電極７のスペース（コンタクトホール１
２、１３）にプラグ１４を埋め込む。これにより、酸化
シリコン膜よりも比誘電率が大きい窒化シリコン膜だけ
で側壁絶縁膜を構成する従来のセルフアライン・コンタ
クト（ＳＡＣ）技術に比べて側壁絶縁膜の実効的な比誘
電率を小さくすることができるため、ビット線容量の主
要な成分である対ワード線容量成分を小さくすることが
できる。
【００５６】また、本実施形態のＤＲＡＭは、ゲート電
極７の上部のキャップ絶縁膜９を酸化シリコン膜と窒化
シリコン膜との積層膜で構成する。これにより、酸化シ
リコン膜よりも比誘電率が大きい窒化シリコン膜だけで
キャップ絶縁膜を構成する従来のセルフアライン・コン
タクト（ＳＡＣ）技術に比べてキャップ絶縁膜の実効的
な比誘電率を小さくすることができるため、対ワード線
容量成分をさらに小さくすることができる。
極７の上部のキャップ絶縁膜９を酸化シリコン膜と窒化
シリコン膜との積層膜で構成する。これにより、酸化シ
リコン膜よりも比誘電率が大きい窒化シリコン膜だけで
キャップ絶縁膜を構成する従来のセルフアライン・コン
タクト（ＳＡＣ）技術に比べてキャップ絶縁膜の実効的
な比誘電率を小さくすることができるため、対ワード線
容量成分をさらに小さくすることができる。
【００５７】次に、図４０に示すように、ビット線ＢＬ
の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン
膜３４を堆積した後、その表面を化学機械研磨法で平坦
化する。次に、酸化シリコン膜３４の上部にＣＶＤ法で
膜厚５０ｎｍ程度の窒化シリコン膜３５を堆積した後、
窒化シリコン膜３５および酸化シリコン膜３５、３１を
ドライエッチングすることによって、前記プラグ１４が
埋め込まれたコンタクトホール１３の上部にスルーホー
ル３６を形成する。
の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン
膜３４を堆積した後、その表面を化学機械研磨法で平坦
化する。次に、酸化シリコン膜３４の上部にＣＶＤ法で
膜厚５０ｎｍ程度の窒化シリコン膜３５を堆積した後、
窒化シリコン膜３５および酸化シリコン膜３５、３１を
ドライエッチングすることによって、前記プラグ１４が
埋め込まれたコンタクトホール１３の上部にスルーホー
ル３６を形成する。
【００５８】次に、スルーホール３６の内部にプラグ３
７を形成し、さらにプラグ３７の表面にバリアメタル膜
３８を形成する。プラグ３７およびバリアメタル膜３８
を形成するには、例えば窒化シリコン膜３５の上部にＰ
をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積す
ることによってスルーホール３６の内部にｎ型多結晶シ
リコン膜を埋め込んだ後、スルーホール３６の外部のｎ
型多結晶シリコン膜をドライエッチングで除去する。こ
のとき、スルーホール３６の内部のｎ型多結晶シリコン
膜をオーバーエッチングし、プラグ３７の表面を窒化シ
リコン膜３５の表面よりも下方に後退させることによっ
て、プラグ３７の上部にバリアメタル膜３８を埋め込む
ためのスペースを確保する。次に、窒化シリコン膜３５
の上部にスパッタリング法でＴｉＮ膜を堆積することに
より、スルーホール３６内のプラグ３７の上部にＴａＮ
（窒化タンタル）膜を埋め込んだ後、スルーホール３６
の外部のＴａＮ膜を化学機械研磨法で除去する。
７を形成し、さらにプラグ３７の表面にバリアメタル膜
３８を形成する。プラグ３７およびバリアメタル膜３８
を形成するには、例えば窒化シリコン膜３５の上部にＰ
をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積す
ることによってスルーホール３６の内部にｎ型多結晶シ
リコン膜を埋め込んだ後、スルーホール３６の外部のｎ
型多結晶シリコン膜をドライエッチングで除去する。こ
のとき、スルーホール３６の内部のｎ型多結晶シリコン
膜をオーバーエッチングし、プラグ３７の表面を窒化シ
リコン膜３５の表面よりも下方に後退させることによっ
て、プラグ３７の上部にバリアメタル膜３８を埋め込む
ためのスペースを確保する。次に、窒化シリコン膜３５
の上部にスパッタリング法でＴｉＮ膜を堆積することに
より、スルーホール３６内のプラグ３７の上部にＴａＮ
（窒化タンタル）膜を埋め込んだ後、スルーホール３６
の外部のＴａＮ膜を化学機械研磨法で除去する。
【００５９】後の工程でスルーホール３６の上部に形成
する情報蓄積用容量素子Ｃの下部電極とプラグ３７との
間に介在する上記バリアメタル膜３８は、情報蓄積容量
素子Ｃの容量絶縁膜形成工程で行われる高温熱処理の際
に、下部電極を構成するＲｕ膜とプラグ３７を構成する
多結晶シリコン膜との界面で所望しない反応が生じるの
を抑制するために形成する。
する情報蓄積用容量素子Ｃの下部電極とプラグ３７との
間に介在する上記バリアメタル膜３８は、情報蓄積容量
素子Ｃの容量絶縁膜形成工程で行われる高温熱処理の際
に、下部電極を構成するＲｕ膜とプラグ３７を構成する
多結晶シリコン膜との界面で所望しない反応が生じるの
を抑制するために形成する。
【００６０】前述したように、ゲート電極７の側壁に形
成された２層の側壁絶縁膜１０、１１のうち、外側の側
壁絶縁膜１１は、ゲート電極７の側壁における高さがキ
ャップ絶縁膜９の上面よりも低いため、ゲート長方向に
沿ったコンタクトホール１２、１３の断面は、上部の径
が底部の径よりも大きい（図２４参照）。すなわち、コ
ンタクトホール１２、１３の内部に埋め込まれたプラグ
１４の径は、コンタクトホール１２、１３の底部よりも
上部の方が大きい。
成された２層の側壁絶縁膜１０、１１のうち、外側の側
壁絶縁膜１１は、ゲート電極７の側壁における高さがキ
ャップ絶縁膜９の上面よりも低いため、ゲート長方向に
沿ったコンタクトホール１２、１３の断面は、上部の径
が底部の径よりも大きい（図２４参照）。すなわち、コ
ンタクトホール１２、１３の内部に埋め込まれたプラグ
１４の径は、コンタクトホール１２、１３の底部よりも
上部の方が大きい。
【００６１】これにより、コンタクトホール１３の上部
にスルーホール３６を形成した際、フォトマスクの合わ
せずれなどによってスルーホール３６の中心がコンタク
トホール１３の中心からずれたとしても、コンタクトホ
ール１３の表面積が大きいために、両者の接触面積を十
分に確保することができる。
にスルーホール３６を形成した際、フォトマスクの合わ
せずれなどによってスルーホール３６の中心がコンタク
トホール１３の中心からずれたとしても、コンタクトホ
ール１３の表面積が大きいために、両者の接触面積を十
分に確保することができる。
【００６２】その後、スルーホール３６の上部に下部電
極４１、容量絶縁膜４２および上部電極４３によって構
成される情報蓄積用容量素子Ｃを形成し、スルーホール
３６の内部に埋め込まれたプラグ３７およびコンタクト
ホール１３の内部に埋め込まれたプラグ１４を介して情
報蓄積用容量素子Ｃの下部電極４１とメモリセル選択用
ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン
領域）８の他方とを電気的に接続することにより、前記
図２に示すＤＲＡＭのメモリセルが完成する。
極４１、容量絶縁膜４２および上部電極４３によって構
成される情報蓄積用容量素子Ｃを形成し、スルーホール
３６の内部に埋め込まれたプラグ３７およびコンタクト
ホール１３の内部に埋め込まれたプラグ１４を介して情
報蓄積用容量素子Ｃの下部電極４１とメモリセル選択用
ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン
領域）８の他方とを電気的に接続することにより、前記
図２に示すＤＲＡＭのメモリセルが完成する。
【００６３】情報蓄積用容量素子Ｃを形成するには、例
えば図４１に示すように、窒化シリコン膜３５の上部に
ＣＶＤ法で膜厚１μｍ程度の厚い酸化シリコン膜３９を
堆積し、続いてフォトレジスト膜をマスクにして酸化シ
リコン膜３９ドライエッチングすることにより、スルー
ホール３６の上部に溝４０を形成する。酸化シリコン膜
３９のエッチングは、窒化シリコン膜３５をエッチング
ストッパにして行い、下層の酸化シリコン膜３４が削ら
れないようにする。
えば図４１に示すように、窒化シリコン膜３５の上部に
ＣＶＤ法で膜厚１μｍ程度の厚い酸化シリコン膜３９を
堆積し、続いてフォトレジスト膜をマスクにして酸化シ
リコン膜３９ドライエッチングすることにより、スルー
ホール３６の上部に溝４０を形成する。酸化シリコン膜
３９のエッチングは、窒化シリコン膜３５をエッチング
ストッパにして行い、下層の酸化シリコン膜３４が削ら
れないようにする。
【００６４】次に、フォトレジスト膜を除去した後、溝
４０の内部を含む酸化シリコン膜３９の上部にＣＶＤ法
で膜厚７０ｎｍ〜８０ｎｍ程度のＲｕ膜を堆積する。次
に、溝４０の内部のＲｕ膜が除去されるのを防ぐために
溝４０の内部にフォトレジスト膜を埋め込んだ後、この
フォトレジスト膜で覆われていない溝４０の外部のＲｕ
膜をドライエッチングによって除去し、溝４０の内部に
埋め込んだフォトレジスト膜をアッシングで除去するこ
とにより、溝４０の側壁および底面にＲｕ膜によって構
成される下部電極４１を形成する。
４０の内部を含む酸化シリコン膜３９の上部にＣＶＤ法
で膜厚７０ｎｍ〜８０ｎｍ程度のＲｕ膜を堆積する。次
に、溝４０の内部のＲｕ膜が除去されるのを防ぐために
溝４０の内部にフォトレジスト膜を埋め込んだ後、この
フォトレジスト膜で覆われていない溝４０の外部のＲｕ
膜をドライエッチングによって除去し、溝４０の内部に
埋め込んだフォトレジスト膜をアッシングで除去するこ
とにより、溝４０の側壁および底面にＲｕ膜によって構
成される下部電極４１を形成する。
【００６５】次に、下部電極４１が形成された溝４０の
内部を含む酸化シリコン膜３９上に容量絶縁膜４２を形
成する。容量絶縁膜４２は、例えばＣＶＤ法で堆積した
膜厚は２０ｎｍ程度のＢＳＴ膜によって構成する。容量
絶縁膜４２は、ＢＳＴ膜の他、例えばＢａＴｉＯ3（チ
タン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺ
Ｔ、ＰＬＴ、ＰＬＺＴなどのペロブスカイト型金属酸化
物からなる高（強）誘電体膜によって構成することもで
きる。次に、容量絶縁膜４２の上部に上部電極４３を形
成する。上部電極４３は、例えばＣＶＤ法またはスパッ
タリング法で堆積した膜厚２００ｎｍ程度のＲｕ膜によ
って構成する。ここまでの工程により、Ｒｕ膜によって
構成される下部電極４１、ＢＳＴ膜によって構成される
容量絶縁膜４２およびＲｕ膜によって構成される上部電
極４３からなる情報蓄積用容量素子Ｃが完成する。その
後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで
２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部
にパッシベーション膜を形成するがそれらの図示は省略
する。
内部を含む酸化シリコン膜３９上に容量絶縁膜４２を形
成する。容量絶縁膜４２は、例えばＣＶＤ法で堆積した
膜厚は２０ｎｍ程度のＢＳＴ膜によって構成する。容量
絶縁膜４２は、ＢＳＴ膜の他、例えばＢａＴｉＯ3（チ
タン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺ
Ｔ、ＰＬＴ、ＰＬＺＴなどのペロブスカイト型金属酸化
物からなる高（強）誘電体膜によって構成することもで
きる。次に、容量絶縁膜４２の上部に上部電極４３を形
成する。上部電極４３は、例えばＣＶＤ法またはスパッ
タリング法で堆積した膜厚２００ｎｍ程度のＲｕ膜によ
って構成する。ここまでの工程により、Ｒｕ膜によって
構成される下部電極４１、ＢＳＴ膜によって構成される
容量絶縁膜４２およびＲｕ膜によって構成される上部電
極４３からなる情報蓄積用容量素子Ｃが完成する。その
後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで
２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部
にパッシベーション膜を形成するがそれらの図示は省略
する。
【００６６】（実施の形態２）本実施形態のＤＲＡＭの
製造方法を図４２〜図４５を用いて工程順に説明する。
まず、図４２に示すように、前記実施の形態１と同様の
方法でメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、続
いてその上部に酸化シリコン膜２１〜２３を形成した
後、酸化シリコン膜２３の上部に耐エッチングマスク２
４を形成する。ここまでの工程は、前記実施の形態１の
図３〜図１８に示した工程と同じである。
製造方法を図４２〜図４５を用いて工程順に説明する。
まず、図４２に示すように、前記実施の形態１と同様の
方法でメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、続
いてその上部に酸化シリコン膜２１〜２３を形成した
後、酸化シリコン膜２３の上部に耐エッチングマスク２
４を形成する。ここまでの工程は、前記実施の形態１の
図３〜図１８に示した工程と同じである。
【００６７】次に、図４３に示すように、耐エッチング
マスク２４をマスクにして酸化シリコン膜２１、２２、
２３をドライエッチングすることにより、ゲート電極７
のスペースにコンタクトホール（開孔部）１２、１３を
形成する。このとき、本実施形態では、ｎ型半導体領域
（ソース、ドレイン領域）８の上部を覆っている窒化シ
リコン膜１０Ａもエッチングし、コンタクトホール（開
孔部）１２、１３の底部にｎ型半導体領域（ソース、ド
レイン領域）８の表面を露出させる。前記実施の形態１
と同様、ここまでの工程により、ゲート電極７（ワード
線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成さ
れる側壁絶縁膜１０が形成される。
マスク２４をマスクにして酸化シリコン膜２１、２２、
２３をドライエッチングすることにより、ゲート電極７
のスペースにコンタクトホール（開孔部）１２、１３を
形成する。このとき、本実施形態では、ｎ型半導体領域
（ソース、ドレイン領域）８の上部を覆っている窒化シ
リコン膜１０Ａもエッチングし、コンタクトホール（開
孔部）１２、１３の底部にｎ型半導体領域（ソース、ド
レイン領域）８の表面を露出させる。前記実施の形態１
と同様、ここまでの工程により、ゲート電極７（ワード
線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成さ
れる側壁絶縁膜１０が形成される。
【００６８】次に、上記ドライエッチングでダメージを
受けたｎ型半導体領域（ソース、ドレイン領域）８の表
面を薄くドライエッチングした後、図４４に示すよう
に、基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリ
コン膜１１Ａを堆積し、続いて図４５に示すように、酸
化シリコン膜１１Ａを異方的にエッチングすることによ
り、ゲート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎ
ｍ程度の酸化シリコン膜１１Ａによって構成される側壁
絶縁膜１１を形成する。その後の工程は、前記実施の形
態１と同じである。
受けたｎ型半導体領域（ソース、ドレイン領域）８の表
面を薄くドライエッチングした後、図４４に示すよう
に、基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリ
コン膜１１Ａを堆積し、続いて図４５に示すように、酸
化シリコン膜１１Ａを異方的にエッチングすることによ
り、ゲート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎ
ｍ程度の酸化シリコン膜１１Ａによって構成される側壁
絶縁膜１１を形成する。その後の工程は、前記実施の形
態１と同じである。
【００６９】このように、本実施形態の製造方法は、コ
ンタクトホール１２、１３の底部の窒化シリコン膜１０
Ａを除去した後、ゲート電極７（ワード線ＷＬ）の側壁
に側壁絶縁膜１１を形成するので、側壁絶縁膜１１の底
部には窒化シリコン膜１０Ａが残らない（図４５）。
ンタクトホール１２、１３の底部の窒化シリコン膜１０
Ａを除去した後、ゲート電極７（ワード線ＷＬ）の側壁
に側壁絶縁膜１１を形成するので、側壁絶縁膜１１の底
部には窒化シリコン膜１０Ａが残らない（図４５）。
【００７０】一方、ゲート電極７（ワード線ＷＬ）の側
壁に側壁絶縁膜１１を形成した後にコンタクトホール１
２、１３の底部の窒化シリコン膜１０Ａを除去する前記
実施の形態１の製造方法では、側壁絶縁膜１１の底部に
窒化シリコン膜１０Ａが残る（図２６）。このように、
ゲート電極７（ワード線ＷＬ）の側壁端部に窒化シリコ
ン膜１０Ａが残ると、この窒化シリコン膜１０Ａとその
下層のゲート絶縁膜６との界面が帯電し、メモリセルの
リーク電流を変動させる要因となる。
壁に側壁絶縁膜１１を形成した後にコンタクトホール１
２、１３の底部の窒化シリコン膜１０Ａを除去する前記
実施の形態１の製造方法では、側壁絶縁膜１１の底部に
窒化シリコン膜１０Ａが残る（図２６）。このように、
ゲート電極７（ワード線ＷＬ）の側壁端部に窒化シリコ
ン膜１０Ａが残ると、この窒化シリコン膜１０Ａとその
下層のゲート絶縁膜６との界面が帯電し、メモリセルの
リーク電流を変動させる要因となる。
【００７１】従って、ゲート電極７（ワード線ＷＬ）の
側壁端部に窒化シリコン膜１０Ａを残さない本実施形態
の製造方法によれば、上記した不具合を防止してメモリ
セルの特性変動を抑制することができる。
側壁端部に窒化シリコン膜１０Ａを残さない本実施形態
の製造方法によれば、上記した不具合を防止してメモリ
セルの特性変動を抑制することができる。
【００７２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００７４】本発明によれば、ビット線の容量を低減す
ることができる。これにより、情報蓄積用容量素子に蓄
積された電荷（情報）を読み出すときの信号電圧を大き
くすることができるので、信号のノイズマージンが大き
くなり、リフレッシュサイクルを延ばし、消費電力を低
減することができる。
ることができる。これにより、情報蓄積用容量素子に蓄
積された電荷（情報）を読み出すときの信号電圧を大き
くすることができるので、信号のノイズマージンが大き
くなり、リフレッシュサイクルを延ばし、消費電力を低
減することができる。
【００７５】また、一本のビット線に接続するメモリセ
ルの数を増やすことができるので、センスアンプの数を
減らすことができ、その分、チップ面積を縮小すること
ができるので、ウエハ当たりのチップ取得数を増やして
製造歩留まりを向上させることができる。
ルの数を増やすことができるので、センスアンプの数を
減らすことができ、その分、チップ面積を縮小すること
ができるので、ウエハ当たりのチップ取得数を増やして
製造歩留まりを向上させることができる。
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの構成を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】（ａ）は、スリット状（溝状）の開孔部を有
する耐エッチングマスクを使って形成したコンタクトホ
ールの概略平面図、（ｂ）および（ｃ）は、穴状の開孔
部を有する耐エッチングマスクを使って形成したコンタ
クトホールの概略平面図である。
する耐エッチングマスクを使って形成したコンタクトホ
ールの概略平面図、（ｂ）および（ｃ）は、穴状の開孔
部を有する耐エッチングマスクを使って形成したコンタ
クトホールの概略平面図である。
【図３３】（ａ）は、ゲート電極の側壁に側壁絶縁膜を
形成した後、ゲート電極のスペースにコンタクトホール
を形成した場合における、スリット状（溝状）の開孔部
の幅および穴状の開孔部の径とコンタクト面積との関係
を示すグラフであり、（ｂ）は、ゲート電極のスペース
にコンタクトホールを形成した後、ゲート電極の側壁に
側壁絶縁膜を形成した場合における、スリット状（溝
状）の開孔部の幅および穴状の開孔部の径とコンタクト
面積との関係を示すグラフである。
形成した後、ゲート電極のスペースにコンタクトホール
を形成した場合における、スリット状（溝状）の開孔部
の幅および穴状の開孔部の径とコンタクト面積との関係
を示すグラフであり、（ｂ）は、ゲート電極のスペース
にコンタクトホールを形成した後、ゲート電極の側壁に
側壁絶縁膜を形成した場合における、スリット状（溝
状）の開孔部の幅および穴状の開孔部の径とコンタクト
面積との関係を示すグラフである。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ ｐ型ウエル ４ 素子分離溝 ５ 酸化シリコン膜 ６ ゲート絶縁膜 ７ ゲート電極 ７Ａ 導電体膜 ８ ｎ型半導体領域（ソース、ドレイン） ９ キャップ絶縁膜 ９Ａ 絶縁膜 １０ 側壁絶縁膜 １０Ａ 窒化シリコン膜 １１ 側壁絶縁膜 １１Ａ 窒化シリコン膜 １２、１３ コンタクトホール（開孔部） １４ プラグ １４Ａ ｎ型多結晶シリコン膜 ２０ フォトレジスト膜 ２１、２２、２３ 酸化シリコン膜 ２４Ａ 多結晶シリコン膜 ２４ 耐エッチングマスク ２５ 反射防止膜 ２６ フォトレジスト膜 ２７ 開孔部 ３０ 開孔部 ３１ 酸化シリコン膜 ３２ スルーホール ３３ プラグ ３４ 酸化シリコン膜 ３５ 窒化シリコン膜 ３６ スルーホール ３７ プラグ ３８ バリアメタル膜 ３９ 酸化シリコン膜 ４０ 溝 ４１ 下部電極 ４２ 容量絶縁膜 ４３ 上部電極 ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 Ｌ アクティブ領域 ＭＡＲＹ メモリアレイ ＰＣ 周辺回路部 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳永 尚文 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 榎本 裕之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD24 AD48 GA03 GA05 GA09 JA02 JA14 JA15 JA38 JA39 JA40 KA19 LA12 LA16 MA02 MA05 MA06 MA17 MA20 NA01
Claims (32)
- 【請求項１】 半導体基板上に形成されたＭＩＳＦＥＴ
と、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成
されたコンタクトホールと、前記コンタクトホールの内
部に形成され、前記ソース、ドレイン領域と電気的に接
続された導電体と、前記導電体の周囲に形成された第１
の絶縁膜とを有する半導体集積回路装置であって、前記
第１の絶縁膜は、前記コンタクトホールの底部では、前
記導電体の周囲を囲むように形成されており、前記コン
タクトホールの上部では、少なくとも一部が除去されて
おり、前記導電体の周囲を取り囲むようには形成されて
いないことを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板上に形成されたＭＩＳＦＥＴ
と、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成
されたコンタクトホールと、前記コンタクトホールの内
部に形成され、前記ソース、ドレイン領域と電気的に接
続された導電体と、前記導電体の周囲に形成された第１
の絶縁膜とを有する半導体集積回路装置であって、前記
第１の絶縁膜は、前記導電体に比べて部分的にまたは全
体の高さが低くなっていることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記第１の絶縁膜は、その高さが低くなっている
部分では、前記導電体に覆われていることを特徴とする
半導体集積回路装置。 - 【請求項４】 請求項２記載の半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴのゲート電極上にキャップ絶縁
膜が形成されており、前記第１の絶縁膜の低くなってい
る部分の高さは、前記ゲート電極の上端部よりも高く、
前記キャップ絶縁膜の上端部よりも低いことを特徴とす
る半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記キャップ絶縁膜は、窒化シリコンを主成分と
することを特徴とする半導体集積回路装置。 - 【請求項６】 請求項４記載の半導体集積回路装置にお
いて、前記第１の絶縁膜の比誘電率は、前記キャップ絶
縁膜の比誘電率よりも小さいことを特徴とする半導体集
積回路装置。 - 【請求項７】 半導体基板上に形成されたＭＩＳＦＥＴ
と、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成
されたコンタクトホールと、前記コンタクトホールの内
部に形成され、前記ソース、ドレイン領域と電気的に接
続された導電体と、前記導電体の周囲を囲むように形成
された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の周
囲を囲むように形成された第２の側壁絶縁膜とを有する
半導体集積回路装置であって、前記第１の側壁絶縁膜
は、前記第２の側壁絶縁膜に比べて部分的にまたは全体
の高さが低くなっていることを特徴とする半導体集積回
路装置。 - 【請求項８】 請求項７記載の半導体集積回路装置にお
いて、前記第１の側壁絶縁膜は酸化シリコンを主成分と
し、前記第２の側壁絶縁膜は窒化シリコンを主成分とす
ることを特徴とする半導体集積回路装置。 - 【請求項９】 請求項７記載の半導体集積回路装置にお
いて、前記第１の側壁絶縁膜は、その高さが低くなって
いる部分では、前記導電体に覆われていることを特徴と
する半導体集積回路装置。 - 【請求項１０】 請求項７記載の半導体集積回路装置に
おいて、前記第１の側壁絶縁膜の膜厚は、前記第２の側
壁絶縁膜の膜厚よりも厚いことを特徴とする半導体集積
回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、前記第１の側壁絶縁膜の比誘電率は、前記第
２の側壁絶縁膜の比誘電率よりも小さいことを特徴とす
る半導体集積回路装置。 - 【請求項１２】 半導体基板上に形成された第１および
第２のワード線と、前記第１および第２のワード線上に
それぞれ形成された第１および第２の絶縁膜と、前記第
１および第２のワード線の間に形成されたコンタクトホ
ールと、前記コンタクトホールの内部に形成された導電
体とを有する半導体集積回路装置であって、前記第１お
よび第２のワード線の間には、前記コンタクトホールの
側壁を構成する第３および第４の絶縁膜が形成されてお
り、前記導電体の周囲には第５の絶縁膜が形成されてお
り、前記第５の絶縁膜の高さは、部分的にまたは全体が
前記第３および第４の絶縁膜の上端部よりも低いことを
特徴とする半導体集積回路装置。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
において、前記第５の絶縁膜は、その高さが低くなって
いる部分では、前記導電体に覆われていることを特徴と
する半導体集積回路装置。 - 【請求項１４】 請求項１２記載の半導体集積回路装置
において、前記半導体基板上には、前記第１のワード線
の一部をゲート電極とする第１のＭＩＳＦＥＴおよび前
記第２のワード線の一部をゲート電極とする第２のＭＩ
ＳＦＥＴが形成されており、前記コンタクトホールの内
部に形成された前記導電体は、前記第１および第２のＭ
ＩＳＦＥＴのソース、ドレイン領域の一方と電気的に接
続されていることを特徴とする半導体集積回路装置。 - 【請求項１５】 以下の工程を有する半導体集積回路装
置の製造方法； （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の導電体膜および第１の絶縁膜をエ
ッチングすることにより、第１および第２のワード線
と、前記第１および第２のワード線の上部を覆う第１お
よび第２のキャップ絶縁膜とを形成する工程、（ｃ）前
記第１のワード線の一部をゲート電極とする第１のＭＩ
ＳＦＥＴおよび前記第２のワード線の一部をゲート電極
とする第２のＭＩＳＦＥＴを形成する工程、（ｄ）前記
第１および第２のワード線の間を含む前記半導体基板上
に第２の絶縁膜を形成した後、前記第２の絶縁膜上にス
リット状の開孔部を有するマスクパターンを形成する工
程、（ｅ）前記スリット状の開孔部を有するマスクパタ
ーンと、前記第１および第２のキャップ絶縁膜とをマス
クに用いて前記第２の絶縁膜をエッチングすることによ
り、前記第１および第２のＭＩＳＦＥＴのソース、ドレ
イン領域の一方の上部に第１の開孔部を形成し、前記ソ
ース、ドレイン領域の他方の上部に第２の開孔部を形成
する工程、（ｆ）前記第１および第２の開孔の内部に第
２導体膜を形成する工程、（ｇ）前記第１の開孔を通し
て前記ソース、ドレイン領域の一方と電気的に接続され
るビット線を形成し、前記第２の開孔を通して前記ソー
ス、ドレイン領域の他方と電気的に接続される容量素子
を形成する工程。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
の製造方法において、前記マスクパターンの開孔部は、
前記第１および第２のワード線の上部を跨ぐように形成
されていることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１７】 以下の工程を有する半導体集積回路装
置の製造方法； （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の導電体膜および第１の絶縁膜をエ
ッチングすることにより、第１および第２の配線と、前
記第１および第２の配線の上部を覆う第１および第２の
キャップ絶縁膜とを形成する工程、（ｃ）前記第１およ
び第２の配線の間を含む前記半導体基板上に第２の絶縁
膜を形成した後、前記第２の絶縁膜上に開孔部を有する
第１の膜を形成する工程、（ｄ）前記第１の膜をマスク
とし、前記第１および第２のキャップ絶縁膜をエッチン
グストッパとして前記第２の絶縁膜をエッチングするこ
とにより、前記第２の絶縁膜に開孔部を形成する工程、
（ｅ）前記開孔部の内部に側壁絶縁膜を形成する工程、
（ｆ）前記側壁絶縁膜の一部を除去する工程、（ｇ）前
記側壁絶縁膜が形成された前記開孔部の内部にプラグを
形成する工程。 - 【請求項１８】 請求項１７記載の半導体集積回路装置
の製造方法において、前記（ｇ）工程は、前記開孔部の
内部を含む前記半導体基板上に第２の導電体膜を形成す
る工程と、前記キャップ絶縁膜上の前記第２の導電体膜
を除去し、前記開孔部の内部に前記第２の導電体膜の一
部によって構成されるプラグを形成する工程とを含むこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１９】 請求項１８記載の半導体集積回路装置
の製造方法において、前記キャップ絶縁膜上の前記第２
の導電体膜を除去する工程は、ＣＭＰ法またはエッチバ
ック法によって行われることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２０】 請求項１８記載の半導体集積回路装置
の製造方法において、前記キャップ絶縁膜上の前記第２
の導電体膜を除去する工程は、前記キャップ絶縁膜をス
トッパとしたＣＭＰ法またはエッチバック法によって行
われることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２１】 請求項１７記載の半導体集積回路装置
の製造方法において、前記（ｆ）工程は、前記側壁絶縁
膜の少なくとも一部の高さを前記キャップ絶縁膜の上面
よりも低くする工程であることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２２】 請求項２１記載の半導体集積回路装置
の製造方法において、前記（ｆ）工程は、異方性エッチ
ング法によって行われることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２３】 請求項１７記載の半導体集積回路装置
の製造方法において、前記（ｃ）工程に先立ち、前記第
１および第２の配線の間を含む前記半導体基板上に第３
の絶縁膜を形成する工程をさらに含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２４】 請求項２３記載の半導体集積回路装置
の製造方法において、前記（ｆ）工程は、前記第３の絶
縁膜をエッチングストッパとした異方性エッチング法に
よって行われることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２５】 請求項２３記載の半導体集積回路装置
の製造方法において、前記第３の絶縁膜の膜厚は、前記
側壁絶縁膜の膜厚よりも薄いことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２６】 請求項２３記載の半導体集積回路装置
の製造方法において、前記側壁絶縁膜の比誘電率は、前
記第３の絶縁膜の比誘電率よりも低いことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２７】 請求項１７記載の半導体集積回路装置
の製造方法において、前記第１および第２の配線の幅方
向に沿った前記側壁絶縁膜の膜厚は、前記第１および第
２の配線と前記開孔部との合わせ余裕寸法と同程度であ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２８】 以下の工程を有する半導体集積回路装
置の製造方法； （ａ）半導体基板上に第１の導電体膜を形成した後、前
記第１の導電体膜の上部に第１の絶縁膜を形成する工
程、（ｂ）前記第１の絶縁膜上に第２の絶縁膜を形成し
た後、前記第２の絶縁膜上にフォトレジスト膜を形成す
る工程、（ｃ）前記フォトレジスト膜をマスクとして、
前記第１および第２の絶縁膜をエッチングする工程、
（ｄ）前記第１の絶縁膜をマスクとして前記第１の導電
体膜をエッチングすることにより、第１および第２の配
線を形成する工程、（ｅ）前記第１および第２の配線の
間を含む前記半導体基板の主面上に第３の絶縁膜を形成
した後、前記第３の絶縁膜上に第１の膜を形成する工
程、（ｆ）前記第１の膜および前記第１の絶縁膜に対す
るエッチング速度が前記第２の絶縁膜に対するエッチン
グ速度よりも遅い方法で、前記第２の絶縁膜をエッチン
グすることにより、前記第１および第２の配線の間に開
孔部を形成する工程。 - 【請求項２９】 請求項２８記載の半導体集積回路装置
の製造方法において、前記（ｃ）工程のエッチングは、
前記第２の絶縁膜に対するエッチング速度が、前記第１
の絶縁膜に対するエッチング速度よりも速い方法で行わ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３０】 請求項２８記載の半導体集積回路装置
の製造方法において、前記第１の絶縁膜は、窒化シリコ
ンを主成分とする絶縁膜によって構成され、前記第２の
絶縁膜は、酸化シリコンを主成分とする絶縁膜によって
構成されることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３１】 請求項２８記載の半導体集積回路装置
の製造方法において、前記第１の絶縁膜は、酸化シリコ
ンを主成分とする絶縁膜とその上部に形成された窒化シ
リコンを主成分とする絶縁膜とによって構成され、前記
第２の絶縁膜は、酸化シリコンを主成分とする絶縁膜に
よって構成されることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項３２】 請求項２８記載の半導体集積回路装置
の製造方法において、（ｇ）前記開孔部の側壁上を含む
前記半導体基板の主面上に第４の絶縁膜を形成する工
程、（ｈ）前記第４の絶縁膜に対するエッチング速度が
前記第１の絶縁膜に対するエッチング速度よりも速い方
法で前記第４の絶縁膜を異方性エッチングすることによ
り、前記開孔部の側壁上に前記第４の絶縁膜の一部によ
って構成される側壁絶縁膜を形成する工程、をさらに含
むことを特徴とする半導体集積回路装置の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021809A (ja) * | 2006-07-12 | 2008-01-31 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2008187178A (ja) * | 2007-01-26 | 2008-08-14 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| JP2011216526A (ja) * | 2010-03-31 | 2011-10-27 | Renesas Electronics Corp | 半導体装置の製造方法、及び半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217383A (ja) * | 2001-01-12 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP4528504B2 (ja) * | 2003-08-22 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| KR100809597B1 (ko) * | 2006-04-06 | 2008-03-04 | 삼성전자주식회사 | 미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의형성 방법 |
| JP2010287853A (ja) * | 2009-06-15 | 2010-12-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8487369B2 (en) * | 2009-10-30 | 2013-07-16 | Hynix Semiconductor Inc. | Semiconductor device with buried gates and buried bit lines and method for fabricating the same |
| JP2012134395A (ja) * | 2010-12-22 | 2012-07-12 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US20160322473A1 (en) * | 2015-04-30 | 2016-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buffer Layer on Gate and Methods of Forming the Same |
| CN116133436A (zh) * | 2021-11-12 | 2023-05-16 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106437A (ja) | 1993-10-01 | 1995-04-21 | Hitachi Ltd | 半導体記憶装置 |
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| JPH1027906A (ja) * | 1996-07-09 | 1998-01-27 | Nippon Steel Corp | 半導体装置の製造方法 |
| JPH1032245A (ja) * | 1996-07-17 | 1998-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JP3869089B2 (ja) * | 1996-11-14 | 2007-01-17 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
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Cited By (3)
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| JP2008187178A (ja) * | 2007-01-26 | 2008-08-14 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
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