JPH1126713A

JPH1126713A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1126713A
Application number: JP9173365A
Authority: JP
Inventors: Shinpei Iijima; 晋平飯島; Yasuhiro Sugawara; 安浩菅原; Isamu Asano; 勇浅野; Misuzu Kanai; 美鈴金井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】メモリセルアレイ領域と周辺回路領域との間
に段差を生じない技術を提供する。【解決手段】下部電極６０の形成のために用いた酸化
シリコン膜５３を周辺回路領域に残存させ、容量絶縁膜
６１、上部電極６２を形成し、ＣＶＤ法による酸化シリ
コン膜６４を堆積した後、厚膜のＳＯＧ膜６５を塗布し
て表面を平坦化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）の蓄積容量の増大とそれに伴
って生じるメモリセルアレイ領域と周辺回路領域との段
差の緩和に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成されてい
る。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離
領域で囲まれた活性領域に形成され、主としてゲート酸
化膜、ワード線と一体に構成されたゲート電極およびソ
ース、ドレインを構成する一対の半導体領域で構成され
ている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの
上部に配置され、その延在方向に隣接する２個のメモリ
セル選択用ＭＩＳＦＥＴによって共有されるソース、ド
レインの一方と電気的に接続されている。情報蓄積用容
量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部
に配置され、上記ソース、ドレインの他方と電気的に接
続されている。

【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。

【０００４】しかしながら、ＣＯＢ構造を有するメモリ
セルにおいては、メモリセルアレイ領域に形成されるキ
ャパシタの半導体記憶装置としての動作信頼度を確保す
る必要上、装置の集積度が向上しセル面積が縮小しても
相当の立体化が必須となっている。このような立体化さ
れたキャパシタを形成した後に層間絶縁膜を形成した場
合には、メモリセルアレイ領域と周辺回路領域の間にキ
ャパシタの高さに相当する分だけの段差が生じてしま
う。

【０００５】このような段差は、ＤＲＡＭの集積度が増
すに従い、一定のキャパシタ容量を確保する必要があ
り、益々高くなる方向にある。また、ＤＲＡＭの集積度
向上の要求から、フォトリソグラフィの露光精度の向上
が要求され、そのような要求を満足するために許容され
る焦点深度の値が益々厳しいものとなる。このような段
差の増大、およびフォトリソグラフイにおける露光焦点
の余裕の減少から、前記層間絶縁膜上に形成される配線
層の形成が困難になるという問題がある。

【０００６】上記フォトリソグラフィにおける加工性の
低下は、前記段差の緩和により対処することが可能であ
るが、このような段差を緩和することができる技術とし
て以下のような技術が知られている。

【０００７】たとえば、特開平４−１０６５１号公報、
あるいは、特開平７−７０８４号公報に記載されている
ような技術が知られている。この技術を簡単に説明すれ
ば以下のとおりである。すなわち、上記公報に記載の技
術は、メモリセルアレイ領域と周辺回路領域との間に、
キャパシタの下部電極（ストレージノード）と同時に形
成される立壁（周壁）あるいはチャネルを形成するもの
である。

【０００８】このような立壁あるいはチャネルを有する
ＤＲＡＭは以下のようにして形成される。まず、ＤＲＡ
Ｍの選択ＭＩＳＦＥＴおよび周辺回路のＭＩＳＦＥＴを
所定の方法で形成後、層間絶縁膜を介してビット線を形
成し、さらにビット線を覆う層間絶縁膜を形成する。次
に、立体化されたキャパシタの高さに相当する膜厚の絶
縁膜を堆積後、キャパシタの下部電極が形成される領域
の前記絶縁膜に孔を形成すると同時に、メモリセルアレ
イ領域と周辺回路領域との境界領域に立壁（周壁）ある
いはチャネルを形成するための溝を形成する。その後、
全面に導電膜を堆積し、前記絶縁膜上の導電膜のみを除
去する。さらに前記絶縁膜を除去すれば前記孔内の前記
導電膜が立体化されたキャパシタの下部電極となり、前
記溝内の前記導電膜が立壁もしくはチャネルとして形成
される。このキャパシタの下部電極および立壁もしくは
チャネルを形成する際に除去する絶縁膜を周辺回路領域
にのみ残存させればメモリセルアレイ領域と周辺回路領
域との間に段差が形成されず、キャパシタ上に堆積する
層間絶縁膜が平坦化されることとなる。このような周辺
回路領域にのみ残存させる絶縁膜の形成にはレジストマ
スクを用いる方法、あるいは前記導電膜をマスクとする
方法が前記公報に開示されている。すなわち前記公報に
開示されている技術は、立壁もしくはチャネルを存在さ
せることにより、前記マスクの形成端部を単一または複
数の立壁またはチャネルが形成された領域内で任意の位
置とすることができ、フォトリソグラフィのマージンを
増加してマスクの形成を容易に行うことができるとする
ものである。

【０００９】また、たとえば、平成５年１０月２６日、
工業調査会発行、「やさしいＵＬＳＩ技術」、ｐ１５５
〜ｐ１６４に記載されているように、ＳＯＧ（Spin On
Glass ）膜あるいは低融点ガラスの塗布および溶融によ
る塗布法、ガラスフローによる熱処理法、ＣＶＤ（Chem
ical Vapor Deposition ）の表面反応メカニズムを適用
して自己平坦化させる方法等が知られ、たとえば、特開
平７−１２２６５４号公報には、ＢＰＳＧ（Boron-dope
d Phospho-Silicate Glass）膜のリフローによる平坦化
とスピンオングラス膜（ＳＯＧ膜）による平坦化とを組
み合わせて段差の低減を図る技術が開示されている。

【００１０】さらに、たとえば、平成８年５月１日、工
業調査会発行、「電子材料」１９９６年５月号、ｐ２２
〜ｐ２７に記載されているように、フォトレジスト犠牲
膜、ＳＯＧ膜あるいは自己平坦化ＣＶＤ膜の堆積とエッ
チバック法とを組み合わせた方法およびＣＭＰ（Chemic
al Mechanical Polishing ）法が知られている。

【００１１】

【発明が解決しようとする課題】しかし、前記した従来
技術では以下のような問題があった。

【００１２】すなわち、特開平４−１０６５１号公報、
あるいは、特開平７−７０８４号公報に記載されている
ような技術では、メモリセルアレイ領域と周辺回路領域
との間に、立壁あるいはチャネルを形成するため、立壁
あるいはチャネルを形成するための領域を占有し、チッ
プサイズを大きくしてしまうという問題がある。

【００１３】また、ＳＯＧ膜あるいは低融点ガラスの塗
布および溶融による塗布法では、微細な凹凸を埋め込む
（平坦化）することはできても、周辺回路領域のように
広い面積の凹部を埋め込むことはできず、前記のような
段差の緩和には顕著な効果を期待できない。

【００１４】また、ガラスフローによる熱処理法、たと
えばＢＰＳＧのリフロー膜では、高い温度の熱処理が必
要となり、今後の高集積化されたＤＲＡＭにおいてゲー
ト、プラグあるいはキャパシタの材料としてメタル系材
料が用いられることを考慮すれば、そのような高温プロ
セスを採用することによるメタル系材料の好ましくない
反応が生じ、ＤＲＡＭの性能を向上できない恐れがあ
る。

【００１５】また、ＣＶＤの表面反応メカニズムを適用
して自己平坦化させる方法では、プロセスが複雑とな
り、安定な工程の実現という観点から好ましくない。

【００１６】また、ＢＰＳＧ膜のリフローによる平坦化
とスピンオングラス膜（ＳＯＧ膜）による平坦化とを組
み合わせて段差の低減を図る技術では、上記した高温プ
ロセスの採用によるデメリットを解消することはできな
い。

【００１７】また、フォトレジスト犠牲膜、ＳＯＧ膜あ
るいは自己平坦化ＣＶＤ膜の堆積とエッチバック法とを
組み合わせた方法、あるいはＣＭＰ法では、ともに工程
が複雑となり、好ましくない。

【００１８】本発明の目的は、立体化キャパシタを形成
してもメモリセルアレイ領域と周辺回路領域との間に段
差を生じない技術を提供することにある。

【００１９】また、本発明の目的は、立体化キャパシタ
の形成によるメモリセルアレイ領域と周辺回路領域との
間の段差を解消する技術を提供し、フォトリソグラフィ
の困難性を解消することにある。

【００２０】また、本発明の目的は、立体化キャパシタ
の形成によるメモリセルアレイ領域と周辺回路領域との
間の段差を解消する技術を提供し、その上層に形成され
る配線層の断線あるいはパターニングの不良による短絡
を防止することにある。

【００２１】また、本発明の目的は、キャパシタの容量
確保、および高い信頼度をともに実現した半導体集積回
路装置を提供することにある。

【００２２】また、本発明の目的は、立体化キャパシタ
が高くなることによる製造工程途中でのキャパシタ電極
の倒壊を防止する技術を提供し、半導体集積回路装置の
製造歩留まりを向上することにある。

【００２３】また、本発明の目的は、高い蓄積容量値を
有する立体化キャパシタを提供し、立体化キャパシタの
高さを低減してキャパシタの容量確保、および高い信頼
度をともに実現した半導体集積回路装置を提供すること
にある。

【００２４】また、本発明の目的は、メモリセルアレイ
領域と周辺回路領域との間の段差を解消することにより
深くなる周辺回路領域の接続孔のアスペクト比を緩和
し、周辺回路領域の接続孔の加工を容易にする技術を提
供することにある。

【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２７】（１）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴと、メモリセル
選択用ＭＩＳＦＥＴに直列に接続され、上方に開孔部を
有する筒形の下部電極、少なくとも下部電極の筒形の内
面に接して形成された容量絶縁膜および容量絶縁膜を介
し少なくとも下部電極の筒形の内面に対向して形成され
た上部電極を備えた情報蓄積用容量素子とでメモリセル
を構成し、メモリセルが配置されたメモリセルアレイ領
域と、メモリセルアレイ領域の周辺の周辺回路領域とを
有する半導体集積回路装置の製造方法であって、（ａ）
半導体基板の主面のメモリセルアレイ領域にメモリセル
選択用ＭＩＳＦＥＴおよび半導体基板の主面の周辺回路
領域に周辺回路のＭＩＳＦＥＴを形成した後、メモリセ
ル選択用ＭＩＳＦＥＴおよび周辺回路のＭＩＳＦＥＴの
上部に、下部電極の高さに相当する膜厚の第１絶縁膜を
堆積する工程、（ｂ）メモリセル選択用ＭＩＳＦＥＴの
上部の第１絶縁膜を開孔して溝を形成する工程、（ｃ）
溝の内部を含む第１絶縁膜の上部に、溝が埋まらない膜
厚で下部電極の一部となる第１導電膜を堆積する工程、
（ｄ）溝内に形成された第１導電膜の凹部を充填する第
２絶縁膜を形成し、第１絶縁膜の上部の第１導電膜を露
出する工程、（ｅ）第１導電膜をエッチングし、溝の内
部のみに第１導電膜を残す工程、（ｆ）凹部を充填する
第２絶縁膜を除去し、下部電極を形成する工程、（ｇ）
下部電極の表面に容量絶縁膜を形成する工程、（ｈ）容
量絶縁膜上に第２導電膜を堆積し、第２導電膜をパター
ニングして上部電極を形成する工程を含むものである。

【００２８】このような半導体集積回路装置の製造方法
によれば、情報蓄積用容量素子の形成のために堆積した
第１絶縁膜を周辺回路領域に残すため、メモリセルアレ
イ領域と周辺回路領域との間に段差を形成することがな
い。その結果、その後の工程でのフォトリソグラフィの
マージンを増加し、接続孔の開口等を安定に加工して更
なる微細化に対応することが可能となる。

【００２９】（２）また、本発明の半導体集積回路装置
の製造方法は、（１）記載の半導体集積回路装置の製造
方法の（ｆ）工程の後、第１絶縁膜の上層部分を除去
し、下部電極の上部にかかる一部分を露出する工程、お
よび（ｈ）工程の後、半導体基板の全面に第３絶縁膜を
形成し、表面を平坦化する工程を含むものである。

【００３０】このような半導体集積回路装置の製造方法
によれば、下部電極の上部にかかる一部分を露出するた
め、下部電極の下部には、第１絶縁膜が残存する。この
ため、第１絶縁膜が下部電極の機械的な補強部材として
作用し、下部電極の高さが高くなっても容易に倒壊せ
ず、安定に下部電極を形成することができる。この結
果、情報蓄積用容量素子を高くして蓄積電荷量を多くす
ることができる。

【００３１】（３）なお、前記（２）記載の半導体集積
回路装置の製造方法において、その上層部分が除去され
た第１絶縁膜の周辺回路領域に接続孔を開口し、第２導
電膜の堆積と同時に接続孔を埋め込み、第２導電膜のパ
ターニングと同時に周辺回路領域の第２導電膜をパター
ニングしてプラグまたは配線を形成することもできる。

【００３２】このような半導体集積回路装置の製造方法
によれば、残存した第１絶縁膜の高さおよび上部電極の
膜厚に相当する高さのプラグあるいは配線を形成するた
め、たとえばプラグを形成した場合には、周辺回路領域
の接続孔の深さを緩和して接続孔の加工の難易度を下げ
ることができる。これは、周辺回路領域に絶縁膜を残存
しまたは絶縁膜を形成してメモリセルアレイ領域との段
差を解消した場合には、相対的に周辺回路領域の絶縁膜
の膜厚が大きくなり、周辺回路領域に接続孔の開口が困
難となるが、その困難性を緩和することに寄与する。

【００３３】（４）また、本発明の半導体集積回路装置
の製造方法は、（１）記載の半導体集積回路装置の製造
方法の（ｅ）工程の後、周辺回路領域の第１絶縁膜を被
覆するフォトレジスト膜を形成する工程、（ｆ）工程の
第２絶縁膜の除去をフォトレジスト膜をマスクとした湿
式エッチング法によるメモリセルアレイ領域の第１絶縁
膜の除去と同時に行い、周辺回路領域に第１絶縁膜の一
部を残存させつつ上方に開孔部を有する筒形の下部電極
を形成する工程、および（ｈ）工程の後、半導体基板の
全面に第３絶縁膜を形成し表面を平坦化する工程を含む
ものである。

【００３４】このような半導体集積回路装置の製造方法
によれば、周辺回路領域に第１絶縁膜を残存させるた
め、メモリセルアレイ領域と周辺回路領域との間に段差
を形成することがなく、その後の工程でのフォトリソグ
ラフィのマージンを増加し、接続孔の開口等を安定に加
工して更なる微細化に対応することが可能となる。ま
た、湿式エッチング法によりメモリセルアレイ領域の第
１絶縁膜の除去を行うため、上方に開口を有する筒形の
下部電極が形成され、下部電極の表面積を増加して蓄積
電荷量を増加することができる。

【００３５】（５）なお、（４）記載の半導体集積回路
装置の製造方法において、第１絶縁膜の堆積前に第１絶
縁膜および第２絶縁膜とはエッチング速度の相違する第
４絶縁膜を半導体基板の全面に堆積し、下部電極が形成
された後にメモリセルアレイ領域の第４絶縁膜をエッチ
ングして除去する工程を含むこともできる。

【００３６】このような半導体集積回路装置の製造方法
によれば、第４絶縁膜が形成されていた領域（メモリセ
ル選択用ＭＩＳＦＥＴとを接続するプラグの一部）をも
容量素子として機能させることができ、その電荷蓄積量
を増加させることができる。なお、このようにして形成
された情報蓄積用容量素子は、下部電極とメモリセル選
択用ＭＩＳＦＥＴとを接続するプラグの一部からなる円
柱電極、および、その外周に形成され容量絶縁膜を介し
て形成された同心円筒電極を含む円筒形容量素子として
その上方に形成される上方に開口を有する筒形の容量素
子と一体に形成されることとなる。

【００３７】（６）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴと、そのメモリ
セル選択用ＭＩＳＦＥＴに直列に接続され、上方に開孔
部を有する筒形の下部電極、下部電極の表面に形成され
た容量絶縁膜および容量絶縁膜を介し下部電極に対向し
て形成された上部電極を備えた情報蓄積用容量素子とで
メモリセルを構成し、メモリセルが配置されたメモリセ
ルアレイ領域と、メモリセルアレイ領域の周辺の周辺回
路領域とを有する半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板の主面にメモリセル選択用ＭＩＳ
ＦＥＴを形成し、次いでその上部に情報蓄積用容量素子
を形成する工程、（ｂ）半導体基板の主面上に、情報蓄
積用容量素子の高さに相当する寸法以上の膜厚で第１絶
縁膜を堆積する工程、（ｃ）周辺回路領域の第１絶縁膜
を被覆するフォトレジスト膜を形成した後、フォトレジ
スト膜をマスクとして湿式エッチング法によりメモリセ
ルアレイ領域の第１絶縁膜を除去する工程、（ｄ）半導
体基板の全面に第３絶縁膜を形成し、表面を平坦化する
工程を含むものである。

【００３８】このような半導体集積回路装置の製造方法
によれば、周辺回路領域にのみ第１絶縁膜を形成するた
め、メモリセルアレイ領域と周辺回路領域との間の段差
を解消し、その後の工程でのフォトリソグラフィのマー
ジンを増加し、接続孔の開口等を安定に加工して更なる
微細化に対応することが可能となる。

【００３９】（７）また、本発明の半導体集積回路装置
の製造方法は、前記（２）〜（６）記載のいずれかの半
導体集積回路装置の製造方法において、第３絶縁膜の表
面を平坦化する工程を、ＳＯＧ膜の塗布による平坦化工
程とするものである。

【００４０】または、第３絶縁膜の表面を平坦化する工
程を、情報蓄積用容量素子の高さに相当する寸法以上の
膜厚で気相成長法により堆積された絶縁膜をＣＭＰ法に
よりエッチングする平坦化工程とするものである。

【００４１】このような半導体集積回路装置の製造方法
によれば、周辺回路領域とメモリセルアレイ領域との間
の湿式エッチングによる溝（凹部）を埋め込んで、ほぼ
完全に平坦化することが可能である。特にＳＯＧ膜の塗
布による方法では、工程が簡便であり製造を容易にする
ことができる。

【００４２】（８）また、本発明の半導体集積回路装置
の製造方法は、前記（１）〜（７）記載のいずれかの記
載の半導体集積回路装置の製造方法において、第２導電
膜の堆積を下部電極の筒形状により形成された凹部を埋
め込むように行い、その表面を平坦化するものである。

【００４３】このような半導体集積回路装置の製造方法
によれば、第２導電膜の表面に凹部が形成されず、仮に
凹部を形成した場合に、その凹部を埋め込む絶縁膜の凹
部の底部に発生するであろうボイド等の発生を防止し、
半導体集積回路装置の信頼性を向上することができる。
半導体集積回路装置が微細化され、情報蓄積用容量素子
が微細化された場合には、第２導電膜の表面の凹部も相
当に小さなものとなり、ボイド等の発生が起きやすくな
る状況にあり、本発明は、今後の微細化傾向を考慮した
場合特に有効である。

【００４４】（９）本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩ
ＳＦＥＴに直列に接続され、上方に開孔部を有する筒形
の下部電極、少なくとも下部電極の筒形の内面に接して
形成された容量絶縁膜および容量絶縁膜を介し少なくと
も下部電極の筒形の内面に対向して形成された上部電極
を備えた情報蓄積用容量素子とでメモリセルを構成し、
メモリセルが配置されたメモリセルアレイ領域と、メモ
リセルアレイ領域の周辺の周辺回路領域とを有する半導
体集積回路装置であって、情報蓄積用容量素子の高さに
相当する膜厚の絶縁膜を周辺回路領域に有し、メモリセ
ルアレイ領域と周辺回路領域との間の段差を解消したも
のである。

【００４５】また、前記半導体集積回路装置であって、
情報蓄積用容量素子を構成する下部電極により生じる凹
部を、情報蓄積用容量素子を構成する上部電極により埋
め込んだものである。

【００４６】また、前記半導体集積回路装置であって、
情報蓄積用容量素子がメモリセル選択用ＭＩＳＦＥＴの
上部に形成され、情報蓄積用容量素子が、下部電極とメ
モリセル選択用ＭＩＳＦＥＴとを接続するプラグの一部
からなる円柱電極、および、その外周に形成され容量絶
縁膜を介して形成された同心円筒電極を含む円筒形容量
素子と一体に形成されているものである。

【００４７】このような半導体集積回路装置は、前記し
た（１）〜（８）の製造方法により製造することが可能
である。

【００４８】（１０）本発明の半導体集積回路装置は、
メモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用Ｍ
ＩＳＦＥＴに直列に接続され、下部電極、下部電極に接
して形成された容量絶縁膜、および容量絶縁膜を介し下
部電極に対向して形成された上部電極を備えた情報蓄積
用容量素子とを含むメモリセルを有する半導体集積回路
装置であって、下部電極および上部電極の双方が少なく
とも窒化チタンを含む導電材からなり、容量絶縁膜が少
なくとも多結晶酸化タンタルを含む絶縁膜からなるもの
である。

【００４９】このような半導体集積回路装置によれば、
下部電極および上部電極の双方が少なくとも窒化チタン
を含む導電材からなり、容量絶縁膜が少なくとも多結晶
酸化タンタルを含む絶縁膜からなるため、蓄積電荷量の
増加を図ることが可能となる。すなわち、多結晶酸化タ
ンタルは高誘電率材料であり、また、下部電極の窒化チ
タンの酸化物は導電体であり、仮にシリコン材料を下部
電極に用いた場合のようにシリコン酸化膜の生成による
容量絶縁膜の実質的な膜厚の増加がなく、シリコン酸化
膜の生成を防止するシリコン窒化膜の形成を必要としな
いためである。

【００５０】（１１）また、前記（１０）記載の半導体
集積回路装置において、メモリセル選択用ＭＩＳＦＥＴ
と下部電極とを接続するプラグを窒化チタンを主成分と
する導電材とすることができる。

【００５１】このような半導体集積回路装置によれば、
プラグを低抵抗化して半導体集積回路装置の応答速度
（メモリの読み出し、書き込み速度）を向上することが
できる。なお、プラグの主成分を下部電極材料である窒
化チタンと同一にするため、その親和性を向上すること
も可能となる。

【００５２】（１２）なお、前記（１０）または（１
１）記載の半導体集積回路装置において、下部電極と容
量絶縁膜との界面には１０nm以下の膜厚の酸化チタン膜
を形成することができる。

【００５３】このような酸化チタン膜は、容量絶縁膜で
ある酸化タンタル膜の酸素雰囲気による熱処理により生
成する場合と、酸化タンタル膜の堆積前にあらかじめ形
成しておく場合の２種類がある。いずれにしろ酸化チタ
ン膜は導電膜であり、容量絶縁膜の膜厚の増加には関係
なく、容量値を増加して蓄積電荷量を増加することがで
きる。

【００５４】（１３）本発明の半導体集積回路装置の製
造方法は、メモリセル選択用ＭＩＳＦＥＴと、メモリセ
ル選択用ＭＩＳＦＥＴに直列に接続され、下部電極、下
部電極に接して形成された容量絶縁膜、および容量絶縁
膜を介し下部電極に対向して形成された上部電極を備え
た情報蓄積用容量素子とを含むメモリセルを有する半導
体集積回路装置の製造方法であって、（ａ）ＣＶＤ法に
より下部電極となる窒化チタン膜を堆積し、その窒化チ
タン膜を非酸化性雰囲気で熱処理する工程、（ｂ）ＣＶ
Ｄ法により酸化タンタル膜を堆積し、非酸化性雰囲気で
熱処理して酸化タンタル膜を結晶化して多結晶酸化タン
タル膜に変換する工程、（ｃ）多結晶酸化タンタル膜を
酸化性雰囲気で熱処理し、多結晶酸化タンタル膜を改質
すると同時に窒化チタン膜と多結晶酸化タンタル膜との
界面に酸化チタンを形成する工程、（ｄ）ＣＶＤ法によ
り上部電極となる窒化チタン膜を堆積する工程を含むも
のである。

【００５５】このような半導体集積回路装置の製造方法
によれば、前記した（１０）〜（１２）の半導体集積回
路装置を製造することができる。

【００５６】（１４）また、前記（１３）記載の半導体
集積回路装置の製造方法において、（ａ）工程の後に、
窒化チタン膜の表面に酸化チタン膜を形成する工程を含
むことができる。

【００５７】このような半導体集積回路装置の製造方法
によれば、酸化タンタル膜の堆積前に窒化チタンの酸化
膜をあらかじめ形成しているため、多結晶酸化タンタル
膜の酸化性雰囲気での熱処理により多結晶酸化タンタル
膜を改質する工程において酸素の侵入を抑制することが
できる。仮に、窒化チタンの酸化物を形成しない場合に
は、窒化チタン膜と多結晶酸化タンタル膜との界面に形
成される酸化チタン膜の体積が大きくなり、多結晶酸化
タンタル膜に応力を与えてその絶縁性を阻害することが
考えられるが、本発明の場合はそのような不具合を抑制
することができる。

【００５８】（１５）本発明の半導体集積回路装置の製
造方法は、メモリセル選択用ＭＩＳＦＥＴと、メモリセ
ル選択用ＭＩＳＦＥＴに直列に接続され、下部電極、下
部電極に接して形成された容量絶縁膜、および容量絶縁
膜を介し下部電極に対向して形成された上部電極を備え
た情報蓄積用容量素子とを含むメモリセルを有する半導
体集積回路装置の製造方法であって、メモリセル選択用
ＭＩＳＦＥＴと下部電極とを接続するプラグの一部を、
メモリセル選択用ＭＩＳＦＥＴの上部に配置されるビッ
ト線と同時に形成するものである。

【００５９】このような半導体集積回路装置の製造方法
によれば、ビット線の形成工程によりプラグを形成して
工程を簡略化することができる。

【００６０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００６１】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００６２】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。

【００６３】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４１を用いて工程順に説明する。

【００６４】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。

【００６５】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。

【００６６】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。

【００６７】次に、図６に示すように、半導体基板１上
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ₃）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。

【００６８】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。

【００６９】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。

【００７０】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ₂(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。

【００７１】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。

【００７２】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ₂Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。

【００７３】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。

【００７４】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物がドープされた膜厚７０nm程度の多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部に膜厚５０nm程度のＷＮ（タングステンナイトラ
イド）膜と膜厚１００nm程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０nm程度の窒化
シリコン膜１５をＣＶＤ法で堆積した後、フォトレジス
ト膜１６をマスクにしてこれらの膜をパターニングする
ことにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。

【００７５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。

【００７６】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。

【００７７】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ^-型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ^-型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。

【００７８】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。

【００７９】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ⁺型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。

【００８０】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。

【００８１】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。

【００８２】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部にリフロー性が高いＳＯＧ膜２４を塗布し、
さらにその上部に堆積した酸化シリコン膜２５をＣＭＰ
法で平坦化する。これにより、ゲート電極１４Ａ（ワー
ド線ＷＬ）同士の微細な隙間のギャップフィル性が向上
すると共に、ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実
現することができる。

【００８３】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。

【００８４】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。

【００８５】なお、図１９における酸化シリコン膜２６
およびレジスト膜２７の表面は、図１８に示すような周
辺回路領域における酸化シリコン膜２５表面に沿って落
ち込み（段差）形状を成している。図１９はその形状を
省略している。

【００８６】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。

【００８７】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。

【００８８】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。

【００８９】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。

【００９０】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ₃）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。

【００９１】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。

【００９２】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。

【００９３】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型
半導体領域２２（ソース、ドレイン）の表面とプラグ３
０の表面とに低抵抗のＴｉＳｉ2 （チタンシリサイド）
層４２が形成される。これにより、ｎ⁺型半導体領域２
３、ｐ⁺型半導体領域２２およびプラグ３０に接続され
る配線（ビット線ＢＬ、第１層配線３８、３９）のコン
タクト抵抗を低減することができる。また、ビット線Ｂ
ＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そ
のシート抵抗を２Ω／□以下にまで低減できるので、情
報の読み出し速度および書き込み速度を向上させること
ができると共に、ビット線ＢＬと周辺回路の第１層配線
３８、３９とを一つの工程で同時に形成することができ
るので、ＤＲＡＭの製造工程を短縮することができる。
さらに、周辺回路の第１層配線（３８、３９）をビット
線ＢＬと同層の配線で構成した場合には、第１層配線を
メモリセルの上層のＡｌ配線で構成する場合に比べて周
辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを
接続するコンタクトホール（３４〜３７）のアスペクト
比が低減されるため、第１層配線の接続信頼性が向上す
る。

【００９４】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。

【００９５】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。

【００９６】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。

【００９７】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。

【００９８】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。

【００９９】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積した酸化シリコン膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。

【０１００】なお、酸化シリコン膜４５の上部に膜厚１
００nm程度の酸化シリコン膜を堆積してもよい。この酸
化シリコン膜は、ＣＭＰ法で研磨されたときに生じた前
記酸化シリコン膜の表面の微細な傷を補修することがで
きる。このような酸化シリコン膜は、例えばオゾン（Ｏ
₃）とテトラエトキシシラン（ＴＥＯＳ）とをソースガ
スに用いたプラズマＣＶＤ法で堆積することができる。

【０１０１】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚５０nm程度の窒化シリコン膜４６を
堆積する。この窒化シリコン膜４６は、後述する情報蓄
積用容量素子の下部電極を形成する工程で下部電極の間
の酸化シリコン膜をエッチングする際のエッチングスト
ッパとして使用される。したがって、窒化シリコン膜４
６は、後に説明する下部電極の間の酸化シリコン膜のエ
ッチング速度よりもエッチング速度の遅い窒化シリコン
材料で構成されている。

【０１０２】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の窒化シリコン膜４６、酸化シリコン
膜４５、ＳＯＧ膜４４および酸化シリコン膜３１を除去
してプラグ３０の表面に達するスルーホール４８を形成
する。このエッチングは、窒化シリコン膜４６を窒化シ
リコンがエッチングされる条件でエッチングした後、酸
化シリコン膜４５、３１およびＳＯＧ膜４４に対する窒
化シリコン膜のエッチングレートが小さくなるような条
件で行い、スルーホール４８とビット線ＢＬの合わせず
れが生じた場合でも、ビット線ＢＬの上部の窒化シリコ
ン膜４０やサイドウォールスペーサ４３が深く削れない
ようにする。これにより、スルーホール４８がビット線
ＢＬに対して自己整合で形成される。

【０１０３】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。

【０１０４】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、窒
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。

【０１０５】次に、図３２に示すように、窒化シリコン
膜４６の上部に膜厚0.５μｍ程度の酸化シリコン膜５３
を堆積した後、フォトレジスト膜５４をマスクにしたド
ライエッチングで酸化シリコン膜５３を除去することに
より、プラグ４９を埋め込んだスルーホール４８の上部
に溝５５を形成する。酸化シリコン膜５３は、例えばオ
ゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とを
ソースガスに用いたプラズマＣＶＤ法で堆積する。

【０１０６】次に、フォトレジスト膜５４を除去した
後、図３３に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚５０
nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。
この多結晶シリコン膜５６は、情報蓄積用容量素子の下
部電極材料として使用される。

【０１０７】次に、図３４に示すように、多結晶シリコ
ン膜５６の上部に溝５５を埋め込むに十分な膜厚（例え
ば0.４μｍ程度）の酸化シリコン膜５７をたとえばＣＶ
Ｄ法で形成した後、図３５に示すように、酸化シリコン
膜５７をたとえばドライエッチング法を用いてエッチバ
ックし溝５５内にのみ酸化シリコン膜５７を残存させ、
さらに酸化シリコン膜５３の上部の多結晶シリコン膜５
６をエッチバックすることにより、溝５５の内側（内壁
および底部）に多結晶シリコン膜５６を残す。

【０１０８】次に、図３６に示すように、周辺回路領域
の酸化シリコン膜５３を覆うフォトレジスト膜５８を形
成する。このフォトレジスト膜５８は、メモリセルアレ
イ領域の最外端に位置する情報蓄積用容量素子の下部電
極となる多結晶シリコン膜５６から５μｍ程度離れてい
ても問題はない。このため、フォトレジスト膜５８を形
成するために高度なフォトリソグラフィの技術は必要で
はない。これにより製造工程の負荷を低減して製造方法
を簡略化できる。

【０１０９】次に、図３７に示すように、表面が露出し
ている領域の酸化シリコン膜５３および酸化シリコン膜
５７を湿式エッチングにより除去する。湿式エッチング
は、たとえばフッ酸（ＨＦ）とフッ化アンモニウム（Ｎ
Ｈ₄Ｆ）の１対２０混合液に浸漬して行ない、下地の窒
化シリコン膜４６が露出するまで行うことができる。

【０１１０】この表面が露出している領域の酸化シリコ
ン膜５３および酸化シリコン膜５７の除去にはドライエ
ッチング法を用いることもできるが、酸化シリコン膜５
３のエッチング端部を傾斜面にするためには等方的にエ
ッチングが進行する湿式エッチングの方が都合が良い。
また、窒化シリコン膜４６および多結晶シリコン膜５６
とのエッチングの選択性を確保できる点においても湿式
エッチングの方が都合が良い。

【０１１１】このようにして多結晶シリコン膜５６から
なる下部電極６０を形成する。なお、周辺回路領域には
酸化シリコン膜５３が残存しているので、後に説明する
平坦化を容易に行うことができる。

【０１１２】なお、本実施の形態ではフォトレジスト膜
５８を例示しているが、これに限られるものではない。

【０１１３】次に、フォトレジスト膜５８を除去し、次
いで下部電極６０を構成する多結晶シリコン膜（５６）
の酸化を防止するために、半導体基板１をアンモニア雰
囲気中、８００℃程度で熱処理して多結晶シリコン膜
（５６）の表面を窒化して膜厚1.５nm程度の窒化シリコ
ン膜（図示せず）を形成した後、図３８に示すように、
半導体基板１の全面に膜厚１０nm程度のＴａ₂Ｏ₅(酸化
タンタル) 膜６１をＣＶＤ法で堆積し、次いで半導体基
板１を８００℃程度で熱処理してＴａ₂Ｏ₅膜６１の改
質処理を行う。このＴａ₂Ｏ₅膜６１は、情報蓄積用容
量素子の容量絶縁膜材料として使用される。

【０１１４】次に、図３９に示すように、Ｔａ₂Ｏ₅膜
６１の上部にたとえばＣＶＤ法で膜厚５０nm程度のＴｉ
Ｎ膜６２を堆積した後、フォトレジスト膜６３をマスク
にしたドライエッチングでＴｉＮ膜６２およびＴａ₂Ｏ
₅膜６１をパターニングすることにより、ＴｉＮ膜６２
からなる上部電極と、Ｔａ₂Ｏ₅膜６１からなる容量絶
縁膜と、多結晶シリコン膜５６からなる下部電極６０と
で構成される情報蓄積用容量素子Ｃを形成する。これに
より、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列
に接続された情報蓄積用容量素子Ｃとで構成されるＤＲ
ＡＭのメモリセルが完成する。

【０１１５】次に、フォトレジスト膜６３を除去した
後、図４０に示すように、情報蓄積用容量素子Ｃの上部
に膜厚４０nm程度の酸化シリコン膜６４を堆積する。酸
化シリコン膜６４は、例えばオゾン（Ｏ₃）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。

【０１１６】その後、厚く形成してもヒビ割れの生じな
い厚膜のＳＯＧ膜６５を回転塗付法により形成して表面
を平坦化する。この厚膜に塗付可能なＳＯＧ膜について
は、一例が特願平３−２４５４９９号公報に述べられて
おり、例えば東京応化社製の商品名タイプ８を用いるこ
とができる。

【０１１７】次に、図４１に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路の第１
層配線３８の上部のＳＯＧ膜６５、酸化シリコン膜６
４、５３、窒化シリコン膜４６、酸化シリコン膜４５、
ＳＯＧ膜４４および窒化シリコン膜４０を除去すること
により、スルーホール６６ａを形成する。また、同様に
上部電極であるＴｉＮ膜６２の上部のＳＯＧ膜６５、酸
化シリコン膜６４を除去することにより、スルーホール
６６ｂを形成する。その後、スルーホール６６ａ、６６
ｂの内部にプラグ６７を形成し、続いてＳＯＧ膜６５の
上部に第２層配線６８を形成する。プラグ６７は、ＳＯ
Ｇ膜６５の上部にスパッタリング法で膜厚１００nm程度
のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚
５００nm程度のＷ膜を堆積した後、これらの膜をエッチ
バックしてスルーホール６６ａ、６６ｂの内部に残すこ
とにより形成する。第２層配線６８は、ＳＯＧ膜６５の
上部にスパッタリング法で膜厚５０nm程度のＴｉＮ膜、
膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。

【０１１８】その後、層間絶縁膜を介して第３層配線を
形成し、その上部に酸化シリコン膜と窒化シリコン膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のＤＲ
ＡＭが略完成する。

【０１１９】なお、第３層配線およびそれに接続するプ
ラグは第２層配線の場合と同様に形成することができ、
層間絶縁膜は、例えば膜厚３００nm程度の酸化シリコン
膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm程
度の酸化シリコン膜で構成できる。酸化シリコン膜は、
例えばオゾン（Ｏ₃）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積で
きる。

【０１２０】本実施の形態によれば、情報蓄積用容量素
子を形成した後に表面の平坦化が可能となり、従来、メ
モリセルアレイ領域と周辺回路領域に段差があった場
合、フォトリソグラフィ工程における露光焦点深度の余
裕度が減少してパターン形成が困難となる問題を解消で
きる、この結果、下部電極６０の高さを高くして容量の
増加を図ることができる。

【０１２１】なお、本実施の形態ではビット線ＢＬを金
属を含む積層膜で構成して、シリコン基板等とのコンタ
クトの耐熱性が乏しくなっても容量絶縁膜６１に酸化タ
ンタル膜６１ｃを用いているので熱処理の低温化が可能
となり、コンタクト部分での導通不良を回避できる利点
がある。

【０１２２】（実施の形態２）図４２は、本実施の形態
のＤＲＡＭの一例を示した断面図である。本実施の形態
のＤＲＡＭは、容量絶縁膜６１および上部電極６２の一
部がプラグ４９の上部の周辺にも配置されたものであ
る。これにより蓄積電荷量の増加を図ることができる。
つまりプラグ４９の上部を下部電極６０に接続された円
柱電極とし、その回りに配置された同心円筒電極として
上部電極６２を配置して、円柱形容量素子と、上部に開
口を有する筒形容量素子とを一体に形成して情報蓄積用
容量素子とするものである。

【０１２３】本実施の形態のＤＲＡＭの製造方法は、実
施の形態１における図３７の工程までは同一である。

【０１２４】この後、図４３に示すように、窒化シリコ
ン膜４６をたとえば熱リン酸による湿式エッチング法に
よりエッチングする。このとき、酸化シリコン膜はエッ
チングされない。そのため、酸化シリコン膜５３が一種
のマスクとして作用し、周辺回路領域の窒化シリコン膜
４６の全てがエッチングされることを防止できる。

【０１２５】その後、図４４に示すように、実施の形態
１と同様に、容量絶縁膜６１、上部電極６２を形成す
る。

【０１２６】その後の工程は実施の形態１と同様である
ため説明を省略する。このようにして本実施の形態のＤ
ＲＡＭがほぼ完成する。

【０１２７】（実施の形態３）本実施の形態では、情報
蓄積用容量素子の形成後にＳＯＧ膜で表面を平坦化す
る、より効果的な方法について図４５を用いて説明す
る。

【０１２８】情報蓄積用容量素子の形成後に厚膜のＳＯ
Ｇ膜を形成する場合に以下のような問題が生じることが
ある。すなわち、実施の形態１における下部電極６０は
上方に開口を有する筒形の形状を有するものであり、こ
の形状を反映して上部電極６２の表面にも凹部が形成さ
れる。この凹部に厚膜のＳＯＧ膜６５を塗布して表面の
平坦化を図る訳であるが、厚膜のＳＯＧ膜６５は、回転
塗布法によって形成され、情報蓄積用容量素子を形成す
ることによって表面に生じる凹凸が大きくなる。すなわ
ち溝の幅が狭く且つ深くなると溝の内部を完全に充填す
ることができなくなる場合がある。このような場合、溝
の中央部、底部あるいは側面にボイドを生じ、これらの
ボイドは、後の工程で受ける熱処理により膨張して厚膜
のＳＯＧ膜６５を破壊する場合があり好ましくない。な
お、実施の形態１で説明した、メモリセルアレイ領域と
周辺回路領域の境界領域に生じる溝（凹部）には幅に余
裕があるためこのような問題は発生しない。

【０１２９】そこで、本実施の形態では以下の方法によ
りボイドの発生を回避する。図４５は、本実施の形態の
製造方法の一例を示す断面図である。

【０１３０】すなわち、情報蓄積用容量素子の上部電極
６９を溝が埋るように形成し、ＳＯＧを形成する前に予
めメモリセルアレイ領域を上部電極６９自体で平坦化す
る。この上部電極による平坦化は、メモリセルアレイ領
域内に規則的に配置されている情報蓄積用容量素子の間
隔のうち最も長い部分の半分以上の膜厚を有する上部電
極材料をＣＶＤ法により堆積することにより達成でき
る。上部電極材料には、四塩化チタンとアンモニアを原
料として生成する窒化チタンや周知の多結晶シリコンな
どを用いることができる。

【０１３１】本実施の形態によれば情報蓄積用容量素子
を形成することによって生じる溝を情報蓄積用容量素子
の一構成要素となる上部電極６９自体で充填することが
できるので、狭くて深い溝をＳＯＧで充填する場合に発
生するボイド等によるＤＲＡＭの信頼性の低下を回避で
きる。

【０１３２】（実施の形態４）本実施の形態では、情報
蓄積用容量素子の下部電極に金属もしくは金属化合物を
用いる場合のプラグの構成について図４６を用いて説明
する。

【０１３３】図４６は、実施の形態４のＤＲＡＭを示し
た断面図である。本実施の形態では、実施の形態１のプ
ラグ３０の代わりに、ビット線ＢＬと同時に形成される
金属プラグ７０が形成されている。また、本実施の形態
では、下部電極６０の下部に形成されるプラグ４９も金
属プラグとすることができる。さらに下部電極６０も金
属膜で形成することができる。金属プラグ、金属膜の材
質としては窒化チタン、あるいは窒化チタンとタングス
テンを例示できる。

【０１３４】本実施の形態のＤＲＡＭの製造方法は、実
施の形態１における図２０のコンタクトホール２８、２
９の開口までは同一である。次に、実施の形態１におけ
るプラグ３０を形成することなく、ビット線ＢＬを形成
する。なお、このとき周辺回路のコンタクトホール３
４、３５、３６、３７をあらかじめ開口しておくことは
実施の形態１と同様である。

【０１３５】このようにして、金属プラグ７０がビット
線ＢＬおよび第１層配線３８と同時に形成できる。

【０１３６】その後、実施の形態１の図３０までの工程
は同一であり、図３１において形成されるプラグ４９の
代わりに窒化チタンからなる金属プラグ７１を形成す
る。

【０１３７】さらに、実施の形態１の図３３における多
結晶シリコン膜５６の代わりに窒化チタン膜を堆積し、
実施の形態１と同様の工程により窒化チタンからなる下
部電極７２を形成する。その他の工程は実施の形態１と
同様である。

【０１３８】本実施の形態によれば、情報蓄積用容量素
子の下部電極７２を窒化チタンで構成しているので、下
地の金属プラグ７１を金属もしくは金属化合物で構成す
ることが可能となり、シリコンで構成する場合に比べ低
抵抗化でき、プラグの一部をビット線と同じ工程で形成
できる利点がある。

【０１３９】（実施の形態５）本実施の形態では、情報
蓄積用容量素子の下部電極を島形に形成する場合の表面
の平坦化方法について図４７〜図５１を用いて説明す
る。図４７〜図５１は、実施の形態５の製造方法をその
工程順に説明した一部断面図である。

【０１４０】本実施の形態の製造方法は、実施の形態１
の図３１までの工程については同様である。なお、図３
１におけるプラグ４９は、本実施の形態では窒化チタン
からなる金属プラグ７１とする。金属プラグ７１は、全
面に窒化チタン膜をスルーホール４８が埋まる程度の膜
厚でＣＶＤ法により堆積した後、堆積膜厚分だけエッチ
ング除去する周知の方法により形成できる。

【０１４１】次に、図４７に示すように、膜厚５００nm
のタングステン膜をスパッタ法により全面に形成した
後、パターニングされたフォトレジスト膜７３を所定の
位置に形成し、ドライエッチング法により前記タングス
テン膜を加工して下部電極７４を形成する。

【０１４２】次に、図４８に示すように、フォトレジス
ト膜７３を除去した後、容量絶縁膜として厚さ１５nmの
酸化タンタル膜（図示せず）をＣＶＤ法により形成し熱
処理を施した後、下部電極の間が埋るように窒化チタン
膜を全面に形成し、周辺回路領域の窒化チタン膜を周知
のリソグラフイとドライエッチング法により除去し、上
部電極７５を形成する。

【０１４３】次に、図４９に示すように、厚さ５００nm
の酸化シリコン膜７６をＣＶＤ法により全面に形成す
る。酸化シリコン膜７６は、たとえばオゾンとＴＥＯＳ
を原料としたＣＶＤ法により形成することができる。

【０１４４】次に、図５０に示すように、周辺回路領域
にフォトレジスト膜７７を形成し、それをマスクとして
メモリセルアレイ領域の酸化シリコン膜７６をたとえば
フッ酸溶液によりエッチング除去する。このように湿式
エッチングによりエッチングすることの効果は、実施の
形態１で説明した場合と同様である。

【０１４５】次に、図５１に示すように、フォトレジス
ト膜７７を除去した後、厚さ５０nmの酸化シリコン膜７
８を半導体基板１の全面に形成し、厚膜のＳＯＧ膜７９
を塗布し形成して全面を平坦化する。酸化シリコン膜７
８および厚膜のＳＯＧ膜７９は、実施の形態１における
酸化シリコン膜６４および厚膜のＳＯＧ膜６５と同様で
ある。

【０１４６】その後の工程は、実施の形態１と同様であ
る。

【０１４７】本実施の形態によれば、情報蓄積用容量素
子の下部電極７４が島形であっても表面の平坦化を達成
することができる。その結果、フォトリソグラフィの制
約を解消でき、島形の下部電極７４の高さを高くして所
望の蓄積電荷量を確保できる。

【０１４８】なお、本実施の形態では、図５１において
メモリセルアレイ領域と周辺回路領域との間の凹部を厚
膜のＳＯＧ膜７９を塗布することにより平坦化する例を
示したが、図５２および図５３に示すように、フォトレ
ジスト膜７７を除去した後、厚さ７００nmの酸化シリコ
ン膜８０をＣＶＤ法により形成し（図５２）、その後、
酸化シリコン膜８０の表面をＣＭＰ法により研磨して平
坦化を行ってもよい（図５３）。なお、酸化シリコン膜
８０は、島形の下部電極７４の高さより厚くなるように
設定する。その後の工程は実施の形態１と同様に行うこ
とができる。

【０１４９】なお、本実施の形態では島形の下部電極７
４にタングステンを用いた例を示したが、これに限定さ
れるものではなく窒化チタンやその他の金属あるいは金
属化合物であってもよい。また、形成方法についてもス
パッタ法に限定されるものではなくＣＶＤ法であっても
よい。

【０１５０】（実施の形態６）本実施の形態では、情報
蓄積用容量素子の形成方法について図５４〜図５５を用
いて説明する。図５４および図５５は上部に開口を有す
る筒形の情報蓄積用容量素子の一例を示す断面図であ
る。

【０１５１】本実施の形態のＤＲＡＭは、実施の形態１
におけるＤＲＡＭと情報蓄積用容量素子の部分を除きほ
ぼ同一である。従って、その同一の部分についての説明
は省略する。

【０１５２】図５４（ａ）は、窒化シリコン膜４６に形
成した、窒化チタンからなる金属プラグ８１上に上部に
開口を有する筒形の下部電極となる窒化チタン膜８２を
形成し、その表面を酸化して酸化チタン膜８３を形成し
た状態を示している。金属プラグ８１および窒化チタン
膜８２の形成は、前記した実施の形態の金属プラグ７１
および窒化チタンからなる下部電極７２と同様である。

【０１５３】図５４（ｂ）は、さらに酸化タンタル膜８
４を形成した状態を示している。

【０１５４】上部に開口を有する筒形の情報蓄積用容量
素子を実現する上で重要な点は、上部に開口を有する筒
形の下部電極の作成方法にある。すでに実施の形態１で
説明したように、下部電極６０を円筒形に形成する場
合、まず母材となる酸化シリコン膜５３に溝５５を形成
し、その溝５５の側壁及び底部に下部電極材料を残存さ
せることにより形成する。この時、下部電極材料の段差
被覆性の良否が上部に開口を有する筒形の下部電極６０
の実現の可否を左右する。すなわち、段差被覆性が悪い
と溝５５の底部領域の膜厚が薄くなってしまい母材をエ
ッチング除去した際に下部電極６０が倒壊してしまい、
その形成が困難となる。従って、上部に開口を有する筒
形の下部電極の実現には電極材料堆積時の段差被覆性が
良いことが必須条件である。このような特性を有する電
極材料としては四塩化チタンとアンモニアを原料として
ＣＶＤ法により生成する窒化チタン膜を例示することが
できる。

【０１５５】したがって本実施の形態では窒化チタン膜
８２による下部電極を形成する。以下に製造方法を説明
する。

【０１５６】窒化チタン膜８２の形成後、７５０℃の窒
素雰囲気中で３分熱処理を行う。この熱処理は、窒化チ
タンの再結晶化を促進させることを目的としており、後
で行なう酸化タンタル膜に対する熱処理温度より高い温
度で実施することが望ましい。その後、窒化チタン膜８
２の表面に厚さ５nmの酸化チタン膜８３を形成する。

【０１５７】次に、誘電体として厚さ１５nmの酸化タン
タル膜８４をＣＶＤ法により形成する。その後、７２５
℃のアルゴン雰囲気中で３分熱処理し、酸化タンタルを
結晶化させる。さらに４００℃のオゾン雰囲気中で５分
熱処理し、酸化タンタルの酸化改質を行なう。この後、
実施の形態１と同様に窒化チタン膜を形成し上部電極を
形成して情報蓄積用容量素子を構成することができる。

【０１５８】図５５は、下部電極となる窒化チタン膜の
表面に酸化チタン膜を形成する処理を酸化タンタル膜の
形成後に行なう手順を示している。

【０１５９】窒化チタン膜８５で上部に開口を有する筒
形の下部電極を形成した後、窒素雰囲気中で７５０℃、
３分間の熱処理を施し、厚さ１５nmの酸化タンタル膜８
６を堆積する。

【０１６０】次に、７２５℃のアルゴン雰囲気中で３分
間熱処理し、酸化タンタル膜８６を結晶化させた後、４
００℃のオゾン雰囲気中で熱処理した。このとき酸化タ
ンタル膜８６の改質と同時に下地の窒化チタン膜８５の
表面に厚さ３〜５nmの酸化チタン膜８７が形成されるよ
うに熱処理時間を制御できる。この後、前記同様の上部
電極を形成し情報蓄積用容量素子を構成することができ
る。

【０１６１】図５６は、上記した方法で得られた情報蓄
積用容量素子の特性の一例を示している。半導体記憶装
置に用いる情報蓄積用容量素子に要求される重要な特性
の一つに実効膜厚がある。実効膜厚は、容量絶縁膜の材
料の如何に係らず二酸化シリコンからなることを仮定し
て、その情報蓄積用容量素子の有する容量から得られる
電気的膜厚を示す。実効膜厚が薄いほど大きな容量が得
られることになる。

【０１６２】図５６は、酸化タンタルをアルゴン雰囲気
中で熱処理した時の熱処理温度（横軸）と実効膜厚（縦
軸）の関係を示している。図中Ａは酸化タンタルの物理
的膜厚が２０nmの場合を、Ｂは１０nmの場合を各々示し
ている。いずれの場合も熱処理温度が高くなるのに伴な
って実効膜厚が薄くなっている。７２５℃では、Ｂの場
合で実効膜厚が0.９nmを示している。これは、例えば従
来の情報蓄積用容量素子における実効膜厚が３nmで、そ
のときに必要な円筒電極の高さが６００nmであったとす
ると、実効膜厚0.９nmでは円筒電極の高さを約２００nm
まで低くできることを意味しており、半導体記憶装置と
しての製造工程の構築において極めて大きな利点とな
る。すなわち、情報蓄積用容量素子の高さを低減して製
造工程における加工の難易度を低減することが可能とな
る。

【０１６３】本実施の形態によれば、下部電極としてに
ＣＶＤ法で形成する窒化チタン膜８２、８５を用いてい
るので上方に開口を有する筒形の下部電極の形成が容易
となり、かつ窒化チタンはシリコンを含有していないた
め、その上層に酸化タンタル膜８４、８６が形成された
状態で熱処理を行っても、誘電率の低い二酸化シリコン
が生成されることがない。このため実効膜厚を薄くで
き、大きな容量を得ることができる。

【０１６４】（実施の形態７）本実施の形態では情報蓄
積用容量素子の高さが高くなった時に生じる情報蓄積用
容量素子の倒壊防止方法について図５７および図５８を
用いて説明する。

【０１６５】図５７および図５８は、本実施の形態の製
造方法をその工程順に説明した一部断面図である。

【０１６６】本実施の形態の製造方法は、実施の形態１
の図３１までの工程については同様である。

【０１６７】次に、図５７に示すように、窒化シリコン
膜４６の所定の領域に埋込まれた金属プラグ７１に接続
するように酸化シリコン５３に溝５５を形成した後、前
記した窒化チタン膜８８を前面に形成し、溝５５内を有
機物８９で充填する。有機物８９としては、フォトレジ
ストもしくはポリイミドイソインドロキュナゾリンジオ
ンの如きポリイミド樹脂を例示できる。

【０１６８】次に、図５８に示すように、酸化シリコン
５３上に露出している窒化チタン膜８８を除去し、溝５
５内にのみ窒化チタン膜８８を残存させる。また、溝５
５内を充填した有機物８９をも除去した後、前記した実
施の形態と同様に酸化タンタルからなる容量絶縁膜（図
示せず）を形成し、上部電極として窒化チタン膜９０を
形成し、情報蓄積用容量素子を形成する。

【０１６９】その後、実施の形態１と同様に層間絶縁膜
を形成し、実施の形態１と同様のプラグ６７および第２
層配線６８を形成することができる。なお、本実施の形
態では、メモリセルアレイ領域と周辺回路領域との間に
は凹部が形成されないため、層間絶縁膜の一部にＳＯＧ
膜を用いる必要はない。

【０１７０】本実施の形態によれば、上部に開口を有す
る筒形の下部電極を形成するために用いた母材である酸
化シリコン膜５３を除去せずに、支えとしてそのまま残
すため、下部電極である窒化チタン膜８８が倒壊するこ
とがない。また、メモリセルアレイ領域と周辺回路領域
の境界に生じる段差は、上部電極である窒化チタン膜９
０の膜厚分でせいぜい１００nmであり、上層配線を形成
するためのフォトリソグラフィにおいては、ほとんど問
題にならない。さらに、支えとして母材を残すので情報
蓄積用容量素子が相対的に細くなっても倒壊することが
ないので高さを高くして容量の拡大を図ることができ
る。

【０１７１】（実施の形態８）本実施の形態では、情報
蓄積用容量素子の高さを高くしてなおかつ容量の増大を
図ることができる方法について図５９〜図６３を用いて
説明する。

【０１７２】図５９〜図６３は、本実施の形態の製造方
法をその工程順に説明した一部断面図である。

【０１７３】本実施の形態の製造方法は、実施の形態７
の下部電極である窒化チタン膜８８の形成までは同様で
ある（図５９）。

【０１７４】その後、図６０に示すように、母材として
用いた酸化シリコン膜５３を元の厚さの３割程度残るよ
うにエッチングして除去する。さらに前記した容量絶縁
膜の形成方法に基き酸化タンタル膜（図示せず）を形成
して熱処理を施した。その状態で周辺回路領域の所定の
位置に、リソグラフイとドライエッチングを用いて接続
孔９１を設け、フォトレジスト膜を除去した後窒化チタ
ン膜を全面に形成して情報蓄積用容量素子の上部電極９
０と周辺回路のプラグ９２を同時に形成する。

【０１７５】次に、図６１に示すように、厚さ５０nm程
度の窒化シリコン膜９３を全面に形成し、先に除去した
酸化シリコン膜５３の除去膜厚分の膜厚を有する新たな
酸化シリコン膜９４をＣＶＤ法により半導体基板１の全
面に堆積する。

【０１７６】その後、実施の形態１と同様にフォトレジ
スト膜９５を形成しメモリセルアレイ領域の酸化シリコ
ン膜９４を除去する。

【０１７７】次に、図６２に示すように、フォトレジス
ト膜９５を除去した後、ＳＯＧ膜９６を形成して表面を
平坦化する。ＳＯＧ膜９６の形成は実施の形態１の厚膜
のＳＯＧ膜６５の形成と同様にできる。

【０１７８】最後に、厚さ１００nmの酸化シリコン膜９
７をＣＶＤ法により形成した後、所定の領域にスルーホ
ール９８を形成して、プラグ９９を形成し、第２層配線
１００を形成する。スルーホール９８、プラグ９９およ
び第２層配線１００の形成は、実施の形態１と同様に行
うことができる。

【０１７９】本実施の形態によれば、情報蓄積用容量素
子の底部領域にのみ母材となる絶縁膜を残すことによ
り、母材が残った情報蓄積用容量素子の底部領域は溝形
情報蓄積用容量素子となり、母材が除去された上部領域
は上部に開口を有する筒形の情報蓄積用容量素子として
構成できるので、情報蓄積用容量素子の高さを高くして
も倒壊を防止しつつ、且つ容量の増大を図ることができ
る効果がある。また、周辺回路領域のプラグ９２を上部
電極９０と同じ工程で形成できるので、スルーホール９
８の深さを浅くすることができドライエッチングをより
容易に行うことができる効果もある。

【０１８０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１８１】たとえば、前記実施の形態では、下部電極
として多結晶シリコン膜を用いた例を示したが、図６４
に示すような表面に半球状シリコン１０１を有する下部
電極としてもよい。この場合、下部電極の高さを減じて
工程を容易にすることができ、あるいは蓄積電荷量を増
加させることができる。

【０１８２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１８３】（１）立体化キャパシタを形成してもメモ
リセルアレイ領域と周辺回路領域との間に段差を生じな
い技術を提供できる。

【０１８４】（２）立体化キャパシタの形成によるメモ
リセルアレイ領域と周辺回路領域との間の段差を解消す
る技術を提供し、フォトリソグラフィの困難性を解消す
ることができる。

【０１８５】（３）立体化キャパシタの形成によるメモ
リセルアレイ領域と周辺回路領域との間の段差を解消す
る技術を提供し、その上層に形成される配線層の断線あ
るいはパターニングの不良による短絡を防止できる。

【０１８６】（４）キャパシタの容量確保、および高い
信頼度をともに実現した半導体集積回路装置を提供でき
る。

【０１８７】（５）立体化キャパシタが高くなることに
よる製造工程途中でのキャパシタ電極の倒壊を防止する
技術を提供し、半導体集積回路装置の製造歩留まりを向
上できる。

【０１８８】（６）高い蓄積容量値を有する立体化キャ
パシタを提供し、立体化キャパシタの高さを低減してキ
ャパシタの容量確保、および高い信頼度をともに実現し
た半導体集積回路装置を提供できる。

【０１８９】（７）メモリセルアレイ領域と周辺回路領
域との間の段差を解消することにより、より深くなる周
辺回路領域の接続孔のアスペクト比を緩和し、周辺回路
領域の接続孔の加工を容易にすることができる。

【０１９０】（８）上下電極が段差被覆性に優れた窒化
チタンからなり、誘電体も段差被覆性に優れた酸化タン
タルからなる組み合わせで情報蓄積用容量素子を構成し
ているので、電極の高さを制約することなく情報蓄積用
容量素子を実現できる。

【０１９１】（９）半導体記憶装置の集積度が向上し個
々のメモリセルに許容される平面的面積が縮小されて
も、情報蓄積用容量素子の高さを高くすることにより容
量の確保を図ることが可能で、信頼性の高い半導体記憶
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。

【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図３９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４２】本発明の実施の形態２であるＤＲＡＭを示す
半導体基板の要部断面図である。

【図４３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４５】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図４６】本発明の実施の形態４であるＤＲＡＭを示す
半導体基板の要部断面図である。

【図４７】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図４８】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図４９】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５０】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５１】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５２】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５３】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５４】（ａ）および（ｂ）は、本発明の実施の形態
６であるＤＲＡＭの製造方法を示す半導体基板の一部断
面図である。

【図５５】（ａ）および（ｂ）は、本発明の実施の形態
６であるＤＲＡＭの製造方法を示す半導体基板の一部断
面図である。

【図５６】本発明の実施の形態６のＤＲＡＭの情報蓄積
用容量素子を構成する容量絶縁膜の性能を示すグラフで
ある。

【図５７】本発明の実施の形態７であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５８】本発明の実施の形態７であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図５９】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６０】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６１】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６２】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６３】本発明の実施の形態８であるＤＲＡＭの製造
方法を示す半導体基板の一部断面図である。

【図６４】情報蓄積用容量素子を構成する下部電極の一
例を示す部分拡大断面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２酸化シリコン膜３窒化シリコン膜４フォトレジスト膜５素子分離溝５ａ溝６薄い酸化シリコン膜７酸化シリコン膜８窒化シリコン膜９フォトレジスト膜１０ｎ型半導体領域１１ｐ型ウエル１２ｎ型ウエル１３ゲート酸化膜１４ゲート電極１４Ａゲート電極１４Ｂゲート電極１４Ｃゲート電極１５窒化シリコン膜１６フォトレジスト膜１７ｐ^-型半導体領域１８ｎ^-型半導体領域１９ｎ型半導体領域２０窒化シリコン膜２０ａサイドウォールスペーサ２１フォトレジスト膜２２ｐ⁺型半導体領域２３ｎ⁺型半導体領域２４ＳＯＧ膜２５酸化シリコン膜２６酸化シリコン膜２７フォトレジスト膜２８コンタクトホール２９コンタクトホール３０プラグ３１酸化シリコン膜３２フォトレジスト膜３３フォトレジスト膜３４コンタクトホール３５コンタクトホール３６コンタクトホール３７コンタクトホール３８第１層配線４０窒化シリコン膜４１フォトレジスト膜４２酸化シリコン膜４３サイドウォールスペーサ４４ＳＯＧ膜４５酸化シリコン膜４６窒化シリコン膜４７フォトレジスト膜４８スルーホール４９プラグ５３酸化シリコン膜５４フォトレジスト膜５５溝５６多結晶シリコン膜５７酸化シリコン膜５８フォトレジスト膜６０下部電極（Ｔａ₂Ｏ₅膜）６１容量絶縁膜（酸化タンタル膜）６２ＴｉＮ膜（上部電極）６３フォトレジスト膜６４酸化シリコン膜６５ＳＯＧ膜６６ａ、６６ｂスルーホール６７プラグ６８第２層配線６９第２層配線７０金属プラグ７１金属プラグ７２下部電極７３フォトレジスト膜７４下部電極７５上部電極７６酸化シリコン膜７７フォトレジスト膜７８酸化シリコン膜７９ＳＯＧ膜８０酸化シリコン膜８１金属プラグ８２窒化チタン膜８３酸化チタン膜８４酸化タンタル膜８５窒化チタン膜８６酸化タンタル膜８７酸化チタン膜８８窒化チタン膜８９有機物９０上部電極（窒化チタン膜）９１接続孔９２プラグ９３窒化シリコン膜９４酸化シリコン膜９５フォトレジスト膜９６ＳＯＧ膜９７酸化シリコン膜９８スルーホール９９プラグ１００第２層配線１０１半球状シリコンＢＬビット線Ｃ情報蓄積用容量素子ＭＡＲＹメモリアレイＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者金井美鈴東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】メモリセル選択用ＭＩＳＦＥＴと、前記
メモリセル選択用ＭＩＳＦＥＴに直列に接続され、上方
に開孔部を有する筒形の下部電極、少なくとも前記下部
電極の前記筒形の内面に接して形成された容量絶縁膜お
よび前記容量絶縁膜を介し少なくとも前記下部電極の前
記筒形の内面に対向して形成された上部電極を備えた情
報蓄積用容量素子とでメモリセルを構成し、前記メモリ
セルが配置されたメモリセルアレイ領域と、前記メモリ
セルアレイ領域の周辺の周辺回路領域とを有する半導体
集積回路装置の製造方法であって、（ａ）半導体基板の
主面の前記メモリセルアレイ領域に前記メモリセル選択
用ＭＩＳＦＥＴおよび前記半導体基板の主面の前記周辺
回路領域に周辺回路のＭＩＳＦＥＴを形成した後、前記
メモリセル選択用ＭＩＳＦＥＴおよび周辺回路のＭＩＳ
ＦＥＴの上部に、前記下部電極の高さに相当する膜厚の
第１絶縁膜を堆積する工程、（ｂ）前記メモリセル選択
用ＭＩＳＦＥＴの上部の前記第１絶縁膜を開孔して溝を
形成する工程、（ｃ）前記溝の内部を含む前記第１絶縁
膜の上部に、前記溝が埋まらない膜厚で前記下部電極の
一部となる第１導電膜を堆積する工程、（ｄ）前記溝内
に形成された前記第１導電膜の凹部を充填する第２絶縁
膜を形成し、前記第１絶縁膜の上部の前記第１導電膜を
露出する工程、（ｅ）前記第１導電膜をエッチングし、
前記溝の内部のみに前記第１導電膜を残す工程、（ｆ）
前記凹部を充填する前記第２絶縁膜を除去し、前記下部
電極を形成する工程、（ｇ）前記下部電極の表面に前記
容量絶縁膜を形成する工程、（ｈ）前記容量絶縁膜上に
第２導電膜を堆積し、前記第２導電膜をパターニングし
て前記上部電極を形成する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｆ）工程の後、前記第１絶縁膜の上層部分を除去
し、前記下部電極の上部にかかる一部分を露出する工
程、および前記（ｈ）工程の後、前記半導体基板の全面
に第３絶縁膜を形成し、表面を平坦化する工程、を含む
ことを特徴とする半導体集積回路装置の製造方法。
【請求項３】請求項２記載の半導体集積回路装置の製
造方法であって、その上層部分が除去された前記第１絶縁膜の前記周辺回
路領域に接続孔を開口し、前記第２導電膜の堆積と同時
に前記接続孔を埋め込み、前記第２導電膜のパターニン
グと同時に前記周辺回路領域の前記第２導電膜をパター
ニングしてプラグまたは配線を形成することを特徴とす
る半導体集積回路装置の製造方法。
【請求項４】請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｅ）工程の後、前記周辺回路領域の前記第１絶縁
膜を被覆するフォトレジスト膜を形成する工程、前記
（ｆ）工程において、前記第２絶縁膜の除去を前記フォ
トレジスト膜をマスクとした湿式エッチング法による前
記メモリセルアレイ領域の前記第１絶縁膜の除去と同時
に行い、前記周辺回路領域に前記第１絶縁膜の一部を残
存させつつ上方に開孔部を有する筒形の前記下部電極を
形成する工程、および、前記（ｈ）工程の後、前記半導
体基板の全面に第３絶縁膜を形成し表面を平坦化する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。
【請求項５】請求項４記載の半導体集積回路装置の製
造方法であって、前記第１絶縁膜の堆積前に前記第１絶縁膜および第２絶
縁膜とはエッチング速度の相違する第４絶縁膜を前記半
導体基板の全面に堆積し、前記下部電極が形成された後
に前記メモリセルアレイ領域の前記第４絶縁膜をエッチ
ングして除去する工程を含むことを特徴とする半導体集
積回路装置の製造方法。
【請求項６】メモリセル選択用ＭＩＳＦＥＴと、前記
メモリセル選択用ＭＩＳＦＥＴに直列に接続され、上方
に開孔部を有する筒形の下部電極、前記下部電極の表面
に形成された容量絶縁膜および前記容量絶縁膜を介し前
記下部電極に対向して形成された上部電極を備えた情報
蓄積用容量素子とでメモリセルを構成し、前記メモリセ
ルが配置されたメモリセルアレイ領域と、前記メモリセ
ルアレイ領域の周辺の周辺回路領域とを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面に前記メモリセル選択用ＭＩＳＦＥＴを形成し、次い
でその上部に情報蓄積用容量素子を形成する工程、
（ｂ）前記半導体基板の主面上に、前記情報蓄積用容量
素子の高さに相当する寸法以上の膜厚で第１絶縁膜を堆
積する工程、（ｃ）前記周辺回路領域の前記第１絶縁膜
を被覆するフォトレジスト膜を形成した後、前記フォト
レジスト膜をマスクとして湿式エッチング法により前記
メモリセルアレイ領域の前記第１絶縁膜を除去する工
程、（ｄ）前記半導体基板の全面に第３絶縁膜を形成
し、表面を平坦化する工程、を含むことを特徴とする半
導体集積回路装置の製造方法。
【請求項７】請求項２〜６記載のいずれかの半導体集
積回路装置の製造方法であって、前記第３絶縁膜の表面を平坦化する工程は、ＳＯＧ膜の
塗布による第１の工程、または前記情報蓄積用容量素子
の高さに相当する寸法以上の膜厚で気相成長法により堆
積された絶縁膜をＣＭＰ法によりエッチングする第２の
工程、のいずれかの工程であることを特徴とする半導体
集積回路装置の製造方法。
【請求項８】請求項１〜７記載のいずれかの記載の半
導体集積回路装置の製造方法であって、前記第２導電膜の堆積を、前記下部電極の筒形状により
形成された凹部を埋め込むように行い、その表面を平坦
化することを特徴とする半導体集積回路装置の製造方
法。
【請求項９】メモリセル選択用ＭＩＳＦＥＴと、前記
メモリセル選択用ＭＩＳＦＥＴに直列に接続され、上方
に開孔部を有する筒形の下部電極、少なくとも前記下部
電極の前記筒形の内面に接して形成された容量絶縁膜お
よび前記容量絶縁膜を介し少なくとも前記下部電極の前
記筒形の内面に対向して形成された上部電極を備えた情
報蓄積用容量素子とでメモリセルを構成し、前記メモリ
セルが配置されたメモリセルアレイ領域と、前記メモリ
セルアレイ領域の周辺の周辺回路領域とを有する半導体
集積回路装置であって、前記情報蓄積用容量素子の高さに相当する膜厚の絶縁膜
を前記周辺回路領域に有し、前記メモリセルアレイ領域
と前記周辺回路領域との間の段差を解消した第１の構
成、前記情報蓄積用容量素子を構成する前記下部電極により
生ずる凹部を、前記情報蓄積用容量素子を構成する前記
上部電極により埋め込んだ第２の構成、前記情報蓄積用容量素子が前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に形成され、前記情報蓄積用容量素子が、
前記下部電極と前記メモリセル選択用ＭＩＳＦＥＴとを
接続するプラグの一部からなる円柱電極、および、その
外周に形成され容量絶縁膜を介して形成された同心円筒
電極を含む円筒形容量素子と一体に形成されている第３
の構成、のいずれかの構成を有することを特徴とする半導体集積
回路装置。
【請求項１０】メモリセル選択用ＭＩＳＦＥＴと、前
記メモリセル選択用ＭＩＳＦＥＴに直列に接続され、下
部電極、前記下部電極に接して形成された容量絶縁膜、
および前記容量絶縁膜を介し前記下部電極に対向して形
成された上部電極を備えた情報蓄積用容量素子とを含む
メモリセルを有する半導体集積回路装置であって、前記下部電極および前記上部電極の双方が少なくとも窒
化チタンを含む導電材からなり、前記容量絶縁膜が少な
くとも多結晶酸化タンタルを含む絶縁膜からなることを
特徴とする半導体集積回路装置。
【請求項１１】請求項１０記載の半導体集積回路装置
であって、前記メモリセル選択用ＭＩＳＦＥＴと前記下部電極とを
接続するプラグが窒化チタンを主成分とする導電材から
なることを特徴とする半導体集積回路装置。
【請求項１２】請求項１０または１１記載の半導体集
積回路装置であって、前記下部電極と前記容量絶縁膜との界面には１０nm以下
の膜厚の酸化チタン膜が形成されていることを特徴とす
る半導体集積回路装置。
【請求項１３】メモリセル選択用ＭＩＳＦＥＴと、前
記メモリセル選択用ＭＩＳＦＥＴに直列に接続され、下
部電極、前記下部電極に接して形成された容量絶縁膜、
および前記容量絶縁膜を介し前記下部電極に対向して形
成された上部電極を備えた情報蓄積用容量素子とを含む
メモリセルを有する半導体集積回路装置の製造方法であ
って、（ａ）ＣＶＤ法により前記下部電極となる窒化チ
タン膜を堆積し、その窒化チタン膜を非酸化性雰囲気で
熱処理する工程、（ｂ）ＣＶＤ法により酸化タンタル膜
を堆積し、非酸化性雰囲気で熱処理して前記酸化タンタ
ル膜を結晶化して多結晶酸化タンタル膜に変換する工
程、（ｃ）前記多結晶酸化タンタル膜を酸化性雰囲気で
熱処理し、前記多結晶酸化タンタル膜を改質すると同時
に前記窒化チタン膜と前記多結晶酸化タンタル膜との界
面に酸化チタンを形成する工程、（ｄ）ＣＶＤ法により
前記上部電極となる窒化チタン膜を堆積する工程、を含
むことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】請求項１３記載の半導体集積回路装置
の製造方法であって、前記（ａ）工程の後に、前記窒化チタン膜の表面に酸化
チタン膜を形成する工程を含むことを特徴とする半導体
集積回路装置の製造方法。
【請求項１５】メモリセル選択用ＭＩＳＦＥＴと、前
記メモリセル選択用ＭＩＳＦＥＴに直列に接続され、下
部電極、前記下部電極に接して形成された容量絶縁膜、
および前記容量絶縁膜を介し前記下部電極に対向して形
成された上部電極を備えた情報蓄積用容量素子とを含む
メモリセルを有する半導体集積回路装置の製造方法であ
って、前記メモリセル選択用ＭＩＳＦＥＴと前記下部電極とを
接続するプラグの一部を、前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置されるビット線と同時に形成するこ
とを特徴とする半導体集積回路装置の製造方法。