JP2001185552A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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隆 青柳
Junji Ogishima
淳史 荻島
Hironao Kobayashi
宏尚 小林
Yuji Hara
雄次 原
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Hitachi Ltd
Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 ボンディングパッドとその下部の層間絶縁膜
との接着性を向上させる。 【解決手段】 ボンディングパッドＢＰの直下の層間絶
縁膜２９には複数の開孔３３Ｂが所定の間隔を置いて形
成されており、それぞれの開孔３３Ｂの内部にはスルー
ホール３３Ａの内部のプラグ３４と同じ導電膜（Ｗ／Ｔ
ｉＮ／Ｔｉ）からなるプラグ３４が埋め込まれている。
また、ボンディングパッドＢＰの下部領域には第２層目
の配線が形成されていない。すなわち、開孔３３Ｂの内
部に埋め込まれたプラグ３４は、その上部のボンディン
グパッドＢＰのみに接続され、下層の配線には接続され
ていない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ボンディングパッ
ドとその下部の層間絶縁膜との接着性の向上に適用して
有効な技術に関する。
【０００２】
【従来の技術】特開平１０−２４７６６４号公報は、２
層の酸化シリコン膜の間にスピンオングラス(Spin On G
lass；ＳＯＧ)膜を挟んだ３層構造の層間絶縁膜を有す
る半導体チップをテープキャリアパッケージ(Tape Carr
ier Package；ＴＣＰ)に封止する工程で発生するボンデ
ィングパッドの剥離を防ぐ対策として、上記層間絶縁膜
上に形成されたボンディングパッドの下部にダミーの配
線を配置し、ボンディングパッドの下部領域で２層の酸
化シリコン膜同士が接触する面積を増やすことによっ
て、ＳＯＧ膜と酸化シリコン膜との界面剥離を抑制する
技術を開示している。
【０００３】
【発明が解決しようとする課題】近年、ＬＳＩの高集積
化によるチップサイズの縮小に伴ってボンディングパッ
ドのサイズが縮小している。
【０００４】本発明者は、ワイヤボンディング時にボン
ディングパッドの単位面積当たりに加わるストレスが増
大し、ボンディングパッドを構成する最上層のＡｌ（ア
ルミニウム）配線とその下部の層間絶縁膜との界面に剥
離が発生する現象が顕在化しつつあることを見出した。
特に、ＭＣＰ(Multi Chip Package)の製造工程では、組
み立て前に個別のチップの品質保証を実現するためにＫ
ＧＤ(Known Good Die)技術が使われる。このような場合
は、個別チップ段階の検査時とパッケージ段階の検査時
とにそれぞれボンディングパッド上にワイヤがボンディ
ングされるため、ボンディングパッドの剥離が一層発生
し易くなることが本発明者によって見出された。
【０００５】ボンディングパッドの剥離を防ぐ対策とし
ては、例えばボンディングパッドを最上層のＡｌ配線と
その下層のＡｌ配線の２層構造で構成してその強度を高
めることが考えられる。しかし、この場合は、２層のＡ
ｌ配線の間にＡｌよりも硬度が高い酸化シリコンからな
る層間絶縁膜が介在する構造になるため、ワイヤボンデ
ィング時の衝撃で硬い層間絶縁膜にクラックが発生し、
これがボンディングパッドの剥離を引き起こす原因にな
ってしまう。
【０００６】本発明の目的は、ボンディングパッドの剥
離を抑制することのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、半導体基板上に
層間絶縁膜を挟んで複数の配線層が設けられ、上部の配
線層に形成されたボンディングパッドの直下の第１層間
絶縁膜には、前記第１層間絶縁膜に形成された開孔に第
１導電膜を埋め込んだ第１プラグが形成され、前記第１
プラグの直下の配線層には、前記第１プラグに接続され
る配線が形成されていない。 （２）本発明の半導体集積回路装置は、半導体基板上に
層間絶縁膜を挟んで複数の配線層が設けられ、上部の配
線層に形成されたボンディングパッド上にワイヤが接続
され、前記ワイヤの下部領域の第１層間絶縁膜には、前
記第１層間絶縁膜に形成された開孔に第１導電膜を埋め
込んだ第１プラグが形成され、前記第１プラグの下部の
配線層には配線が形成されていない。 （３）本発明の半導体集積回路装置は、半導体基板上に
層間絶縁膜を挟んで複数の配線層が設けられ、最上部の
配線層に形成されたボンディングパッドの直下の第１層
間絶縁膜には、前記第１層間絶縁膜に形成された開孔に
第１導電膜を埋め込んだ第１プラグが形成され、前記第
１プラグの直下の配線層には、前記最上部の配線を構成
する第２導電膜よりも硬度が高い第３導電膜によって構
成された配線が形成されている。 （４）本発明の半導体集積回路装置の製造方法は、以下
の工程を含んでいる。 （ａ）半導体基板上の素子形成領域に配線を形成した
後、前記配線の上部に第１層間絶縁膜を形成する工程、
（ｂ）前記素子形成領域の前記第１層間絶縁膜をエッチ
ングして前記配線に達する第１スルーホールを形成し、
ボンディングパッド形成領域の前記第１層間絶縁膜をエ
ッチングして開孔を形成する工程、（ｃ）前記開孔の内
部および前記第１スルーホールの内部を含む前記第１層
間絶縁膜上にバリアメタル膜を形成し、続いて前記バリ
アメタル膜の上部に高融点金属膜を主成分として含む第
１導電膜を形成することによって、前記孔の内部および
前記第１スルーホールの内部に前記第１導電膜を埋め込
む工程、（ｄ）前記第１導電膜の上部の前記第１導電膜
をエッチングで除去することによって、前記開孔の内部
に前記バリアメタル膜と前記第１導電膜とによって構成
される第１プラグを形成し、前記第１スルーホールの内
部に前記バリアメタル膜と前記第１導電膜とによって構
成される第２プラグを形成する工程、（ｅ）前記第１層
間絶縁膜の上部に形成した第２導電膜をエッチングする
ことによって、前記素子形成領域の前記第１層間絶縁膜
上に最上層配線を形成し、前記ボンディングパッド形成
領域の前記第１層間絶縁膜上にボンディングパッドを形
成する工程。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１０】図１は、本実施形態のＤＲＡＭ（Dynamic
Random Access Memory）を形成した半導体チップ１Ａの
全体平面図である。
【００１１】長方形の半導体チップ１Ａの主面には、例
えば２５６Ｍbit(メガビット)の記憶容量を有するＤＲ
ＡＭが形成されている。このＤＲＡＭは、複数のメモリ
マットＭＭに分割された記憶部とそれらの周囲に配置さ
れた周辺回路部ＰＣとを有している。半導体チップ１Ａ
の中央部には、ワイヤやバンプ電極などが接続される複
数のボンディングパッドＢＰが１列に配置されている。
【００１２】図２は、上記ＤＲＡＭが形成された半導体
基板（以下、基板という）１の要部を示す断面図であ
る。この図の左側部分は記憶部（メモリマットＭＭ）の
一部、中央部分は周辺回路部（ＰＣ）の一部、右側部分
はボンディングパッドＢＰが形成された領域（半導体チ
ップ１Ａの中央部）の一部をそれぞれ示している。
【００１３】例えばｐ型の単結晶シリコンからなる基板
１の主面にはｐ型ウエル２が形成されており、ｐ型ウエ
ル２の素子分離領域には素子分離溝４が形成されてい
る。素子分離溝４は、基板１をエッチングして形成した
溝に酸化シリコンなどの絶縁膜を埋め込んだ構成になっ
ている。
【００１４】記憶部のｐ型ウエル２のアクティブ領域に
は複数のメモリセルが形成されている。メモリセルのそ
れぞれは、ｎチャネル型ＭＩＳＦＥＴ(Metal Insulator
Semiconductor Field Effect Transistor)で構成され
た一個のメモリセル選択用ＭＩＳＦＥＴＱｔとその上部
に形成され、メモリセル選択用ＭＩＳＦＥＴＱｔと直列
に接続された一個の情報蓄積用容量素子Ｃとによって構
成されている。
【００１５】メモリセル選択用ＭＩＳＦＥＴＱｔは、主
としてゲート酸化膜５、ワード線と一体に構成されたゲ
ート電極６Ａおよびｎ型半導体領域（ソース、ドレイ
ン）７によって構成されている。ゲート電極６Ａ（ワー
ド線）は、例えばＰ（リン）がドープされた低抵抗多結
晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ
（タングステン）膜を積層した３層の導電膜によって構
成されている。
【００１６】周辺回路部のｐ型ウエル２のアクティブ領
域には、ｎチャネル型ＭＩＳＦＥＴＱｎが形成されてい
る。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート
酸化膜５、前記ゲート電極６Ａ（ワード線）と同じ３層
の導電膜によって構成されたゲート電極６ＢおよびＬＤ
Ｄ(Lightly Doped Drain)構造のｎ型半導体領域（ソー
ス、ドレイン）８によって構成されている。また、周辺
回路部の図示しない領域の基板１にはｎ型ウエルが形成
されており、このｎ型ウエルにはｐチャネル型ＭＩＳＦ
ＥＴが形成されている。すなわち、周辺回路部は、ｎチ
ャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴ
とを組み合わせた相補型ＭＩＳＦＥＴで回路を構成して
いる。
【００１７】メモリセル選択用ＭＩＳＦＥＴＱｔおよび
ｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれの上部には酸
化シリコン膜９、１０が形成されており、記憶部の酸化
シリコン膜１０の上部にはメモリセルのデータを読み出
すビット線ＢＬが形成されている。ビット線ＢＬは、例
えばＴｉ（チタン）膜とＴｉＮ（窒化チタン）膜との積
層膜からなるバリアメタル膜の上部にＷ膜を積層した導
電膜によって構成されている。ビット線ＢＬは、例えば
Ｐ（リン）がドープされた低抵抗多結晶シリコン膜から
なるプラグが埋め込まれたコンタクトホール１１を通じ
てメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域
（ソース、ドレイン）７の一方と電気的に接続されてい
る。
【００１８】周辺回路部の酸化シリコン膜１０の上部に
は第１層目の配線１３、１４が形成されている。配線１
３、１４は、前記ビット線ＢＬと同様、バリアメタル膜
とＷ膜との積層膜によって構成されている。これらの配
線１３、１４は、例えばバリアメタル（ＴｉＮ／Ｔｉ）
膜とＷ膜との積層膜からなるプラグが埋め込まれたコン
タクトホール１５、１６を通じてｎチャネル型ＭＩＳＦ
ＥＴＱｎのｎ型半導体領域（ソース、ドレイン）８と電
気的に接続されている。
【００１９】ビット線ＢＬおよび配線１３、１４のそれ
ぞれの上部には酸化シリコン膜１７が形成されており、
記憶部の酸化シリコン膜１７の上部には情報蓄積用容量
素子Ｃが形成されている。情報蓄積用容量素子Ｃは、酸
化シリコン膜１７の上部の窒化シリコン膜１８およびそ
の上部の厚い膜厚の酸化シリコン膜１９をエッチングし
て形成した深い溝の内部に形成され、下部電極（蓄積電
極）２１、下部電極２１の上部に形成された容量絶縁膜
２２および容量絶縁膜２２の上部に形成された上部電極
（プレート電極）２３によって構成されている。
【００２０】情報蓄積用容量素子Ｃの下部電極２１は、
例えばＰ（リン）がドープされた低抵抗多結晶シリコン
膜によって構成され、同じく低抵抗多結晶シリコン膜か
らなるプラグが埋め込まれたスルーホール２０およびそ
の下部のコンタクトホール１２を通じてメモリセル選択
用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイ
ン）７の他方と電気的に接続されている。下部電極２１
の上部の容量絶縁膜２２は、例えばＴａ2Ｏ5(酸化タン
タル)膜によって構成され、プレート電極２３は例えば
ＴｉＮ膜によって構成されている。
【００２１】情報蓄積用容量素子Ｃの上部には酸化シリ
コン膜２５が形成されている。記憶部の酸化シリコン膜
２５の上部には第２層目の配線２６が形成され、周辺回
路部の酸化シリコン膜２５の上部には同じく第２層目の
配線２７が形成されている。記憶部の配線２６は、Ａｌ
（アルミニウム）を主成分として含む導電膜、例えばＣ
ｕ（銅）およびＳｉ（シリコン）を含む厚い膜厚のＡｌ
合金膜（２６ｂ）とこのＡｌ合金膜（２６ｂ）を挟む薄
い膜厚のＴｉ膜（２６ａ）およびＴｉＮ膜（２６ｃ）と
からなる３層の導電膜によって構成されている。同様
に、周辺回路部の配線２７は、厚い膜厚のＡｌ合金膜
（２７ｂ）とこのＡｌ合金膜（２７ｂ）を挟む薄い膜厚
のＴｉ膜（２７ａ）およびＴｉＮ膜（２７ｃ）とからな
る３層の導電膜によって構成されている。この配線２７
は、酸化シリコン膜２５とその下層の絶縁膜（酸化シリ
コン膜１９、窒化シリコン膜１８、酸化シリコン膜１
７）とに形成されたスルーホール２４を通じて第１層目
の配線１３と電気的に接続されている。スルーホール２
４の内部には、例えばバリアメタル（ＴｉＮ／Ｔｉ）膜
（２８ａ）とＷ膜（２８ｂ）との積層膜からなるプラグ
２８が埋め込まれている。
【００２２】第２層目の配線２６、２７の上部には、例
えば酸化シリコン膜、スピンオングラス（回転塗布）膜
および酸化シリコン膜を積層した３層の絶縁膜によって
構成される層間絶縁膜（第１層間絶縁膜）２９が形成さ
れている。記憶部の層間絶縁膜２９の上部には第３層目
の配線３０が形成され、周辺回路部の層間絶縁膜２９の
上部には同じく第３層目の配線３１が形成されている。
また、図２の右側部分（ボンディングパッド形成領域）
の層間絶縁膜２９の上部にはボンディングパッドＢＰが
形成されている。
【００２３】記憶部の配線３０は、厚い膜厚のＡｌ合金
膜（３０ｂ）とこのＡｌ合金膜（３０ｂ）を挟む薄い膜
厚のＴｉ膜（３０ａ）およびＴｉＮ膜（３０ｃ）とから
なる３層の導電膜によって構成されている。同様に、周
辺回路部の配線３１は、厚い膜厚のＡｌ合金膜（３１
ｂ）とこのＡｌ合金膜（３１ｂ）を挟む薄い膜厚のＴｉ
膜（３１ａ）およびＴｉＮ膜（３１ｃ）とからなる３層
の導電膜によって構成されている。この配線３１は、層
間絶縁膜２９に形成されたスルーホール３３Ａを通じて
第２層目の配線２７と電気的に接続されている。スルー
ホール３３Ａの内部には、例えばバリアメタル（ＴｉＮ
／Ｔｉ）膜３４ａとＷ膜３４ｂとの積層膜からなるプラ
グ（第２プラグ）３４が埋め込まれている。
【００２４】ボンディングパッドＢＰは、３層の導電膜
によって構成された前記第３層目の配線３０、３１と同
一工程で形成された配線を使って形成されるが、ボンデ
ィングパッドＢＰを形成する工程で最上部のＴｉＮ膜が
除去されるため、実際には薄い膜厚のＴｉ膜（４２ａ）
とその上部の厚い膜厚のＡｌ合金膜（４２ｂ）とからな
る２層の導電膜によって構成されている。
【００２５】ボンディングパッドＢＰの直下の層間絶縁
膜２９には複数の開孔３３Ｂが所定の間隔を置いて形成
されており、それぞれの開孔３３Ｂの内部にはプラグ
（第１プラグ）３４が埋め込まれている。このプラグ３
４は、前記スルーホール３３Ａの内部のプラグ３４と同
じく、例えばバリアメタル（ＴｉＮ／Ｔｉ）膜３４ａと
Ｗ膜３４ｂとの積層膜によって構成されている。
【００２６】図示のように、ボンディングパッドＢＰの
下部領域には第２層目の配線が形成されていない。すな
わち、開孔３３Ｂの内部に埋め込まれたプラグ３４は、
その上部のボンディングパッドＢＰのみに接続され、第
２層目の配線には接続されていない。このように、ボン
ディングパッドＢＰの下部にプラグ３４が埋め込まれた
開孔３３Ｂを形成し、プラグ３４の直下の配線層（第２
層目の配線層）にはプラグ３４に接続される配線を形成
しないことにより、後述するように、ボンディングパッ
ドＢＰとその下部の層間絶縁膜２９との接着力を向上さ
せることができる。
【００２７】図３は、ボンディングパッドＢＰおよびそ
の下部に形成された開孔３３Ｂ（プラグ３４）のレイア
ウトを示す平面図、図４は、図３のＡ−Ａ線に沿った断
面図である。
【００２８】図示のように、ボンディングパッドＢＰ
は、ほぼ正方形の平面形状を有し、その外形寸法は、例
えば縦×横＝８０μｍ×８０μｍである。ボンディング
パッドＢＰの一辺には引き出し配線３２の一端が接続さ
れており、この引き出し配線３２の他端には層間絶縁膜
２９に形成されたスルーホール３３Ｃを通じて下層（第
２層目）の配線３５が接続されている。スルーホール３
３Ｃの内部には、素子形成領域に形成されたスルーホー
ル３３Ａの内部およびボンディングパッドＢＰの下部に
形成された開孔３３Ｂの内部と同じ導電膜（Ｗ膜および
バリアメタル膜）からなるプラグ３４が埋め込まれてい
る。
【００２９】ボンディングパッドＢＰの下部に形成され
た複数の開孔３３Ｂは、ボンディングパッドＢＰの下部
領域の全域にわたってほぼ等しい間隔で配置されてお
り、開孔３３Ｂ同士の間隔は、例えば０．６μｍであ
る。また、開孔３３Ｂの径は、例えば０．３μｍであ
り、これは他の領域の層間絶縁膜２９に形成されたスル
ーホール３３Ａ、３３Ｃの径とほぼ等しい。ボンディン
グパッドＢＰの上部にワイヤがボンディングされる場合
は、ボンディングパッドＢＰの下部領域の全域ではな
く、ワイヤがボンディングされる領域（ボンディングパ
ッドＢＰの周辺部を除いた領域）の下部のみに開孔３３
Ｂを設けてもよい。
【００３０】第３層目の配線３０、３１の上部、すなわ
ち基板１の表面には、例えば酸化シリコン膜と窒化シリ
コン膜とを積層した２層の絶縁膜によって構成されるパ
ッシベーション（表面保護膜）膜３６が形成されてい
る。
【００３１】次に、上記のように構成されたＤＲＡＭの
製造方法を図５〜図１２を用いて説明する。
【００３２】まず、図５に示すように、記憶部の基板１
にメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、周辺回
路部の基板１にｎチャネル型ＭＩＳＦＥＴＱｎを形成し
た後、メモリセル選択用ＭＩＳＦＥＴＱｔの上部にビッ
ト線ＢＬを形成し、ｎチャネル型ＭＩＳＦＥＴＱｎの上
部に第１層目の配線１３、１４を形成する。続いてビッ
ト線ＢＬの上部に情報蓄積用容量素子Ｃを形成すること
によって、メモリセルが完成する。なお、このような構
成のメモリセルを形成する方法については、例えば特願
平１０−３７４８８１号などに詳細な説明がある。
【００３３】次に、図６に示すように、情報蓄積用容量
素子Ｃの上部に酸化シリコン膜２５を形成し、続いて周
辺回路部の酸化シリコン膜２５とその下層の絶縁膜（酸
化シリコン膜１９、窒化シリコン膜１８、酸化シリコン
膜１７）とをエッチングしてスルーホール２４を形成し
た後、スルーホール２４の内部にプラグ２８を形成す
る。スルーホール２４の内部のプラグ２８は、スルーホ
ール２４の内部を含む酸化シリコン膜２５の上部にバリ
アメタル膜（ＴｉＮ膜／Ｔｉ膜）２８ａおよびＷ膜２８
ｂを順次堆積した後、酸化シリコン膜２５の上部のＷ膜
２８ｂをエッチングで除去することによって形成する。
【００３４】次に、図７に示すように、記憶部の酸化シ
リコン膜２５の上部に第２層目の配線２６を形成し、周
辺回路部の酸化シリコン膜２５の上部に第２層目の配線
２７を形成する。配線２６、２７は、酸化シリコン膜２
５の上部にＴｉ膜（２６ａ、２７ａ）、Ａｌ合金膜（２
６ｂ、２７ｂ）およびＴｉＮ膜（２６ｃ、２７ｃ）を順
次堆積した後、これらの膜と前記プラグ２８を形成する
工程で酸化シリコン膜２５の上部に残ったバリアメタル
（ＴｉＮ／Ｔｉ）膜２８ａとをエッチングすることによ
って形成する。
【００３５】次に、図８に示すように、第２層目の配線
２６、２７の上部に酸化シリコン膜、スピンオングラス
（回転塗布）膜および酸化シリコン膜を積層して層間絶
縁膜２９を形成した後、周辺回路部の配線２７の上部の
層間絶縁膜２９をエッチングすることによって配線２７
の表面に達するスルーホール３３Ａを形成し、ボンディ
ングパッド形成領域の層間絶縁膜２９をエッチングする
ことによって開孔３３Ｂを形成する。このとき、スルー
ホール３３Ａの径と開孔３３Ｂの径とをほぼ同じにする
ことにより、エッチング条件を均一化することができ
る。また、スルーホール３３Ａの底部（配線２７の上
部）の層間絶縁膜２９を完全に除去するためのオーバー
エッチングを行うことにより、下層に配線が形成されて
いない開孔３３Ｂの底部の層間絶縁膜２９が過剰にエッ
チングされるため、開孔３３Ｂの深さがスルーホール３
３Ａの深さよりも大きくなる。
【００３６】次に、図９に示すように、スルーホール３
３Ａの内部および開孔３３Ｂの内部を含む酸化シリコン
膜２９の上部にＴｉ膜とＴｉＮ膜とからなるバリアメタ
ル膜３４ａを堆積し、続いて図１０に示すように、バリ
アメタル膜３４ａの上部にＷ膜３４ｂを堆積した後、図
１１に示すように、酸化シリコン膜２９の上部のＷ膜３
４ｂをエッチングで除去することにより、スルーホール
３３Ａの内部および開孔３３Ｂの内部にプラグ３４を形
成する。
【００３７】上記プラグ３４の一部を構成するバリアメ
タル３４ａのうち、Ｔｉ膜は、層間絶縁膜２９の一部を
構成する酸化シリコン膜とＷ膜３４ｂとの接着層とな
る。また、スルーホール３３Ａの底部では前記オーバー
エッチングにより、配線２７の一部を構成するＴｉＮ膜
２７ｃが削られてＡｌ合金膜２７ｂが露出する。従っ
て、プラグ３４のＴｉＮ膜を形成する際にＡｌ合金膜２
７ｂが窒化され、プラグ３４と配線２７との接触抵抗が
増加する。バリアメタル３４ａの一部を構成する上記Ｔ
ｉ膜は、これを防止するためにＴｉＮ膜の下層に形成さ
れる。
【００３８】上記のように、層間絶縁膜２９の上部のＷ
膜３４ｂをエッチングで除去すると、層間絶縁膜２９の
上部にはＴｉ膜の上部にＴｉＮ膜を積層したバリアメタ
ル膜３４ａが残る。このバリアメタル膜３４ａの表面
は、Ｗ膜３４ｂのエッチングに用いる含フッ素ガス（Ｓ
Ｆ6＋Ａｒ）に晒されるため、バリアメタル膜３４ａ中
のＴｉが過剰のＦ（フッ素）と反応して気化することに
より、バリアメタル膜３４ａとその下層の層間絶縁膜２
９との接着力が低下する場合がある。しかし、スルーホ
ール３３Ａの内部および開孔３３Ｂの内部にはＦが侵入
しないため、スルーホール３３Ａの内部および開孔３３
Ｂの内部でバリアメタル膜３４ａと層間絶縁膜２９との
接着力が低下する虞れはない。
【００３９】次に、図１２に示すように、酸化シリコン
膜２９の上部にＴｉ膜（３０ａ、３１ａ、４２ａ）、Ａ
ｌ合金膜（３０ｂ、３１ｂ、４２ｂ）およびＴｉＮ膜
（３０ｃ、３１ｃ、４２ｃ）を順次堆積した後、これら
の膜と前記プラグ３４を形成する工程で酸化シリコン膜
２９の上部に残ったバリアメタル膜３４ａとをエッチン
グすることによって、素子形成領域に第３層目の配線３
０、３１を形成し、ボンディングパッド形成領域にボン
ディングパッドとなるべきメタルパターン（ＢＰ）を形
成する。
【００４０】その後、基板１の表面に酸化シリコン膜と
窒化シリコン膜との積層膜からなるパッシベーション
（表面保護膜）膜３６を形成した後、ボンディングパッ
ド形成領域のパッシベーション膜３６をエッチングで除
去する。このとき、メタルパターン（ＢＰ）のＴｉＮ膜
４２ｃを除去し、Ａｌ合金膜４２ｂを露出させる。ここ
までの工程により、前記図２に示すボンディングパッド
ＢＰが完成する。
【００４１】このように、本実施形態によれば、ボンデ
ィングパッドＢＰの直下の層間絶縁膜２９に多数の開孔
３３Ｂを設けてその内部にプラグ３４を埋め込み、プラ
グ３４の表面とボンディングパッドＢＰの下面とが接触
するようにしたことにより、平坦な層間絶縁膜２９の表
面にボンディングパッドＢＰを形成する場合に比べてボ
ンディングパッドＢＰと層間絶縁膜２９との界面の接着
力を大きくすることができる。
【００４２】これにより、図１３に示すように、ボンデ
ィングパッドＢＰの上面に超音波振動を併用したボール
ボンディング法などによってＡｕワイヤ７０をボンディ
ングした場合でも、ボンディングパッドＢＰと層間絶縁
膜２９との界面の接着力の低下が抑制され、この界面で
のボンディングパッドＢＰの剥離を有効に防止すること
ができる。また、ＫＧＤプロセスでは、図１４に示すよ
うに、個別チップ段階での検査時とパッケージ段階での
検査時とにそれぞれボンディングパッドＢＰ上にＡｕワ
イヤ７０、７１がボンディングされるが、このような場
合においても、層間絶縁膜２９との界面でのボンディン
グパッドＢＰの剥離を有効に防止することができる。
【００４３】また、本実施形態では、ボンディングパッ
ドＢＰの直下の配線層（第２層目の配線層）に配線を形
成しない。これにより、Ａｌを主成分として構成される
ボンディングパッドＢＰの直下においては、Ａｌよりも
硬い層間絶縁膜２９が上下のＡｌ配線によって挟まれる
構造とならないため、ワイヤボンディング時の衝撃によ
ってボンディングパッドＢＰの直下の層間絶縁膜２９に
クラックが発生する不具合も防止できる。
【００４４】本実施形態では、ボンディングパッドＢＰ
の下部領域には、いずれの配線層にも配線を形成しない
場合について説明したが、例えば図１５に示すように、
プラグ３４が埋め込まれた開孔３３Ｂの直下の配線層
（第２層目の配線層）よりもさらに下層の配線層（第１
層目の配線層）に配線４１を形成することは差し支えな
い。
【００４５】また、ボンディングパッドＢＰ上にＡｕワ
イヤ（５０、５１）をボンディングする場合に限らず、
例えば図１６に示すように、ボンディングパッドＢＰ上
に半田バンプ６０（またはＡｕバンプ）などを接続する
場合にも適用することができる。
【００４６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４７】前記実施の形態では、３層配線を有するＤ
ＲＡＭに適用した場合について説明したが、例えば図１
７に示すような４層以上の多層配線を有するロジックＬ
ＳＩなどに適用できることは勿論である。なお、上層の
配線３１（ボンディングパッドＢＰを含む）をＡｌ合金
を主体とする導電膜で構成し、それよりも下層の配線
（５１〜５４）をダマシン(Damascene)法などで形成し
たＣｕ（銅）で構成する場合、ＣｕはＡｌに比べて硬度
が大きいため、ボンディングパッドの直下の配線層にＣ
ｕ配線を形成しても層間絶縁膜にクラックが発生する虞
れは少ない。
【００４８】下層の配線（５１〜５４）を銅で構成する
場合、これらの配線（５１〜５４）は、ＴａＮやＴｉＮ
からなるバリアメタル膜（５１ａ〜５４ａ）の上部にＣ
ｕ膜（５１ｂ〜５４ｂ）を積層した導電膜で構成され
る。下層の配線（５１〜５４）は、銅に限定されるもの
ではなく、上層の配線３１と同じくＡｌ合金を主体とす
る導電膜で構成してもよい。
【００４９】また、図１８に示すように、ボンディング
パッド形成領域にプラグ３４とは接続されない下層の配
線５５を形成してもよい。これにより、ボンディングパ
ッドＢＰと層間絶縁膜２９との接着性を向上されること
ができると共に、配線設計の自由度を向上して高集積化
を実現することができる。
【００５０】さらに、図１９に示すように、上層の配線
３１（ボンディングパッドＢＰを含む）をデュアル・ダ
マシン(Dual Damascene)法で形成したＡｌ合金膜（３１
ｂ、４２ｂ）を主体とする導電膜で構成してもよい。上
層の配線３１（ボンディングパッドＢＰ）は、層間絶縁
膜２９に形成したスルーホール３３Ａ（開孔３３Ｂ）お
よびその上部の配線溝５６にバリアメタル膜３４ａおよ
びＡｌ合金膜３１ｂ（４２ｂ）を順次堆積した後、Ａｌ
合金膜３１ｂ（４２ｂ）を化学機械研磨法で研磨または
エッチバックすることによって形成される。すなわち、
この場合は、配線３１（ボンディングパッドＢＰ）とプ
ラグ３４とが一体に構成される。
【００５１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５２】本発明によれば、ボンディングパッドの直
下の層間絶縁膜にプラグを形成することにより、ボンデ
ィングパッドと層間絶縁膜との接着力を向上させること
ができるので、ボンディングパッドの剥離を有効に防止
することができる。
【００５３】また、本発明によれば、ボンディングパッ
ドの直下の配線層に配線を形成しないことにより、ワイ
ヤボンディング時の衝撃によってボンディングパッドの
直下の層間絶縁膜にクラックが発生する不具合を有効に
防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体集積回路装置
を形成した半導体チップの全体平面図である。
【図２】本発明の一実施形態である半導体集積回路装置
を形成した半導体基板の要部断面図である。
【図３】ボンディングパッドおよびその下部に形成され
たプラグのレイアウトを示す平面図である。
【図４】図３のＡ−Ａ線に沿った半導体基板の要部断面
図である。
【図５】本発明の一実施形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施形態である半導体集積回路
装置を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ ２ ｐ型ウエル ４ 素子分離溝 ５ ゲート酸化膜 ６Ａ、６Ｂ ゲート電極 ７ ｎ型半導体領域（ソース、ドレイン） ８ ｎ型半導体領域（ソース、ドレイン） ９ 酸化シリコン膜 １０ 酸化シリコン膜 １１、１２ コンタクトホール １３、１４ 配線 １５、１６ コンタクトホール １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ 酸化シリコン膜 ２０ スルーホール ２１ 下部電極（蓄積電極） ２２ 容量絶縁膜 ２３ 上部電極（プレート電極） ２４ スルーホール ２５ 酸化シリコン膜 ２６ 配線 ２６ａ Ｔｉ膜 ２６ｂ Ａｌ合金膜 ２６ｃ ＴｉＮ膜 ２７ 配線 ２７ａ Ｔｉ膜 ２７ｂ Ａｌ合金膜 ２７ｃ ＴｉＮ膜 ２８ プラグ ２８ａ バリアメタル膜 ２８ｂ Ｗ膜 ２９ 層間絶縁膜 ３０ 配線 ３０ａ Ｔｉ膜 ３０ｂ Ａｌ合金膜 ３０ｃ ＴｉＮ膜 ３１ 配線 ３１ａ Ｔｉ膜 ３１ｂ Ａｌ合金膜 ３１ｃ ＴｉＮ膜 ３２ 引き出し配線 ３３Ａ、３３Ｃ スルーホール ３３Ｂ 開孔 ３４ プラグ ３４ａ バリアメタル膜 ３４ｂ Ｗ膜 ３５ 配線 ３６ パッシベーション（表面保護）膜 ４１ 配線 ４２ａ Ｔｉ膜 ４２ｂ Ａｌ合金膜 ４２ｃ ＴｉＮ膜 ５１〜５５ 配線 ５１ａ〜５５ａ バリアメタル膜 ５１ｂ〜５５ｂ Ｃｕ膜 ５６ 配線溝 ６０ 半田バンプ ７０、７１ Ａｕワイヤ ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 ＭＭ メモリマット ＰＣ 周辺回路部 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/92 ６０４Ｒ 21/8242 27/10 ６８１Ｆ (72)発明者 荻島 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 小林 宏尚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 原 雄次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F033 HH09 HH11 HH18 HH19 HH32 HH33 JJ04 JJ11 JJ18 JJ19 JJ32 JJ33 KK01 KK11 KK18 KK19 KK32 KK33 MM02 MM08 MM12 MM13 MM20 NN06 NN07 QQ08 QQ09 QQ15 QQ37 RR04 RR06 RR09 WW01 XX14 5F044 EE06 EE12 EE21 KK01 LL00 QQ05 5F083 AD24 AD31 GA30 JA06 JA36 JA37 JA39 JA40 LA29 MA06 MA16 MA17 MA20 PR03 ZA29 ZA30

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に層間絶縁膜を挟んで複数
    の配線層が設けられ、上部の配線層にボンディングパッ
    ドが形成された半導体集積回路装置であって、前記ボン
    ディングパッドの直下の第１層間絶縁膜には、前記第１
    層間絶縁膜に形成された開孔に第１導電膜を埋め込んだ
    第１プラグが形成され、前記第１プラグの直下の配線層
    には、前記第１プラグに接続される配線が形成されてい
    ないことを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置にお
    いて、前記第１プラグの直下の配線層よりもさらに下層
    の配線層には、配線が形成されていることを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置にお
    いて、前記ボンディングパッドの下部領域には、いずれ
    の配線層にも配線が形成されていないことを特徴とする
    半導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置にお
    いて、素子形成領域の前記第１層間絶縁膜には、前記上
    部の配線層に形成された配線とその下層の配線層に形成
    された配線とを電気的に接続する第２プラグが埋め込ま
    れた第１スルーホールが形成され、前記第１スルーホー
    ルの径と前記開孔の径とは等しいことを特徴とする半導
    体集積回路装置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置にお
    いて、素子形成領域の前記第１層間絶縁膜には、前記上
    部の配線層に形成された配線とその下層の配線層に形成
    された配線とを電気的に接続する第２プラグが埋め込ま
    れた第１スルーホールが形成され、前記開孔の深さは前
    記第１スルーホールの深さよりも大きいことを特徴とす
    る半導体集積回路装置。
  6. 【請求項６】 請求項１記載の半導体集積回路装置にお
    いて、前記開孔に埋め込まれた前記第１導電膜は高融点
    金属膜を主成分として含み、前記高融点金属膜と前記開
    孔の内壁との界面にはバリアメタル膜が形成されている
    ことを特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１記載の半導体集積回路装置にお
    いて、前記ボンディングパッドと前記第１プラグとは一
    体に形成されていることを特徴とする半導体集積回路装
    置。
  8. 【請求項８】 請求項１記載の半導体集積回路装置にお
    いて、前記ボンディングパッドの一辺の長さは８０μｍ
    以下であることを特徴とする半導体集積回路装置。
  9. 【請求項９】 半導体基板上に層間絶縁膜を挟んで複数
    の配線層が設けられ、上部の配線層に形成されたボンデ
    ィングパッド上にワイヤが接続された半導体集積回路装
    置であって、前記ワイヤの下部領域の第１層間絶縁膜に
    は、前記第１層間絶縁膜に形成された開孔に第１導電膜
    を埋め込んだ第１プラグが形成され、前記第１プラグの
    下部の配線層には配線が形成されていないことを特徴と
    する半導体集積回路装置。
  10. 【請求項１０】 半導体基板上に層間絶縁膜を挟んで複
    数の配線層が設けられ、最上部の配線層にボンディング
    パッドが形成された半導体集積回路装置であって、前記
    ボンディングパッドの直下の第１層間絶縁膜には、前記
    第１層間絶縁膜に形成された開孔に第１導電膜を埋め込
    んだ第１プラグが形成され、前記第１プラグの直下の配
    線層には、前記最上部の配線を構成する第２導電膜より
    も硬度が高い第３導電膜によって構成された配線が形成
    されていることを特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    において、前記第３導電膜は、銅を主成分として含むこ
    とを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項１記載の半導体集積回路装置に
    おいて、前記ボンディングパッドの下部領域には、前記
    第１プラグの直下の配線層の配線が前記第１プラグに接
    続されないように形成されていることを特徴とする半導
    体集積回路装置。
  13. 【請求項１３】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板上の素子形成領域に配線を形成した
    後、前記配線の上部に第１層間絶縁膜を形成する工程、
    （ｂ）前記素子形成領域の前記第１層間絶縁膜をエッチ
    ングして前記配線に達する第１スルーホールを形成し、
    ボンディングパッド形成領域の前記第１層間絶縁膜をエ
    ッチングして開孔を形成する工程、（ｃ）前記開孔の内
    部および前記第１スルーホールの内部を含む前記第１層
    間絶縁膜上にバリアメタル膜を形成し、続いて前記バリ
    アメタル膜の上部に高融点金属膜を主成分として含む第
    １導電膜を形成することによって、前記開孔の内部およ
    び前記第１スルーホールの内部に前記第１導電膜を埋め
    込む工程、（ｄ）前記第１層間絶縁膜の上部の前記第１
    導電膜をエッチングで除去することによって、前記開孔
    の内部に前記バリアメタル膜と前記第１導電膜とによっ
    て構成される第１プラグを形成し、前記第１スルーホー
    ルの内部に前記バリアメタル膜と前記第１導電膜とによ
    って構成される第２プラグを形成する工程、（ｅ）前記
    第１層間絶縁膜の上部に形成した第２導電膜をエッチン
    グすることによって、前記素子形成領域の前記第１層間
    絶縁膜上に最上層配線を形成し、前記ボンディングパッ
    ド形成領域の前記第１層間絶縁膜上にボンディングパッ
    ドを形成する工程。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法において、前記工程（ｅ）の後、前記ボンデ
    ィングパッド上に第１ワイヤをボンディングする工程
    と、前記第１ワイヤ上に第２ワイヤをボンディングする
    工程とをさらに含むことを特徴とする半導体集積回路装
    置の製造方法。
  15. 【請求項１５】 請求項１３記載の半導体集積回路装置
    の製造方法において、前記バリアメタル膜は、Ｔｉ膜上
    にＴｉＮ膜を形成した積層膜を含み、前記第１導電膜は
    Ｗ膜を含み、前記第１導電膜のエッチングは、フッ素を
    含むガス雰囲気中において行われることを特徴とする半
    導体集積回路装置の製造方法。
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