JP2000156480A5 - - Google Patents

Claims (9)

1. メモリアレイ領域にメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とでメモリセルが構成され、周辺回路領域にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成され、前記メモリアレイ領域の上部にはビット線が、前記周辺回路領域の上部には第１配線が形成され、前記ビット線および第１配線の上部に第１絶縁膜が形成され、前記第１絶縁膜の上部に第２絶縁膜が形成され、前記メモリセル選択用ＭＩＳＦＥＴの上部の前記第２絶縁膜に形成された溝の内部に前記情報蓄積用容量素子の下部電極が形成され、前記情報蓄積用容量素子の上部に形成された第３絶縁膜の上部の前記メモリセルアレイ領域に第２配線が形成され、前記周辺回路領域に第３配線が形成され、前記周辺回路領域の前記第３絶縁膜と第２絶縁膜と第１絶縁膜とを貫通する第１スルーホールに形成された第１プラグを通じて、前記第３配線と前記第１配線とが電気的に接続され、前記第２配線と第３配線の上部に形成された第４絶縁膜の上部に、前記情報蓄積用容量素子の上部電極に所定の電源を供給する給電用配線が形成され、前記第４絶縁膜と前記第３絶縁膜を貫通する第２スルーホールに形成された第２プラグを通じて、前記給電用配線と前記上部電極とが電気的に接続されていることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置であって、前記第２配線と第３配線の上部に形成された前記第４絶縁膜は、高密度プラズマＣＶＤ法によって形成された絶縁膜とプラズマＣＶＤ法によって形成された絶縁膜の積層膜であり、前記情報蓄積用容量素子の上部に形成された前記第３絶縁膜は、プラズマＣＶＤ法によって形成された膜であることを特徴とする半導体集積回路装置。
3. 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
   （ａ）半導体基板の主面のメモリアレイ領域にメモリセル選択用ＭＩＳＦＥＴを形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成する工程、
   （ｂ）前記メモリセル選択用ＭＩＳＦＥＴの上部にビット線を、前記周辺回路のＭＩＳＦＥＴの上部に第１配線を形成した後、前記ビット線および第１配線の上部に第１絶縁膜と前記第１絶縁膜の上部に堆積された第２絶縁膜とを形成する工程、
   （ｃ）前記メモリアレイ領域の前記第２絶縁膜に溝を形成した後、前記溝の内部を含む前記第２絶縁膜上に形成した第１導電膜をパターニングすることにより、前記溝の内部に情報蓄積用容量素子の下部電極を形成する工程、
   （ｄ）前記下部電極の上部に容量絶縁膜を介して形成した第２導電膜をパターニングすることにより、前記情報蓄積用容量素子の上部電極を形成する工程、
   （ｅ）前記情報蓄積用容量素子の上部電極の上部に第３絶縁膜を形成した後、前記第１絶縁膜と第２絶縁膜と第３絶縁膜とを貫通する第１スルーホールを形成し、前記第１スルーホール内に第１プラグを形成する工程、
   （ｆ）前記第３絶縁膜の上部に形成した第３導電膜をパターニングすることにより、前記第１プラグを通じて前記第１配線と電気的に接続される第２配線を形成する工程、
   （ｇ）前記第２配線の上部に第４絶縁膜を形成した後、前記情報蓄積用容量素子の上部の前記第３絶縁膜と第４絶縁膜とを貫通して形成した第２スルーホール内に第２プラグを形成し、前記第２配線の上部の前記第４絶縁膜に形成した第３スルーホール内に第３プラグを形成する工程、
   （ｈ）前記第４絶縁膜の上部に形成した第４導電膜をパターニングすることにより、前記第２プラグを通じて前記情報蓄積用容量素子の上部電極と電気的に接続される給電用配線と、前記第３プラグを通じて前記第２配線と電気的に接続される第３配線とを形成する工程。
4. 請求項３記載の半導体集積回路装置の製造方法であって、前記第２配線の上部に形成された前記第４絶縁膜は、高密度プラズマＣＶＤ法によって形成された絶縁膜と、プラズマＣＶＤ法によって前記絶縁膜上に形成された絶縁膜の積層膜であり、前記情報蓄積用容量素子の上部に形成された前記第３絶縁膜は、プラズマＣＶＤ法によって形成された絶縁膜であることを特徴とする半導体集積回路装置の製造方法。
5. 請求項４記載の半導体集積回路装置の製造方法であって、前記高密度プラズマＣＶＤ法によって形成された絶縁膜は、モノシランと酸素と不活性ガスとを含むソースガスを用いた高密度プラズマＣＶＤ法によって形成された酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
6. 請求項３記載の半導体集積回路装置の製造方法であって、前記給電用配線と前記第３配線とを同一工程で同時に形成することを特徴とする半導体集積回路装置の製造方法。
7. 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
   （ａ）半導体基板の主面のメモリアレイ領域にメモリセル選択用ＭＩＳＦＥＴを形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成する工程、
   （ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記メモリアレイ領域の前記第１絶縁膜に溝を形成し、前記溝に前記メモリセル選択用ＭＩＳＦＥＴに接続する情報蓄積用容量素子を形成する工程、
   （ｃ）前記情報蓄積用容量素子の上部に、前記メモリアレイ領域および周辺回路領域にわたって第２絶縁膜を形成する工程、
   （ｄ）前記第２絶縁膜の上部に第１配線を形成する工程、
   （ｅ）前記第１配線の上部に第３絶縁膜を形成する工程、
   （ｆ）前記第２絶縁膜および第３絶縁膜を貫通して前記情報蓄積用容量素子を露出する第１開口を形成する工程、
   （ｇ）前記第３絶縁膜を貫通して前記第１配線を露出する第２開口を形成する工程、
   （ｈ）前記第１開口の内部に第１プラグを形成し、前記第２開口の内部に第２プラグを形成する工程。
8. 請求項７記載の半導体集積回路装置の製造方法であって、前記第１開口と第２開口は、同時に形成されることを特徴とする半導体集積回路装置の製造方法。
9. 請求項７記載の半導体集積回路装置の製造方法であって、前記第１プラグの長さは、前記第２プラグの長さより長いことを特徴とする半導体集積回路装置の製造方法。