TW475267B - Semiconductor memory - Google Patents

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Yasushi Sakui
Mitsuhiro Noguchi
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Toshiba Corp
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Description

475267 A7 B7 五、發明說明（1 ) 發明之背景 (1)背景1 本發明係關於一種半導體記憶裝置，特別使用於FRAM (鐵電隨機存取記憶體）。 FRAM係將鐵電膜（Ferroelectric Film)用於記憶胞一部 分，根據此鐵電膜的極化狀態決定記憶胞資料（，，〇"，”丨”）的 半導體記憶體。FRAM具有以下許多特徵：高速動作、降 低消耗電力、增大記憶容量、增加可容許的重寫次數（寫 入/擦除周期）等可能，同時具有即使切斷電源，資料也不 消失的非揮發性。 就FRAM的記憶胞而言，現在已知的例如將DRAM (動態 隨機存取記憶體）的記憶胞的電容絕緣膜換成鐵電膜或將 MISFET (金屬絕緣半導體場效應電晶體）的閘絕緣膜換成 鐵電膜等。 具有將MISFET的閘絕緣膜換成鐵電膜的構造的記憶胞稱 爲MFSFET (金屬鐵電半導體場效應電晶體）。MFSFET按照 鐵電膜的極化狀態（以基板側正、閘極側負時爲向下，以 基板側負、閘極側正時爲向上）藉由控制流到源極區域和 没極區域之間的電流，發揮記憶體功能。 MFSFET和將DRAM的電容絕緣膜換成鐵電膜者比較，具 有以下大的特徵：因基於比例縮小法則（scaling law)的胞尺 寸縮小可能而適於記憶容量增大或晶片面積縮小，同時可 以非破壞讀出資料。反面。MFSFET也具有將鐵電膜形成 於半導體基板（秒基板）上的製程上課題（原子相互擴散， -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 一裝 訂i 經濟部智慧財產局員工消費合作社印製 475267 經濟部智慧財產局員工消費合作社印製 A7 _^__ 五、發明說明（2 ) 使用緩衝層時其介電常數）等爲了實用化的特有技術性課 題。 現在作爲關於具有MFSFET的FRAM的研究論文，例如已 知以下文獻。 文獻1,11.18]11]1&13 6131.，"？1：〇卩〇3&1〇£&311^1€-1^3115131：01*-Cell-Type Ferroelectric Memory Using an SOI structure and Experimental Study on the Interference Problem in the Write
Operation" Jpn J. Appl. Phys. Vol. 36, pp. 1655-1658, March 1997。 文獻2:石原宏、「強誘電体Y —卜FET®作製i二二 一口 y回路、©右用」；^用物理第66卷第12| 頁1335-1339 、 1997 文獻3 ··石原宏、「強誘電体Y —卜ρ e T 0現狀i問題 5、」信李技報ED 97-213、頁9-16、1998年3月 成爲現在MFSFET原型的技術，例如揭示於1955年由貝 爾研冗所提出的專利（W. L，Brown，美國專利2,791，759、I. M. R〇ss，美國專利 2,791，760)。 提出此技術以來，持續四十幾年一直在斷斷續續進行 MFSFET的研究開發。然而，關於MFSFET，如上述，解決 困難的特有技術性課題’特別是在鐵電膜和半導體膜（石夕 膜）間防止原子相互擴散而得到良好界面特性這種課題未 被充分解決，在現在都未達到實用化的水準。 另一方面，近幾年爲了因應電子機器高級化、複雜化， 關於半導體記憶體也高速動作、降低消耗電力、增大記憶 -5- 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐） ----I -----I · I I I l· I ! I ^ · I------- (請先閱讀背面之注意事項再填寫本頁) 475267
五、發明說明（3 ) (請先閱讀背面之注咅？事項再填寫本頁) 谷量、增加可容許的重寫次數、非揮發性等使用者的要求 更加嚴厲起來。可反應這種要求的FRAM再受到注目，特 別是以曰本和韓國爲中心，具有MFSFET的FRAM的研究開 發活化起來。 FRAM的原型具有所謂的單純矩陣構造：在鐵電膜下部 配置Y方向延伸的條狀電極，在其上部配置X方向延伸的 條狀電極。然而，在此構造會產生下述干擾效應：程式 (program)時連被選胞以外的未被選胞也部分地施加電壓， 所以因反覆寫入而未被選胞的資料反轉。 於是，現在爲防止此干擾效應而研究開發了具有使用胞 選擇用FET的動態矩陣（active matrix)構造的FRAM或改良具 有單純矩陣構造的FRAM的FRAM等。 圖1顯示使用MFSFET的FRAM的習知胞陣列構造一例。 圖2顯示圖1的裝置的等效電路。 此FRAMT揭示於文獻3，具有單純矩陣構造。 在矽基板1 1上形成氧化矽膜（Si〇2) 12，在氧化矽膜12上 例如形成Y方向延伸的條狀矽膜1 3。矽膜1 3具有p型區域 和夾入此p型區域的兩個n型區域。利用矽基板1 1、氧化 碎膜12及矽膜13形成SOI (絕緣層上有矽）構造。 經濟部智慧財產局員工消費合作社印製 在矽膜1 3上形成完全覆蓋矽膜1 3的鐵電膜1 4，在鐵電 膜1 4上例如形成X方向延伸的條狀金屬膜（閘極）15。由於 碎膜（矽條）13和金屬膜（金屬條）15配置成互相正交，所以 形成單純矩陣構造。在碎膜1 3和金屬膜1 5的交叉點形成 MFSFET 16 ° -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4/5267
五、發明說明（4 經濟部智慧財產局員工消費合作社印製 /胞陣列構造因形成於一個硬條内的多數記憶胞並排連 =共有-個源極區域和-缺極區域而各記憶胞無需設 L ί於源極區域和没極區域的接觸孔，適於記憶胞高密度 化0 又 其次，就圖1及圖2的FRAM基本動作加以説明。 f以下説明’爲了方便起見，施加低電位給矽膜13、施 W電位給金屬膜15時’以產线鐵電膜的電場爲向下電 %，施加高電位給矽膜丨3、施加低電位給金屬膜1 5時， 以產生於鐵電膜的電場爲向上電場”匕外，以矽膜側正、 金屬膜側負的極化爲向下極化，以矽膜側貞、金屬膜側正 的極化爲向上極化。而且，以向下極化（剩餘極化點）爲 狀態（"1"·程式規劃狀態），以向上極化（剩餘極化點） 馬狀態（起始狀態或” 0 ” _程式規劃狀態）。 (1)程式作業 首先，進行起始化。藉由施加v p給全部矽膜（矽條）U 且施加〇 v給全部金屬膜（金屬條）ls，進行起始化。此 時，關於全部記憶胞，在鐵電膜丨4内（限於矽條和金屬條 交又的部分。以下，在此説明相同。）產生向上電場。 〜然後，如圖3所示，關於一次也未進行電場施加的鐵電 膜1 4，極化狀態從A點移動到B點。此外，關於記憶，，〇，, 狀態的鐵電膜14，極化狀態從C點移動關於^記憶 ”1”狀態的鐵電膜14，極化狀態從E點經過G點而移動到^ 點（極化反轉）。即，關於全部記憶胞，鐵電膜14有向上極 化且其極化値成爲飽和極化値Pmax。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------^-----r I---^--------- (請先閱讀背面之注意事項再填寫本頁) 475267 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5) 此外，使給與咬膜13的電位從Vp變成〇V，關於全部記 憶胞二鐵電内的電場變成〇,但鐵電膜㈠向上極化的 極化里不又成〇，而成爲剩餘極化値p以C點=剩餘極化 點）。即，全邵記憶胞被起始化成，f 〇，，狀態（臨界値高的狀 態）（參照圖4 )。 其次，、關於被選的記憶胞，進行，，厂_程式規劃。即，施 加V ρ、、Ό被選的金屬條，施加v p / 3給非選擇的金屬條，施 加ον給被選的矽條，施加2Vp/3給非選擇的矽條。 此時，如圖6所示，施加電壓（電位差）Vp給被選的記憶 胞（以◎所示）的鐵電膜，在其鐵電膜内產生向下電場。此 向下電％使被選的記憶胞的鐵電膜的極化從向上反轉成向 下，即有充分之値使鐵電膜極化反轉。因此，被選的記憶 胞的鐵電膜的極化狀態係c點—請—D點移動，其鐵電^ 的向下極化的極化値成爲飽和極化値-pmax。 另一万面，施加電壓+Vp/3或-Vp/3給選擇記憶胞以外的 全邵非選擇記憶胞（以白圓點、黑圓點所示）的鐵電膜。 在施加電壓+Vp/3的鐵電膜内產生向下電場。然而，此 向下電場使非選擇記憶胞的鐵電膜的極化從向上反轉成向 下，即沒有充分之値使鐵電膜極化反轉。因此，施加電壓 +Vp/3的鐵電膜的極化狀態在於c點和F點之間，其鐵=膜 的極化仍然向上。 ％ 在施加電壓-Vp/3的鐵電膜内產生向上電場。因此，施加 電壓-Vp/3的鐵電膜的極化狀態在於c點和b點之間，其 電膜的極化仍然向上。 、 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 (請先閱讀背面之注意事項再填寫本頁) 裴 n I i n^δ,1 t n n ϋ« φ 475267 經濟部智慧財產局員Η消費合作社印製 A7 B7 五、發明說明（6) 此後，使全部矽膜13及全部金屬膜15的電位成爲〇V， 被選的記憶胞的極化狀態就點移動到£點（剩餘極化 點），所以被選的記憶胞變成"i，，狀態（臨界値低的狀 態）（參照圖5)。另-方面，非選擇記憶胞的極化狀態回到 C點（剩餘極化點），所以非選擇記憶胞維持” 〇”狀態（參照 圖4)。 在上述程式作業，施加ov給被選的矽膜13，施加2 vp/3 給非選擇矽膜13。此時，多數矽膜（矽條）13互相物理上 分離，所以比在一個珍膜形成多數井的井分離，記憶胞彼 此的絕緣性充分。 此外，如圖7所示，例如進行上述程式作業後，給與矽 膜13及金屬膜15預定電位亦可。這種情況，對於大部分 記憶胞的鐵電膜14，對於程式作業時所施加的電壓施加大 小相等、反向的電壓，所以可有效減低干擾效應。 (2)讀出動作 在π 1 ’’狀態的記憶胞（n通道MFSFET)，因鐵電膜i 4的向 下剩餘極化而在通道表面，即矽膜丨3的P型區域表面引起 負冤何。因此，” 1 ”狀態的記憶胞比π 〇，，狀態的記憶胞睜 界値低。 ^ 。 在狀態的記憶胞（η通道MFSFET)，因鐵電膜丨4的向 上剩餘極化而在通道表面，即矽膜丨3的p型區域表面引起 正％荷。因此，’’ 0 ’’狀態的記憶胞比"1，，狀態的記憶胞臨 界値南。 於是，如圖8所示，關於，’ 1，’狀態的記憶胞，及極電流J d 9- 本紙張尺度適用中國國家標準（CNS)A4祕κ 9Q7公们
Aw -----：----^--------- (請先閱讀背面之注意事項再填寫本頁) 475267
五、發明說明（7 經濟部智慧財產局員工消費合作社印製 成動’關於” ο ”狀態的記憶胞，設定如汲極電流〗d不流動 的預定讀出電位Vread，給與被選的金屬膜（金屬條）丨5此 項出電位Vread。然後，隨著檢測胞電流是否在被選的記憶 胞動，讀出動作完畢。 且說假設在矽條内並排連接1 03個記憶胞，將〇 V給與非 選擇金屬膜1 5時，在矽條内的非選擇記憶胞產生漏電流 Ileak ’則要進行正確的讀出，讀出電流（汲極電流I d )必須 疋至少漏電流Ileak的104倍程度。 而且假没爲在FET的亞閾（subthreshold)區域使電流增加 一位數而需要約01V，則讀出電位Vread成爲約〇.4V。 圖9顯示揭示於上述文獻1〜3的FRAM的胞陣列構造的平 面圖。此外，圖1 〇顯示沿著圖9的X - X線的截面圖。 記憶胞如上述，形成於矽條和金屬條的交叉點。在矽條 内形成p型區域（通道）和夾入此p型區域的兩個n型區域（源 極和汲極）。金屬條成爲立料1運^線。矽條互相物理上分 離’碎條彼此僅一定距離分離。 茲就採用這種胞陣列構造時的胞尺寸加以檢討。 假設矽條彼此間隔（元件分離寬度）爲F (F爲形體尺寸， 表7F设计規則的最小値。），則記憶胞χ方向的尺寸（或資 料傳W、’泉的間距）成爲4 F，記憶胞γ方向的尺寸（或資料選 擇線的間距）成爲2 F。因此，一個記憶胞的尺寸成爲8F2 (=4F X 2F) 〇 *一 然而，此記憶胞尺寸比如快閃記憶體的非揮發性半導體 記憶體的胞尺寸大。例如在具有由争聯連接的16個記憶胞 -10- ^紙張尺度適用中Ϊ國家標準（CNS)A4規格（210 X 297公釐） l·___.-------Aw ------ I ----^--------- (請先閱讀背面之注意事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（8) 構成的反及（NAND)串的反及型快閃EEpR〇M (電可擦除可 程式規劃唯讀1己憶體）’ _個記憶胞尺寸成爲4 5 F2 (詳細 後述）。因此’要製作具有大記憶容量的fram，就會發生 晶片尺寸變大 '良率降低、成本增大這種問題。此外：在 具有如上述的胞卩車列構造的FRAM，重寫資料時（替換 時）’即變更胞資料時，需要爲了控制給與各硬條的電位 的解碼器，而有控制電路複雜化或引起晶片尺寸增大的問 題0 (2)背景2 本發明係關於一種可高密度胞配置的半導體記憶裝置。 以浮動閘極内的電荷量形式儲存數位位元資料的非探發 性半導體記憶體（EEPROM)是眾所周知的。 . 在此非揮發性半導體記憶體，電荷例如從通道經過電荷 儲存層和半導體元件區域間的絕緣膜注入浮動問極，從浮 動閉極經過電荷儲存層和半導體元件區域間的絕緣膜抽出 到通通。隨著此電荷移動，流動電荷儲存層和半導體元件 區域間的絕緣膜的電流稱爲隧道電流。 此外，記憶於記憶胞的數iST?料藉由測量浮動閘極 内的電荷量作爲記憶胞（M0SFE丁）的電導變化量，可從 憶胞讀出。 且説現在進行研究開發㈣揮發性半導體記憶體中，反 2卿则或及（AND)型EEP職可比記憶胞數大幅減少 y開關π件數，所以可以説是適於記憶胞高密度化的記 (請先閱讀背面之注意事項再填寫本頁) 裝---r-----訂---- 華 11 - 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（9) 反及型EEPROM如眾所周知，藉由具備串聯連接多數個 死憶胞的胞單元，實現記憶胞高密度化。此外，及刑 EEPROM如眾所周知，藉由具備並聯連接多數個記憶胞= 胞單元，實現記憶胞高密度化。 然而，在習知反及型EEPROM或及型EEPR〇M，爲謀求 選擇開關元件的選擇閘線的低電阻化而在比配置選擇間線 的配線層上面的配線層配置比選擇閘線低電阻的配線（所 謂的背面副線），以一定間隔設置選擇閘線和背面副線的 接觸區域（所謂的分流區域）。 因此’在以往由於這種背面副線或分流區域，記憶胞障 列區域擴大，縮小晶片面積困難。 以下，就此問題加以詳細説明。 圖4 1顯示習知反及型EEPROM的胞單元的等效電路。此 外’圖42顯示習知及型EEPr〇m的胞單元的等效電路。 如圖41所示，反及型EEPROM的胞單元45包含反及争： 由串聯連接的多數個（在本例1 6個）記憶胞M0、ΜΙ、·,·Μ15 構成；及，兩個選擇開關元件s丨、S2 :在此反及串兩端分 別各連接一個。 此外，如圖42所示，及型EEPROM的胞單元45包含多數 個（在本例丨6個）記憶胞M0、ΜΙ、"·Μ15 :並聯連接於兩個 即點A、Β之間；及，兩個選擇開關元件s丨、S2 :分別各一 個連接於兩個節點A、B。 在圖4 1及圖4 2所示的任一胞單元4 5，都在胞單元4 5内 連接多數條（在本例1 6條）控制閘線（字元線）WLO、 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 -U-----1—I —-11 —..—i I ^ -----1—^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 475267 A7 ---------- 五、發明說明（1〇) WL1、一wus且連接i條以上（在本例2條）選擇閘線（部件 選擇線）SSL·、GSL。又，連接於胞單元45的選擇閘線存在 至少一條即可，並且爲了記憶胞高密度化，最好在和控制 閘線WLO、WL1、···WLU延伸的方向（行方向）同一方向延 伸。 資料傳輸線BL在與資料選擇線WL〇、wu、···wlu延伸 的方向正交的方向（列方向）延伸。而且，記憶胞m〇、
Ml、·，·Μ15分別配置於資料傳輸線]8]^和資料選擇線wl〇、 WL1、···wlu的交點，可分別獨立寫入及讀出數位位元 料。 ' 此處記憶胞例如具有浮動閘極（電荷儲存層），根據浮動 閘極内的電荷量決定數位位元資料之値。胞單元在行方向 及列万向分別配置多數個，藉此構成記憶胞矩陣。又，配 置於行万向的多數個胞單元的集合稱爲部件（bl〇ck)。 在使記憶胞高密度化的大規模記憶體，配線細且長，所 以降低其電阻値很重要。特別是控制閘線（資料選擇線） WLO、WL1、…WL15在晶片内是最細的配線，所以正在檢 时降低其電阻値的各種技術。 =如以控制閘線WL0、WL1、…WL15爲含有雜質的導電 性多晶矽和低電阻材料的層疊構造的技術是眾所周知的。 又，就低電阻材料而言，例如使用矽化鎢、矽化鈷、矽化 鎳、碎化鈦等金屬矽化物或妲、鎢等金屬。 且説通常選擇開關元件的選擇閘線s s L、G s L配置於和配 置記憶胞的控制閘線WL0、WL1、··· WL15的配線層不同的 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） —.-------—l·—^--------^^9— (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 五、發明說明（11) 配線層。 這種情況，例如藉由以選擇閘線SS]L、GSL爲含有雜質的 導電性多晶矽和低電阻材料的層疊構造，可實現選擇閘線 SSL、GSL的低電阻化。然而，由於配置選擇閘線SSl、 gsl的配線和配置控制閘線界以、WL1、……匕^的配線層 互相不同，所以在選擇開關元件側和記憶胞側分別各自需 要微影及加工（RIE)。 因此，發生選擇閘線SSL、GSL和控制閘線WLO、WL1、… WL15對合偏移的問題，其結果必須確保考慮此對合偏移 的餘量，所以只是此餘量部分，晶片面積就變大了。 另方面，將選擇開關元件的選擇閘線SSL·、GSL配置於 和配直记憶胞的洋動閘極（電荷儲存層）的配線層相同的配 線層，亦可避免起因於上述對合偏移的晶片面積增大問 題。 即，右將選擇閘線SSL、GSL和浮動閘極（電荷儲存層）都 配層於相同的配線層且都形成含有雜質的導電性多晶矽和 低電阻材料（金屬矽化物或金屬等）的層疊構造，則可實現 選擇閘線SSL、GSL的低電阻化，同時在選擇開關元件側和
記憶胞可使微影及加工（RIE)共同化，所以亦可避免晶片面 積增大問題。 W 然而，這種情況會發生記憶胞的控制閘極和浮動閘極間 的絕緣膜耐壓的問題。 即，已知記憶胞的控制閘極和浮動閘極間的絕緣膜耐壓 若嫣、鎳、飲等金屬原子混入浮動閘極内，則會大幅惡 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝----l·-----訂---- 蠢· 經濟部智慧財產局員工消費合作社印製 475267 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（12 ) 化。因此’若以浮動閘極爲含有雜質的導電性多晶矽和低 電阻材料（金屬秒化物或金屬等）的層疊構造，則記憶胞的 控制閘極和浮動閘極間的絕緣膜耐壓惡化，不能確保記憶 體的％定動作。 結果，將選擇閘線SSL、GSL和浮動閘極（電荷儲存層）配 置於相同的配線層時，選擇閘線ssl、gsl&浮動閘極都必 需使用摻入磷、砷或硼的導電性多晶石夕，比使用金屬或金 屬矽化物的配線成爲高電阻。 於疋，將4擇閘線SSL、GSL和浮動閑極配置於相同的配 線層時，如上述，適用下述技術：在比配置選擇閘線 SSL、GSL的配線層上面的配線層配置所謂的背面副線 (backside sub Wire)，例如每1〇〜1〇〇〇胞單元使選擇閘線 SSL、GSL和背面副線互相接觸（針腳式⑻加…配線技術）。 然而，此技術需要選擇閘線和背面副線的接觸區域 (shunt area)，所以只是其接觸區域部分就發生晶片面積增 大的問題。 以上如所述，以往在具有由串聯或並聯連接的多數個記 憶胞構成的胞單元的半導體記憶體，由於需要在記憶胞側 和選擇開關元件側分別進行微影或加工，或者設置選擇閘 線和其上面的背面副線的接觸區域，所以有晶片面積變大 的問題。 發明之概述 (1)本發明之目的在於提供一種記憶胞細微化、晶片尺 寸縮小化、寫入/讀出電壓低電壓化、低消耗電力化、製 -15 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 1訂---- # 斗/5267 A7 五、發明說明（13 ) 私簡化等佳且可達成南速動作、高可靠性等的半導體記憶 裝置（FRAM)。 (請先閱讀背面之注意事項再填寫本頁) 爲了達成上述目的，本發明之半導體記憶裝置具備胞單 凡：由串聯連接的多數電晶體構成；資料傳輸線：連接於 胞單元一端；及，共用電壓節點··連接於胞單元他端。而 且，各電晶體實質上有同一構造，同時有永久記憶資料的 功旎，多數電晶體中，最接近資料傳輸線的一個電晶體和 最接近共用電壓節點的一個電晶體用作選擇開關元件，用 作送擇開關το件的電晶體以外的電晶體用作記憶胞。 此外，本發明之半導體記憶裝置具備胞單元：由實質上 有同一構造的串聯連接的多數MFSFET構成；資料傳輸 線·連接於胞單7C —端；及，共用電壓節點：連接於胞單 元他端。而且，多數MFSFET之中，最接近資料傳輸線的 個MFSFE丁和最接近共用電壓節點的一個用作選 擇開關το件，用作選擇開關元件的mfsfet以外的mfsfet 用作記憶胞。 經濟部智慧財產局員工消費合作社印製 (2)本發明 < 目的在於提出一種藉由將選擇閘線和控制 閘線配f於同一配線層且都形成導電性多晶$和低電阻材 料的=疊構造，實現高密度胞配置和選擇問線及控制問線 的低Γ阻化，並且無需在記憶胞側和選擇閘電晶體側分別 進灯械〜或加工，亦典需背面副線的裝置構造及記憶 設。 爲了達成上述目的，本發明之半導體記憶裝置具備多數 個記憶胞：事聯或並聯連接於第一節點和第二節點之間； -16- 475267 A7 B7 五、發明說明（14 經濟部智慧財產局員工消費合作社印製 ==關元件：連接於第-節點和第二節點之間。而 且，夕數個爾和選擇開關元件都有電荷儲 stonng 一〇，多數個記憶胞的電荷儲存層材料及厚度和 選擇開關元件的電荷.儲存層材料及厚度設定成相同。 此外，本發明之半導體記憶裝置具備記憶胞；及，選擇 開關元件：連接於前述記丨音朐釦U月匕和貝枓傳輸線或共用電壓節 點I間。而且，記憶胞和選擇開關元件都有電荷儲存層，=憶胞的電荷儲存層材料及厚度㈣擇開_元 存層材料及厚度設定成相同。 ⑺本發明之另外目的及優點將顯示於以下説 從該説明-部分將很清楚或可能從本發明實施中學 本發明〈目的及優點藉由特別是在下文 當可實現及得到。 1 次、JL 口 圖式之簡單說明 :圖加入及構成説明書之一部分，_說明目前本發明之較 佳^施例，並域同上面所舉的—般說明和下面所 佳貫施例之詳細説明用來解釋本發明之原理。 牛、又 圖1爲顯示習知FRAM的裝置構造一例之圖。 圖2爲顯示圖1的FRAM的等效電路之圖。 圖3爲顯示鐵電膜滯後特性之圖。 圖4爲顯示.向上極化和在通道所引起的正電荷之固 圖5爲顯示向下極化和在通道所引起的負電荷之γ 圖6爲顯示程式作業時的電位關係之圖。仃 < 圖。 圖7爲顯示補償脈衝產生時的電位關係之圖。 (請先閱讀背面之注意事項再填寫本頁) 裝 V、 n n n -ΛΜα 華 17- 475267 A7
五、發明說明（15 ) 經濟部智慧財產局員工消費合作社印製 圖8爲關於，，丨” _胞和” ” _胞顯示閘極電位和汲極電流的 關係之圖。 U 圖9爲顯示習知fraM的平面圖。 圖1 〇爲沿著圖9的X - X線的截面圖。 圖爲顯示本發明反及型FRAM第一例的平面圖。 圖1 2爲沿著圖1 1的χπ-ΧΙΙ線的截面圖。 圖1 3爲沿著圖1 1的χιη_ΧΙΠ線的截面圖。 圖1 4爲沿考圖1 1的χιν-XIV線的截面圖。 圖1 5爲顯示圖1 1的半導體裝置的等效電路之圖。 圖16爲顯示本發明反及型fraM第二例的平面圖。 圖1 7爲沿著圖1 6的XVII-XVII線的截面圖。 圖1 8爲沿著圖1 6的XVIII-XVIII線的截面圖。 圖1 9爲沿著圖1 6的ΧΧΙ-ΧΧΙ線的截面圖。 圖2 0爲顯示反及型快閃EEPROM的平面圖。 圖21爲比較反及串尺寸和高耐壓電晶體尺寸之圖。 圖2 2爲比較本發明的邵件和習知技術的部件而顯示之 圖。 圖2 3爲顯示構成記憶胞陣列部的電路之圖。 圖2 4爲詳細顯示圖2 3的頁緩衝器之圖。 圖2 5爲顯示給與記憶胞及選擇開關元件的電位之圖。 圖2 6爲顯示讀出時的信號波形之圖。 圖2 7爲程式時的胞情況之圖。 圖2 8爲顯示產生於記憶胞的電容之圖。 圖2 9爲顯示反及型FRAM製造方法-製程的截面圖。 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂— 參！ 475267 A7
五、發明說明（16 ) 經濟部智慧財產局員工消費合作社印製 圖3 0爲顯示反及型FRAM製造方法-製程的截面圖。 圖31爲顯不反及型FRAM製造方法-製程的截面圖。 圖32爲顯示反及型FRAM的胞陣列的等效電路之圖。 圖3 3爲顯示擦除動作後的被選胞極化狀態之圖。 圖3 4爲顯示擦除動作後的未被選胞極化狀態之圖。 圖3 5爲顯示MFSFET的鐵電膜滯後特性之圖。 圖3 6爲顯示擦除動作後的記憶胞閘極贫位和汲極電流的 關係之圖。 圖3 7爲顯示程式作業後的被選胞極化狀態之圖。 圖3 8爲顯示程式作業後的未被選胞極化狀態之圖。 圖3 9爲顯示程式作業後的$己憶胞閘極電位和没極電流的 關係之圖。 圖4 0爲關於π 1 π -胞和π 〇 π -胞顯示閘極電位和没極電流 的關係之圖。 圖4 1爲顯示反及胞單元的等效電路之圖。 圖4 2爲顯示及胞單元的等效電路之圖。 圖43爲顯示本發明EEPROM第一例的平面圖。 圖4 4爲沿著圖4 3的XLIV-XUV線的截面圖。 圖4 5爲沿著圖4 3的XLV-XLV線的截面圖。 圖4 6爲沿著圖4 3的XLVI-XLVI線的截面圖。 圖47爲顯示圖43至圖46的裝置的一胞單元分的等效電 路之圖。 圖4 8爲顯示記憶胞陣列及驅動器佈設一例的部件圖。 圖4 9爲顯示關於本發明的電晶體裝置構造的截面圖。 -19 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） U----------^4 -----„----訂·--I---I (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（ 圖5 0爲顯示圖4 9的裝冒坡八土 ^ . 表置掭除時的頻帶狀態之圖。 圖5 1爲頰示圖4 9的裝,冒® λ认 ^ 一 寫入時的頻帶狀態之圖。 (請先閱讀背面之注意事項再填寫本頁) 圖52爲顯tf本發明裝置择 ^仏除/寫入後的臨界値分佈之 圖0 圖5 3爲顯示對於本發明兩 十知d %晶體的臨界値設定方法 (threshold value setting meth〇d)第一例之圖。 圖5 4爲顯示對於本發明雷曰細 +知A %日曰體的臨界値設定方法第二 之圖。 圖55爲顯示B53及圖54的擦除步驟後的胞單元狀態之 圖。 圖5 6爲顯示騎本發明的裝置擦除時的頻帶狀態之圖。 圖57爲顯示關於本發明的裝置寫入時的頻帶狀態之圖。 圖5 8爲顯示本發明EEPR〇m第二例的平面圖。 圖5 9爲沿著圖5 8的LIX-LIX線的截面圖。 圖6 0爲沿著圖5 8的LX-LX線的截面圖。 圖ό 1爲沿著圖5 8的LXI-LXI線的截面圖。 圖62爲顯示本發明EEPROM第三例的平面圖。 圖6 3爲沿著圖6 2的LXIII-LXIII線的截面圖。 圖64爲沿著圖62的LXIV-LXIV線的截面圖。 經濟部智慧財產局員工消費合作社印製 圖6 5爲沿著圖6 2的LXV-LXV線的截面圖。 圖6 6爲顯示本發明EEPROM第四例的平面圖。 圖6 7爲沿著圖6 6的LXVII-LXVII線的截面圖。 圖6 8爲沿著圖6 6的LXVIII-LXVIII線的截面圖。 圖69爲顯示圖66至圖68的裝置的一胞單元分的等效電 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 經濟部智慧財產局員工消費合作社印製 475267 Α7 ___ Β7 五、發明說明（18) 路之圖。 圖70爲顯示本發明EEPROM第五例的平面圖。 圖7 1爲沿著圖7 0的LXXI-LXXI線的截面圖。 圖7 2爲沿著圖7 0的LXXII-LXXII線的截面圖。 發明之詳細説明 茲參照附圖詳述本發明之半導體記憶裝置於下。 (1)詳細說明1 圖1 1顯示本發明鐵電記憶體的胞陣列構造的平面圖。圖 1 2爲沿著圖1 1的ΧΠ-ΧΙΙ線的截面圖，圖1 3爲沿著圖i i的 XIII-XIII線的截面圖，圖1 4爲沿著圖1 1的χιν-χΐν線的截 面圖。圖1 5顯示圖1 1至圖1 4所示的裝置的等效電路。 此胞陣列構造之特徵在於以下之點··記憶胞陣列包含由 串聯連接的多數記憶胞構成的反及（NAND)串（或胞單元） 集合；及’在資料傳輸線和共用電壓節點之間只_聯連接 實質上有相同構造的多數MFSFET，其兩端的兩個MFSFET 起作用作爲選擇開關元件，剩下的MFSFET起作用作爲構 成反及串的記憶胞。茲將具有這種胞陣列構造的鐵電記憶 體稱爲反及型FRAM。 以下，就本發明鐵電記憶體的胞陣列構造加以具體説 明。 在p型矽基板21内形成由n型井區域22和p型井區域23構 成的所謂的雙井（twin well)。記憶胞形成於雙井的ρ型井區 域2 3内。但是，不在矽基板2 1内設置雙井，而在矽基板 2 1内直接形成記憶胞亦可。此外，在形成於η型或ρ型碎 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂·1 斗/5267 A7 B7 五、 發明說明（巧） 基板内的通常p井區域内形成記憶胞亦可。 在矽基板2 1内形成具有s τ〗（淺溝渠隔離）構造的元件分 離層24。元件分離層24例如由氧化矽構成。元件分離層 24在列方向線狀延伸，全體有規則的條狀。元件分離層 24的寬度及間距（或元件區域的寬度）例如都設定成f (f爲 形體尺寸，表示設計規則的最小値。以下，在此説明相同。： 在P型井區域（矽基板）2 3上及元件分離層24上形成缓衝 層25。此外，在緩衝層25上形成鐵電膜26。缓衝層。如 亦揭示於上述文獻2，係爲防止？型井區域（矽基板）23和 鐵電膜2 6間的原子相互擴散而設。 具體而言，將PZT (锆鈇酸錯，PbZrixTix〇3)等含鉛的鐵 電材料直接形成於矽上(或氧化矽上)時’已知在形成鐵電 材料時（溫度例如40(rc程度），鐵電材料内的鉛原子和矽内 的石夕原子會顯著地相互擴散。即，若將鐵電膜26直接形成 於P型井區域（石夕基板）23±，就有不能得到^井區域（石夕 基板）2 3和鐵電膜2 6的良好界面的問題。 、疋在P 土井區域（矽基板）2 3和鐵電膜2 6間配置緩衝 層25 ’ 〃防止p型井區域23和鐵電膜“間的原子相 散。 、 又，關於緩衝層25，需要注意以下之點。 鐵電材料(.例如PZT) 一般具有高介電常數。因此，由且 有比鐵電膜26介電常數極色的介電常數的材科構成緩衝層 25，施施加於緩衝 層三即，要將極化反 -22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 U----------Aw -----„—S— ^-------- (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 經濟部智慧財產局員工消費合作社印製 475267 —_ * B7 五、發明說明（2〇 ) 轉所需的電壓施加於鐵電膜2 6，就必須將極大的電壓施加 方、閘極和通道間，結果在產生極化反轉之前，在緩衝層2 5 產生絕緣破壞或將電荷注入緩衝層2 5内。 此外，私荷，王入緩衝層2 5内，有時會將在使鐵電膜2 6 極化方向（向下或向下）反轉的方向起作用的電場施加於鐵 電膜26，這種情況，剩餘極化的保持時間（資料保持時間） 變成極短。 若考慮以上之點，則就緩衝層2 5而言，得知最好由其介） 電常數和鐵電膜2 6介電常數相同程度或比其高的材料構 成，而就緩衝層2 5厚度而言，得知最好盡量弄薄。就可使 足種條件滿足的材料候選而言，例如有SrTi〇3，Ce〇，，Y Zr〇2等。 2 \ 在鐵電膜26上形成閘極27。閘極27在行方向線狀延 伸，全體有規則的條狀。閘極2 7的寬度及間距（但是除了 及極接觸邵Α及源極接觸部β以外）例如都設定成ρ。 在閘極27間的空間部分，在？型井區域（矽基板）23表面 形成源極、汲極區域2 8。在汲極接觸部A，在？型井區域 2 3表面形成汲極區域28d。在源極接觸部B，在p型井區域 2 3表面形成源極區域28s。 在本例，在汲極區域28d和源極區域28s之間串聯連接胞 單兀，即1 8 .個MFSFET。這些1 8個MFSFET全部實質上有 相同構造，並且實質上有相同特性。然而，在本例，使這 些1 8個MFSFET中最靠汲極區域28d的一個MFSFET和最靠 源極區域28s的一個MFSFE丁起作用作爲選擇開關元件。此 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） U---------I Aw --I--r----訂---------- (請先閱讀背面之注音？事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 _ 五、發明說明（21 ) 外，使剩下的16個MFSFET起作用作爲記憶胞。因此，閘 極 27 (SSL)、27 (GSL)成爲 ^擇閘赛，閘極 27 (WLO)、27 (WL1)、·_·27 (WL15)成爲資料選擇線。 使同一構造的MFSFET起作用作爲選擇開關元件或起作 用作爲記憶胞的手法將在反及型FRAM的基本動作說明中 詳述之。 又，連接於汲極區域28d和源極區域28s間的MFSFET數 若是3個以上，則不特別限於特定數。即，至少兩個選擇 開關元件和至少一個記憶胞存在於汲極區域28d和源極區 域28s間就夠了。 在鐵電膜2 6上及閘極2 7上形成完全覆蓋閘極2 7的層間 絕緣膜（例如氧化矽）2 9。層間絕緣膜2 9表面平坦。在層 間絕緣膜29、鐵電膜26及緩衝層25形成達到汲極區域28\ 的接觸孔30d和達到源極區域28s的接觸孔3〇s。在接觸孔 3 0d内形成#觸Jgplug) 31d，在接觸孔30j内形成接觸插 塞3 1 s。接觸插塞3 1 d、3 1 s例如由多晶矽或鎢等構成。y 在層間絕緣膜2 9上形成層間絕緣膜（例如氧化矽）3 2。在 層間 '纟巴緣膜3 2开；^成配線溝，在此配線溝内形成連接於接觸 插墓3 1 d的配線3 3 d和連接於接觸插塞3 1 s的共用電壓節點3 3 (SL) 節點33 (SL)例如由鎢或鋁等構成。 在層間絕緣膜3 2上、配線33d上及共用電壓節點33 (SL) 上形成及共用電壓節點33 (SL)的層間絕緣膜 (例如氧化矽）3 4。在層間絕緣膜3 4形成達到配線33d的通 路孔。在層間絕緣膜3 4上形成層間絕緣膜（例如氧化矽）35。 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） l·-----------Aw ^-----r----^--------^^9. (請先閱讀背面之注意事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（22 ) ^在層間絕緣腠3 5形成配線溝。資料傳輸線％ (bl)形成於 此配線溝内，並且透過通路孔連接於配線33d。資料傳輸 線36 (BL)例如由鋁構成。 在資料傳輸線36 (BL)上形成鈍化膜μ。 圖1 6顯本發明鐵電記憶體的胞陣列構造的平面圖。圖 爲沿著圖16的XVn-XVn線的截面圖，圖18爲沿著圖“ 的xvm-xvm線的截面圖，圖19爲沿著圖16的幻^沿乂線 y的截面圖。 本例胞陣列構造〈特徵和上述胞陣列構造同樣，在於以 下之點：記憶胞陣列包含由串聯連接的多數記憶胞構成的 反及串（或胞單集合；及，在資料傳輸線和共用電壓節 ·::占之間，、串.連接貫質上有相同構造的多數，其 兩端的兩個MFSFET起作用作爲選擇開關元件，剩下的 MFSFET起作用作爲構成反及串的記憶胞。 此外，本例胞陣列構造和上述胞陣列構造不同，包含以 下特徵。 即在本例，在圮憶胞及選擇開關元件的通道上各記憶 胞或選擇開關元件設置鐵電膜26。具體而言，在上述例 (圖1 1至圖1 4 )係將鐵電膜2 6形成於矽基板2丨上的全體， 根據鐵電膜26-部分（通道上的部分）的極化狀態記憶資 料，但在本例係將鐵電膜26分別獨立形成於各電晶體（記 憶月包及選擇開關元件）的通道上，才艮據各電晶體所設的鐵 電膜2 6的極化狀態記憶資料。 又，各鐵電膜26跨在元件分離層24上配置亦可。即，通 ^______ -25- 本紙張尺度適用中標準（CNS)A4規格⑽χ挪公楚） •l·----------·袭—^丨丨丨訂-------- (請先閱讀背面之注咅？事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 ----__ _B7 ____ 五、發明說明（23) 道上的鐵電膜2 6的邊緣部與元件分離層2 4重疊亦可。 以下，就本發明鐵電記憶體的胞陣列構造加以具體説 明。 在p型硬基板2 1内形成由^型井區域2 2和p型井區域2 3構 成的所謂的雙井（twirl well)。記憶胞形成於雙井的ρ型井區 域2 3内。但是，不在矽基板2丨内設置雙井，而在矽基板 2 1内直接形成記憶胞亦可。此外，在形成於n型或p型矽 基板内的通常Ρ井區域内形成記憶胞亦可。 在矽基板2 1内形成具有STI (淺溝渠隔離）構造的元件分 離層24。元件分離層24例如由氧化矽構成。元件分離層 2 4在列方向線狀延伸，全體有規則的條狀。元件分離層 4的寬度及間距（或元件區域的寬度）例如都設定成ρ (卩爲 形尺寸，表示設計規則的最小値。以下，在此説明相 同。） 在P型井區域（矽基板）2 3上及元件分離層2 4上形成緩衝 層25。此外，在緩衝層25上形成鐵電膜26。緩衝層25係 爲防止P型井區域（矽基板）23和鐵電膜26間的原子相互擴 散而設。鐵電膜26配置於電晶體（記憶胞及選擇開關元件） 的通道上，並且各電晶體獨立設有。 在MFWET方面，由於資料値（”〇”或” 1Π)係根據通道上 的鐵電膜2 6.的極化狀態判斷，所以若鐵電膜2 6存在於至 少通逍上，則可使其起作用作爲反及型FRam。因此，在 上述兩例（圖li至圖14，圖16至圖丨9)，雖然裝置構造互 相不同，但作爲MFSFEt的功能則完全相同。 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -l·---------Aw -----,i--^-------- (請先閱讀背面之注意事項再填寫本頁) 475267 A7 -------B7 五、發明說明（24) 又，關於製私步驟數，第一例（圖1 ^至圖i 4 )的胞陣列構 造比第二例（圖1 6至圖丨9 )的胞陣列構造少。就此在本發 明FRAM製造方法説明中加以詳述。 在鐵電膜2 6上形成閘極2 7。閘極2 7在行方向線狀延 伸’全體有規則的條狀。閘極2 7的寬度及間距（但是除了 汲極接觸部A及源極接觸部B以外）例如都設定成ρ。 在閘極2 7間的空間部分，在p型井區域（矽基板）2 3表面 形成源極、没極區域2 8。在没極接觸部a，在p型井區域 2 3表面形成汲極區域28d。在源極接觸部b，在p型井區域 2 3表面形成源極區域2 8 s。 在本例’在没極區域2 8 d和源極區域2 8 s之間串聯連接胞 單元，即1 8個MFSFET。這些1 8個MFSFET全部實質上有 相同構造，並且實質上有相同特性。然而，在本例，使這 些1 8個MFSFET中最靠没極區域28d的一個MFSFET和最靠 源極區域28s的一個MFSFE丁起作用作爲選擇開關元件。此 外，使剩下的1 6個MFSFET起作用作爲記憶胞。因此，閘 極27 (SSL)、27 (GSL)成爲選擇閘線，閘極27 (WLO)、27 (WL1)、，··27 (WL15)成爲資料選擇線。 使同一構造的MFSFET起作用作爲選擇開關元件或起作 用作爲記憶胞的手法將在反及型FRAM的基本動作説明中 詳述之。 又’連接於没極區域28d和源極區域28s間的MFSFET數 若是3個以上，則不特別限於特定數。即，至少兩個選擇 開關元件和至少一個記憶胞存在於汲極區域28d和源極區 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請先閱讀背面之注音？事項再填寫本頁) 裝-----r I---訂---- ·· 經濟部智慧財產局員工消費合作社印製 475267 經濟部智慧財產局員工消費合作社印製 A7 _B7______ 五、發明說明（25 ) 域28s間就夠了。 在鐵電膜2 6上及閘極2 7上形成完全覆蓋閘極2 7的層間 絕緣膜（例如氧化矽）2 9。層間絕緣膜2 9表面平坦。在層 間絕緣膜2 9、鐵電膜2 6及緩衝層2 5形成達到汲極區域 的接觸孔30d和達到源極區域28s的接觸孔3〇s。在接觸孔 30d内形成接觸插塞（plug) 31d，在接觸孔3〇s内形成接觸插 塞31s。接觸插塞31d、3 Is例如由多晶矽或鎢等構成。 在層間絕緣膜2 9上形成層間絕緣膜（例如氧化石夕）3 2。在 層間絕緣膜3 2形成配線溝，在此配線溝内形成連接於接觸 插塞3 1 d的配線3 3 d和連接於接觸插塞3 1 s的共用電壓節點3 3 (SL)。配線33d及共用電壓節點33 (SL)例如由鎢或鋁等構成。 在層間絕緣膜3 2上、配線33d上及共用電壓節點33 (SL) 上形成覆蓋配線33d及共用電壓節點3 3 (SL)的層間絕緣膜 (例如氧化矽）3 4。在層間絕緣膜3 4形成達到配線33d的通 路孔。在層間絕緣膜3 4上形成層間絕緣膜（例如氧化矽）35。 在層間絕緣膜3 5形成配線溝。資料傳輸線36 (BL)形成於 此配線溝内，並且透過通路孔連接於配線3 3 d。資料傳輸 線36 (BL)例如由铭構成。 在資料傳輸線36 (BL)上形成鈍化膜37。
根據上述兩例（圖1 1至圖1 4，圖1 6至圖1 9)的胞陣列構 造’將實質上有同一構造的多數（3個以上）MFSFE丁串聯 連接於資料傳輸線和共用電恩節點之間。此外，使此多數 MFSFET中最靠資料傳輸線的MFSFET和最靠共用電壓節點 的MFSFET起作用作爲選擇開關元件，使其以外的MFSFET -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） U-----------裝-----Γ----訂-------- (請先閱讀背面之注意事項再填寫本頁) 475267 A7 ---_ B7 五、發明說明（26 ) 起作用作爲記憶胞。 (請先閱讀背面之注意事項再填寫本頁) 即，本發明半導體記憶裝置的胞陣列構造在反及型快閃 EEPROM (包含在兩個選擇開關元件間連接一個記憶胞的 情沉）方面，可將記憶胞及選擇開關元件都由MFSFET構成 (反及型FRAM)。 這種情況，可得到以下效果： ①胞尺寸縮小 在具有MFSFET的習知FRAM (圖9 )，若以矽條彼此的間 隔（元件分離寬度）爲F ( F爲形體尺寸，表示設計規則的最 小値。），則記憶胞X方向的尺寸（或資料傳輸線的間距）成 爲4 F，記憶胞Y方向的尺寸（或資料選擇線的間距）成爲 2 F。因此，一個記憶胞尺寸成爲8F2 (=4F X 2F)。 對此，反及型FRAM的胞尺寸可看作和反及型快閃 EEPROM的胞尺寸相同程度。因爲本發明FRAM的胞陣列 部佈設和反及型快閃EEPROM的胞陣列部佈設實質上相 同。圖2 0顯示反及型快閃EEPROM的胞陣列部佈設，但此 佈設和圖1 1及圖1 6所示的反及型FRAM的胞陣列佈設實質 上相同。 經濟部智慧財產局員工消費合作社印製 具體而言，記憶胞X方向的尺寸（或資料傳輸線的間距） 成爲2 F，記憶胞Y方向的尺寸（或資料選擇線的間距）也成 爲2 F，所以一個記憶胞尺寸成爲4F2 (=2F X 2F)。此外，在 本發明FRAM，在反及_兩端各個設置選擇開關元件及接 觸部（汲極接觸部、源極接觸部）。因此，本發明FRAM實 際的胞尺寸成爲4F2+ α ( α係因選擇開關元件及接觸部而每 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 絰濟部智慧財產局員工消費合作社印製 A7 ______B7__ 五、發明說明（27 ) 一胞面積的增加部分）。 右思考反及_由1 6個記憶胞構戊，記憶胞容量爲256百 萬位元的情沉，則π成爲約〇.5F2。因此，這種情況，本發 明FRAM的一個胞尺寸成爲4.5F2。此胞尺寸比具^ MFSFET的習知FRAM的胞尺寸（8F2)十分小。 如此，本發明反及型FRAM適於縮小記憶胞尺寸，所以 可助於記憶容量增大或晶片尺寸縮小。 ②重寫電壓的低電壓化 在反及型快閃EEPROM，已知重寫電壓（程式/擦除電壓） 的低電壓化困難。若簡單説明其理由，則是因爲反及型快 閃EEPROM的記憶胞對於橫向尺寸（設計規則），根據比例 縮小法則（scaling law)可縮小，但對於縱向尺寸（閘絕緣膜 厚度），因加工技術問題而根據比例縮小法則不能縮小。 即，隨著記憶胞容量16 —32 —64 —256百萬位元增大，雖 然記憶胞橫向尺寸被縮小，但其縱向尺寸爲一定（例如閘 氧化膜厚度經常被設成約10nm)，結果不能隨著記憶容量 増大或記憶胞橫向尺寸縮小而降低爲了對於浮動閘極進行 電荷存取所需的電壓（寫入/擦除電壓）。 另一方面，在反及型快閃EEPR〇M，寫入/擦除電壓連控 制閘極和浮動閘極間的電容c丨與浮動閘極和矽基板間= 電容C2之比（耦合比）都受到影響。即，若增大電容(設 電容C2—定），則施加於控制閘極和矽基板間的電壓（寫入 /擦除電壓）中施加於浮動閘極和矽基板的電壓比例變大， 結果也可能降低寫入/擦除電壓。 ___ "30- 適用中國國家標準（CNS)A4規格U10 X 297公楚·)一 U-----------^------ I--^--------.*^v (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（28 浮ΐ:二L增大電容C1 (設材料不變)，需使控制閘極和 子動閘極間的絕緣膜厚度變薄… 屢低電壓化，需使、、丰 吏寫入/“除笔 膜)厚度變薄：Λ 基間的絕緣膜(閑絕緣 制門m 4 行對於浮動㈣的電荷存取或使控 制閑極和*動間極間的絕緣膜厚度變薄而増大電容C1。 質薄=使寫人/擦除電壓低電壓化’需要爲了形成膜 •，^彖胰（例如5 nm)的加工技術，只要不開發此技 :丁::寫入/擦除電壓的低電壓化就困難(現在的寫入/擦除 電壓爲20V程度，非常大）。 對此在本發明反及型FRAM，使用作爲記憶 肊P。MFSFET以鐵電膜的極化狀態形式記憶資料，所 、重寫私壓爲使鐵電膜極化反轉所需的電壓（臨界電壓）即 可、。此臨界冑壓比爲了利關道效應或熱f子對於浮動閘 極進仃電何存取的電壓十分小。具體而言，寫入，擦除電 壓爲幾V程度（例如5 v程度）就夠了。 因此，根據本發明反及型FRAM，可達成寫入/擦除電壓 的低電壓化。 ⑤曰日片尺寸縮小（資料選擇線驅動電路佈設容易化） 在反及型快閃EEPROM方面，如在上述②説明，寫入/擦 除電壓的低電壓化困難，結果需要2〇v程度的高寫入/擦除 電壓。因此，在反及型快閃EEProm必須設置爲了使高寫 入/接除電壓產生的電壓產生電路（升壓器）且由高耐壓電 曰曰體（南擊穿電壓電晶體）構成給與資料選擇線此寫入/擦 除電壓的資料選擇線驅動電路。 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) —l· n I n jr,J· n ·1 n n n «ϋ n I \ 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 五、發明說明（29 ) 通¥ ’同耐壓電晶體尺寸比一般電晶體（不施加高電壓 的電晶體）尺寸大。例如根據O h # m規則設計的256百萬 位兀的反及型快閃EEpR〇M的情況，高耐壓電晶體尺寸 (設计規則）比一般電晶體尺寸（設計規則）大幾倍。如此， 藉由增大高耐壓電晶體尺寸，可減弱因高電壓而產生的電 場，可防止電晶體的破壞。 然而，增大鬲耐壓電晶體尺寸，行解碼器或資料選擇線 驅動電路面積就會巨大化。此外，行解碼器或資料選擇線 驅動電路例如與記憶胞陣列部件對應而設，所以這些巨大 化意味著在記憶體晶片上行解碼器或資料選擇線驅動電路 占的面積增大，結果晶片尺寸增大。此外，由於晶片尺寸 不能無限制地增大，所以行解碼器或資料選擇線驅動電路 面積巨大化對於記憶容量增大不利。 茲就具體例如加以思考；例如在根據〇·25 規則設計的 具有256百萬位元記憶容量反及型快閃EEPROM，由16個 記憶胞和2個選擇開關元件構成一個反及_時，如圖2 i所 示，反及舉的間距成爲約8.5 "m。另一方面，在這種反及型 快閃EEPROM，高耐壓電晶體尺寸，例如閘寬方向的長度成 爲8〜9 " m。因此，在反及串的間距内只能配置一個高耐壓 電晶體，行解碼器或資料選擇線驅動電路佈設非常困難。 此外’在下一世代的十億位元(gigabit)反及型快閃EEpR〇M， 例如對於記憶胞適用〇15 的設計規則。這種情況，若 由1 6個記憶胞和2個選擇開關元件構成一個反及串，則反 及串的間距成爲約5 # m。且説關於高耐壓電晶體尺寸，爲 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 2凊先閱讀背面之>i音？事項再填寫本頁} 裝
ί ί n w *rv β —9 i n n n i I 經濟部智慧財產局員工消費合作社印製 A7
475267 五、發明說明（3〇 ) 了確保可靠性’即使縮小記憶胞也不能縮+，例如 向的長度仍然是8〜9 。因此，在反及率的間距内不此 配置高耐壓電晶體，行解碼器或資料選擇線驅動電路作: 成爲不可能。 要使行解碼器或貧料選擇線驅動電路佈設成爲可能，拎 加構成-個反及串的記憶胞數即可。gp，若增加反及串内曰 的記憶胞數，則反及串的間距變大，所以可將高耐壓兩曰 體收進反及串的間距内。例如若將_個反^内的記^ 數從16個增加到32個，則反及_的間距變成約2倍。 反及型快閃EEPR0M在下述之點有特徵：以擦除部件單 位同時擦除多數記憶胞；擦除部件尺寸（進行同時擦除的 記憶胞數）與構成反及_的記憶胞數成比例。因此，增加 構成反及_的記憶胞數意味著增加擦除部件尺寸。若^看 反及型快閃EEPR0M開發歷史，則現實每次記憶容量增 加，就增加反及_内的記憶胞數，增大擦除部件尺寸。 即1 6百萬位元反及型快閃EEPR〇M的擦除部件尺寸爲 4千位元組（kilobyte)，32百萬位元反及型快閃EEpR〇M的 擦除部件尺寸爲8千位元組，256百萬位元反及型快閃 EEPROM的擦除部件尺寸爲1 6千位元組。 然而，近為：年不希望擦除部件尺寸增大的使用者多起 來。例如在將反及型快閃EEPR0M用於數位攝影機的記憶 體的使用者，爲保持舊製品和新製品間的相容性而有希望 不進行擦除部件尺寸急劇變更（增大）的要求。 由這種狀況’在下一世代的十億位元反及型快閃 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — — - I — I l· I 1 I ^ « — I1IIIJ1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（31 ) 卿麵出現以擦除部件尺寸和256百萬位元反及型快閃 EEPROM同樣，爲丨6千位元組的必要性起來。 作爲不使擦除部件尺寸增大而使行解碼器及料選擇線 驅動電路佈設成爲可能的技術，有將反及串内的記憶胞在 動作上分割成兩個而縮小擦除部件尺寸者。若思考:億位 凡反及型快閃EEPROM，則例如如圖22所示，構成反及幸 的記憶胞數成爲32個。此時，根據習知方式，擦除部件尺 寸成爲W千位元组，但根據本方式，擦除部件尺寸仍然是 1 6千位元组（和256百萬位元反及型£即尺〇^相同）。 然而’這種情況’例如假設對於—方擦除部件（被選部 件）内的記憶胞多次反覆進行資料的重寫（變更胞資料）， 則在此重寫動作（程式/擦除作業）中會施加預定電壓應力 Vpass給他方擦除部件（未被選部件）内的記憶胞。因此，若 重寫（寫人/擦除）次數增大，未被選部件内的記憶胞臨界 値就徐徐變化，最壞的情況也可想到未被選部件内的記憶 胞資料反轉的情泥。 因此，將圖22的反及串内的記憶胞在動作上分創成兩個 的技術説不上實際的。 如此，關於十億位元反及型快閃EEpR〇M，不增加擦除 邶位尺寸（仍然保持丨6千位元組）而決定行解碼器及資料選 擇線驅動電路佈設此一課題仍然未解決，只要不解決此課 題，就不會使十億位元反及型快閃EEpR〇M成爲實際的。 對此，若根據本發明反及型FRAM，則如在上述②說 明，寫入/擦除電壓的低電壓化（5 V程度）可能。因此，若 34- 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） .--— 111 —--I - I I I l· I I I ^ « — — — — IIJI (請先閱讀背面之注意事項再填寫本頁) A7 -—__________B7 _ 五、發明說明（32) (請先閱讀背面之注意事項再填寫本頁) =反及型FRAM，則不要爲了使高寫人/擦除電壓產生的電 壓產生電路（升壓電路）且给與資料選擇線寫人/擦除電壓 的資料選擇線驅動電路亦可由通常的電晶體構成。 因此，行解碼器或資料選擇線驅動電路也不會巨大化， 可助於晶片尺寸縮小。此外，無f高耐壓電晶體，^^ 如在十億位it反及型快閃EEPR〇M，不增加擦除部件尺寸 (仍然保持16千位元組）且無對於未被選部件内的記憶胞的 應力Vpass，可容易決定行解碼器及資料選擇線驅動電路佈 設。 此外，根據本發明反及型FRAM，由於寫入/擦除電壓的 低電塾化可能，所以例如可縮小爲了確保記憶胞彼此電氣 分離的元件分離區域寬度。即，不能確保必須互相電氣分 離的兩個記憶胞間絕緣的電壓（擊穿電壓）與元件分離區域 寬度成比例。此處所謂寫入/擦除電壓低意味著擊穿電壓 低亦可，所以結果可縮小元件分離區域寬度。此對縮小晶 片尺寸亦有效。 ④胞陣列構造及製程簡化 經濟部智慧財產局員工消費合作社印製 在反及型快閃EEPROM，需要在串聯連接的多數記憶胞 兩端（資料傳輸線側、共用電壓節點側）分別各一個連接選 擇開關元件。這些選擇開關元件例如在寫入（程式）動作， 爲使包含被選部件内的非寫入胞（” 1 ” -程式規劃胞）的反及 串内的記憶胞通道上升到程式抑制電位（pr〇gram inhibit potential)而設。 具體而言，在被選部件内，程式作業時，首先以共用電 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 五、發明說明（33) 壓節點側的選擇開關元件全部爲斷開， :資料傳輸線側的選擇開關元件之間極及全 、』反及率内的記憶胞通道，對於包含非寫入1"_ 二1見二:):：及串内的記憶胞通道從資料傳輸線供應 起知私位（例如電源電位VCC) 〇 此:二包含非寫入胞程式規劃旬的反及争内的記 隐胞通通被預先充電到VCC-V h (v 111馬連擇開關7L件的臨 成爲 1開^'。反及串内的資料傳輸線側的選擇開關元件 ^後’在被選部件内，例如將被選資料選擇線提高到窝 入電位vpr〇g，將非選擇資料選擇線提高到傳輸電位
Vpass，包含非寫入胞(”，，程式規劃胞）的反及•内的記 憶胞通道就因資料選擇線和通道間的電容搞 式抑制電位。 上开幻狂 如此，反及串内的兩個選擇開關元件在程式作業時，以 記憶胞通道爲浮動，爲了利用電容耦合產生程式抑制電位 而起重要的作用。 經濟部智慧財產局員工消費合作社印製 此處，程式作業時，爲供應接地電位vss给包含寫入胞 (〇 1 -程式規劃胞）的反及串内的記憶胞通道而施加電源電 位VCC給選擇開關元件之閘極。因此，關於選擇開關元 件，需要以比（vcc-vss)/2低的正電壓（例如0·7ν程度）爲臨 界値。因此，關於選擇開關元件，需要利用和記憶1另外 的製程形成或追加形成閘極之前在通道部進行爲了控制臨 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 475267 Α7 Β7 五、發明說明（34 ) 界値的離子注入等製程。 然而，分別各自形成記憶胞和選擇開關元件，就有以下 問題：製程長且複雜，同時因熱製程增加而可靠性也降低。 於是，在現在的反·及型快閃EEPROM，以記憶胞和選擇 開關元件都爲堆積兩層多晶矽層的構造，所謂堆疊閘構 造，以同一製程形戊記憶胞選擇開關元件。 然而，在反及型快閃EEPROM，記憶胞和選擇開關元件 互相沒有同一構造，並且功能、性能也互相不同。例如反 及型快閃EEPROM的記憶胞如眾所周知，具有浮動閘極和 控制閘極（資料選擇線），對此選擇開關元件沒有浮動閘 極。在選擇開關元件，例如使用兩層多晶矽層作爲閘極 (選擇閘線），以一定間隔設置連接上下多晶矽層的分流 (shunt)區域。 分離區域的意義在於選擇閘線的低電阻化。一般第一層 (下層）的多晶矽層電阻率比第二層（上層）的多晶矽層（或 多晶矽層和金屬矽化物層的層疊亦可）電阻率大。於是， 以一定間隔（例如每3 2列）設置分流區域而謀求選擇閘線的 低電阻化。 然而，在分流區域使上下多晶矽層分別露出且利用鋁等 低電阻材料電氣連接上下多晶碎層，而有佈設面積變大的 缺點。例如在根據〇·25 "m規則設計的256百萬位元反及型 决門EEPRQM，夾人資料傳輸線接觸部的兩條選擇問線間 受到分泥區域尺寸限制，不能縮小。 對此，在本發明反及型FRAM ’記憶胞和選擇開關元件 ___ -37- ΐ紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐）---—--- .---1 —-----Aw I ^ I---"----1--------1^9— (請先閱讀背面之注意事項再填寫本頁) 475267
經濟部智慧財產局員工消費合作社印製 五、發明說明（35) 實質上有同一構造且實質上有同一功能及特性。即，記憶 胞和選擇開關元件都由MFSFET構成。但是，在實際動作 (後述），藉由控制鐵電膜的極化狀態，記憶胞使其起作用 作爲記憶胞，選擇開關元件使其起作用作爲選擇開關元 件〇 因此，在本發明反及型FRAM，記憶胞和選擇開關元件 可完全利用同一製程同時形成，使製程簡化。又，在反及 型快閃EEPROM，以選擇開關元件爲堆疊閘構造，雖然可 使記憶胞和選擇開關元件的製程一部分共用化，但例如需 要爲了形成浮動閘極的狹縫形成製程或爲了形成分流區域 的製程等，所以不能像反及型FRAM那樣完全共用化。 此外’在本發明反及型FRAm，因由MFSFET構成選擇開 關疋件（因沒有堆疊閘構造）而無需設置分流區域。因此， 夹入資料傳輸線接觸部的兩條選擇閘線間隔根據比例縮小 法則（scaling law)，可縮小到資料選擇線彼此的間隔程度。 如此，在本發明反及型FRAM，藉由使胞陣列構造簡 化，可助於記憶胞細微化、高積集化或製程簡化等。 ⑤不要程式驗證（program verify) 在本發明反及型FRAM的重要特徵之一有不要程式驗證 之點。 在將記憶胞連接成反及型的記憶胞陣列（反及型快閃 EEPROM)，寫入（程式）係頁單位（每行）進行。然而，寫入 特性因各記憶胞不同而既有一次程式作業，臨界値充分上 升’ π 0 π -程式規劃完畢的記憶胞，也有即使進行幾次程式作 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---I-----—AVI I - I I I L----^--------1 IAW (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、 發明說明（36 ) 業’臨界値也不充分上升，丨，〇，丨_程A 、 飞見s1丨不冗畢的記情胳。 因此，對於全部記憶胞以同—條件進行寫/ (請先閱讀背面之注意事項再填寫本頁) 作，在全部記憶胞寫入完畢的時 ，…、（王式）力 ,,R ^ ^ + 〒”，、占，關於某記憶胞，有時 I界値看在謂出時超過給與非選擇 、评貝才十4擇線的路徑電位 (過度程式）。如此一爽，力4山π土… ’ ^ ^ 木在嗔出時必須是接通狀態的未被 遠I成馬斷開狀態，不能正確讀出被選胞的資料(如在反 ，型胞過度擦除成爲問題，在反及型胞過度程式成爲問 題）。
/於是，在反及型快閃EEPR0M，進行寫入（程式）動作 後，驗證寫入程式規劃）是否完畢的程式驗證動作成 爲必要不可缺少。此外，只對於因程式驗證而被作爲NG (寫入未完畢）之胞進行重寫，防止產生過度程式的記憶胞 (所謂每位元驗證）。 以下，爲了參考，就反及型快閃EEPR0M的基本動作加 以説明。 就反及型快閃EEPROM的眾所周知例而言，例如已知文 獻 4 (K.-D· Suh et al·，”A 3.3V 32Mb NAND Flash Memory 經濟部智慧財產局員工消費合作社印製 with Incremental Step Pulse Programming Scheme11 IEEE J. Solid-State Circuits, vol. 30, pp. 1 149-1 156，Nov· 1995)、文 獻 5 (Y. Iwata et al·，nA 35 ns Cycle Time 3.3V Only 32 Mb NAND Flash EEPROM，，IEEE J· Solid-State Circuits，vol. 30, pp. 1 157-1 164，Nov. 1995)等。 此外，文獻4中詳細説明了反及型快閃EEPROM的基本 動作，所以以下就揭示於文獻4的基本動作加以簡單説明。 39- 本紙張尺度適用巾關家標準（CNS)A4規格（210 X 297公釐） 475267
五、發明說明（37) 經濟部智慧財產局員工消費合作社印製 (Pro — )各動作時對於記憶胞及選擇開關元件的偏壓狀能 和表1所示。 〜 [表1]
又’ $己憶胞p車列翻# i j固 ^ 係由如圖23、圖24及圖25所示的電 尸 種情况，在擦除（Erase)、讀出（Read)、寫入 4但是，BSEL爲部位選擇信號，Wl〇、...WU5爲資料選擇 線’ BL0、〜BL4333爲資料傳輸、線，SSL爲資料傳輸線側的 選擇閘線’ GSL爲共用電壓節點的選擇閘、線，Sei·戮爲 被選部内的被選資料選擇線，PassW/L爲選部件内的非選 擇資料選擇線，，，〇" B/L爲連接進行,，Q，、程式規劃的記憶胞 的資料傳It線，，，:Γ B/L爲連接進行，」，、程式規劃的記憶胞 的資料傳輸線，Bulk爲基板（通道）。 •擦除動作 在擦除動作時，首先將全部資料選擇線WL0、...WLIS設 疋在接地電位Vss (Sel· W/L、Pass w/L = 〇v)。此後，被選部 件内的部件選擇信號BSEL變成”H (例如電源電位vcc)，，， -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .---V-------^-----r---^--------- *^w— (請先閱讀背面之注意事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 -______B7_____ 五、發明說明（38 ) 未被選部件内的部件選擇信號BSEL維持”L (接地電位 Vss)丨’ 〇 因此，被選部件内的資料選擇線WLO、...WL15維持接地 電位Vss，未被選部件内的資料選擇線WLO、...WLIS爲接 地電位Vss，變成浮動狀態。 此後，供應擦除脈動（例如2 IV、3ms)給主體（例如胞p井） • Bulk。其結果，在被選部件，施加擦除電壓（21V)給主體 Bulk和資料選擇線WLO、...WL15之間，浮動閘極内的電荷 (電子）藉由F - N (福勒-諾爾德哈姆）隧道電流移動到主體。 反及型快閃EEPROM和反或型快閃EEPROM不同，過度 按除不成爲問題，所以被選部件内的記憶胞利用一次擦除 脈衝’到-3 V程度被充分擦除。 另一方面’在未被選部件内，和供應擦除脈衝給主體同 時’藉由資料選擇線WL〇、…WL15和主體間的電容耦合， >于動狀態的資料選擇線WLO、...WLIS電位也上升。因此， 在貪料選擇線WLO、…WL15和主體之間因FN隧道現象產 生而不施加充分的擦除電壓，未被選部件内的記憶胞資料 不被擦除。 此處’就資料選擇線WL〇、...WLy和主體間的耦合比加 以檢討。 李禹合比係由產生於浮動狀態的資料選擇線WL0、...WL15 的電容所計算。此處，假設浮動狀態的資料選擇線 W]LC)、···WLIS連接於由部件選擇信號BSEL所控制的m〇s電 晶體义源極，並且其源極和資料選擇線WLO、...WL 15由金 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公楚） -----I----I ^ · I---r----^------I { I (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 五、發明說明（39 ) 屬配線所互相連接。 這種情況，輕合比取決於由部件選擇信號即队所控制的 MOS電曰:體之源極的接合電容、其M〇s電晶體之源極和閘 極的重Λ %合、產生於連接其M〇s電晶體之源極和資料選 擇線机〇、..讯15的金屬配線的電容（_是場㈣區域 的電容）、產生於資料選擇、線（多晶石夕層）wl〇、和沐 主體（胞· p井）間的電容等。 這些電容中特別是產生於資料選擇線机〇、…肌㈠和主 體間的電容給娃合比大的影響。由實驗結果求出的鶴合 比馬約0.9,因此給與主體擦除脈衝時，冑料選擇線 電位充分上升，所以防止峨道電流產生。 又！動作’例如驗證被選部件内的全部記憶胞臨 Π _lv以下。而I，反覆執行擦除動作到全部 口己憶肊鲶界値變成-lv以下。即使預定次數 作，被選部件内的全部記憶胞臨界値也不_彳$ -、、動 時，作爲擦除ΝΘ，擦除動作結束。 又-IV以下 反及型快閃EEPR0M如上述，過度擦除不 以在擦除動作，以記憶胞臨界値爲預定値二’所 經濟部智慧財產局員工消費合作社印製 ----------I 裝--- (請先閱讀背面之注意事項再填寫本頁) 可，其臨界値下限不存在。因此，無需每位 二下即 證（每位元進行驗證）。 订％除驗 • 讀出動作 碩出動作係藉由將一頁（一行）分的記憶胞 到頁緩衝器的鎖定電路後，&頁緩衝器例如I :時傳輸 出資料進行。 '^元連續輸 -42- 本紙張尺度適用中國國家標準（CNS)A4規格（21G x 297公爱 475267 Α7 Β7 五、發明說明（4〇 ) 圖26顯示讀出動作時的主要信號動作波形。 首先’使頁緩衝器P/B起始化成” 〇，，。即，由於pGM及 DIS爲％源電位Vcc，所以使全部頁緩衝器p/B内的鎖定電 路LH的節點八經過1^(^電晶體T1、T2短路到接地點^^^， 其〜果郎點 Α 値變成，，〇”（Latch，，〇，，= ”〇»,，LATCH π 1 Π = Π0Π)。 此外’全邵貧料傳輸線Bl〇、··· BL4243設定在接地電位 Vss，全部資料選擇線WL〇、…WU5設定在接地電位％3， 選擇閘線SSL、GSL設定在約（5V (時刻tl)。 此後’被選部件内的非選擇資料選擇線Pass W/L設定在 約4.5V ’被選部件内的被選資料選擇線^丨· W/L維持接地 電位Vss (時到t2)。 給與非選擇資料選擇線Pass W/L的約4 5¥此一電位係以比 擦除胞（’’ 1 ” -程式規劃胞）臨界値高且比，，〇，，_程式規劃胞臨 界値咼爲條件所決定的。即，讀出動作時，連接於非選擇 資料選擇線Pass W/LB的非選擇記憶胞不管資料値（，，丨，，或，，〇π) 成爲接通狀態，起作用作爲所謂的通道電晶體。 另一方面’被選資料選擇線Sel. W/l設定在接地電位（〇ν)
Vss。此外，記憶資料”丨，，的記憶胞（擦除胞）臨界値設定在 負’ 1己憶資料” 〇 ”的記憶胞（寫入胞）臨界値設定在正。因 此’關於連接於被選資料選擇線Sel· W/L的記憶胞，資料 π 1 π (擦除胞）時成爲接通狀態，資料，，〇 ”（寫入胞）時成爲斷 開狀態。 因此’讀出擦除胞（，，Γ，-程式規劃胞）資料的資料傳輸線 BLl經過反及串電氣連接於共用電壓節點（接地電位Vss)， -43- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） :----------—^--- (請先閱讀背面之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 五、發明說明（41 ) 讀出寫入胞（π Ο -程式規劃胞）資料的資料傳輸線BLi爲此 用電壓節點所切斷，變成斷開（open)狀態（指一端在電共 都未連接於哪裡的狀態）。 氧上 此後，PGM及DISk電源電位Vcc變成接地電位，v f 從0 V變成約1.5V (時刻t3)。此時，M〇s電晶體Tl、丁^變成 斷開狀態，頁緩衝器P/B内的鎖定電路L η的節點A從接地點 GND被斷開。此外’藉由vref使電流鏡電路活化，約2 " A 的負載電流流到MOS電晶體TCL。 另一方面，MOS電晶體丁 3爲空乏（depieti〇n)型，Pgm即 使0V也成爲接通狀態。 因此，在連接於讀出擦除胞（” 1 ” —程式規劃胞）資料的資 料傳輸線BLi的頁緩衝器，放出此負載電流到接地點GND， 其資料傳輸線BLi電位成爲低値（約〇·4ν)。因此，感測用 M〇S電晶體TS成爲斷開狀態。在連接於讀出寫入胞（，，〇，，_ 程式規劃胞）資料的資料傳輸線BLi的頁緩衝器，因其資料 傳輸線BLi爲斷開（〇pen)狀態而資料傳輸線bu電位成爲高 値（約2 V )。因此，感測用M0S電晶體T S成爲接通狀態。 此後’ READ從0 V變成電源電位Vcc，MOS電晶體T4就 成爲接通狀態，所以按照資料傳輸線BLi電位決定鎖定電 路L Η資料（時刻14 )。 即，由於讀出擦除胞（”丨，、程式规劃胞）資料的資料傳輸 線BLi爲低値（約〇.4V)，所以在連接其資料傳輸線BLi的頁 緩衝器，MOS電晶體T S爲斷開狀態。因此，READ變成電 源電位Vcc，即使MOS電晶體τ 4變成接通狀態，鎖定電路 -44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） J----------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（42 ) L H資料（節點A値）仍然是，，〇，，。 此外’由於讀出寫入胞（” 〇 ” _程式規劃胞）資料的資料傳 輸線BU電位爲高値（約2V)，所以在連接於其資料傳輸線 BLl的頁緩衝器，MOS電晶體T S爲接通狀態。因此， READ變成電源電位Vcc，M〇s電晶體T4變成接通狀態，鎖 定電路L Η資料（節點a値）就反轉成” 1，，。 如此一來，一頁（一行）分的記憶胞資料同時被傳輸到頁 緩衝备的鎖疋電路且被鎖定。此後，各頁緩衝器P / B控制 Y 1，例如將被選頁緩衝器内的鎖定電路L H資料傳輸到資 料線D L。 ' # 程式作業 义在程式作業，首先進行程式規劃資料的載入。程式規劃 =料的載入藉由將程式規劃資料_列且連續輸入到記憶胞 曰ET片内斗，將此程式規劃資料鎖定於全部或多數頁緩衝器 内的鎖定電路而完畢。 ° 對於被選胞進行„ 〇 ” _程式規劃時，將資料” ”鎖定於鎖 定電路LH (節·點Α=”0”）。對於被選胞進行,fi”_程式規割（唯 持擦除狀態）時，將資料”丨，，鎖定於鎖定電路lh A =，’l”）。 ”、 此後：將—頁分的資料同時寫入到一頁分的被選胞。寫 入係對於進行” 0 "·程式規劃的被選胞反覆進行到"〇程式 見J疋畢但疋，即使寫入達到預定次數。” -程式規劃 未^的被選胞存在時，也作爲寫入⑽結束程式作業 一次寫入周期係由寫入（程式）動作和程式驗證動作所構 :----------I 裝--- (請先閱讀背面之注意事項再填寫本頁) 訂：
本紙張尺度翻中國s家標準（CNS)A4規格（210 χ 297 公釐）.· H-/JZU/ 經濟部智慧財產局員工消費合作社印製 Α7 五、發明說明（43 ) 成。在程式作業给盥褚愛咨 證動作驗證進行程式夫广擇線寫入脈衝’在程式驗 預定範圍内。特別在程被選胞臨界値是否收容在 在私式骀适動作，爲防止過度程式（over program)而母位元執行驗證。 皆具脱而& ’程式作業係由如下的步驟所構成。又，一次 寫入周期以約40 # s結束。 a•貝料傳輸線建立（set up)(約8㈣ 在此步驟，按昭百續振 、 …、、、皮衝内的鎖定電路資料建立資料傳 輸線電位。例如對於被選胞進行程式規劃時，由於鎖 成"〇"，所以資料傳輸線BL1電平變成VSS (執 ^两入屯丁）U此外，對於被選胞進行!，1 ” -程式規劃（維持 擦除狀態）時’由於鎖定電路資料變成”1”，所以資料傳輸 線BLi電平變成Vcc (禁止寫入電平）。 b ·貝料寫入（約20 " s) 、GSL爲接地％位Vss，以SSL爲電源電位να，將資料傳 輸線電位傳輸到構成被選部件内的反及串的記憶胞通道。 此時，執行-程式規劃的被選胞（程式執行胞）通道成爲 接地電位（和資料傳輸線相同電位）Vss，執行，—程式規 剑被選胞（程式抑制胞）通道被充電到Vcc_Vth後，成爲浮 動。此後，在被選邵件内，給與被選一條資料選擇線sw W/L脈衝狀寫入電位（1 5·5〜20V)，給與剩下的全部非選擇資 料選擇線Pass W/L傳輸電位（約1〇ν)。其結果，在程式執行 胞因FN隧道電流而將電荷（電子）注入浮動閘極，執行 π 〇 -私式規劃。另一方面，在程式抑制胞因電容耦合而通 -46- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 二π 475267 A7
五、發明說明（44 ) 道電位上升，所以禁止”〇、程式規劃（換言之，執行”1,，_ 程式規劃或維持擦除狀態）。 c ·資料選擇線放電（約4 # S) 放出被選部件内的全部資料選擇線電荷（Sei. w/l、 W/L=Vss)，進行此後所進行的程式驗證準備。 d. 程式驗證（約8 #s) 在程式驗證方面，驗證連接於被選資料選擇線的被選胞 中寫入胞程式規劃胞）臨界値是否變成目標値（下限） 以上。程式驗證係藉由讀出連接於被選資料選擇線的一頁 分的被選胞資料所執行（程式驗證讀出）。 又5在通常的讀出動作，如上述，例如給與被選資料選 擇線0V，給與非選擇資料選擇線約4·5ν，但在程式驗證讀 出，例如給與被選資料選擇線約〇 · 7V，給與非選擇資料選 擇線約4.5V。即，在程式驗證，記憶胞臨界値超過〇 7V 時，被判斷π 0 π -程式規劃完畢。 在程式驗證，’’ 0 ” -程式規劃完畢的記憶胞（臨界値超過 〇 · 7 V者）連接的頁緩衝器内的鎖定電路資料從” ”變成” 1，，。 因此，關於”0，，-程式規劃完畢的記憶胞，以後不會進行程 式作業。藉此防止過度程式。 在程式驗證，頁緩衝器内的鎖定電路資料被控制成從 π 〇 ’’只變成，，1，，，從” 1 ”不變成” 0 ”。因此，，，丨” _程式規劃 胞（程式抑制胞）連接的頁緩衝器内的鎖定電路資料維持” i (禁止寫入）”，” 〇，，-程式規劃胞（程式執行胞）連接的頁緩 衝器内的鎖定電路資料按照其” 0 ” _程式規劃胞界値，從” 〇 -47- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） :----------I 裝--- (請先閱讀背面之注意事項再填寫本頁) . 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（45 ) (執行寫入）"變成” 1 (禁止寫入），，。 而且，反覆執行程式作業和程式驗證動作到全部頁緩衝 器内的鎖定電路資料變成”丨”。但是，程式作業（包含程式 驗證動作）所需的時間達到最大時間（例如i 〇周期）時，作 爲寫入N G使程式作業結束。 圖2 7及圖2 8顯示程式作業時連接於被選資料選擇線的被 選胞（程式執行胞和程式抑制胞）偏壓條件。以Gsl爲接地 電位Vss，以SSL爲電源電位Vcc，將資料傳輸線電位傳輸到 構成被選部件内的反及串的記憶胞通道。此時，執行,，〇，，_ 程式規劃的被選胞（程式執行胞）通道成爲接地電位（和資 枓傳輸線相同電位）Vss，執行”丨、程式規劃的被選胞（程 式抑制胞）通道被充電到VC-Vth後，成爲浮動。 此後，在被選部件内，給與被選一條資料選擇線脈衝狀 寫入電位（例如18 V) Vpgm，給與剩下的全部非選擇資料選 擇線傳輸電位（約10V) Vpass。其結果，在程式執行胞，在 =動閘極和通道間產生大的電位差，藉由fn隧道電流， 從通道將電荷（電子）注入浮動閘極，執行"〇、程式規劃。 另-方面，在程式抑制胞，供應寫入電位外㈣或傳輸電 位Vpass給資料選擇線，就因資料選擇線（控制閘極）和通道 間的電容輕合而通道電位上升。因此，在程式抑制胞，不 會在浮動閘極和通道間產生大的電位差，禁止，,〇 ” _程式規 剎（換3之，執行”丨” ·程式規劃或維持擦除狀態）。 个又’程式作業時若使程式抑制胞的通道電位（程式抑制 电位）充分上升，則可防止對於程式抑制胞的程式錯誤 48- 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 裝 475267 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（46 ) 程式規劃）。此外，程式抑制電位藉由充分進行通道 的起始充電及加大資料選擇線和通道間的耦合比，可充分 增大。 刀 且説貪料選擇線和通道間的耦合比B可用下式表示· B = Cox/(Cox+Cj) 但是，Cox爲資料選擇線和通道間的閘電容總和，q爲 $己憶胞源極和及極的接合電容總和。 ” 此外，反及串的通道電容成爲c〇x*cj的合計。其他雖然 選擇閘線和源極（或汲極）間的重疊電容或產生於資料傳輸 線或共用電壓節點的電容等也存在，但這些電容比 Cj非常小，所以無視亦無妨礙。 對此本發明反及型FRAM的記憶胞係由MFSFET所構 成。MFSFET係以鐵電膜的極化狀態形式記憶資料。此 外，鐵電膜藉由施加臨界電壓以上的電壓（或電場）而極化 反轉，同時電壓（或電場）變成零，就經常具有_定極化量 (剩餘極化量），即臨界値。即，由MFSFET構成記憶胞 時’全部記憶胞的寫入特性可假設大致相同，例如對於一 寫入不3在σ己憶胞間產生臨界値偏差（由於不會像快 閃兄憶體的記憶胞那樣，臨界値徐徐變化，所以臨界値分 佈的末端不擴大）。 因此，在本發明反及型FRAm，無需像反及型快閃EEpR〇M 那樣，進行考慮胞寫入特性的多數次寫入，只進行使用臨 界電壓以上的電壓的一次寫入就夠了。此外，在本發明反 及型FRAM，以施加於鐵電膜的電壓爲臨界値電壓以上的 -49- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I-裝 訂---------> 4/^267
經濟部智慧財產局員工消費合作社印製 五、發明說明（47 ) 笔壓後歸零’在鐵電膜就經常產生一定極化量（剩餘極化 量）。因此’藉由一次程式作業，將記憶胞臨界値設定在 一疋値’所以不要程式驗證（當然也不產生過度程式）。 如此’根據本發明反及型FRAM，可以一次做完程式作 業’同時也不要程式驗證。因此，可簡化程式作業的順 序’程式時的控制容易，並且也要驗證電路。此外，可大 幅縮短資料的程式時間，所以高速程式規劃可能。 ⑥ 頁單位及位元組（位元）單位的重寫(程式/擦除作業）可能 在反及型快閃EEPROM等快閃記憶體，以浮動閘極中的 電荷量（電子量）形式記憶資料，並且以部件單位的資料擦 除爲前提，所以不能進行頁單位的重寫（胞資料變更）。 即’頁單位的資料重寫藉由只改變部件内的一部分資料， 不使其他部分的資料變化可達成，但在快閃記憶體，不能 在記憶胞直接取代資料，而當擦除時，同時擦除部件内的 全邵資料，所以只改變一部分資料不可能。 對此，在本發明反及型FRAM，以鐵電膜的極化狀態形 式兄憶資料。此外，鐵電膜的極化狀態（記憶胞資料）藉由 對鐵電膜施加臨界電壓以上的電壓或施加臨界電未滿的電 壓’可維持或使其變化。 因此，根據本發明反及型FRAM，例如頁單位的重寫藉 由進行連接於被選資料選擇線的一頁分的記憶胞資料擦除 後，將新的資料寫入到這些一頁分的記憶胞可達成。 ⑦ 其他效果 本發明反及型FRAM係由MFSFET構成記憶胞。因此，可 -50- 本紙張尺度賴中國國家標準（CNS)A4規格（21〇 x 297公ίΤ .____1-----Aw 1 ^----------^------1 Ί I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 475267 A7 B7_ 五、發明說明（48 ) 以MFSFET的特徵照樣作爲本發明反及型FRAM的特徵。 第一、本發明反及型FRAM具有下述特徵··非破壞讀出 可能，即讀出時不破壞記憶胞資料。在由鐵電膜構成 DRAM的胞電容器的FRAM，由於讀出時破壞資料，所以 在讀出動作需要重寫資料此一步驟。另一方面，在本發明 反及型FRAM，由於記憶胞（MFSFET )臨界値按照鐵電膜的 極化狀態變化，所以記憶胞資料可作爲給與閘極讀出電位 時的汲極電流値檢出。因此，在本發明反及型FRAM，不 會在讀出時破壞資料。 第二、本發明反及型FRAM具有下述特徵：高速程式規 劃可能5即程式時間短。在反及型快問EEPROM ’藉由將 預定量電荷（電子）注入浮動閘極，進行寫入。因此，需要 爲了驗證浮動電極内的電何f (臨界値）的驗證^有程式時 間比DRAM或SRAM等記憶體長（10 " s程度）的缺點。對 此，在本發明反及型FRAM，藉由一次寫入可得到預定極 化量（臨界値），所以程式時間成爲10 ns程度，和DRAM和 SRAM等記憶體成爲同程度。 第三、本發明反及型FRAM具有下述特徵：可保證多次 重寫（程式/擦除周期）次數。在反及型快閃EEPROM，在浮 動閘極和通道間設置暖道氧化膜，藉由使F N隧道電流流 到此隧道氧化膜，執行資料的擦除及寫入。因此，反覆進 行重寫動作，隧道氧化膜就逐漸惡化，不能進行正確的重 寫。因此，從可靠性方面，反及型快閃EEPROM的重寫次 數（程式/擦除周期）受到限制，具體而言，106次程度爲限 -51 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X如7公釐） (請先閱讀背面之注意事項再填寫本頁) 1T--------;#! 475267
五、發明說明（49 ) 度。對此’在本發明反及型fram，資料的擦除及寫入係 藉由使鐵電膜的極化狀態變化而進行。因此，幾乎没有鐵 電膜本身的惡化，反及型FRAM的重寫次數實質上無限 制’具體而言，到106次程度可能。 以上，如說明，根據本發明反及型FRAM，藉由由 MFSFET構成記憶胞且在資料傳輸線和共用電壓節點間反 及型連接（率聯連接）記憶胞，而藉由由實質上具有和記憶 胞相同構造的MFSFET構成選擇開關元件，可得到如上述 ①〜⑦的顯著效果。 、其次，就本發明反及型FRAM的胞陣列部製造方法加以 詳細説明。 首先，如圖29所示，利用離子注入法將n型雜質注入^^型 矽基板21内，形成η型井區域22，同時將ρ型雜質注入η型 井區域22内，形成？型井區域23。此外，切基板以上例 如形成列方向延伸的線狀元件分離層。元件分離層可以是 利用LOCOS法形成的場氧化膜或者也可以是具有m (淺溝 II 渠隔離）構造的。 此後，利用磊晶成長法在矽基板21上形成緩衝層25。就 構成緩衝層25的材料而言，例如使用SrTi〇3、Ce〇2、 等。接著，利用磊晶成長法在缓衝層2 5上例如形成由ρζτ (PbZri.xTix〇3)等鐵電材料構成的鐵電膜26。 此外，利用LPCVD法在鐵電膜26上例如形成含有雜的多 晶碎膜2 7。 其次，如圖29及圖30所示，利用PEP (光刻製程）在多晶 ______ -52- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） " ---
475267 A7 B7 五、發明說明（so ) 矽膜2 7上形成抗蝕圖案。以此抗蝕圖案爲罩幕，例如利用 RIE (反應性離子蝕刻）蝕刻多晶矽膜2 7，形成行方向延伸 的多數資料傳輸線（記憶胞之閘極）27 (WLO)、27 (WL1)、，··27 (WL15)及行方向延伸的多數選擇閘線（選擇開 關元件之閘極）27 (GSL)、27 (SSL)。 此時，同時也形成構成配置於胞陣列部周邊的周邊電路 (Peripheral Circuit)的電晶體之閘極。 在本例，電晶體（記憶胞及選擇開關元件）之閘極加工 時，只蝕刻多晶矽膜2 7。因此，在胞陣列部，大致全體配置 鐵電膜2 6 (當然鐵電膜2 6不存在於形成周邊電路的部分）。 然而，例如也可以蝕刻多晶矽膜2 7後，藉著也蝕刻鐵電 膜26，只在資料選擇線27 (WLO)、27 (WL1) "·27 (WL15)或 選擇閘線27 (GSL)、27 (SSL)正下面配置鐵電膜26。 此外’例如也可以只在電晶體之通道上配置鐵電膜2 6。 這種情況，形成多晶矽膜2 7之前，在元件分離層上的鐵電 膜2 6先設置列方向延伸的狹缝。如此一來，電晶體之閘極 加工時，鐵電膜2 6只殘留於電晶體之通道上。 此後，利用離子注入法自對準地（self-align)將η型雜質注 入碎基板2 1内（實際ρ型井區域2 3内），形成源極、汲極區 域28、28s、28d。在此離子注入，爲了將雜質（離子）經過 鐵電膜2 6及緩衝層2 5注入矽基板2 1内，採用使用高加速 月匕i的離子/主入，所渭的鬲加速注入（high i〇n implantation) 〇 其次，如圖31所示，利用LPCVD法在鐵電膜26上及閘極 -53- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁} -裝 訂---------· 經濟部智慧財產局員工消費合作社印製 H/JZD/
經濟部智慧財產局員工消費合作社印製 7上开y成心全覆蓋閘極2 7的層間絕緣膜（例如氧化矽）2 。 此後^在層間絕緣膜2 9、鐵電膜2 6及緩衝層2 5形成達到 ;及極區域28d的接觸孔3〇(1和達到源極區域28s的接觸孔 3〇S此外，在接觸孔30d内形成接觸插塞3 Id，在接觸孔 3〇s内形成接觸插塞31s。接觸插塞yd、3 is例如由多晶矽或 鎢等構成。 此外^利用LPCVD法在層間絕緣膜2 9上形成層間絕緣膜 (例如氧化矽）3 2。在層間絕緣膜3 2形成配線溝，在此配 線溝内形成連接於接觸插塞3 ld的配線33d和連接於接觸插 基3 1S的/、用笔壓節點3 3 (SL)。配線3 3 d及共用電壓節點3 3 (SL)例如由鎢或鋁等構成。 此外，在層間絕緣膜3 2上、配線33d上及共用電壓節點 33 (SL)上形成覆蓋配線33(1及共用電壓節點33 (sl)的層間 絕緣膜（例如氧化矽）3 4。在此層間絕緣膜3 4形成達到配 33d的通路孔。此外，利用眾所周知的方法層間絕緣膜3 4 上形成資料傳輸線36 (BL)。資料傳輸線36 (BL)透過通路孔 連接於配線33d。資料傳輸線36 (BL)例如由鋁構成。 最後’利用LPCVD法在資料傳輸線36 (BL)上形成鈍化膜 37。 以上’就本發明反及型FRAM製造方法-例加以説明，但 本發明反及型FRAM也可以照樣利用上述方法以外的方 法’例如反及型快閃EEPROM製造方法。 其次’就本發明反及型FRAM的基本動作加以説明。 本發明反及型FRAM的基本動作近似於反及型快閃 EEPROM的基本動作。然而，從記憶胞及選擇開關元件都 -54- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .----------Aw I ^-----r 111 ---------1 (請先閱讀背面之注意事項再填寫本頁) H-/JZU/ Α7 Β7
五、發明說明（52 ) 由MFSFET構成此一理由，义办
FiL 也而要在習知FRAM或反及型 快閃EEPROM沒有的特有動作。 土 以下，就擦除（erase)動作、皆、/ (㈣）動作依次加以説明。寫人（P叫刪）動作、讀出 又’假設胞陣列部由圖3 9蚯― 1田口32所不的電路構成，記憶胞及選 擇開關π件由η通道MFSFET構成。此外，爲了方便起見， ，力低：位、’、σ通道、施加南電位給閘極時，以產生於鐵電 版的電場爲向下電場，施加高電位給通道、施加低電位結 3才”寺以產生於鐵電膜的電場爲向上電場。此外，以通 返侧正、閘極側負的極化爲向下極化，以通道側負、閘極 二正的極化爲向上極化。而且，以向下極化（剩餘極化點） 爲1狀怨（1 ·程式規劃狀態），向上極化（剩餘極化點） 爲狀態（” 0、程式規劃或擦除狀態）。 • 擦除動作（部件擦除） 以執行貪料擦除的被選部件爲部件〇，以不執行資料擦 除的未被選部件爲部件1。 [表2] •----------裝---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 邵件或晶片擦除（記憶胞、選擇電晶體） 選擇部件 非選擇部件 WL0，〜WL15SSL，GSL Vss Vss—Vera X α (浮動） BL〇，BL1，… Vera-Vf Vera-Vf SL Vera-Vf Vera-Vf 矽基板(p井） Vera Vera 註：晶片擦除時，全部成爲選擇部件。 -55- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚) 475267 經濟部智慧財產局員工消費合作社印製 A7 ----— B7 ___ 五、發明說明（53 ) 首先，如表2與圖33及圖34所示，以全部資料選擇線 WLO、WL1、".WLIS及全部選擇閘線GSL、SSL爲接地電位 Vss。而且，關於被選部件〇内的資料選擇線WL〇、 WL1、…WL15及選擇閘線GSL、SS]L，繼續給與接地電位 Vss，關於未被選邵件1内的資料選擇線WL〇、WL1、… WL15及選擇閘線GSL、SSL，成爲浮動狀態。 此後，供應擦除電位（例如約5 v) Vera給矽基板（例如胞 P井）。 ，此時，被選部件〇内的共用電壓節點側的選擇開關元件 I源極區域（η型）和矽基板（p型）成爲正向偏壓狀態，共用 電壓節點S L電位上升到Vera-Vf (vmpn接合的内建電位， 約0·7V)。此外，被選部件〇内的資料傳輸線側的選擇開關 元件之汲極區域（n型）和矽基板（？型）成爲正向偏壓狀態， 資料傳輸線BL0、BL1、BL2、…電位也上升到vera-Vf。 即，共用電壓節點SL及資料傳輸線BLo、bL1、BL2、…電 位都成爲Vera-Vf (=約4.3 V)。 其結果，在被選部件〇分別施加擦除電壓（Vera-Vss)給矽 基板和資料選擇線WL〇、WL1、".WL15之間及矽基板和選 擇閘線GSL、SSL之間。此擦除電壓設定在比爲使馗”柯丁 的鐵電膜極化反轉所需的最低限度電壓（臨界電壓）高之 値。然而，此擦除電壓（例如約5 V)例如比爲對於反及型 快閃EEPROM的記憶胞執行利用FN隧道現象的寫入或擦除 所需的電壓（約15V〜約21V)，十分小。 在被選部件〇，爲了在矽基板和資料選擇線wl〇、 -56- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） i----------裝-----..----訂-------- (請先閱讀背面之注意事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（54 ) WL1、一WLIS之間及矽基板和選擇閘線GSL、SSL之間產生 爲使鐵電膜極化反轉而足夠的向上電場，在被選部件〇内 的全部記憶胞及全部選擇開關元件的鐵電膜產生向上極 化，其極化値成爲飽和極化値pmax (圖3 5 )。 另一方面，在未被選部件1，供應擦除電位（例如約5 V) Vera給矽基板（例如胞p井），藉由矽基板和資料選擇線 WLO、WL1、···WLH間的電容耦合及藉由矽基板和選擇閘 線GSL、SSL間的電容耦合，資料選擇線WL〇、WL1、... WL15電位及選擇閘線GSL、SSL電位上升到QXVera。 此處，泛爲矽基板和資料選擇線WL〇、WL1、...WLIS間 及矽基板和選擇閘線GSL、SSL間的電容耦合的耦合比，相 當於約0.9。因此，資料選擇線WL〇、WL1、…WU5電位及 選擇閘線GSL、SSL電位成爲a xVera (=約4.5 V)。 其結果，在未被選部件1，分別施加比臨界電壓十分小 的電壓，即Vera (1-泛）程度的電壓（約〇·5ν)給矽基板和資 料選擇線WLO、WL1、...WLIS之間及矽基板和選擇閘線 GSL、SSL之間。即，未被選部件i内的全部記憶胞及全部 選擇開關元件的鐵電膜的極化狀態不變化。 此後，使給與矽基板的電位從Vera變成Vss，關於全部記 憶胞及選擇開關元件，鐵電膜内的電場就變成〇。此時， 被選α卩件〇内的圮憶胞及選擇開關元件的鐵電膜的向上極 化的極化量成爲剩餘極化値Pr (圖3 5)。即，如圖3 6所 7F，被選邵件〇内的全部記憶胞及全部選擇開關元件成爲 〇狀怨（臨界値鬲的狀態），即擦除狀態。 -L----------^ - 11--r---^--------- (請先閱讀背面之注意事項再填寫本頁) -57 475267
經濟部智慧財產局員工消費合作社印製 五、發明說明（55 ) 又’在上述擦除動作雖然以資料檫除對象爲被選部件〇 内的足憶胞和選擇開關元件，但也可以以資料擦除對象只 爲被選部件〇内的記憶胞或只爲選擇開關元件。 1如只彳祭除被選部件〇内的記憶胞時，如表3所示，給與 被選部件0内的選擇閘線GSL、SSL接地電位Vss後，使被 選邵件〇内的選擇閘線GSL、SSL成爲浮動狀態。此後，給 與石夕基板（p井）擦除電位Vera，藉由電容耦合，被選部件〇 内的遥擇閘、，泉GSL、SSL電位上升到Verax α。即，在被選部 件0内的選擇開關元件的鐵電膜不產生極化反轉所需的足 夠電場。 [表3] 表 . ^-----r---^-------- (請先閱讀背面之注意事項再填寫本頁) • 部件或晶2^除(記憶胞） 選擇部件 非選择部件 WLO,…WL15 Vss Vss~>Vera X a (浮動） SSL, GSL Vss->Vera X a (浮動） Vss~>Vera X a (浮動） BL〇，BL1，… Vera-Vf Vera-Vf SL Vera-Vf Vera-Vf 石夕基板(p井） Vera Vera 江·日日幵傺！^呷，全邵成爲選擇部件。 此外，只擦除被選部件〇内的選擇開關元件時，如表4所 示，給與被選部件0内的資料選擇線冒乙〇、wu、· .WLU 接地電位Vss後，使被選部件〇内的資料選擇線wl〇、 WL1、…WL15成爲浮動狀態。此後，給與矽基板（？井）擦 -58 475267
五、發明說明（56) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 除電位Vera，藉由電容耦合，被選部件〇内的資料選擇線 WLO、WL1、..覺15電位上升到Verax泛。即，在被選部件 〇内的記憶胞的鐵電膜不產生極化反轉所需的足夠電場。 [表4 ] 包野。 WLO,…WL15 選擇部件 一—~—------ Vss~>Vera X a (浮動） 想擇部 Vss〜Vera X a (浮動） SSL，GSL Vss Vss^Vera X ^ --—--；- 動） BLO，BL1，··· Vera-Vf —--—_ Vera-Vf SL Vera-V f Vera-Vf 矽基板(p井） Vera _ ----- Vera ☆、丄、 一 β μ μ貝种傺除對象 Α被選邵件〇内的一頁或多數頁的記憶胞。 一例如只擦除被選部件〇内的一頁分的記憶胞時，如表5所 不’只給與被選部件〇内的被選_條資料選擇線接地電位 Vss，使剩下的非選擇全部資料選擇線及選擇閘線成爲接 地電位Vss後，成爲浮動狀態。此外，給與硬基板（ρ井）捧 除電位V⑽，藉由電容耦合，被選部件〇内的非選 貧料選擇線及選擇閘線電位上升到Vera…即，在被選部 件〇内的非選擇記憶胞及選擇開關元件的鐵電膜不產生極 化反轉所需的足夠電場。 -------------11--r---^-------- f請先閱讀背面之注音？事項再填寫本頁) -59- 475267 A7 五、發明說明（57 [表5] 頁擦除（記憶胞） WL0 選擇 選擇部件 Vss 非選擇部件 WL15 非選擇 Vss —Vera X σ (浮動）
SSL，GSL
B3L〇，BL1，… SL 矽基板(p井）
Vss —Vera X q (浮動）
Vera-Vf Vera-Vf V era
Vss—Vera X (浮動）
Vss—Vera X(浮動）
Vera-Vf Vera-Vf L — 1!·-------^裝-----Γ — (請先閱讀背面之注意事項再填寫本頁)
Vera 經濟部智慧財產局員工消費合作社印製 在，本^月反及型FRAM，在擦卩会動作方面，過度擦除不 成爲問題。因爲在本發明反及刑 Η X - pq 4T 土 FRAM，記憶胞的擦除特 和通道…合比影響，記憶胞的臨界値爲施 加^界包壓以上的預定電壓給鐵電膜所。 •、程式作業（對於記憶胞） ’ ’疋 以成爲資料寫入對象的被選部件 料寫入對象的未被選部件爲部件丨^ ·卩件G ’ Μ不成為資 設想選擇資料選擇線WL1、未選擇外’在以下説明’ 和、..気15的情況。 、他料選擇線WLO、 -60 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I訂 # 475267 A7 五、發明說明（58 ) [表6]
WLO 選擇 非選擇 寫入（記憶胞） 選擇部件
Vpr〇g
Vpass
WL15 SSL Von Voff
寫入丨丨0， (維持擦除) SL Vc(
(請先閱讀背面之注意事項再填寫本頁)
Vcc 石夕基板(ρ井）
Vcc
Vs! 經濟部智慧財產局員工消費合作社印製 首先，擦除被選部件〇内的全部記憶胞 擦除動作進行資料擦除。關於選擇開關元件，可^是”0=. 孝王式規劃狀悲（擦除狀態）或者也可以是"1，，_程式規叫狀 態。關於對於選擇開關元件的程式作業，後述之。一 其次，如表6與圖3 7及圖3 8所示，將連接進行”丨、程式 規劃的被選胞的資料傳輸線設定在接地電位vss，將連接 進行” 0 ” -程式規劃（維持擦除狀態）的被選胞的資料傳輸線 設足在電源電位（例如約3 v) VCC。又，注意下述之點：程 式規劃資料’f 1 ’’時，資料傳輸線電位成爲，，〇”（=Vss)，程式 規劃資料” 0 ”時，資料傳輸線電位成爲”丨，，（=Vcc)。 此外，將共用電壓節點S l設定在電源電位Vcc，將矽基 板（P井）設定在接地電位Vss。 此外，被選部件〇内的資料傳輸線側的選擇閘線SSL設定 -61 - 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐 475267 A7 B7 五、發明說明（59 ) 在如被選邵件〇内的资料蚀k 貝枓傳輸線側的選擇開關元件 : = 通電位、，被選部件。内的共用電二;= 二…如被選部件。内的共用電壓節點側 的id擇開關7C件變成斷卩』μ & A t u 又成.畊開狀怨般的斷開電位Voff。未被選 邵件1内的兩條選擇閘線GS；L、ssl 件變成斷開狀態般的斷開電位v〇ff。π 口、擇開關兀 接通電位V0n及斷開電位v〇f 登 一 (MFSFET)的鐵電膜的極化狀態變化。選擇開關2 = 狀1?除狀態)，即選擇開關元件的鐵電膜的極 ν °成/ /、m直在於高的狀態，所以例如接通電位 on^：,3v^ ? 下時態，即選擇開關元件的鐵電膜的極化向 爲。V，斷値在於低的狀態，所以例如接通電位—成 局 所開電位Voff成爲約V。 在這種電位關係，包本進杆丨f ..Λ^ 已。進仃1 _私式規劃的被選胞的反 及：：的記憶胞的通道電位成爲接地電位vss。此 I ·程式規劃（維持擦除狀態）的被選胞的反及_内 ;::道電位預先充電到vcc，h (㈣爲卿㈣(記 擇開關元件）的臨界値）。此外，包含進行”〇·，_程 件成爲斷開狀態。η㈣&相㈣擇開關元 2後，將被選部件〇内的被選資料選擇線WL1設定 如約5v)vprog’將被選部件0内的非選擇資料選 7 WL2、…WL15設足在傳輸電位（例如約3V) -62- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公爱
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經濟部智慧財產局員工消費合作社印製 五、發明說明（6〇 )
Vpau ’知未被選邵件i内的全部資料選擇線、wl2、··· WL15設定在接地電位vss。 此時，施加臨界電壓以上的電壓Vpr〇g_Vss (=約5V)給連 接於被選部件〇内的被選資料選擇線WU的記憶胞中進行 ”1’’-程式規劃的被選胞的鐵電膜。因此，在進行，，程式 規劃的被選胞的鐵電膜產生足以極化反轉的向下電場，所 以產生向下極化，其極化値成爲飽和極化値_pmax (圖35)。 另方面’關於連接於被選部件〇内的被選資料選擇線 WL1的記憶胞中進行”〇”_程式規劃（維持擦除）的被選胞， 供應寫入電位（例如約5v) Vpr〇g給資料選擇線wl丨且供應 傳輸電位（例如約3V) Vpass給資料選擇線WL〇、WL2、··· WL15 ’藉由通道（浮動）和資料選擇線WL〇、WL1、…WU5 間的電容耦合，其通道電位上升到卢χ (Vpass_Vread) + (Vcc-Vth) 〇 此處’ 爲通道和資料選擇線WL〇、wli、…WL15間的 %谷镇合的韓合比，相當於約〇. 5。 因此，關於連接於被選部件〇内的被選資料選擇線WL1 的a己憶胞中進行” ” _程式規劃（維持擦除）的被選胞，由於 不施加臨界電壓以上的電壓給鐵電膜，所以其鐵電膜的極 化狀態不變化（禁止” 1，，_程式規劃）。 此後’使全邵資料選擇線WL0、WL1、…WL15電位變成 接地電位Vss，被選胞（”丨”-程式規劃胞）的鐵電膜的向下極 化的極化量成爲剩餘極化値-Pr，被選胞（"〇，，-程式規劃胞） 的鐵電膜的向上極化的極化量成爲剩餘極化値pr (圖35)。 -63- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） L---^-------^裝-----r---訂-------- (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 五、發明說明（61 ) 即，如圖3 9所示，連接於被選部件〇内的被選資料選擇 線WL1的記憶胞中，被選胞（”丨、程式規劃胞）的臨界値成 爲低値，被選胞（，，〇”_程式規劃胞）的臨界値維持高値。 在本發明反及型FRAM，在程式作業方面，過度程式不 成爲問題。因爲在本發明反及型FRAM，記憶胞的寫入特 性不受閘極和通道間的耦合比影響，記憶胞的臨界値爲施 加臨界値電壓以上的預定電壓給鐵電膜所同等地決定。 • 程式作業（對於選擇開關元件） 選擇開關元件的鐵電膜的極化可以是向上（臨界値的高 的狀悲）或向下（臨界値低的狀態），任何一種都可以。要 將選擇開關元件的鐵電膜的極化設定在向上，進行對於上 述選擇開關元件的擦除動作即可。 以下，就將選擇開關元件的極化設定在向下的手法加以 説明。 [表7] (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 寫入（選擇電晶體） 全部件 WLO,…WL15 Vss SSL, GSL Vprog BLO， BLl， 寫入丨，I，丨 Vss 寫入，，〇，， - SL Vss 矽基板(p井） Vss 首先，將全部資料選擇線WLO、WL1、...wLis、全部選 -64- ¾ 公 X 1U ί ^ Λ 1/ η Ν 3 V 千 - ί 裳-----r I---訂--------. Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（62 ) 擇，線SSL、GSL、全部資料傳輸線则、^.....共用電 壓節點SL及矽基板（p井）設定在接地電位vss。此後，將進 行”1”-程式規劃的選擇開關元件之閘極（選擇閘線）設定在 寫^電位（例如約5V.)。通常使全部部件内的全部選擇開 關π件的臨界値相等，相使全部選擇料饥、狐從接 地電位Vss上升到寫入電位vprog。 、此時^施加臨界電壓以上的電壓給全部選擇開關元件的 鐵電胰，因向下電場而產生極化反轉，產生向下極化（飽 和極化値-Pmax)。此後，使全部選擇閘線饥、gsl回到接 地％位Vss，選擇開關疋件的鐵電膜的向下極化就成爲飽 和極化値-Pr。 • 重寫動作（頁單位的重寫） 〜在本發明反及型FRAM，頁單位的重寫（胞資料變更）可 月匕。首先，藉由上述擦除動作擦除成爲重寫對象的一百分 的記憶胞資料。此後，#由上述程式作業，對於成爲重寫 對象的一頁分的記憶胞執行資料寫入。如此，在本發明反 及J FRAM，可以頁單位進行擦除動作及程式作業，結果 頁單位的重寫可能。 • 讀出動作 ”1”程式規劃狀態的記憶胞（η通道MFSFET)，因鐵電膜 ^的向下剩餘極化而在通道（矽基板）表面，即ρ型^區域 衣面引起負電荷。因此，如圖4 0所示，，，1 ” -程式規劃狀 態的記憶胞比”〇、程式規劃狀態的記憶胞，臨界値低： 在0、程式規劃狀態的記憶胞（η通道MFSFET)，因鐵電 _- 65 · 本紙張尺度適用中_冢標準（CNS)A4規格⑽χ 297公楚）--------- L·1------ —1Τ-------- (請先閲讀背面之注意事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（63) 膜1 4的向上剩餘極化而在通道（矽基板）表面，即p型井區 域表面引起正電荷。因此，如圖4 〇所示，f，0 ’，-程式規劃 狀態的記憶胞比，，1 ” -程式規劃狀態的記憶胞，臨界値高。 [表8] 雖 讀出（記憶胞） 選擇部件 非選擇部件 WLO 選擇 Vread Vss 1 WL15 非選擇 Vpass (read) Vss SSL，GSL Von Voff Vpass (read) BLO， 讀出” 1” VBL—> Vss - BL1， 讀出"〇” VBL —VBL - SL Vss Vss 石夕基板(p井） Vss Vss 於是，如表8所示，首先將全部資料傳輸線]bL〇、 BL1、…預先充電到起始電位（例如約15V) VBL後，成爲浮 動狀態。此後’給與被選部件内的被選資料選擇線讀出電 位Vread，給與被選部件内的非選擇資料資料選擇線傳輸電 位 Vpass (read) 〇 謂出電位Vread設定在關於”丨、程式規劃狀態的記憶 胞，汲極電流Id流動，關於”〇，，_程式規劃狀態的記憶胞， 汲極電流I d不流動類的値，例如約i v。此外，傳輸電位 Vpass (read)設定在對於”丨” _程式規劃狀態的記憶胞和 程式規劃狀態的記憶胞雙方，汲極電流Id流動之類的 -66 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复 裝.--------- 訂---I----· (請先閱讀背面之注意事項再填寫本頁) 475267 A7 五、發明說明（64 ) 値，例如約3 V。 (請先閱讀背面之注意事項再填寫本頁) 又，給與未被選部件内的資料選擇線接地電位vss。 此外’給與被選部件内的選擇閘線ssl、gSL Von。Von 和程式作業時使用的Von相同。例如選擇開關元件在於 程式規劃狀態（擦除狀態）時，V〇n設定在Vpass (read)，選擇開關元件在於” 1 ” _程式規劃狀態時，v〇n設定 在接地電位Vss。但是，若先將ν〇η設定在Vpass (read)，則 選擇開關元件不取決於其狀態而經常成爲接通狀態。 給與未被選邵件内的選擇閘線SSL、GSL Voff。Voff和程 式作業時使用的Voff相同。例如選擇開關元件在於” 〇，，_程 式規劃狀態（擦除狀態）時，Voff設定在接地電位vss，選擇 開關元件在於” 1 π -程式規劃狀態時，V〇ff設定在負電位， 例如約-3V。 此外’共用電塵節點S L及矽基板（p井）設定在接地電位 Vss 〇 此時，連接於被選部件内的非選擇資料選擇線的全部記 憶胞成爲接通狀態。此外，連接於被選部件内的被選資料 選擇線的記憶胞中，” 1 ” ·程式規劃狀態的記憶胞成爲接通 狀態’ ” 0 ” -程式規劃狀的記憶胞成爲斷開狀態。 經濟部智慧財產局員工消費合作社印製 因此’讀出” 1 π -程式規劃狀態的記憶胞資料的資料傳輸 線電位從VBL變成Vss，讀出程式規劃狀態的記憶胞資 料的資料傳輸線電位維持VBL。 而且，按照記憶胞資料產生的資料傳輸線電位差（Vss、 VBS)爲具有感測放大功能的鎖定電路所放大且保持。例如 -67 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（65 ) 與資料"1”對應的Vss還是Vss，與資 到Vcc (例如約3V)。 种0對應的VBL放大 具有感測放大功能的鎖定電路的資料經過 出到記憶體晶片外部。 、< 衝@輸 又’注意下述之點：讀出資料，，”時，資料傳輪線電位 成馬”0”（=Vss>，W出資料"〇，，時，資料傳輸線電位" (=VBL) 〇 在上述擦除、寫入及讀出各動作，例如選擇開關元件的 狀毖最好經常固足。例如預先使全部選擇開關元件成爲 程式規劃狀態或，Μ，，_程式規劃狀態，此後對於記憶胞 進行擦除動作、程式作業或讀出動作。這種情況，因^⑽ 及Voff被固定而各動作的控制容易。 以上，如説明，根據本發明之半導體記憶裝置，即使用 MFSFET的反及型FRAM，可得到由習知FRAM或習知反及 型快閃EEPROM所得到的效果以上的許多效果，例如丨）記 憶胞細微化、晶片尺寸縮小化、重寫電壓底電壓化、低消 耗電力化、製程簡化佳，2)可達成高速動作（重寫時間縮 短）、高可靠性（重寫次數增多），3 )可非破壞讀出或頁重 寫，不要驗證等效果。 (2)詳細説明2 [第一例]. 圖43顯示本發明反及型EEPR0M的胞陣列構造的平面 圖。圖4 4爲沿著圖4 3的XLIV-XLIV線的截面圖，圖4 5爲 沿著圖43的XLV-XLV線的截面圖，圖46爲沿著圖43的 -68 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） «4 I IAW- ^ · 11-------^ ----I---- (請先閱讀背面之注意事項再填寫本頁) 4/JZ0/ A7
XLVI-XLVI線的截面 置的-胞單元分的等效電路。…43至圖46所示的裝 又’在圖43至圖47，在和圖41同—邱八附上門— 而詳細説明省略。此.外，圖的記號门二付號 表示的元件或單元位置不同，主二“…表…號 互相相同的製程所形成。…相同的元件或單元由 :胞工造的特徵在於以下之點：第一、選 選ST儲存層(例如氮切)職、職，第 -一 選擇開關凡件Sl、S?摄；主 造實質上相同，第三、選擇Ί憶胞MG、M1、."M15構 WTn WT1 一遠擇閘線^:、CJSL和控制閘線 WLO、WL1 ' ...WL15都配置於相同配線層内。 一反及胞單7^包含反及串：由串聯連接的多數個（在本 m“固”己憶胞M0、M1、…M15構成；及，兩個選擇開關 兀件S 1、S2 :各一個連接於此反及_兩端。 。己隐胞ΜΟ Μ1、... Μ15係由有電荷儲存層2 6的M〇s電晶 體所構成。及極側選擇開關元件S1連接於資料傳輸線 BL，源極側選擇開關元件S2連接於公用共用電壓節點％。 記憶胞MO、Ml、…M15及選擇開關元件S1、32都形成於p 型井區域2 3内。此外’ 己憶胞M〇 ' M1、··，"之控制閘極 分別在行方向一直線延伸，構成控制閘線（資料選擇線） CGI、CG2、...CGIS。 選擇開關元件S1、S2具有選擇配置於列方向的多數胞單 元中一個的功能。此外，選擇開關元件Si、S2的選擇閘線 (部件選擇線）SSL、GSL共同連接於配置於行方向的多數 -69 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂-------- 經濟部智慧財產局員工消費合作社印製 475267 A7
五、發明說明（67 ) 胞單元（一部件），結果可選擇一部件内的胞單元。 此處，在本例和以往不同，選擇開關元件SI、S2構造和 記憶胞M0、ΜΙ、...Μυ構造實質上相同。即，選擇開關元 件S1、S2在其選擇閘線SSL、GSL正下面有電荷儲存層（例 如氮化矽）26SSL、26GSL。此外，選擇閘線SSL、GSL和控 制閘線WLO、WL1、."WL15都有相同構造且都配置於相同 配線層内。 製成這種構造，可高密度配置記憶胞且可實現選擇閘線 SSL、GSL及控制閘線WL〇、WL1、…WL15的低電阻化。此 外’從製程方面，無需在記憶胞側和選擇開關元件側分別 進行微影或加工，所謂的背面副線（backside sub wire)也不 要，所以可實現晶片面積縮小或製造成本減低。 又，在本例係兩個選擇閘線SSL、GSL連接於一胞單元45 (或一部件），但至少一條選擇閘線連接於一胞單元4 5就夠 了。此外’選擇閘線SSL、GSL爲了記憶胞高密度化，如本 例，在和控制閘線（資料選擇線）WLO、WL1、…WL15延伸 的方向（即行方向）相同方向一直線配置。 此外，在本例胞單元4 5係由16 (=24)的記憶胞所構成， 但胞單元4 5由至少一個記憶胞構成即可。即，胞單元4 5 内的記憶胞數多數個時，成爲通常的反及型EEPROM，胞 單元4 5内的記憶胞數一個時，成爲所謂的3 -Tr NAND。 此外，在反及型EEPROM，最好胞單元4 5内的記憶胞數 爲2η (η爲正整數）個。因爲2 n個記憶胞藉由解譯η位元數位 位址信號可選擇。 -70- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 裝----l·—訂—— 經濟部智慧財產局員工消費合作社印製 475267 經濟部智慧財產局員工消費合作社印製 A7 ____B7______ 五、發明說明（68 ) 其次’就圖4 3至圖4 6所示的半導體記憶裝置的裝置構造 加以具體説明。 在p型石夕基板21内形成η型井區域（η型石夕區域）22， 型井區域22内形成p.型井區域（p型矽區域）23。這種井構 造稱爲二井構造或雙井構造。 p型井區域2 3含有p型雜質（例如硼），其雜質濃度設定在 1 X 1014〜1 X 1〇19 atoms/cm3範圍内的預定値。在p型井區域 23上例如形成有0·5〜10 nm厚度的閘絕緣膜25、25%乙、 25GSL。閘絕緣膜25、25SSL、25GSL係由氧化矽膜或氮氧 化合物膜所構成。 在閘絕緣膜25、25SSL、25GSL上例如形成有4 nm〜50 nm 厚度的電荷儲存層26、26SSL、26GSL。在本例，電荷儲存 層26、26SSL、26GSL係由氮化膜所構成。 在電荷儲存層26、26SSL、26GSL上例如形成有2 nm〜30 nm厚度的電荷儲存層和控制閘極間的絕緣膜4〇、、 4〇GSL。電荷儲存層和控制閘極間的絕緣膜4〇、4〇§儿、 4〇GSL係由氧化矽膜或氮氧化合物膜所構成。 在電荷儲存層和控制閘極間的絕緣膜40、40SSL、40GSL 上形成多晶矽層41、41 SSL、41GSL :含有n型雜質（例如 鱗、绅）或ρ型雜質（例如硼），其雜質濃度設定在 X 1〇21 atoms/cm3範圍内的預定値。多晶矽層41、、 41GSL例如以1 〇 nm〜500 nm厚度形成。 問絕緣膜25、25SSL、25GSl、電荷儲存層26、26SSL、 26gsl、電荷儲存層和控制閘極間的絕緣膜4〇、4〇ssl、 ___ -71 - 本紙張尺度適用中國國家標準（CNS)A4規格（21G χ 297公楚） -----^--------1--r----^--I I---- (請先閱讀背面之注音？事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（69) 4〇GSL及多晶矽層41、41SSL、41GSL對於元件區域（或元件 分離絕緣膜2 4 )自行對準地形成於被由氧化矽膜構成的元 件分離絕緣膜2 4包圍的元件區域（p型碎區域）上。 即’在本例’形成閘絕緣膜2 5、2 5 s S L、2 5 g S L、電荷儲 存層26、26SSL、26GSL、電荷儲存層和控制閘極間的絕緣 膜 40、4〇ssL、4〇GSL及多晶石夕層 41、41sSL、41qSL後，加 工（餘刻）這些，形成這些行方向的邊緣部（在此時點未進 行爲了形成列方向的邊緣部的加工）。 在此餘刻（RIE)，例如p型井區域2 3也蚀刻，在p型井區 域2 3内從其表面例如形成有〇 〇5〜〇·5 # m深度的溝渠。然 後’在此溝渠内嵌入元件分離絕緣膜2 4，對於此元件分離 絕緣膜24執行CMP或回蝕（etch back)，區劃元件區域及元 件分離區域。 如此，閘絕緣膜25、25sSL·、25GSL·、電荷儲存層26、 26SSL、26GSL、電荷儲存層和控制閘極間的絕緣膜4〇、 40SSL、4〇GSL及多晶矽層41、4iSSL、41GSL對於元件區域 或元件分離區域自行對準地形成於被由氧化矽膜構成的元 件分離絕緣膜2 4包圍的元件區域上。此外，閘絕緣膜乃、 25SSL、25GSL、電荷儲存層26、26SSL、26GSL、電荷儲存 層和控制間極間的絕緣膜4〇、4〇SSL、4〇gsl及多晶碎層 41 41 SSL、41gsl形成於表面平坦的ρ型井區域23上，所 以記憶胞構造的均勾性提高，可使記憶胞的特性一致。 、再在夕日曰矽層4 1上形成行方向延伸、互相電氣連接配置 於行方向的記憶胞]^〇、％1、…M15的多晶矽層叫的控制閘 ______ -72- 本紙張尺度迥用τ國國家標準（CNS)A4規格咖χ 297公楚） .---^--------— I —..----訂-------- t請先閲讀背面之涑意事頊存填寫本頁) 475267 A7 B7__ 五、發明說明（7〇 ) 極 27 (WLO)、27 (WL15)。控制閘線 27 (WLO)、27 (WL15)係 (請先閱讀背面之注意事項再填寫本頁) 由低電阻材料，例如矽化鎢（TungSteil Silicide)、矽化鎳、 石夕化鉬、矽化鈦、矽化鈷等金屬矽化物所構成。 同樣地，在多晶矽層41SSL、41GSL上形成行方向延伸、 互相電氣連接接配置於行方向的選擇開關元件s 1、S2的多 曰曰石夕層41SSL、41GSL的選擇閘線27 (SSL)、27 (GSL)。選擇 間線27 (SSL)、27 (GSL)係由低電阻材料，例如矽化鎢 (Tungsten Silicide)、矽化鎳、矽化鉬、矽化鈦、矽化鈷等 金屬矽化物所構成。 即’在本例，記憶胞的控制閘極及選擇開關元件的控制 電極都成爲雜質濃度1X1017〜1X1021 atoms/cm3的多晶矽層 4 1和矽化鎢（Tungsten Silicide)、矽化鎳、矽化鉬、矽化 鈥、碎化鈷等金屬矽化物的層疊（stack)構造。 又，控制閘線27 (WLO)、...27 (WL15)及選擇閘線27 (SSL)、27 (GSL)厚度例如設定在1〇 nm〜5〇〇 nm。此外，控 制間線 27 (WL0)、·_·27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)從由配置於行方向的多數胞單元構成的一部件行方 向的端郅延伸到端部。 控制閘線27 (WL0)、…27 (WL15)及選擇閘線27 (SSL)、27 經濟部智慧財產局員工消費合作社印製 (GSL)上形成閘加工時成爲罩幕的罩（cap)絕緣膜48。 以此罩絕緣膜2 8爲罩幕，蚀刻閘絕緣膜25、25SSL·、 25GSL、電荷儲存層26、26SSL、26GSL、電荷儲存層和控 制問極間的絕緣膜4〇、4〇SSL、4〇GSL、多晶矽層4卜41 SSL、 41081^及控制線（控制閘線及選擇閘線）27^乙〇)、...27 -73- 本紙張尺度適財S國家標準（CNS)A4規格（210 X 297公楚) 475267 A7 B7 五、發明說明（71 ) (WL15)、27 (SSL)、27 (GSL)，就形成這些列方向的邊緣 部。 在閘絕緣膜25、25；§SL、25GSL、電荷儲存層26、26sSL、 26〇SL、電荷儲存層.和控制閘極間的絕緣膜40、4〇ss：L、 4〇GSL、多晶矽層4卜 41SSL、41GSL及控制線 27 (WL0)、*··27 (WL15)、27 (SSL)、27 (GSL)列方向的邊緣部（側壁）形成側 壁絕緣膜43。 侧壁絕緣膜4 3例如由氮化矽膜、氧化矽膜等構成，其厚 度例如設定在5 nm〜200 nm範圍内的預定値。此外，在p型 井區域2 3内形成n型擴散層（源極/；;及極區域）2 8、2 8 s、 28d 〇 而且，MONOS型EEPROM胞（記憶胞）由n型擴散層28、 電荷儲存層2 6、多晶矽層4 1及控制閘線27 (WL0)、…27 (WL15)構成。此外，選擇開關元件也由η型擴散層28、 283、284、電荷儲存層26331^、26〇3!^、多晶矽層41331^、 41GSL及選擇閘線27 (SSL)、27 (GSL)構成。 MONOS型EEPROM胞的閘長設定在〇·〇1 "π^〇·5 範圍 内的預定値。η型擴散層28、28s、28d含有η型雜質（例如 磷、砷、銻等），其表面濃度設定在1 X 1017〜1 X 1〇21 at〇ms/cm3 範圍内的預定値。此外，n型擴散層28、28s、28d深度例如 設定在10 nm〜500 nm範圍内的預定値。 一個η型擴散層2 8爲互相鄰接的兩個記憶胞所共有，其 結果可實現由多數串聯連接的記憶胞構成的反及串。此 外，一個η型擴散層28s、28d爲在列方向互相鄰接的兩個胞· -74- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 L----訂------丨丨 . 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 475267 A7 —--—------JB7 _____ 五、發明說明（72 ) 單元所共有。 選擇開關70件的閘長設定成比MONOS型EEPROM胞（記 憶胞）的^問長長。例如選擇開關元件的閘長設定在〇〇2 〜1 μm範圍内的預定値。如此藉由比記憶胞的閘長加長選 擇開關元件的閘長，因可充分增大部件選擇/非選擇時的 接通/斷開比而可防止錯誤寫入或錯誤讀出。 關於本例的裝置構造的特徵在於下述之點··選擇開關元 件和記憶胞都由MONOS型MOSFET構成。此外，關於本例 的裝置構造的特徵在於下述之點：選擇開關元件的選擇閘 線27 (SSL)、27 (GSL)形成於和MONOS型EEPROM胞（記憶 胞）的控制閘線27 (WL0)、…27 (WL15)相同之層。 在本例’記憶胞的絕緣膜2 5及電荷儲存層2 6的厚度分別 和選擇開關元件的絕緣膜25SSL、25GSL及電荷儲存層 26SSL、26GSL的厚度實質上相同。即，在記憶胞和選擇開 關元件，由於可同時形成絕緣膜25、25SSL、25GSL&電荷儲 存層26、26SSL、26GSL，所以製程短，可降低製程成本。 而且，在列方向互相鄰接的兩個MOSFET (包含記憶胞及 選擇開關元件）的側壁絕緣膜4 3間未形成電荷儲存層26、 26SSL、26GSL。因此，也不會在列方向互相鄰接的兩個 Μ〇S F E T間的纟巴緣膜儲存電子，可防止源極/没極區域的電 阻上升。 胞單元内最資料傳輸線側的η型擴散層（汲極）28d例如經 過由含有雜質的導電性多晶矽構成的接觸插塞3 ld連接於 中間層33d。中間層33(!係例如爲擴大資料傳輸線接觸部行 -75- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 「裝----------訂-------- JZO/ A7 ________B7 五、發明說明（73 ) 方向的間距而設。 中間層33_如經過由含有雜質的導電性多晶碎構成的接 塞32d連接於資料傳輸線BL。資料傳輸線36 (BL)由 ’烏矽化鎢、鈦、氮化鈦、鋁等低電阻材料構成。 一 I單7L内最共用電壓節點側的n型擴散層（源極）例如 k由σ有4貝的導電性多晶矽構成的接觸插塞3 1 $連接 於共用電壓節點33 (SL)。共用電壓節點33 (sl)在行方向一 直線延伸，爲行方向的胞單元所共有。 又接觸插塞31d、31s、32^5^代導電性多晶矽，由鎢、 矽化鎢、鋁、氮化鈦、鈦等低電阻材料構成亦可。 i己憶胞及選擇開關元件爲層間絕緣膜2 8所覆蓋。資料傳 秦i、’泉36 (BL)例如藉由金屬鑲嵌（如⑽似㈣製程，形成於設 於層間絕緣膜2 8配線構内。同樣地，共用電壓節點33 (sl) 及中間層33d&例如爲金屬鑲嵌製程所形成。層間絕緣膜 2 8例如二氧化矽或氮化矽等構成。 K料傳輸線36 (BL)上例如形成由鎢、鋁、銅等金屬構成 的上部配線。而且，資料傳輸線36 (BL)及上部配線分別被 例如由二氧化矽、氮化矽、聚醯亞胺（p〇lyimide)等絕緣膜 構成的保護膜（鈍化鍈）3 7覆蓋。 又’在這種装置構造，在p型井區域23和？型半導體基板 2 1間配置η型井區域2 2。因此，p型井區域2 3電位可和p 型半導體基板2 1電位獨立設定。其結果，例如擦除時可減 少升壓電路(booster)的消耗電力。 在本例，形成多晶矽層41、41 SSL、41GSL行方向的邊緣 -76- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------Φ, 經濟部智慧財產局員工消費合作社印製 475267 經濟部智慧財產局員工消費合作社印製 A7 ____Β7_____ 五、發明說明（74 ) 部且在p型井區域2 3内形成溝渠，將元件分離絕緣膜2 4嵌 入此溝渠内後，形成行方向延伸的控制閘線27 (WLO)·..27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)。 因此，如圖3及圖4所示，控制閘線27 (WL0)*"27 (WL15) 及選擇閘線27 (SSL)、27 (GSL)經常形成於p型井區域23上 部，不會形成於p型井區域2 3附近或下部。 即，在關於本例的裝置構造，在p型井區域2 3和元件分 離絕緣膜2 4邊界難以產生電場集中，並且也難以產生臨界 値低的寄生電晶體。此外，由於難以產生起因於電場集中 而寫入6¾界値降低的現象。所謂的側道（sidewalk)現象，所 以可形成高可靠性的電晶體（記憶胞及選擇開關元件）。 圖4 8顯示記憶胞陣列及資料選擇線驅動器的部件佈設一 例0 4 5爲胞單元，胞單元4 5例如由反及胞單元及胞單元構 成。多數條（在本例16條）資料選擇線WLOx〜WL15x (X爲 表示a、b這種部件符號的下標）連接於一部件内的各胞單 元45。 此外，多數條（在本例2條）選擇閘線（部件選擇 線）SSLx、GSLx連接於一部件内的各胞單元45。選擇閘線 SSLx、GSLx具有下述功能：從多部件選擇一個部件，將被 選一個部件内的胞單元4 5連接於資料傳輸線81^1、；61^2。 資料選擇線WL〇x〜WL15x在行方向延伸，資料傳輸線 BL1、BL2在列方向延伸，兩者互相正交。胞單元45内的 記憶胞配置於資料選擇線WL0x〜WL15x和資料傳輸線 (請先閱讀背面之注意事項再填寫本頁) 裝 L----丨訂--------- -77- 475267
五、發明說明（75) 經濟部智慧財產局員工消費合作社印制农 BL1、BL2的又點，可分別獨立寫入及讀出數位位元資料。 胞單το 4 5分別多數個配置於行方向及列方向，構成記憶 胞矩陣。在圖6雖然顯示在行方向2個、在列方向2個，合 計由4個胞單元構成的記憶胞矩陣，當然也可以在行方向 配置3個以上的胞單元4 5且列方向配置3個以上的胞單元 45 0 但是，若考慮藉由解釋i位元位址信號選擇配置於行方向 或列方向的胞單元4 5之點，則配置於行方向或列方向的胞 單元4 5數最好是2 WSI (i爲正整數）。 資料選擇線WLOx〜WL15x及選擇閘線SSLx、GSLx一端連 接於資料選擇線驅動器46。資料選擇線驅動器46接到行 解碼器47 (RDCa、RDCb)的解碼結果，驅動資料選擇線 WLOx〜WL15x及選擇閘線SSLx、GSLx。 此處，在本例，資料選擇線驅動器46分別配置於記憶胞 陣列行方向的兩個端邵。即，記憶胞陣列（部件）爲資料選 擇線驅動器4 6所夾入。形成這種佈設的理由在於第一、容 易配置資料選擇線驅動器4 6，第二、消除一個胞單元内的 多數條資料選擇線WLOx〜WL1 5x驅動定時的偏差，即時滞 (skew) 〇 在本例，與一個邵件的對應設置一個資料選擇線驅動器 46。即，部件a内的資料選擇線wLOa、...WLlSa和部件b 内的資料選擇線WLOb、...WL 15b被分別獨立控制。資料選 擇線驅動器4 6係由爲根據行解碼器4 7的解碼結果（輸出） 而給與預定部内的預定資料選擇線寫入電位vprog或擦除 -78- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1«. —- ^--------Awl ^ -11 —^---1 -------- (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 五、發明說明（76 ) 電位Vera的開關電路（例如M〇s電晶體）所構成。 其’人就選擇閘電晶體的臨界値設定方向加以說明。 在此就連接於資料傳輸線B L的選擇開關元件S 1加以説 明。選擇開關元件和記憶胞同樣，係由M〇N〇s型電晶體所 構成。 圖4 9顯不關於本發明的m〇n〇S型電晶體的裝置構造。 圖5 0顯不沿著圖4 9的D - D，線的截面的擦除時的能帶圖。 圖5 1顯tf沿著圖4 9的D - D，線的截面的寫入時的能帶圖。 MONOS型電晶體的電荷儲存層2 6内的負電荷如圖5 〇所 π，擦除時，藉由隧道效應，隨著從p型井區域2 3移動到 電荷儲存層2 6的電洞或從電荷儲存層2 6移動到p型井區域 2 3的電子增減。 因此，在電荷儲存層2 6内儲存一定量以上的正電荷，產 生於電荷儲存層和控制閘極間的絕緣膜4 〇内的電場就會增 大’其結果將電子從控制閘極2 7注入電荷儲存層2 6。 即’擦除時’將電荷儲存層2 6内的電子抽出到通道，使 MONOS型電晶體的臨界値降低，從某時點起就會從控制閘 極2 7將電子注入電荷儲存層2 6，所以]viONOS型電晶體的 臨界値逐漸集中於預定値。 因此，MONOS型電晶體的臨界値即使使擦除時間增大也 不會變成比預定値低的値，而經常成爲比預定値高的値， 所以不產生所謂的過度的擦除現象。 另一方面，如圖5 1所示，寫入時，電荷儲存層2 6内的負 電荷藉由隧道效應，隨著從形成於p型井區域2 3的反轉層 -79- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 L----訂·-------1 經濟部智慧財產局員工消費合作社印製 475267 A7 _______ B7 五、發明說明（77 ) 移動到電荷儲存層2 6的電子增減。 (請先閱讀背面之注意事項再填寫本頁) 然而’在電荷儲存層2 6内儲存一定量以上的負電荷，電 荷儲存層和控制閘極間的絕緣膜4 〇的能帶傾斜就會增大， 其結果將電洞從控制閘極2 7注入電荷儲存層2 6。即，寫 入時’將電子注入電荷儲存層2 6内，使m〇n〇S型電晶體 的臨界値繼續上升，從某時點起就會從控制閘極2 7將電洞 注入電荷儲存層2 6，所以MONOS型電晶體的臨界値逐漸 集中於預定値。 因此，MONOS型電晶體的臨界値即使使寫入時間增大也 不會變成比預定値高的値，而經常成爲比預定値低的値， 所以不產生所謂的過度寫入現象。 如此’在關於本例的裝置，由MONOS型電晶體構成選擇 開關元件及記憶胞，並且在電荷儲存層2 6和控制閘極（包 含選擇閘線及控制閘線）2 7間的電荷儲存層和控制閘極的 絕緣膜4 0也在一定條件下使隧道電流流動。 這種特徵是在沒有使電流流到電荷儲存層和控制閘極間 的絕緣膜的習知非揮發性半導體記憶體沒有的。 經濟部智慧財產局員工消費合作社印製 又’使έ己憶胞的臨界値的絕對値飽和，防止記憶胞的臨界 値在廣大範圍變動的技術，例如記載於τ. B〇hm, Α. Nakamura， H. Aozawa, M. Yamagishi and Y. Komatsu, Extended Abstract of the 1995 International Conference on Solid State Devices and Materials，pp· 890-892 (特別參照圖4的寫入/擦除特性）。 圖5 2爲關於寫入/擦除後的臨界値分佈，i比較本發明和 以往而顯示之圖。 -80- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 A7 B7 五、發明說明（78 習知記憶胞以通常的浮動閘型記憶胞爲對象。對此，本 發明的記憶胞或谍语：Μ 、 選擇開關7^件如上述，係在電荷儲存層和 U閘極間的％荷儲存層和控制問極間的絕緣膜也隨道電 流流動的MONOS型電晶體。 在以往如點線所不，特別是因在隧道絕緣膜捕獲正電荷 而在攸電何儲存層將電子抽出到Ρ型井區域的擦除動作 時產生所明的過度擦除現象。其結果，擦除後的記憶胞 的臨界値分佈幅度Whel成爲非常寬的範圍（2V〜3V)。 另一方面，在本發明如實線所示，即使從電荷儲存層26 抽出到p型井區域25的電子量增加，爲了補償此，也從控 制閘極27將電子注人電荷儲存層“，所以不產生過度擦 除現象。 其結果，根據本發明，比以往可縮小擦除後的記憶胞或 選擇開關元件的臨界値分佈幅度Δν-2。具體而言，在本 發明，擦除後的記憶胞或選擇„元件的臨界値分佈幅度 △vthe2可在lv以下。此外’在本發明，因可縮小記憶胞 或選擇開關元件的臨界値變動而可縮短擦除時間，可實現 高速的擦除動作。 ' 同樣地，關於寫人動作，根據本發明的胞構造，也不產 生過度寫入現象，户斤以即使不進行寫入驗證而進行寫入動 作，也可以將寫人後的臨界値分佈幅度收在非常狹窄的範 圍（例如以下）。此外，若進行寫入驗證，則可將寫入 後的臨界値分佈幅度設定在更加狹有的範圍。 . 因此，在本發明，例如可將選擇開關元件的臨界値上限 -81 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） *·--1·-------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 五、發明說明（79 ) 設定在低値。此外，讀出時或驗證讀出時，即使使給與選 擇開關元件的選擇開關元件的控制閘極的電位降低，也可 以得到十分大的讀出電流。因此，可縮小產生於選擇開關 元件的閘絕緣膜（隧道絕緣膜）的電壓應力，可達成提高閑 絕緣膜耐壓（擊穿電壓）或防止閘絕緣膜疲勞（惡化）等。 其次，就將關於本發明的monos電晶體用於選擇開關元 件S1時設定選擇開關元件S1的臨界値的動作流程加以説 明。 又，在以下就設足選擇開關元件s i的臨界値的動作加以 説明。在本發明，通常在設定選擇開關元件s丨的臨界値 後，進行選擇開關元件S2的臨界値設定，此後對於記憶^ 執行資料的寫入/擦除。 " 關於選擇開關元件s 2或記憶胞，藉由和以下所示的手法 同樣的手法可設定臨界値。 / 且説寫入、擦除、驗證各動作，例如如揭示於特開平⑽ 3 15590、特願平n_198978等文獻，係眾所周知技術，所以 關於其詳細説明省略。 、圖53顯示一部件内的選擇開關元件“的臨界値設 序0 口 經濟部智慧財產局員工消費合作社印製 臨界値的設定程序包括從SE1到SE5的程序。 SE1爲部件擦除步驟。 部件擦除步驟係以使連接於一部件内的選 多數選擇開關元件S1狀態成爲擦除狀 甲 開關元㈣的擦除，例如藉由觀给與P型井=擇 82- x 297 ^^7 :i-------裳 i — (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用巾關家標準（CNS)A4規格（21石 475267 A7 五、發明說明（8〇 ) 將正電位Vppe給與選擇閘線SSL進行。 在此部件擦除步驗無需進行擦除驗證。即，在部件擦除 不要測量負臨界値、判定選擇開關元件S1是否確實變^擦 除狀態的電路，所以僅該部分就可縮小電路面積。 此處，在本例，因只思考選擇開關元件si的臨界値設定 方法而以只使選擇開關元件S1成爲擦除狀態爲前提，但例 如使一部件内的全部選擇開關元件S1、82及記憶胞M〇、 Ml、…M15同時成爲擦除狀態亦可。即，這種情況，使一 部件内的全部選擇開關元件S1、32及記憶胞m〇、mi、… Μ1 5成爲擦除狀怨後，按選擇開關元件s 1、選擇開關元件 S 2、記憶胞MO、Ml、...Ml 5順序分別進行寫入動作，進行 其臨界値設定。 SE1例如按1 ns到1 as範圍内的時間進行。 具體而言，首先使選擇部件内的選擇閘線SSL成爲浮動 狀態後，將p型井區域2 3設定在擦除電位Vppe。接著，使 選擇邵件内的選擇閘線SSL電位降低〇 V。而且，爲了防止 擦除錯誤（erase error)，使非選擇部件内的資料選擇線 WL0、WL1、…WL15及選擇閘線SSL、SGL成爲浮動狀態。 此處，爲了以100 ms以下的實用速度使擦除動作結束， 擦除電位Vppe設定在爲在隧道絕緣膜使1 X 1〇-4 A/cm2以上 的隨道電流流動而足夠的値。例如將膜厚t [nm]的氧化碎 膜用於隧道絕緣膜2 5時，若以擦除Vppe爲t [V]到6t [ V]範 圍内的値，則可得到實用的擦除速度。 此時’擦除電位（擦除脈衝）Vppe的脈衝寬度設定在 83- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） f--T.-------I 裝--- (請先閱讀背面之注音？事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 五、發明說明（81 ) 到100 ms範圍内的値。此擦除電位Vppe若同時給與選擇閘 線SSL、選擇閘線GSL及資料選擇線WL0、WL1、".WL15， 則對檫除順序的高速化非常有效。 又，擦除後，擦除部件（選擇部件）内的全部選擇開關元 件及全部記憶胞的臨界値成爲負，並因給與擦除部件内的 選擇閘線27SSL、27GSL及控制閘線27 (WL0)、27 (WL1)、"·27 (WL3)接地電位而共用電壓節點SL和資料傳 輸線B L互相成爲導通狀態。 此結果，例如可得到如圖5 2的實線所示的擦除臨界値分 佈’即臨界値不降到預定値以下的臨界値分佈。此外，將 一個擦除脈衝給與選擇閘線SSL後的臨界値分佈幅度 △ Vthe2也如圖52所示，可非常縮小。 就擦除時間而言，如在圖5 〇説明，設定在隧道電流在控 制閘極2 7和電荷儲存層2 6間流動，此隧道電流等於在電 荷儲存層2 6和p型井區域2 3間流動的隧道電流或到其以上 的時間。 其次，執行SE2的步驟。 在此步驟，對於選擇部件内的選擇閘線SSL施加寫入脈 衝。 經濟部智慧財產局員工消費合作社印製 寫入脈衝在比P型井區域2 3電位大的電位，例如p型井區 域2 3爲0 V時，設定在正電位。具體而言，例如以p型井區 域2 3 %位爲〇 v ’使資料傳輸線b L電位等於共用電壓節點 S L電位，將選擇部位件内的選擇閘線SSL電位設定在程式 電位Vpgm。 -84 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公愛） ^ / JjL\J / 發明說明（82 ) 此時，非選擇部件内的 vPgm十分低的電位（例如G v =線饥Μ在比程式電位 (請先閱讀背面之注意事項再填寫本頁) 以下的實用速度使寫入動作^予動。此處，爲了以100 ms 爲在電荷儲存層和半導：’寫入電位乂啊設定在 A/cm2以上的陵道電产 f區域間的絕緣膜使1 X 10.4 ^ 4 ‘動而足夠的値。 例如將膜厚t [nmi的t仆&峨 7L ^ F ^ λα , 夕膜用於電荷儲存層和半導體 π件£域間的絕緣膜時，窝#
Fi nb ΛΛ ^ ^ 馬入包位Vpgm設定在t [V]到6t [V] 軛圍内的預疋値。此外，寫 .. , 馬入包位Vpgm的脈衝寬度設定 在1 到100 ms範圍内的預定値。 ，又，在選擇部件内執行料選擇開關元件的寫入之間， '方止銘"吳寫入，選擇邵件内的資料選擇線WL0、 WL1、…WL15設定在〇V或浮動狀態。 ， 在SE2的；/ ‘fK，知及極側（資料傳輸線側）選擇開關元件 S 1的臨界値分佈下限設定在比〇v高的値。 其結果，從那以後將0V給與選擇閘線ssl時，可使選擇 開關元件S1成爲斷開狀態。#，例如在寫入驗證的驗證讀 出時，可讀出選擇部件内的選擇開關元件si、選擇開關元 件S 2或記憶胞MO、Ml、."WL15的資料。 經濟部智慧財產局員工消費合作社印製 又，選擇開關元件S 1的臨界値分佈下限爲〇 v以下時， 因產生共用電壓節點S L和資料傳輸線B L短路的部件而例 如不能實施寫入驗證（SE3)。 具體而言，利用最初第一次的寫入脈衝（最初的SE2步驟） 使選擇開關元件S 1的臨界値分佈下限變成〇 v以上。藉由 此寫入脈衝，選擇開關元件S 1的臨界値分佈進入設定臨界 -85- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 A7 五、發明說明（83 ) 値上限和設定臨界値下限的範圍AVth時，立刻結束對於選 擇開關元件S 1的臨界値設定動作即可。 此外’例如即使加長寫入時間，選擇開關元件s 1的臨界 値分佈上限也不會超.過設定臨界値上限，同時可縮小臨界 値分佈幅度。這種情況，寫入時間如在圖51説明，係在控 制閘極2 7和電荷儲存層2 6間隧道電流流動且該隧道電流 與在電荷儲存層2 6和p型井區域2 3間流動的隧道電流相等 或到其以上的時間。 此處，在以往爲了使選擇開關元件31的臨界値分佈下限 成馬〇 V以上，例如需要比Δνίΐιΐ (例如2 V以上的値）大地 设疋圖5 2的設定臨界値上限和〇ν之差。因爲基本上擦除 狀怨的臨界値分佈照樣移動，成爲寫入狀態的臨界値分 佈。因此，4設定臨界値上限變成非常高，有資料讀出時 (包含驗證讀出時）的所謂通道電位（選擇部件内的非選擇 資料選擇線電位）變高的問題。 —根據=發明’由於可非常縮小選擇開關元件及記憶胞的 擦，狀態的臨界値分佈幅度AVth2，所以同樣地也可以縮 I小藉由使此擦除狀態的臨界値分佈在正方向移動所得到的 寫入狀態的臨界値分佈幅度Vthp。因此，設定臨界値上限 和ον之差也可以縮小，例如可設定在丨乂以下。 士 （1由於可降低没定臨界値上限値，所以可降低資料 讀出時（包含驗證讀出時）的所謂通路電位，並可消除產生 方、：U擇I關元件s 1的閘絕緣膜的應力或膜疲勞問題。 本發月’即使更加長寫入時間（即使增加寫入脈 -86- 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公釐
475267 經濟部智慧財產局員工消費合作社印製 A7 B7____ 五、發明說明（84 ) 衝次數）’選擇開關元件S 1的臨界値上限（設於設定臨界値 上限和設定臨界値下限之間）也不會變動，所以下限逐漸 上升’可得到非常狹窄的臨界値分佈（以圖5 2的斜線所示 的範圍）。 即’在△VtheSr^Vth且（設定臨界値上限）-〇V〉AVthe2的 情況’藉由進行寫入驗證動作，可更縮小選擇開關元件s i 的臨界値分佈。這種情況，使施加最初第一次寫入脈衝 (SE2步驟）後的臨界値分佈如圖5 2所示，其臨界値分佈下 限比0 V高即可。 其次’就SE3步驟加以説明。 在SE3步驟，進行對於選擇部件内的選擇開關元件s 1的 驗證讀出。即，比較選擇部件内的選擇開關元件S 1的臨界 値和設足臨界値下限，選擇開關元件S 1的臨界値比設定臨 界値下限低時，在SE4步驟被判斷成寫入不充分。另一方 面，選擇開關元件S 1的臨界値比設定臨界値下限高時，在 SE4步驟被判斷成寫入充分。 對於選擇部件内的全部選擇開關元件31被判斷成寫入充 分時’使臨界値設定動作結束。 SE3步驟，即驗證讀出，具體而言，係如下進行。 首先’知資料傳輸線B L充電到Vread後，使資料傳輸線 B]L成爲浮動狀態。共用電壓節點SL設定在〇v。Vread成 爲電源電位Vcc和0V間的電位，若考慮11馗〇§感測放大器靈 敏度提高，則最好設定在Vcc/2以上的値。
Vread爲給與選擇部件内的非選擇資料選擇線的通路電 -87- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） rf--.— — — — — I — I - Illl· — !— ^« — — — — — 1— .— AVI (請先閲讀背面之注意事項再填寫本頁) 475267 A7 Β7 五、發明說明（85 ) 位，需要比設定臨界値上限高。 接著，給與選擇部件内的選擇閘線SSL驗證電位vref。 Vref例如設定在〇V+ (設定臨界値下限）+(餘量）。餘量成爲 取決於感測放大器靈·敏度的値。取決於感測放大器靈敏度 的値（餘量）若考慮陣列雜訊或感測放大器的輸入電晶體的 臨界値偏差等，則通常成爲〇〜0.2 v程度。 而且’選擇開關元件S 1的臨界値比vref低時，選擇開關 元件S 1成爲接通狀態，將資料傳輸線b L的電荷經過選擇 開關元件S 1放出到共用電壓節點s L，資料傳輸線b l的電 位降低。另一方面，選擇開關元件31的臨界値Vref高時， 選擇開關元件S 1爲斷開狀態，電流不流到選擇開關元件 S1，資料傳輸線BL的電位保持在Vread。 如此，根據選擇邵件内的選擇開關元件s丨的臨界値狀 態，資料傳輸線B L的電位變化。 於疋，將資料傳輸線B L·電氣連接於感測放大器，利用感 測放大咨檢出此資料傳輸線B l的電位變化，則可判斷選 擇開關元件s 1的寫入充分或不充分（SE4步驟）。 又，選擇邵件内的至少一個選擇開關元件s丨的臨界値比 Vref低時’進行寫入脈衝的脈衝電壓及脈衝寬度再設定 後’再給與選擇邵件内的選擇閘線SSL寫入脈衝，執行對 於選擇開關元件si的再寫入（SE5步驟）。 用於再寫入的寫入的寫入脈衝例如如臨界値的移動量收 在AVthl以下般地設定其脈衝電壓及脈衝寬度。即，用於 再寫入的寫入脈衝的脈衝電壓及脈衝寬度比之前不久進行 -88- 本紙張尺度適用中國國豕標準ία^)Α4規格（21^· (請先閱讀背面之注意事項再填寫本頁} 丁 ϋ I n n ^ i ϋ ϋ n n n n n-β · 經濟部智慧財產局員工消費合作社印製 χ 297公釐） 475267 經濟部智慧財產局員工消費合作社印製 A7 _B7 五、發明說明（86 ) 的寫入時的寫入脈衝的脈衝電壓小且比之前不久進彳亍的.寫 入時的寫入脈衝的脈衝寬度窄地設定。 改變這種寫入時的寫入脈衝的脈衝電壓及脈衝寬度的順 序，例如揭示於特開平08-3 15 590。 而且，僅m次反覆從SE2步驟到SE5步驟的驗證動作後， 如圖5 2的斜線部所示，選擇部件内的選擇開關元件s }的 臨界値分佈幅度可縮小到AYthe/m程度。例如選擇開關元 件S 1的臨界値分佈幅度可設定在〇·5v以下。 以上，就設定一個部件内的選擇開關元件31的臨界値時 的電路動作加以説明。 又，設定選擇開關元件s 1的臨界値後，利用同樣手法進 行一個邵件内的選擇開關元件S 2的臨界値設定。此後，對 於記憶胞MO、Ml、…M15執行資料寫入/擦除。 其次’就一併設定多數部件内的選擇開關元件Si的臨界 値時的電路動作加以説明。 圖5 4顯示一併設定多數部件内的選擇開關元件s 1的臨 界値時的電路動作。 首先’在SE1’步驟’對於多數部件内的選擇開關元件 SI、S2及記憶胞M0、M1、的擦除動作。給與多數部 件（選擇邵件）内的選擇閘線SSL比p型井區域2 3低的電 位。例如將ον給與選擇閘線SS]L，將正電位給與p型井區 域2 3 °同樣地’將0 V也給與選擇閘線GSL及控制閘線 WL0、WL1、...WLIS 〇 結束SE1’步驟，即對於多數部件内的選擇開關元件S1、 (請先閱讀背面之注意事項再填寫本頁)
-89 - 475267 經 濟 部 智 慧 財 產 局 員 工 消 f 合 作 社 印 製 A7 五、發明說明（87 ) S2及記憶胞M0、M1、…M15的擦除動作，這些選擇開關元 件SI、S2及記憶胞M〇、M1、…Μι5的臨界値就全部成爲 負，所以資料傳輸線B L和共用電壓節點s L經常是導通狀 態（短路狀態）。 在圖5 4的流程圖，在多數個（n個）部件分別附上從i到^ 的號碼。 在SE2,步驟，進行對於第一部件内的選擇閘線ssl的寫入 脈衝施加。同樣地，從第二部件内的選擇閘線ssl到第η部 件内的選擇閘線SSL依次執行寫入脈衝施加，，步驟）。 其結果，將多數部件内，即第一部件的第n部件的全部 邵件内的選擇開關元件31的臨界値設定在〇v以上的猶。 :匕處，在本例雖然各部件依次進行對於選擇開關元件。的 取初寫入，但取代此，也可以同時給與全部部件（第一第 =内：選擇閑線SSL寫入脈衝，對於全部部件内的選 擇開關兀件S1 一次進行最入 時間縮短。 、種^兄’可助於寫入 在SE3,步驟，進行對於多數部件（第—〜第n部件）内 擇開關元件s 1的驗證讀出。 、選 2證讀出可對於多數部件内的全部選擇開關元件81一 二：:、進仃。即，將全部資料傳輸線BL設定在預先充· :成爲浮動狀態。此外，同時將㈣ ： =邵選擇閘線SSL ’將。v给與選擇閘線SSL及控.; 線 WLO、WL1、...WLIS。 L 制閘 這種情況，多數部件内的選擇開關元件si中至少—個臨 -90- 本紙張尺度適用中國國家標準（CNS)A4規彳^^ χ挪~ 1--1·—-------^-----^---I --------.1 (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（88 界値不滿verfl時，由於將資料傳輸線的電荷經過 擇開關元件S 1放電到共用電壓節點s i，所以資料鈐、 BL的電位降低。此外，多數部件内的全部選擇開關= S 1的臨界値超過Vrefl時，資料傳輸部BL維持預 ％九笔電 位0 即，例如驗證讀出時，若對於全部資料傳輸線Bl電位進 行及（AND)處理，則對於多數部内的全部選擇開關元件w 可一併進行驗證判定（SE4,步驟）。 又，SE2’〜SE5’步驟係以使多數部件内的全部選擇開關元 件S 1的fe界値成爲超過〇 V的値以上爲目的。因此，在此 步驟的Vrefl若超過ο V，則比設定臨界値下限低亦可。 而且，驗證1買出的結果，多數部件内的選擇開關元件s 1 中至少一個臨界値比Vrefl低時，再設定寫入脈衝的脈衝電 壓和脈衝寬度後，執行再寫入（SE4,〜SE5，）。 此處將就選擇開關元件s 1的臨界値爲負時的胞單元狀態 加以説明。 圖5 5顯示對於多數部件的電晶體進行整批擦除後的胞單 元的等效電路。
Mai、Ma2、Mbl、Mb2表示胞單元内的汲極側（資料傳輸 線側）選擇開關元件S 1。此外，選擇開關元件S 2及記憶胞 ]\10、]\41、"’1\415的^界値全部設定在負。因此，胞單元内 的選擇開關元件S 2及記憶胞MO、Ml、可表示爲電阻 元件。 而且，選擇開關元件Mai、Ma2、Mbl、Mb2的至少一個 -91 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） n n n n I n I · n n n >l· ϋ n n 一 · ϋ n l i n n ·1 (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 五、發明說明（89) 臨界値爲負時，若將選擇閘線SSLa、SSLb設定在0V，就 使資料傳輸線BL1、BL2中至少一個經過胞單元短路共用電 壓節點S L。 此外，全部選擇開.關元件Mai、Ma2、Mbl、Mb2的臨界 値爲正時，即使將選擇閘線SSLa、SSLb設定在OV，也不 會使資料傳輸線BL1、BL2短路到共用電壓節點SL。這種 情況，可正確進行圖5 4的SE6步驟後所進行的臨界値設定 程序。 如此’在S Ε1 *步驟到S Ε 5 ’步驟，以多數部件内的全部選 擇開關元件S 1的臨界値爲正的理由，係爲了正確進行此後 所進行的臨界値設定步驟（SE6〜SE10)。 又，也考慮藉由SE1，步驟到SE5,步驟，將多數部件内的 全部選擇開關元件S 1的臨界値分佈收在設定臨界値下限和 設定臨界値上限的範圍AVth的情況。這種情況，SE6步驟 以後的步驟因執行的意義薄弱而在結束SE4,步驟的時點， 使對於選擇開關元件S 1的臨界値設定動作結束亦可。 但是，若增加寫入時間（寫入次數），則選擇開關元件s i 的臨界値分佈上限不變，但因其下降逐漸上升起來而若考 慮縮小選擇開關元件S 1的臨界値分佈幅度這一點，則有執 行SE6步驟以後的步驟的意義。 這種情況的寫入時間如以圖5 1説明，係在控制閘極2 7和 電荷儲存層2 6之間隧道電流流動，此隧道電流和在電荷儲 存層2 6和p型井區域2 3之間流動的隧道電流相等或到其以 上的時間。 -92- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) :丨裝
IP ϋ I n 一-°4« n n n n n n n I 經濟部智慧財產局員工消費合作社印製
五、發明說明（9〇 ) 此處，在以往爲了使非選擇部件内的選擇開關元件s i斷 開，例如需要比有2¥以上的Avthel (圖52)加大設定臨界 L上限和〇 V的差。此外，進行驗證動作，即使使選擇開 關元•牛S 1的臨界値成爲比設定臨界値下限高的値，設定臨 界値上限也不能降低。 特別疋若根據統計理論，則多數部件内的選擇開關元件 S1的臨界値分佈幅度的擴展比單一部件内的選擇開關元件 S1的臨界値分佈幅度的擴展只大ηΠ/2)倍，所以設定臨界値 上限更高。 而且’設定臨界値上限變高，例如必須使讀出時的vread 成爲超過設定臨界値上限的値，所以vread的値變大，產 生閘絕緣膜的膜疲勞或應力的問題。 對此’根據本發明，因擦除後的電晶體的臨界値分佈幅 度AVtli2 (參照圖5 2 )變成非常小而可使設定臨界値上限和 0 V之差成爲非常小的値（例如1 v以下），結果可降低設定 臨界値上限。因此，可緩和產生於閘絕緣膜的膜疲勞或應 力的問題。 且説在圖52，△Vthe〕〉AVth且（設定臨界値上限)-〇V>AVth2 時，藉由對於各部件内的選擇開關元件S 1進行寫入驗證動 作，可縮小選擇開關元件S 1的臨界値分佈幅度。 從SE6步驟到SE9步驟的動作和在圖5 3説明的從SE2步驟 到SE5步驟的動作同樣地進行即可。因此，關於從SE6步驟 到SE9步驟的動作省略。 又，從SE6步驟到SE9步驟的動作是對於第一部件的順 -93- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ,^^--------裝--- (請先閱讀背面之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印製 475267
即，有η個選擇部件時，從第一部件到第η部件反覆 五、發明說明（91 ) 厅 * ' 11〜不u石丨）rf汉復 行和從SE6步驟到SE9步驟的動作相同的動作（犯】〇步驟） 此外對；j、 °卩件反覆m次從SE6步.驟到SE9步驟的動 作’就如以圖52的斜線部所示，可將選擇開關元件§1的 臨界値分佈幅度縮小到_/ιη程度。具體而纟，選擇開 關7L件S 1的臨界値分佈幅度可設定在〇·3ν以下。 /圖54所示的動作比各部件進行擦除及選擇開關元件的 臨界値設定及驗證的手法(—部件内的選擇開關元件的臨 界値设足％畢後’進行下—部件内的選擇開關元件的臨界 値設定的手法）可高速進行選擇開關元件si的臨界値設 足’並且寫入/擦除時間亦可縮短，~以對削減消耗電力 等有效果。 私 又，關於爲了進行對於選擇開關元件SI、S2的寫入/捧 除的電路具體例’例如揭示於特開細〇_76_。 此外’給與選擇開線饥的電位根據在圖5 明的電位關係決定即可。此外，也可以使用揭示丄 2〇:768δ〇的對於記憶胞的寫入/擦除動作時的電位_ 爲關於本發明的對於選槎間 電位關係。 擇開關疋件的寫入/擦除動作時的 且説成爲本例前提的裝置具有由氮切構成 ^㈣刪構造，但本發明的臨界値設定手法亦可相 於由氮化碎以外的絕缓腺播士、 腺構成电何儲存層2 6的裝置。即， :發明的臨界殖設定手法具有如下的構造即可：因 制問極和電荷儲存層間的載子(camer)而電荷儲存層内： 11-1-------·-裝—— C請先間讀背面之注意事項再填寫本頁) 一. 經濟部智慧財產局員工消費合作社印製 -94- 斗/3Z0/ A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（92 ) 電荷量飽和，寫入臨界値或擦除臨界値飽和。 例如電荷儲存層26可由導電性碎（si)構成。圖μ顯示擦 余寺的牝帶圖’圖5 7顯不寫入時的能帶圖。這種情況，電 荷儲存層和控制閘極間的絕緣膜㈣厚度例如設定在inm以 上20 nm以下。 在圖56的擦除時的能帶圖，因藉由隧道效應從電荷儲存 :2丄和動到p型井區域2 3的電子而電荷儲存層2 $内的負電 ::減^ (或正電何量增加）。而且，電荷儲存層2 6内的負 弘荷減y到疋I以上，產生於電荷儲存層和控制閘極間 =緣膜40内的電場就增加，將電子從控制閘極27注入 私荷儲存層2 6。目此’電晶體的臨界値即使增加擦除時 也不曰比一疋値降低，不會產生所謂的過度的擦除現 象。 在圖57的寫入時的能帶圖，因藉由隨道效應從P型井區 或2 3和動到私何儲存層2 6的電子而電荷儲存層2 6内的畲 電^增加（或正電荷量減少）。而且，電荷儲存層26内的 八包荷曰加！J &量以上，電荷儲存層和控制問極間的絕 緣膜40的能帶傾斜增大’將電子從電荷儲存層“抽出到 k制閘極2 7。因此，電晶體的臨界値即使增加寫入時間， 也不會比-定値上升’不會產生所謂的過度寫入現象。 如此，電荷儲存層26由導電性梦構成亦可。一般而言， 電荷儲存層26可以是導電體，例如，含有雜質(例如磷、 ，友朋等）的石夕、鍺化石夕、鍺，或者也可以是絕緣體，例 如氮化矽、氧化鈦、氧化鈕、氧化鋁等。 * ^--士·--1----^-----r---^--------.— ^9— (請先閱讀背面之注音？事項再填寫本頁) 95 475267
五、發明說明（93) [第二例] 圖5 8顯示本發明反及型EEPROM的胞陣列構造的平面 圖。圖59爲沿著圖58的LIX-LIX線的截面圖，圖6〇爲沿著 圖5 8的LX-LX線的截面圖，圖6 }爲沿著圖5 8的匕幻-匕幻線 的截面圖。 7 又’在圖58至圖61所示的裝置，在和圖43至圖46所示 的裝置相同的部分附上相同的符號，關於其詳細説明省 略。 本例的裝置特徵與關於上述第一例的裝置相比，在於下 述之點：電荷儲存層2 6在列方向延伸，使一胞單元内的選 擇開關元件SI、S2及記憶胞M0、ΜΙ、"·Μ15的電荷儲存 層2 6 —體化。 但是’實際上儲存電荷的區域爲電荷儲存層2 6中控制閘 極27 (WL0)、27 (WL15)正下面部分及選擇閘極27 (SSL)、 27 (GSL)正下面部分，所以使一胞單元内的電晶體電荷儲 存層2 6 —體化（不是共有）之點在eePR〇m的動作上完全不 成爲問題。 選擇開關元件SI、S2及記憶胞MO、Ml、…M15都由具有 電荷儲存層2 6的MONOS型資料傳輸線構成。在本例，一 胞單元45包含反及串：由申聯連接的16(=24)個記憶胞構 成：及’兩個選擇開關元件S丨、S 2 :各—個連接於此反 及串兩端。 配置於一胞單元4 5内的記憶胞數若是1個以上即可。一 胞單元45内的記憶胞數1個時，特別成爲稱爲3TレNAND的 -96- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) 裝 訂· 經濟部智慧財產局員工消費合作社印製 475267
經濟部智慧財產局員工消費合作社印製 五、發明說明（94 ) 特殊EEPROM。一胞單元内的記憶胞數通常爲多數個，但 若考慮利用η位元位址信號的解碼進行一胞單元45内的記 憶胞選擇之點，則一胞單元4 5内的記憶胞數最好是2。個（^ 爲正整數）。 ρ型井區域23有ρ型雜質（例如硼），其雜質濃度例如設定 在1 X 1014〜1 X 10。at〇ms/cm3範圍内的預定値。在ρ型井區 域23上形成閘絕緣膜25、25SSL、25GSL。記憶胞的閘絕緣 膜2 5厚度例如設定在〇.5〜1〇 nm範圍内的預定値。閘絕緣 膜25、25SSL、25GSL例如由氧化矽膜、氮氧化合物膜等絕 緣膜構成。 ' 在閘絕緣膜25、25SSL、25GSL上形成電荷儲存層26、 26SSL·、26GSL。電荷儲存層6、26SSL、26GSL例如由氮化 石夕膜構成’其厚度設定在4 nm〜50 nm範圍内的預定値。 此處，在本例，選擇開關元件31、32正下面的閘絕緣膜 25 25ssl、25GSL厚度如比記憶胞M0、ΜΙ、..·Μ15正下面 的閘絕緣膜2 5厚度例如厚2 nm以上般地形成。 其理由是爲了比泥到記憶胞M〇、Μ1、…Μ1 5的電荷儲存 層和半導體元件區域間的絕緣膜2 5的電流縮小流到選擇開 關元件SI、S2的電荷儲存層和半導體元件區域間的絕緣膜 25、25SSL、25GSL的成爲錯誤讀出或錯誤擦除原因的随道 電流、實現EEPROM的穩定動作。 要貫現這種構造，例如先形成成爲閘絕緣膜的2 nm〜2〇 nm 厚度的氧化矽膜或氮氧化合物膜，此後以抗蝕劑覆蓋形成 選擇開關元件S1、S2的區域上，除去形成記憶胞M〇、 一 -97- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) i裝 el· ί I ϋ · n n I I n 1 n I - 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（95 ) ΜΙ、-·Μ15的區域的閘絕緣膜。此後，再形成成爲閘絕緣 膜的0.5〜10 nm厚度的氧化矽膜或氮氧化合物膜。 根據這種閘絕緣膜25、25sSL、25GSL的形成方法，記憶 胞MO、Ml、…Mi 5的閘絕緣膜25厚度成爲〇.5〜10 nm，選 擇開關元件SI、S2的閘絕緣膜25、25SS£、25GSL厚度成爲 2.5〜30nmo 在電荷儲存層26、26SSL、26〇SL上形成電荷儲存層和控 制閘極間的絕緣膜40、40SSL、40GSL。電荷儲存層和控制 閘極間的絕緣膜40、4〇sSL、4〇GSL厚度例如設定在2 nm〜 30 nm。電荷儲存層和控制閘極間的絕緣膜4〇、、 4〇GSL例如由氧化矽膜、氮氧化合物膜等絕緣膜構成。 在電荷儲存層和控制閘極間的絕緣膜4〇、4〇SS]L、 上形成導電性多晶矽層41、41sSL、41GSL。導電性多晶矽 層41、41SSL、41GSL含有雜質（例如磷、砷、硼等），其雜 貝；辰度設定在1 X 10口〜1 X l〇21 at〇ms/cm3。導電性多晶碎芦 4^ 41 SSL、41GSL厚度設定在1 〇 nm〜500 nm範圍的預定 値。 閘絕緣膜25、25SSL、25GSL、電荷儲存層26、26SSL、 26GSL、電荷儲存層和控制閘極間的絕緣膜4〇、4〇s几、 4〇GSL及導電性多晶矽層41、41SSL、41GSL分別例如自行 對準地形成於被由氧化矽膜構成的元件分離絕緣膜〕〗包圍 的元件區域（p型井區域2 3)上。即，閘絕緣膜h、乃ML、 25〇31^、電荷儲存層26、263此、26(3儿、電荷儲存^^控 制閘極間的絕緣膜40、40SSL、40GSL及導電性多晶矽層 ___ _98_ 本紙張尺度適用中國國家標& (CNS)A4灰格⑽χ 297公楚）---------- ^---;·1------AWI ^-----r-----------.>Awl (請先閱讀背面之注意事項再填寫本頁) 475267 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（96) 41、41SSL、41qSL行方向的邊緣與元件分離絕緣膜2 4行方 向的邊緣一致。 這種構造係例如形成閘絕緣膜25、25SSL、25GSL、電荷 儲存層26、26ssL、26GSL、電荷儲存層和控制閘極間的絕 緣膜40、40SSL、4〇GSL及導電性多晶矽層41、41SSL、 41GSL後，進行確定這些方向邊緣的蝕刻（RIE)，接著p型井 區域23也蝕刻，在p型井區域23内例如形成有〇 〇5〜〇·5 "瓜 深度的溝渠。然後，若在此溝渠内嵌入絕緣膜，則形成元 件分離絕緣膜2 4，同時對於此元件分離絕緣膜24 (或元件 區域）自行對準地形成閘絕緣膜25、25SSL、25GSL、電荷 儲存層26、26SS]L、26GSL、電荷儲存層和控制閘極間的絕 緣膜4〇、4〇SSL、4〇GSL及導電性多晶矽層41、41ssl、 41GSL。 在導電性多晶矽層41、41SSL、4Igsl上形成爲控制閘線 27 (WLO)、，··27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)的低 笔阻材料。此低電阻材料由石夕化鵠（Tungsten Silicide)、硬 化鈷等構成。即，記憶胞的控制閘極及選擇開關元件的選 擇閘極都具有導電性多晶矽層和低電阻材料的層疊構造。 控制閘線27 (WLO)、...27 (WL15)及選擇閘線27 (SSL)、27 (GSL)厚度設定在1〇 nm〜500 nm。 導電性多晶矽層41、41sSL、41GSL、控制閘極27 (WL0)、，··27 (WL15)及選擇閘線27 (SSL)、27 (GSL)列方向 的邊緣由以罩絕緣膜4 8爲罩幕的蝕刻（RIE)所形成。 此蝕刻的結果，控制閘線27 (WL0)、."27 (WL15)及選擇 -99 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂---- # 475267 經濟部智慧財彥局員工消費合作社印製 A7 B7__ 五、發明說明（97 ) 閘線27 (SSL)、27 (GSL)就在行方向一直線地延伸。此外， 導電性多晶矽層41、41 SSL、4 1GSL就只配置於被元件分離 絕緣膜2 4包圍的元件區域内。 在P型井區域2 3和P型半導體基板2 1間配置^型井區域 22。藉此，ρ型井區域23電位可和ρ型半導體基板21獨立 設定。這種構造稱爲二井構造（或雙井構造），擦除時因無 需大驅動力的升壓電路而可得到抑制消耗電力等效果。 此外，在本例的裝置構造，對於元件分離絕緣膜2 4 (或 元件區域）自行對準地形成閘絕緣膜25、25ss]L、25cjs;l、 電荷儲存層26、26ssL、％GSL、電荷儲存層和控制閘極間 的絕緣膜40、40SSL、4〇GSL及導電性多晶矽層41、 41SSL、41(}SL·’並且將元件分離絕緣膜24上面比p型井區 域2 3表面元全形成於上部。 因此，不會將控制閘極線27 (WLO)、…27 (WL15)及選擇 閘線27 (SSL)、27 (GSL)配置於p型井區域23表面附近或比 其下评。即’可防止在p型井區域2 3和元件分離絕緣膜2 4 邊界的電場集中或臨界値低的寄生電晶體產生。 而且，根據在本例的裝置，因難以產生起因於電場集中 的寫入fe界値降低現象’所謂的側道（side walk)現象，而 可形成高性能及高可靠性的電晶體。 在控制閘線27 (WLO)、...27 (WL15)及選擇閘線27 (SSL)、 27 (GSL)列方向的側壁形成側壁絕緣膜4 3。側絕緣膜4 3厚 度例如設足在5 nm〜200 nm。側壁絕緣膜4 3例如由氮化矽 膜、氧化矽膜等構成。 -100- 尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） (請先閱讀背面之注意事項再填寫本頁)
^ I · I I I l· I I I ^ « — — — — — — —.I 475267 A7 B7 五、發明說明（98 ) 在P型井區域2 3内形成成爲源極或汲極的^型擴散層28、 28s、28d 〇 利用η型擴散層2 8、電荷儲存層2 6、導電性多晶矽層4 1 及控制閘線27 (WLO)、."27 (WL15)構成MONOS型記憶胞 MO、Ml、..115。同樣地，利用"擴散層 28、28s、28d、 電荷儲存層26、26SSL、26GSL、導電性多晶矽層41、 41SSL、41GSL及選擇閘線 27 (SSL)、27 (GSL)構成 MONOS 型選擇開關元件SI、S2。 MONOS型記憶胞MO、Ml、...M15的閘長設定在〇.〇1 "m〜 0.5 範圍内的預定値。此外，m〇n〇S型選擇開關元件 SI、S2的閘長設定在比記憶胞M〇、Ml、...M15的閘長長的 値，例如0.02 am〜l "m範圍内的預定値。如此，藉由加長 通道長’可增大邵件選擇/非選擇時的接通/斷開比，可防 止錯誤寫入或錯誤讀出。 η型擴散層2 8例如含有磷、砷、銻等雜質，其表面濃度 设足在1 X 1〇17〜1 X 1021 atoms/cm3範圍内的預定値。η型擴 散層2 8深度例如設定在1〇 nm〜5〇〇 ηιη範圍内的預定値。 在形成η型擴散層2 8時的離子注入方面，η型雜質透過閘 、、、巴、’彖膜 25、25$SL、25GSL、電荷儲存層 26、26§SL、26GSL 及電荷儲存層和控制閘極間的絕緣膜4〇、4〇sSL、4〇gsL注 入p型井區域2 3内的。n型擴散層2 8爲互相鄰接的兩個記 憶胞所共有，η型擴散層28s、28d爲互相鄰接的兩個胞單元 所共有。 根據關於本例的裝置構造，選擇開關元件31、S2有電荷 -101 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝 訂--------.«0«. 經濟部智慧財產局員工消費合作社印製 475267
發明說明（"） 儲子層26 ’並且和1己憶胞M〇、Ml、...M15同樣，係由 MONOS型電晶體所構成。此外，配置選擇開關元件μ、^ 的达擇閘線SSL、GSL的配線層和配置記憶胞mq、Μ!、··· M15的控制閘線WL〇、wu、…WU5的配線層相同。 -此外，在本例的裝置構造，和上述第一例的裝置構造不 同，係在元件區域上電荷儲存層2 6在列方向延伸，一胞單 元内的電晶體的電荷儲存層26被互相一體化。因此，在本 例，電荷儲存層26限於絕緣體，例如氮化矽、氧化鈦、氧 化钽、氧化鋁等。 此外，和習知有浮動閘極的Eeprom不同，由於由絕緣 體構成電荷儲存層2 6，所以爲了防止互相鄰接的兩個電晶 體（圮彳思胞及選擇開關元件）間的漏電流的側壁絕緣膜4 3無 需十分厚地形成。 ~ 即，根據本例的裝置構造，由於可使側壁絕緣膜4 3厚度 ’交薄，所以可縮小胞單元内的兩電晶體距離，可助於元件 南全、度化及晶片寸縮小。 此外’形成選擇開關元件S1、S2的選擇閘線27 (SSL)、27 (GSL)及记憶胞M〇、Ml、…M15的控制閘線27 (WL0)、...27 (WL15)之際，電荷儲存層26、26§儿、26(}儿的側壁不會露 出所以可防止電荷儲存層26、26ssL·、26GSL的污染或漏 ^ /；IU 並了使因源極邊緣或没極邊緣的電場集中而異常寫 入或異常擦除減少。 此外’關於閘絕緣膜25、25ssl、25gsl、電荷儲存層 26、26SSL、26GSL及電荷儲存層和控制閘極間的絕緣膜 -102- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂-------- 經濟部智慧財產局員工消費合作社印製 475267 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 B7 五、發明說明（1〇〇) 40、40SSL、40GSL，只進行行方向的邊緣加工，不進行列 方向的邊緣加工。 即，關於列方向，只加工多晶矽層41、41SSL、41GSL、 控制閘線27 (WLO)、…27 (WL15)及選擇閘極27 (SSL)、27 (GSL)即可’關於閘絕緣膜25、25Ssl、25GSL、電荷儲存 層26、26SSL、26GSL及電荷儲存層和控制閘極間的絕緣膜 40、40SSL、40GSL，無需加工。 因此，閘加工後所形成的電晶體間高低平面差變小，其 結果，可縮小互相鄰接的兩個閘極間隔，可助於元件高密 度化。此外，雖然必須以層間絕緣膜2 8嵌入兩個閘極間的 溝，但根據本例，因可縮小此溝的高寬比（aspect rati〇)而 可在兩個閘極間的溝完全嵌入層間絕緣膜2 8。 胞單π内最汲極側（資料傳輸線側）的n型擴散層（汲極） 28d經過接觸插塞31d連接於中間層33d。中間層33d經過接 觸插^ «32d連於資料傳輸線36 (BL)。胞單元内最源極側（共 用電壓節點側）的n型擴散層（源極）2 8 s經過接觸插塞3丨$連 接於共用電壓節點33 (SL)。 8 資料傳輸線B L例如由鎢、矽化鎢、鈦、氮化鈦、鋁等構 成。共用電壓節點33 (SL)在行方向一直線地延伸。又，在 行方向直、，泉地延長η型擴散層28s，使此n型擴散層28§與 行方向的胞單元共有亦可。 、接觸插塞3 1 s、3 1 d、32d例如由摻入η型雜質或ρ型雜質的 導電性多晶石夕、鎢、石夕化鎢、銘、氮化鈥、鈥等構成。層 間絕緣膜28例如由二氧切或氮化等絕緣膜構成。保護^ (請先閱讀背面之注意事項再填寫本頁)
-103- 475267 A7 ---- B7 五、發明說明（1〇1) (鈍化膜）3 7例如由二氧化矽、氮化矽、聚醯亞胺 (polyimide)等構成。 、又’在貝料傳輸線36 (BL)上例如配置由鎢、鋁、銅等構 成的上邵配線。 在關於本例的裝置構造，對於選擇開關元件S1、S2的臨 界値設定亦可利用在上述第一例説明的方法實現。 。此外，被存在於n型擴散層2 δ上的電荷儲存層2 ό捕獲的 電子可利用圖5 3及圖5 4所示的流程圖的擦除步驟（SE1、 SE^抽出到p型井區域2 3，所以不會在n型擴散層2 $上的 電荷儲存層26儲存電子，可防止胞單元内的電流路徑的電 阻增大。 [第三例] 圖62顯示本發明反及型EEpR〇M的胞陣列構造的平面 圖。圖63爲沿著圖6h々LXIII_Lxm線的截面圖，圖㈠爲 沿著圖62的LXIV_LXIV線的截面圖，圖“爲沿著圖。的 LXV-LXV線的斷面圖。 又在圖62至圖65所不的裝置，在和圖43至圖46所示 的裝置相同的部分附上相同的符號，關於其詳細説明省 略0 本例的裝置特徵與關於上述第二例的裝置相比，在於下 述之點：電荷儲存層26形成於元件分離絕緣膜24上及被 儿件分離絕緣膜2 4包圍的元件區域上的全體。 但是，實際上儲存電荷的區域爲電荷儲^層26中控制問 極27 (WL0)、27 (WL15)正下面部分及選擇閉極27 (ssl)、 (請先閱讀背面之注意事項再填寫本頁) al· n s n 一一口1" · ϋ n n n ϋ ϋ n ^ - 經濟部智慧財產局員工消費合作社印製 1 104- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） 475267 A7
五、發明說明（1〇2) 27 (GSL)正下面部分，所以電荷儲存層26形成於p型井區 域（記憶胞陣列區域）2 3上的全體之點在EEpR〇M的動作上 完全不成爲問題。 選擇開關元件S1、$2及記憶胞Μ0、Μ1、..·Μ15都由具有 電荷儲存層2 6的MONOS型電晶體構成。在本例，一胞單 元45包含反及串：由串聯連接16(=24)個記憶胞構成： 及’兩個選擇開關元件s 1、s 2 :各一個連接於此反及串 兩端。 配置於一胞單元4 5内的記憶胞數若是1個以上即可。一 胞單元4 5内的記憶胞數1個時，特別成爲稱爲3Tr-NAND的 特殊EEPROM。一胞單元内的記憶胞數通常爲多數個，但 若考慮利用η位元位址信號的解碼進行一胞單元* 5内的記 憶胞選擇之點，則一胞單元4 5内的記憶胞數最好是2 η個（η 爲正整數）。 ρ型井區域2 3含有ρ型雜質（例如硼），其雜質濃度例如設 定在1 X 1014〜1 X 1〇19 at〇ms/cm3範圍内的預定値。在ρ型井 區域23上形成閘絕緣膜25、25SSL、25GSL。閘絕緣膜25、 25SSL、25GSL厚度例如設定在0.5〜10 nm範圍内的預定 値。閘電壓25、25SSL、25GSL例如由氧化矽膜、氮氧化合 物膜等絕緣膜構成。 在閘絕緣膜25、25sSL、25GSL上及元件分離絕緣膜2 4上 形成電荷儲存層26、26§31^、26(}3乙。電荷儲存層6、 26SSL、26GSL例如由氮化矽膜構成，其厚度設定在4 nm〜50 nm範圍内白勺預定値。 -105- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 l·---訂--- 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 五、發明說明（1〇3) 此處，在本例，雖然電荷儲存層26、26SSL、26GSL形成 p型井區域（記憶胞陣列區域）2 3上的全體，但因電荷儲存 層26、26sSL、26GSL由絕緣體構成而在EEPROM的動作上 克全沒有問題。 在電荷儲存層26、26SSL、26GSL上形成電荷儲存層和控 制閘極間的絕緣膜40、40Ssl、4〇GSL。電荷儲存層和控制 閘極間的絕緣膜40、4〇ssL、4〇GSL厚度例如設定在2 nm〜 30 nm。電荷儲存層和控制閘極間的絕緣膜40、4〇sSL、 40GSL例如由氧化矽膜、氮氧化合物膜等絕緣膜構成。 這些閘絕緣膜25、25Ssl、25Gsl、電荷儲存層26、 26SSL、26gSL及電荷儲存層和控制閘極間的絕緣膜40、 40SSL、4〇GSL如下形成。 首先，在p型井區域23形成有0.05〜0.5 Am深度的溝渠 後，在此溝渠内嵌入元件分離絕緣膜2 4。此後，進行元件 分離絕緣膜2 4的平坦化處理（回蝕。CMP等）到元件分離絕 緣膜2 4表面和p型井區域2 3表面大致相等。然後，在被元 件分離絕緣膜2 4包圍的元件區域上形成閘絕緣膜25、 25SSL、25GSL。 此後，在閘絕緣膜25、25SSL、25GSL上及元件分離絕緣 膜2 4上形成成爲電荷儲存層2 6的氮化矽膜，再繼續在電 荷儲存層2 6上形成電荷儲存層和控制閘極間的絕緣膜 40 〇 根據這種方法，和上述第一及第二例不同，首先形成STI 構造元件分離絕緣膜2 4後，形成閘極閘絕緣膜25、 -106- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 「裝-----Γ . # 經濟部智慧財產局員工消費合作社印製 475267
五、發明說明（w) MSSL、’25GSL、電荷儲存層％、26ssl、26gsl及電荷儲存 層和控制閘極間的絕緣膜4〇、4〇ssl、4〇gsl。目此，可縮 小爲了形成元件分離絕緣膜24的溝渠的高寬比（aspect ratio)，因在溝渠内一全嵌入元件分離絕緣膜2 4而可謀求 元件分離耐壓的提高。 在電荷儲存層和控制閘極間的絕緣膜4〇、4〇3儿、4叱乩 上形成由導電性多晶矽層構成的控制閘線27 (WL〇)、 (WL15)及選擇閘線27 (SSL)、27 (GSL)。導電性多晶矽層含 有雜質（例如磷、砷、硼等），其雜質濃度設定在lx X 1〇21 atoms/cm3。導電性多晶矽層厚度設定在1〇 nm〜5〇〇 nm範圍内的預定値。 又，在本例如，雖然控制閘線27 (WL〇)、—27 (WL15)及 選擇閘線27 (SSL)、27 (GSL)由導電性多晶矽層構成，但取 代此’例如具有導電性多晶矽層和金屬矽化物層（例如矽 化鎢、碎化鉛等）的層疊構造亦可。 控制閘線27 (WL0)、…27 (WL15)及選擇閘線27 (SSL)、27 (GSL)列方向的邊緣由以罩絕緣膜48爲罩幕的蝕（RIE)所形 成。此蝕刻的結果，控制閘線27 (WL〇)、...27 (WL15)及選 擇閘線27 (SSL)、27 (GSL)就在行行方向一直線地延伸。 在P型井區域2 3和p型半導體基板2 1間配置n型井區域 22。藉此’ p型井區域23電位可和p型半導體基板21獨立 設定。這種構造稱爲二井構造（或雙井構造），擦除時因無 需大驅動力的升壓電路而可得到抑制消耗電子等效果。 在控制閘線27 (WL0)、"·27 (WL15)及選擇閘線27 (SSL)、 -107- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 }·111 ψβ 經濟部智慧財產局員工消費合作社印製 475267 A7 __— - -·· __ 五、發明說明（105) 27 (GSL)列方向的側壁形成側壁絕緣膜43。側壁絕緣膜厚 度例如設足在5 nm〜200 nm。側壁絕緣膜4 3例如由氮化矽 膜、氧化矽膜等構成。 Γ清先閱讀背面之注音？事項再填寫本頁) 在P型井區域2 3内形成成爲源極或汲極的n型擴散層28、 28s、28d 〇 利用η型擴散層2 8、電荷儲存層2 6及控制閘線27 (WL0)、…27 (WL15)構成 MONOS 型記憶胞 MO、Ml、… M15。同樣地，利用n型擴散層28、28s、28d、電荷儲存層 26、26SSL、26GSL 及選擇閘線 27 (SSL)、27 (GSL)構成 MONOS型選擇開關元件si、S2。 MONOS型記憶胞MO、ΜΙ、"·Μ15的閘長設定在ο.ο! "m〜 0.5 a m範圍内的預定値。此外，m〇NOS型選擇開關元件 SI、S2的閘長設定在比記憶胞M〇、ΜΙ、，··Μ15的閘長長的 値，例如0·02 //m〜1 範圍内的預定値。如此，藉由加長 通道長’可增大部件選擇/非選擇時的接通/斷開比，可防 止錯誤寫入或錯誤讀出。 經濟部智慧財產局員工消費合作社印製 η型擴散層2 8例如含有磷、砷、銻等雜質，其表面濃度 没定在1 X 1〇17〜1 X 1〇21 at〇ms/cm3範圍内的預定値。η型擴 散層2 8深度例如設定在1〇 nm〜500 run範圍内的預定値。 在形成η型擴散層2 8時的離子注入方面，η型雜質透過閘
絕緣膜 25、2.5SSl、25GSL、電荷儲存層 26、26SSL、26GSL 及電荷儲存層和控制閘極間的絕緣膜40、40ssl、4〇GSL注 入P型井區域2 3内的。η型擴散層2 8爲互相鄰接的兩個記 憶胞所共有，η型擴散層28s、28d爲互相鄰接的兩個胞單元 -108- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267
經濟部智慧財產局員工消費合作社印製 五、發明說明（1〇6) 所共有。 根據關於本例的裝置構造，選擇開關元件SI、S2有電荷 儲存層26，並且和記憶胞M〇、Ml、…M15同樣，係由 MONOS型電晶體所構成。此外，配置選擇開關元件^“ 的選擇閑線SSL、GSL的配線層和配置記憶胞㈣、Μ〗、... M15的控制閘線WL〇、wu、…配線層相同。 -此外在本例的裝置構造，和上述第一例的裝置構造不 同，係電荷儲存層2 6配置於元件分離絕緣膜2 4上及被元 件份離絕緣膜24包圍的元件區域上，使全部胞單元内的電 晶體的電荷儲存層26互相一體化。因此，在本例’，電荷: 存層26也限於絕緣體，例如氮化矽、氧化鈦、氧化妲、 化鋁等。 ^ 此外，和習知有浮動閘極的EEpR〇M不同，由於由絕緣 $構成電荷儲存層2 6，所以爲了防止互相鄰接的兩個電晶 (屺隐胞及選擇開關元件）間的漏電流的側壁絕緣膜q矣 需十分厚地形成。 … 即，根據本例的裝置構造，由於可使側壁絕緣膜4 3厚度 =薄，所以可縮小胞單元内的兩電晶體距離，可助於元件 高密度化及晶片寸縮小。 此外，形成選擇開關元件S1、S2的選擇閘線27 (ssl)、” (GSL)&。己 f思胞 M〇、M1、…Ml5的控制閘線π 、···” (WL15)〈際’電荷儲存層％％饥、⑽儿的側壁不會露 =所以可防止電荷儲存層26、26SSL、26GSL的污染或漏 ^ 並了使因源極邊緣或没極邊緣的電場集中而異常寫 Γ--,--------AVI -----r---訂---------Αν. (請先閱讀背面之注意事項再填寫本頁} -109- 475267 A7 _____Β7 _ 五、發明說明（1〇7) 入或異常擦除減少。 此外，在本例，形成STI構造的元件分離絕緣膜2 4後， 形成閘絕緣膜25、25ssL、25GSL、電荷儲存層（絕緣膜） 26、26SSl、26GSL及電荷儲存層和控制閘極間的絕緣膜 40、40SSL、40GSL，所以這些絕緣膜不會暴露於形成元件 分離絕緣膜2 4時的熱製程中。 因此，無製程損傷可形成良好膜質的閘絕緣膜25、 25SSL、25GSL、電荷儲存層26、26SSL、26GSL及電荷儲存 層和控制閘極間的絕緣膜40、4〇ssL、4〇GSL·。 此外，在本例，電荷儲存層26、26sSL、26gsl成於？型 井區域（d己憶胞陣列區域）2 3上的全體，加工電荷儲存声 26、26SSL、26GSL的製程不存在，所以沒有電荷儲存層 26、26sSL、26gsL損傷的產生，可助於提高電荷保持特 性。 、 而且’只對於選擇開關元件S1、S2的選擇的閘線W (SSL)、27 (GSL)及記憶胞MO、Ml、…M15的控制間線27 (請先閱讀背面之注意事項再填寫本頁) (WL0)、…27 (WL15)加工即，對於閘絕緣膜25、 25ssl ---------t--------<^ww. 經濟部智慧財產局員工消費合作社印製 25GSL、電荷儲存層26、26ssl、26gsl及電荷儲存層和控 制閘極間的絕緣膜40、4〇ssL、4〇GSL無需加工。 因此，閘加工後所形成的電晶體間高低平面声織】 其 結果，可縮小互相鄰接的兩個閘極間隔，可助 ^ 度化。此外，雖然必須以層間絕緣膜2 8嵌入兩個閑極間白、 溝，但根據本例，因可縮小此溝的高寬比f " 丄， iasPect ratio)而 可在兩個閘極間的溝完全嵌入層間絕緣膜2 $。 110 475267 A7
五、發明說明（扣S) 經濟部智慧財產局員工消費合作社印製 胞單元内最汲極側（資料傳輸線側）的11型擴散層（汲極 28d經過接觸插塞叫連接於中間層％。中間層叫經過接 觸插塞32(1連於資料傳輸線36 (BL)。胞單元内最源極側（共 用電壓節點側）&n型.擴散層（源極）28s經過接觸插塞3丨連 接於共用電壓節點33 (SL)。 s 資料傳輸線BL例如由鷂、石夕化鎢、鈥、氮化欽、銘等構 成。共用電壓節點33 (SL)在行方向一直線地延伸。又，在 行方向一直線地延長n型擴散層28s，使此n型擴散層與 行方向的胞單元共有亦可。 接觸插塞3 1 s、3 1 d、32(!例如由摻入n型雜質或p型雜質的 導電性多晶矽、鎢、矽化鎢、鋁、氮化鈦、鈦等構成。層 間絕緣膜28例如由二氧化矽或氮化等絕緣膜構成。保護膜 (鈍化膜）37例如由二氧化矽、氮化矽、聚醯亞胺 (polyimide)等構成。 又’在資料傳輸線36 (BL)上例如配置由鎢、鋁、銅等構 成的上部配線。 在關於本例的裝置構造，對於選擇開關元件SI、S2的臨 界値設定亦可利用在上述第一例説明的方法實現。 上’被存在於η型擴散層2 8上的電荷儲存層2 6捕獲的電 子可利用圖5 3及圖5 4所示的流程圖的擦除步驟（SE丨、SE i，) 抽出到p型井區域2 3，所以不會在n型擴散層2 8上的電荷 儲存層2 6儲存電子，可防止胞單元内的電流路徑的電阻增 大。 [第四例] ____ -111- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） :-----------* 裝-----r---訂---------^^1 (請先閲讀背面之注意事項再填寫本頁} 475267
五、發明說明（1〇9) 圖66顯示本發明反及型EEpR〇M的胞陣列構造的平面 圖。圖6 7爲沿著圖6 6的LXVII-LXVII線的截面圖，圖68爲 沿著圖6 6的LXVIII-LXVIII線的截面圖。此外，圖6 9顯示 圖6 6至圖6 8所示的裝的一胞單元分的等效電路。 本例的裝置構造可看作將關於上述第一例的反及胞構造 的記憶胞陣列變更成及胞構造者。 夕數個（在本例爲1 6個）記憶胞M0、Μ1、··· Μ15並聯連接 於節點Α和節點Β之間。節點Α經過選擇開關元件s丨連接 於貧料傳輸線B L。此外，節點B經過選擇開關元件S 2連 接方；共用黾壓郎點S L。1己憶胞Μ Ο、ΜΙ、· · · μ 15及選擇開 關元件S 1、S2都形成於ρ型井區域2 3上。 記憶胞MO、Ml、…Μ15的控制閘極連接於控制閘線（資 料選擇線）WLO、WL1、…W15。控制閘線WL〇、WL1、··· wu在行方向延伸，連接於一部件内的多數胞單元45。 選擇開關元件s 1、S2的選擇開關元件的控制閘極連接於 選擇閘線SSL、GSL。選擇閘線SSL、GSL在行方向延伸， 連接於一部件内的多數胞單元45。選擇閘線SSL、GSL具 有下述功能：進行部件選擇，將被選部件内的胞單元45電 氣連接於資料傳輸線B L。 在本例’選擇開關元件S 1、S2有電荷儲存層2 6 SSL、 26GSL，選擇開關元件S1、S2的裝置構造和記憶胞M〇、 Μ1、…Μ15的裝置構造實質上相同。此外，配置選擇開關 元件SI、S2的選擇閘線SSL、GSL的配線層和配置記憶胞 M0、ΜΙ、，··Μ15的控制閘線WLO、WL1、...wu的配線層 -112- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --Γ I ---訂 --- 經濟部智慧財產局員工消費合作社印製 475267 A7
五、發明說明（11〇) 經濟部智慧財產局員工消費合作社印製 相同。 又，在本例，雖然連接於一部件内的胞單元45的選擇閘 線數爲兩條，但存在至少一條就夠了。此外，若考慮元件 南密度化，則選擇閘.線SSL、GSL最好與控制閘線（資料選 擇線）WL0、WL1、· · · W1 5平行配置。 在本例，雖然在一胞單元4 5内配置並聯連接的丨6卜24) 的記憶胞，但配置於一胞單元45内的記憶胞數丨個以上即 可。但是，若考慮利用n位元位址信號選擇一胞單元4 5内 的記憶胞Μ0、Μ1、·，·Μ15，則最好在一胞單元45内配置2η 個（η個正整數）記憶胞。 其次，就圖66至圖68所示的半導體記憶裝置的裝置構造 加以具體説明。 在ρ型矽基板21内形成η型井區域(^型矽區域）22，在。 型井區域22内形成ρ型井區域（ρ型矽區域）23。這種井構 造稱爲二井構造或雙井構造。 Ρ型井區域23含有ρ型雜質（例如硼），其雜質濃度設定在 1 X ίο14〜1 X ίο” atoms/cm3範圍内的預定値。在ρ型井區域 23上例如形成有0.5〜10麵厚度的閘絕緣膜25、25SSl、 25GSL。閘絕緣膜25、25ssl、25(；}儿係由氧化矽膜或氮氧 化合物膜所構成。 在閘絕緣膜25、25SSL、25GSL上例如形成有4 nm〜5〇 nm 厚度的電荷儲存層26、26ssl、26gsl。在本例，電荷儲存 層26、26SSL、26GSL係由氮化膜所構成。 在電荷儲存層26、26ssl、26gsl上例如形成有2 〜％ -113- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） C請先閱讀背面之注意事項再填寫本頁) 裝 l· ----訂-------- · A7 B7 五、發明說明（111) (請先閱讀背面之注意事項再填寫本頁) 厚度的電荷儲存層和控制閘極間的絕緣膜4〇、4〇%二、 40GSL。電荷儲存層和控制閘極間的絕緣膜4〇、4〇ssl、 4〇GSL係由氧化矽膜或氮氧化物膜所構成。 在電荷儲存層和控制閘極間的絕緣膜40、40SS]：、40GSL 上形成夕日曰矽層41、41SSL、41GSL :含有n型雜質（例如 磷、砷）或p型雜質（例如硼），其雜質濃度設定在工χ丨 X 1〇21 atoms/cm3範圍内的預定値。多晶矽層41、41ssl、 41GSL例如以10 nm〜500 nm厚度形成。 閑絕緣膜25、25SSL、25GSL、電荷儲存層26、26SSL、 26gsl、電荷儲存層和控制閘極間的絕緣膜4〇、4〇ssl、 4〇GSL及多晶石夕層41、41SSL、41GSL對於元件區域（或元件 分離絕緣膜24)自行對準地形成於被由氧化矽膜構成的元 件分離絕緣膜2 4包圍的元件區域（p型井區域）上。 即，在本例，形成閘絕緣膜25、25ssl、25gsl、電荷儲 存層26、26ssL、26GSL、電荷儲存層和控制閘極間的絕緣 膜 40、40SSL、40GSL及多晶矽層 41、41SSL、41GSL後，加 工（蚀刻）這些，形成這些行方向的邊緣部（在此時點未進 行爲了形成列方向的邊緣部的加工）。 經濟部智慧財產局員工消費合作社印製 在此蚀刻（RIE)，例如p型井區域2 3也I虫刻，在p型井區 域2 3内從其表面例如形成有〇.〇5〜〇·5 深度的溝渠。然 後，在此溝渠内嵌入元件分離絕緣膜2 4，並對於此元件分 離絕緣膜2 4執行CMP或回蚀（etch back)，區劃元件區域及 元件分離區域。 如，此閘絕緣膜25、25SSL、25GSL、電荷儲存層26、 -114- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 經濟部智慧財產局員工消費合作社印製 A7 -----— R7___ —五、發明說明（112) 26SSL、26GSL、電荷儲存層和控制閘極間的絕緣膜、 4〇SSL、40GSL及多晶矽層41、41ss[、對於元件區域 或元件分離區域自行對準地形成於被由氧化石夕膜構成的元 件分離絕緣膜2 4包圍的元件區域上。此外，問絕緣膜^、 25SSL、25GSL、電荷儲存層％、268认、26g儿、電荷儲存 層和I制閘極間的絕緣膜4〇、4〇ssl、4〇仍乙及多晶矽層 1 41gSL 形成於表面平坦的p型井區域23上，所 以記憶胞構造的均勻性提高，可使記憶胞的特性一致。 再在夕日曰石夕層4 1上开〉成行方向延伸、互相電氣連接配置 於行万向的記憶胞M0、M1、…M15的多晶矽層4 i的控制閘 極 27 (WLO)、27 (WL15)。控制閘線 27 (WLO)、27 (WL15)係由低電阻材料，例如矽化鎢（Tungsten silicide)、矽化鎳、 石夕化i目、碎化鈦、矽化鈷等金屬矽化物所構成。 同樣地’在多晶矽層41ssl、41(}SL上形成行方向延伸、 互相電氣連接接配置於行方向的選擇開關元件s丨、S2的多 晶碎層41ssl、41GSL的選擇閘線27 (SSL)、27 (GSL)。選擇 問線27 (SSL)、27 (GSL)係由低電阻材料，例如矽化鎢 (Tungsten Silicide)、矽化鎳、矽化鉬、矽化鈦、矽化鈷等 金屬矽化物所樣成。 即，在本例，記憶胞的控制閘極及選擇開關元件的控制 電極都成爲雜質濃度1X1017〜1X1021 atoms/cm3的多晶矽層 4 1和矽化鎢（TungSterl Silicide)、矽化鎳、矽化鉬、矽化 鈇、碎化姑等金屬碎化物的層疊（stack)構造。又’控制閘線27 (WLO)、...27 (WL15)及選擇閘線27 -ns- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂— # 475267 A7
五、發明說明（113) (SSL)、27 (GSL)厚度例如設定在10 nm〜500 nm。此外，控 制閘線 27 (WL0)、...27 (WL15)及選擇閘線 27 (SSL)、27 (G S L)從由配置於行方向的多數胞單元構成的一部件行方 向的端部延伸到端部.。 控制閘線 27 (WL0)、，··27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)上形成閘加工時成爲罩幕的罩（Cap)絕緣膜4 8。 以此罩絕緣膜2 8爲罩幕，蝕刻閘絕緣膜25、25SSl、 25GSL、電荷儲存層26、26sSL、26GSL、電荷儲存層和控 制閘極間的絕緣膜40、4〇sSL、40GSL、多晶矽層41、41SSL·、 41GSL及控制線（控制閘線及選擇閘線）27 (WL0)、…27 (WL15)、27 (SSL)、27 (GSL)，就形成這些列方向的邊緣 部。 而且，MONOS型EEPROM胞（記憶胞）由η型擴散層2 8、 電荷儲存層2 6、多晶矽層4 1及控制閘線27 (WL0)、."27 (WL15)構成。此外，選擇開關元件也由η型擴散層28、 28s、28d、電荷儲存層26sSL、26GSL、多晶矽層41ssL、 41GSL 及擇閘線 27 (SSL)、27 (GSL)構成。 MONOS型EEPROM胞的閘長設定在0.01 vm-0.5 範圍 内的預定値。η型擴散層28、28S、28d含有η型雜質（例如 磷、砷、銻等），其表面濃度設定在1 X 1〇17〜1 X 102i at〇ms/cm3 範圍内的預定値。此外，η型擴散層28、28s、28d深度例如 設定在10 nm〜500 nm範圍内的預定値。 η型擴散層（源極/汲極）2 8爲並聯連接的多數個（在本例 爲1 6個）記憶胞所共有，其結果可實現由多數並聯連接的 -116- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 訂— 經濟部智慧財產局員工消費合作社印製 475267 A7 五、發明說明（114) 記憶胞構成的及（AND)胞構造。此外，η型擴散層28s、28d 爲在列方向互相鄰接的兩個胞單元所共有。 選擇開關元件的閘長設定成比MONOS型EEPROM胞（記 憶胞）的閘長長。例如選擇開關元件的閘長設定在〇.〇2 〜1 # m範圍内的預定値。如此藉由比記憶胞的閘長加長選 擇選擇開關元件的閘長，因可充分增大部件選擇/非選擇 時的接通/斷開比而可防止錯誤寫入或錯誤讀出。 關於本例的裝置構造的特徵在於下述之點：選擇開關元 件和記憶胞都由M〇N〇S型MOSFET構成。此外，關於本例 的裝置構造的特徵在於下述之點：選擇開關元件的選擇閘 線27 (SSL)、27 (GSL)形成於和MONOS型MOSFET胞（記憶 胞）的控制閘線27 (WL0)、…27 (WL15)相同之層。 在本例’記憶胞的絕緣膜2 5及電荷儲存層2 6的厚度分別 和選擇開關元件的絕緣膜25SSL、25GSL及電荷儲存層 26SSL、26GSL的厚度實質上相同。即，在記憶胞和選擇開 關元件’由於可同時形成絕緣膜25、25SSL、25GSL&電荷儲 存層26、2.6SSL、26GSL，所以製程短，可降低製程成本。 而且’在列方向互相鄰接的兩個MOSFET (包含記憶胞及 選擇開關元件）間未形成電荷儲存層26、26SSL、26GSL。 因此’也不會在列方向互相鄰接的兩個m〇SFEt間的絕緣 膜儲存電子。 胞單元内最資料傳輸線側的η型擴散層（汲極）28d連接於 貝料傳輸線B L。資料傳輸線b l例如由含有雜質的導電性 多晶矽、鎢、矽化鎢、鈦、氮化鈦、鋁等構成。胞單元内 -117 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 7裝 l·!— 訂--- 經濟部智慧財產局員工消費合作社印製 475267 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（115) 最共用電壓節點側的η型擴散層（源極）288連接於共用電壓 節點。 記憶胞及選擇開關元件爲層間絕緣膜2 8所覆蓋。資料傳 輸線36 (BL)例如藉由金屬鑲嵌（damascene)製程形成於設於 層間絕緣膜2 8的配線溝内。層間絕緣膜2 8例如由二氧化 矽或氮化矽等構成。 在資料傳輸線36 (BL)上例如形成由鎢、鋁、銅等金屬構 戊上部配線。而且，資料傳輸線36 (BL)及上部配線分別例 如被由一氧化碎、氮化發、聚醯亞胺（polyimide)等絕緣膜 構成的保護膜（鈍化膜）3 7覆蓋。 又’在這種裝置構造’ η型井區域22配置於p型井區域 23和ρ型半導體基板21之間。因此，ρ型井區域23電位可 和ρ型半導體基板2 1電位獨立設定。其結果，例如擦除時 可減少升壓電路（booster)的消耗電力。 在本例，形成晶矽層41、41sSL·、41〇SL行方向的邊緣 部，並在ρ型井區域23内形成溝渠，在此溝渠内嵌入元件 分離絕緣膜2 4後’形成行方向延伸的控制閘線2 7 (WL0)、…27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)。 因此’如圖6 7及圖6 8所示，控制閘線27 (WL0)、…27 (WL15)及選擇閘線27 (SSL)、27 (GSL)經常形成於p型井區 域23上那’不會形成於ρ型井區域23附近或下部。 即’在關於本例的裝置構造，在ρ型井區域2 3和元件分 離絕緣膜24的邊界難以產生電場集中，並且也難以產生臨 界値低的寄生電晶體。 -118- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） *---、丨丨丨丨丨丨-----r---訂---11111 !· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（116) 在本例，因採用及（AND)胞構造而可使記憶胞m〇、 Μ1: ·，·Μ15的申聯電阻爲小且-定，例如使記憶於記憶胞 的貧枓多電平化（multl_level)時，爲了使記憶胞的臨界値穩 定，很合適。 、在關於本例㈣置構造方面，也和上述第一例同樣，可 進行選擇開關元件S1、S2的臨界値設^。在Μ臨界値 時，採用及（AND)胞構造的情況的動作特徵在於下述之 點：讀出動作時，使選擇部件的非選擇記憶胞成爲斷開狀 態。 即，在反及胞構造，讀出動作時，選擇部件内的非選擇 圯憶胞成爲接通狀態。此點以外的動作在採用及胞構造的 情況和採用反及胞構造的情況相同。因此，在採用及胞構 造的情況，例如根據圖53及圖54所示的流程圖，亦可設 定選擇開關元件S 1、S2的臨界値。 又在本例’在元憶胞M0、Μ1、…Μ15間未配置電荷儲 存層26。因此，電荷儲存層26可以是導電體，例如摻入 磷:砷或硼的矽、鍺化矽、鍺，也可以是氮化矽以外的絕 緣膜，例如氧化鈦、氧化妲、氧化鋁等。 [第五例] 圖70顯示本發明反及型EEpR〇M的胞陣列構造的平面 圖圖7 1爲沿著圖7 0的LXXI-LXXI線的截面圖，圖7 2爲 沿著圖70的LXXII-LXXII線的截面圖。圖7〇顯示圖72的裝 置的等效電路如圖6 9所示。 又，在圖70至圖72所示的裝置，在和圖66至圖68所示 -119- 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） L----：---I---- 裝·！--^---—訂--------1 (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（11?) 的裝s相同的部分附上相同的符號。 、，本例的裝置特徵和關於上述第四例的裝置相&，在於下 ^ 私荷儲存層26、26SSL·、26GSL形成於元件分離絕 膜2 4上被疋件分離絕緣膜2 4包圍的元件區域上的全 體。 、二數個（在本例爲丨6個）記憶胞Μ〇、ΜΙ、聯連接 於:點Α和節點Β之間。節點Α經過選擇開關元件s丄連接 於貝料傳輸線B L。此外，節點B經過選擇開關元件s 2連 接於共用電壓節點SL。記憶胞M0、M1、...MU及選擇開 關元件SI、S2都形成於p型井區域23上。 ,/己丨思胞MO、Ml、...M15的控制閘極連接於控制閘線（資 科選擇線）WLO、WL1、…W15。控制閘線WLO、WL1、··· W15在行方向延伸，連接於一部件内的多數胞單元。 選擇開關元件S1、S2的選擇開關元件的控制閘極連接於 選擇閘線SSL、GSL。選擇閘線SSL、GSL在行方向延伸， 連接於一部件内的多數胞單元。選擇閘線SSL、GSL具有下 述功能··進行部件選擇，將被選部件内的胞單元電氣連接 於資料傳輸線B L。 在本例，選擇開關元件S1、S2有電荷儲存層26Ssl、 26GSL，選擇開關元件S1、S2的裝置構造和記憶胞、 Μ1、…Μ1 5的裝置構造實質上相同。此外，配置選擇開關 元件SI、S2的選擇閘線SSL、GSL的配線層和配置記憶胞 MO、Ml、···MIS的控制閘線WL0、WL1、…W15的配線居 相同。 Μ I Μ-------Aw Μ---------t--------^^9. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -120- 475267 經濟部智慧財產局員Η消費合作社印製 A7 B7 五、發明說明（118) 又，> 在本例，雖然連接於一部件内的胞單元以的選擇閘 線數爲兩條，但存在至少一條就夠了。此外，若考虞元件 高密度化，則選擇閘線SSL、GSL最好與控制間線料選 擇線）WLO、WL1、…W15平行配置。 在本例，雖然在一胞單元45内配置並聯連接的16 (=24) 的記憶胞，但配置於一胞單元45内的記憶胞數丨個以上即 可。但是，若考慮利用n位元位址信號選擇一胞單元4 5内 的記憶胞MO、M1、…M15，則最好在一胞單元45内配置2n 個（η個正整數）記憶胞。 其次，就圖70至圖72所示的半導體記憶裝置的裝置構造 加以具體説明。 在ρ型矽基板21内形成η型井區域（11型矽區域）22，在η 型井區域2 2内形成ρ型井區域（ρ型矽區域）2 3。這種井構 造稱爲二井構造或雙井構造。 Ρ型井區域2 3含有ρ型雜質（例如硼），其雜質濃度設定在 10 1x10 範圍内的預定値。在ρ型井區域 23上例如形成有〇·5〜1〇 nm厚度的閘絕緣膜25、25§儿、 25GSL。閘絕緣膜25、25SSL、25GSL係由氧化矽膜或氮氧 化合物膜所構成。 在閑絕緣膜25、25SSL、25GSL上例如形成有4 nm〜50 nm 厚度的電荷儲存層26、26sSL、26GSL。在本例，電荷儲存 層26、26SSL、26GSL係由氮化膜所構成。 在電荷儲存層26、26SSL、26GSL上例如形成有2 nm〜30 nm 厚度的電荷儲存層和控制閘極間的絕緣膜40、4〇ssL、 121 - 標準（CNS)A4規格⑽X 297公釐 - -----^--------裝-----r 1---訂--- (請先閱讀背面之注意事項再填寫本頁) 475267 A7
五、發明說明（119) 經濟部智慧財產局員工消費合作社印製 4〇GSL。電荷儲存層和控制閘極間的絕緣膜4〇、4〇s%、 4〇GSL係由氧化矽膜或氮氧化物膜所構成。 在本發’電荷儲存層26、263§[、26(}儿及電荷儲存層和 控制閘極間的絕緣膜4〇、4〇SSL、4〇gsL形成於P型井區域 (記憶胞陣列區域）2 3上的全體。 此處’電荷儲存層26、26ssl、26GSL由絕緣體構成，所 以即使電荷儲存層26、26sSL、26GSL形成於P型井區域（記 憶胞陣列區域）2 3上的全體，在EEPROM的動作上也完全 沒有問題。 這些閘絕緣膜25、25sSL、25GSL、電荷儲存層26、 26SSL、26GSL及電荷儲存層和控制閘極間的絕緣膜4〇、 4〇SSL、40GSL如下形成。 首先’在p型井區域23形成有0.05〜0.5 深度的溝渠 後，在此溝渠内嵌入元件分離絕緣膜2 4。此後，進行元件 分離絕緣膜2 4的平坦化處理（回蝕。CMP等）到元件分離絕 緣膜24表面和p型井區域23表面大致相等。然後，形成； 間絕緣膜4 6後，在被元件分離絕緣膜2 4包圍的元件區域 上形成閘絕緣膜25、25SSL、25GSL。 此後，在閘絕緣膜25、25SSL、25GSL上及層間絕緣膜46 上形成成爲電荷儲存層2 6的氮化矽膜，再繼續在電荷儲存 層2 6上形成.電荷儲存層和控制閘極間的絕緣膜4 〇。 根據這種方法，首先形成STI構造元件分離絕緣膜2 4 後，形成閘極閘絕緣膜25、25SSL、25GSL、電荷儲存層 26、26SSL、26GSL及電荷儲存層和控制閘極間的絕緣膜 -122- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I.--^-------------r--i 訂-------- (請先閱讀背面之注意事項再填寫本頁} 475267 A7 B7 五、發明說明（12〇) 40、40SSL、40GSL。因此，可縮小爲了形成元件分離絕緣 膜2 4的溝渠的南寬比（aSpect ratio)，因在溝渠内完全嵌入 元件分離絕緣膜2 4而可謀求元件分離耐壓的提高。 在電荷儲存層和控制閘極間的絕緣膜4〇、40SSl、40(}儿 上例如形成由多晶石夕層構成的控制閘線27 (WL0)、…27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)。 這種情況，性多晶矽層含n型雜質（例如磷、砷）或p型雜 質（例如硼），其雜質濃度設定在1 X 10ΐ7〜丨X 1〇21討⑽s/cm3 範圍内的預定値。控制閘線27 (WL0)、...27 (WL15)及選擇 閘線27 (SSL)、27 (GSL)例如以1 〇 nm〜500 nm厚度形成。 控制閘線27 (WL0)、...27 (WL15)及選擇閘線 27 (SSL)、27 (GSL)也可以不是多晶碎層，而是例如由硬化鎢（丁⑽以^ Silicide)、矽化鎳、矽化鉬、矽化鈦、矽化鈷等金屬矽化 物構成。此外，控制閘線27 (WL0)、...27 (WL15)及選擇間 線27 (SSL)、27 (GSL)也可以由多晶石夕和金屬碎化物的層最 構造構成。 控制閘線27 (WL0)、…27 (WL15)及選擇閘線27 (SSI〇、27 (G S L)上形成閘加工時成爲罩幕的罩（c a p )絕緣膜4 8。 以此罩、纟巴緣膜：4 8爲罩’ Ί虫刻控制閘線2 7 (W L 0)、·. · 2 7 (WL15)及選擇閘線27 (SSL)、27 (GSL)，就形成這些間線列 方向的邊緣部。 而且’MONOS型EEPR0M胞（記憶胞）由η型擴散層2§、 電荷儲存層26及控制閘線27 (WL0)、〜27 (WL15)構成。此 外，選擇開關元件也由η型擴散層28、28S、28d、電荷儲存 -123- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂---- 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（121 ) 層 26sSL、26GSL及選擇閘線 27 (SSL)、27 (GSL)構成。 M〇N〇S型EEPROM胞的閘長設定在〇·〇ι βπ^〇·5 範圍 内的預定値。η型擴散層28、28s、28d含有n型雜質（例如 磷、坤、銻等），其表面濃度設定在i X iOnq X 1〇2ι at〇ms/em3 範圍内的預定値。此外，η型擴散層28、28s、28d深度例如 設定在10 nm〜500 nm範圍内的預定値。 η型擴散層（源極/汲極）28爲並聯連接的多數個（在本例爲 1 6個）記憶胞所共有，其結果可實現由多數並聯連接的記 憶胞構成的及（AND)胞構造。此外，η型擴散層28s、28(!爲 在列方向互相鄰接的兩個胞單元所共有。 選擇開關元件的閘長設定成比MONOS型EEPROM胞（記 憶胞）的閘長長。例如選擇開關元件的閘長設定在〇. 〇 2 # m 〜1 # m範圍内的預定値。如此藉由比記憶胞的閘長加長選 擇選擇開關元件的閘長，因可充分增大部件選擇/非選擇 時的接通/斷開比而可防止錯誤寫入或錯誤讀出。 關於本例的裝置構造的特徵在於下述之點：選擇開關元 件和記憶胞都由MONOS型MOSFET構成。此外，關於本例 的裝置構造的特徵在於下述之點··選擇開關元件的選擇閘 線27 (SSL)、27 (GSL)形成於和MONOS型MOSFET胞（記憶 胞）的控制閘線27 (WL0)、...27 (WL15)相同之層。 在本例，記憶胞的閘絕緣膜2 5及電荷儲存層2 6的厚度分 別和選擇開關元件的閘絕緣膜25SSL、25GSL及電荷儲存層 26SSL、26GSL的厚度實質上相同。即，在記憶胞和選擇開 關元件，由於可同時形成閘絕緣膜25、25SSl、25GSl及電荷 ----I.-------IAW --I I hi I ί I ---I---- (請先閱讀背面之注意事項再填寫本頁) -124- 475267 A7 五、發明說明（122 ) 儲存層26、263几、26仍!^，所以製程短，可降低製程成本。 再在η型擴散層28上形成十分厚的層間絕緣膜46。胞單 元内最資料傳輸線側的η型擴散層（汲極）連接於資料傳 輸線B L。資料傳輸線b L例如由含有雜質的導電性多晶 石夕、鎢、硬化鎢、鈥、氮化鈇、產呂等構成。胞單元内2 用電壓節點側的η型擴散層（源極）連接於共用電壓^ 點。 1己憶胞及選擇開關元件爲層間絕緣膜2 8所覆蓋。資料傳 輸線36 (BL)例如藉由金屬鑲嵌（damascene)製程^成於設於 層間絕緣膜2 8配線構内。層間絕緣膜2 8例如二氧化矽戋 氮化矽等構成。 / 在資料傳輸線36 (BL)上例如形成由鎢、鋁、銅等金屬構 成的上邵配線。而且，資料傳輸線36 (BL)&上部配線分別 被例由二氧化矽、氮化矽、聚醯亞胺（p〇lyimid幻等絕緣膜 構成的保護膜（純化鑊）3 7覆蓋。 P 型 少 -篇 # 又:在這種裝置構造？11型井區域22*p型井區域”和 型半導體基板2 1之間。因此，p型井區域2 3電位可和p 半導體基板2 1電位獨立設定。其結果，例如擦除時可減 升壓電路（booster)的消耗電力。 緣 全 在本例的裝置構造，電荷儲存層2 6配置於元件分離絕 膜24上及被·元件分離絕緣膜24包圍的元件區域上，使 部胞單元内的電晶體的電荷儲存層26互相一體化。因此 化 在本例，電荷儲存層2 6限於絕緣體，例如氮化矽、氧 鈦、氧化鈕、氧化鋁等。 125- 本紐尺度適用中國國家標準(c^S)A4規格（21Q x 297公楚 經濟部智慧財產局員工消費合作社印製 475267 A7 B7 五、發明說明（123) 此外，和習知有浮動閘極的EEPROM不同，由於由絕緣 體構成電荷儲存層2 6，所以爲了防止互相鄰接的兩個電晶 體（記憶胞及選擇開關元件）間的漏電流的側壁絕緣膜4 3無 需十分厚地形成。 即，根據本例的裝置構造，由於可使側壁絕緣膜4 3厚度 變薄，所以可縮小胞單元内的兩電晶體距離，可助於元件 向密度化及晶片寸縮小。 此外，形成選擇開關元件SI、S2的選擇閘線27 (SSL)、27 (GSL)及記憶胞M〇、Ml、…M15的控制閘線27 (WLO)、."27 (WL15)之際，電荷儲存層26、26ssL、26gsL的側壁不會露 出，所以可防止電荷儲存層2 6、2 6 § s L、2 6 g S L的污染或漏 電流，並可使因源極邊緣或汲極邊緣的電場集中而異常寫 入或異常擦除減少。 此外，在本例，形成STI構造的元件分離絕緣膜2 4後， 形成閘絕緣膜25、25SSL、25GSL、電荷儲存層（絕緣膜） 26、26SSL、26GSl及電荷儲存層和控制閘極間的絕緣膜 40、4〇ssL、4〇GSL，所以這些絕緣膜不會暴露於形成元件 分離絕緣膜2 4時的熱製程中。 因此，無製程損傷可形成良好膜質的閘絕緣膜25、 25sSL、25GSL、電荷儲存層26、26SSL、26GSL及電荷儲存 層和控制閘極間的絕緣膜4 0、4 0 s s L、4 0 G S L。 此外，在本例，電荷儲存層26、26sSL、26GSL形成於P 型井區域（記憶胞陣列區域）2 3上的全體，加工電荷儲存層 26、26sSL、26GSL的製程不存在，所以沒有電荷儲存層 -126- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----：--------裝-----— *--訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 475267
五、發明說明（124) 一6、26SSL、26GSL損傷的產生，可助於提高電荷保持特性。 而且，只對於選擇開關元件S1、S2的選擇的閘線27 (SSL)、27 (GSL)及έ己憶胞MO、Ml、…Ml 5的控制閘線27 (WLO)、·，·27 (WL15)加工即，對於閘絕緣膜25、25ssl、 25GSL、電荷儲存層26、26sSL、26GSL及電荷儲存層和控 制閘極間的絕緣膜40、40SSL、40GSL無需加工。 因此，閘加工後所形成的電晶體間高低平面差變小，其 結果’可縮小互相鄰接的兩個閘極間隔，可助於元件高密 度化。此外，雖然必須以層間絕緣膜2 8嵌入兩個閘極間的 溝，但根據本例，因可縮小此溝的高寬比（aspect rati〇)而 可在兩個閘極間的溝完全嵌入層間絕緣膜2 8。 此外，在本例，因採用及（AND)胞構造而可使記憶胞 Μ〇、ΜΙ、"·Μ15的亭聯電阻爲小且一定，例如使記憶於記 憶胞的資料多電平化（multi-level)時，爲了使記憶胞的臨界 値穩定，很合適。 在關於本例的裝置構造方面，也和上述第一例同樣，可 進行選擇開關元件SI、S2的臨界値設定。在設定臨界値 時，採用及（AND)胞構造的情況的動作特徵在於下述之 點：讀出動作時，使選擇部件的非選擇記憶胞成爲斷開狀 態。 即，在反及胞構造，讀出動作時，選擇部件内的非選擇 記憶胞成爲接通狀態。此點以外的動作在採用及胞構造的 情況和採用反及胞構造的情況相同。因此，在採用及胞構 造的情況，例如根據圖5 3及圖5 4所示的流程圖，亦可設 -127- ..—^--------^—------^-------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475267 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 —__B7_ 五、發明說明（125 ) 定選擇開關元件SI、S2的臨界値。 [其他] 關於以上全部例，由於選擇開關元件S1、S2的選擇閘線 SSL、GSL和s己憶胞Μ〇、Μ1、…Μ15的控制閘線WLO、 WL1、…WL15形成於相同配線層内，所以可都低設選擇閘 線SSL、GSL及控制閘線WLO、WL1、...WLIS的配線電阻。 即’由於對於選擇閘線SSL、GSL及控制閘線WLO、 WL1、…WL15可採用降低多晶矽化金屬製程或自行對準矽 化物製程等閘配線電阻値的製程，並可同時形成選擇閑線 SSL、GSL及控制閘線WLO、WL1、…WL15，所以藉由削減 製造步驟數，可謀求成本減低。 此外，選擇閘線SSL、GSL及控制閘線WL0、WL1、… WL1 5藉由一次PEP (光刻製程）及RIE可形成圖案，所以也 不產生微影時的選擇閘線SSL、GSL和控制閘線WL〇、 WL1、一WLIS的對合偏差問題。 此外，爲了選擇閘線SSL、GSL的低電阻化，在選擇閘線 SSL、GSL上不需要所謂的低電阻的背面副線（backside sub wire)，所以可減少配線層。此外，也不要選擇閘線ssl、 GSL和背面副線的接觸邵（shunt area)，所以可消減晶片面 積，並且也可消除接觸不良或斷線不良的問題。 再者’不是洋動閘極，而是例如使用由絕緣體構成的電 荷儲存層2 6，所以不要所謂的狹缝製作製程等，可實現製 程簡化。此外，可使選擇開關元件的製程和記憶胞的製程 完全共用化。 128- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---;--------裝--------訂--------r (請先閱讀背面之注意事項再填寫本頁) 475267 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（126) 此外’由於不要選擇閘線SSL、GSL和背面副線的接觸部 (shunt area) ’所以例如夾入資料傳輸線/共用電壓節點接觸 剖的兩條選擇閘線SSL、GSL間隔可與記憶胞的控制閘線 WLO、WL1、〜WL15間隔相等。 又’本發明不限於上述五個例子。 例如關於包含元件分離絕緣膜2 5的絕緣膜形成方法，除 了將碎（Si)變換成氧化矽膜或氮化矽膜的方法外，也可以 使用將氧離子注入石夕内的方法或使被沈積的石夕氧化的方法 等。 此外，電荷儲存層2 6也可以使用二氧化鈦、三氧化二 銘、氧化la膜、鈇酸魏、鈥酸鋇、鈇酸鍺錯或這些的層疊 膜。 曰且 此外’在上述各例雖然採用p型半導體基板（矽基板）2 i， 但取代此，例如也可以採用n型矽基板、s〇I (絕緣層上有 碎）基板、含矽的單晶半導體基板（鍺化矽混晶基板、碳化 矽鍺混晶基板等）。 再者，記憶胞MO、Ml、".M15及選擇開關元件S1、§2雖 然由形成於p型井區域2 3内的η通道電晶體構成，但取代 此，也可以由形成於η型井區域（η型半導體基板亦可）内？ 通道電晶體構成。這種情況，在上述各例將η型換成ρ型， 將ρ型換成η型即可。 記憶胞的控制閘極及選擇開關元件的選擇開關元件的控 制閘極由矽半導體、鍺化矽混晶或碳化矽鍺混晶構成亦 可，或者由矽化鈦、矽化鎳、矽化鈷、矽化姮、矽化鎢、 -i I I ^--------111^----訂--I I I I-- (請先閱讀背面之注意事項再填寫本頁) -129- 4/灿7 經濟部智慧財產局員工消費合作社印製 A7 --— B7 五、發明說明（127 ) 矽化鉬等金屬矽化物（或多晶矽化全 7儿至屬）構成吓可，或者由 鈦、鋁、銅、氮化鈦、鎢等金屬媸士、+ _ 丄 宁至屬構成亦可，或者由多晶材 料構成亦可’甚至由這些層疊構造成亦可。 此外，記憶胞的控制閘極及遂耧門μ - ^ , a 久< #開關疋件的選擇開關元 件的控制閘極也可以由非晶矽、非曰玄从〜w ^ 曰7非日曰系鍺化矽混晶或非晶 系碳化石夕鍺混晶或由這些的層4構造構成。記憶胞m〇、 、…M15及選擇開關元件31、§2的電荷儲存層％、 26SSL、26GSL也可由以多數點狀構件的集合構成。 其他，本發明在不脱離其要旨的範圍可各種變形實施。 以上，如説明，根據本發明之半導體記憶裝置，選擇開 關元件S1、S2的選擇閘線SSL、GSI^記憶胞M〇、m、… M15的控制問線WLO、WL1 ' ...WU5可形成於相同配線層 内，可同時降低域擇閘線SSL、GSL及控制閘線WLO、 WL 1、…WL 1 5的配線電阻。 即’對於選擇閘線SSL、GSL及控制閘線WLO、WL1、… WL 1 5可共用使用多晶石夕化金屬製程或自行對準石夕化物製 私等閘配線低電阻製程，和降低配線電阻共用可實現製造 步驟數的削減。 此外’選擇閘線SSL、GSL和控制閘線WLO、WL1、··· WL 1 5使用由一次微影所形成的罩幕可同時加工，所以沒 有選擇閘線SSL、GSL和控制閘線WLO、WL1、...WL15的對 石偏差問越，日曰片面積也不會增大。 此外，爲了選擇閘線SSL、GSL的低電阻化，在選擇閘線 SSL、GSL上不需要所謂的低電阻的背面副線（backside sub -130- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） * ----,-------^--I I K----^ , I---I--.1 f請先閱讀背面之>i音？事項再填寫本頁) 475267 A7 五、發明說明（128)
Wlre)，所以可減少配線層。此外，也不要選擇間 GSL和背面副線的接觸部（shunt area)，所以可消減 、 積，並且也可消除接觸不良或斷線不良的問題。 面 再者’不是浮動閘極’而是例如使用由絕緣體構成的兩 荷儲存層26，所以不要所謂的狹缝製作製程等，可實現= 程簡化。此外，可使選擇開關元件的製程和記憶胞的 完全共用化。 $ 此外，由於不要選擇閘線SSL、GSL和背面副線的接觸部 (shunt area)，所以例如夾入資料傳輸線/共用電壓節點接觸 剖的兩條選擇閘線s s L ' G s L間隔可與記憶胞的控制間線 WLO、WL1、··· WL15 間隔相等。 (3)精通技蟄的人士將容易想到另外的優點及變更形 態。因此’本發明在其較寬廣的方面不限於此處所顯示及 所敘述的特定説明與代表具體實例。所以，在不脱離發明 的精神或附加申請專利範圍及其同義辭限定的全體發明概 含的範圍可作各種變更形態的實施。 f請先閱讀背面之注意事項再填寫本頁) 裝 訂--- 經濟部智慧財產局員工消費合作社印製

Claims (1)

  1. 475267 第88113982號專利申請案 中文申請專利範圍修正本(90年10月） A8 B8 C8 D8 申請專利範圍 1 . 一種半導體記憶裝置，其特徵在於：包含 胞單元：且有第一端及第二端，由串聯連接於前述第 一及第二端間的多數電晶體構成； 資料傳輸線：連揍於前述胞單元之第一端；及 共用電壓節點：連接於前述胞單元之第二端， 裝 各電晶體實質上有同一構造，同時有永久記憶資料的 功能，前述多數電晶體中最接近前述資料傳輸線的一 個電晶體和最接近前述共用電壓郎點的一個電晶體係 用作為選擇開關元件，用作前述選擇開關元件的電晶 體以外的電晶體係作為記憶胞使用者。 2 .如申請專利範圍第1項之半導體記憶裝置，其中用作前 述選擇開關元件的電晶體係經常設定在擦除狀態或寫入 狀態。 3 .如申請專利範圍第1項之半導體記憶裝置，其中使前述 多數電晶體全部成為擦除狀態後，使用作前述選擇開關 元件的電晶體成為寫入狀態。 線 4 .如申請專利範圍第3項之半導體記憶裝置，其中使用作 前述選擇開關元件的電晶體成為寫入狀態後，對於用作 前述記憶胞的電晶體執行資料程式規劃。 5 .如申請專利範圍第1項之半導體記憶裝置，其中使前述 多數電晶體全部成為擦除狀態後，對於用作前述記憶胞 的電晶體執行資料程式規劃。 6. —種半導體記憶裝置，其特徵在於：包含 胞單元：且有第一端及第二端，由串聯連接於前述第 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 475267 A8 B8 C8 D8 月〆曰 £ 申請專利範圍 ntl iiL 一及第二端間的實.質上有同一構造的多數MFSFET構 成， 資料傳輸線：連接於前述胞單元之第一端；及 共用電壓節點：連接於前述胞單元之第二端， 多數MFSFET中最接近前述資料傳輸線的一個 MFSFET和最接近前述共用電壓節點的一個MFSFET係 用作為選擇開關元件，用作前述選擇開關元件的 MFSFET以夕卜的MFSFET係作為記憶胞使用者。 7 .如申請專利範圍第6項之半導體記憶裝置，其中用作前 裝 述選擇開關元件的MFSFET經常設定在擦除狀態或寫入 狀態。 8 .如申請專利範圍第6項之半導體記憶裝置，其中使前述 多數MFSFET全部成為擦除狀態後，使用作前述選擇開 關元件的MFSFET成為寫入狀態。 9 .如申請專利範圍第8項之半導體記憶裝置，其中使用作 線 前述選擇開關元件的MFSFET成為寫入狀態後，對於用 作前述記憶胞的MFSFET執行資料程式規劃。 10. 如申請專利範圍第6項之半導體記憶裝置，其中使前述 多數MFSFET全部成為擦除狀態後，對於用作前述記憶 胞的MFSFET執行資料程式規劃。 11. 如申請專利範圍第6項之半導體記憶‘裝置，其中給與用 作前述記憶胞的MFSFET之閘極低電位，用作前述記憶 胞的MFSFET中使非選擇MFSFET之閘極成為浮動狀態 後，給與形成前述多數MFSFET的半導體基板高電位， -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 475267 A8 B8 C8 D8| f终/明日修·上匕丨補充1 、申請專利範圍 用作前述記憶胞的.MFSFET中對於被選擇MFSFET執行 資料擦除動作。 12. 如申請專利範圍第6項之半導體記憶裝置，其中給與前 述資料傳輸線預定電位，將用作前述記憶胞的MFSFET 之通道充電到起始電位後，使用作前述記憶胞的 MFSFET之通道成為浮動狀態，此後給與用作前述記憶 胞的MFSFET之閘極程式電位或傳輸電位，用作前述記 憶胞的MFSFET中對於被選擇MFSFET執行資料程式規 劃。 13. 如申請專利範圍第6項之半導體記憶裝置，其中給與前 述資料傳輸線接地電位，將用作前述記憶胞的MFSFET 之通道設定在接地電位，此後給與用作前述記憶胞的 MFSFET之閘極程式電位或傳輸電位，用作前述記憶胞 的MFSFET中對於被選擇MFSFET執行資料程式規劃。 14. 一種半導體記憶裝置，其特徵在於：包含 多數個記憶胞：形成於半導體區域上，事聯或並聯連 接於第一節點及第二節點之間；及， 選擇開關元件：連接於前述第一節點及第三節點之 間， 前述多數個記憶胞和前述選擇開關元件都有電荷儲存 層，前述多數個記憶胞的電荷儲存層材料及厚度和前 述選擇開關元件的電荷儲存層材料及厚度實質上相同 者。 15. 如申請專利範圍第1 4項之半導體記憶裝置，其中前述多 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 、、申請專利範圍 - -J 數個記憶胞各個具有控制閘極選 1 2開關一制閘極，該選二關::::::: ^ Γ ^ ^ ^^ ^^ ^ ^ s； 記憶胞的電荷儲存層及前述選擇二其::;: 存層互相分離。 何倚 申請專利範圍第16項之半導體記憶裝置， ::存層包括由含有雜質的，、錯切及含有錯的導； =;二氧化鈥'氧化起或含有氧化銘的絕緣體中 所選擇的一個。 汛如申請專利範圍第14項之半導體記憶裝置.，其巾前 數個記憶胞的電荷儲存層及前述選擇開關元件電荷儲 層互相一體化。 仪如中請專利範圍第18項之半導體記憶裝置，其中前述電 荷儲存層包括由氮化梦、氧化鈇、氧化起或 Z 的絕緣體中所選擇的一個。 15 2〇.如申請專利範圍第16項之半導體記憶裝置，其中更包含 元件分離絕緣膜··包圍配置前述多數個記憶胞和前 擇開關元件的元件區域， 前述多數個記憶胞的電荷儲存層及前述選擇開關元件 的電荷儲存層只配置於前述元件區域上。 21·如申請專利範圍第2 〇項之半導體記憶裝置，其中前述多 數個記憶胞的電荷儲存層側面及前述選擇開關元件的電 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 申請專利範園 荷儲存層側面被前述元件分離絕緣膜覆蓋。 22.如申請專利範圍第18項之半導體記憶裝置，其本 ”緣膜：包圍配置前述多數胞》： 擇開關元件的元件區域， 匕胞和則述選 的憶胞的電荷儲存層及前述選擇開關元件 〕包何儲存層只配置於前述元件區域上。 23.如申請專利範圍第22項之半導體記憶裝置，立中前 二個記憶胞的電荷儲存層側面及前述選擇開關元件的電 何儲存層側面被前述元件分離絕緣膜覆蓋。 如申請專利範圍第18項之半導體記憶裝^，其中更包本 :件分離絕緣膜：包圍配置前述多數個記憶胞和前述^ 擇開關元件的元件區域， 前述多數個記憶胞的電荷儲存層及前述選擇開關元件 別配置於前述元件區域上及前述元件 分離絕緣膜上。 &如申請專利範圍第16項之半導體記憶裝置，其中前述多 數個記憶胞及前述選擇開關元件都在前述半導體區域和 電荷儲存層間有絕緣膜，前述選擇開關元件的絕緣膜 厚度比前述多數個記憶胞的絕緣膜厚度厚。 26·如申請專利範圍第18項之半導體記憶裝i，其中前述多 數個記憶胞及前述選擇開關元件都有閘絕緣膜，前述選 擇開關元件的絕緣膜厚度比前述多數個記憶胞的絕緣 膜厚度厚。 27·如申叫專利範圍第1 4項之半導體記憶裝置，其中前述選 5- 本紙張尺度通用中國國家標準(CNS) A4規格(210 X 297公爱）
    擇開關元件具有選擇開關元件的㈣閘極及配置於前述 控制閘極和前述電荷儲存層間的絕緣膜，對於前述選擇 開關兀件的寫入或擦除時，流到前述絕緣膜的電流成為 流到前述電荷儲存層.和半導體區域間的電流以上。 8·如申請專利範圍第14項之半導體記憶裝置，其中前述選 擇開關7C >ί牛的臨界值在冑除動向收叙於第一值的方 向變化。 29.如申請專利範圍第14項之半導體記憶裝置，其中前述竭 擇開關元件的臨界麵寫人動㈣，向倾於第二值纪 方向變化。 ._纖 30·如申請專利範圍第^_29項之半導體記憶裝置，其中京 述第一值為負，前i|:夢I值為正。 31·如申請專利範圍第14項之半導體記憶裝置，其中前述多 數個記憶胞及前述選擇開關元件都由配置於第一導電卷 井區域内的第二導電型場效電晶體所構成。 32·如2請專利範圍第14項之半導體記憶裝置，其中前述筹 三節點係連接於資料傳輸線或共用電壓節點線。 33·如申請專利範圍第丨4項之半導體記憶裝置，其中對於育 述選擇開關元件的前述閘極，施加於前述半導體區^ 電壓是正。 34·如申請專利範圍第丨4項之半導體記憶裝置，其中前述多 數個記憶胞和選擇開關元件在和與第三節點連接的資料 ^輸線正交的方向多數並排形成，前述資料傳輸線和資 枓選擇線正交形成，形成記憶胞矩陣，對於前述選擇開
    裝 η
    / /
    申请專利範圍 控制輸入係並排連接於和資料選擇線平行形成 具有電荷儲存層之選擇問電晶體及具有電 憶胞的半導體記憶裝置之臨界值設定方法，其 特徵在於：包括以下步騾·· 产：的二：動作將則逑選擇開關元件的臨界值及前述記 fe胞的臨界值都設定在負， 精由寫人動作將前述選擇開關元件的值設定 正， :也則述選擇開關元件的臨界值是否已變成正， 裝 :述選擇開關元件的臨界值未變成正時，進行再寫入 動作， 選擇開關元件的臨界值成為正後，進行為了將 2 ^ 開關兀件的臨界值收在設定範圍内的寫入動 作， 圍：證則述選擇開關元件的臨界值是否收在前述設定範 線 π < it擇開關I件的臨界值未收在前述設定範圍内 時’進行前述再寫入者。 3“:申請專利範圍第35項之包含具有電荷儲存層之選擇閘 =晶體及具有電荷儲存層之記憶胞的半導體記憶裝置之 ::值設定方法’其中前述選擇開關元件的臨界值在前 u ·Τ、除動作不會比第—值小，並且在前述寫人動 比第二值大。 曰 37.如申請專利範圍第36項之包含具有電荷儲存層之選擇閑 475267 月 ο 帮 Ml & 8 8 8 A B c D
    申請專利範圍 電晶體及具有電荷婦存層之記憶胞的半導體記憶裝置之 臨界值設定方法，其中藉由前述再寫入，前述選擇開關元 件的臨界值集中於前述第二值。 8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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