JP4843362B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えば１つのメモリセルに２値以上のデータを記憶することが可能な半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリは、ロウ方向に配置された複数のメモリセルがそれぞれビット線を介して対応するラッチ回路に接続されている。各ラッチ回路はデータの書き込み、及び読み出し時にデータを保持する。ロウ方向に配置された複数のセルは、一括してデータの書き込み、又は読み出しが行なわれる（例えば、特許文献１参照）。

消去動作は、メモリセルの閾値電圧を負電圧に設定し、書き込み動作により、メモリセルの浮遊ゲート内に電子を注入することにより閾値電圧を正電圧に設定する。しかし、ＮＡＮＤ型フラッシュメモリは、メモリセルが直列に接続されているため、読み出し動作時において、選択セルのデータをビット線に読み出すとき、選択セル以外の非選択セルをオン状態とする必要がある。このため、非選択セルの制御ゲートに、メモリセルに設定される最高の閾値電圧より高い電圧（Ｖｒｅａｄ）が印加される。

一方、書き込み動作において、メモリセルに設定される閾値電圧は、読み出し動作を考慮してＶｒｅａｄを超えることができない。このため、書き込みシーケンスでは、ビット毎にプログラム、プログラムベリファイリードを繰り返し行ない、メモリセルの閾値電圧がＶｒｅａｄを超えないように制御する必要がある。

また、大容量を記憶するため、１つのメモリセルに２ビット以上のデータを記憶する多値メモリが開発されている。例えば１つのメモリセルに２ビットを記憶するためには、４つの閾値分布を設定しなくてはならない。このため、多値メモリは、１セルに１ビットを記憶するメモリに比べ、１つ当たりの閾値分布を狭く設定する必要があり、書き込みスピードが遅くなるという問題がある。

そこで、負電圧側にも閾値電圧を設定し、１つ当りの閾値分布の幅を広げることにより、高速な書き込みを可能とすることが考えられている。この負電圧側に閾値電圧を設定する方法として、リード及びベリファイリード時に、セルのソース及びウェルにバイアス電圧を印加し、これらの電位をワード線の電位より高くすることにより、見かけ上、ワード線に負電圧を印加した場合と同等とすることで、負の閾値電圧を読み出すことが提案されている。この提案の場合、例えば１６ｋから３２ｋの多数のビット線よりバイアス電圧を発生する電源回路に大電流が流れ込まないように、ソース及びウェルと非選択ビット線とを短絡している。リード動作において、先ず、２本のビット線のうち選択ビット線に電位が印加される。このとき、選択ビット線には電荷＋Ｑが蓄えられるが、非選択ビット線にも電荷−Ｑが蓄えられている。ここで、セルがオンすると、選択ビット線に蓄えられた電荷は、ソースに流れ込むが、ソース及びウェルと非選択ビット線とを短絡しているため、選択ビット線の電荷は、非選択ビット線に流れ込み、非選択ビット線に蓄えられている電荷−Ｑと中和し消滅する。このため、ソースノイズを抑えることができ、高速な読み出しが可能となる。また、ソース及びウェルと非選択ビット線にバイアス電圧を供給する電源回路に流れ込む電流が少ないため、電源回路が安定動作し、負電圧側の閾値電圧を確実に読み出すことができる。

しかし、この場合、非選択ビット線に蓄えられている電荷−Ｑをソース線に流す必要があるため、ロウ方向に配置された複数のセルの内、半数のセルしか同時に読み出すことができない。ロウ方向に配置された複数のセルの内、半数のセルしか選択できない場合、半数ずつの書き込みとなる。このため、非選択セルはプログラムディスターブを受けることになる。書き込み速度を高速化するためには、ロウ方向に配置された複数のセル全てを同時に書き込むことが望ましい。全ビット線にそれぞれデータ記憶回路を接続することにより、ロウ方向に配置された全てのセルを同時に書き込むことが可能となる。

しかし、データの読み出しは、上述したように、隣接する一方のビット線を用いて他方のビット線の電荷を消滅させる必要があるため、ロウ方向に並んだ複数のセルの内、半数ずつしか読み出しを行うことができず、全セル同時に読み出しを行なうことができない。このデータの読み出しは、通常の読み出しに限らず、書き込みデータをベリファイするためのベリファイ読み出しにおいても同様である。特に、４値、８値、１６値のデータを記憶する多値メモリの場合、書き込みデータをベリファイするため、ベリファイ読み出しの回数が増大する。このため、書き込み時間より、書き込みベリファイに要する時間が増大する。このように、データの読み出し時に、ソース線にバイアス電圧を印加する場合、ノイズを抑制して安定且つ高速にロウ方向の全セルを同時に読み出すことができないという問題があった。
特開２００４−１９２７８９号公報

本発明は、安定且つ高速にロウ方向の全セルを同時に読み出すことが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様は、複数のワード線と、複数のビット線と、複数の前記ワード線及び複数の前記ビット線に接続された複数のメモリセルが配置されたメモリセルアレイと、前記複数のビット線のそれぞれに沿って配置され、前記複数のメモリセルのそれぞれのソースに接続される複数のソース線とを具備し、複数の前記ビット線は、奇数番目のビット線である第１ビット線及び、偶数番目のビット線である第２のビット線を含み、複数の前記ソース線は第１、第２のソース線を含み、前記第１のソース線は前記第１のビット線に沿って配置され、前記第２のソース線は前記第２のビット線に沿って配置され、前記第１のソース線及び前記第１のビット線と前記第２のソース線及び前記第２のビット線は、異なる層に形成されていることを特徴とする。

本発明によれば、安定且つ高速にロウ方向の全セルを同時に読み出すことが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図２は、第１の実施形態に係る半導体記憶装置、具体的には例えば４値（２ビット）のデータを記憶するＮＡＮＤフラッシュメモリの構成を示している。

メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、データ入出力端子５は、例えば外部のホストから供給される各種コマンドＣＭＤ、アドレスＡＤＤ、及び書き込みデータＤＴを受ける。データ入出力端子５に入力された書き込みデータＤＴは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。制御信号及び制御電圧発生回路７は、これら制御信号に応じてデータの書き込み時、読み出し時、消去時に必要な制御信号及び制御電圧を発生する。さらに、制御信号及び制御電圧発生回路７は、一定の電圧Ｖｆｉｘ（例えば１．６Ｖ）を発生する定電圧発生回路７−１を有している。この定電圧発生回路７−１は、負の閾値電圧を読み出し時、後述するセルのウェル、メインソース線、サブソース線及び非選択ブロックの選択ゲートに一定の電圧Ｖｆｉｘを供給する。すなわち、ウェルやソース線等に一定のバイアス電圧を印加してワード線の電位より高くすることにより、見かけ上ワード線に負電圧を印加した状態として、メモリセルに設定された負の閾値電圧を読み出し可能としている。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図１は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はサブソース線ＳＲＣ０ｅに接続されている。

第１の実施形態において、各ビット線ＢＬ０ｅ，ＢＬ０ｏ，ＢＬ１ｅ，ＢＬ１ｏ…ＢＬｉｅ，ＢＬｉｏ…ＢＬ８ｋｅ，ＢＬ８ｋｏに沿って、サブソース線ＳＲＣ０ｅ，ＳＲＣ０ｏ，ＳＲＣ１ｅ，ＳＲＣ１ｏ…ＳＲＣｉｅ，ＳＲＣｉｏ…ＳＲＣ８ｋｅ，ＳＲＣ８ｋｏが配置されている。各サブソース線の一端は、ワード線に沿って配置されたメインソース線ＳＲＣに接続され、他端は選択ゲートＳ１を介して各ＮＡＮＤセルのソースに接続されている。これらサブソース線ＳＲＣ０ｅ，ＳＲＣ０ｏ，ＳＲＣ１ｅ，ＳＲＣ１ｏ…ＳＲＣｉｅ，ＳＲＣｉｏ…ＳＲＣ８ｋｅ，ＳＲＣ８ｋｏは、データの読み出し時、対応するビット線の電荷を中和し消滅させる機能を有している。偶数番目のビット線ＢＬ０ｅ〜ＢＬ８ｋｅ及び偶数番目のサブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｅと、奇数番目のビット線ＢＬ０ｏ〜ＢＬ８ｋｏ及び奇数番目のサブソース線ＳＲＣ０ｏ〜ＳＲＣ８ｋｏは、サブソース線とビット線が、お互いに交互に形成されている。

また、各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２はビット線の数と同数のデータ記憶回路１０を有している。各データ記憶回路１０は、ビット線ＢＬ０ｅ、ＢＬ０ｏ、ＢＬ１ｅ、ＢＬ１ｏ…ＢＬｉｅ、ＢＬｉｏ…ＢＬ８ｋｅ、ＢＬ８ｋｏにそれぞれ接続されている。図１において、データ記憶回路は全てビット線の一端側に配置している。しかし、レイアウトが難しい場合、例えば偶数番目のビット線ＢＬｅに接続されるデータ記憶回路はビット線の一端側に配置し、奇数番目のビット線ＢＬｏに接続されるデータ記憶回路をビット線の他端側に配置することも可能である。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されているビット線について同時に行なわれる。

また、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。本実施形態の場合１つのワード線に接続された全メモリセルにデータが書き込まれ、読み出される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されているビット線ＢＬ０ｅ、ＢＬ０ｏ、ＢＬ１ｅ、ＢＬ１ｏ…ＢＬｉｅ、ＢＬｉｏ…ＢＬ８ｋｅ、ＢＬ８ｋｏがアドレス信号ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３…ＹＡｉ、ＹＡｉ＋１…ＹＡ８ｋ、ＹＡ８ｋ＋１に応じて選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。

図３（ａ）（ｂ）、図４は、メモリセル及び選択トランジスタの断面図を示している。

図３（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図３（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図３（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図４は、第１の実施形態に対応する半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５５、５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図４に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。尚、図２中２〜８の周辺の回路もＬＶＮＴｒ、ＬＶＰＴｒ及びＨＶＮＴｒ、ＨＶＰＴｒにより構成されている。

図５は、消去、プログラム、リードにおいて、図４に示す各部に供給される電圧を示している。データのリード時、メモリセルが形成されるＮウェル５２、Ｐウェル５５に一定電圧Ｖｆｉｘが供給される。尚、消去レベル以外に、負側に閾値レベルを設けない場合は、Ｖｆｉｘ＝０Ｖとする。

図６は、図１に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはノードＮ２ａに接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端は、信号線ＣＯＭｉに接続されている。この信号線ＣＯＭｉは全データ記憶回路１０に共通に接続され、この信号線ＣＯＭｉのレベルにより、全データ記憶回路１０のベリファイが完了したかどうかを判定できる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、信号線ＣＯＭｉがハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端に後述する信号ＢＯＯＳＴが供給されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏの一端に接続されている。

上記各信号及び電圧は、図２に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。

本メモリは、多値メモリであり、１つのセルに例えば２ビットのデータを記憶することが可能とされている。この２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なわれる。

図７（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値電圧の関係を示している。消去動作を行なうと、図７（ａ）（ｃ）に示すように、メモリセルのデータは“０”となる。第１ページの書き込み後、メモリセルのデータはデータ“０”又はデータ“１”となる。ここで、データ“０”は負の閾値電圧を有し、データ“１”は正の閾値電圧を有している。

また、図７（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータはデータ“０”、“２”、“３”、“４”となる。第１の実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。

図８は、第１の実施形態における書き込み順序の一例を示している。ブロック内では、ソース線に近いメモリセルからページごとに書き込み動作が行なわれる。メモリセル１とメモリセル２は同時に書き込まれ、メモリセル３とメモリセル４は同時に書き込まれ、メモリセル５とメモリセル６は同時に書き込まれ、メモリセル７とメモリセル８は同時に書き込まれる。書き込み順序は次の通りである。

（１）メモリセル１，２の第１ページ
（２）メモリセル３，４の第１ページ
（３）メモリセル１，２の第２ページ
（４）メモリセル４，５の第１ページ
（５）メモリセル３，４の第２ページ
（６）メモリセル７，８の第１ページ
（７）メモリセル５，６の第２ページ
（８）図示せぬ他のメモリセル
（９）メモリセル７，８の第２ページ
（読み出し動作）
図７（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、“０”又は“１”となっている。このため、ワード線とソース線の電位差をこれらのデータの閾値電圧の中間の電位“ａ”に設定して読み出し動作を行なうことにより、これらのデータを読み出すことができる。また、図７（ｂ）に示すように、第２ページ書き込み後、メモリセルのデータは、“０”、“２”、“３”、“４”のいずれかにある。このため、ワード線とソース線の電位差を“ｂ”、“ｃ”、“ｄ”に設定することにより、これらのデータを読み出すことができる。

図９を参照して読み出し動作について説明する。読み出し動作では、選択されているセルのウェル、メインソース線ＳＲＣ、サブソース線ＳＲＣ０ｅ…ＳＲＣ８ｋｏ、非選択ブロックの選択ゲートに、定電圧発生回路７−１より、電圧Ｖｆｉｘ（例えば１．６Ｖ）が供給される。尚、負電圧側に閾値分布を設定しない構成の場合、Ｖｆｉｘは０Ｖとされる。

また、選択ワード線に読み出し時の電位Ｖｆｉｘ＋“ａ”又は“ｂ”、“ｃ”、“ｄ”を供給する。例えば“ａ”＝−０．５Ｖとすると、Ｖｆｉｘ＋“ａ”は１．１Ｖとなる。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックのセレクト線ＳＧＤにＶｓｇ＋Ｖｆｉｘ（Ｖｓｇ＝Ｖｄｄ＋Ｖｔｈ、Ｖｄｄは例えば２．５Ｖ、ＶｔｈはＮチャネルＭＯＳトランジスタの閾値電圧）、セレクト線ＳＧＳにＶｆｉｘを供給する。

さらに、図６に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄに設定し、信号ＢＬＰＲＥをＶｓｇに設定し、信号ＢＬＣＬＡＭＰを例えば０．６Ｖ＋Ｖｔｈ＋Ｖｆｉｘに設定し、ビット線を例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージする。

次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ＋Ｖｆｉｘに設定する。ウェル及びメインソース線ＳＲＣ、サブソース線ＳＲＣ０ｅ…ＳＲＣ８ｋｏが電圧Ｖｆｉｘとなっているため、セルの閾値電圧が“ａ”＝−０．５Ｖ、又は“ｂ”、“ｃ”、“ｄ”より高い時、セルはオフ状態であるため、ビット線の電位はハイレベル、例えば２．２Ｖのままである。また、セルの閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より低い場合、セルはオン状態となるため、ビット線の電荷が放電され、メインソース線、サブソース線と同電位、つまりＶｆｉｘ（例えば１．６Ｖ）となる。ここで、図１に示すように、ビット線は、例えば１６ｋ本あり、各ビット線から放電された電荷Ｑが、定電圧発生回路７−１に流れ込んだ場合、定電圧発生回路７−１が安定しなくなってしまう。

しかし、図１０に示すように、例えばビット線ＢＬ０ｅにプリチャージされた電荷＋Ｑは、サブソース線ＳＲＣ０ｅに流れ、サブソース線ＳＲＣ０ｅの電荷−Ｑと中和されて消滅する。このため、大電流が定電圧発生回路７−１に流れ込むことを防止できる。

この後、図６に示すデータ記憶回路１０の信号ＢＬＰＲＥを、一旦電圧Ｖｓｇに設定し、ＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＯＯＳＴをローレベルからハイレベルとし、ＴＤＣのノードＮ３の電位をαＶｄｄ（例えばα＝１．７、αＶｄｄ＝例えば４．２５Ｖ）に設定する。

次に、信号ＢＬＣＬＡＭＰを例えば電圧（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定する。ＴＤＣのノードＮ３は、ビット線の電位が０．４５Ｖ＋Ｖｆｉｘ（Ｖｆｉｘ＝例えば１．６Ｖ）より低い場合、ローレベルとなり、ビット線の電位が０．４５Ｖより高い場合、ハイレベルのまま（αＶｄｄ＝例えば４．２５Ｖ）となる。

次いで、信号ＢＬＣＬＡＭＰを電圧Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）とした後、信号ＢＯＯＳＴをハイレベルからローレベルにする。ここで、ＴＤＣのノードＮ３はハイレベルの場合、Ｖｆｉｘ（例えば１．６Ｖ）から下がるが、信号ＢＬＣＬＡＭＰが電圧Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）であるため、０．１Ｖよりは下がらない。ＴＤＣのノードＮ３はハイレベルの場合（αＶｄｄ＝例えば４．２５Ｖ）からＶｄｄとなる。

ここで、信号ＢＬＣ１をＶｓｇとして、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、“ａ”又は“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなり、読み出しが行なわれる。このようにして、ワード線を負電圧にせずに、負の閾値電圧を読み出すことができる。

（プログラム及びプログラムベリファイ）
（プログラム）
プログラム動作のフローチャートを図１１に示す。

プログラム動作は、先ず、アドレスを指定し、図１に示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページを選択する。

次に、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣ（図６に示す）に記憶する（Ｓ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、データ記憶回路１０のＰＤＣのノードＮ１ａはハイレベルとなり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位とする。

（プログラム動作）（Ｓ１３）
図６に示す信号ＢＬＣ１をＶｄｄ＋Ｖｔｈに設定し、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時は、ビット線がＶｄｄになり、データ“０”（書き込みを行なう）ときは、ビット線がＶｓｓになる。ここで、選択されているブロックのセレクト線ＳＧＳをＶｄｄ、選択ワード線にＶｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）を印加すると、ビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるため書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓではなく、Ｖｐｇｍ又はＶｐａｓｓを上げることにより、カップリングで高い電位に上がるためプログラムが行われない。第１ページの書き込みにより、メモリセルのデータは、図７(ａ)に示すように、データ“０”とデータ“１”になる。

（プログラムベリファイリード）（Ｓ１４）
メモリセルは、第１ページではレベル“ａ”により、プログラムベリファイされる。プログラムベリファイ動作は、リード動作と殆ど同じである。

先ず、選択されているセルのウェル、メインソース線ＳＲＣ、サブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏ、非選択ブロックのセレクト線に定電圧発生回路７−１より、電圧Ｖｆｉｘ（例えば１．６Ｖ）が供給される。選択ワード線にリード時の電位Ｖｆｉｘ＋ａより少し高い電位Ｖｆｉｘ＋ａ’を供給する。例えば“ａ’”＝−０．４Ｖとすると、Ｖｆｉｘ＋ａ’は１．２Ｖとなる。以後“’”はベリファイ電位を示し、リードの電位より若干高い電位とする。

選択ワード線にベリファイリードの時の電位Ｖｆｉｘ＋ａ’を印加することにより、見かけ上、セルのゲートに負電位が印加されたこととなる。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックのセレクト線ＳＧＤにＶｓｇ＋Ｖｆｉｘ、セレクト線ＳＧＳにＶｆｉｘを供給する。メインソース線ＳＲＣ、サブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏにはＶｆｉｘを供給し、セルのウェルにもＶｆｉｘを供給する。次に、図６に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定し、ビット線を例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ＋Ｖｆｉｘに設定する。ウェル及びメインソース線ＳＲＣ、サブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏがＶｆｉｘとなっているため、閾値電圧がａ’（例えばａ’＝−０．４Ｖ）より高い時、セルはオフ状態となる。このため、ビット線はハイレベル（例えば２．２Ｖ）のままである。また、セルの閾値電圧がａ’より低い場合、セルはオンする。このため、ビット線は放電され、メインソース線ＳＲＣ、サブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏと同電位、つまりＶｆｉｘ（例えば１．６Ｖ）となる。このビット線放電時間中に、信号ＶＰＲＥ＝Ｖｓｓ、信号ＢＬＰＲＥ＝Ｖｓｇとして、ＴＤＣをＶｓｓに設定した後、信号ＶＲＥＧ＝Ｖｄｄ、信号ＲＥＧ＝ＶｄｄとしてＤＤＣがハイレベルの場合、ＴＤＣをハイレベルに設定する。この後、信号ＤＴＧをＶｓｇに設定し、ＰＤＣのデータをＤＤＣにコピーする。次いで、信号ＢＬＣ１＝ＶｓｇとしてＴＤＣの電位をＰＤＣに移す。これらの動作により、ＤＤＣのデータとＰＤＣのデータが交換される。

この後、図６に示すデータ記憶回路１０の信号ＢＬＰＲＥを、一旦Ｖｓｇ＝（Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。次いで、信号ＢＯＯＳＴをローレベルからハイレベルに設定し、ＴＤＣ＝αＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）に設定する。ここで、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定する。ＴＤＣのノードＮ３はビット線が０．４５Ｖ＋Ｖｆｉｘより低い場合、ローレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線が０．４５Ｖより高い場合、ハイレベル（αＶｄｄ（例えば４．２５Ｖ））のままとなる。この後、信号ＢＬＣＬＡＭＰをＶｔｒ（例えば０．１Ｖ＋Ｖｔｈ）に設定した後、信号ＢＯＯＳＴをハイレベルからローレベルに設定する。ここで、ＴＤＣのノードＮ３は、ローレベルの場合、Ｖｆｉｘ（例えば１．６Ｖ）から下がるが、信号ＢＬＣＬＡＭＰをＶｔｒ（例えば０．１Ｖ＋Ｖｔｈ）に設定しているため、０．１Ｖよりは下がらない。また、ＴＤＣのノードＮ３は、ハイレベルの場合（αＶｄｄ（例えば４．２５Ｖ））からＶｄｄとなる。ここで、信号ＢＬＣ１をＶｓｇに設定し、ＴＤＣの電位をＰＤＣに読み込む。次に、信号ＶＲＥＧ＝Ｖｄｄ、信号ＲＥＧ＝Ｖｓｇに設定し、ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣを強制的にハイレベルとする。しかし、ＤＤＣがローレベル（非書き込み）の場合、ＴＤＣの値は変わらない。したがって、元々ＰＤＣ＝ローレベル（書き込み）の場合で、セルの閾値電圧が、レベル“ａ’”より低い場合、ＰＤＣは再びローレベル（書き込み）となり、高い場合、ＰＤＣはハイレベルとなり、次回のプログラムにおいて非書き込みとなる。また、元々ＰＤＣ＝ハイレベル（非書き込み）の場合、ＰＤＣ＝ハイレベルとなり、次回のプログラムループにおいて非書き込みとなる。このような動作が、全てのデータ記憶回路１０のＰＤＣがハイレベル（“１”）となるまで繰り返される（Ｓ１５〜Ｓ１３）。

一方、図１２は第２ページの書き込み動作を示している。第２ページの書き込みにおいて、先ず、書き込むべきデータを外部より入力し、全てのデータ記憶回路１０のＳＤＣに記憶する（Ｓ２１）。

（内部データリード）（Ｓ２２）
先ず、セルへの書き込みの前に、第１ページのメモリセルのデータが“０”か“２”であるかを判断するため、内部リード動作を行なう。この内部リード動作は、前述した負レベルリードと同様であり、ワード線にレベル“ａ”を供給して読み出し動作を行なう。

（データキャッシュの設定）（Ｓ２３）
この後、各データキャッシュに記憶されたデータが操作される。すなわち、ＳＤＣのデータがＰＤＣに転送され、ＰＤＣのデータがＤＤＣに転送される。次に、ＤＤＣのデータが反転されてＳＤＣに転送される。この後、ＰＤＣのデータがＤＤＣに転送される。次に、ＤＤＣのデータが反転されてＰＤＣに転送される。この後、ＰＤＣのデータがＤＤＣに転送される。このような操作をすることにより、メモリセルのデータを“０”にする場合（第１ページにおいてデータ“１”、第２ページにおいてデータ“１”）、ＰＤＣ、ＤＤＣ、ＳＤＣは全てハイレベルに設定される。

メモリセルのデータを“１”にする場合（第１ページにおいてデータ“１”、第２ページにおいてデータ“０”）、ＰＤＣはローレベル、ＤＤＣはローレベル、ＳＤＣはハイレベルに設定される。

メモリセルのデータを“２”にする場合（第１ページにおいてデータ“０”、第２ページにおいてデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはローレベルに設定される。

メモリセルのデータを“３”にする場合（第１ページにおいてデータ“０”、第２ページにおいてデータ“１”）、ＰＤＣ、ＤＤＣ、ＳＤＣは全てローレベルに設定される。

このように、各データキャッシュを設定した状態において、第１ページと同様にして第２ページのプログラムが実行される（Ｓ２４）。

この後、“ｂ’”“ｃ’”“ｄ’”の各レベルを用いて、レベル“ａ’”と同様にしてプログラムベリファイが実行される（Ｓ２５−Ｓ２８、Ｓ２４）。

レベル“ｂ’”のプログラムベリファイにおいて、上記の動作を行なうと、レベル“ｃ”及び“ｄ”への書き込みセルが、レベル“ｂ’”のプログラムベリファイで、非書き込みとなってしまう。このため、例えばレベル“ｃ’”及び“ｄ’”の書き込みの場合、ＳＤＣのノードＮ２ａをローレベルとする。レベル“ｂ’”の書き込みの場合、ＳＤＣのノードＮ２ａはハイレベルであるため、通常、信号ＶＰＲＥ＝Ｖｄｄ、信号ＢＬＰＲＥ＝Ｖｓｇとして、ＴＤＣを強制的にハイレベルとする。しかし、この場合、信号ＢＬＰＲＥはＶｓｓのままとし、信号ＢＬＣ２＝Ｖｓｇとし、レベル“ｃ’”及び“ｄ’”の書き込みの場合、ＴＤＣをローレベルとし、レベル“ｂ’”の書き込みの場合のみＴＤＣをハイレベルとする。この結果、レベル“ｃ’”及び“ｄ’”の書き込みの場合、プログラムベリファイにおいて書き込み完了とならない。

また、第２ページの書き込みにおいて、レベル“ｃ’”のプログラムベリファイでは、上記の動作を行なうと、レベル“ｄ”への書き込みセルが、レベル“ｃ’”のプログラムベリファイにおいて、書き込み完了してしまう。このため、信号ＢＯＯＳＴをハイレベルからローレベルとした後、信号ＶＲＥＧ＝Ｖｄｄ、信号ＲＥＧ＝Ｖｓｇに設定し、ＤＤＣがハイレベルの場合、ＴＤＣを強制的にハイレベルにする操作の前に、信号ＢＬＣ１＝Ｖｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定する。ここで、ビット線の放電中に、ＤＤＣのデータとＰＤＣのデータは交換されている。このため、レベル“ｃ”の書き込みの場合、ＰＤＣのノードＮ１ａはハイレベルとなっており、その他のレベルに書き込む場合、ローレベルになっている。したがって、レベル“ｃ”の書き込み以外の場合、ＴＤＣは強制的にローレベルになる。この結果、“ｄ’”の書き込みの場合、プログラムベリファイにおいて書き込み完了とならない。

ＰＤＣがローレベルの場合、再び書き込み動作を行ない、全てのデータ記憶回路１０のＰＤＣのデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ２５−Ｓ２８、Ｓ２４）。

（消去動作）
消去動作は、図１に破線で示すブロック単位に実行される。消去後、セルの閾値電圧分布は、図７（ｃ）に示すように、データ“０”となる。

図１３は、消去領域を自己昇圧するＥＡＳＢ（Erased Area Self Boost）書き込み方法を示している。ＥＡＳＢ書き込み方法の場合、消去セルの閾値電圧分布を浅くする必要がある。ＮＡＮＤセルのソース側から書き込みを行う。セルにデータを書き込む場合、ビット線をＶｓｓとし、非書き込みの場合、ビット線をＶｄｄとする。次に、例えばＷＬ７により選択セルにデータを書き込む場合、ＷＬ０〜ＷＬ４はＶｐａｓｓ、ＷＬ５はＶｓｓ、ＷＬ６はＶｄｄ、ＷＬ７はプログラム電圧Ｖｐｇｍ、ＷＬ８〜ＷＬ３１はＶｐａｓｓに設定される。この状態において、データを書き込む場合、ワード線ＷＬ７のゲートがＶｐｇｍ、チャネルがＶｓｓであるため、書き込みが行なわれる。また、非書き込みの場合、チャネルは、ブーストされて例えばＶｐａｓｓ／２となる。しかし、書き込まれるセルの数が多い場合、チャネルはブーストされにくくなる。ところが、ＥＡＳＢ書き込み方法は、必ずソース線側から書き込まれている。したがって、ワード線ＷＬ５＝０としてブーストすると、ワード線ＷＬ８〜ＷＬ３１に接続されたセルは消去されているため、チャネルはブーストされ、書き込まれなくなる。このように、既に書き込まれたセルにブーストした電荷が移動しないようにしなくてはならない。しかし、ワード線ＷＬ５により選択されるセルが消去状態の場合で、閾値電圧が深い場合、すなわち、大きな負の閾値電圧となっている場合、セルはオフしなくなってしまう。したがって、消去セルの閾値電圧を浅くする、すなわち、小さな負の閾値電圧とする必要がある。

このため、消去動作後、ブロック内の全ワード線を選択し、プログラム及びプログラムベリファイリードを行ない、図７（ｃ）に示すように、“ｚ”レベルまで書き込み動作を行なう。この時のプログラム及びプログラムベリファイリード動作は、全ワード線を選択状態とし、ベリファイ時の選択ワード線の電位をｚ＋Ｖｆｉｘ（例えば０Ｖ）とし、他は、通常のプログラム及びプログラムベリファイリードと全く同様に行なう。

上記第１の実施形態によれば、各ビット線ＢＬ０ｅ〜ＢＬ８ｋｏに沿って、メインソース線ＳＲＣに接続されたサブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏをそれぞれ配置し、データの読み出し時、選択ゲートＳ１を介して各サブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏを各ＮＡＮＤセルのソースに接続している。このため、セルがオンする場合、各ビット線にプリチャージされた電荷を各サブソース線、及びメインソース線の電荷と中和させて消滅させることができる。したがって、ワード線に接続された全てのセルから同時にデータを読み出すことができる。

また、データの書き込み時において、ワード線に接続された全てのメモリセルに対して同時にベリファイリードを行なうことができる。このため、書き込み速度を高速化することが可能である。

さらに、メモリセルに負の閾値電圧を設定する場合において、定電圧発生回路７−１により、メモリセルのソースにバイアス電圧を供給する場合において、各ビット線の電荷は、各サブソース線、及びメインソース線の電荷と中和させて消滅させているため、定電圧発生回路７−１に流れ込む電流を抑制することができる。したがって、定電圧発生回路７−１を安定に動作させることができ、ノイズの発生を抑制することが可能である。

（第２の実施形態）
第１の実施形態において、各ビット線ＢＬ０ｅ〜ＢＬ８ｋｏに沿って、サブソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏがそれぞれ配置されている。各ビット線に隣接してサブソース線を配置する場合、ビット線とサブソース線の間隔が狭まり製造が困難となる。そこで、第２の実施形態は、隣接するビット線及び隣接するサブソース線を異なる層に配置している。

図１４（ａ）（ｂ）は、第２の実施形態を示すものであり、ビット線とソース線の配置を概略的に示している。図１４（ａ）（ｂ）において、メモリセルを構成する拡散層や浮遊ゲート及び層間絶縁膜等は省略している。

図１４（ａ）（ｂ）において、拡散層が形成される活性領域ＡＡの上方に、浮遊ゲートＦＧ，及びワード線（制御ゲートＣＧ）ＷＬ０〜ＷＬ３１、セレクト線ＳＧＤ，ＳＧＳが形成されている。これらの上方に複数のビット線のうち、奇数番目のビット線ＢＬｏ、及び複数のサブソース線のうち、奇数番目のサブソース線ＳＲＣｏが配置されている。これら奇数番目のビット線ＢＬｏ及びサブソース線ＳＲＣｏは、第１層金属配線Ｍ１により形成されている。奇数番目のビット線ＢＬｏ及びサブソース線ＳＲＣｏの上方には、第２層金属配線Ｍ２により、偶数番目のビット線ＢＬe及びサブソース線ＳＲＣeが形成されている。これら偶数番目のビット線ＢＬe及びサブソース線ＳＲＣeの上方には、第３層金属配線Ｍ３により、セレクト線ＳＧＳ，ＳＧＤ、及びウェルＷｅｌｌに電位を供給するための配線が配置されている。

各ＮＡＮＤセルの選択ゲートＳ１のソースは、活性領域ＡＡが接続部ＣＰにおいて互いに接続されて、メインソース線ＳＲＣを構成している。この接続部ＣＰの例えば１つおきにコンタクトＣＢが形成され、コンタクトＣＢを介して上方に形成された奇数番目のサブソース線ＳＲＣｏとソース拡散層とが接続される。さらに、奇数番目のサブソース線ＳＲＣｏ上にはヴィアＶ１が形成され、このヴィアＶ１を介して奇数番目のサブソース線ＳＲＣｏと偶数番目のサブソース線ＳＲＣｅとが接続されている。図１４（ａ）（ｂ）において、奇数番目のサブソース線ＳＲＣｏの上方には、偶数番目のビット線ＢＬｅが形成され、奇数番目のビット線ＢＬｏの上方に偶数番目のサブソース線ＳＲＣｅが形成されている。このように、奇数番目のビット線ＢＬｏ及び偶数番目のビット線ＢＬｅと、奇数番目のサブソース線ＳＲＣｏ及び偶数番目のサブソース線ＳＲＣｅは互いの位置がずれている。このため、奇数番目のビット線ＢＬｏ及び偶数番目のビット線ＢＬｅと、奇数番目のサブソース線ＳＲＣｏ及び偶数番目のサブソース線ＳＲＣｅは、前記コンタクトＣＢ、Ｖ１の位置に対応して、斜めのパターンＯＰを含んでいる。

第２の実施形態によれば、奇数番目のビット線ＢＬｏ及びサブソース線ＳＲＣｏと、偶数番目のビット線ＢＬe及びサブソース線ＳＲＣeを異なる配線層に配置している。このため、全ビット線にデータ記憶回路１０を接続する構成において、各ビット線及びサブソース線を十分な間隔を隔てて形成することができる。

（第３の実施形態）
上記第２の実施形態において、隣接する活性領域ＡＡは接続部ＣＰにより接続されていた。これに対して、第３の実施形態は、接続部ＣＰを形成せずに活性領域ＡＡを接続している。

図１５（ａ）（ｂ）、図１６において、図１４（ａ）（ｂ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１５（ａ）（ｂ）、図１６において、各ＮＡＮＤセルの選択ゲートＳ１のソースは、隣接する活性領域ＡＡが、例えばポリシリコンにより形成された導電膜ＣＦにより接続されている。この導電膜ＣＦのほぼ中央部上に前記コンタクトＣＢが形成されている。このコンタクトＣＢに奇数番目のサブソース線ＳＲＣｏが接続される。

第３の実施形態によれば、隣接する選択ゲートＳ１のソース拡散層を導電膜ＣＦにより接続している。このため、第２の実施形態のように、活性領域ＡＡとしての拡散層同士を接続することが困難である場合に製造を容易化することができる。

（第４の実施形態）
図１７（ａ）（ｂ）は、第４の実施形態を示すものであり、図１５（ａ）（ｂ）、図１６と同一部分には同一符号を付す。

第２、第３の実施形態において、奇数番目のビット線ＢＬｏ及び偶数番目のビット線ＢＬｅと、奇数番目のサブソース線ＳＲＣｏ及び偶数番目のサブソース線ＳＲＣｅは、斜めのパターンＯＰを含んでいる。これに対して、第４の実施形態は、奇数番目のビット線ＢＬｏ及び偶数番目のビット線ＢＬｅと、奇数番目のサブソース線ＳＲＣｏ及び偶数番目のサブソース線ＳＲＣｅを直線のパターンのみにより形成している。

すなわち、図１７（ａ）（ｂ）に示すように、各ＮＡＮＤセルの選択ゲートＳ１のソースは、隣接する活性領域ＡＡが、例えばポリシリコンにより形成された第１の導電膜ＣＦ１により接続されている。この第１の導電膜ＣＦ１上で、第１の導電膜ＣＦ１により接続された一方の活性領域ＡＡに対応してコンタクトＣＢが形成されている。このコンタクトＣＢに奇数番目のサブソース線ＳＲＣｏが接続される。このため、奇数番目のサブソース線ＳＲＣｏは、直線状のパターンのみにより形成され、奇数番目のビット線ＢＬｏも直線状のパターンのみにより形成される。

さらに、奇数番目のサブソース線ＳＲＣｏ上にはヴィアＶ１が形成され、このヴィアＶ１の上に第２の金属配線層により第２の導電膜ＣＦ２が形成される。第２、第３の実施形態において、第２の金属配線層Ｍ２は、偶数番目のビット線及びサブソース線を構成していたが、第４の実施形態において、第２の金属配線層Ｍ２は、セレクト線ＳＧＤ，ＳＧＳ，Ｗｅｌｌを構成している。第２の導電膜ＣＦ２上で、偶数番目のサブソース線ＳＲＣｅに対応する位置にヴィアＶ２が形成され、このヴィアＶ２、第２の導電膜ＣＦ２、ヴィアＶ１を介して奇数番目のサブソース線ＳＲＣｏと偶数番目のサブソース線ＳＲＣｅが接続される。すなわち、偶数番目のサブソース線ＳＲＣｅと偶数番目のビット線ＢＬｅは、第３の金属配線層Ｍ３により構成されている。

上記第４の実施形態によれば、第１、第２の導電膜ＣＦ１、ＣＦ２、コンタクトＣＢ、ヴィアＶ１、Ｖ２を用いて、活性領域ＡＡと奇数番目のサブソース線ＳＲＣｏ及び偶数番目のサブソース線ＳＲＣｅを接続している。このため、奇数番目のサブソース線ＳＲＣｏと奇数番目のビット線ＢＬｏ、及び偶数番目のサブソース線ＳＲＣｅと偶数番目のビット線ＢＬｅを直線のみのパターンにより形成することが可能であり、特別な露光技術を用いることなく容易に微細なパターンを形成することが可能である。

尚、導電膜ＣＦ、第１の導電膜ＣＦ１、第２の導電膜ＣＦ２は、隣接する活性層ＡＡに対応して部分的に形成したが、これに限定されるものではなく、例えば図１５、１６、１７に破線で示すように、一体的に形成することも可能である。

また、図１４、１５において、第３の金属配線層Ｍ３に、セレクト線ＳＧＤ，ＳＧＳ、Ｗｅｌｌを形成し、図１７において、第２の金属配線層Ｍ２に、セレクト線ＳＧＤ，ＳＧＳ、Ｗｅｌｌを形成している。しかし、図１４、１５の第３の金属配線層Ｍ３、及び図１７の第２の金属配線層Ｍ２に破線で示すように、セレクト線ＳＧＤ，ＳＧＳ、Ｗｅｌｌに加えてソース線ＳＲＣを形成し、このソース線ＳＲＣとサブソース線ＳＲＣｅ，ＳＲＣｏを図示せぬヴィアにより接続することも可能である。

さらに、上記第１乃至第４の実施形態は、４値を記憶する半導体記憶装置を例に説明した。しかし、これに限定されるものではなく、８値、１６値、ｎ値（ｎは自然数）を記憶する半導体記憶装置に適用することも可能である。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

第１の実施形態を示すものであり、メモリセルアレイを示す回路図。 第１の実施形態に係る半導体記憶装置の概略構成図。 図３（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。 ＮＡＮＤ型フラッシュメモリを示す断面図。 図４に示す各領域に供給される電圧の例を示す図。 図１に示すデータ記憶回路の一例を示す回路図。 図７（ａ）（ｂ）（ｃ）は、書き込み及び消去動作に伴うメモリセルの閾値電圧分布を示す図。 ＮＡＮＤセルの書き込み順序を示す図。 図１に示す回路の読み出し動作を示す波形図。 第１の実施形態に係る読み出し動作を概略的に示す図。 第１ページの書き込み動作を示すフローチャート。 第２ページの書き込み動作を示すフローチャート。 ＥＡＳＢ（Erased Area Self Boost）書き込み方法を示す図。 図１４（ａ）（ｂ）は、第２の実施形態を示すものであり、図１４（ａ）は、ビット線とソース線の配置を概略的に示す分解斜視図、図１４（ｂ）は、図１４（ａ）の１４ｂ−１４ｂ線に沿った断面図。 図１５（ａ）（ｂ）は、第３の実施形態を示すものであり、図１５（ａ）は、ビット線とソース線の配置を概略的に示す分解斜視図、図１５（ｂ）は、図１５（ａ）の１５ｂ−１５ｂ線に沿った断面図。 図１５（ａ）の１６−１６線に沿った断面図。 図１７（ａ）（ｂ）は、第４の実施形態を示すものであり、図１７（ａ）は、ビット線とソース線の配置を概略的に示す分解斜視図、図１７（ｂ）は、図１７（ａ）の１７ｂ−１７ｂ線に沿った断面図。

符号の説明

１…メモリセルアレイ、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ０ｅ〜ＢＬ８ｋｏ…ビット線、ＳＲＣ０ｅ〜ＳＲＣ８ｋｏ…サブソース線、ＳＲＣ…メインソース線、Ｓ１、Ｓ２…選択ゲート、７−１…定電圧発生回路、Ｍ１、Ｍ２、Ｍ３…第１乃至第３の金属配線層。

Claims (5)

1. 複数のワード線と、複数のビット線と、複数の前記ワード線及び複数の前記ビット線に接続された複数のメモリセルが配置されたメモリセルアレイと、
   前記複数のビット線のそれぞれに沿って配置され、前記複数のメモリセルのそれぞれのソースに接続される複数のソース線と
   を具備し、
   複数の前記ビット線は、奇数番目のビット線である第１ビット線及び、偶数番目のビット線である第２のビット線を含み、複数の前記ソース線は第１、第２のソース線を含み、前記第１のソース線は前記第１のビット線に沿って配置され、前記第２のソース線は前記第２のビット線に沿って配置され、前記第１のソース線及び前記第１のビット線と前記第２のソース線及び前記第２のビット線は、異なる層に形成されていることを特徴とする半導体記憶装置。
2. 前記第１のソース線と前記第２のソース線は、接続されていることを特徴とする請求項１記載の半導体記憶装置。
3. データの読み出し時に前記第１、第２のソース線に一定の電圧を供給する電圧発生回路をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
4. 前記複数のメモリセルのソースと前記第１、第２のソース線とを接続する複数の第１の選択ゲートと、前記複数のメモリセルのドレインと前記第１、第２のビット線とを接続する複数の第２の選択ゲートとをさらに有し、前記複数の第１の選択ゲートは、前記第１、第２のビット線が充電された後オン状態とされ、前記第１、第２のビット線の電荷を前記第１、第２のソース線に放電させることを特徴とする請求項１記載の半導体記憶装置。
5. 前記第１のビット線と前記第１のソース線が配置される第１の層と、前記第２のビット線と前記第２のソース線が配置される第２の層との間に形成され、前記第１のソース線と前記第２のソース線とを接続する配線層をさらに具備することを特徴とする請求項１記載の半導体記憶装置。

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