TWI427744B - 具有二極體於記憶串列中的三維陣列記憶體架構 - Google Patents

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Description

具有二極體於記憶串列中的三維陣列記憶體架構
本發明係關於高密度記憶裝置，特別是關於具有多層平面記憶胞的記憶裝置以提供三維陣列。
當積體電路中的裝置之臨界尺寸縮減至通常記憶胞技術的極限時，設計者則轉而尋求記憶胞的多重堆疊平面技術以達成更高的儲存密度，以及每一個位元較低的成本。舉例而言，薄膜電晶體技術已經應用在電荷捕捉記憶體之中，可參閱如賴等人的論文"A multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory",IEEE Int'l Electron Device Meeting,2006年12月11~13日；及Jung等人的論文"Three Dimensionally Stack NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS structure for Beyond 30nm Node",IEEE Int'l Electron Device Meeting,2006年12月11~13日。
此外，交會點陣列技術也已經應用在反熔絲記憶體之中，可參閱如Johnson等人的論文"512-Mb PROM with a Three Dimensional Array of Diode/Anti-fuse Memory Cells",IEEE J. of Solid-state Circuits,vol. 38,no. 11,2003年11月。在Johnson等人所描述的設計中，多層字元線及位元線被使用，其具有記憶元件於交會點。此記憶元件包含p+多晶矽陽極與字元線連接，及n+多晶矽陰極與位元線連接，而陰極與陽極之間由反熔絲材料分隔。
在由賴、Jung、等人所描述的製程中，每一個記憶層使用多道關鍵微影步驟。因此，製造此裝置所需的關鍵微影步驟的數目會是其所使用記憶層數目的倍數。因此，雖然可以藉由使用三維陣列達到較高的密度，然而較高的製造成本也限制了此技術的使用範圍。
另一種使用垂直反及閘記憶胞結構於電荷捕捉記憶體中的技術也已經在Tanaka等人的論文"Bit Cost Scaleable Technology with Punch and Plug Process for Ultra High Density Flash Memory",2007 Symposium on VLSI Technology Digest of Technical Papers,pp. 14~15,2007年6月12~14日，有所描述。於Tanaka等人描述的結構中，包括多閘極場效電晶體結構，其具有類似反及閘操作的垂直通道，使用矽氧氮氧矽(SONOS)型態電荷捕捉記憶胞結構，以在每一個閘極/垂直通道介面處產生儲存位置。此記憶結構是基於安排作為垂直通道的柱狀半導體材料而構成多閘極記憶胞，具有一較低的選擇閘極靠近基板，及一較高的選擇閘極於其上方。複數個水平控制閘極係使用與柱狀物相交的平面電極層而形成。作為水平控制閘極的平面電極層並不需要關鍵微影，而因此節省成本。然而對每一個垂直記憶胞而言仍是需要許多關鍵微影步驟。此外，此方法的多層結構中控制閘極的數目仍是有所限制，其係由例如是垂直通道導電性、所使用的程式化及抹除操作等因素來決定。
因此需要提供一種低製造成本的三維積體電路記憶體結構，其包括可靠、非常小記憶元件。
此處所描述技術為一種記憶裝置，包含一積體電路基板，複數個長條半導體材料堆疊，複數條字元線，記憶元件及二極體。此複數個長條半導體材料堆疊延伸出該積體電路基板，該複數個堆疊具有山脊狀且包括至少兩個長條半導體材料由絕緣層分隔而成為複數個平面位置中的不同平面位置。此複數條字元線安排成正交於該複數個堆疊之上，且與該複數個堆疊順形，如此於該複數個堆疊的表面與該複數條字元線交會點建立一個三維陣列的交會區域。此記憶元件於該交會區域，其經由該長條半導體材料與該複數條字元線建立可存取之該三維陣列的記憶胞，該記憶元件安排成串列介於位元線結構與源極線之間。此二極體與該串列耦接，係介於記憶胞串列與位元線結構及源極線其中一者之間。
在某些實施例中，該串列是反及閘串列。
在某些實施例中，該位元線結構中的一特定位元線、該源極中的一特定源極線及該複數條字元線中的一特定字元線的組合選擇，可以辨識出該三維陣列的記憶胞中的一特定記憶胞。
在某些實施例中，該二極體與該串列耦接，係介於記憶胞串列與該位元線結構之間。
在某些實施例中，該二極體與該串列耦接，係介於記憶胞串列與該源極線之間。
某些實施例包括一串列選擇線及一接地選擇線。此串列選擇線安排成正交於該複數個堆疊之上，且與該複數個堆疊順形，如此於該複數個堆疊的表面與該串列選擇線交會點建立串列選擇裝置。此接地選擇線安排成正交於該複數個堆疊之上，且與該複數個堆疊順形，如此於該複數個堆疊的表面與該接地選擇線交會點建立接地選擇裝置。
在某些實施例中，該二極體耦接於該串列選擇裝置與該位元線結構之間。在某些實施例中，該二極體耦接於該接地選擇裝置與該源極線之間。
在某些實施例中，該交會區域中的記憶元件分別包含一穿隧層、一電荷捕捉層及一阻擋層。
在某些實施例中，該長條半導體材料包含n型矽而該二極體包含一p型區域於該長條半導體材料中。在某些實施例中，該長條半導體材料包含n型矽而該二極體包含一p型栓塞與該長條半導體材料接觸。
某些實施例包括邏輯以於程式化該記憶胞時施加反向偏壓至該記憶胞未選取串列中的二極體。
本發明之另一目的為提供一種記憶裝置，包含一積體電路基板以及一個三維陣列的記憶胞於該積體電路基板中。此三維陣列包含反及閘串列記憶胞的堆疊；以及二極體與該串列耦接，係介於記憶胞串列與位元線結構及源極線其中一者之間。
某些實施例中，該位元線結構中的一特定位元線、該源極中的一特定源極線及該複數條字元線中的一特定字元線的組合選擇，可以辨識出該三維陣列的記憶胞中的一特定記憶胞。
在某些實施例中，該二極體與該串列耦接，係介於記憶胞串列與該位元線結構之間。在某些實施例中，該二極體與該串列耦接，係介於記憶胞串列與該源極線之間。
某些實施例包括一串列選擇裝置介於該位元線結構與該記憶胞串列之間；以及一接地選擇裝置介於該源極線與該記憶胞串列之間。
在某些實施例中，該二極體耦接於該串列選擇裝置與該位元線結構之間。在某些實施例中，該二極體耦接於該接地選擇裝置與該源極線之間。
在某些實施例中，該交會區域中的電荷捕捉結構分別包含一穿隧層、一電荷捕捉層及一阻擋層。
本發明之再一目的為提供一種操作三維反及閘快閃記憶體的方法。其步驟包含施加一程式化調整偏壓序列至該三維反及閘快閃記憶體，該三維陣列包含二極體與該串列耦接，使得該二極體係介於記憶胞串列與位元線結構及源極線結構其中一者之間。
一條或多條未選取的串列被充電，其中該未選取串列並不包含即將被該程式化調整偏壓程式化的記憶胞。在不同的實施例中，此充電係自源極線結構或自位元線結構進行。在不同的實施例中，此充電係經由二極體或不經由二極體進行。將該位元線結構及源極線結構自該未選取串列及包含即將被該程式化調整偏壓程式化的記憶胞之一者或多者的一選取串列解除耦接。程式化電壓經由即將被該程式化調整偏壓程式化的記憶胞之一條或多條字元線而施加至該未選取串列及該選取串列。
該記憶元件安排成串列介於位元線結構與共同源極線之間，且包括二極體與該串列耦接，係介於各自的串列之記憶胞串列與位元線結構及源極線其中一者之間。第一選擇閘極(例如串列選擇閘極SSL)可以耦接於對應的位元線結構與該記憶胞串列之間，且第二選擇閘極(例如接地選擇閘極GSL)可以耦接於對應的共同源極線與該記憶胞串列之間。該二極體可以耦接介於第一選擇閘極與該對應的位元線結構之間。該二極體可以耦接介於第二選擇閘極與該對應的共同源極線之間。
此三維記憶裝置包含複數個山脊狀堆疊，其是由複數個長條半導體材料由絕緣層分隔而成，在此處所描述的範例中安排成串列，其可以經由解碼電路而與感測放大器耦接。該複數個長條半導體材料具有側表面於該複數個堆疊的側面。在此範例中，此複數條作為字元線的導線可以與列解碼器耦接，安排成正交於該複數個堆疊之上。此導線具有與該複數個堆疊順形的表面(例如底表面)。，如此順形的表面組態導致在與該長條半導體材料的側表面與複數條導線交會點建立一個多層的交會區域。該記憶元件安置於介於長條半導體材料的側表面與導線間的交會區域中。記憶元件是可程式化的，類似於以下實施例中所描述的可程式電阻結構或是電荷捕捉結構。於特定交會區域中之堆疊內的該順形導線、記憶元件及該長條半導體材料的組合構成記憶胞的一堆疊。此陣列結構的結果可以提供該三維陣列的記憶胞。
此複數個山脊狀堆疊及複數條導線是利用自動對準的方式形成記憶胞。舉例而言，複數個山脊狀堆疊中的長條半導體材料可以使用單一蝕刻幕罩定義，導致形成交錯的溝渠，其可以是相對深的且堆疊中的長條半導體材料的側表面是垂直地或是與形成溝渠的山脊傾斜的側面對準。此記憶元件可以使用一層或數層全面沈積於堆疊之上的材料形成，且使用其他不需要關鍵對準步驟的製程形成。此外，複數條導線可以利用順行沈積於一層或數層作為記憶元件的材料之上，之後再進行使用此單一蝕刻幕罩定義出導線的蝕刻製程。其結果是，僅使用一個對準步驟定義出堆疊中的長條半導體材料，及一個對準步驟定義出複數條導線。
此外，此處也描述一種根基於能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)技術之三維、埋藏通道、無接面的反及閘快閃結構。
本發明對三維垂直閘極反及閘快閃設計提供一種非常有效率的陣列解碼方式。其晶粒尺寸可以適用於目前的浮動閘極反及閘快閃設計中而又可以將密度擴展至一兆位元。
本發明也對超高密度三維反及閘快閃設計提供了一種可行的電路設計架構。
本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。
本發明以下的實施例描述係搭配圖式1到41進行說明。
第1圖顯示一個三維可程式化電阻記憶陣列之一個2x2記憶胞部分的示意圖，在圖中將填充材料省略以清楚的表示構成此三維陣列之長條半導體材料的堆疊及正交的導線。在此圖式中，僅顯示兩個平面。然而，平面的數目可以擴展至非常大的數目。如第1圖中所示，此記憶陣列形成於具有一絕緣層10於其下的半導體或其他結構(未示)上方的積體電路基板之上。此記憶陣列包括複數個長條半導體材料的堆疊11、12、13、14彼此由絕緣材料21、22、23、24分隔。此堆疊為山脊形狀且沿著圖中的Y軸方向延伸，所以長條半導體材料11~14可以組態為位元線，且延伸出基板。長條半導體材料11、13可以做為第一記憶平面上的位元線，而長條半導體材料12、14可以做為第二記憶平面上的位元線。一層記憶材料15，例如是反熔絲材料，在此範例中包覆於長條半導體材料之上，且在其他的範例中，至少形成於長條半導體材料的側壁。複數條導線16、17與這些長條半導體材料堆疊正交。複數條導線16、17具有與這些長條半導體材料堆疊順形的表面，並填入由這些堆疊所定義的溝渠(例如20)之中，且在介於長條半導體材料11~14堆疊與複數條導線16、17之間側表面交會點之處定義多層陣列的介面區域。一層金屬矽化物(例如矽化鎢、矽化鈷、矽化鈦)18、19形成於複數條導線16、17的上表面。
記憶材料層15，可以包含例如是二氧化矽、氮氧化矽或是其他氧化矽的反熔絲材料，舉例而言，具有介於1到5奈米數量級的厚度。也可以利用其他的反熔絲材料，例如氮化矽。長條半導體材料11~14可以是具有第一導電型態(例如p型)的半導體材料。導線16、17可以是具有第二導電型態(例如n型)的半導體材料。舉例而言，長條半導體材料11~14可以使用p型多晶矽而導線16、17可以使用濃摻雜的n+型多晶矽。長條半導體材料的寬度必須足以提供二極體操作所需的空乏區域。因此，記憶胞包含一個形成於三維交會點陣列中介於長條多晶矽及導線整流器間的PN接面，此PN接面具有一可程式反熔絲層於陰極與陽極之間。在其他的實施例中，可以使用不同的可程式電阻記憶材料，包括轉換金屬氧化物，例如鎢上方的氧化鎢或是摻雜金屬氧化物的長條半導體材料。如此的材料可以被程式化及抹除，且可以在儲存多位元於一記憶胞中的操作應用。
第2圖顯示在導線16與長條半導體材料14交會處沿著記憶胞Z-X平面的剖面圖。主動區域25、26形成長條半導體材料14的兩側及介於導線16與長條半導體材料14之間。在自然狀態，反熔絲記憶材料層15具有高電阻。於程式化之後，此反熔絲記憶材料崩潰，導致反熔絲記憶材料內的主動區域25、26之一或兩者回到一低電阻狀態。在此處所描述的實施例中，每一個記憶胞具有兩個主動區域25、26形成長條半導體材料14的兩側。第3圖顯示在導線16、17與長條半導體材料14交會處沿著記憶胞X-Y平面的剖面圖。圖中顯示自由導線16定義的字元線經過反熔絲記憶材料層15至長條半導體材料14的電流路徑。
電子的流動是由第3圖中的虛線顯示，自n+導線16進入p型長條半導體材料14，且沿著長條半導體材料14(虛線箭頭)至感測放大器，在感測放大器處可以量測以指示所選取記憶胞的狀態。在一典型實施例中，係使用約1奈米厚的氧化矽作為反熔絲材料，且利用第17圖中的晶片內控制電路施加包含5~7伏特脈衝及脈衝寬度約為1微秒的程式化脈衝。而讀取脈衝是利用第17圖中的晶片內控制電路施加包含1~2伏特脈衝及與組態相關的脈衝寬度。此讀取脈衝可以遠短於程式化脈衝。
第4圖顯示兩個記憶胞平面，每一個平面具有六個記憶胞。這些記憶胞由具有介於陰極與陽極之間的反熔絲材料層(虛線代表)之二極體標示來表示。此兩個記憶胞平面由作為第一字元線WLn和第二字元線WLn+1的導線60和61與分別作為位元線BLn、BLn+1和BLn+2的第一、第二和第三長條半導體材料堆疊51、52，53、54和55、56交會處定義出此陣列的第一和第二層。記憶胞的第一平面包括在長條半導體材料堆疊52上的記憶胞30、31，在長條半導體材料堆疊54上的記憶胞32、33以及在長條半導體材料堆疊56上的記憶胞34、35。記憶胞的第二平面包括在長條半導體材料堆疊51上的記憶胞40、41，在長條半導體材料堆疊53上的記憶胞42、43以及在長條半導體材料堆疊55上的記憶胞44、45。如圖中所示，導線60係作為字元線WLn，其包括垂直延伸的60-1、60-2、60-3與第1圖中介於堆疊間的溝渠內的材料對應，以將導線60與每一個平面中的3個例示長條半導體材料堆疊耦接。一個陣列可以實施成如此處所描述般具有許多層，以構成接近或到達每晶片兆位元之非常高密度的記憶體。
第5圖顯示一個三維可程式化電阻記憶陣列之一個2x2記憶胞部分的示意圖，在圖中具有填充材料以清楚的表示與構成此三維陣列之長條半導體材料的堆疊及正交的導線相對關係。在此圖式中，僅顯示兩層。然而，層次的數目可以擴展至非常大的數目。如第5圖中所示，此記憶陣列形成於具有一絕緣層110於其下的半導體或其他結構(未示)上方的積體電路基板之上。此記憶陣列包括複數個長條半導體材料的堆疊111、112、113、114彼此由絕緣材料121、122、123、124分隔。此堆疊為山脊形狀且沿著圖中的Y軸方向延伸，所以長條半導體材料111~114可以組態為位元線，且延伸出基板。長條半導體材料111、113可以做為第一記憶平面上的位元線，而長條半導體材料112、114可以做為第二記憶平面上的位元線。
在第一堆疊中介於長條半導體材料111和112之間的絕緣材料121以及在第二堆疊中介於長條半導體材料113和114之間的絕緣材料123具有大於等於約40奈米的等效氧化層厚度(EOT)，其中等效氧化層厚度(EOT)是此絕緣材料的厚度乘以氧化矽與絕緣層之介電常數比值所轉換之氧化層厚度。此處所使用的名詞"約40奈米"是考慮典型如此裝置的製程中約10%數量級變動的結果。此絕緣層的厚度對於減少此結構中相鄰記憶胞間的干擾具有重要的影響。在某些實施例中，絕緣材料的等效氧化層厚度(EOT)可以最小達到30奈米而仍能在相鄰層間具有足夠的隔離。
一層記憶材料115，例如是介電電荷捕捉結構，在此範例中包覆於長條半導體材料之上。複數條導線116、117與這些長條半導體材料堆疊正交。複數條導線116、117具有與這些長條半導體材料堆疊順形的表面，並填入由這些堆疊所定義的溝渠(例如120)之中，且在介於長條半導體材料111~114堆疊與複數條導線116、117之間側表面交會點之處定義多層陣列的介面區域。一層金屬矽化物(例如矽化鎢、矽化鈷、矽化鈦)118、119形成於複數條導線116、117的上表面。
奈米線的金氧半場效電晶體型態藉由提供奈米線或奈米管結構於導線111~114之上的通道區域而也被組態成此種方式，如同Paul等人的論文"Impact of a Process Variation on Nanowire and Nanotube Device Performance",IEEE Transactions on Electron Device,Vol. 54,No. 9,2007年9月11~13日，在此引為參考資料。
因此，可以形成組態為反及閘快閃陣列的三維陣列的SONOS型態記憶胞。源極、汲極和通道形成於矽長條半導體材料111~114中，記憶材料層115包括氧化矽(O)的穿隧介電層97、氮化矽(N)的電荷儲存層98、氧化矽(O)的阻擋介電層99及多晶矽(S)的導線116、117。
長條半導體材料111~114可以是p型半導體材料而導線116、117可以使用相同或不同的半導體材料(例如p+型態)。舉例而言，長條半導體材料111~114可以是p型多晶矽，或是p型磊晶單晶矽，而導線116、117可以使用相對濃摻雜的p+多晶矽。
替代地，長條半導體材料111~114可以是n型半導體材料而導線116、117可以使用相同或不同導電型態的半導體材料(例如p+型態)。此n型半導體材料安排導致埋藏-通道空乏型態的電荷捕捉記憶胞。舉例而言，長條半導體材料111~114可以是n型多晶矽，或是n型磊晶單晶矽，而導線116、117可以使用相對濃摻雜的p+多晶矽。典型n型長條半導體材料的摻雜濃度約為1018 /cm3 ，可使用實施例的範圍大約在1017 /cm3 到1019 /cm3 之間。使用n型長條半導體材料對於無接面的實施例是較佳的選擇，因為可以改善沿著反及閘串列的導電率及因此允許更高的讀取電流。
因此，包含場效電晶體的此記憶胞具有電荷儲存結構形成於此交會點的三維陣列結構中。使用約25奈米數量級的長條半導體材料和導線厚度，且具有山脊形狀堆疊的間距也是約25奈米數量級，具有數十層(例如三十層)的裝置在單晶片中可以達到兆(1012 )位元的容量。
此記憶材料層115可以包含其他的電荷儲存結構。舉例而言，可以使用能隙工程(BE)之SONOS電荷儲存結構所取代，其包括介電穿隧層97，且層次間在0V偏壓時具有倒U型價帶。在一實施例中，此多層穿隧層包括第一層稱為電洞穿隧層，第二層稱為能帶補償層及第三層稱為隔離層。在此實施例中，電洞穿隧層97包括二氧化矽層形成於長條半導體材料的側表面，其可利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層中的二氧化矽之厚度係小於20埃，且最好是小於15埃，在一代表性實施例中為10或12埃。
在此實施例中，能帶補償層包含氮化矽層係位於電洞穿隧層之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。能帶補償層中的氮化矽層之厚度係小於30埃，且較佳為25埃或更小。
在此實施例中，隔離層包含二氧化矽層係位於能帶補償層上，且其係利用像是LPCVD高溫氧化物HTO沉積之方式形成。隔離層中的二氧化矽層厚度係小於35埃，且較佳為25埃或更小。如此的三層穿隧介電層產生了”倒U”形狀之價帶能階。
第一處之價帶能階係可使電場足以誘發電洞穿隧通過該第一處與半導體主體(或長條半導體材料)介面間的薄區域，且其亦足以提升第一處後之價帶能階，以有效消除第一處後的複合穿隧介電層內的電洞穿隧現象。此種結構，除了建立此三層穿隧介電層”倒U”形狀之價帶，也可達成電場輔助之高速電洞穿隧，其亦可在電場不存在或為了其他操作目的(像是從記憶胞讀取資料或程式化鄰近之記憶胞)而僅誘發小電場之情形下，有效的預防電荷流失通過經複合穿隧介電層結構。
於一代表性之裝置中，記憶材料層115包含能隙工程(BE)複合穿隧介電層，其包含第一層的二氧化矽之厚度係小於2奈米，一層氮化矽層之厚度係小於3奈米及一第二層的二氧化矽層厚度係小於4奈米。在一實施例中，此複合穿隧介電層包含超薄氧化矽層O1(例如小於等於15埃)、超薄氮化矽層N1(例如小於等於30埃)以及超薄氧化矽層O2(例如小於等於35埃)所組成，且其可在和半導體主體或長條半導體材料之介面起算的一個15埃或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約30埃至45埃)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經工程穿隧介電結構在低電場時阻絕電荷流失的能力。
記憶材料層115中的電荷捕捉層在此實施例中包含氮化矽層之厚度係大於50埃，包括舉例而言，厚度約70埃的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(Six Oy Nz )、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。
在此實施例中記憶材料層115中的阻擋介電層是氧化矽，其厚度係大於50埃，且包含在此實施例中式90埃，且可以使用將氮化矽進行濕式轉換之濕爐管氧化製程。在其他實施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化矽。也可以使用其他的阻擋介電層材料例如是氧化鋁的高介電係數材料。
在一代表性實施例中，電洞穿隧層中的二氧化矽之厚度係為13埃；能帶補償層之氮化矽層厚度係為20埃；隔離層之二氧化矽層層厚度係為25埃；電荷捕捉層之氮化矽層厚度係為70埃；及阻擋介電層可以是厚度90埃的氧化矽。導線116、117的閘極材料可以是p+多晶矽(其功函數為5.1電子伏特)。
第6圖顯示在導線116與長條半導體材料114交會處形成之電荷捕捉記憶胞沿著記憶胞Z-X平面的剖面圖。主動區域125、126形成長條半導體材料114介於導線116與長條半導體材料114之間的兩側。在第6圖所描述的實施例中，每一個記憶胞是雙重閘極場效電晶體具有兩個主動區域125、126形成長條半導體材料114的兩側。
第7圖顯示在導線116與長條半導體材料114交會處形成之電荷捕捉記憶胞沿著記憶胞X-Y平面的剖面圖。圖中也顯示流至長條半導體材料114的電流路徑。電子的流動如圖中虛線所示，是沿著p型長條半導體材料流至感測放大器，其可以量測以指示所選取記憶胞的狀態。介於作為字元線的導線116、117之間的源/汲極區域128、129、130可以是"無接面"的，也就是源/汲極的摻雜型態不需要與字元線底下的通道區域之摻雜型態不同。在此"無接面"的實施例中，電荷捕捉場效電晶體可以具有p型通道結構。此外，在某些實施例中，源/汲極的摻雜可以在定義字元線之後利用自動對準佈植的方式形成。
在替代實施例中，長條半導體材料111~114可以在"無接面"的安排中使用淡摻雜n型半導體主體，導致形成可以在空乏模式下操作的埋藏-通道場效電晶體，此電荷捕捉記憶胞具有自然偏移至較低的臨界電壓分佈。
第8圖顯示兩個記憶胞平面，每一個平面具有9個電荷捕捉記憶胞安排成反及閘組態，其是一正方體的代表例示，可以包括許多平面及許多字元線。此兩個記憶胞平面由作為字元線WLn-1、WLn和WLn+1的導線160、161和162，其分別為第一、第二和第三長條半導體材料堆疊。
記憶胞的第一平面包括記憶胞70、71和72於一反及閘串列中，且位於長條半導體材料堆疊之上，及記憶胞73、74和75於一反及閘串列中，且位於長條半導體材料堆疊之上，以及記憶胞76、77和78於一反及閘串列中，且位於長條半導體材料堆疊之上。在此例示中，記憶胞的第二平面與立方體的底平面對應，且包括記憶胞(例如80、82和84)利用類似於第一平面的方式安排於反及閘串列中。
如圖中所示，作為字元線WLn的導線161包括垂直延伸部分，其與第5圖中介於堆疊之間的溝渠120內材料對應，以將導線161與所有平面中介於長條半導體材料間的溝渠內之介面區域的記憶胞(例如第一平面中記憶胞的71、74和77)耦接。
位元線與源極線係位於此記憶串列的相對端。位元線106、107和108藉由位元線信號BLn-1、BLn和BLn+1的控制而連接至記憶串列中的不同堆疊。在此安排中由信號SLn控制的源極線86終結上半平面的反及閘串列。類似地，在此安排中由信號SLn+1控制的源極線87終結下半平面的反及閘串列。
在此安排中，串列選擇電晶體85、88和89連接介於各自的反及閘串列與位元線BLn-1、BLn和BLn+1之間。串列選擇線83與字元線平行。
在此安排中，區塊選擇電晶體90~95將反及閘串列與源極線之一耦接。在此範例中，接地選擇線GSL與區塊選擇電晶體90~95連接，且可以使用類似於導線160、161和162的方式實施。在某些實施例中，此串列選擇電晶體及區塊選擇電晶體可以使用與記憶胞中的閘氧化層相同的介電堆疊。在其他的實施例中，可以使用典型閘氧化層來取代。此外，通道長度及寬度可以視設計的需要而調整以提供這些電晶體適當的切換功能。
第9圖顯示一個類似於第5圖的替代結構示意圖，在圖中類似結構中使用相同的參考標號，且不再加以描述。第9圖與第5圖不同的部分是絕緣層110的表面110A及長條半導體材料113、114的側表面113A、114A於蝕刻形成字元線之後在作為字元線的導線(例如160)之間裸露出來。因此，記憶材料層115在字元線之間可以完全或部分蝕刻而不會影響到操作。然而，在某些結構中並不需要如此處所描述的一般蝕刻通過記憶材料層115來形成介電電荷捕捉結構。
第10圖顯示類似第6圖的記憶胞沿著Z-X平面的剖面圖。第10圖與第6圖完全相同，顯示第9圖記憶胞中的結構，在此剖面圖中與第5圖實施的結構之剖面圖相同。第11圖顯示類似第7圖的記憶胞沿著X-Y平面的剖面圖。第11圖與第7圖不同的部分是沿著長條半導體材料114的側表面(例如114A)的區域128a、129a和130a中的記憶材料被移除。
第12到16圖顯示實施如此處所描述的三維記憶陣列的基本製程階段流程圖，其僅使用2個對陣列構成對準十分關鍵影響的圖案化幕罩步驟。在第12圖中，顯示交錯沈積絕緣層210、212、214及半導體層211、213之後的結構，舉例而言半導體層可以使用全面沈積之摻雜半導體形成於晶片的陣列區域。根據實施例的不同，半導體層可以使用具有n型或p型摻雜的多晶矽或磊晶單晶矽。層間絕緣層210、212、214可以舉例而言使用二氧化矽、其他氧化矽或是氮化矽。這些層可以使用許多不同方式形成，包括業界熟知的低壓化學氣相沈積(LPCVD)等技術。
第13圖顯示第一微影圖案化步驟的結果，其用來定義複數個山脊狀的長條半導體材料堆疊250，其中此長條半導體材料是由半導體層211、213構成且由絕緣層210、212、214分隔。具有很深及很高的深寬比的溝渠可以形成於多層堆疊之間，其係使用微影為基礎的製程及施加含碳硬式幕罩和反應式離子蝕刻。
第14A和14B圖分別顯示包括例如是反熔絲記憶胞結構的可程式化電阻記憶結構及包括例如是矽氧氮氧矽(SONOS)型態記憶胞結構的可程式化電荷捕捉記憶結構實施例中下一個階段的剖面圖。
第14A圖顯示包括如第1圖所示的單層反熔絲記憶胞結構的可程式化電阻記憶結構實施例全面沈積一記憶材料215後的結果。替代地，可以進行氧化製程而不使用全面沈積以形成氧化物於長條半導體材料裸露的側面，其中氧化物係作為記憶材料。
第14B圖顯示包括如第4圖所示的多層電荷捕捉結構的可程式化電阻記憶結構實施例全面沈積一記憶材料315後的結果，此多層電荷捕捉結構包括一穿隧層397、一電荷捕捉層398及一阻擋層399。如第14A和14B圖所示，記憶材料層235、315是利用順形方式沈積於山脊狀的長條半導體材料堆疊(第13圖中的250)之上。
第15圖顯示導電材料填充高深寬比溝渠步驟後的結果，此導電材料可以例如是具有n型或p型摻雜，用來作為字元線的導線，被沈積以形成層225。此外，在使用多晶矽的實施例中，一層矽化物226形成於層225之上。如圖中所示，例如低壓化學氣相沈積(LPCVD)之多晶矽等高深寬比沈積技術在此實施例中使用以填充介於山脊狀堆疊間的溝渠，即使是非常窄具有高深寬比的10奈米數量級溝渠也可行。
第16圖顯示第二微影圖案化步驟的結果，其用來定義此三維記憶陣列中作為字元線的複數條導線260。此第二微影圖案化步驟使用單一幕罩定義此陣列中蝕刻介於導線間高深寬比溝渠的臨界尺寸，而不需要施刻通過山脊狀的堆疊。多晶矽可以使用具有對多晶矽與氧化矽或氮化矽高度選擇性的蝕刻製程來進行蝕刻。因此，替代地蝕刻製程可以使用與蝕刻半導體及絕緣層相同的幕罩進行，此製程會停止於底部絕緣層210。
一選擇性的製程步驟包括形成硬式幕罩於複數條導線之上，這些導線包括字元線、接地選擇線及串列選擇線。此硬式幕罩可以使用相對厚的氮化物或其他可以阻擋離子佈植的材料形成。於硬式幕罩形成之後，可以進行離子佈植以增加長條半導體材料中的摻雜濃度，及因此降低沿著長條半導體材料電流路徑上的電阻。藉由使用控制佈植能量，佈植可以導致穿過底長條半導體材料，及每一個在堆疊中的上方長條半導體材料。
之後，移除硬式幕罩將複數條導線上方的矽化物裸露出來。於一層間介電層形成於陣列上方之後，介層孔被形成且舉例而言使用鎢的栓塞填充於其中。作為位元線BL的上方金屬線被圖案化且與解碼電路連接。一個三維解碼電路被以圖中的方式建立，使用一字元線、一位元線、及一源極線來存取一選取記憶胞。可參閱標題為"Plane Decoding Method and Device for Three Dimensional Memories"的美國專利第6906940號。
為了程式化一所選取反熔絲型態記憶胞，在此實施例中所選取字元線被偏壓至-7V，未選取字元線可以設定為0V，所選取位元線也可以設定為0V，未選取位元線可以設定為0V，所選取源極線可以設定為-3.3V，而未選取源極線可以設定為0V。為了讀取一所選取記憶胞，在此實施例中所選取字元線被偏壓至-1.5V，未選取字元線可以設定為0V，所選取位元線也可以設定為0V，未選取位元線可以設定為0V，所選取源極線SL可以設定為-3.3V，而未選取源極線可以設定為0V。
第17圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路875包括使用具有此處所描述的三維可程式電阻唯讀記憶體(RRAM)陣列860於一半導體基板之上。一列解碼器861與沿著記憶陣列860列方向安排之複數條字元線862耦接且電性溝通。行解碼器863與沿著記憶陣列860行方向安排之複數條位元線864(或之前所描述的串列選擇線)電性溝通以對自陣列860的記憶胞進行讀取及程式化資料操作。一平面解碼器858與此陣列860平面上的之前所描述的源串列選擇線859(或之前所描述的位元線)耦接。位址係由匯流排865提供給行解碼器863、列解碼器861與平面解碼器858。方塊866中的感測放大器與資料輸入結構經由資料匯流排867與行解碼器863耦接。資料由積體電路875上的輸入/輸出埠提供給資料輸入線871，或者由積體電路875其他內部/外部的資料源，輸入至方塊866中的資料輸入結構。其他電路874係包含於積體電路875之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由可程式電阻記憶胞陣列所支援的系統單晶片功能。資料由方塊866中的感測放大器，經由資料輸出線872，提供至積體電路875，或提供至積體電路875內部/外部的其他資料終端。
在本實施例中所使用的控制器係使用了偏壓調整狀態機構869，並控制了由電壓供應源或是方塊868產生或提供之偏壓調整供應電壓的應用，例如讀取和程式化電壓。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。
第18圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路975包括使用具有此處所描述的三維三維反及閘快閃記憶體陣列陣列960於一半導體基板之上。一列解碼器961與沿著記憶陣列960列方向安排之複數條字元線962耦接且電性溝通。行解碼器963與沿著記憶陣列960行方向安排之複數條位元線964(或之前所描述的串列選擇線)電性溝通以對自陣列960的記憶胞進行讀取及程式化資料操作。一平面解碼器958與此陣列960平面上的之前所描述的串列選擇線959(或之前所描述的位元線)耦接。位址係由匯流排965提供給行解碼器963、列解碼器961與平面解碼器958。方塊966中的感測放大器與資料輸入結構經由資料匯流排967與行解碼器963耦接。資料由積體電路975上的輸入/輸出埠提供給資料輸入線971，或者由積體電路975其他內部/外部的資料源，輸入至方塊966中的資料輸入結構。在此例示實施例中，其他電路974係包含於積體電路975之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由反及閘快閃記憶體陣列所支援的系統單晶片功能。資料由方塊966中的感測放大器，經由資料輸出線972，提供至積體電路975，或提供至積體電路975內部/外部的其他資料終端。
在本實施例中所使用的控制器係使用了偏壓調整狀態機構969，並控制了由電壓供應源或是方塊868產生或提供之偏壓調整供應電壓的應用，例如讀取、程式化、抹除、抹除驗證、以及程式化驗證電壓。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。
第19圖為8層垂直通道薄膜電晶體能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)電荷捕捉反及閘裝置一部份之穿隧電子顯微鏡的剖面圖，其係以成第8圖及第23圖的方式被製造、測試及安排解碼。此裝置係利用75奈米的半間距形成。其通道為大約18奈米厚的n型多晶矽。沒有進行額外的接面佈植而形成無接面結構。在半導體長條間用來隔離通道的絕緣材料是在Z軸方向，且其是厚度約為40奈米的氧化矽。所提供的閘極為P+多晶矽線。此串列選擇及接地選擇裝置具有較記憶胞更長的通道長度。此測試裝置具有32個字元線、無接面的反及閘串列。因為形成所示結構所使用的溝渠蝕刻具有傾斜的形狀，在溝渠的底部具有距寬的矽線，而且在細線間的絕緣材料距多晶矽被蝕刻得更多，所以第19圖中下方細線的寬度係比上方細線的寬度還寬。
第20圖顯示一實施例中具有二極體(例如二極體1492)於此反及閘串列半導體主體內的記憶胞剖面圖。此結構包括複數個山脊狀堆疊，其包括長條半導體材料1414、1413、1412於各自山脊狀堆疊平面的基板上。複數條作為字元線的導線1425-1到1425-n(為簡化起見圖中僅顯示兩條)與堆疊正交且延伸穿越，及如之前所描述的順形地形成於記憶層之上。作為串列選擇線SSL的導線1427及作為整體源極線GSL的導線1428和其他的如此線安排成與作為字元線的複數條導線平行。這些導線可以利用例如是具有n型或P型摻雜多晶矽的導電材料1491形成，以供用來作為字元線的導線使用。矽化物層1426可以形成於作為字元線、串列選擇線SSL及整體源極線GSL的複數條導線之上。
在區域1415中，長條半導體材料1414、1413、1412經由整體源極線內連線而與相同平面中的其他長條半導體材料連接，及與一平面解碼器(未示)連接。長條半導體材料係使用之前所描述的階梯接觸區域而在整體源極線內連線中延伸。
二極體(例如1492)放置於與導線1425-1到1425-n連接的記憶胞及將位元線BLn和BLn+1與長條半導體材料1414、1413、1412連接的栓塞1450、1451之間。在此例示範例中，二極體是由長條半導體材料中的P+佈植區域(例如1449)形成。栓塞1450、1451可以包括摻雜多晶矽、鎢或是其他垂直內連接技術。上方位元線BLn和BLn+1連接介於栓塞1450、1451與行解碼電路(未示)之間。
在第20圖所示的結構中，並不需要在陣列中的串列選擇閘極與共同源極選擇閘極上形成接觸。
第21圖顯示兩個記憶胞平面，每一個平面具有6個電荷捕捉記憶胞安排成反及閘組態，其是一正方體的代表例示，可以包括許多平面及許多字元線。此兩個記憶胞平面由作為字元線WLn-1、WLn和WLn+1的導線1160、1161和1162，其分別為第一、第二和第三長條半導體材料堆疊。
記憶胞的第一平面包括記憶胞1170、1171和1172於一反及閘串列中，且位於長條半導體材料堆疊之上，及記憶胞1173、1174和1175於一反及閘串列中，且位於長條半導體材料堆疊之上。在此例示中，記憶胞的第二平面與立方體的底平面對應，且包括記憶胞(例如1182和1184)利用類似於第一平面的方式安排於反及閘串列中。
如圖中所示，作為字元線WLn的導線1161包括垂直延伸部分，其與第5圖中介於堆疊之間的溝渠120內材料對應，以將導線1161與所有平面中介於長條半導體材料間的溝渠內之介面區域的記憶胞(例如第一平面中記憶胞的1171、1174)耦接。
串列選擇電晶體1196、1197連接介於各自的反及閘串列與位元線BL1和BL2之間。類似地，在此安排中，此正方體底平面中的類似串列選擇電晶體連接介於各自的反及閘串列與位元線BL1和BL2之間，使得行解碼施加於這些位元線。串列選擇線1106與串列選擇電晶體1196、1197連接，且與字元線平行，如第20圖中所示。
在此範例中，二極體1110、1111、1112、1113連接在此串列與對應的位元線之間。
接地選擇電晶體1190、1191安排在此反及閘串列中的相對側且用來將在一選取層中的此反及閘串列與一共同源極參考線耦接。此共同源極參考線由此結構中的平面解碼器解碼。接地選擇線GSL可以使用類似於導線1160、1161和1162的方式實施。在某些實施例中，此串列選擇電晶體及接地選擇電晶體可以使用與記憶胞中的閘氧化層相同的介電堆疊。在其他的實施例中，可以使用典型閘氧化層來取代。此外，通道長度及寬度可以視設計的需要而調整以提供這些電晶體適當的切換功能。以下將描述程式化操作，其中目標記憶胞是第21圖中的記憶胞A，且分別會對代表與目標記憶胞A在相同平面/源極線及相同列/字元線，但是不同行/位元線的記憶胞B，對在與目標記憶胞A在相同行/位元線及相同列/字元線，但是不同平面/源極線的記憶胞C，對在與目標記憶胞A在相同列/字元線，但是不同行/位元線及不同平面/源極線的記憶胞D，對在與目標記憶胞A在相同平面/源極線及相同行/位元線，但是不同列/字元線的記憶胞E，考慮記憶胞的干擾條件。
根據此安排，此串列選擇線及共同源極選擇線可以在一立方體中以立方體為基礎的方式解碼。此字元線可以在一列中以列為基礎的方式解碼。此共同源極線可以在一平面中以平面為基礎的方式解碼。此位元線可以在一行中以行為基礎的方式解碼。
第22圖顯示類似於第20圖中的陣列之程式化操作的時序示意圖。此程式化區間分割成標示為T1、T2和T3的三個主要區段。在T1的第一部分時，此立方體中的接地選擇線GSL和未選取的共同源極線CSL(顯示於圖中標示為SL)被設定為VCC，其大約是3.3V而選取的共同源極線CSL則保留在約0V。此外，此串列選擇線SSL也保留在約0V。如此可以達到將所選取的平面與0V之耦合效應且未選取的平面是浮接的，造成介於未選取的共同源極線與共同源極選擇線之間的差值不足以開啟共同源極選擇線的閘極。於一小段轉換時間之後，此電路中的未選取字元線及其他的導通閘極(例如假字元線及選擇閘極)被耦接至一約為10V的導通電壓值。類似地，此選取字元線被耦接至相同或接近的電壓值，而接地選擇線GSL和未選取的共同源極線CSL被保留在VCC。如此會造成此正方體未選取平面中的主體區域之自我壓升效應。請參閱第21圖，記憶胞C和D在區間T1中因為此操作的結果而具有壓升區域。
在T2區段中，接地選擇線GSL和未選取的共同源極線CSL轉變回到0V，而字元線及導通閘極保留在導通電壓。於接地選擇線GSL和未選取的共同源極線CSL轉變回到0V的一小段時間之後，此立方體中的串列選擇線SSL轉變至VCC，其可以是如之前所描述的約3.3V。類似地，未選取的位元線也轉變至VCC。T2時間中的偏壓結果會造成在相同平面/源極線及相同列/字元線，但是不同行/位元線的記憶胞(如記憶胞B)之通道以及在相同列/字元線，但是不同行/位元線及不同平面/源極線的記憶胞(如記憶胞D)之通道藉由自我壓升而被升壓。記憶胞C的升壓通道電壓因會此二極體而不會由位元線BL洩漏。於T2段落之後，串列選擇線SSL和未選取的位元線轉變回到0V。
在T3區段中，於接地選擇線GSL和未選取的共同源極線CSL轉變回到0V之後，選取字元線的電壓被提升至一例如是20V的程式化電位，而串列選擇線SSL、接地選擇線GSL、選取位元線、未選取位元線、選取的共同源極線CSL和未選取的共同源極線CSL保持在0V。於T1和T2的時間區段中所選取記憶胞中會形成一反轉的通道，且因此即使是在串列選擇閘極和選擇共同源極閘極皆關閉的情況下也可以達成程式化。必須注意的是在與目標記憶胞A在相同平面/源極線及相同行/位元線，但是不同列/字元線的記憶胞E，僅會因為導通電壓施加在未選取字元線而受到干擾。所以所施加的導通電壓必須足夠低(例如小於10V)以防止儲存在這些記憶胞中的資料受到干擾。
於程式化區間之後，所有的電壓皆回到約0V。
第20圖中結構的不同實施例使用汲極端(位元線)正向感測。在不同的實施例中，此二極體於讀取及程式化抑制操作時抑制散失的電流路徑。
第23圖顯示類似於第20圖中的陣列之讀取操作的偏壓條件示意圖。根據第23圖顯示施加於基板410上結構的偏壓條件，一立方體中一平面上的記憶胞之讀取偏壓為施加導通電壓至未選取字元線，及一讀取參考電壓施加至一選取字元線。選取的共同源極線CSL與約0V耦接，未選取的共同源極線CSL與約VCC耦接，而此立方體中的接地選擇線GSL和串列選擇線SSL皆與約3.3V耦接。此立方體中的位元線BLn和BLn+1則與約為1.5V的預充電階級耦接。
在此範例中的頁面解碼可以藉由使用共同源極線的平面解碼而達成。因此，對一給定偏壓條件，因為立方體中每一選取的共同源極線或平面具有可以被讀取的位元線具有相同位元數目的一頁面。選取的共同源極線CSL與約0V耦接或是設定為參考電壓，而其他的共同源極線CSL則設定為約3.3V。在此情況下，未選取的共同源極線是浮接的。對未選取平面上位元線路徑之二極體防止電流發散。
在頁面讀取操作中，一立方體中之每一平面上的每一條字元線被讀取一次。類似地，於一個以頁面為基礎的程式化操作中，此程式化抑制條件必須足以承受程式此頁面程式化所需的程式化次數，即每一個平面一次。因此，對一個包含8個記憶胞的立方體而言，未選取記憶胞的程式化抑制條件必須足以承受8個程式化循環。
必須注意的是，此位元線串列中的二極體需要將位元線上的偏壓略為提升約0.7V以補償二極體之典型壓降。
第24圖顯示一立方體之抹除操作的偏壓條件示意圖。根據第24圖顯示的偏壓條件，字元線與一例如是-5V的負電壓耦接，共同源極線CSL及位元線與一例如是+8V的正電壓耦接，及接地選擇線GSL與一例如是+8V之合適的高導通電壓耦接。如此可以抑制源極線偏壓的擊穿尺度。其他區塊的接地選擇線GSL和串列選擇線SSL則是關閉。位元線所需的高電壓則可由位元線驅動器設計來滿足。替代地，字元線及串列選擇線可以接地而共同源極線CSL及接地選擇線GSL則與一例如是+13V的高電壓耦接。
第25圖顯示一替代實施例，其中二極體1492係應用由使用在形成栓塞時的同位p+摻雜形成之多晶矽栓塞1550、1551形成。在此情況下，二極體是自動對準的而可以減少製程步驟。其他的結構則與第20圖中所示的相同。於小於40奈米時可以使用扭轉接觸結構佈局(如第27圖)。
於自我壓升時，此PN二極體必須在數十毫秒內承受一約8V的升壓通道電位。在8V反向偏壓時的估計漏電流應該小於100pA以承受此升壓電位。當然，崩潰電位應該遠高於8V。一個較低開啟電壓(約小於0.7V)幫助防止感測的困難。
第26圖顯示一替代實施例，其中二極體是放置在記憶胞串列的共同源極線CSL端。因此，在區域1515中，每一個平面中的源極線藉由p+線或摻雜而耦接在一起，於每一條串列線的共同源極線解碼器與接地選擇線GSL之間形成PN二極體。其他的結構則與第20圖中所示的相同。
第26圖中結構的不同實施例使用源極端(源極線)反向感測。在不同的實施例中，此二極體於讀取及程式化抑制操作時抑制散失的電流路徑。
第27圖顯示一立方體的示意圖，在此圖示中顯示記憶胞的兩個平面，對應共同源極線CSL0和共同源極線CSL1，記憶胞的兩行，對應位元線BL0和位元線BL1，記憶胞的四列，分別對應於圖式中的字元線。此立方體中的串列選擇線SSL與串列選擇閘極耦接，而接地選擇線GSL與接地選擇閘極耦接。類似於之前所描述的自我壓升程式化操作用來進行程式化，其具有兩階段程式化電壓施加至所選取字元線會於以下更詳細地描述。二極體耦接至對應的記憶胞串列與共同源極線CSL0或共同源極線CSL1之間。
在以下的討論中，區域位元線是表示一串列中的另一個名詞。在此結構中，所有的共同源極線CSL可以施加高電壓以抑制程式化。當選取的共同源極線CSL變成低準位時，區域位元線的高電壓不會變成低準位。頁面緩衝器可以決定哪一個記憶胞應該被程式化。當位元線電壓是VDD時，不會發生程式化。當位元線電壓是接地時，則會發生程式化。
對一反及閘快閃記憶胞而言，可以使用富勒-諾德漢電子穿隧對所選取記憶胞進行程式化。為了抑制非選取記憶胞的程式化，應該施加高電壓至此記憶胞的區域位元線或是通道。為了達成程式化抑制，可以施加如第28圖和第29圖的程式化序列。
此程式化操作包含施加高電壓至未選取的共同源極線，且施加VCC(約3.3V)至未選取位元線。當字元線改變至VCC或是高電壓的導通電壓時，未選取位元線的區域位元線被提升至高電壓。選取位元線的區域位元線會由共同源極線強迫拉至高電壓或是由位元線被強迫拉下至地共同源極線。當所選取記憶胞的字元線改變至程式化電位時，所有的區域位元線皆浮接。在程式化操作時所施加的電能必須足以使得由一未選取位元線之一區域位元線上的電壓階級導致的任何電流(自VCC/高電壓至地)不會對程式化造成影響或是導致程式化干擾情況發生。
第28圖顯示一個五階段的程式化序列。在步驟1，接地選擇線開啟接地選擇閘極，而串列選擇線關閉串列選擇閘極。未選取共同源極線的高電壓對此立方體中未選取平面中的區域位元線充電至高電壓。所有字元線的字元線電壓被升高至一第一字元線電壓。在步驟2，未選取行中的區域位元線藉由將串列選擇閘極開啟及將接地選擇閘極關閉而施加供應電位至未選取位元線和將選取位元線接地。在步驟3，字元線被偏壓至下一個導通電壓而串列選擇閘極保持開啟及接地選擇閘極保持關閉。如此導致未選取區域位元線中的區域位元線與高電壓耦接。在步驟4，分享選取位元線及一未選取共同源極線的區域位元線充電至高電壓。在此階段，串列選擇線關閉而接地選擇線開啟。在步驟5，字元線電壓被偏壓至程式化電壓而串列選擇線及接地選擇線保持關閉。
第29圖顯示一個替代的五階段程式化序列。在步驟1，所有的區域位元線經由偏壓立方體中的共同源極線至高電壓而被充電至高電壓，開啟此立方體中的接地選擇閘極，且關閉串列選擇閘極。之後，關閉此立方體中的接地選擇閘極，且開啟串列選擇閘極，其會驅動選取區域位元線中的區域位元線至地電壓。
在步驟3，字元線被偏壓至一導通電壓而串列選擇閘極保持開啟及接地選擇閘極保持關閉。如此導致選取區域位元線中的區域位元線保持接地而未選取區域位元線中的區域位元線浮接且由字元線升壓。在步驟4，藉由開啟此立方體中的接地選擇閘極，且關閉串列選擇閘極對未選取共同源極線偏壓，將選取位元線及一未選取共同源極線的區域位元線充電至高電壓。在步驟5，選取字元線接收程式化電壓而串列選擇閘極及接地選擇閘極保持關閉。第29圖中的演算法相較於第28圖可以具有較佳的提升抑制特性而消耗更多的功率。自提升區域位元線LBL3自高電壓可以改善提升抑制結果，如此區域位元線電壓會更高而改良了抑制。由共同源極線改變至高電壓及放電至地的結果會增加功率消耗。
因此，在此操作技術中，自源極線所施加的高電壓可以抑制程式化。當程式化電壓被施加所選取位元線而未選取源極線被拉下至地時，此被程式化的位元線是浮接的。此外，此偏壓電壓序列是以維持正確升壓來抑制程式化的方式施加。在程式化時，係以二極體的電流路徑以防止電流回到共同源極。
因為共同源極線是整體的，共同源極線可以對整個陣列解碼一次即可。相對的，解碼串列選擇線則需要額外的串列選擇線驅動器及接觸區域。
在不同的實施例中，此二極體解碼之記憶陣列減少串列選擇線閘極的數目至每一個區塊只有一個串列選擇線結構，或是每一個反及閘串列只有一個串列選擇線閘極。如此結構大幅降低製程困難度，且具有高度對稱性及微縮性。此架構在增加三維記憶陣列中的記憶胞層數目時並不需要大量的串列選擇線。類似地，一個區塊中也僅需要一條接地選擇線。
此三維垂直閘極裝置最好是使用薄膜電晶體能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)裝置。另一方面，也可以開發使用反熔絲或是其他記憶技術的類似裝置(例如使用其他的具有高介電係數介電層之電荷捕捉裝置)。
第30圖顯示類似於第21圖中的陣列之另一範例程式化操作的時序示意圖。
在T1相位時，此源極線藉由接地選擇線GSL及未選取源極線上的Vcc而被自我升壓。
在T2相位時，此未選取位元線藉由串列選擇線SSL及未選取位元線上的高電壓HV而被升壓至高電壓HV。記憶胞B之通道電壓Vch也被提升。記憶胞C被提升之通道電壓Vch因為此位元線BL上的二極體而不會洩漏。
在T3相位時，記憶胞A被程式化。其反轉通道在T1相位時就已經形成。
第31圖顯示一個類似於第27圖中之三維反及閘快閃記憶結構的示意圖，在此圖示中顯示此串列中包括二極體形成於源極線結構與記憶串列之間。這些二極體的位置可以用來支持程式化抑制。
目標記憶胞是圖中的記憶胞A，且會考慮以下記憶胞的干擾條件：記憶胞B代表與目標記憶胞A在相同平面/源極線及相同列/字元線，但是不同行/位元線的記憶胞，記憶胞C代表與目標記憶胞A在相同行/位元線及相同列/字元線，但是不同平面/源極線的記憶胞，記憶胞D代表與目標記憶胞A在相同列/字元線，但是不同行/位元線及不同平面/源極線的記憶胞，記憶胞E代表與目標記憶胞A在相同平面/源極線及相同行/位元線，但是不同列/字元線的記憶胞。記憶胞E被導通電壓Vpass干擾且在許多實施例中可以忽略。
第32圖顯示類似於第31圖中的陣列之一範例程式化操作的時序示意圖。
在T1相位時，此未選取位元線(記憶胞B和D)藉由串列選擇線SSL及未選取位元線上的電壓Vcc而被自我升壓。
在T2相位時，此未選取源極線藉由接地選擇線GSL及未選取源極線上的高電壓HV而被升壓至高電壓HV。例如記憶胞C之未選取源極線的通道電壓Vch也被直接提升。當源極線SL的電壓為0V及接地選擇線GSL開啟時，例如記憶胞B之已經被提升的通道電壓Vch因為此源極線SL上反向偏壓的二極體之較小漏電而不會洩漏。
在T3相位時，雖然串列選擇線SSL被關閉記憶胞A仍是被程式化。其反轉通道在T1相位時就已經形成。
第33A和33B圖為三維反及閘快閃記憶陣列一部份之穿隧電子顯微鏡的相片。
顯示於圖中的是75奈米半間距(4F2 )之虛擬接地裝置的穿隧電子顯微鏡相片。其通道寬度和長度分別是30和40奈米，而通道高度是30奈米。每一個裝置是雙閘極(垂直閘極)的垂直通道裝置，其中通道(埋藏通道裝置)是淡摻雜的n型以增加讀取電流。此位元線BL的輪廓是適合使用平面ONO的形狀。藉由適當調配此製程以獲取較小的側壁凹陷。而在此位元線BL的側壁形成一非常平坦的ONO。
第33A圖為此陣列在X軸方向上的剖面圖。圖中顯示兩個電荷捕捉能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)裝置形成於每一個通道的側壁。每一個裝置是雙閘極裝置。通道電流是水平地流動，而閘極是垂直地排列。具有最小的ONO側壁凹陷。
第33B圖為此陣列在Y軸方向上的剖面圖。由於較緊縮的間距及較小的位元線寬度，聚焦離子束之穿隧電子顯微鏡相片顯示包括多晶矽閘極於位元線(水平半導體長條)上及間距的雙重影像。圖示中的裝置其通道長度大約是40奈米。
第34圖為實驗量測之多晶矽二極體的電流電壓(IV)特性圖。
多晶矽PN二極體的正向及反向電流電壓(IV)特性係直接自與虛擬接地反及閘垂直閘極三維反及閘陣列連接之PN二極體量測。此多晶矽的高度/寬度尺寸為30/30奈米。在-8的漏電流遠低於10pA，其已經符合自我升壓及幫助消除程式化干擾的需求。施加源極偏壓Vs，及7V的導通電壓Vpass於所有的字元線上。此P+-N二極體(30奈米寬度及30奈米高度)顯示超過6個數量及以上的成功開啟/關閉比例。此正向電流由反及閘串列串聯電阻所鉗制。
第35圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的讀取電流特性圖。
此三維反及閘記憶體具有32條字元線。字元線的Vpass和Vread兩者電壓皆為7V。源極線電壓Vsl則在以下數值中變動：2.5V、2.0V、1.0V、0.5V和0.1V。在此圖示中，源極線電壓Vsl超過1.0V時導致合適的感測電流。施加在源極端的讀取電壓(源極端感測技術)，在此情況下是一正電壓。所需的偏壓由此PN二極體提升，其需要足夠的開啟電壓，使得超過1.5V的源極偏壓才可以產生足夠的讀取電流。
第36圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的程式化抑制特性圖。
圖中顯示記憶胞A、B、C、D的典型地程式化抑制特性。在此情況下，Vcc=3.3V、HV=8V、Vpass=9V。在記憶胞A係施加遞增步進脈衝ISSP方法。此圖式顯示出超過5V的無干擾區間。如此是由二極體隔離特性所造成。
第37圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的源極偏壓效應對於程式化干擾影響。
源極線抑制偏壓(HV)對於程式化干擾區間具有影響。藉由HV>7V可以將記憶胞C的干擾降至最小。
第38圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的導通閘極電壓效應對於程式化干擾影響。
導通閘極電壓對於程式化干擾具有影響。藉由Vpass>6V可以減少記憶胞C的干擾。
第39圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的區塊抹除轉換電流示意圖。
源極線SL上不同的偏壓會改變區塊抹除轉換特性。抹除係藉由施加一正源極線偏壓及將所有的字元線WL接地而達成。如此表示將此三維反及閘陣列的主體浮接。源極選擇線SSL/接地選擇線GSL施加合適的正電壓以避免干擾。在第10圖中亦顯示此抹除轉變。在某些實施例中此陣列並未使用電場增強效應(因為平坦ONO的緣故)，使得此抹除主要由能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)電洞穿隧注入支持。
第40圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的程式化及抹除狀態電流電壓特性示意圖，此記憶體具有不同數目的程式化/抹除循環。
此電流電壓曲線顯示進行低於一萬次抹除操作內的較小劣化，特別是在1000次及一次時。耐力的劣化通常是因為介面狀態(Dit)產生的緣故使得次臨界斜率變差，而記憶區間並不會改變。藉由調整能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)堆疊此裝置顯示出進行一萬次抹除操作之後與巨大裝置相較的合理較小劣化。
第41圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的臨界電壓分佈示意圖，此記憶體具有檢查表分佈之程式化/抹除記憶胞。
一單一階級記憶胞的檢查表分佈在此與三維反及閘記憶體連接之PN多晶矽二極體中使用。(在此三維感測中)最接近的記憶胞被程式化至相反狀態以代表最差的干擾情況。在每一層中係使用傳統的頁面程式化及程式化抑制方法，且然後將其他未選取源極線(記憶胞C和D)抑制。依次在其他層進行頁面程式化。在一三維陣列中未選取記憶胞受到許多次的列應力及行應力的傷害。
在許多不同的實施例中，替代實施例的二極體是與汲極端(位元線)或是源極端(源極線)連接，且具有將源極選擇線SSL/接地選擇線GSL與位元線/源極線的角色互換。這些替代操作係在裝置階級中驗證。然而，在電路設計中，源極線具有很小的電容負載，如此在施加高電壓HV於源極線時可以在速度及功耗上的表現更佳。
本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。
10、110．．．絕緣層
11~14、111~114．．．長條半導體材料
15、115．．．記憶材料
16、17、116、117．．．導線
18、19、118、119．．．金屬矽化物
20、120．．．溝渠
21~24、121~124．．．絕緣材料
25、26、125、126．．．主動區域
30~35、40~45、70~78、80、82、84．．．記憶胞
51~56．．．長條半導體材料堆疊
60(60-1、60-2、60-3)、61、160~162．．．字元線
86、87．．．源極線
90~95．．．區塊選擇電晶體
97、397．．．穿隧介電層
98、398．．．電荷儲存層
99、399．．．阻擋介電層
83．．．串列選擇線
85、88、89．．．串列選擇電晶體
106、107、108．．．位元線
128、129、130．．．源/汲極區域
210、212、214．．．絕緣層
211、213．．．半導體
215．．．記憶材料層
250．．．山脊狀堆疊
315．．．電荷捕捉層
225．．．導線
226、1426．．．金屬矽化物
875、975．．．積體電路
860．．．具有二極體於記憶串列中的三維可程式電阻唯讀記憶體陣列
960．．．有二極體於記憶串列中的三維反及閘快閃記憶體陣列
858、958．．．平面解碼器
859、959．．．串列選擇線
861、961．．．列解碼器
862、962．．．字元線
863、963．．．行解碼器
864、964．．．位元線
865、965、867、967．．．匯流排
866、966．．．感測放大器/資料輸入結構
874、974．．．其他電路
869、969．．．狀態機構
868、968．．．偏壓調整供應電壓
871、971．．．資料輸入線
872、972．．．資料輸出線
410、1410．．．基板
1412~1414．．．長條半導體材料
1415、1515．．．區域
1425-1到1425-n．．．導線
1427．．．串列選擇線SSL
1428．．．整體源極線GSL
1449．．．P+佈植區域
1450、1451、1550、1551．．．栓塞
1491．．．導電材料
1492、1592．．．二極體
1106．．．串列選擇線
1110~1113．．．二極體
1160~1162．．．導線
1170~1175、1180、1182．．．記憶胞
1190、1191．．．接地選擇電晶體
1196、1197．．．串列選擇電晶體
第1圖顯示此處所描述之一個三維記憶結構的示意圖，其包括複數個長條半導體材料平面與Y軸平行且安排成複數個山脊狀堆疊，一記憶層於長條半導體材料的側面，及複數條具有與其下的複數個山脊狀堆疊順形之底表面的導線。
第2圖顯示第1圖的記憶胞結構在沿著Z-X平面的剖面圖。
第3圖顯示第1圖的記憶胞結構在沿著Y-X平面的剖面圖。
第4圖顯示具有第1圖結構的反熔絲為基礎記憶體之示意圖。
第5圖顯示此處所描述之一個三維反及閘快閃記憶結構的示意圖，其包括複數個長條半導體材料平面與Y軸平行且安排成複數個山脊狀堆疊，一電荷捕捉記憶層於長條半導體材料的側面，及複數條具有與其下的複數個山脊狀堆疊順型之底表面的導線。
第6圖顯示第5圖的記憶胞結構在沿著Z-X平面的剖面圖。
第7圖顯示第5圖的記憶胞結構在沿著Y-X平面的剖面圖。
第8圖顯示具有第5圖和第23圖結構的反及閘快閃記憶體之示意圖。
第9圖顯示一個類似於第5圖的三維反及閘快閃記憶結構之替代實施例的示意圖，其中記憶材料層自導線間移除。
第10圖顯示第9圖的記憶胞結構在沿著Z-X平面的剖面圖。
第11圖顯示第9圖的記憶胞結構在沿著Y-X平面的剖面圖。
第12顯示實施製造如第1、5、9圖中的記憶裝置的製程第一階段之剖面示意圖。
第13顯示實施製造如第1、5、9圖中的記憶裝置的製程第二階段之剖面示意圖。
第14A顯示實施製造如第1圖中的記憶裝置的製程第三階段之剖面示意圖。
第14B顯示實施製造如第5圖中的記憶裝置的製程第三階段之剖面示意圖。
第15顯示實施製造如第1、5、9圖中的記憶裝置的製程第三階段之剖面示意圖。
第16顯示實施製造如第1、5、9圖中的記憶裝置的製程第四階段之剖面示意圖。
第17圖顯示根據本發明一實施例之積體電路的簡化方快示意圖，其中積體電路包括具有行、列及平面解碼電路之三維可程式電阻唯讀記憶體陣列。
第18圖顯示根據本發明另一實施例之積體電路的簡化方快示意圖，其中積體電路包括具有行、列及平面解碼電路之三維反及閘快閃記憶體陣列。
第19圖為三維反及閘快閃記憶體陣列一部份之穿隧電子顯微鏡圖。
第20圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的位元線結構與記憶串列之間的剖面圖。
第21圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的位元線結構與記憶串列之間的示意圖，其顯示兩個記憶胞平面，每一個平面具有6個電荷捕捉記憶胞安排成反及閘組態。
第22圖顯示類似於第20圖中的陣列之程式化操作的時序示意圖。
第23圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的位元線結構與記憶串列之間在進行讀取操作時的剖面圖。
第24圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的位元線結構與記憶串列之間在進行程式化操作時的剖面圖。
第25圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的位元線結構與記憶串列之間的示意圖，其係使用多晶矽栓塞作為二極體。
第26圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的源極線結構與記憶串列之間的剖面圖。
第27圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的源極線結構與記憶串列之間的示意圖，其顯示兩個記憶胞平面。
第28圖顯示於第21圖中的陣列之程式化操作的第一範例之時序示意圖。
第29圖顯示於第21圖中的陣列之程式化操作的第二範例之時序示意圖。
第30圖顯示於第21圖中的陣列之程式化操作的另一個範例之時序示意圖。
第31圖顯示一個類似於第27圖中之三維反及閘快閃記憶結構的示意圖，在此圖示中顯示此串列中包括二極體形成於源極線結構與記憶串列之間。
第32圖顯示於第31圖中的陣列之程式化操作的一個範例之時序示意圖。
第33A和33B圖為三維反及閘快閃記憶陣列一部份之穿隧電子顯微鏡的相片。
第34圖為實驗量測之多晶矽二極體的電流電壓(IV)特性圖。
第35圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的讀取電流特性圖。
第36圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的程式化抑制特性圖。
第37圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的源極偏壓效應對於程式化干擾影響。
第38圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的導通閘極電壓效應對於程式化干擾影響。
第39圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的區塊抹除轉換電流示意圖。
第40圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的程式化及抹除狀態電流電壓特性示意圖，此記憶體具有不同數目的程式化/抹除循環。
第41圖為實驗量測之與三維反及閘記憶體連接之多晶矽二極體的臨界電壓分佈示意圖，此記憶體具有檢查表分佈之程式化/抹除記憶胞。
10．．．絕緣層
11~14．．．長條半導體材料
15．．．記憶材料
16、17．．．導線
18、19．．．金屬矽化物
20．．．溝渠
21~24．．．絕緣材料

Claims (24)

  1. 一種記憶裝置，包含：一積體電路基板；複數個長條半導體材料堆疊延伸出該積體電路基板，該複數個堆疊具有山脊狀且包括至少兩個長條半導體材料由絕緣層分隔而成為複數個平面位置中的不同平面位置；複數條字元線安排成正交於該複數個堆疊之上，且具有與該複數個堆疊順形的表面，如此於該複數個堆疊與該複數條字元線表面的交會點建立一個三維陣列的交會區域；記憶元件於該交會區域，其經由該複數個長條半導體材料與該複數條字元線建立可存取之該三維陣列的記憶胞，該記憶元件安排成串列介於位元線結構與源極線之間，其中該串列係反及閘串列；以及二極體與該串列耦接，係介於記憶胞串列與位元線結構及源極線其中一者之間。
  2. 如申請專利範圍第1項之記憶裝置，其中該位元線結構中的一特定位元線、該源極線中的一特定源極線及該複數條字元線中的一特定字元線的組合選擇，可以辨識出該三維陣列的記憶胞中的一特定記憶胞。
  3. 如申請專利範圍第1項之記憶裝置，其中該二極體與該串列耦接，係介於記憶胞串列與該位元線結構之間。
  4. 如申請專利範圍第1項之記憶裝置，其中該二極體與該串列耦接，係介於記憶胞串列與該源極線之間。
  5. 如申請專利範圍第1項之記憶裝置，更包括：一串列選擇線安排成正交於該複數個堆疊之上，且具有與該複數個堆疊順形的表面，如此於該複數個堆疊與該串列選擇線表面的交會點建立串列選擇裝置；以及一接地選擇線安排成正交於該複數個堆疊之上，且具有與該複數個堆疊順形的表面，如此於該複數個堆疊與該接地選擇線表面的交會點建立接地選擇裝置。
  6. 如申請專利範圍第5項之記憶裝置，其中該二極體耦接於該串列選擇裝置與該位元線結構之間。
  7. 如申請專利範圍第5項之記憶裝置，其中該二極體耦接於該接地選擇裝置與該源極線之間。
  8. 如申請專利範圍第1項之記憶裝置，其中該記憶元件分別包含一穿隧層、一電荷捕捉層及一阻擋層。
  9. 如申請專利範圍第1項之記憶裝置，其中該長條半導體材料包含n型矽而該二極體包含一p型區域於該長條半導體材料中。
  10. 如申請專利範圍第1項之記憶裝置，其中該長條半導體材料包含n型矽而該二極體包含一p型栓塞與該長條半導體材料接觸。
  11. 如申請專利範圍第1項之記憶裝置，更包含邏輯以於程式化該記憶胞時施加反向偏壓至該記憶胞未選取串列中的二極 體。
  12. 一種記憶裝置，包含：一積體電路基板；一個三維陣列的記憶胞於該積體電路基板中，該三維陣列包含：反及閘串列記憶胞的堆疊；以及二極體與該串列耦接，係介於記憶胞串列與位元線結構及源極線其中一者之間；以及複數條字元線包括至少一第一字元線來存取該堆疊不同層上的反及閘串列。
  13. 如申請專利範圍第12項之記憶裝置，其中該位元線結構中的一特定位元線、該源極線中的一特定源極線及該複數條字元線中的一特定字元線的組合選擇，可以辨識出該三維陣列的記憶胞中的一特定記憶胞。
  14. 如申請專利範圍第12項之記憶裝置，其中該二極體與該串列耦接，係介於記憶胞串列與該位元線結構之間。
  15. 如申請專利範圍第12項之記憶裝置，其中該二極體與該串列耦接，係介於記憶胞串列與該源極線之間。
  16. 如申請專利範圍第12項之記憶裝置，更包括：一串列選擇裝置介於該位元線結構與該記憶胞串列之間；以及一接地選擇裝置介於該源極線與該記憶胞串列之間。
  17. 如申請專利範圍第16項之記憶裝置，其中該二極體耦接於該串列選擇裝置與該位元線結構之間。
  18. 如申請專利範圍第16項之記憶裝置，其中該二極體耦接於該接地選擇裝置與該源極線之間。
  19. 如申請專利範圍第12項之記憶裝置，其中該記憶元件分別包含一穿隧層、一電荷捕捉層及一阻擋層。
  20. 一種操作三維反及閘快閃記憶體的方法，包含：施加一程式化調整偏壓序列至該三維反及閘快閃記憶體，該三維反及閘快閃記憶體包含反及閘串列記憶胞的堆疊，以及二極體與該串列耦接，使得該二極體係介於記憶胞串列與位元線結構及源極線結構其中一者之間；該三維反及閘快閃記憶體更包括至少一第一字元線存取該三維反及閘快閃記憶體不同層裡的記憶胞串列。
  21. 如申請專利範圍第20項之方法，其中該施加該程式化調整偏壓序列包含：自源極線結構之一者或多者通過該二極體的一者或多者對未選取串列的一者或多者充電，其中該未選取串列並不包含即將被該程式化調整偏壓程式化的記憶胞；將該位元線結構及源極線結構自該未選取串列及包含即將被該程式化調整偏壓程式化的記憶胞之一者或多者的一選取串列解除耦接；經由即將被該程式化調整偏壓程式化的記憶胞之一條或多條字元線施加一程式化電壓至該未選取串列及該選取串列。
  22. 如申請專利範圍第20項之方法，其中該施加該程式化調整偏壓序列包含：沒有通過該二極體的一者或多者而自源極線結構之一者或多者對未選取串列的一者或多者充電，其中該未選取串列並不包含即將被該程式化調整偏壓程式化的記憶胞；將該位元線結構及源極線結構自該未選取串列及包含即將被該程式化調整偏壓程式化的記憶胞之一者或多者的一選取串列解除耦接；以及經由即將被該程式化調整偏壓程式化的記憶胞之一條或多條字元線施加一程式化電壓至該未選取串列及該選取串列。
  23. 如申請專利範圍第20項之方法，其中該施加該程式化調整偏壓序列包含：通過該二極體的一者或多者而自位元線結構之一者或多者對未選取串列的一者或多者充電，其中該未選取串列並不包含即將被該程式化調整偏壓程式化的記憶胞；將該位元線結構及源極線結構自該未選取串列及包含即將被該程式化調整偏壓程式化的記憶胞之一者或多者的一選取串列解除耦接；以及經由即將被該程式化調整偏壓程式化的記憶胞之一條或多條字元線施加一程式化電壓至該未選取串列及該選取串列。
  24. 如申請專利範圍第20項之方法，其中該施加該程式化調整偏壓序列包含：沒有通過該二極體的一者或多者而自位元線結構之一者或多者對未選取串列的一者或多者充電，其中該未選取串列並不包含即將被該程式化調整偏壓程式化的記憶胞；將該位元線結構及源極線結構自該未選取串列及包含即 將被該程式化調整偏壓程式化的記憶胞之一者或多者的一選取串列解除耦接；以及經由即將被該程式化調整偏壓程式化的記憶胞之一條或多條字元線施加一程式化電壓至該未選取串列及該選取串列。
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