JP2010272750A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】メモリセルが有する制御ゲートのカップリング比のばらつきを抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板上の第１方向に一定の間隔を空けて形成され、第１方向に直交する第２方向に延び、上面が半導体基板の上面より低く、半導体基板上を複数の素子領域１２に分離する素子分離絶縁膜１１と、素子領域１２上に形成されたトンネル絶縁膜１４と、トンネル絶縁膜１４上のみに形成された電荷蓄積層１５と、電荷蓄積層１５上及び素子分離絶縁膜１１上に第１方向に連続して形成され、素子分離絶縁膜１１上において、底面が半導体基板の表面より低いブロック層１６と、ブロック層１６上に形成されたゲート電極とを有する。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関するものであり、例えばＭＯＮＯＳ構造を有する不揮発性半導体記憶装置に関するものである。
従来のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置において、ＷＬ方向に沿った断面構造は以下のようになっている。シリコン半導体基板間に形成された素子分離絶縁膜、例えば素子分離絶縁膜（ＳＴＩ：Shallow Trench Isolation）によって、複数の素子領域ＡＡが形成されている。素子分離絶縁膜は、ワード線方向に所定間隔で配置されている。この素子領域ＡＡ上には、トンネル絶縁膜、電荷蓄積層が形成されている（例えば、特許文献１参照）。
ここで、電荷蓄積層の上面と素子分離絶縁膜の上面はほぼ等しい高さに配置されており、電荷蓄積層上及び素子分離絶縁膜上には、連続してブロック層が形成されている。このブロック層上には、メタル電極とシリサイド層からなる制御ゲートが形成されている。
しかし、前述した構造では、素子分離絶縁膜の上面と電荷蓄積層の上面の高さを合せることが困難であり、素子分離絶縁膜の上面が電荷蓄積層の上面から上下することにより、メモリセルが有する制御ゲートのカップリング比がばらついてしまう。
特開２００２−２６１５３号公報
本発明は、メモリセルが有する制御ゲートのカップリング比のばらつきを抑えることができる不揮発性半導体記憶装置を提供する。
本発明の一実施態様の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上の第１方向に一定の間隔を空けて形成され、前記第１方向に直交する第２方向に延び、上面が前記半導体基板の上面より低く、前記半導体基板上を複数の素子領域に分離する素子分離絶縁膜と、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上のみに形成された電荷蓄積層と、前記電荷蓄積層上及び前記素子分離絶縁膜上に前記第１方向に連続して形成され、前記素子分離絶縁膜上において、底面が前記半導体基板の表面より低いブロック層と、前記ブロック層上に形成されたゲート電極とを具備することを特徴とする。
本発明によれば、メモリセルが有する制御ゲートのカップリング比のばらつきを抑えることができる不揮発性半導体記憶装置を提供可能である。
以下、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１実施形態］
まず、本発明の第１実施形態の不揮発性半導体記憶装置について説明する。
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
図示するように、シリコン半導体基板上には、ワード線（ＷＬ）方向（第１方向）に一定の間隔を空けて、ＷＬ方向に直交するビット線（ＢＬ）方向（第２方向）に延びた素子分離絶縁膜（例えば、ＳＴＩ）１１が形成されている。素子分離絶縁膜１１は、半導体基板上を複数の素子領域１２に分離する。また、ＢＬ方向に一定の間隔を空けて、ＷＬ方向に延びたゲート電極１３が形成されている。これら素子領域１２とゲート電極１３との交点にメモリセルＭＣが形成される。すなわち、メモリセルＭＣは、半導体基板上にマトリクス状に配置されている。
図２に、図１中の２−２線に沿った断面図を示す。この断面図は、ＷＬ方向においてワード線上の断面を示している。
図２に示すように、素子領域１２におけるシリコン半導体基板上には、トンネル絶縁膜１４が形成され、トンネル絶縁膜１４上には電荷蓄積層１５が形成されている。電荷蓄積層１５上には、ブロック層１６が形成されている。さらに、ブロック層１６上には、メタル層１３Ａが形成され、このメタル層１３Ａ上にはシリサイド層１３Ｂが形成されている。メタル層１３Ａ及びシリサイド層１３Ｂは、ゲート電極１３を構成する。
また、素子分離絶縁膜１１上には、ブロック層１６が形成されている。素子分離絶縁膜１１上のブロック層１６は、隣り合う素子領域１２の半導体基板間に挟まれるように配置されている。
さらに、ブロック層１６上には、メタル層１３Ａが形成され、このメタル層１３Ａ上にはシリサイド層１３Ｂが形成されている。なお、ブロック層１６、メタル層１３Ａ、及びシリサイド層１３Ｂは、電荷蓄積層１５上及び素子分離絶縁膜１１上に前記第１方向に連続して形成されている。
図２に示した構造では、素子分離絶縁膜１１の上面が素子領域１２における半導体基板の表面よりも低くなっている。言い換えると、素子分離絶縁膜１１上のブロック層１６の底面は、素子領域１２における半導体基板の表面より低い。また、ブロック層１６は素子領域１２の側面と接している。また、ブロック層１６は素子領域１２及び素子分離絶縁膜１１に連続して形成され、かつ、ブロック層１６の上面は平坦である。さらに、電荷蓄積層１５は、トンネル絶縁膜１４上のみに形成されている。また、トンネル絶縁膜１４及び電荷蓄積層１５の側面はブロック層１６と接している。
図３に、図１中の３−３線に沿った断面図を示す。この断面図は、ＷＬ方向においてワード線（ゲート電極）間のワード線を含まない領域上の断面を示している。
図３に示すように、素子領域１２における半導体基板上にはトンネル絶縁膜１４が形成され、トンネル絶縁膜１４上には電荷蓄積層１５が形成されている。電荷蓄積層１５上には、層間絶縁膜１７、例えばシリコン酸化膜が形成されている。
また、素子分離絶縁膜１１上には、ブロック層１６が形成されている。素子分離絶縁膜１１上のブロック層１６は、隣り合う素子領域１２の半導体基板間に挟まれるように配置されている。ブロック層１６の上面は、素子領域１２における半導体基板の表面（トンネル絶縁膜１４の下面）より低くなっている。さらに、ブロック層１６上には、層間絶縁膜１７が形成されている。
図３に示したように、ゲート電極が形成されていない領域のＷＬ方向に沿った断面においても、素子分離絶縁膜１１の上面は、素子領域１２における半導体基板の表面（トンネル絶縁膜１４の下面）より低くなっている。また、層間絶縁膜１７は素子領域１２の側面と接している。
なお、素子分離絶縁膜１１及びトンネル絶縁膜１４は例えばシリコン酸化膜から形成され、電荷蓄積層１５は例えばシリコン窒化膜から形成されている。また、ブロック層１６は、高誘電体膜（High-k膜）、例えば酸化アルミニウム（Ａｌ２Ｏ３）から形成されている。シリサイド層１３Ｂは、例えばニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ）タングステンシリサイド（ＷＳｉ）から形成されている。
ここで、図４（Ａ）及び図４（Ｂ）に、図２に示す距離Ｄと図３に示す距離Ｅを変化させ、ゲート電極と素子領域１２間に所定電圧をかけた場合の電界強度のシミュレーション結果を示す。ここで、距離Ｄはゲート電極の下における電荷蓄積層１５の上面から素子分離絶縁膜１１の上面までの距離であり、距離Ｅはワード線を含まない領域における電荷蓄積層１５の上面からブロック層１６の上面までの距離である。なお、シミュレーションには内製のシミュレータを用いた。
図４（Ａ）は図１中に４Ａで示す地点Ａ〜地点Ｃ〜地点Ｂの線に沿った部分（ゲート電極１３の中央部分）の電界強度を表し、図４（Ｂ）は図１中に４Ｂで示すＡ〜Ｂの線に沿った部分（ゲート電極１３の境界部分）の電界強度を表す。また、地点ＡはＷＬ方向においてゲート電極の中心地点であり、地点ＢはＷＬ方向において素子分離絶縁膜１１の中心地点であり、地点Ｃは素子領域１２と素子分離絶縁膜１１の境界部分である。
距離Ｄ、Ｅが共に０の場合（従来例）の電界強度をＦで示し、距離Ｄ、Ｅのうち少なくとも距離Ｄが所定距離を取る場合（第１実施形態）の電界強度をＧで示している。なお、距離Ｄ、Ｅの値が０より大きい場合は、距離Ｄ、Ｅの値を変化させてもシミュレーション結果に殆ど差は無かった。そこで、便宜上、代表例として距離Ｄが所定距離を取る１点のみの結果を示す。
これら図４（Ａ）及び図４（Ｂ）から解るように、素子分離絶縁膜１１の上面を半導体基板の表面（トンネル絶縁膜１４の下面）より低くした場合（Ｇの場合）でも、距離Ｄ、Ｅを０にした場合、すなわち素子分離絶縁膜１１の上面を半導体基板の表面以上の高さにした場合（Ｆの場合）とほぼ同じ電界強度が得られる。すなわち、素子分離絶縁膜１１の上面を半導体基板の表面より低くした場合と、素子分離絶縁膜１１の上面を半導体基板の表面以上の高さにした場合とで、得られる電界強度に大きな差は見られない。
ここで、素子分離絶縁膜１１の上面が半導体基板の表面（トンネル絶縁膜１４の下面）よりも高い場合、加工ばらつきにより素子分離絶縁膜１１の上面が変化する。その結果、メモリセルが有するカップリング比がばらついてしまう。一方、素子分離絶縁膜１１の上面をあらかじめ半導体基板の表面（トンネル絶縁膜１４の下面）よりも低くすることによって、メモリセルが有するカップリング比のばらつきを抑制することができる。ここで、半導体基板の表面（トンネル絶縁膜１４の下面）よりも、素子分離絶縁膜１１の上面を低くする量を「量ＤＰ」とする。この量ＤＰは、ばらつきにより素子分離絶縁膜１１の上面が変化する量より大きいことが好ましい。
一方、書き込み及び消去時に加わる電界は従来例と大きな差は見られず書き込み及び消去特性に劣化はない。特に、図４（Ｂ）に示した、書き込み及び消去時に最も高い電界が加わる素子領域１２と素子分離絶縁膜１１の境界部分における電界は、第１の実施形態と従来例とはほぼ同じである。
また、図３において、素子分離絶縁膜１１上にブロック層１６を残すことにより、ゲート電極のエッチング工程時において、素子分離絶縁膜１１の上面がエッチングされることを防止することができる。この結果、メモリセルが有する制御ゲートのカップリング比のばらつきをさらに抑制することができる。
［第２実施形態］
次に、本発明の第２実施形態の不揮発性半導体記憶装置について説明する。第２実施形態で前記第１実施形態における構成と同様の部分には同じ符号を付す。
図５は、第２実施形態の不揮発性半導体記憶装置における図１中の２−２線に沿った断面図である。第２実施形態において第１実施形態と異なる点は、素子分離絶縁膜１１から上に突出した素子領域１２の表面をトンネル絶縁膜１４が覆うように形成されている点である。
図５に示すように、素子領域１２における半導体基板上には、素子分離絶縁膜１１間から突出した素子領域１２を覆うようにトンネル絶縁膜１４が形成されている。この構造は、素子分離絶縁膜１１を形成した後に、突出した素子領域１２に熱酸化によりトンネル絶縁膜１４を形成することにより製造できる。トンネル絶縁膜１４上には、トンネル絶縁膜１４を覆うように電荷蓄積層１５が形成されている。電荷蓄積層１５上には、ブロック層１６が形成されている。さらに、ブロック層１６上には、メタル層１３Ａが形成され、このメタル層１３Ａ上にはシリサイド層１３Ｂが形成されている。
また、素子分離絶縁膜１１上には、電荷蓄積層１５が形成されている。電荷蓄積層１５は、ＷＬ方向においてトンネル絶縁膜１４上及び素子分離絶縁膜１１上に連続して形成されている。素子分離絶縁膜１１上の電荷蓄積層１５上には、ブロック層１６が形成されている。素子分離絶縁膜１１上のブロック層１６は、隣り合う素子領域１２の半導体基板間に挟まれるように配置されている。さらに、素子分離絶縁膜１１上のブロック層１６上には、メタル層１３Ａが形成され、このメタル層１３Ａ上にはシリサイド層１３Ｂが形成されている。なお、ブロック層１６、メタル層１３Ａ、及びシリサイド層１３Ｂは、素子領域１２上及び素子分離絶縁膜１１上に、ワード線（ＷＬ）方向（第１方向）に連続して形成されている。
図５に示した構造では、素子分離絶縁膜１１の上面が素子領域１２における半導体基板の表面よりも低くなっている。言い換えると、素子分離絶縁膜１１上のブロック層１６の底面は、素子領域１２における半導体基板の表面より低い。また、素子分離絶縁膜１１の側面はトンネル絶縁膜１４及び電荷蓄積層１５を介してブロック層１６と接している。さらに、電荷蓄積層１５は、ＷＬ方向においてトンネル絶縁膜１４上及び素子分離絶縁膜１１上に連続して形成されている。
図６に、第２実施形態における図１中の３−３線に沿った断面図を示す。この断面図は、ＷＬ方向においてワード線（ゲート電極）間のワード線を含まない領域上の断面を示している。ゲート電極が形成されていない領域のＷＬ方向に沿った断面においても、素子分離絶縁膜１１の上面は、素子領域１２における半導体基板の表面（トンネル絶縁膜１４の下面）より低くなっている。
図６に示すように、素子領域１２における半導体基板上には、素子分離絶縁膜１１間から突出した素子領域１２を覆うようにトンネル絶縁膜１４が形成されている。トンネル絶縁膜１４上には、層間絶縁膜１７が形成されている。
また、素子分離絶縁膜１１上には電荷蓄積層１５が形成され、電荷蓄積層１５上にはブロック層１６が形成されている。素子分離絶縁膜１１上のブロック層１６は、隣り合う素子領域１２の半導体基板間に挟まれるように配置されている。ブロック層１６の上面は、素子領域１２における半導体基板の表面（トンネル絶縁膜１４の下面）より低くなっている。さらに、ブロック層１６上には、層間絶縁膜１７が形成されている。
ここで、図７（Ａ）及び図７（Ｂ）に、図５に示す距離Ｄと図６に示す距離Ｅを変化させ、ゲート電極と素子領域１２間に所定電圧をかけた場合の電界強度のシミュレーション結果を示す。なお、シミュレーションには内製のシミュレータを用いた。図７（Ａ）は図１中に４Ａで示す地点Ａ〜地点Ｃ〜地点Ｂの線に沿った部分（ゲート電極１３の中央部分）の電界強度を表し、図７（Ｂ）は図１中に４Ｂで示すＡ〜Ｃ〜Ｂの線に沿った部分（ゲート電極１３の境界部分）の電界強度を表す。また、地点ＡはＷＬ方向においてゲート電極の中心地点であり、地点ＢはＷＬ方向において素子分離絶縁膜１１の中心地点であり、地点Ｃは素子領域１２と素子分離絶縁膜１１の境界部分である。
距離Ｄ、Ｅが共に０の場合（従来例）の電界強度をＨで示し、距離Ｄ、Ｅのうち少なくとも距離Ｄが所定距離を取る場合（第２実施形態）の電界強度をＩで示している。なお、距離Ｄ、Ｅの値が０より大きい場合は、距離Ｄ、Ｅの値を変化させてもシミュレーション結果に殆ど差は無かった。そこで、便宜上、代表例として距離Ｄが所定距離を取る１点のみの結果を示す。また、第２実施形態の電界強度Ｉにおいては、従来例との比較を容易にするため電荷蓄積層１５部分の電界強度の表示を省略する。
これら図７（Ａ）及び図７（Ｂ）から解るように、素子分離絶縁膜１１の上面を半導体基板の表面（トンネル絶縁膜１４の下面）より低くした場合（Ｉの場合）でも、距離Ｄ、Ｅを０にした場合、すなわち素子分離絶縁膜１１の上面を半導体基板の表面以上の高さにした場合（Ｈの場合）とほぼ同じ電界強度が得られる。すなわち、素子分離絶縁膜１１の上面を半導体基板の表面より低くした場合と、素子分離絶縁膜１１の上面を半導体基板の表面以上の高さにした場合とで、得られる電界強度に大きな差は見られない。
ここで、素子分離絶縁膜１１の上面が半導体基板の表面（トンネル絶縁膜１４の下面）よりも高い場合、加工ばらつきにより素子分離絶縁膜１１の上面が変化する。その結果、メモリセルが有するカップリング比がばらついてしまう。一方、素子分離絶縁膜１１の上面をあらかじめ半導体基板の表面（トンネル絶縁膜１４の下面）よりも低くすることによって、メモリセルが有するカップリング比のばらつきを抑制することができる。ここで、半導体基板の表面（トンネル絶縁膜１４の下面）よりも、素子分離絶縁膜１１の上面を低くする量を「量ＤＰ」とする。この量ＤＰは、ばらつきにより素子分離絶縁膜１１の上面が変化する量より大きいことが好ましい。
一方、書き込み及び消去時に加わる電界は従来例と大きな差は見られず書き込み及び消去特性に劣化はない。特に、図７（Ｂ）に示した、書き込み及び消去時に最も高い電界が加わる素子領域１２と素子分離絶縁膜１１の境界部分における電界は、第２の実施形態と従来例とはほぼ同じである。
また、図６において、素子分離絶縁膜１１上に電荷蓄積層１５及びブロック層１６を残すことにより、ゲート電極のエッチング工程時において、素子分離絶縁膜１１の上面がエッチングされることを防止することができる。この結果、メモリセルが有する制御ゲートのカップリング比のばらつきをさらに抑制することができる。
また、図５に示したように、トンネル絶縁膜１４及び電荷蓄積層１５を覆うようにブロック層１６が形成されるため、トンネル絶縁膜１４に効率よく電界を加えることができる。また、第１実施形態よりも電荷蓄積層１５の面積を大きくすることができ、電荷蓄積層１５に蓄える電子の量を多くすることができる。
［第３実施形態］
第３実施形態は、第１実施形態の不揮発性半導体記憶装置の製造方法である。図８〜１１に、図２，図３に示した半導体記憶装置の製造方法における、途中までの製造工程を示す。図８〜１１は、図１の２−２線及び３−３線に沿った断面図であり、これらの断面は途中まで同じ構造になる。
先ず、図８に示すように、シリコン半導体基板（素子領域）１２の上面側から不純物を注入してシリコン基板１２の上層部分にＮウェル（図示せず）を形成する。その後、チャネルインプラとなる不純物の注入を行い、Ｎウェルの上層部分の一部にＰウェル（図示せず）を形成する。その後、シリコン基板１２上にトンネル絶縁膜１４を形成する。さらに、トンネル絶縁膜１４上に、シリコン窒化物（ＳｉＮ）を例えば５ｎｍの厚さに堆積させて電荷蓄積膜１５を形成する。
次に、図９に示すように、電荷蓄積膜１５上にマスク材ＭＫを形成する。このマスク材ＭＫは、例えば、シリコン酸化物、アモルファスシリコン、シリコン窒化物の積層膜からなる。次に、リソグラフィ技術により、マスク材ＭＫを選択的に除去し、このマスク材ＭＫをマスクとして、電荷蓄積膜１５、トンネル絶縁膜１４及びシリコン基板１２の上層部分を選択的に除去する。これにより、ＢＬ方向（メモリストリング方向）に直線状に延びる複数本のトレンチＴＬを形成する。
次に、図１０に示すように、図９に示した構造上に、すなわちシリコン基板１２の全面にシリコン酸化物を堆積し、トレンチＴＬ内を埋め込む。その後、マスク材ＭＫをストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を行い、マスク材ＭＫ上に堆積されたシリコン酸化物を除去する。これにより、トレンチＴＬ内のみにシリコン酸化物を残留させて、素子分離絶縁膜１１を形成する。この結果、電荷蓄積膜１５、トンネル絶縁膜１４がＢＬ方向に沿って分断されると共に、シリコン基板がＢＬ方向に延びる複数本の素子領域１２に区画される。この時点では、素子分離絶縁膜１１の上面は、高さ方向においてマスク材ＭＫの上面と同じ位置にある。
次に、図１１に示すように、ドライエッチングを行い、素子分離絶縁膜１１の上層部分を除去し、上面１１ａを落とし込む。このとき、素子分離絶縁膜１１の上面１１ａは、シリコン基板１２の上面より低い位置になるようにする。ここで、加工ばらつきを考慮し、シリコン基板１２内のほぼ全ての位置において素子分離絶縁膜１１の上面１１ａがシリコン基板１２の上面より低くなるように、加工条件を設定する。その後、マスク材ＭＫを除去する。
次に、周知の製造方法を用いて、ブロック層（絶縁膜）１６、メタル層１３Ａ、ポリシリコン膜を形成する。次に、リソグラフィ技術により、ブロック層１６、電荷蓄積膜１５及びトンネル絶縁膜１４を選択的に除去し、ＷＬ方向に沿って分断する。これにより、ＷＬ方向に延びるゲート電極１３が形成される。この時、素子分離絶縁膜１１上のブロック層１６の膜厚は、素子分離絶縁膜１１の上面がシリコン基板１２の上面より低いため、素子領域１２上の膜厚よりも厚くなっている。その結果、素子分離絶縁膜１１上のブロック層１６は除去されず残り、素子分離絶縁膜１１の上面が低くなることを防いでいる。その後、メモリセルトランジスタの拡散層を形成し、層間絶縁膜１７をシリコン基板１１の全面に堆積させることにより、第１実施形態に係る不揮発性半導体記憶装置が製造できる。
［第４実施形態］
第４実施形態は、第２実施形態の不揮発性半導体記憶装置の製造方法である。図１２〜１４に、図５，図６に示した半導体記憶装置の製造方法における、途中までの製造工程を示す。図１２〜１４は、図１の２−２線及び３−３線に沿った断面図であり、途中までは同じ構造になる。
先ず、シリコン基板１２の上面側から不純物を注入してシリコン基板１２の上層部分にＮウェル（図示せず）を形成する。その後、チャネルインプラとなる不純物の注入を行い、Ｎウェルの上層部分の一部にＰウェル（図示せず）を形成する。
次に、図１２に示すように、シリコン基板１２上にマスク材ＭＫを形成する。このマスク材ＭＫは、例えば、シリコン窒化物からなる。次に、リソグラフィ技術により、マスク材ＭＫを選択的に除去し、このマスク材ＭＫをマスクとして、シリコン基板１２の上層部分を選択的に除去する。これにより、ＢＬ方向（メモリストリング方向）に直線状に延びる複数本のトレンチＴＬを形成する。
次に、図１２に示した構造上に、すなわちシリコン基板１２の全面にシリコン酸化物を堆積し、トレンチＴＬ内を埋め込む。その後、マスク材ＭＫをストッパとしてＣＭＰを行い、マスク材ＭＫ上に堆積されたシリコン酸化物を除去する。これにより、トレンチＴＬ内のみにシリコン酸化物を残留させて、素子分離絶縁膜１１を形成する。この結果、シリコン基板１２がＢＬ方向に延びる複数本の素子領域１２に区画される。この時点では、素子分離絶縁膜１１の上面は、高さ方向においてマスク材ＭＫの上面と同じ位置にある。
次に、図１３に示すように、ドライエッチングを行い、素子分離絶縁膜１１の上層部分を除去し、素子分離絶縁膜１１の上面１１ａを落とし込む。このとき、素子分離絶縁膜１１の上面１１ａは、シリコン基板１２の上面より低い位置になるようにする。ここで、加工ばらつきを考慮し、シリコン基板１２内のほぼ全ての位置において素子分離絶縁膜１１の上面１１ａがシリコン基板１２の上面より低くなるように、加工条件を設定する。その後、マスク材ＭＫを除去する。
次に、素子分離絶縁膜１１をマスクとして、熱酸化法により、トンネル絶縁膜１４を形成する。その結果、図１３に示したように、素子分離絶縁膜１１から露出した素子領域１２の表面部分にトンネル絶縁膜１４が形成される。
次に、図１４に示すように、シリコン基板１２上に、すなわちトンネル絶縁膜１４上及び素子分離絶縁膜１１上に電荷蓄積層１５を堆積する。その後の工程は第３実施形態と同様であるので省略する。その結果、第２実施形態に係る不揮発性半導体記憶装置が製造できる。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
本発明の第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。 図１中の２−２線に沿った断面図である。 図１中の３−３線に沿った断面図である。 第１実施形態の不揮発性半導体記憶装置においてゲート電極と素子領域間に所定電圧をかけた場合の電界強度を示す図である。 第２実施形態の不揮発性半導体記憶装置における図１中の２−２線に沿った断面図である。 第２実施形態の不揮発性半導体記憶装置における図１中の３−３線に沿った断面図である。 第２実施形態の不揮発性半導体記憶装置においてゲート電極と素子領域間に所定電圧をかけた場合の電界強度を示す図である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。
１１…素子分離絶縁膜、１２…素子領域、１３…ゲート電極、１３Ａ…メタル層、１３Ｂ…シリサイド層、１４…トンネル絶縁膜、１５…電荷蓄積層、１６…ブロック層、１７…層間絶縁膜。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上の第１方向に一定の間隔を空けて形成され、前記第１方向に直交する第２方向に延び、上面が前記半導体基板の上面より低く、前記半導体基板上を複数の素子領域に分離する素子分離絶縁膜と、
    前記素子領域上に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上のみに形成された電荷蓄積層と、
    前記電荷蓄積層上及び前記素子分離絶縁膜上に前記第１方向に連続して形成され、前記素子分離絶縁膜上において、底面が前記半導体基板の表面より低いブロック層と、
    前記ブロック層上に形成されたゲート電極と、
    を具備することを特徴とする不揮発性半導体記憶装置。
  2. 前記ブロック層の上面は、前記電荷蓄積層上及び前記素子分離絶縁膜上において平坦であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１方向における前記素子領域間には前記ブロック層が配置されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記トンネル絶縁膜、前記電荷蓄積層、前記ブロック層及び前記ゲート電極でメモリセルが形成され、前記メモリセルが前記第２方向に一定の間隔を置いて隣接し、
    前記第２方向における前記ゲート電極間の前記素子分離絶縁膜上には、前記ブロック層が配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記第２方向における前記ゲート電極間の前記素子分離絶縁膜上に配置された前記ブロック層の上面は、前記半導体基板の表面より低いことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
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