JP4171695B2 - 半導体装置 - Google Patents

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Description

本発明は、素子分離にＳＴＩ（Shallow Trench Isolation）構造を用いる構成の半導体装置に関する。
近年、半導体メモリ装置においては、高集積化あるいは縮小化を図るために、製造プロセスで素子分離方法としてＬＯＣＯＳ（Local Oxidation of Silicon）法を用いていたものから、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる素子分離技術を用いるように変わりつつある。このＳＴＩ法では、浅いトレンチを形成してその内部に絶縁物を埋め込んで平坦化することでトレンチ分離領域を形成するようにしている。
このＳＴＩ法を用いた素子分離技術では、メモリセル部内において最小のトレンチ分離領域の幅寸法となるように設定している。これに伴い、この部分でのトレンチ分離領域の埋め込み性を確保するために、トレンチ分離領域の深さを浅くすることで、埋め込み時のアスペクト比をできるだけ下げるようにすることが必要となる。
しかしながら、メモリセルの駆動制御を行う周辺回路部分では、メモリセル部に比べて素子間において高い耐圧が要求される素子が存在している。高い耐圧を必要とする素子においては、上記のようなトレンチ分離領域を使用する条件では、耐圧を確保するために、素子間分離の距離（トレンチ分離領域の幅）を広くしたり、トレンチ分離領域の下にストッパ領域を形成したりするなどの方法を用いてきた。しかしどちらの方法においても、長い素子分離幅の確保やストッパ領域形成のために広いトレンチ分離領域の幅寸法が必要となり素子分離のための面積が大きくなってしまう問題が発生していた。
このような問題を解決する方法として、例えば周辺回路部分のトレンチ分離領域の深さ寸法をセルアレイ部の拡散領域の深さ寸法より深くするようにした構造が考えられている（例えば特許文献１参照）。これによって耐圧に応じた深さのトレンチ分離領域を形成することでセルの面積が増大するのを抑制しつつ確実に耐圧を確保することができるものである。
特開２００２−３６８０７７
しかしながら、このようなトレンチ分離領域の深さの掘り分けを行うＳＴＩ技術においては、次のような新たな問題が生ずる。
一般に、不揮発性メモリは、メモリセル部と周辺回路部とで構成されており、周辺回路部では高い耐圧を必要とする回路（高耐圧系回路）および耐圧を必要とせず電流駆動能力を必要とするロジック回路（低耐圧系回路）などにより構成されている。高耐圧系回路では拡散層間の耐圧とともにゲート絶縁膜の耐圧も確保するため、高耐圧系トランジスタのゲート絶縁膜は低耐圧系トランジスタのゲート絶縁膜よりも厚い膜厚のものが必要となる。この結果、各回路で必要とされるゲート絶縁膜の膜厚の比較をすると、低耐圧系≦メモリセル＜高耐圧系のようになる。
上記したように、不揮発性メモリのセルアレイを制御する回路は、メモリセルへの書き込み、消去を制御するために高耐圧系トランジスタで形成する必要がある。このためメモリセル領域（メモリセルのゲート絶縁膜の形成領域）のまわりは高耐圧系ゲート絶縁膜の領域に囲まれた構成となる。
この場合、高耐圧系領域（高耐圧系回路の絶縁膜の領域）でのトレンチ分離領域の幅寸法を狭くするために、高耐圧系の素子に形成するトレンチ分離領域を深く形成して深さ方向で耐圧を確保できるようにすると共に、メモリセル領域（メモリセルのゲート絶縁膜の形成領域）では、耐圧が確保できる程度の幅寸法でアスペクト比を確保するために浅いトレンチ分離領域を形成することで素子領域の縮小化を図ることが可能となる。
しかしながら、上述した特許文献１に示される従来技術のものでは、それら高耐圧系の素子形成領域内あるは低耐圧系素子形成領域のそれぞれの内部においては、浅いトレンチ分離領域を狭い幅寸法で形成することで縮小化が図られているが、それらの各領域間の境界領域においては、そのような考慮がなされていないので、素子領域の形成個数が増えていくほどそれぞれの境界領域での幅寸法の増大が生じるため、全体の縮小化を図ることに限界がでてくる。
加えて、前述した特許文献１に示される従来技術のものでは、次に示すような製造工程上での不具合があった。図２４（ａ），（ｂ）はこのような２種類のトレンチ分離領域を設ける構成を採用する場合の不具合を説明するものである。同図（ａ）は、シリコン基板１にメモリセル領域２と高耐圧系回路領域３とが形成された境界領域４部分の断面を模式的に示している。
メモリセル領域２には薄いゲート酸化膜５が形成され、高耐圧系回路領域３には厚いゲート酸化膜６が形成されている。これらの上面にポリシリコン膜７、ＣＭＰ（Chemical Mechanical Polishing）ストッパ膜８が堆積されている。メモリセル領域２においては浅いトレンチ９（浅いトレンチ分離領域形成用）が形成され、高耐圧系回路領域３においては深いトレンチ１０（深いトレンチ分離領域形成用）が形成されている。これらを覆うように埋め込み材１１の膜が全面に形成されている。
このように２種類の深さ寸法（ｄ１，ｄ２）を有するトレンチ分離領域が形成される場合、図示のように、浅いトレンチ９および深いトレンチ１０を同時に埋め込むために、深いトレンチ１０に合せて埋め込み材１１を厚く堆積する必要がある。このような場合、浅いトレンチ９では、深いトレンチ１０よりもシリコン基板１の表面上に埋め込み材１１が厚く堆積（Ｔcell＞ＴHV）される。
この埋め込み材１１を埋め込んだ状態でＣＭＰ法により平坦化処理をする場合、セル領域２上に堆積した厚い埋め込み材１１を除去するために、周辺の深いトレンチ１０上に堆積した埋め込み材１１に対しては膜厚差の分だけ、過剰にＣＭＰ処理を行うことになる（ＣＭＰのストッパ膜８表面からトレンチ９および１０上に堆積した埋め込み材１１の表面までの高さｈ１およびｈ２が、メモリセル領域２側よりも高耐圧系回路領域３側の方が小さいため）。
このような場合、ＣＭＰ処理を行うことで、同図（ｂ）に示すように、高耐圧系回路領域３とメモリセル領域２の境界領域４に形成したトレンチ分離領域１２に対してディッシング（dishing）を引き起こし形状異常となる問題を引き起こす可能性が高くなる。特に、メモリセル領域２と高耐圧系回路領域３との境界領域４の部分では、ウェル（ｗｅｌｌ）分離も行っているためトレンチ分離領域の幅を広くとる必要があることや、埋め込み材１１の高さ分布の違うメモリセル領域２と高耐圧系回路領域３が形成される周辺領域の２つの領域の境界にあるためＣＭＰにおいて図示のようなディッシングＤを引き起こしやすい。
このようなディッシングの影響を少なくするため、セルアレイの端部にはディッシング対応のダミーパターンを配置する構成が考えられる。しかし、ディッシングの程度が大きくなった場合、ダミーパターン数をより多く導入して対策する必要が出てくるため、これによってセルの面積を増やす（チップサイズを増加させる）という別途な問題が発生することになる。
またトレンチ９，１０の埋め込み処理をゲート絶縁膜５，６の形成後に行うＳＡ‐ＳＴＩ（Self‐Aligned ＳＴＩ）プロセスにおいては、メモリセル領域２と周辺領域トレンチ分離領域上の埋め込み材の膜厚差の他に、メモリセル領域２および高耐圧系回路領域３のゲート絶縁膜５，６の膜厚の違いが、ＣＭＰストッパ膜８の高さの差となる。そして、このようなＣＭＰストッパ膜８の高さの差も、メモリセル領域２と高耐圧系回路領域３との境界領域４でのＣＭＰ処理によるエロージョン（ディッシング）、スクラッチなどの形状異常を起こす原因となる。またセルアレイ内のメモリセルにおいても境界領域４に近いメモリセルでは、ＣＭＰ処理によるディッシングでストッパ膜８が削れた場合、この部分のトレンチ分離領域の高さが低くなり、メモリセルの加工においてバラツキの要因となり電気特性のバラツキを増大させる問題を引き起こす。
本発明は、上記事情に鑑みてなされたもので、その目的は、異なる深さのトレンチ分離領域を形成する構成としながらチップ面積を増大させることなくしかもディッシングなどの発生も防止することができるようにした半導体装置を提供することにある。
本発明の半導体装置は、第１導電型の半導体基板と、この半導体基板に形成された第２導電型の第１ウェルと、この第１ウェル内に第１導電型のメモリセルおよび周辺回路の形成用にそれぞれ形成された第２ウェルと、前記メモリセル用の第２ウェル内に素子を分離するように形成された第１の深さ寸法の第１トレンチ分離領域と、前記メモリセル用の第２ウェル内の周縁部近傍に設けられ前記メモリセルの形成領域を包囲するように高濃度で不純物が導入された第１導電型のガードリング拡散領域と、このガードリング拡散領域の外側近傍で前記第２ウェルのｐｎ接合が露出する部分が底面部で終端するように形成され前記第１の深さよりも深い第２の深さ寸法の第２トレンチ分離領域と、前記周辺回路用の第２ウェル内に形成された素子を分離する前記第２の深さの第３トレンチ分離領域とを備え、前記ガードリング拡散領域の拡散深さは、前記第１トレンチ分離領域の第１の深さよりも深く、且つ前記第２トレンチ分離領域の第２の深さよりも浅く設定されているところに特徴を有する。
上記構成によれば、第１導電型のガードリング拡散領域の拡散深さよりも深い第２トレンチ分離領域を形成するので、セルアレイを包含する第２ウェルのガードリング拡散領域とこの第２ウェルを包含する第１ウェルとの間の絶縁距離が深さ方向に延びて実質的に長くなり、これによって第２トレンチ分離領域の幅寸法を広げることなく耐圧を確保でき、省スペース化を図ることができる。
また、上記構成の半導体装置において、メモリセルを構成する素子は、第１の膜厚のゲート絶縁膜を備え、周辺回路を構成する素子は、第１の膜厚よりも厚い第２の膜厚のゲート絶縁膜を備えている構成で、メモリセル用の第２ウェルのガードリング拡散領域と素子形成領域側との境界領域に、第２の膜厚のゲート絶縁膜を形成する構成としたので、境界領域でのゲート絶縁膜の膜厚の差に起因した段差が低減され、これによってトレンチ分離領域を形成する際の平坦化処理でディッシング（エロージョン）などの不具合の発生を抑制することができる構成として利用できるようになる。
本発明の半導体装置によれば、セルアレイを包含する第２ウェルのガードリング拡散領域とこの第２ウェルを包含する第１ウェルとの間の絶縁距離を実質的に長くすることができ、これによって第２トレンチ分離領域の幅寸法を広げることなく耐圧を確保でき、チップサイズの小型化に貢献することができるようになる。
以下、本発明をＳＴＩ埋め込み処理をゲート絶縁膜の形成後に行うＳＡ−ＳＴＩ（Self Aligned-STI）法で素子分離を行うフラッシュメモリ（不揮発性メモリ）に代表される半導体装置に適用した場合の一実施形態について、図１ないし図２３を参照して説明する。
（構成および作用の説明）
図１は、後述する製造方法を適用して作成した半導体装置としての不揮発性メモリ半導体装置２１の構造を模式的な断面図で示している。半導体基板としてのＰ型（第１導電型）のシリコン基板（Ｐ−ｓｕｂ）２２に、第１ウェルとしてのＮウェル（Ｎ−ｗｅｌｌ）２３が形成され、この内側に第２ウェルとしてのＰウェル（Ｐ−ｗｅｌｌ）２４が形成されている。Ｐウェル２４は、内側にメモリセル形成領域２５が形成され、Ｐウェル２４内の周辺部には境界領域２６が形成され、外側には周辺回路領域２７が形成されている。なお、周辺回路領域２７には、図示しない第２ウェルとしてのＰウェルや他のウェルが形成されている。
Ｐウェル２４の内部領域には各メモリセルを構成するトランジスタが多数形成されるが、それらのトランジスタを分離するための第１トレンチ分離領域である第１ＳＴＩ２８が多数形成され、Ｐウェル２４の最外周のｐｎ接合が表面で終端する部分には第２トレンチ分離領域である第２ＳＴＩ２９が形成されている。また、Ｐウェル２４の外側の領域で周辺回路領域２７にはトランジスタが多数形成されるが、それら各トランジスタを分離するための第３トレンチ分離領域である第３ＳＴＩ３０が同じく形成されている。第１ＳＴＩ２８の深さ寸法ｄ１に比べて第２ＳＴＩ２９および第３ＳＴＩ３０の深さ寸法ｄ２は大きく設定されている。
メモリセル形成領域２５のトランジスタは、図示のＮチャンネル型のトランジスタでは高濃度Ｎ型不純物を導入したソース／ドレイン領域３１が第１ＳＴＩ２８よりも浅い拡散深さで形成されている。メモリセル形成領域２５の外周領域でＰウェル２４のすぐ内側には高濃度Ｐ型不純物が環状に導入形成されたガードリング拡散領域３２が形成されており、その拡散深さは、第１ＳＴＩ２８よりも深く、第２ＳＴＩ２９よりも浅い寸法に設定されている。
また、メモリセル形成領域２５の各トランジスタのシリコン基板２２表面には第１の膜厚のゲート酸化膜３３が形成されており、境界領域２６および周辺回路領域２７のシリコン基板２２の表面には第１の膜厚よりも厚く設定された第２の膜厚のゲート酸化膜３４が形成されている。なお、図１では示していないが、後述する製造工程の説明で述べるように、周辺回路領域２７内には、第１の膜厚よりも薄く設定された第３の膜厚のゲート酸化膜３５を有するトランジスタが形成されている（例えば図１９参照）。
上記したように第１ＳＴＩ２８を浅く形成することで幅寸法を小さくしてもアスペクト比を低くして形成することができる。また、第２ＳＴＩ２９及び第３ＳＴＩ３０をガードリング拡散領域３２よりも深い寸法として形成することで、ガードリング拡散領域３２の空乏層の広がりに対する余裕を深さ方向で持たせることができる。これによって第２ＳＴＩ２９の幅寸法Ａ１を増大させることなく、省スペース化を図りながら耐圧を確保することができる。
上記の効果について、図２３に示す従来相当の構造と比較して説明する。図２３の構成では、図１の構成と同じ部分に同じ符号を付しているが、異なるところは、第２ＳＴＩ２９に代わってメモリセル形成領域２５の第１ＳＴＩ２８と同じ深さ寸法に形成されたトレンチ分離領域１３を設けているところである。
この構成では、メモリセル形成領域２５の外周部分に位置するトレンチ分離領域１３は、ガードリング拡散領域３２の深さ寸法よりも浅い深さに設定されているので、ガードリング拡散領域３２の空乏層の広がり幅Ａ２は、図１に示した広がり幅Ａ１に対して余裕が少なくなるので、幅寸法Ｗ２を図示のように本実施形態における第２ＳＴＩ２９の幅寸法Ｗ１よりも広く設定する必要がある。このような境界領域２６が多数存在する場合には、全体としてチップ面積を増大させる大きな要素となり、単位面積あたりのメモリセル数を減少させてしまうことになる。以上の点から、本実施形態の構成を採用することで、上記のようなチップサイズの増大を招くことなく耐圧を確保した構成のフラッシュメモリを製作することができる利点がある。
また、上記構成のうち、境界領域２６のシリコン基板２２表面に第２の膜厚のゲート酸化膜を形成する構造を採用することにより、後述する製造工程において、ＣＭＰ処理をする際にディッシングやエロージョンなどの不具合の発生で内部に形成している素子に損傷を与える不具合を極力抑制して品質の高い安定した製造を行うことができるようになる。
（製造工程の説明）
次に、上記構成の製造工程について、製造工程の各段階で示す模式的な断面図を参照しながら説明する。なお、この製造工程の説明では、フラッシュメモリの製造過程を図示したものを参照して説明する。
図２において、まず、半導体基板としてのＰ型シリコン基板２２の表面を熱酸化法などの方法により、酸化膜３６を例えば５〜２５ｎｍの膜厚で全面に形成し、この後、この酸化膜３６にフォトリソグラフィ処理により、図示しないマスク合わせマークをパターニング形成する。この後、図示のように、第１ウェルとしてのＮウェル２３および第２ウェルとしてのＰウェル２４の形成、ならびにメモリセル形成領域２５および周辺回路領域２７のトランジスタのチャネル領域の不純物プロファイルを調整するため、フォトリソグラフィ処理でパターニング形成したレジストを用いてマスキングし、所定の不純物をイオン注入法によりシリコン基板２２中に導入する。
次に、上述した酸化膜３６をエッチングにより除去し、メモリセル形成領域２５に対応した図１に示す第１のゲート酸化膜３３を形成すべく、トンネル酸化膜を例えば５〜１０ｎｍの膜厚で全面に形成し、この後メモリセルのフローティングゲートとなる第１のポリシリコン膜と、後工程の周辺回路領域２７のゲート酸化膜形成時における酸化をブロックするための第１の窒化膜を例えば７０ｎｍの膜厚で堆積する。
続いて、図３に示しているように、フォトリソグラフィ処理により、フォトレジスト４０をパターニング形成し、周辺回路領域２７の表面の第１の窒化膜３９および第１のポリシリコン膜３８を例えばドライエッチング処理すると共にトンネル酸化膜３７を例えばウェットエッチング処理により除去する。これにより、メモリセル形成領域２５にトンネル酸化膜３７、ポリシリコン膜３８、窒化膜３９、フォトレジスト４０が堆積される。
次に、図４に示すように、周辺回路領域２７のシリコン基板２２上に図１に示す第２のゲート酸化膜３４を形成すべく、熱酸化により酸化膜４１を例えば１０〜３５ｎｍの範囲で所定の膜厚に形成する。この時、メモリセル形成領域２５の第１のポリシリコン膜３８は、第１の窒化膜３９により保護されているために酸化されることはない。
続いて、フォトリソグラフィ処理により、フォトレジスト４２をパターニング形成して低耐圧系の周辺回路領域２７のシリコン基板２２の表面に図１に示す第３のゲート酸化膜３５を形成すべく開口部４２ａを形成し、開口部４２ａ部分に露出している第２のゲート酸化膜４１を例えばウェットエッチング処理により除去する。
この後、図５に示すように、フォトレジスト４２を除去し、熱酸化を行って第２のゲート酸化膜４１を除去した部分に低耐圧系の第３のゲート酸化膜４３を例えば３〜７ｎｍの膜厚で形成する。このとき周辺回路領域２７の高耐圧系トランジスタを形成するための第２のゲート酸化膜４１は、第１のゲート酸化処理と第２のゲート酸化処理の２回の酸化処理で形成された膜厚の酸化膜となる。
次に、図６に示すように、第１のポリシリコン膜３８と同じ膜厚の第２のポリシリコン膜４４および第１の窒化膜と同じ膜厚の第２の窒化膜４５を周辺回路領域２７全面に形成し、フォトレジスト４６をパターニングしてメモリセル形成領域２５および境界領域２６の上面部を露出するように開口部４６ａを形成する。この後、フォトレジスト４６の開口部４６ａに露出している第２の窒化膜４５および第２のポリシリコン膜４４をドライエッチング処理により除去する。
続いて、フォトレジスト４６を除去した後に、図７に示すように、全面に渡ってＴＥＯＳ系の酸化膜４７を例えば１００〜２５０ｎｍの膜厚になるようにＣＶＤ法などにより堆積し、この後、活性領域（シリコン基板２２部分）をパターニングするためのフォトレジストマスク４８をフォトリソグラフィー法により形成する。
このレジストマスク４８を用いてＴＥＯＳ系の酸化膜４７、第１および第２の窒化膜３９，４５、第１および第２のポリシリコン膜３８，４４、第１〜第３の酸化膜３７，４１，４３の順にＲＩＥ（Reactive Ion Etching）法によりエッチング除去した後、従来同様の方法でフォトレジスト４８を剥離する。これにより、活性領域のパターンがレジストマスク４８から酸化膜／窒化膜／ポリシリコン膜／酸化膜の積層膜構造のハードマスクに転写されたことになる。
次に、図８に示すように、上記した積層膜構造をハードマスクとして、シリコン基板２２をＲＩＥ法によりエッチングし、第１ＳＴＩ２８〜第３ＳＴＩ３０のトレンチ４９〜５１をパターニング形成する。このとき、トレンチ４９〜５１の深さ寸法は、例えば２００ｎｍに設定して異方性エッチングを実施している。また、このエッチング深さは、図１に示す第１ＳＴＩ２８の深さ寸法に相当するものである。
続いて、図９に示すように、メモリセル形成領域２５をフォトレジスト５２によりカバーし周辺回路領域２７の上部を開口させる。この開口部を介してシリコン基板２２をＲＩＥ法によりドライエッチングし、メモリセル形成領域２５のトレンチ４９よりも深いトレンチ５０，５１を形成する。
この場合、深いトレンチ５０，５１の深さ寸法は、境界領域２６および周辺回路領域２７に形成するトランジスタの拡散層のうちの一番深い拡散層である例えばＰ−ＭＯＳトランジスタの高濃度Ｐ型不純物拡散領域の深さである例えば３５０ｎｍよりも深く設定されており、例えば深さ寸法が３８０ｎｍに設定されている。これにより、周辺回路領域２７の各ＭＯＳトランジスタの素子間分離幅を狭くすることが可能となる。この工程を経ることで、メモリセル形成領域２５内の浅いトレンチ４９と周辺回路領域２７の深いトレンチ５０，５１が掘り分けられる。
次に、図１０に示すように、前記工程にて形成したフォトレジスト５２を剥離し、続いて、パターニングされたシリコン基板２２を熱酸化法などによりトレンチ４９〜５１内の表面に２ｎｍ〜４ｎｍの酸化膜５３を形成する。続いて、素子分離の埋め込み材となる酸化膜５４を堆積する。この酸化膜５４の堆積方法としては、例えばＴＥＯＳ系酸化膜をＣＶＤ法により堆積する方法や、ＳｉＨ４系の酸化膜をＨＤＰ（High Density Plasma）法により堆積する方法が可能である。また、酸化膜５４の堆積量は、周辺回路形成領域２７の深いトレンチ５０，５１の底のシリコン基板２２部分から、ＣＭＰのマスク材となる第１および第２の窒化膜３９，４５の表面まで十分に埋め込むことができるような膜厚に設定する。
次に図１１に示すように、ＣＭＰ（Chemical Mechanical Polishing)法により、この埋め込み酸化膜５４を研磨し平坦化処理を行う。この時、ハードマスクとして用いた第１および第２の窒化膜３９，４５がＣＭＰのストッパ層として機能する。
この埋め込み酸化膜５４をＣＭＰ法により平坦化処理する場合、メモリセル形成領域２５上に堆積した厚い埋め込み酸化膜５４を除去するために、周辺の第３ＳＴＩ３０上に堆積した埋め込み酸化膜５４に対しては膜厚差の分、過剰のＣＭＰ平坦化処理を行うことになる（ＣＭＰストッパ材である窒化膜３９，４５から第３ＳＴＩ３０上に堆積した埋め込み材までの高さの差が、メモリセル形成領域２５よりも周辺回路領域２７の方が小さいため）。
このような場合、ＣＭＰ平坦化処理で周辺回路領域２７の高耐圧系領域の第３ＳＴＩ３０とメモリセル形成領域２５の外周部の境界領域２６に形成した第２ＳＴＩ２９に対してディッシングを引き起こしＳＴＩ形状異常となる問題を引き起こす可能性が高くなる。特に図１１に見られるように、メモリセル形成領域２５と周辺回路領域２７の高耐圧系領域の境界部となる境界領域２６では、ウェル分離も行っているためＳＴＩ幅を広くとる必要があること、また埋め込み酸化膜５４の高さ分布の違うメモリセル形成領域２５と周辺回路領域２７との２つの領域の境界にあるためＣＭＰのディッシングを引き起こしやすい。
また本実施例のＳＡ−ＳＴＩプロセスでは、メモリセル形成領域２５と周辺回路領域２７の埋め込み酸化膜５４の膜厚差に加え、メモリセル形成領域２５と周辺回路領域２７の高耐圧系領域のゲート絶縁膜３７および４１の膜厚差がＳＴＩ埋め込み時のＣＭＰのストッパである窒化膜３９，４５の高さの差となる。このストッパ高さの差も、境界領域２６で、ディッシングなどのＳＴＩの形状異常を起こす原因となる。特にセルアレイの境界領域２６側でのＳＴＩ形状異常（図１１中、第２ＳＴＩ２９の部分に破線で示す形状）は、セル不良やセル特性のバラツキ増加を引き起こすので問題である。
この問題に対しては、図１２に示すように、メモリセル形成領域２５の周りを囲む図１に示すガードリング拡散領域３２の表面に第２の膜厚のゲート酸化膜４１を形成することで、周辺回路領域２７の高耐圧系のゲート酸化膜４１と同じ条件とし、ガードリング拡散領域３２のＣＭＰストッパとなる窒化膜４５の高さを周辺回路領域２７のＣＭＰストッパである窒化膜４５の高さと同じにすることで、ＣＭＰ平坦化処理によるディッシングの発生を抑制することができる。
なお、ガードリング拡散領域３２の形成は、メモリセルアレイを包含するＰウェル２４の電位を安定化させるためにメモリセルアレイを囲むように配置するパターンであり、ＣＭＰ平坦化処理の不具合改善のために追加するパターンではないので、チップ面積の増加は起こらない。
またこの関係は、周辺回路領域２７内における高耐圧系領域と周辺低耐圧系領域との関係においてもあてはまることであり、低耐圧系領域を高耐圧系領域で取り囲む場合は、低耐圧系領域のガードリング拡散領域の表面の酸化膜を高耐圧系領域の酸化膜で形成することで同様の効果を期待することができる。この場合、メモリセルアレイはＰウェル２４中に形成するため、ガードリング拡散領域にはＰ型不純物を導入した拡散層として形成している。
なお、以下の説明においては、この図１２に示したディッシングを防止することができる構成を採用した場合を基準として以降の処理工程を実施する場合の説明をする。
次に、図１２に示した状態のものを、９００℃以上の高温アニール処理を加えることで各ＳＴＩ２８〜３０内に埋め込んだ埋め込み酸化膜５４の内部応力を解放させる。この後、ウェット処理を行い埋め込み酸化膜５４の表面の微小なスクラッチ傷やＣＭＰ平坦化処理の研磨時に付着した異物などをリフトオフすることで除去する。
次にマスク材およびストッパ材として使用していた窒化膜３９，４５をホットリン酸などによりウェットエッチング処理を行って除去する。続いて、図１３に示すように、メモリセルのフローティングゲートを形成すべく、リンをドープしたポリシリコン膜５５を堆積させる。
次に、図１４に示すように、メモリセルのＭＯＳトランジスタのフローティングゲートを形成するためにフォトリソグラフィ処理によりセルスリット５６を形成し、続いてフローティングゲートとコントロールゲート間に介在させるためのＯＮＯ（Oxide-Nitride-Oxide）絶縁膜５７を形成し、さらにコントロールゲートとなるポリシリコン膜５８を所定膜厚で堆積する。
この後、フォトリソグラフィ処理を行ってフォトレジスト５９をパターニングして、図示のように周辺回路部２７のポリシリコン膜５８とＯＮＯ絶縁膜５７をドライエッチング処理により除去する。次に、図１５に示すように、ゲート電極となるＷＳｉ（タングステンシリサイド）膜６０とゲート電極の加工時のハードマスクとなるＴＥＯＳ膜６１を堆積する。
この後、図１６に示すように、メモリセル形成領域２５および周辺回路部２７のゲート電極のパターニングを行うべく、フォトリソグラフィ処理によりフォトレジストをパターニングし、メモリセル形成領域２５内のＯＮＯ絶縁膜５７までをエッチングで除去し、同時に周辺回路領域２７のトランジスタのゲート電極を形成する。
なお、図１６に示す断面図は、半導体装置２１の平面図を示す図１７において、上記の処理工程を経て形成されたゲート電極（図中５８部分）の中心線に沿った（図中横方向Ａ−Ａ線で示す部分）断面に対応している。また、図１７では、ＯＮＯ絶縁膜５７が露出している部分を斜線領域で示している。
図１８（ａ），（ｂ）には、図１６および図１７中でＢ−Ｂ線およびＣ−Ｃ線で示した部分すなわち周辺回路部２７およびメモリセル形成領域２５の各トランジスタのゲート電極部分の断面を示している。この状態では、周辺回路領域２７のトランジスタは、同図（ａ）に示しているように、ゲート電極が形成された状態となっており、メモリセル形成領域２５内のトランジスタは、同図（ｂ）に示しているように、フローティングゲート部分がエッチングされる前のつながった状態となっている。
次に、図１９および図２０に示すように、周辺回路領域２７をフォトリソグラフィ処理によりパターニングすることでフォトレジスト６２でカバーした状態とし、この後、メモリセル形成領域２５内のパターニングすべきＯＮＯ絶縁膜５７とポリシリコン膜５５，３８をＲＩＥ法により除去する。図２０に示す部分は、図１８（ｂ）の部分に相当しており、図１９中ではＤ−Ｄ線で示した部分の断面である。これにより、メモリセルのゲート電極の積層構造（下から、多結晶シリコン層３８、５５、ＯＮＯ絶縁膜５７、多結晶シリコン膜５８、ＷＳｉ膜６０、ＴＥＯＳ膜６１）が形成される。
この後、トランジスタ形成に必要なソース／ドレインなどの不純物拡散領域を形成するためのイオン注入処理を行い、さらに各ゲート電極にサイドウォールを形成した後にＮ型の高濃度の不純物拡散領域を形成する。この場合、例えば、Ｐウェル２３内のメモリセルについては、高濃度Ｎ型不純物が導入され、ガードリング拡散領域３２の形成についてはＰ型の高濃度不純物拡散領域が形成される。
図２１は前述の図１７の状態からゲート電極の積層構造を形成した後の状態つまり図１９の断面図に対応した状態を示す平面図であり、以下の説明においては、上述した不純物拡散領域を示すために、図２１中でゲート電極パターンが形成されたラインに沿った拡散領域部分すなわち図中Ｅ−Ｅ線で示す部分の断面状態を示す図２２（ａ），（ｂ），（ｃ）を参照して説明する。
図２２（ａ）は、上述のように、図２０に示した状態で且つ図２１中Ｅ−Ｅ線で示す部分の断面を示している。メモリセル形成領域２５部分には、シリコン基板２２のＰウェル２４が形成された部分の表面に第１のゲート酸化膜３３が形成された各素子領域が第１ＳＴＩ２８により分離された状態となっている。また、境界領域２６部分および周辺回路領域２７の部分には、シリコン基板２２の表面に第２のゲート酸化膜３４が形成された素子領域が設けられ、第２ＳＴＩ２９および第３ＳＩＴ３０により分離された状態となっている。また、この状態では、周辺回路領域２７の上面部にフォトレジスト６２がパターニングされた状態となっている。
同図（ｂ）は、Ｎ型不純物を導入する場合のイオン注入処理のパターンを示している。同図（ａ）の状態から、フォトレジスト６２を除去し、続いて、フォトレジスト６３を境界領域２６部分を覆うと共に、周辺回路領域２７の図示していない必要な部分を覆うようにパターニング形成する。この状態で、イオン注入法によりＮ型不純物としてのＡｓ（砒素）イオンを注入し、メモリセル形成領域２５および周辺回路領域２７の対応する部分に高濃度Ｎ型不純物拡散領域３１を形成する。
続いて、フォトレジスト６３を除去した後、同図（ｃ）に示すように、境界領域２６の上部を除いた他の部分を覆うようにフォトレジスト６４をパターニングし、境界領域２６部分のシリコン基板２２中にＰ型不純物としてのボロン（Ｂ）イオンを注入し、Ｐ型のガードリング拡散領域３２を形成する。
この後、フォトレジスト６４を除去し、続いて図示はしないが、通常のコンタクト処理工程、配線層形成工程、パッシベーション膜形成工程などの各形成プロセスを経て不揮発性メモリのウエハ製造プロセスが終了する。このとき、拡散領域３１および３２あるいは他の図示しない拡散領域は、熱処理を行って所定深さまで拡散するようになっている。
上記構成および製造工程を採用することにより、異なる深さのトレンチ４９〜５１を掘り分けるプロセスで、第１、第２、第３ＳＴＩ２８、２９、３０を形成することができる。また、このとき同時にゲート電極をセルフアライメントで形成することができる。第２の深さの第２ＳＴＩ２９をガードリング拡散領域３２の直近の外周部に深い位置で形成し、Ｐウェル２４のｐｎ接合を底部で終端するので、耐圧を確保しながら省スペース化を図ることができる。
また、ガードリング拡散領域３２の内外周のゲート絶縁膜を３４同じ膜厚に設定しているので、深い第２ＳＴＩ２９の両側の段差が解消されており、これによってＣＭＰ処理工程時にストッパ材の高さの段差に起因したディッシングなどの不具合の発生を抑制して品質の良好な平坦化を実現できるようになる。
同様に、周辺回路領域２７においても、高耐圧のトランジスタと低耐圧のトランジスタとでゲート絶縁膜の膜厚が異なる場合でも、薄いゲート酸化膜３５の低耐圧素子形成領域を高耐圧素子形成領域で包囲するように構成しているので、ＣＭＰ処理工程で平坦性を良好にした品質の高い平坦化処理を実現することができるようになる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ＣＭＰ処理工程を採用しないプロセスの場合でも適用することができる。
境界領域２６のシリコン基板２２の表面のゲート絶縁膜３４を同じ膜厚に設定するようにしたが、膜厚をそろえることは必要に応じて実施することができる。
トレンチ分離領域は、必要に応じて３種類以上の深さ寸法のものを掘り分けるプロセスで形成することもできる。
本発明の一実施形態を示す要部の模式的断面図 製造工程における模式的断面図（その１） 製造工程における模式的断面図（その２） 製造工程における模式的断面図（その３） 製造工程における模式的断面図（その４） 製造工程における模式的断面図（その５） 製造工程における模式的断面図（その６） 製造工程における模式的断面図（その７） 製造工程における模式的断面図（その８） 製造工程における模式的断面図（その９） 製造工程における模式的断面図（その１０） 製造工程における模式的断面図（その１１） 製造工程における模式的断面図（その１２） 製造工程における模式的断面図（その１３） 製造工程における模式的断面図（その１４） 製造工程における模式的断面図（その１５） 図１６の切断位置Ａ−Ａ線を示す平面図 （ａ）は図１６中Ｂ−Ｂ線部分で切断した模式的断面図、（ｂ）は同図中Ｃ−Ｃ線部分で切断した模式的断面図 製造工程における模式的断面図（その１６） 図１９中Ｄ−Ｄ線部分で切断した模式的断面図 図２２の切断位置Ｅ−Ｅ線を示す平面図 製造工程における模式的断面図（その１７） 比較のために示した従来技術に対応した図１相当図 従来技術を示す図１１相当図
符号の説明
図面中、２１は半導体不揮発メモリ（半導体装置）、２２はシリコン基板（半導体基板）、２３はＮウェル（第１ウェル）、２４はＰウェル（第２ウェル）、２５はメモリセル形成領域、２６は境界領域、２７は周辺回路領域、２８は第１ＳＴＩ（第１トレンチ分離領域）、２９は第２ＳＴＩ（第２トレンチ分離領域）、３０は第３ＳＴＩ（第３トレンチ分離領域）、３２はガードリング拡散領域、３３は第１の膜厚のゲート酸化膜、３４は第２の膜厚のゲート酸化膜、３５は第３の膜厚のゲート酸化膜、３７はトンネル酸化膜、３８は第１のポリシリコン膜、３９は第１の窒化膜、４４は第２のポリシリコン膜、４５は第２の窒化膜、４７はＴＥＯＳ系酸化膜、４９〜５１はトレンチ、５４は酸化膜、５５はポリシリコン膜、５７はＯＮＯ絶縁膜、５８はポリシリコン膜、６０はＷＳｉ膜、６１はＴＥＯＳ膜である。

Claims (2)

  1. 第１導電型の半導体基板と、
    この半導体基板に形成された第２導電型の第１ウェルと、
    この第１ウェル内に第１導電型のメモリセルおよび周辺回路の形成用にそれぞれ形成された第２ウェルと、
    前記メモリセル用の第２ウェル内に素子を分離するように形成された第１の深さ寸法の第１トレンチ分離領域と、
    前記メモリセル用の第２ウェル内の周縁部近傍に設けられ前記メモリセルの形成領域を包囲するように高濃度で不純物が導入された第１導電型のガードリング拡散領域と、
    このガードリング拡散領域の外側近傍で前記第２ウェルのｐｎ接合が底面部で終端するように形成され前記第１の深さよりも深い第２の深さ寸法の第２トレンチ分離領域と、
    前記周辺回路用の第２ウェル内に形成された素子を分離する前記第２の深さの第３トレンチ分離領域とを備え、
    前記ガードリング拡散領域の拡散深さは、前記第１トレンチ分離領域の第１の深さよりも深く、且つ前記第２トレンチ分離領域の第２の深さよりも浅く設定されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１トレンチ分離領域の第１の深さは、前記メモリセル用の第２ウェル内の素子として形成される第２導電型の高濃度不純物拡散領域の拡散深さよりも深く設定され、
    前記第２および第３トレンチ分離領域の第２の深さは、前記周辺回路用の第２ウェル内の第１導電型の高濃度不純物拡散領域の拡散深さより深く設定されていることを特徴とする半導体装置。
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