TWI509614B - 電阻式記憶體裝置及其寫入方法 - Google Patents

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Description

電阻式記憶體裝置及其寫入方法
本發明是有關於一種電阻式記憶體裝置及其寫入方法，且特別是有關於一種交錯式(cross bar)電阻式記憶體及其寫入方法。
基於對於次世代非揮發性記憶體的需求，一種電阻式記憶體被提出。這種電阻式記憶體可以進行隨機的存取動作，並可用以取代NAND快閃記憶體。為了提升記憶體的密度，一種高密度的垂直排列的三維電阻式記憶體也被提出。
在交錯式電阻式記憶體中，最主要被關心的議題在於，在對於交錯式電阻式記憶體中的記憶胞進行資料寫入動作時，與選中的記憶胞排列再相同記憶行及記憶列，且未被選中的記憶胞會因為位元線以及字線上所傳送的電壓值所造成的電壓差而造成其電阻值被調整至被重置的區域中，造成儲存資料的錯誤。
上述的狀況在於一種不具有不對稱的特性的電阻式記憶胞尤為嚴重。此種電阻式記憶胞的重置狀態的電流電壓關係特性 與其設定狀態的電流電壓關係特性不相對稱。因此，透過習知的針對電阻式記憶胞進行重置以及設定都是利用相同電壓的作法來針對具有不對稱的特性的電阻式記憶胞進行資料寫入，顯然是較不合適的。
本發明提供一種電阻式記憶體裝置以及電阻式記憶體的寫入方法，可有效防止其電阻式記憶胞發生寫入錯誤的現象，有效維持資料的正確性。
本發明的電阻式記憶體裝置包括記憶胞陣列以及記憶體控制器。記憶胞陣列包括多數個記憶體單元，各記憶體單包括相互堆疊的多數個電阻式記憶胞。電阻式記憶胞分別耦接至多數條字線，記憶體單元並分別耦接至多數條位元線。記憶體控制器耦接至記憶胞陣列，其中，記憶體控制器在設定期間及重置期間的其中之一提供未連接至選中電阻式記憶胞的多數條未選中位元線第一位元線電壓，並提供未連接至選中電阻式記憶胞的多數條未選中字線第一字線電壓，其中，第一位元線電壓等於寫入電壓VW 乘以(n-1)/n，第一字線電壓等於VW ×1/n，且n大於3。記憶體控制器在設定期間及重置期間的另一提供未連接至選中電阻式記憶胞的未選中位元線第二位元線電壓，並提供未連接至該選中電阻式記憶胞的未選中字線第二字線電壓，其中，第二位元線電壓等於VW ×1/n，第二字線電壓等於VW ×(n-1)/n。
本發明的電阻式記憶體的寫入方法，其步驟包括：在一設定期間提供未連接至一選中電阻式記憶胞的多數條未選中位元線一第一位元線電壓，並提供未連接至該選中電阻式記憶胞的多數條未選中字線一第一字線電壓，其中，第一位元線電壓等於一寫入電壓VW 乘以(n-1)/n，第一字線電壓等於VW ×1/n，n大於3；以及，在一重置期間提供未連接至選中電阻式記憶胞的未選中位元線一第二位元線電壓，並提供未連接至選中電阻式記憶胞的未選中字線第二字線電壓，其中，第二位元線電壓等於VW ×1/n，第二字線電壓等於VW ×(n-1)/n。
基於上述，本發明透過針對電阻式記憶胞進行重置以及設定提供不相同的字線電壓以及位元線電壓，以使未選中電阻式記憶胞的電阻值可以不受到所接受的字線電壓以及位元線電壓所影響，而改變其原先所儲存的資料，保持資料的正確性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、210‧‧‧記憶胞陣列
110‧‧‧記憶體單元
BL1~BL3‧‧‧位元線
WLA1~WLA3‧‧‧字線組
WL1~WL3‧‧‧字線
111、112、113、114‧‧‧絕緣層
RC1、RC2、RC3‧‧‧電阻式記憶胞
RSL‧‧‧電阻層
BL1~BL3‧‧‧位元線BL1
200‧‧‧電阻式記憶體裝置
220‧‧‧記憶體控制器
SRC‧‧‧選中電阻式記憶胞
410~430‧‧‧曲線
RP‧‧‧導線電阻
UNRC1~UNRC4、HSRC1~HSRC4‧‧‧未選中電阻式記憶胞
VW ‧‧‧寫入電壓
RESET、SET‧‧‧箭號
S610~S620‧‧‧寫入步驟
圖1A繪示本發明一實施例的電阻式的記憶胞陣列的結構示意圖。
圖1B繪示本發明實施例的記憶體單元的放大示意圖。
圖2繪示本發明一實施例的電阻式記憶體裝置的示意圖。
圖3A繪示本發明實施例的電阻式記憶胞的設定方式的示意圖。
圖3B繪示本發明實施例的電阻式記憶胞的重置方式的示意圖。
圖4繪示的本發明實施例的電阻式記憶胞的電流電壓關係曲線圖。
圖5A及圖5B分別繪示本發明實施例的電阻式記憶胞的設定及重置動作的另一實施方式示意圖。
圖6繪示本發明一實施例的電阻式記憶體的寫入方法的流程圖。
請參照圖1A，圖1A繪示本發明一實施例的電阻式的記憶胞陣列的結構示意圖。記憶胞陣列100包括多數個柱狀結構的記憶體單元110，記憶體單元110以陣列的方式排列，並分別耦接至多數條位元線BL1~BL3。記憶體單元110並分別與字線組WLA1~WLA耦接，在圖1中，每一個字線組WLA1~WLA3中包括三條字線，而以記憶體單元110為範例，其所耦接的字線組WLA3包括字線WL1~WL3。
以下並請同時參照圖1A以及圖1B，其中圖1B繪示本發明實施例的記憶體單元110的放大示意圖。在圖1B中，絕緣層111、112、113以及114交叉堆疊在作為字線WL1、WL2以及WL3 的導電層間，電阻層RSL覆蓋絕緣層111、112、113以及114以及字線WL1、WL2以及WL3，位元線BL1則覆蓋電阻層RSL。在圖1B中，位元線BL1與字線WL1、WL2以及WL3間的區域則分別形成電阻式記憶胞RC1、RC2以及RC3。
請參照圖2，圖2繪示本發明一實施例的電阻式記憶體裝置的示意圖。電阻式記憶體裝置200包括記憶胞陣列210以及記憶體控制器220。記憶胞陣列210可以是如圖1A所繪示的記憶胞陣列100。記憶體控制器220耦接至記憶胞陣列210，並用以提供位元線電壓以及字線電壓至記憶胞陣列210。
在本發明實施例中，記憶體控制器220可提供字線電壓至記憶胞陣列210中的字線，並藉由記憶胞陣列210中的位元線來傳送位元線電壓或藉由記憶胞陣列210中的位元線來接收讀出的資料訊息。值得注意的是，在關於針對記憶胞陣列210中的電阻式記憶胞進行資料寫入的動作時，可分為對電阻式記憶胞進行電阻值的重置(reset)以及設定(set)兩種方式。
以下請同時參照圖2以及圖3A，其中圖3A繪示本發明實施例的電阻式記憶胞的設定方式的示意圖。在圖3A中，以3×3的記憶胞陣列為範例，當要針對選中電阻式記憶胞SRC進行電阻值的設定時，記憶體控制器220可在設定期間提供選中電阻式記憶胞SRC所連接的選中字線WL3例如等於0伏特的參考接地電壓，並提供選中電阻式記憶胞SRC所連接的選中位元線BL3寫入電壓VW 。另外，記憶體控制器220並提供未選中字線WL1及WL2 等於1/4寫入電壓VW 的字線電壓，且提供未選中位元線BL1及BL2等於3/4寫入電壓VW 的位元線電壓。其中，未選中位元線BL1及BL2以及未選中字線WL1及WL2與選中電阻式記憶胞SRC不相連接。
值得注意的，在字線WL1~WL3及位元線BL1~BL3上，存在很多導線電阻RP。在交錯式(cross bar)電阻式記憶體的結構下，這些導線電阻RP分布在各電阻式記憶胞間。
在此請同步參照圖4繪示的本發明實施例的電阻式記憶胞的電流電壓關係曲線圖。其中，曲線410~430分別繪示電阻式記憶胞所需要的重置電壓等於-4V、-5V以及-6V的不同的關係曲線，箭號RESET及SET則分別為電阻式記憶胞進行重置以及設定的電流與電壓關係變化趨勢。圖4繪示的電阻式記憶胞的重置狀態的電流電壓關係特性與電阻式記憶胞的設定狀態的電流電壓關係特性不相對稱。
在上述的條件下，配合圖4繪示的曲線圖，未選中電阻式記憶胞UNRC1~UNRC4其所承受的位元線及字線間的電壓差等於1/2寫入電壓VW 。而以對電阻式記憶胞進行設定所需要的寫入電壓約為5V為範例，1/2寫入電壓VW 約等於2.5V，並未進入被有效設定的區域。因此，未選中電阻式記憶胞UNRC1~UNRC4的電阻值並不會被設定。相對的，選中電阻式記憶胞SRC所承受的選中位元線BL3以及選中字線WL3間的電壓差等於寫入電壓VW 而可以有效的設定其電阻值。
特別值得注意的是，連接至選中字線WL3以及選中位元線BL3其中之一的未選中電阻式記憶胞HSRC1~HSRC4。其中，以未選中電阻式記憶胞HSRC1為範例，未選中電阻式記憶胞HSRC1藉由選中位元線BL3接收等於寫入電壓VW 的位元線電壓，並藉由未選中字線WL1接收等於1/4寫入電壓VW 的字線電壓。如此一來，電阻式記憶胞HSRC1連接的位元線及字線間的電壓差等於3/4寫入電壓VW ，等於3.75V。依據圖4繪示的曲線可以得知，未選中電阻式記憶胞HSRC1的電阻值不會被設定。其餘的未選中電阻式記憶胞HSRC2~HSRC4與未選中電阻式記憶胞HSRC1的情況類似，其電阻值也不會被設定而產生資料寫入錯誤的現象。
以下並請同時參照圖2以及圖3B，其中圖3B繪示本發明實施例的電阻式記憶胞的重置方式的示意圖。在圖3B中，以3×3的記憶胞陣列為範例，當要針對選中電阻式記憶胞SRC進行電阻值的重置時，記憶體控制器220可在重置期間提供選中電阻式記憶胞SRC所連接的選中字線WL3例如等於0伏特的參考接地電壓，並提供選中電阻式記憶胞SRC所連接的選中位元線BL3寫入電壓VW 。另外，記憶體控制器220並提供未選中字線WL1及WL2等於3/4寫入電壓VW 的字線電壓，且提供未選中位元線BL1及BL2等於1/4寫入電壓VW 的位元線電壓。
配合圖4繪示的曲線圖，未選中電阻式記憶胞UNRC1~UNRC4其所承受的位元線及字線間的電壓差等於-1/4寫 入電壓VW 。而以對電阻式記憶胞進行重置所需要的寫入電壓約為-6V為範例，-1/4寫入電壓VW 等於-1.5V，並未進入被有效設定的區域。因此，未選中電阻式記憶胞UNRC1~UNRC4的電阻值並不會被重置。相對的，選中電阻式記憶胞SRC所承受的選中位元線BL3以及選中字線WL3間的電壓差等於負的寫入電壓VW (-6V)而可以有效的重置其電阻值。
而特別值得注意的是，連接至選中字線WL3以及選中位元線BL3其中之一的未選中電阻式記憶胞HSRC1~HSRC4。其中，以未選中電阻式記憶胞HSRC1為範例，未選中電阻式記憶胞HSRC1藉由選中位元線BL3接收等於寫入電壓VW 的位元線電壓，並藉由未選中字線WL1接收等於3/4寫入電壓VW 的字線電壓。如此一來，電阻式記憶胞HSRC1連接的位元線及字線間的電壓差等於-1/4寫入電壓VW ，約等於-1.5V。依據圖4繪示的曲線可以得知，未選中電阻式記憶胞HSRC1的電阻值不會被重置。其餘的未選中電阻式記憶胞HSRC2~HSRC4與未選中電阻式記憶胞HSRC1的情況類似，其電阻值也不會被重置而產生資料寫入錯誤的現象。
附帶一提的，本發明實施例的對電阻式記憶胞進行電阻值的重置以及設定時對於提供未連接至選中電阻式記憶胞的未選中位元線及未選中字線的電壓可以互換。例如，當要針對選中電阻式記憶胞SRC進行電阻值的重置時，也可提供未選中字線WL1及WL2等於1/4寫入電壓VW 的字線電壓，且提供未選中位元線 BL1及BL2等於3/4寫入電壓VW 的位元線電壓。並在，當要針對選中電阻式記憶胞SRC進行電阻值的設定時，也可提供未選中字線WL1及WL2等於3/4寫入電壓VW 的字線電壓，且提供未選中位元線BL1及BL2等於1/4寫入電壓VW 的位元線電壓。
以下請參照圖5A以及圖5B，圖5A及圖5B分別繪示本發明實施例的電阻式記憶胞的設定及重置動作的另一實施方式示意圖。在圖5A中，當要對電阻式記憶胞進行設定動作時，可在設定期間提供與選中電阻式記憶胞SRC連接的選中字線WL3等於0伏特的參考接地電壓，並提供與選中電阻式記憶胞SRC連接的選中位元線BL3寫入電壓VW 。同時，針對未連接至電阻式記憶胞SRC的未選中字線WL1及WL2則提供等於1/n寫入電壓VW 的字線電壓，並針對未連接至電阻式記憶胞SRC的未選中位元線BL1及BL2提供(n-1)/n寫入電壓VW 的位元線電壓，以使選中電阻式記憶胞SRC外的其他未選中電阻式記憶胞可以被遮蔽(inhibited)。其中，n為大於3的實數。
在圖5B中，當要對電阻式記憶胞進行重置動作時，可在重置期間提供與選中電阻式記憶胞SRC連接的選中字線WL3等於0伏特的參考接地電壓，並提供與選中電阻式記憶胞SRC連接的選中位元線BL3寫入電壓VW 。同時，針對未連接至電阻式記憶胞SRC的未選中字線WL1及WL2則提供等於(n-1)/n寫入電壓VW 的字線電壓，並針對未連接至電阻式記憶胞SRC的未選中位元線BL1及BL2提供1/n寫入電壓VW 的位元線電壓，以使選中電阻式 記憶胞SRC外的其他未選中電阻式記憶胞可以被遮蔽(inhibited)。
當然，上述的圖5A可應用於對電阻式記憶胞進行重置動作，而圖5B則可應用於對電阻式記憶胞進行設定動作。
附帶一提的，前述實施例中所利用3×3個電阻式記憶胞所構成的陣列僅只是範例，並不用以限縮本發明的範疇。任何維度的電阻式記憶胞陣列均可應用本發明的技術特點來進行寫入動作。
以下請參照圖6，圖6繪示本發明一實施例的電阻式記憶體的寫入方法的流程圖。其中，在步驟S610中，藉由在設定期間及重置期間的其中之一提供未連接至選中電阻式記憶胞的多數條未選中位元線第一位元線電壓，並提供未連接至選中電阻式記憶胞的多數條未選中字線第一字線電壓，其中，第一位元線電壓等於寫入電壓VW 乘以(n-1)/n，第一位元線電壓等於VW ×1/n，n為大於3的實數。並且，在步驟S620中，藉由在設定期間及重置期間的其中的另一提供未連接至選中電阻式記憶胞的未選中位元線第二位元線電壓，並提供未連接至選中電阻式記憶胞的未選中字線第二字線電壓，其中，第二位元線電壓等於VW ×1/n，第二位元線電壓等於VW ×(n-1)/n。
關於上述步驟的實施細節，在本發明前述的實施立即實施方式都有詳盡的說明，以下恕不多贅述。
綜上所述，本發明利用針對電阻式記憶胞進行重置以及設定提供不相同的字線電壓以及位元線電壓，以使選中的電阻式 記憶胞的電阻值可以正確的被設定或被重置，並使得未選中的電阻式記憶胞可以有效的被遮斷，而不會被設定或被重置。如此一來，資料可以有效的被正確的寫入電阻式記憶胞中，並且，原先儲存的資料在未需要更新的情況下，也不至於會因為其他電阻式記憶胞的寫入動作而被改寫，維持資料的正確性。
200‧‧‧電阻式記憶體裝置
210‧‧‧記憶胞陣列
220‧‧‧記憶體控制器

Claims (7)

  1. 一種電阻式記憶體裝置，包括：一記憶胞陣列，包括多數個記憶體單元，各該記憶體單元包括相互堆疊的多數個電阻式記憶胞，該些電阻式記憶胞分別耦接至多數條字線，該些記憶體單元並分別耦接至多數條位元線；以及一記憶體控制器，耦接該記憶胞陣列，其中，該記憶體控制器在一設定期間及一重置期間的其中之一提供未連接至一選中電阻式記憶胞的多數條未選中位元線一第一位元線電壓，並提供未連接至該選中電阻式記憶胞的多數條未選中字線一第一字線電壓，其中，該第一位元線電壓等於一寫入電壓VW 乘以(n-1)/n，該第一字線電壓等於VW ×1/n，n為大於3的實數，該記憶體控制器在該設定期間及該重置期間的另一提供未連接至該選中電阻式記憶胞的該些未選中位元線一第二位元線電壓，並提供未連接至該選中電阻式記憶胞的該些未選中字線一第二字線電壓，其中，該第二位元線電壓等於VW ×1/n，該第二字線電壓等於VW ×(n-1)/n。
  2. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中該記憶體控制器在該設定期間以及該重置期間提供該選中電阻式記憶胞連接的一選中字線一參考接地電壓，並提供該選中電阻式記憶胞連接的一選中位元線該寫入電壓。
  3. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中各 該電阻式記憶胞的重置狀態的電流電壓關係特性與該電阻式記憶胞的設定狀態的電流電壓關係特性不相對稱。
  4. 如申請專利範圍第1項所述的電阻式記憶體裝置，其中該些記憶單元以陣列方式排列。
  5. 一種電阻式記憶體的寫入方法，包括：在一設定期間及一重置期間的其中之一提供未連接至一選中電阻式記憶胞的多數條未選中位元線一第一位元線電壓，並提供未連接至該選中電阻式記憶胞的多數條未選中字線一第一字線電壓，其中，該第一位元線電壓等於一寫入電壓VW 乘以(n-1)/n，該第一字線電壓等於VW ×1/n，n大於3；以及在該設定期間及該重置期間的另一提供未連接至該選中電阻式記憶胞的該些未選中位元線一第二位元線電壓，並提供未連接至該選中電阻式記憶胞的該些未選中字線一第二字線電壓，其中，該第二位元線電壓等於VW ×1/n，該第二字線電壓等於VW ×(n-1)/n。
  6. 如申請專利範圍第5項所述的電阻式記憶體的寫入方法，其中更包括：在該設定期間以及該重置期間提供該選中電阻式記憶胞連接的一選中字線一參考接地電壓，並提供該選中電阻式記憶胞連接的一選中位元線該寫入電壓。
  7. 如申請專利範圍第5項所述的電阻式記憶體的寫入方法，其中該電阻式記憶體包括多數個電阻式記憶胞，各該電阻式記憶 胞的重置狀態的電流電壓關係特性與該電阻式記憶胞的設定狀態的電流電壓關係特性不相對稱。
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