JP2002026153A

JP2002026153A - 半導体メモリ

Info

Publication number: JP2002026153A
Application number: JP2000208341A
Authority: JP
Inventors: Mitsuhiro Noguchi; 充宏野口; Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-07-10
Filing date: 2000-07-10
Publication date: 2002-01-25

Abstract

(57)【要約】【課題】選択ゲートを持つセルアレイに関し、高密度
セル配置を実現する。【解決手段】セレクトゲートトランジスタＳ１，Ｓ２
は、電荷蓄積層２６_ＳＳ _Ｌ，２６_ＧＳＬを有し、セレク
トゲートトランジスタＳ１，Ｓ２の構造は、メモリセル
Ｍ０，Ｍ１，・・・Ｍ１５の構造と同じになっている。
セレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が配
置される配線層は、コントロールゲート線ＷＬ０，ＷＬ
１，・・・ＷＬ１５が配置される配線層と同じである。
電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬは、例えば、シリコ
ン窒化膜から構成される。セレクトゲートトランジスタ
Ｓ１，Ｓ２の閾値設定に関しては、消去／書き込み時
に、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ内の電荷量が飽
和状態になることを利用し、セレクトゲートトランジス
タＳ１，Ｓ２の閾値分布を狭い範囲に収める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高密度なセル配置
を可能とした半導体メモリに関する。

【０００２】

【従来の技術】デジタルビットデータがフローティング
ゲート電極内の電荷量として格納される不揮発性半導体
メモリ（ＥＥＰＲＯＭ）は、よく知られている。

【０００３】メモリセルに記憶されたデジタルビットデ
ータは、フローティングゲート電極内の電荷量をメモリ
セル（ＭＯＳＦＥＴ）のコンダクタンスの変化量として
測定することにより、メモリセルから読み出すことがで
きる。

【０００４】ところで、現在、研究開発が進められてい
る不揮発性半導体メモリのうち、ＮＡＮＤ型ＥＥＰＲＯ
ＭやＡＮＤ型ＥＥＰＲＯＭは、セレクトゲートトランジ
スタ数（選択スイッチング素子数）をメモリセル数より
も大幅に減らすことができるため、メモリセルの高密度
化に適したメモリということができる。

【０００５】ＮＡＮＤ型ＥＥＰＲＯＭは、周知のよう
に、複数個のメモリセルを直列接続したセルユニットを
備えることによりメモリセルの高密度化を実現する。ま
た、ＡＮＤ型ＥＥＰＲＯＭは、周知のように、複数個の
メモリセルを並列接続したセルユニットを備えることに
よりメモリセルの高密度化を実現する。

【０００６】しかし、従来のＮＡＮＤ型ＥＥＰＲＯＭや
ＡＮＤ型ＥＥＰＲＯＭでは、セレクトゲートトランジス
タ（選択スイッチング素子）のセレクトゲート線の低抵
抗化を図るため、セレクトゲート線が配置される配線層
よりも上の配線層に、セレクトゲート線よりも低抵抗な
配線（いわゆる裏打ち配線）を配置し、一定間隔で、セ
レクトゲート線と裏打ち配線とのコンタクト領域（いわ
ゆるシャント領域）を設けていた。

【０００７】従って、従来では、このような裏打ち配線
やシャント領域のために、メモリセルアレイ領域が拡大
し、チップ面積を小さくすることが困難であった。

【０００８】以下、この問題について、詳細に説明す
る。図３１は、従来のＮＡＮＤ型ＥＥＰＲＯＭのセルユ
ニットの等価回路を示している。また、図３２は、従来
のＡＮＤ型ＥＥＰＲＯＭのセルユニットの等価回路を示
している。

【０００９】図３１に示すように、ＮＡＮＤ型ＥＥＰＲ
ＯＭのセルユニット４５は、直列接続された複数個（本
例では、１６個）のメモリセルＭ０，Ｍ１，・・・Ｍ１
５からなるＮＡＮＤストリングと、このＮＡＮＤストリ
ングの両端にそれぞれ１個ずつ接続された２個のセレク
トゲートトランジスタＳ１，Ｓ２から構成される。

【００１０】また、図３２に示すように、ＡＮＤ型ＥＥ
ＰＲＯＭのセルユニット４５は、２つのノードＡ，Ｂの
間に並列接続された複数個（本例では、１６個）のメモ
リセルＭ０，Ｍ１，・・・Ｍ１５と、２つのノードＡ，
Ｂにそれぞれ１個ずつ接続された２個のセレクトゲート
トランジスタＳ１，Ｓ２から構成される。

【００１１】図３１及び図３２に示すいずれのセルユニ
ット４５においても、セルユニット４５内には、複数本
（本例では、１６本）のコントロールゲート線（データ
選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５が接続され、
かつ、１本以上（本例では、２本）のセレクトゲート線
（ブロック選択線）ＳＳＬ，ＧＳＬが接続される。な
お、セルユニット４５に接続されるセレクトゲート線
は、少なくとも１本存在すればよく、また、メモリセル
の高密度化のためには、コントロールゲート線ＷＬ０，
ＷＬ１，・・・ＷＬ１５が延びる方向（ロウ方向）と同
一方向に延びていることが望ましい。

【００１２】ビット線（データ転送線）ＢＬは、コント
ロールゲート線（データ選択線）ＷＬ０，ＷＬ１，・・
・ＷＬ１５が延びる方向に直交する方向（カラム方向）
に延びている。そして、メモリセルＭ０，Ｍ１，・・・
Ｍ１５は、ビット線ＢＬとコントロールゲート線（デー
タ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５の交点にそ
れぞれ配置され、それぞれ独立にデジタルビットデータ
の書き込み及び読み出しが可能になっている。

【００１３】ここで、メモリセルは、例えば、フローテ
ィングゲート電極（電荷蓄積層）を有し、フローティン
グゲート電極内の電荷量によりデジタルビットデータの
値が決定される。セルユニットは、ロウ方向及びカラム
方向にそれぞれ複数個配置され、これにより、メモリセ
ルマトリックスが構成される。なお、ロウ方向に配置さ
れる複数個のセルユニットの集合は、ブロックと呼ばれ
ている。

【００１４】メモリセルが高密度化された大規模メモリ
においては、配線は、細く、かつ、長くなるため、その
抵抗値を下げることが重要となる。特に、コントロール
ゲート線（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ
１５は、チップ内で最も細い配線であるため、その抵抗
値を下げる種々の技術が検討されている。

【００１５】例えば、コントロールゲート線ＷＬ０，Ｗ
Ｌ１，・・・ＷＬ１５を不純物を含んだ導電性ポリシリ
コンと低抵抗材料の積層構造とする技術は、よく知られ
ている。なお、低抵抗材料としては、例えば、ＷＳｉ、
ＣｏＳｉ、ＮｉＳｉ、ＴｉＳｉなどの金属シリサイド
や、Ｔａ、Ｗなどの金属が用いられている。

【００１６】ところで、通常、セレクトゲートトランジ
スタのセレクトゲート線ＳＳＬ，ＧＳＬは、メモリセル
のコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１
５が配置される配線層とは異なる配線層に配置される。

【００１７】この場合、例えば、セレクトゲート線ＳＳ
Ｌ，ＧＳＬを不純物を含んだ導電性ポリシリコンと低抵
抗材料の積層構造とすることにより、セレクトゲート線
ＳＳＬ，ＧＳＬの低抵抗化を実現することができる。し
かし、セレクトゲート線ＳＳＬ，ＧＳＬが配置される配
線層とコントロールゲート線ＷＬ０，ＷＬ１，・・・Ｗ
Ｌ１５が配置される配線層が互いに異なるため、セレク
トゲートトランジスタ側とメモリセル側で、それぞれ別
々にフォトリソグラフィ及び加工（ＲＩＥ）が必要にな
る。

【００１８】従って、セレクトゲート線ＳＳＬ，ＧＳＬ
とコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１
５の合せずれの問題が生じ、その結果、この合せずれを
考慮したマージンを確保しなければならないため、この
マージン分だけチップ面積が大きくなってしまう。

【００１９】一方、セレクトゲートトランジスタのセレ
クトゲート線ＳＳＬ，ＧＳＬを、メモリセルのフローテ
ィングゲート電極（電荷蓄積層）が配置される配線層と
同じ配線層に配置し、上述の合せずれに起因するチップ
面積の増大の問題を回避することもできる。

【００２０】即ち、セレクトゲート線ＳＳＬ，ＧＳＬと
フローティングゲート電極（電荷蓄積層）を、共に、同
じ配線層に配置し、かつ、共に、不純物を含んだ導電性
ポリシリコンと低抵抗材料（金属シリサイドや金属な
ど）の積層構造とすれば、セレクトゲート線ＳＳＬ，Ｇ
ＳＬの低抵抗化を実現できると共に、セレクトゲートト
ランジスタ側とメモリセル側で、フォトリソグラフィ及
び加工（ＲＩＥ）を共通化できるため、チップ面積の増
大の問題も回避できる。

【００２１】しかし、この場合、メモリセルのコントロ
ールゲート電極とフローティングゲート電極の間の絶縁
膜の耐圧の問題が発生する。

【００２２】即ち、メモリセルのコントロールゲート電
極とフローティングゲート電極の間の絶縁膜の耐圧は、
フローティングゲート電極内に、Ｗ、Ｎｉ、Ｔｉなどの
金属原子が混入すると、大きく劣化することが知られて
いる。このため、フローティングゲート電極を不純物を
含んだ導電性ポリシリコンと低抵抗材料（金属シリサイ
ドや金属など）の積層構造とすると、メモリセルのコン
トロールゲート電極とフローティングゲート電極の間の
絶縁膜の耐圧が劣化し、メモリの安定動作を確保できな
くなる。

【００２３】結局、セレクトゲート線ＳＳＬ，ＧＳＬと
フローティングゲート電極（電荷蓄積層）を、同じ配線
層に配置する場合には、セレクトゲート線ＳＳＬ，ＧＳ
Ｌ及びフローティングゲート電極は、共に、Ｐ、Ａｓ又
はＢがドープされた導電性ポリシリコンを用いる必要が
あり、金属や金属シリサイドを用いた配線よりも高抵抗
となってしまう。

【００２４】そこで、セレクトゲート線ＳＳＬ，ＧＳＬ
とフローティングゲート電極を同じ配線層に配置する場
合には、上述のように、セレクトゲート線ＳＳＬ，ＧＳ
Ｌが配置される配線層よりも上の配線層にいわゆる裏打
ち配線を配置し、例えば、１０〜１０００セルユニット
ごとに、セレクトゲート線ＳＳＬ，ＧＳＬと裏打ち配線
を互いにコンタクトさせる技術が適用される（ stitch
配線技術）。

【００２５】しかし、この技術では、セレクトゲート線
と裏打ち配線のコンタクト領域（シャント領域）が必要
になるため、そのコンタクト領域分だけ、チップ面積が
増大するという問題が生じる。

【００２６】

【発明が解決しようとする課題】以上、述べたように、
従来、直列又は並列接続された複数個のメモリセルから
なるセルユニットを有する半導体メモリでは、メモリセ
ル側とセレクトゲートトランジスタ側でフォトリソグラ
フィや加工を別々に行ったり、また、セレクトゲート線
とその上の裏打ち配線とのコンタクト領域を設ける必要
があったため、チップ面積が大きくなるという問題があ
った。

【００２７】本発明は、上記の問題を解決すべくなされ
たもので、その目的は、セレクトゲート線とコントロー
ルゲート線を、同一の配線層に配置し、かつ、共に、導
電性ポリシリコンと低抵抗材料の積層構造にすることに
より、高密度なセル配置とセレクトゲート線及びコント
ロールゲート線の低抵抗化を実現すること、さらには、
メモリセル側とセレクトゲートトランジスタ側でフォト
リソグラフィや加工を別々に行う必要がなく、裏打ち配
線も不要なデバイス構造及びメモリセルレイアウトを提
案することにある。

【００２８】

【課題を解決するための手段】本発明の半導体メモリ
は、半導体領域上に形成され、第１ノードと第２ノード
の間に直列又は並列に接続される複数個のメモリセル
と、前記第１ノードと第３ノードとの間に接続される選
択スイッチング素子とを備え、前記複数個のメモリセル
と前記選択スイッチング素子は、共に、電荷蓄積層を有
し、前記複数個のメモリセルの電荷蓄積層の材料及び厚
さと前記選択スイッチング素子の電荷蓄積層の材料及び
厚さとは、実質的に同じである。

【００２９】前記複数個のメモリセルの各々は、コント
ロールゲート電極を有し、前記選択スイッチング素子
は、前記コントロールゲート電極と同じ構造を有するセ
レクトゲート電極を有し、前記コントロールゲート電極
が配置される配線層と前記セレクトゲート電極が配置さ
れる配線層は、同じである。

【００３０】前記複数個のメモリセルの電荷蓄積層及び
前記選択スイッチング素子の電荷蓄積層は、互いに分離
され、前記電荷蓄積層は、不純物を含むＳｉ、ＳｉＧｅ
及びＧｅを含む導電体、並びに、ＳｉＮ、チタンオキサ
イド、タンタルオキサイド又はアルミナを含む絶縁体の
うちから選択される１つから構成される。

【００３１】前記複数個のメモリセルの電荷蓄積層及び
前記選択スイッチング素子の電荷蓄積層は、互いに一体
化され、前記電荷蓄積層は、ＳｉＮ、チタンオキサイ
ド、タンタルオキサイド又はアルミナを含む絶縁体のう
ちから選択される１つから構成される。

【００３２】前記複数個のメモリセルと前記選択スイッ
チング素子が配置される素子領域を取り囲む素子分離絶
縁膜を具備し、前記複数個のメモリセルの電荷蓄積層及
び前記選択スイッチング素子の電荷蓄積層は、前記素子
領域上のみに配置される。

【００３３】前記複数個のメモリセルと前記選択スイッ
チング素子が配置される素子領域を取り囲む素子分離絶
縁膜を具備し、前記複数個のメモリセルの電荷蓄積層及
び前記選択スイッチング素子の電荷蓄積層は、前記素子
領域上及び前記素子分離絶縁膜上に配置される。

【００３４】前記複数個のメモリセル及び前記選択スイ
ッチング素子は、共に、前記半導体領域と前記電荷蓄積
層の間に絶縁膜を有し、前記選択スイッチング素子の絶
縁膜の厚さは、前記複数個のメモリセルの絶縁膜の厚さ
よりも厚い。

【００３５】前記選択スイッチング素子は、セレクトゲ
ート電極と、前記セレクトゲート電極と前記選択スイッ
チング素子の電荷蓄積層との間に配置される絶縁膜とを
有し、前記選択スイッチング素子に対する書き込み又は
消去時に、前記絶縁膜に流れる電流は、前記半導体領域
と前記選択スイッチング素子の電荷蓄積層との間に流れ
る電流以上となる。

【００３６】前記選択スイッチング素子の閾値は、消去
動作において、一定値に収束する方向に変化する。

【００３７】前記選択スイッチング素子の閾値は、書き
込み動作において、一定値に収束する方向に変化する。

【００３８】前記複数個のメモリセル及び前記選択スイ
ッチング素子は、共に、第１導電型ウェル領域内に配置
される第２導電型電界効果トランジスタから構成され
る。

【００３９】前記選択スイッチング素子は、前記選択ス
イッチング素子の電荷蓄積層上に絶縁膜を介して配置さ
れるセレクトゲート電極を有し、前記半導体領域の電位
は、前記セレクトゲート電極の電位に対して正方向に設
定される。

【００４０】前記複数個のメモリセル及び前記選択スイ
ッチング素子は、それぞれ前記電荷蓄積層上に絶縁膜を
介して配置されるゲート電極を有し、前記複数個のメモ
リセルのゲート電極及び前記選択スイッチング素子のゲ
ート電極は、共に、一方向に延び、かつ、前記第３ノー
ドに接続されるデータ転送線に直交している。

【００４１】本発明の半導体メモリの閾値設定方法は、
電荷蓄積層を有する選択スイッチング素子及び電荷蓄積
層を有するメモリセルから構成されるセルユニットを有
する半導体メモリに適用され、消去動作により、前記選
択スイッチング素子の閾値及び前記メモリセルの閾値を
共に負にする工程と、書き込み動作により、前記選択ス
イッチング素子の閾値を正にする工程と、前記選択スイ
ッチング素子の閾値が正になったか否かを検証し、前記
選択スイッチング素子の閾値が正になっていない場合に
は、再書き込み動作を行う工程と、前記選択スイッチン
グ素子の閾値を正にした後、前記選択スイッチング素子
の閾値を設定範囲内に収めるための書き込み動作を行う
工程と、前記選択スイッチング素子の閾値が前記設定範
囲内に収まったか否かを検証し、前記選択スイッチング
素子の閾値が前記設定範囲内に収まっていない場合に
は、前記再書き込みを行う工程とから構成される。

【００４２】前記選択スイッチング素子の閾値は、前記
消去動作において第１の値よりも小さくなることはな
く、かつ、前記書き込み動作において第２の値よりも大
きくなることはない。

【００４３】前記再書き込みにより、前記選択スイッチ
ング素子の閾値は、前記第２の値に収束する。

【００４４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。

【００４５】［第１実施の形態］図１は、本発明の第１
実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルアレ
イ構造の平面図を示している。図２は、図１のＩＩ−Ｉ
Ｉ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に
沿う断面図、図４は、図１のＩＶ−ＩＶ線に沿う断面図
である。図５は、図１乃至図４に示すデバイスの１セル
ユニット分の等価回路を示している。

【００４６】なお、図１乃至図５において、図３１と同
一の部分には、同一符号をつけて詳しい説明は省略す
る。また、図の記号の添え字は、その記号が示す素子又
は要素の位置の違いを表わすためのものであり、主記号
が同じ素子又は要素は、互いに同じ工程により形成され
る。

【００４７】このセルアレイ構造の特徴は、第一に、セ
レクトゲートトランジスタＳ１，Ｓ２が電荷蓄積層（例
えば、窒化シリコン）２６ＳＳＬ，２６ＧＳＬを有して
いる点、第二に、セレクトゲートトランジスタＳ１，Ｓ
２の構造がメモリセルＭ０，Ｍ１，・・・Ｍ１５の構造
と実質的に同じになっている点、第三に、セレクトゲー
ト線ＳＳＬ，ＧＳＬとコントロールゲート線ＷＬ０，Ｗ
Ｌ１，・・・ＷＬ１５が共に同じ配線層内に配置されて
いる点にある。

【００４８】１ＮＡＮＤセルユニットは、直列接続され
た複数個（本例では、１６個）のメモリセルＭ０，Ｍ
１，・・・Ｍ１５からなるＮＡＮＤストリングと、この
ＮＡＮＤストリングの両端に１つずつ接続される２個の
セレクトゲートトランジスタＳ１，Ｓ２とから構成され
る。

【００４９】メモリセルＭ０，Ｍ１，・・・Ｍ１５は、
電荷蓄積層２６を有するＭＯＳトランジスタから構成さ
れる。ドレイン側セレクトゲートトランジスタＳ１は、
ビット線（データ転送線）ＢＬに接続され、ソース側セ
レクトゲートトランジスタＳ２は、共通ソース線（共通
電圧ノード）ＳＬに接続される。

【００５０】メモリセルＭ０，Ｍ１，・・・Ｍ１５及び
セレクトゲートトランジスタＳ１，Ｓ２は、共に、ｐ型
ウェル領域２３内に形成される。また、メモリセルＭ
０，Ｍ１，・・・Ｍ１５のコントロールゲート電極は、
それぞれロウ方向に一直線に延びており、コントロール
ゲート線（データ選択線）ＷＬ１，ＷＬ２，・・・ＷＬ
１５を構成している。

【００５１】セレクトゲートトランジスタＳ１，Ｓ２
は、カラム方向に配置された複数のセルユニットのうち
の１つを選択する機能を有する。また、セレクトゲート
トランジスタＳ１，Ｓ２のセレクトゲート線（ブロック
選択線）ＳＳＬ，ＧＳＬは、ロウ方向に配置される複数
のセルユニット（１ブロック）に共通に接続されている
ため、結果として、１ブロック内のセルユニットが選択
されることになる。

【００５２】ここで、本実施の形態では、従来とは異な
り、セレクトゲートトランジスタＳ１，Ｓ２の構造がメ
モリセルＭ０，Ｍ１，・・・Ｍ１５の構造と実質的に同
じになっている。即ち、セレクトゲートトランジスタＳ
１，Ｓ２は、そのセレクトゲート線ＳＳＬ，ＧＳＬの直
下に電荷蓄積層（例えば、窒化シリコン）２６ＳＳＬ，
２６ＧＳＬを有している。また、セレクトゲート線ＳＳ
Ｌ，ＧＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・
・・ＷＬ１５は、共に、同じ構造を有し、かつ、共に、
同じ配線層内に配置されている。

【００５３】このような構造にすることで、メモリセル
を高密度に配置でき、かつ、セレクトゲート線ＳＳＬ，
ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・
・ＷＬ１５の低抵抗化を実現することができる。また、
製造プロセスの面からは、メモリセル側とセレクトゲー
トトランジスタ側でフォトリソグラフィや加工を別々に
行う必要がなくなり、いわゆる裏打ち配線も不要となる
ため、チップ面積の縮小や製造コストの低減を実現でき
る。

【００５４】なお、本実施の形態では、１セルユニット
４５（又は１ブロック）には、２本のセレクトゲート線
ＳＳＬ，ＧＳＬが接続されているが、１セルユニット４
５には、少なくとも１本のセレクトゲート線が接続され
ていれば足りる。また、セレクトゲート線ＳＳＬ，ＧＳ
Ｌは、メモリセルの高密度化のため、本実施の形態のよ
うに、コントロールゲート線（データ選択線）ＷＬ０，
ＷＬ１，・・・ＷＬ１５が延びる方向（即ち、ロウ方
向）と同じ方向に一直線に配置する。

【００５５】また、本実施の形態では、セルユニット４
５は、１６（＝２^４）個のメモリセルから構成されてい
るが、セルユニット４５は、少なくとも１つのメモリセ
ルから構成されていればよい。即ち、セルユニット４５
内のメモリセル数が複数個の場合には、通常のＮＡＮＤ
型ＥＥＰＲＯＭとなり、セルユニット４５内のメモリセ
ル数が１個の場合には、いわゆる３−ＴｒＮＡＮＤと
なる。

【００５６】また、ＮＡＮＤ型ＥＥＰＲＯＭでは、セル
ユニット４５内のメモリセル数は、２^ｎ（ｎは、正の整
数）個であることが望ましい。なぜなら、２^ｎ個のメモ
リセルは、ｎビットデジタルアドレス信号をデコードす
ることにより選択できるからである。

【００５７】次に、図１乃至図４に示す半導体メモリの
デバイス構造について具体的に説明する。

【００５８】ｐ型シリコン基板２１内には、ｎ型ウェル
領域（ｎ型シリコン領域）２２が形成され、ｎ型ウェル
領域２２内には、ｐ型ウェル領域（ｐ型シリコン領域）
２３が形成される。このようなウェル構造は、ダブルウ
ェル構造又はツインウェル構造と呼ばれる。

【００５９】ｐ型ウェル領域２３は、ｐ型不純物（例え
ば、ボロン）を含んでおり、その不純物濃度は、１×１
０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲内
の所定値に設定される。ｐ型ウェル領域２３上には、例
えば、０．５〜１０ｎｍの厚さを有するゲート絶縁膜２
５，２５_ＳＳＬ，２５_ＧＳＬが形成される。ゲート絶縁
膜２５，２５_ＳＳＬ，２５_ＧＳＬは、シリコン酸化膜又
はオキシナイトライド膜から構成される。

【００６０】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ上には、例えば、４ｎｍ〜５０ｎｍの厚さを有す
る電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが形成され
る。本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，
２６_ＧＳＬは、シリコン窒化膜から構成される。

【００６１】電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ
上には、例えば、２ｎｍ〜３０ｎｍの厚さを有するブロ
ック絶縁膜（電荷蓄積層とゲート電極との間の絶縁膜）
４０，４０_ＳＳＬ，４０_ＧＳＬが形成される。ブロック
絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、シリコン酸化
膜又はオキシナイトライド膜から構成される。

【００６２】ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ上には、ｎ型不純物（例えば、リン、砒素）又は
ｐ型不純物（例えば、ボロン）を含み、その不純物濃度
が、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ
^３の範囲内の所定値に設定されたポリシリコン層４１，
４１_ＳＳＬ，４１_ＧＳＬが形成される。ポリシリコン層
４１，４１_ＳＳＬ，４１_ＧＳＬは、例えば、１０ｎｍ〜
５００ｎｍの厚さで形成される。

【００６３】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブ
ロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及びポリシ
リコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、シリコン酸
化膜からなる素子分離絶縁膜２４に取り囲まれた素子領
域（ｐ型シリコン領域）上に、素子領域（又は素子分離
絶縁膜２４）に対して自己整合的に形成される。

【００６４】即ち、本実施の形態では、ゲート絶縁膜２
５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６
_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４
０_ＳＳＬ，４０ _ＧＳＬ及びポリシリコン層４１，４１
_ＳＳＬ，４１_ＧＳＬを形成した後に、これらを加工（エ
ッチング）し、これらのロウ方向のエッジ部を形成する
（この時点では、カラム方向のエッジ部を形成するため
の加工は行っていない）。

【００６５】このエッチング（ＲＩＥ）においては、例
えば、ｐ型ウェル領域２３もエッチングし、ｐ型ウェル
領域２３内には、その表面から、例えば、０．０５〜
０．５μｍの深さを有するトレンチを形成する。そし
て、このトレンチ内に素子分離絶縁膜２４を埋め込み、
この素子分離絶縁膜２４に対してＣＭＰ又はエッチバッ
クを実行し、素子領域及び素子分離領域を区画する。

【００６６】このように、ゲート絶縁膜２５，２５
_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ及びポリシリコン層４１，４１_ＳＳＬ，４１
_ＧＳＬは、シリコン酸化膜からなる素子分離絶縁膜２４
に取り囲まれた素子領域上に、素子領域又は素子分離領
域に対して自己整合的に形成される。また、ゲート絶縁
膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２
６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬ及びポリシリコン層４１，４１
_ＳＳＬ，４１_ＧＳＬは、表面が平坦なｐ型ウェル領域２
３上に形成されるため、メモリセル構造の均一性が向上
し、メモリセルの特性を揃えることができる。

【００６７】さらに、ポリシリコン層４１上には、ロウ
方向に延び、ロウ方向に配置されるメモリセルＭ０，Ｍ
１，・・・Ｍ１５のポリシリコン層４１を互いに電気的
に接続するコントロールゲート線２７（ＷＬ０），・・
・２７（ＷＬ１５）が形成される。コントロールゲート
線２７（ＷＬ０），・・・２７（ＷＬ１５）は、低抵抗
材料、例えば、ＷＳｉ（タングステンシリサイド）、Ｎ
ｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリ
サイドから構成される。

【００６８】同様に、ポリシリコン層４１_ＳＳＬ，４１
_ＧＳＬ上には、ロウ方向に延び、ロウ方向に配置される
セレクトゲートトランジスタＳ１，Ｓ２のポリシリコン
層４１_ＳＳＬ，４１_ＧＳＬを互いに電気的に接続するセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が形成
される。セレクトゲート線２７（ＳＳＬ），２７（ＧＳ
Ｌ）は、低抵抗材料、例えば、ＷＳｉ（タングステンシ
リサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉ
などの金属シリサイドから構成される。

【００６９】即ち、本実施の形態では、メモリセルのコ
ントロールゲート電極及びセレクトゲートトランジスタ
の制御電極は、共に、不純物濃度が１×１０^１７〜１
×１０^２１ａｔｏｍｓ／ｃｍ^３のポリシリコン層４１
と、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、Ｍ
ｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドとの
スタック構造となっている。

【００７０】なお、コントロールゲート線２７（ＷＬ
０），・・・２７（ＷＬ１５）及びセレクトゲート線２
７（ＳＳＬ），２７（ＧＳＬ）の厚さは、例えば、１０
ｎｍ〜５００ｎｍに設定される。また、コントロールゲ
ート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロ
ウ方向に配置される複数のセルユニットからなる１ブロ
ックのロウ方向の端部から端部まで延びている。

【００７１】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）上には、ゲート加工時のマスクと
なるキャップ絶縁膜４８が形成される。

【００７２】このキャップ絶縁膜４８をマスクにして、
ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積
層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４
０，４０_ＳＳＬ，４０_ＧＳＬ、ポリシリコン層４１，４
１_ＳＳＬ，４１_ＧＳＬ及び制御線（コントロールゲート
線及びセレクトゲート線）２７（ＷＬ０），・・・２７
（ＷＬ１５），２７（ＳＳＬ），２７（ＧＳＬ）をエッ
チングすると、これらのカラム方向のエッジ部が形成さ
れる。

【００７３】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブ
ロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ、ポリシリ
コン層４１，４１_ＳＳＬ，４１_ＧＳＬ及び制御線２７
（ＷＬ０），・・・２７（ＷＬ１５），２７（ＳＳ
Ｌ），２７（ＧＳＬ）のカラム方向のエッジ部（側壁）
には、サイドウォール絶縁膜４３が形成される。

【００７４】サイドウォール絶縁膜４３は、例えば、シ
リコン窒化膜、シリコン酸化膜などから構成され、その
厚さは、例えば、５ｎｍ〜２００ｎｍの範囲内の所定値
に設定される。また、ｐ型ウェル領域２３内には、ｎ型
拡散層（ソース／ドレイン領域）２８，２８_ｓ，２８_ｄ
が形成される。

【００７５】そして、ＭＯＮＯＳ型ＥＥＰＲＯＭセル
（メモリセル）は、ｎ型拡散層２８、電荷蓄積層２６、
ポリシリコン層４１及びコントロールゲート線２７（Ｗ
Ｌ０），・・・２７（ＷＬ１５）により構成される。ま
た、セレクトゲートトランジスタも、ｎ型拡散層２８，
２８_ｓ，２８_ｄ、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ、
ポリシリコン層４１_ＳＳＬ，４１_ＧＳＬ及びセレクトゲ
ート線２７（ＳＳＬ），２７（ＧＳＬ）により構成され
る。

【００７６】ＭＯＮＯＳ型ＥＥＰＲＯＭセルのゲート長
は、０．０１μｍ〜０．５μｍの範囲内の所定値に設定
される。ｎ型拡散層２８，２８_ｓ，２８_ｄは、ｎ型不純
物（例えば、リン、砒素、アンチモンなど）を含み、そ
の表面濃度は、１×１０^１７〜１×１０^２１ａｔｏｍ
ｓ／ｃｍ^３の範囲内の所定値に設定される。また、ｎ
型拡散層２８，２８_ｓ，２８_ｄの深さは、例えば、１０
ｎｍ〜５００ｎｍの範囲内の所定値に設定される。

【００７７】１つのｎ型拡散層２８は、互いに隣接する
２つのメモリセルにより共有され、その結果、複数の直
列接続されたメモリセルからなるＮＡＮＤストリングが
実現される。また、１つのｎ型拡散層２８_ｓ，２８
_ｄは、カラム方向に互いに隣接する２つのセルユニット
により共有される。

【００７８】セレクトゲートトランジスタのゲート長
は、ＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）のゲ
ート長よりも長くなるように設定される。例えば、セレ
クトゲートトランジスタのゲート長は、０．０２μｍ〜
１μｍの範囲内の所定値に設定される。このように、セ
レクトゲートトランジスタのゲート長をメモリセルのゲ
ート長よりも長くすることにより、ブロック選択／非選
択時のオン／オフ比を十分に大きくできるため、誤書き
込みや誤読み出しを防止できる。

【００７９】本実施の形態に関わるデバイス構造の特徴
は、セレクトゲートトランジスタとメモリセルが、共
に、ＭＯＮＯＳ型ＭＯＳＦＥＴから構成されている点に
ある。また、本実施の形態に関わるデバイス構造の特徴
は、セレクトゲートトランジスタのセレクトゲート線２
７（ＳＳＬ），２７（ＧＳＬ）がＭＯＮＯＳ型ＥＥＰＲ
ＯＭセル（メモリセル）のコントロールゲート線２７
（ＷＬ０），・・・２７（ＷＬ１５）と同じ層に形成さ
れている点にある。

【００８０】本実施の形態では、メモリセルの絶縁膜２
５及び電荷蓄積層２６の厚さは、それぞれセレクトゲー
トトランジスタの絶縁膜２５ＳＳＬ，２５ＧＳＬ及び電
荷蓄積層２６ＳＳＬ，２６ＧＳＬの厚さと実質的に同じ
になっている。つまり、メモリセルとセレクトゲートト
ランジスタにおいて、同時に、絶縁膜２５，２５ＳＳ
Ｌ，２５ＧＳＬ及び電荷蓄積層２６，２６ＳＳＬ，２６
ＧＳＬを形成できるため、製造工程が短く、プロセスコ
ストを下げることができる。

【００８１】さらに、カラム方向に互いに隣接する２つ
のＭＯＳＦＥＴ（メモリセル及びセレクトゲートトラン
ジスタを含む）のサイドウォール絶縁膜４３の間には、
電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬが形成されて
いない。このため、カラム方向に互いに隣接する２つの
ＭＯＳＦＥＴの間の絶縁膜に電子が蓄積されることもな
く、ソース／ドレイン領域の抵抗上昇を防ぐことができ
る。

【００８２】セルユニット内の最もビット線側のｎ型拡
散層（ドレイン電極）２８_ｄは、例えば、不純物を含む
導電性ポリシリコンからなるコンタクトプラグ３１_ｄを
経由して中間層３３_ｄに接続される。中間層３３_ｄは、
例えば、ビット線コンタクト部のロウ方向のピッチを広
げるために設けられる。

【００８３】中間層３３_ｄは、例えば、不純物を含む導
電性ポリシリコンからなるコンタクトプラグ３２_ｄを経
由してビット線（データ転送線）ＢＬに接続される。ビ
ット線３６（ＢＬ）は、タングステン、タングステンシ
リサイド、チタン、チタンナイトライド、アルミニウム
などの低抵抗材料から構成される。

【００８４】セルユニット内の最もソース線側のｎ型拡
散層（ソース電極）２８_ｓは、例えば、不純物を含む導
電性ポリシリコンからなるコンタクトプラグ３１_ｓを経
由してソース線３３（ＳＬ）に接続される。ソース線３
３（ＳＬ）は、ロウ方向に一直線に延びており、ロウ方
向のセルユニットに共有されている。

【００８５】なお、コンタクトプラグ３１_ｄ，３１_ｓ，
３２_ｄは、導電性ポリシリコンに代えて、タングステ
ン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなど
の低抵抗材料から構成してもよい。

【００８６】メモリセル及びセレクトゲートトランジス
タは、層間絶縁膜２８によって覆われている。ビット線
３６（ＢＬ）は、例えば、ダマシンプロセスにより、層
間絶縁膜２８に設けられた配線溝内に形成される。同様
に、ソース線３３（ＳＬ）及び中間層３３_ｄも、例え
ば、ダマシンプロセスにより形成される。層間絶縁膜２
８は、例えば、ＳｉＯ_２やＳｉＮなどから構成される。

【００８７】ビット線３６（ＢＬ）上には、例えば、
Ｗ、Ａｌ、Ｃｕなどの金属から構成される上部配線が形
成される。そして、ビット線３６（ＢＬ）及び上部配線
は、それぞれ、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミド
などの絶縁膜から構成される保護膜（パッシベーション
膜）３７に覆われる。

【００８８】なお、このようなデバイス構造において、
ｐ型ウェル領域２３とｐ型半導体基板２１の間には、ｎ
型ウェル領域２２が配置されている。このため、ｐ型ウ
ェル領域２３の電位は、ｐ型半導体基板２１の電位とは
独立に、設定することができる。その結果、例えば、消
去時に、昇圧回路（ブースタ）の消費電力を減らすこと
ができる。

【００８９】本実施の形態においては、ポリシリコン層
４１，４１_ＳＳＬ，４１_ＧＳＬのロウ方向のエッジ部を
形成し、かつ、ｐ型ウェル領域２３内にトレンチを形成
し、このトレンチ内に素子分離絶縁膜２４を埋め込んだ
後に、ロウ方向に延びるコントロールゲート線２７（Ｗ
Ｌ０），・・・２７（ＷＬ１５）及びセレクトゲート線
２７（ＳＳＬ），２７（ＧＳＬ）を形成している。

【００９０】従って、図３及び図４に示すように、コン
トロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１
５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳ
Ｌ）は、常に、ｐ型ウェル領域２３の上部に形成され、
ｐ型ウェル領域２３の近傍又は下部に形成されることは
ない。

【００９１】つまり、本実施の形態に関わるデバイス構
造では、ｐ型ウェル領域２３と素子分離絶縁膜２４の境
界において、電界集中が生じ難く、また、閾値が低い寄
生トランジスタも発生し難くなっている。また、電界集
中に起因して書き込み閾値が低下する現象、いわゆるｓ
ｉｄｅｗａｌｋ現象が生じ難くなるため、高信頼性のト
ランジスタ（メモリセル及びセレクトゲートトランジス
タ）を形成することができる。

【００９２】図６は、メモリセルアレイ及びワード線ド
ライバのブロックレイアウトの一例を示している。

【００９３】４５は、セルユニットであり、セルユニッ
ト４５は、例えば、ＮＡＮＤセルユニット又はＡＮＤセ
ルユニットから構成される。１ブロック内の各セルユニ
ット４５には、複数本（本例では、１６本）のワード線
（データ選択線）ＷＬ０ｘ〜ＷＬ１５ｘ（ｘは、ａ、ｂ
というブロックインデックスを示す添え字）が接続され
る。

【００９４】また、１ブロック内の各セルユニット４５
には、複数本（本例では、２本）のセレクトゲート線
（ブロック選択線）ＳＳＬｘ，ＧＳＬｘが接続される。
セレクトゲート線ＳＳＬｘ，ＧＳＬｘは、複数のブロッ
クから１つのブロックを選択し、選択された１つのブロ
ック内のセルユニット４５をビット線（データ転送線）
ＢＬ１，ＢＬ２に接続する機能を有する。

【００９５】ワード線（データ選択線）ＷＬ０ｘ〜ＷＬ
１５ｘは、ロウ方向に延び、ビット線（データ転送線）
ＢＬ１，ＢＬ２は、カラム方向に延びており、両者は、
互いに直交している。セルユニット４５内のメモリセル
は、ワード線ＷＬ０ｘ〜ＷＬ１５ｘとビット線ＢＬ１，
ＢＬ２の交点に配置され、それぞれ独立にデジタルビッ
トデータの書き込み及び読み出しが可能である。

【００９６】セルユニット４５は、ロウ方向及びカラム
方向にそれぞれ複数個配置され、メモリセルマトリック
スを構成している。図６においては、ロウ方向に２個、
カラム方向に２個、合計、４個のセルユニットからなる
メモリセルマトリックスを示したが、当然に、ロウ方向
に３個以上のセルユニット４５を配置し、かつ、カラム
方向に３個以上のセルユニット４５を配置してもよい。

【００９７】但し、ロウ方向又はカラム方向に配置され
るセルユニット４５がｉビットアドレス信号をデコード
することにより選択される点を考慮すれば、ロウ方向又
はカラム方向に配置されるセルユニット４５の数は、２
^ｉ個（ｉは正の整数）であることが望ましい。

【００９８】ワード線ＷＬ０ｘ〜ＷＬ１５ｘ及びセレク
トゲート線ＳＳＬｘ，ＧＳＬｘの一端は、データ選択線
ドライバ４６に接続される。データ選択線ドライバ４６
は、ロウデコーダ４７（ＲＤＣａ，ＲＤＣｂ）のデコー
ド結果を受けて、ワード線ＷＬ０ｘ〜ＷＬ１５ｘ及びセ
レクトゲート線ＳＳＬｘ，ＧＳＬｘを駆動する。

【００９９】ここで、本例では、データ選択線ドライバ
４６は、メモリセルアレイのロウ方向の２つの端部にそ
れぞれ配置される。つまり、メモリセルアレイ（ブロッ
ク）は、データ選択線ドライバ４６により挟み込まれて
いる。このようなレイアウトにする理由は、第一に、デ
ータ選択線ドライバ４６の配置を容易にすること、第二
に、１つのセルユニット内の複数本のワード線ＷＬ０ｘ
〜ＷＬ１５ｘの駆動タイミングのずれ、即ち、スキュー
をなくすことにある。

【０１００】本例では、１つのブロックに対応して１つ
のデータ選択線ドライバ４６が設けられている。つま
り、ブロックａ内のワード線ＷＬ０ａ，・・・ＷＬ１５
ａと、ブロックｂ内のワード線ＷＬ０ｂ，・・・ＷＬ１
５ｂは、それぞれ独立に制御される。データ選択線ドラ
イバ４６は、ロウデコーダ４７のデコード結果（出力）
に基づいて、書き込み電位Ｖｐｒｏｇや消去電位Ｖｅｒ
ａを、所定のブロック内の所定のワード線に与えるため
のスイッチ回路（例えば、ＭＯＳトランジスタ）から構
成される。

【０１０１】次に、セレクトゲートトランジスタの閾値
の設定方法について説明する。ここでは、ビット線ＢＬ
に接続されるセレクトゲートトランジスタＳ１について
説明することにする。セレクトゲートトランジスタは、
メモリセルと同様に、ＭＯＮＯＳ型トランジスタから構
成される。

【０１０２】図７は、本実施の形態に関わるＭＯＮＯＳ
型トランジスタのデバイス構造を示している。図８は、
図７のＤ−Ｄ’線に沿う断面の消去時のバンドダイアグ
ラムを示している。図９は、図７のＤ−Ｄ’線に沿う断
面の書き込み時のバンドダイアグラムを示している。

【０１０３】ＭＯＮＯＳ型トランジスタの電荷蓄積層２
６内の負の電荷は、図８に示すように、消去時には、ト
ンネル効果により、ｐ型ウェル領域２３から電荷蓄積層
２６へ移動する正孔又は電荷蓄積層２６からｐ型ウェル
領域２３へ移動する電子によって増減する。

【０１０４】しかし、電荷蓄積層２６内に一定量以上の
正の電荷が蓄積されると、ブロック絶縁膜４０内に生じ
る電界が増大し、その結果、電子が、コントロールゲー
ト電極２７から電荷蓄積層２６に注入される。つまり、
消去時に、電荷蓄積層２６内の電子をチャネルに引き抜
き、ＭＯＮＯＳ型トランジスタの閾値を低下させていく
と、ある時点からコントロールゲート電極２７から電荷
蓄積層２６に電子が注入されるため、ＭＯＮＯＳ型トラ
ンジスタの閾値は、ゲート絶縁膜２５に流れる電流とブ
ロック絶縁膜４０に流れる電流が等しくなるときの値に
収束する。

【０１０５】このため、ＭＯＮＯＳ型トランジスタの閾
値は、消去時間を増大させても、所定値よりも低い値に
なることはなく、常に、所定値よりも高い値となってい
るため、いわゆるオーバーイレーズ現象は、生じない。

【０１０６】一方、図９に示すように、書き込み時に
は、電荷蓄積層２６内の負の電荷は、トンネル効果によ
りｐ型ウェル領域２３に形成された反転層から電荷蓄積
層２６へ移動する電子、又は、ソース、ドレイン若しく
は基板領域で発生したホットエレクトロン又はホットホ
ールによって増減する。

【０１０７】しかし、電荷蓄積層２６内に一定量以上の
負の電荷が蓄積されると、ブロック絶縁膜４０のバンド
の傾きが増大し、その結果、正孔が、コントロールゲー
ト電極２７から電荷蓄積層２６に注入される。つまり、
書き込み時に、電荷蓄積層２６内に電子を注入し、ＭＯ
ＮＯＳ型トランジスタの閾値を上昇させていくと、ある
時点からコントロールゲート電極２７から電荷蓄積層２
６に正孔が注入されるため、ＭＯＮＯＳ型トランジスタ
の閾値は、ゲート絶縁膜２５に流れる電流とブロック絶
縁膜４０に流れる電流が等しくなるときの値に収束す
る。

【０１０８】このため、ＭＯＮＯＳ型トランジスタの閾
値は、書き込み時間を増大させても、所定値よりも高い
値になることはなく、常に、所定値よりも低い値となっ
ているため、いわゆるオーバーライト現象は、生じな
い。

【０１０９】このように、本実施の形態に関わるデバイ
スでは、セレクトゲートトランジスタ及びメモリセルを
ＭＯＮＯＳ型トランジスタから構成し、さらに、電荷蓄
積層２６とコントロールゲート電極（セレクトゲート線
及びコントロールゲート線を含む）２７の間のブロック
絶縁膜４０にも、一定の条件の下で、トンネル電流を流
すようにしている。

【０１１０】このような特徴は、電荷蓄積層とコントロ
ールゲート電極の間の絶縁膜に電流を流すことがない従
来の不揮発性半導体メモリにはないものである。

【０１１１】なお、ＭＯＮＯＳ型メモリセルの閾値の絶
対値が飽和することは、例えば、T.Bohm, A. Nakamura,
H. Aozawa, M. Yamagishi and Y. Komatsu, Extended
Abstract of the 1995 International Conference on S
olid State Devices and Materials, pp. 890-892（特
に、Ｆｉｇ．４の書き込み／消去特性を参照）に記載さ
れている。

【０１１２】図１０は、書き込み／消去後の閾値分布に
関して、本発明と従来を比較して示したものである。

【０１１３】従来のメモリセルは、通常のフローティン
グゲート型メモリセルを対象としている。これに対し、
本発明のメモリセル又はセレクトゲートトランジスタ
は、上述のように、電荷蓄積層とコントロールゲート電
極の間のブロック絶縁膜にもトンネル電流が流れるＭＯ
ＮＯＳ型トランジスタである。

【０１１４】従来では、点線に示すように、特に、トン
ネル絶縁膜に正電荷がトラップされることにより、電荷
蓄積層からｐ型ウェル領域に電子を引き抜く消去動作時
に、いわゆるオーバーイレーズ現象が発生する。その結
果、消去後のメモリセルの閾値分布の幅ΔＶｔｈｅ１
は、非常に広い範囲（２Ｖ〜３Ｖ）となる。

【０１１５】一方、本発明では、実線に示すように、電
荷蓄積層２６からｐ型ウェル領域２５に引き抜かれる電
子の量が増加しても、これを補償するように、コントロ
ールゲート電極２７から電荷蓄積層２６に電子が注入さ
れるため、オーバーイレーズ現象は起こらない。

【０１１６】その結果、本発明によれば、従来に比べ
て、消去後のメモリセル又はセレクトゲートトランジス
タの閾値分布の幅ΔＶｔｈｅ２を狭くすることができ
る。具体的には、本発明では、消去後のメモリセル又は
セレクトゲートトランジスタの閾値分布の幅ΔＶｔｈｅ
２は、１Ｖ以下にできる。また、本発明では、メモリセ
ル又はセレクトゲートトランジスタの閾値のばらつきを
小さくできるため、消去時間を短くでき、高速な消去動
作を実現できる。

【０１１７】同様に、書き込み動作についても、本発明
のセル構造によれば、オーバーライト現象が生じないた
め、書き込みベリファイを行わずに書き込み動作を行っ
ても、書き込み後の閾値分布の幅を非常に狭い範囲（例
えば、１Ｖ以下）に収めることができる。また、書き込
みベリファイを行えば、書き込み後の閾値分布の幅をさ
らに狭い範囲に設定することができる。

【０１１８】従って、本発明では、例えば、セレクトゲ
ートトランジスタの閾値の上限を低い値に設定すること
ができる。また、読み出し時やベリファイリード時に、
セレクトゲートトランジスタ（選択スイッチング素子）
のセレクトゲート電極（選択スイッチング素子のゲート
電極）に与える電位を低下させても、十分に大きな読み
出し電流を得ることができる。このため、セレクトゲー
トトランジスタのゲート絶縁膜（トンネル絶縁膜）に生
じる電圧ストレスを小さくでき、ゲート絶縁膜の耐圧
（ breakdown voltage ）の向上やゲート絶縁膜の疲労
（劣化）の防止などを達成できる。

【０１１９】次に、本発明に関わるＭＯＮＯＳトランジ
スタをセレクトゲートトランジスタＳ１に使用した場合
に、セレクトゲートトランジスタＳ１の閾値を設定する
動作の流れについて説明する。

【０１２０】なお、以下では、セレクトゲートトランジ
スタＳ１の閾値を設定する動作について説明する。本発
明では、通常、セレクトゲートトランジスタＳ１の閾値
を設定した後に、セレクトゲートトランジスタＳ２の閾
値の設定を行い、この後、メモリセルに対して、データ
の書き込み／消去が実行される。

【０１２１】セレクトゲートトランジスタＳ２やメモリ
セルについては、以下に示す手法と同様の手法により、
閾値の設定が可能である。

【０１２２】ところで、書き込み、消去、ベリファイの
各動作は、例えば、特開平０８−３１５５９０、特願平
１１−１９８９７８などの文献に開示されるように、公
知技術であるため、その詳細な説明については省略す
る。

【０１２３】図１１は、１ブロック内のセレクトゲート
トランジスタＳ１の閾値の設定ルーチンを示している。

【０１２４】閾値の設定手順は、ＳＥ１からＳＥ５まで
のプロセスからなる。

【０１２５】ＳＥ１は、ブロック消去ステップである。
ブロック消去ステップは、１ブロック内のセレクトゲー
ト線ＳＳＬに接続される複数のセレクトゲートトランジ
スタＳ１の状態を消去状態にすることを目的とする。セ
レクトゲートトランジスタＳ１に対する消去は、例え
ば、ｐ型ウェル領域２３に正電位Ｖｐｐｅ、セレクトゲ
ート線ＳＳＬに０Ｖを与えることにより行われる。

【０１２６】このブロック消去ステップでは、消去ベリ
ファイを行う必要がない。つまり、ブロック消去では、
負の閾値を測定し、セレクトゲートトランジスタＳ１が
きちんと消去状態になったか否かを判定する回路が不要
であるため、その分だけ、回路面積を小さくできる。

【０１２７】ここで、本例では、セレクトゲートトラン
ジスタＳ１の閾値の設定方法のみを考えているため、セ
レクトゲートトランジスタＳ１のみを消去状態にするこ
とを前提としているが、例えば、１ブロック内の全ての
セレクトゲートトランジスタＳ１，Ｓ２及びメモリセル
Ｍ０，Ｍ１，・・・Ｍ１５を同時に消去状態にしても構
わない。つまり、この場合には、１ブロック内の全ての
セレクトゲートトランジスタＳ１，Ｓ２及びメモリセル
Ｍ０，Ｍ１，・・・Ｍ１５を消去状態にした後に、セレ
クトゲートトランジスタＳ１、セレクトゲートトランジ
スタＳ２、メモリセルＭ０，Ｍ１，・・・Ｍ１５の順
で、それぞれ書き込み動作を行い、その閾値の設定を行
う。

【０１２８】ＳＥ１は、例えば、１ｎｓから１μｓの範
囲内の時間で行われる。具体的には、まず、選択ブロッ
ク内のセレクトゲート線ＳＳＬをフローティング状態に
した後、ｐ型ウェル領域２３を消去電位Ｖｐｐｅに設定
する。続いて、選択ブロック内のセレクトゲート線ＳＳ
Ｌの電位を０Ｖに低下させる。さらに、誤消去（ mal-e
rase ）を防止するため、非選択ブロック内のワード線
（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５及び
セレクトゲート線ＳＳＬ，ＳＧＬをフローティング状態
にする。

【０１２９】ここで、１００ｍｓ以下の実用的な速度で
消去動作を終了させるためには、消去電位Ｖｐｐｅは、
トンネル絶縁膜（電荷蓄積層と半導体領域との間の絶縁
膜）に、１×１０^−４Ａ／ｃｍ^２以上のトンネル電流
を流すために十分な値に設定される。例えば、膜厚ｔ
［ｎｍ］のシリコン酸化膜をトンネル絶縁膜２５に用い
た場合では、消去Ｖｐｐｅを、ｔ［Ｖ］から６ｔ［Ｖ］
の範囲内の値にすれば、実用的な消去速度を得ることが
できる。

【０１３０】また、消去電位（消去パルス）Ｖｐｐｅの
パルス幅は、１μｓから１００ｍｓの範囲内の値に設定
される。この消去電位Ｖｐｐｅは、セレクトゲート線Ｓ
ＳＬ、セレクトゲート線ＧＳＬ及びワード線ＷＬ０，Ｗ
Ｌ１，・・・ＷＬ１５に、同時に与えれば、消去シーケ
ンスの高速化に非常に有効となる。

【０１３１】なお、消去後には、消去ブロック（選択ブ
ロック）内の全てのセレクトゲートトランジスタ及び全
てのメモリセルの閾値が、負となり、また、消去ブロッ
ク内のセレクトゲート線２７ＳＳＬ，２７ＧＳＬ及びコ
ントロールゲート線２７（ＷＬ０），２７（ＷＬ１），
・・・２７（ＷＬ１５）には、接地電位が与えられてい
るため、ソース線ＳＬとビット線ＢＬが互いに導通状態
になる。

【０１３２】この結果、例えば、図１０の実線に示すよ
うな消去閾値分布、即ち、閾値が所定値以下には低下し
ない閾値分布が得られる。また、１つの消去パルスをセ
レクトゲート線ＳＳＬに与えた後の閾値分布の幅ΔＶｔ
ｈｅ２も、図１０に示すように、非常に狭くすることが
できる。

【０１３３】消去時間としては、図８において説明した
ように、コントロールゲート電極２７と電荷蓄積層２６
との間にトンネル電流が流れ、このトンネル電流が、電
荷蓄積層２６とｐ型ウェル領域２３の間に流れる電流に
等しくなるか又はそれ以上になるまでの時間に設定す
る。

【０１３４】次に、ＳＥ２のステップが実行される。こ
のステップでは、選択ブロック内のセレクトゲート線Ｓ
ＳＬに対して書き込みパルスが印加される。

【０１３５】書き込みパルスは、ｐ型ウェル領域２３の
電位よりも大きな電位、例えば、ｐ型ウェル領域２３が
０Ｖの場合には、正電位に設定される。具体的には、例
えば、ｐ型ウェル領域２３の電位を０Ｖとし、ビット線
（データ転送線）ＢＬの電位をソース線ＳＬの電位に等
しくし、選択ブロック内のセレクトゲート線ＳＳＬの電
位を、プログラム電位Ｖｐｇｍに設定する。

【０１３６】この時、非選択ブロック内のセレクトゲー
ト線ＳＳＬは、プログラム電位Ｖｐｇｍよりも十分に低
い電位（例えば、０Ｖ）又はフローティングに設定され
る。ここで、１００ｍｓ以下の実用的な速度で書き込み
動作を終了させるためには、書き込み電位Ｖｐｇｍは、
トンネル絶縁膜に１×１０^−４Ａ／ｃｍ^２以上のトン
ネル電流を流すために十分な値に設定される。

【０１３７】例えば、膜厚ｔ［ｎｍ］のシリコン酸化膜
をトンネル絶縁膜に用いた場合においては、書き込み電
位Ｖｐｇｍは、ｔ［Ｖ］から６ｔ［Ｖ］の範囲内の所定
値にされる。また、書き込み電位Ｖｐｇｍのパルス幅
は、１μｓから１００ｍｓの範囲内の所定値に設定され
る。

【０１３８】なお、選択ブロック内においてセレクトゲ
ートトランジスタに対する書き込みを実行している間、
誤書き込みを防止するため、選択ブロック内のワード線
（データ選択線）ＷＬ０，ＷＬ１，・・・ＷＬ１５は、
０Ｖ又はフローティング状態に設定される。

【０１３９】ＳＥ２のステップにおいて、ドレイン側
（ビット線側）セレクトゲートトランジスタＳ１の閾値
分布の下限が０Ｖよりも高い値に設定される。

【０１４０】その結果、それ以降、セレクトゲート線Ｓ
ＳＬに０Ｖを与えた場合に、セレクトゲートトランジス
タＳ１をカットオフ状態にすることができる。つまり、
例えば、書き込みベリファイにおけるベリファイリード
時に、選択ブロック内のセレクトゲートトランジスタＳ
１、セレクトゲートトランジスタＳ２又はメモリセルＭ
０，Ｍ１，・・・Ｍ１５のデータを読み出すことができ
る。

【０１４１】なお、セレクトゲートトランジスタＳ１の
閾値分布の下限が０Ｖ以下の場合には、ソース線ＳＬと
ビット線ＢＬが短絡してしまうブロックが生じるため、
例えば、書き込みベリファイ（ＳＥ３）を実施できなく
なる。

【０１４２】具体的には、最初の１回目の書き込みパル
ス（最初のＳＥ２ステップ）により、セレクトゲートト
ランジスタＳ１の閾値分布の下限が０Ｖ以上になるよう
にする。この書き込みパルスにより、セレクトゲートト
ランジスタＳ１の閾値分布が、設定閾値上限と設定閾値
下限の範囲ΔＶｔｈに入る場合には、直ちに、セレクト
ゲートトランジスタＳ１に対する閾値の設定動作を終了
してよい。

【０１４３】また、例えば、書き込み時間を長くして
も、セレクトゲートトランジスタＳ１の閾値分布の上限
は、設定閾値上限を超えることがないと共に、閾値分布
の幅を狭くすることができる。この場合、書き込み時間
は、図９において説明したように、コントロールゲート
電極２７と電荷蓄積層２６との間にトンネル電流が流
れ、かつ、そのトンネル電流が、電荷蓄積層２６とｐ型
ウェル領域２３との間に流れるトンネル電流と等しくな
るか又はそれ以上になるまでの時間とする。

【０１４４】ここで、従来では、セレクトゲートトラン
ジスタＳ１の閾値分布の下限を０Ｖ以上とするために、
例えば、図１０の設定閾値上限と０Ｖとの差を、ΔＶｔ
ｈｅ１（例えば、２Ｖ以上の値）よりも大きく設定する
ことが必要であった。なぜなら、基本的に、消去状態の
閾値分布が、そのままシフトして、書き込み状態の閾値
分布となるからである。このため、設定閾値上限が非常
に高くなり、データ読み出し時（ベリファイリード時を
含む）のいわゆるパス電位（選択ブロック内の非選択ワ
ード線の電位）が高くなる問題があった。

【０１４５】本発明によれば、セレクトゲートトランジ
スタ及びメモリセルの消去状態の閾値分布の幅ΔＶｔｈ
ｅ２を非常に狭くできるため、同様に、この消去状態の
閾値分布を正方向にシフトさせることにより得られる書
き込み状態の閾値分布の幅Ｖｔｈｐも狭くすることがで
きる。従って、設定閾値上限と０Ｖとの差も、狭くで
き、例えば、１Ｖ以下に設定することができる。

【０１４６】このように、設定閾値上限の値を低くする
ことができるため、データ読み出し時（ベリファイリー
ド時を含む）のいわゆるパス電位を低くでき、また、セ
レクトゲートトランジスタＳ１のゲート絶縁膜に生じる
ストレスや膜疲労の問題をなくすことができる。

【０１４７】なお、本発明では、さらに、書き込み時間
を長くしても（書き込みパルスの回数を増やしても）、
セレクトゲートトランジスタＳ１の閾値の上限（設定閾
値の上限と設定閾値の下限の間に設けられる）が変動す
ることはないため、下限が次第に上昇し、非常に狭い閾
値分布（図１０の斜線で示す範囲）を得ることが可能に
なる。

【０１４８】即ち、ΔＶｔｈｅ２＞ΔＶｔｈで、かつ、
（設定閾値上限）−０Ｖ＞ΔＶｔｈｅ２の場合には、書
き込みベリファイ動作を行うことによって、セレクトゲ
ートトランジスタＳ１の閾値分布を更に狭めることがで
きる。この場合、最初の１回目の書き込みパルス印加
（ＳＥ２ステップ）後における閾値分布を、図１０に示
すように、その閾値分布の下限が０Ｖよりも高くなるよ
うにすればよい。

【０１４９】次に、ＳＥ３ステップについて説明する。
ＳＥ３ステップでは、選択ブロック内のセレクトゲート
トランジスタＳ１に対するベリファイリードが行われ
る。即ち、選択ブロック内のセレクトゲートトランジス
タＳ１の閾値と設定閾値下限とを比較し、セレクトゲー
トトランジスタＳ１の閾値が設定閾値下限よりも低い場
合には、ＳＥ４ステップにおいて書き込み不十分と判断
される。一方、セレクトゲートトランジスタＳ１の閾値
が設定閾値下限よりも高い場合には、ＳＥ４ステップに
おいて書き込み十分と判断される。

【０１５０】選択ブロック内の全てのセレクトゲートト
ランジスタＳ１について書き込み十分と判断された場合
には、閾値設定動作を終了させる。

【０１５１】ＳＥ３ステップ、即ち、ベリファイリード
は、具体的には、以下のようにして行われる。

【０１５２】まず、ビット線（データ転送線）ＢＬをＶ
ｒｅａｄに充電した後、ビット線ＢＬをフローティング
状態にする。ソース線ＳＬは、０Ｖに設定される。Ｖｒ
ｅａｄは、電源電位Ｖｃｃと０Ｖの間の電位とし、ｎＭ
ＯＳセンスアンプの感度の向上を考慮すると、Ｖｃｃ／
２以上の値に設定することが望ましい。

【０１５３】Ｖｒｅａｄは、選択ブロック内の非選択ワ
ード線に与えるパス電位であり、設定閾値上限よりも高
いことが必要である。

【０１５４】続いて、選択ブロック内のセレクトゲート
線ＳＳＬにベリファイ電位Ｖｒｅｆを与える。Ｖｒｅｆ
は、例えば、０Ｖ＋（設定閾値下限）＋（マージン）に
設定される。マージンは、センスアンプの感度に依存す
る値となる。センスアンプの感度に依存する値（マージ
ン）は、アレイノイズやセンスアンプの入力トランジス
タの閾値のばらつきなどを考慮すると、通常、０〜０．
２Ｖ程度となる。

【０１５５】そして、セレクトゲートトランジスタＳ１
の閾値が、Ｖｒｅｆよりも低い場合には、セレクトゲー
トトランジスタＳ１がオン状態となり、ビット線ＢＬの
電荷がセレクトゲートトランジスタＳ１を経由してソー
ス線ＳＬに放出されるため、ビット線ＢＬの電位が低下
する。一方、セレクトゲートトランジスタＳ１の閾値
が、Ｖｒｅｆよりも高い場合には、セレクトゲートトラ
ンジスタＳ１はオフ状態であり、セレクトゲートトラン
ジスタＳ１には電流が流れず、ビット線ＢＬの電位は、
Ｖｒｅａｄに保持される。

【０１５６】このように、選択ブロック内のセレクトゲ
ートトランジスタＳ１の閾値の状態によって、ビット線
ＢＬの電位が変化する。

【０１５７】そこで、ビット線ＢＬをセンスアンプに電
気的に接続し、センスアンプによりこのビット線ＢＬの
電位変化を検出すれば、セレクトゲートトランジスタＳ
１の書き込みが十分であるか、又は不十分であるかを判
断することができる（ＳＥ４ステップ）。

【０１５８】なお、選択ブロック内の少なくとも１つの
セレクトゲートトランジスタＳ１の閾値がＶｒｅｆより
も低い場合には、書き込みパルスのパルス電圧及びパル
ス幅の再設定を行った後に、再び、選択ブロック内のセ
レクトゲート線ＳＳＬに書き込みパルスを与え、セレク
トゲートトランジスタＳ１に対する再書き込みを実行す
る（ＳＥ５ステップ）。

【０１５９】再書き込みに用いる書き込みパルスは、例
えば、閾値のシフト量がΔＶｔｈ以下に収まるように、
そのパルス電圧及びパルス幅が設定される。即ち、再書
き込みに用いる書き込みパルスのパルス電圧及びパルス
幅は、直前に行った書き込み時の書き込みパルスのパル
ス電圧よりも小さく、かつ、直前に行った書き込み時の
書き込みパルスのパルス幅よりも狭く設定される。

【０１６０】このような書き込みパルスのパルス電圧及
びパルス幅を変えるシーケンスは、例えば、特開平０８
−３１５５９０に開示されている。

【０１６１】そして、ＳＥ２ステップからＳＥ５ステッ
プまでのベリファイ動作を、ｍ回だけ繰り返した後に
は、図１０の斜線部に示すように、選択ブロック内のセ
レクトゲートトランジスタＳ１の閾値分布の幅は、ΔＶ
ｔｈｅ／ｍ程度にまで狭くすることができる。例え
ば、セレクトゲートトランジスタＳ１の閾値分布の幅
は、０．５Ｖ以下にすることができる。

【０１６２】以上、１つのブロック内のセレクトゲート
トランジスタＳ１の閾値を設定する場合の回路動作につ
いて説明した。

【０１６３】なお、セレクトゲートトランジスタＳ１の
閾値を設定した後、同様の手法により、１つのブロック
内のセレクトゲートトランジスタＳ２の閾値の設定を行
う。この後、メモリセルＭ０，Ｍ１，・・・Ｍ１５に対
して、データ書き込み／消去が実行される。

【０１６４】次に、複数ブロック内のセレクトゲートト
ランジスタＳ１の閾値を一括で設定する場合の回路動作
について説明する。

【０１６５】図１２は、複数ブロック内のセレクトゲー
トトランジスタＳ１の閾値を一括で設定する場合の回路
動作を示している。

【０１６６】まず、ＳＥ１’ステップでは、複数のブロ
ック内のセレクトゲートトランジスタＳ１，Ｓ２及びメ
モリセルＭ０，Ｍ１，・・・Ｍ１５に対して消去動作を
実行する。複数のブロック（選択ブロック）内のセレク
トゲート線ＳＳＬには、ｐ型ウェル領域２３よりも低い
電位が与えられる。例えば、セレクトゲート線ＳＳＬに
は、０Ｖが与えられ、ｐ型ウェル領域２３には、正電位
が与えられる。同様に、セレクトゲート線ＧＳＬ及びコ
ントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５に
も、０Ｖが与えられる。

【０１６７】ＳＥ１’ステップ、即ち、複数ブロック内
のセレクトゲートトランジスタＳ１，Ｓ２及びメモリセ
ルＭ０，Ｍ１，・・・Ｍ１５に対する消去動作を終了す
ると、これらセレクトゲートトランジスタＳ１，Ｓ２及
びメモリセルＭ０，Ｍ１，・・・Ｍ１５の閾値は、全
て、負となるため、ビット線（データ転送線）ＢＬとソ
ース線ＳＬが常に導通状態（短絡状態）になる。

【０１６８】図１２のフローチャートでは、複数個（ｎ
個）のブロックには、それぞれ１からｎまでの番号が付
されているものとする。

【０１６９】ＳＥ２’ステップでは、第１ブロック内の
セレクトゲート線ＳＳＬに対する書き込みパルスの印加
が行われる。同様に、第２ブロック内のセレクトゲート
線ＳＳＬから第ｎブロック内のセレクトゲート線ＳＳＬ
まで、順次、書き込みパルスの印加を実行する（ＳＥ
２’’ステップ）。

【０１７０】その結果、複数のブロック内、即ち、第１
ブロックから第ｎブロックの全てのブロック内のセレク
トゲートトランジスタＳ１の閾値が０Ｖ以上の値に設定
される。ここで、本例では、ブロックごとに、順次、セ
レクトゲートトランジスタＳ１に対する最初の書き込み
を行ったが、これに代えて、全てのブロック（第１〜第
ｎブロック）内のセレクトゲート線ＳＳＬに同時に書き
込みパルスを与え、全てのブロック内のセレクトゲート
トランジスタＳ１に対して、一度に、最初の書き込みを
行ってもよい。この場合、書き込み時間の短縮に貢献で
きる。

【０１７１】ＳＥ３’ステップでは、複数のブロック
（第１〜第ｎブロック）内のセレクトゲートトランジス
タＳ１に対するベリファイリードが行われる。

【０１７２】このベリファイリードは、複数のブロック
内の全てのセレクトゲートトランジスタＳ１に対して一
括して同時に行うことができる。即ち、全てのビット線
ＢＬをプリチャージ電位に設定した後、フローティング
状態にする。また、複数のブロック内の全てのセレクト
ゲート線ＳＳＬに同時にＶｒｅｆ１を与え、セレクトゲ
ート線ＧＳＬ及びコントロールゲート線ＷＬ０，ＷＬ
１，・・・ＷＬ１５に０Ｖを与える。

【０１７３】この場合、複数のブロック内のセレクトゲ
ートトランジスタＳ１のうちの少なくとも１つの閾値が
Ｖｒｅｆ１に満たないときは、ビット線ＢＬの電荷がそ
のセレクトゲートトランジスタＳ１を経由してソース線
Ｓｌに放電されるため、ビット線ＢＬの電位は、低下す
る。また、複数のブロック内の全てのセレクトゲートト
ランジスタＳ１の閾値がＶｒｅｆ１を超えているとき
は、ビット線ＢＬは、プリチャージ電位を維持する。

【０１７４】つまり、例えば、ベリファイリード時に、
全てのビット線ＢＬの電位に対してアンド（論理積）処
理を行えば、複数のブロック内の全てのセレクトゲート
トランジスタＳ１に対して、一括して、ベリファイ判定
を行うことができる（ＳＥ４’ステップ）。

【０１７５】なお、ＳＥ２’〜ＳＥ５’ステップは、複
数のブロック内の全てのセレクトゲートトランジスタＳ
１の閾値を０Ｖを超える値以上にすることを目的とす
る。従って、このステップにおけるＶｒｅｆ１は、０Ｖ
を超えていれば、設定閾値下限より低くても構わない。

【０１７６】そして、ベリファイリードの結果、複数ブ
ロック内のセレクトゲートトランジスタＳ１のうちの少
なくとも１つの閾値がＶｒｅｆ１より低い場合には、書
き込みパルスのパルス電圧とパルス幅を再設定した後
に、再書き込みが実行される（ＳＥ４’〜ＳＥ５’）。

【０１７７】ここで、セレクトゲートトランジスタＳ１
の閾値が負である場合のセルユニット状態について説明
する。

【０１７８】図１３は、複数ブロック内のトランジスタ
に対して一括消去を行った後のセルユニットの等価回路
を示している。

【０１７９】Ｍａ１，Ｍａ２，Ｍｂ１，Ｍｂ２は、セル
ユニット内のドレイン側（ビット線側）セレクトゲート
トランジスタＳ１を表している。また、セレクトゲート
トランジスタＳ２及びメモリセルＭ０，Ｍ１，・・・Ｍ
１５の閾値は、全て、負に設定されている。よって、セ
ルユニット内のセレクトゲートトランジスタＳ２及びメ
モリセルＭ０，Ｍ１，・・・Ｍ１５は、抵抗素子として
表すことができる。

【０１８０】そして、セレクトゲートトランジスタＭａ
１、Ｍａ２、Ｍｂ１、Ｍｂ２の少なくとも１つの閾値が
負である場合、セレクトゲート線ＳＳＬａ，ＳＳＬｂを
０Ｖに設定すると、ビット線ＢＬ１，ＢＬ２のうちの少
なくとも１つがセルユニットを経由してソース線ＳＬに
短絡される。

【０１８１】また、全てのセレクトゲートトランジスタ
Ｍａ１、Ｍａ２、Ｍｂ１、Ｍｂ２の閾値が正である場
合、セレクトゲート線ＳＳＬａ，ＳＳＬｂを０Ｖに設定
しても、ビット線ＢＬ１，ＢＬ２がソース線ＳＬに短絡
されることはない。この場合には、図１２のＳＥ６ステ
ップ以降に行われる閾値設定ルーチンを正確に行うこと
ができる。

【０１８２】このように、ＳＥ１’ステップからＳＥ
５’ステップにおいて、複数ブロック内の全てのセレク
トゲートトランジスタＳ１の閾値を正にする理由は、こ
の後に行われる閾値設定ステップ（ＳＥ６〜ＳＥ１０）
を正確に行うためである。

【０１８３】なお、ＳＥ１’ステップからＳＥ５’ステ
ップにより、複数ブロック内の全てのセレクトゲートト
ランジスタＳ１の閾値分布が、設定閾値下限と設定閾値
上限の範囲ΔＶｔｈに収まる場合も考えられる。このよ
うな場合には、ＳＥ６ステップ以降のステップは、実行
する意義が薄れるため、ＳＥ４’ステップを終了した時
点で、セレクトゲートトランジスタＳ１に対する閾値設
定動作を終了させても構わない。

【０１８４】但し、書き込み時間（書き込み回数）を増
やせば、セレクトゲートトランジスタＳ１の閾値分布の
上限は変わらないが、その下限が次第に上昇してくるた
め、セレクトゲートトランジスタＳ１の閾値分布の幅を
狭めるという点を考慮すれば、ＳＥ６ステップ以降のス
テップを実行する意義はある。

【０１８５】この場合の書き込み時間は、図９で説明し
たように、コントロールゲート電極２７と電荷蓄積層２
６との間にトンネル電流が流れ、このトンネル電流が、
電荷蓄積層２６とｐ型ウェル領域２３との間に流れる電
流と等しくなるか、又はそれ以上になるまでの時間とす
る。

【０１８６】ここで、従来では、非選択ブロック内のセ
レクトゲートトランジスタＳ１をカットオフさせるため
に、例えば、２Ｖ以上あるΔＶｔｈｅ１（図１０）より
も、設定閾値上限と０Ｖとの差を大きくする必要があっ
た。また、ベリファイ動作を行って、セレクトゲートト
ランジスタＳ１の閾値を設定閾値下限よりも高い値にし
ても、設定閾値上限は、下げることができない。

【０１８７】特に、統計理論によれば、ブロック数をｎ
とすると、複数ブロック内のセレクトゲートトランジス
タＳ１の閾値分布の幅の広がりは、単一ブロック内のセ
レクトゲートトランジスタＳ１の閾値分布の幅の広がり
よりも、ｎ^{（１／２）}倍だけ大きくなるため、さらに、
設定閾値上限は、高くなってしまう。

【０１８８】そして、設定閾値上限が高くなると、例え
ば、読み出し時のＶｒｅａｄを、設定閾値上限を超える
値にしなければならないため、Ｖｒｅａｄの値が大きく
なり、ゲート絶縁膜の膜疲労やストレスの問題が発生す
る。

【０１８９】これに対し、本発明によれば、消去後のト
ランジスタの閾値分布の幅ΔＶｔｈｅ２（図１０参照）
が非常に小さくなるため、設定閾値上限と０Ｖとの差
を、非常に小さい値（例えば、１Ｖ以下）にでき、結果
として、設定閾値上限を下げることができる。従って、
ゲート絶縁膜に生じる膜疲労やストレスの問題を緩和す
ることができる。

【０１９０】ところで、図１０において、ΔＶｔｈｅ２
＞ΔＶｔｈ、かつ、（設定閾値上限）−０Ｖ＞ΔＶｔｈ
ｅ２の場合には、各ブロック内のセレクトゲートトラン
ジスタＳ１に対して書き込みベリファイ動作を行うこと
により、セレクトゲートトランジスタＳ１の閾値分布の
幅を狭めることができる。

【０１９１】ＳＥ６ステップからＳＥ９ステップまでの
動作は、図１１において説明したＳＥ２ステップからＳ
Ｅ５ステップまでの動作と同様に行えばよい。従って、
ＳＥ６ステップからＳＥ９ステップまでの動作について
は、省略する。

【０１９２】なお、ＳＥ６ステップからＳＥ９ステップ
までの動作は、第１ブロックに対するシーケンスであ
る。つまり、選択ブロックがｎ個ある場合には、第１ブ
ロックから第ｎブロックまで、ＳＥ６ステップからＳＥ
９ステップまでの動作と同じ動作が繰り返して行われる
（ＳＥ１０ステップ）。

【０１９３】また、１ブロックに対して、ＳＥ６ステッ
プからＳＥ９ステップまでの動作をｍ回繰り返すと、図
１０の斜線部で示すように、セレクトゲートトランジス
タＳ１の閾値分布の幅を、ΔＶｔｈｅ／ｍ程度にまで小
さくできる。具体的には、セレクトゲートトランジスタ
Ｓ１の閾値分布の幅は、０．３Ｖ以下に設定することが
できる。

【０１９４】図１２に示すような動作は、ブロックごと
に、消去及びセレクトゲートトランジスタの閾値設定及
びベリファイを行う手法（１ブロック内のセレクトゲー
トトランジスタの閾値設定が完了した後に、次のブロッ
ク内のセレクトゲートトランジスタの閾値設定を行う手
法）に比べ、高速に、セレクトゲートトランジスタＳ１
の閾値の設定が行え、かつ、書き込み／消去時間も、短
くできるため、消費電力の削減などに効果的である。

【０１９５】なお、セレクトゲートトランジスタＳ１，
Ｓ２に対する書き込み／消去を行うための回路の具体例
については、例えば、特開２０００−７６８８０に開示
されている。本発明においても、この回路を用いて、書
き込み／消去を実行することができる。

【０１９６】また、セレクトゲート線ＳＳＬに与える電
位は、図１１のフローチャートにおいて説明した電位関
係に基づいて決定すればよい。また、特開２０００−７
６８８０に開示されるメモリセルに対する書き込み／消
去動作時の電位関係を、本発明に関わるセレクトゲート
トランジスタに対する書き込み／消去動作時の電位関係
として使用してもよい。

【０１９７】ところで、本実施の形態の前提となったデ
バイスは、電荷蓄積層２６がＳｉＮから構成されるＭＯ
ＮＯＳ構造を有しているが、本発明の閾値設定手法は、
電荷蓄積層２６がＳｉＮ以外の絶縁膜から構成されてい
るデバイスにも適用できる。即ち、本発明の閾値設定手
法は、コントロールゲート電極と電荷蓄積層との間を流
れるキャリアによって電荷蓄積層内の電荷量が飽和し、
書き込み閾値又は消去閾値が飽和するような構造を有し
ていればよい。

【０１９８】例えば、電荷蓄積層２６は、導電性シリコ
ン（Ｓｉ）から構成することができる。図１４は、消去
時のバンドダイアグラムを示しており、図１５は、書き
込み時のバンドダイアグラムを示している。この場合、
ブロック絶縁膜４０の厚さは、例えば、１ｎｍ以上２０
ｎｍ以下に設定される。

【０１９９】図１４の消去時のバンドダイアグラムで
は、トンネル効果により電荷蓄積層２６からｐ型ウェル
領域２３に移動する電子によって、電荷蓄積層２６内の
負電荷の量が減少（又は正電荷の量が増加）する。そし
て、電荷蓄積層２６内の負電荷が一定量以上に減少する
と、ブロック絶縁膜４０内に生じる電界が増え、電子が
コントロールゲート電極２７から電荷蓄積層２６に注入
される。このため、トランジスタの閾値は、消去時間を
増やしても、一定値より低下することはなく、いわゆる
オーバーイレーズ現象は起こることがない。

【０２００】図１５の書き込み時のバンドダイアグラム
では、トンネル効果によりｐ型ウェル領域２３から電荷
蓄積層２６に移動する電子、又は、ソース、ドレイン若
しくはチャネルで生じたホットエレクトロン又はホット
ホールによって、電荷蓄積層２６内の負電荷の量が増加
（又は正電荷の量が減少）する。そして、電荷蓄積層２
６内の負電荷が一定量以上に増加すると、ブロック絶縁
膜４０のバンドの傾きが増大し、電子が電荷蓄積層２６
からコントロールゲート電極２７に引き抜かれる。この
ため、トランジスタの閾値は、書き込み時間を増やして
も、一定値より上昇することはなく、いわゆるオーバー
ライト現象は起こることがない。

【０２０１】このように、電荷蓄積層２６は、導電性シ
リコンから構成してもよい。一般的には、電荷蓄積層２
６は、導電体、例えば、不純物（例えば、Ｐ、Ａｓ、Ｂ
など）を含むＳｉ、ＳｉＧｅ、Ｇｅでもよく、また、絶
縁体、例えば、ＳｉＮ、チタンオキサイド、タンタルオ
キサイド、アルミナなどでもよい。

【０２０２】［第２実施の形態］図１６は、本発明の第
２実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルア
レイ構造の平面図を示している。図１７は、図１６のＸ
ＶＩＩ−ＸＶＩＩ線に沿う断面図、図１８は、図１６の
ＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図、図１９は、図
１６のＸＩＸ−ＸＩＸ線に沿う断面図である。

【０２０３】なお、図１６乃至図１９に示すデバイスに
おいて、図１乃至図４に示すデバイスと同じ部分には同
じ符号を付して、その詳細な説明については、省略する
ことにする。

【０２０４】本実施の形態に関わるデバイスの特徴は、
上述の第１実施の形態に関わるデバイスと比べると、電
荷蓄積層２６がカラム方向に延びており、１セルユニッ
ト内のセレクトゲートトランジスタＳ１，Ｓ２及びメモ
リセルＭ０，Ｍ１，・・・Ｍ１５の電荷蓄積層２６が一
体化されている点にある。

【０２０５】但し、電荷蓄積層２６は、絶縁体であり、
かつ、実際に、電荷が蓄積される領域は、電荷蓄積層２
６のうち、コントロールゲート電極２７（ＷＬ０），・
・・２７（ＷＬ１５）の直下の部分及びセレクトゲート
電極２７（ＳＳＬ），２７（ＧＳＬ）の直下の部分であ
るため、１セルユニット内のトランジスタの電荷蓄積層
２６が一体化（共有ではない）されている点は、ＥＥＰ
ＲＯＭの動作上、全く問題とならない。

【０２０６】セレクトゲートトランジスタＳ１，Ｓ２及
びメモリセルＭ０，Ｍ１，・・・Ｍ１５は、共に、電荷
蓄積層２６を有するＭＯＮＯＳ型トランジスタから構成
される。本実施の形態では、１セルユニット４５は、直
列接続された１６（＝２^４）個のメモリセルからなるＮ
ＡＮＤストリングと、このＮＡＮＤストリングの両端に
１つずつ接続される２つのセレクトゲートトランジスタ
Ｓ１，Ｓ２とから構成される。

【０２０７】１セルユニット４５内に配置されるメモリ
セル数は、１個以上であればよい。１セルユニット４５
内のメモリセル数が１個の場合は、特に、３Ｔｒ−ＮＡ
ＮＤと呼ばれる特殊なＥＥＰＲＯＭとなる。１セルユニ
ット内のメモリセル数は、通常、複数個であるが、ｎビ
ットアドレス信号のデコードにより１セルユニット４５
内のメモリセルの選択を行う点を考慮すれば、１セルユ
ニット４５内のメモリセル数は、２^ｎ個（ｎは正の整
数）であることが望ましい。

【０２０８】ｐ型ウェル領域２３は、ｐ型不純物（例え
ば、ボロン）を含み、その不純物濃度は、例えば、１×
１０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲
内の所定値に設定される。ｐ型ウェル領域２３上には、
ゲート絶縁膜２５，２５_ＳＳ _Ｌ，２５_ＧＳＬが形成され
る。メモリセルのゲート絶縁膜２５の厚さは、例えば、
０．５〜１０ｎｍの範囲内の所定値に設定される。ゲ
ート絶縁膜２５，２５ _ＳＳＬ，２５_ＧＳＬは、例えば、
シリコン酸化膜、オシシナイトライド膜などの絶縁膜か
ら構成される。

【０２０９】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ上には、電荷蓄積層２６，２６_Ｓ _ＳＬ，２６
_ＧＳＬが形成される。電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳＬは、例えば、シリコン窒化膜から構成され、そ
の厚さは、４ｎｍ〜５０ｎｍの範囲内の所定値に設定さ
れる。

【０２１０】ここで、本実施の形態では、セレクトゲー
トトランジスタＳ１，Ｓ２直下のゲート絶縁膜２５
_ＳＳＬ，２５_ＧＳＬの厚さは、メモリセルＭ０，Ｍ１，
・・・Ｍ１５直下のゲート絶縁膜２５の厚さよりも、例
えば、２ｎｍ以上厚くなるように形成される。

【０２１１】その理由は、セレクトゲートトランジスタ
Ｓ１，Ｓ２のトンネル絶縁膜２５_Ｓ _ＳＬ，２５_ＧＳＬに
流れる誤読み出しや誤消去の原因となるトンネル電流
を、メモリセルＭ０，Ｍ１，・・・Ｍ１５のトンネル絶
縁膜２５に流れる電流よりも小さくし、ＥＥＰＲＯＭの
安定動作を実現するためである。

【０２１２】このような構造を実現するためには、例え
ば、予め、ゲート絶縁膜となる２ｎｍ〜２０ｎｍの厚さ
のシリコン酸化膜又はオキシナイトライド膜を形成し、
この後、セレクトゲートトランジスタＳ１，Ｓ２が形成
される領域上をレジストで覆い、メモリセルＭ０，Ｍ
１，・・・Ｍ１５が形成される領域のゲート絶縁膜を除
去する。この後、再び、ゲート絶縁膜となる０．５〜１
０ｎｍの厚さのシリコン酸化膜又はオキシナイトライド
膜を形成する。

【０２１３】このようなゲート絶縁膜２５，２
５_ＳＳＬ，２５_ＧＳＬの形成方法によれば、メモリセル
Ｍ０，Ｍ１，・・・Ｍ１５のゲート絶縁膜２５の厚さ
は、０．５〜１０ｎｍとなり、セレクトゲートトランジ
スタＳ１，Ｓ２のゲート絶縁膜２５_ＳＳ _Ｌ，２５_ＧＳＬ
の厚さは、２．５〜３０ｎｍとなる。

【０２１４】電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ
の上には、ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬが形成される。ブロック絶縁膜４０，４
０_ＳＳＬ，４０_Ｇ _ＳＬの厚さは、例えば、２ｎｍ〜３０
ｎｍに設定される。ブロック絶縁膜４０，４０_ＳＳＬ，
４０_ＧＳＬは、例えば、シリコン酸化膜、オキシナイト
ライド膜などの絶縁膜から構成される。

【０２１５】ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ上には、導電性ポリシリコン層４１，４
１_ＳＳＬ，４１_ＧＳＬが形成される。導電性ポリシリコ
ン層４１，４１ _ＳＳＬ，４１_ＧＳＬは、不純物（例え
ば、リン、砒素、ボロンなど）を含み、その不純物濃度
は、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ
^３に設定される。導電性ポリシリコン層４１，４１
_ＳＳＬ，４１_ＧＳＬの厚さは、１０ｎｍ〜５００ｎｍの
範囲の所定値に設定される。

【０２１６】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブ
ロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性
ポリシリコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、それ
ぞれ、例えば、シリコン酸化膜からなる素子分離絶縁膜
２４により取り囲まれた素子領域（ｐ型ウェル領域２
３）上に自己整合的に形成される。即ち、ゲート絶縁膜
２５，２５_ＳＳＬ，２５_ＧＳ _Ｌ、電荷蓄積層２６，２６
_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４
０_ＳＳ _Ｌ，４０_ＧＳＬ及び導電性ポリシリコン層４１，
４１_ＳＳＬ，４１_ＧＳＬのロウ方向のエッジは、素子分
離絶縁膜２４のロウ方向のエッジに一致している。

【０２１７】このような構造は、例えば、ゲート絶縁膜
２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６
_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４
０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層４１，
４１_ＳＳＬ，４１_ＧＳＬを形成した後に、これらのロウ
方向のエッジを確定するエッチング（ＲＩＥ）を行い、
続けて、ｐ型ウェル領域２３もエッチングし、ｐ型ウェ
ル領域２３内に、例えば、０．０５〜０．５μｍの深さ
を有するトレンチを形成する。そして、このトレンチ内
に絶縁膜を埋め込めば、素子分離絶縁膜２４が形成され
ると共に、この素子分離絶縁膜２４（又は素子領域）に
対して自己整合的に、ゲート絶縁膜２５，２５_Ｓ _ＳＬ，
２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ及び導電性ポリシリコン層４１，４１_ＳＳＬ，４
１_ＧＳＬが形成される。

【０２１８】導電性ポリシリコン層４１，４１_ＳＳＬ，
４１_ＧＳＬ上には、コントロールゲート線２７（ＷＬ
０），・・・２７（ＷＬ１５）及びセレクトゲート線２
７（ＳＳＬ），２７（ＧＳＬ）となる低抵抗材料が形成
される。この低抵抗材料は、ＷＳｉ（タングステンシリ
サイド）、ＣｏＳｉなどから構成される。つまり、メモ
リセルのコントロールゲート電極及びセレクトゲートト
ランジスタのセレクトゲート電極は、共に、導電性ポリ
シリコン層と低抵抗材料のスタック構造を有している。

【０２１９】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）の厚さは、１０ｎｍ〜５００ｎｍ
に設定される。

【０２２０】導電性ポリシリコン層４１，４１_ＳＳＬ，
４１_ＧＳＬ、コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）のカラム方向のエッジは、キャッ
プ絶縁膜４８をマスクにしたエッチング（ＲＩＥ）によ
り形成される。

【０２２１】このエッチングの結果、コントロールゲー
ト線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレ
クトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロウ
方向に一直線に延びることになる。また、導電性ポリシ
リコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、素子分離絶
縁膜２４により取り囲まれた素子領域内にのみ配置され
ることになる。

【０２２２】ｐ型ウェル領域２３とｐ型半導体基板２１
の間には、ｎ型ウェル領域２２が配置されている。これ
により、ｐ型ウェル領域２３の電位は、ｐ型半導体基板
２１と独立に、設定することができる。このような構造
は、ダブルウェル構造（又はツインウェル構造）と呼ば
れ、消去時に、大きな駆動力の昇圧回路が必要なくなる
ため、消費電力を抑えるなどの効果を得ることができ
る。

【０２２３】また、本実施の形態のデバイス構造では、
ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積
層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４
０，４０_ＳＳＬ，４０_ＧＳＬ及び導電性ポリシリコン層
４１，４１_ＳＳＬ，４１_ＧＳＬが、素子分離絶縁膜２４
（又は素子領域）に対して自己整合的に形成され、か
つ、素子分離絶縁膜２４の上面がｐ型ウェル領域２３の
表面よりも十分に上部に形成される。

【０２２４】このため、コントロールゲート線２７（Ｗ
Ｌ０），・・・２７（ＷＬ１５）及びセレクトゲート線
２７（ＳＳＬ），２７（ＧＳＬ）がｐ型ウェル領域２３
の表面近傍又はそれよりも下部に配置されることがな
い。つまり、ｐ型ウェル領域２３と素子分離絶縁膜２４
の境界における電界集中や閾値の低い寄生トランジスタ
の発生を防止できる。

【０２２５】さらに、本実施の形態におけるデバイス構
造によれば、電界集中に起因する書き込み閾値の低下現
象、いわゆるｓｉｄｅｗａｌｋ現象が生じにくくなる
ため、高性能及び高信頼性のトランジスタを形成でき
る。

【０２２６】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）のカラム方向の側壁には、側壁絶
縁膜４３が形成される。側壁絶縁膜４３の厚さは、例え
ば、５ｎｍ〜２００ｎｍに設定される。側壁絶縁膜４３
は、例えば、シリコン窒化膜、シリコン酸化膜などから
構成される。

【０２２７】ｐ型ウェル領域２３内には、ソース又はド
レイン電極となるｎ型拡散層２８，２８ｓ，２８ｄが形
成される。

【０２２８】ｎ型拡散層２８、電荷蓄積層２６、導電性
ポリシリコン層４１及びコントロールゲート線２７（Ｗ
Ｌ０），・・・２７（ＷＬ１５）により、ＭＯＮＯＳ型
メモリセルＭ０，Ｍ１，・・・Ｍ１５が構成される。同
様に、ｎ型拡散層２８，２８ｓ，２８ｄ、電荷蓄積層２
６_ＳＳＬ，２６_ＧＳＬ、導電性ポリシリコン層４１_Ｓ
_ＳＬ，４１_ＧＳＬ及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）により、ＭＯＮＯＳ型セレクトゲ
ートトランジスタＳ１，Ｓ２が構成される。

【０２２９】ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・
・Ｍ１５のゲート長は、０．０１μｍ〜０．５μｍの範
囲内の所定値に設定される。また、ＭＯＮＯＳ型セレク
トゲートトランジスタＳ１，Ｓ２のゲート長は、メモリ
セルＭ０，Ｍ１，・・・Ｍ１５のゲート長よりも長い
値、例えば、０．０２μｍ〜１μｍの範囲内の所定値に
設定される。このように、チャネル長を長くすることに
より、ブロック選択／非選択時のオン／オフ比を大きく
でき、誤書き込みや誤読み出しを防止できる。

【０２３０】ｎ型拡散層２８は、例えば、リン、砒素、
アンチモンなどの不純物を含み、その表面濃度は、１×
１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲
内の所定値に設定される。ｎ型拡散層２８の深さは、例
えば、１０ｎｍ〜５００ｎｍの範囲内の所定値に設定さ
れる。

【０２３１】ｎ型拡散層２８を形成する際のイオン注入
においては、ｎ型不純物は、ゲート絶縁膜２５，２５
_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳ _Ｌ及びブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬを透過して、ｐ型ウェル領域２３内に注入され
る。ｎ型拡散層２８は、互いに隣接する２つのメモリセ
ルに共有され、ｎ型拡散層２８ｓ，２８ｄは、互いに隣
接する２つのセルユニットに共有されている。

【０２３２】本実施の形態に関わるデバイス構造によれ
ば、セレクトゲートトランジスタＳ１，Ｓ２は、電荷蓄
積層２６を有し、かつ、メモリセルＭ０，Ｍ１，・・・
Ｍ１５と同様に、ＭＯＮＯＳ型トランジスタから構成さ
れている。また、セレクトゲートトランジスタＳ１，Ｓ
２のセレクトゲート線ＳＳＬ，ＧＳＬが配置される配線
層は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロ
ールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置さ
れる配線層と同じである。

【０２３３】また、本実施の形態のデバイス構造では、
上述の第１実施の形態のデバイス構造とは異なり、素子
領域上において電荷蓄積層２６がカラム方向に延び、１
セルユニット内のトランジスタの電荷蓄積層２６は、互
いに一体化されている。このため、本実施の形態では、
電荷蓄積層２６は、絶縁体、例えば、ＳｉＮ、チタンオ
キサイド、タンタルオキサイド、アルミナなどに限定さ
れる。

【０２３４】また、従来のフローティングゲート電極を
有するＥＥＰＲＯＭとは異なり、電荷蓄積層２６が絶縁
体から構成されるため、互いに隣接する２つのトランジ
スタ（メモリセル及びセレクトゲートトランジスタ）の
間のリーク電流を防止するための側壁絶縁膜４３は、十
分に厚く形成する必要がない。

【０２３５】つまり、本実施の形態のデバイス構造によ
れば、側壁絶縁膜４３の厚さを薄くすることができるた
め、セルユニット内の２つのトランジスタの距離を狭め
ることができ、素子の高密度化及びチップサイズの縮小
に貢献できる。

【０２３６】また、セレクトゲートトランジスタＳ１，
Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）
及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロー
ルゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）を
形成する際に、電荷蓄積層２６，２６_ＳＳＬ，２６
_ＧＳＬの側壁が露出することがないため、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬの汚染やリーク電流を防止
でき、さらに、ソースエッジ又はドレインエッジの電界
集中による異常書き込みや異常消去を減少させることが
できる。

【０２３７】また、ゲート絶縁膜２５，２５_ＳＳＬ，２
５_ＧＳＬ、電荷蓄積層２６，２６_Ｓ _ＳＬ，２６_ＧＳＬ及
びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬについ
ては、ロウ方向のエッジの加工のみが行われ、カラム方
向のエッジの加工は行われない。

【０２３８】つまり、カラム方向については、ポリシリ
コン層４１，４１ＳＳＬ，４１ＧＳＬ、コントロールゲ
ート電極２７（ＷＬ０），・・・２７（ＷＬ１５）及び
セレクトゲート電極２７（ＳＳＬ），２７（ＧＳＬ）の
みを加工すればよく、ゲート絶縁膜２５，２５_ＳＳＬ，
２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳ _Ｌ
及びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬにつ
いては、加工する必要がない。

【０２３９】このため、ゲート加工後に形成されるトラ
ンジスタ間の段差が小さくなり、その結果、互いに隣接
する２つのゲート電極の間隔を狭めることができ、素子
の高密度化に貢献できる。また、２つのゲート電極の間
の溝を層間絶縁膜２８で埋め込まなければならないが、
本実施の形態によれば、この溝のアスペクト比を小さく
することができるため、２つのゲート電極間の溝に完全
に層間絶縁膜２８を埋め込むことができる。

【０２４０】セルユニット内の最もドレイン側（ビット
線側）のｎ型拡散層（ドレイン）２８_ｄは、コンタクト
プラグ３１_ｄを経由して中間層３３_ｄに接続される。中
間層３３_ｄは、コンタクトプラグ３２_ｄを経由してビッ
ト線（データ転送線）３６（ＢＬ）に接続される。セル
ユニット内の最もソース側（ソース線側）のｎ型拡散層
（ソース）２８_ｓは、コンタクトプラグ３１_ｓを経由し
てソース線３３（ＳＬ）に接続される。

【０２４１】ビット線（データ転送線）ＢＬは、例え
ば、タングステン、タングステンシリサイド、チタン、
チタンナイトライド、アルミニウムなどから構成され
る。ソース線３３（ＳＬ）は、ロウ方向に一直線に延び
ている。なお、ｎ型拡散層２８_ｓをロウ方向に一直線に
延ばし、このｎ型拡散層２８_ｓをロウ方向のセルユニッ
トに共有させるようにしてもよい。

【０２４２】コンタクトプラグ３１_ｓ，３１_ｄ，３２_ｄ
は、例えば、ｎ型不純物又はｐ型不純物がドープされた
導電性ポリシリコン、タングステン、タングステンシリ
サイド、Ａｌ、ＴｉＮ、Ｔｉなどから構成される。層間
絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどの絶縁膜
から構成される。保護膜（パッシベーション膜）３７
は、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミドなどから構
成される。

【０２４３】なお、ビット線３６（ＢＬ）上には、例え
ば、Ｗ、Ａｌ、Ｃｕなどから構成される上部配線が配置
される。

【０２４４】本実施の形態に関わるデバイス構造におい
ても、セレクトゲートトランジスタＳ１，Ｓ２に対する
閾値の設定は、上述の第１実施の形態において説明した
方法により実現することができる。

【０２４５】また、ｎ型拡散層２８上に存在する電荷蓄
積層２６にトラップされた電子は、図１１及び図１２に
示すフローチャートの消去ステップ（ＳＥ１，ＳＥ
１’）によりｐ型ウェル領域２３に引き抜くことができ
るため、ｎ型拡散層２８上の電荷蓄積層２６に電子が蓄
積されることはなく、セルユニット内の電流経路の抵抗
の増大を防ぐことができる。

【０２４６】［第３実施の形態］図２０は、本発明の第
３実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルア
レイ構造の平面図を示している。図２１は、図２０のＸ
ＸＩ−ＸＸＩ線に沿う断面図、図２２は、図２０のＸＸ
ＩＩ−ＸＸＩＩ線に沿う断面図、図２３は、図２０のＸ
ＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。

【０２４７】なお、図２０乃至図２３に示すデバイスに
おいて、図１乃至図４に示すデバイスと同じ部分には同
じ符号を付して、その詳細な説明については、省略する
ことにする。

【０２４８】本実施の形態に関わるデバイスの特徴は、
上述の第２実施の形態に関わるデバイスに比べると、電
荷蓄積層２６が、素子分離絶縁膜２４上及び素子分離絶
縁膜２４に取り囲まれた素子領域上の全体に形成されて
いる点にある。

【０２４９】但し、実際に、電荷が蓄積される領域は、
電荷蓄積層２６のうち、コントロールゲート電極２７
（ＷＬ０），・・・２７（ＷＬ１５）の直下の部分及び
セレクトゲート電極２７（ＳＳＬ），２７（ＧＳＬ）の
直下の部分であるため、電荷蓄積層２６がｐ型ウェル領
域（メモリセルアレイ領域）２３上の全体に形成されて
いる点は、ＥＥＰＲＯＭの動作上、全く問題とならな
い。

【０２５０】セレクトゲートトランジスタＳ１，Ｓ２及
びメモリセルＭ０，Ｍ１，・・・Ｍ１５は、共に、電荷
蓄積層２６を有するＭＯＮＯＳ型トランジスタから構成
される。本実施の形態では、１セルユニット４５は、直
列接続された１６（＝２^４）個のメモリセルからなるＮ
ＡＮＤストリングと、このＮＡＮＤストリングの両端に
１つずつ接続される２つのセレクトゲートトランジスタ
Ｓ１，Ｓ２とから構成される。

【０２５１】１セルユニット４５内に配置されるメモリ
セル数は、１個以上であればよい。１セルユニット４５
内のメモリセル数が１個の場合は、特に、３Ｔｒ−ＮＡ
ＮＤと呼ばれる特殊なＥＥＰＲＯＭとなる。１セルユニ
ット内のメモリセル数は、通常、複数個であるが、ｎビ
ットアドレス信号のデコードにより１セルユニット４５
内のメモリセルの選択を行う点を考慮すれば、１セルユ
ニット４５内のメモリセル数は、２^ｎ個（ｎは正の整
数）であることが望ましい。

【０２５２】ｐ型ウェル領域２３は、ｐ型不純物（例え
ば、ボロン）を含み、その不純物濃度は、例えば、１×
１０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲
内の所定値に設定される。ｐ型ウェル領域２３上には、
ゲート絶縁膜２５，２５_ＳＳ _Ｌ，２５_ＧＳＬが形成され
る。ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬの厚さ
は、例えば、０．５〜１０ｎｍの範囲内の所定値に設
定される。ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ
は、例えば、シリコン酸化膜、オシシナイトライド膜な
どの絶縁膜から構成される。

【０２５３】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ上及び素子分離絶縁膜２４上には、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬが形成される。電荷蓄積層
２６，２６_ＳＳＬ，２６_ＧＳＬは、例えば、シリコン窒
化膜から構成され、その厚さは、４ｎｍ〜５０ｎｍの範
囲内の所定値に設定される。

【０２５４】ここで、本実施の形態では、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬがｐ型ウェル領域（メモリ
セルアレイ領域）２３上の全体に形成されるが、電荷蓄
積層２６，２６_ＳＳＬ，２６_ＧＳＬは、絶縁体から構成
されるため、ＥＥＰＲＯＭの動作上、全く問題はない。

【０２５５】電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ
の上には、ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬが形成される。ブロック絶縁膜４０，４
０_ＳＳＬ，４０_Ｇ _ＳＬの厚さは、例えば、２ｎｍ〜３０
ｎｍに設定される。ブロック絶縁膜４０，４０_ＳＳＬ，
４０_ＧＳＬは、例えば、シリコン酸化膜、オキシナイト
ライド膜などの絶縁膜から構成される。

【０２５６】これらゲート絶縁膜２５，２５_ＳＳＬ，２
５_ＧＳＬ、電荷蓄積層２６，２６_Ｓ _ＳＬ，２６_ＧＳＬ及
びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、以
下のようにして形成される。

【０２５７】まず、ｐ型ウェル領域２３に、０．０５〜
０．５μｍの深さを有するトレンチを形成した後、この
トレンチ内に素子分離絶縁膜２４を埋め込む。この後、
素子分離絶縁膜２４の表面がｐ型ウェル領域２３の表面
とほぼ等しくなるまで、素子分離絶縁膜２４の平坦化処
理（エッチバック、ＣＭＰなど）を行う。そして、素子
分離絶縁膜２４に取り囲まれた素子領域上に、ゲート絶
縁膜２５，２５_ＳＳＬ，２５_ＧＳＬを形成する。

【０２５８】この後、ゲート絶縁膜２５，２５_ＳＳＬ，
２５_ＧＳＬ上及び素子分離絶縁膜２４上に、電荷蓄積層
２６となるシリコン窒化膜を形成し、さらに、続けて、
電荷蓄積層２６上に、ブロック絶縁膜４０を形成する。

【０２５９】このような方法では、上述の第１及び第２
実施の形態とは異なり、まず、ＳＴＩ構造の素子分離絶
縁膜２４が形成された後に、ゲート絶縁膜２５，２５
_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳＬ及びブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬが形成される。このため、素子分離絶縁膜２４を
形成するためのトレンチのアスペクト比を小さくするこ
とができ、トレンチ内に完全に素子分離絶縁膜２４を埋
め込めるため、素子分離耐圧の向上を図ることができ
る。

【０２６０】ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ上には、導電性ポリシリコン層から構成されるコ
ントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ
１５）及びセレクトゲート線２７（ＳＳＬ），２７（Ｇ
ＳＬ）が形成される。導電性ポリシリコン層は、不純物
（例えば、リン、砒素、ボロンなど）を含み、その不純
物濃度は、１×１０^１７〜１×１０^２１ａｔｏｍｓ
／ｃｍ^３に設定される。導電性ポリシリコン層の厚さ
は、１０ｎｍ〜５００ｎｍの範囲の所定値に設定され
る。

【０２６１】なお、本実施の形態では、コントロールゲ
ート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、導
電性ポリシリコン層から構成したが、これに代えて、例
えば、導電性ポリシリコン層と金属シリサイド層（例え
ば、ＷＳｉ、ＣｏＳｉなど）とのスタック構造を有して
いてもよい。

【０２６２】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）のカラム方向のエッジは、キャッ
プ絶縁膜４８をマスクにしたエッチング（ＲＩＥ）によ
り形成される。このエッチングの結果、コントロールゲ
ート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロ
ウ方向に一直線に延びることになる。

【０２６３】ｐ型ウェル領域２３とｐ型半導体基板２１
の間には、ｎ型ウェル領域２２が配置されている。これ
により、ｐ型ウェル領域２３の電位は、ｐ型半導体基板
２１と独立に、設定することができる。このような構造
は、ダブルウェル構造（又はツインウェル構造）と呼ば
れ、消去時に、大きな駆動力の昇圧回路が必要なくなる
ため、消費電力を抑えるなどの効果を得ることができ
る。

【０２６４】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）のカラム方向の側壁には、側壁絶
縁膜４３が形成される。側壁絶縁膜４３の厚さは、例え
ば、５ｎｍ〜２００ｎｍに設定される。側壁絶縁膜４３
は、例えば、シリコン窒化膜、シリコン酸化膜などから
構成される。

【０２６５】ｐ型ウェル領域２３内には、ソース又はド
レイン電極となるｎ型拡散層２８，２８ｓ，２８ｄが形
成される。

【０２６６】ｎ型拡散層２８、電荷蓄積層２６及びコン
トロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１
５）により、ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・
・Ｍ１５が構成される。同様に、ｎ型拡散層２８，２８
ｓ，２８ｄ、電荷蓄積層２６ _ＳＳＬ，２６_ＧＳＬ及びセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）によ
り、ＭＯＮＯＳ型セレクトゲートトランジスタＳ１，Ｓ
２が構成される。

【０２６７】ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・
・Ｍ１５のゲート長は、０．０１μｍ〜０．５μｍの範
囲内の所定値に設定される。また、ＭＯＮＯＳ型セレク
トゲートトランジスタＳ１，Ｓ２のゲート長は、メモリ
セルＭ０，Ｍ１，・・・Ｍ１５のゲート長よりも長い
値、例えば、０．０２μｍ〜１μｍの範囲内の所定値に
設定される。このように、チャネル長を長くすることに
より、ブロック選択／非選択時のオン／オフ比を大きく
でき、誤書き込みや誤読み出しを防止できる。

【０２６８】ｎ型拡散層２８は、例えば、リン、砒素、
アンチモンなどの不純物を含み、その表面濃度は、１×
１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲
内の所定値に設定される。ｎ型拡散層２８の深さは、例
えば、１０ｎｍ〜５００ｎｍの範囲内の所定値に設定さ
れる。

【０２６９】ｎ型拡散層２８を形成する際のイオン注入
においては、ｎ型不純物は、ゲート絶縁膜２５，２５
_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳ _Ｌ及びブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬを透過して、ｐ型ウェル領域２３内に注入され
る。ｎ型拡散層２８は、互いに隣接する２つのメモリセ
ルに共有され、ｎ型拡散層２８ｓ，２８ｄは、互いに隣
接する２つのセルユニットに共有されている。

【０２７０】本実施の形態に関わるデバイス構造によれ
ば、セレクトゲートトランジスタＳ１，Ｓ２は、電荷蓄
積層２６を有し、かつ、メモリセルＭ０，Ｍ１，・・・
Ｍ１５と同様に、ＭＯＮＯＳ型トランジスタから構成さ
れている。また、セレクトゲートトランジスタＳ１，Ｓ
２のセレクトゲート線ＳＳＬ，ＧＳＬが配置される配線
層は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロ
ールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置さ
れる配線層と同じである。

【０２７１】また、本実施の形態のデバイス構造では、
上述の第２実施の形態のデバイス構造とは異なり、電荷
蓄積層２６が素子分離絶縁膜２４上及び素子分離絶縁膜
２４に取り囲まれた素子領域上に配置され、全てのセル
ユニット内のトランジスタの電荷蓄積層２６が、互いに
一体化されている。このため、本実施の形態において
も、電荷蓄積層２６は、絶縁体、例えば、ＳｉＮ、チタ
ンオキサイド、タンタルオキサイド、アルミナなどに限
定される。

【０２７２】また、従来のフローティングゲート電極を
有するＥＥＰＲＯＭとは異なり、電荷蓄積層２６が絶縁
体から構成されるため、互いに隣接する２つのトランジ
スタ（メモリセル及びセレクトゲートトランジスタ）の
間のリーク電流を防止するための側壁絶縁膜４３は、十
分に厚く形成する必要がない。

【０２７３】つまり、本実施の形態のデバイス構造によ
れば、側壁絶縁膜４３の厚さを薄くすることができるた
め、セルユニット内の２つのトランジスタの距離を狭め
ることができ、素子の高密度化及びチップサイズの縮小
に貢献できる。

【０２７４】また、セレクトゲートトランジスタＳ１，
Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）
及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロー
ルゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）を
形成する際に、電荷蓄積層２６，２６_ＳＳＬ，２６
_ＧＳＬの側壁が露出することがないため、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬの汚染やリーク電流を防止
でき、さらに、ソースエッジ又はドレインエッジの電界
集中による異常書き込みや異常消去を減少させることが
できる。

【０２７５】また、本実施の形態では、ＳＴＩ構造の素
子分離絶縁膜２４を形成した後に、ゲート絶縁膜２５，
２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層（絶縁膜）２６，
２６ _ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬが形成されるため、これら絶縁膜
が、素子分離絶縁膜２４を形成する際の熱工程にさらさ
れることがない。

【０２７６】従って、プロセスダメージなしに、良好な
膜質のゲート絶縁膜２５，２５_ＳＳ _Ｌ，２５_ＧＳＬ、電
荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶
縁膜４０，４０_ＳＳＬ，４０_ＧＳＬを形成することがで
きる。

【０２７７】また、本実施の形態では、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬは、ｐ型ウェル領域（メモ
リセルアレイ領域）２３上の全体に形成され、電荷蓄積
層２６，２６_ＳＳＬ，２６_ＧＳＬを加工するプロセスが
存在しないため、電荷蓄積層２６，２６_ＳＳＬ，２６
_ＧＳＬのダメージの発生がなく、電荷保持特性の向上に
貢献することができる。

【０２７８】さらに、セレクトゲートトランジスタＳ
１，Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳ
Ｌ）及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコント
ロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１
５）のみについて加工すればよく、ゲート絶縁膜２５，
２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２
６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬについては、加工する必要がない。

【０２７９】このため、ゲート加工後に形成されるトラ
ンジスタ間の段差が小さくなり、その結果、互いに隣接
する２つのゲート電極の間隔を狭めることができ、素子
の高密度化に貢献できる。また、２つのゲート電極の間
の溝を層間絶縁膜２８で埋め込まなければならないが、
本実施の形態によれば、この溝のアスペクト比を小さく
することができるため、２つのゲート電極間の溝に完全
に層間絶縁膜２８を埋め込むことができる。

【０２８０】セルユニット内の最もドレイン側（ビット
線側）のｎ型拡散層（ドレイン）２８_ｄは、コンタクト
プラグ３１_ｄを経由して中間層３３_ｄに接続される。中
間層３３_ｄは、コンタクトプラグ３２_ｄを経由してビッ
ト線（データ転送線）３６（ＢＬ）に接続される。セル
ユニット内の最もソース側（ソース線側）のｎ型拡散層
（ソース）２８_ｓは、コンタクトプラグ３１_ｓを経由し
てソース線３３（ＳＬ）に接続される。

【０２８１】ビット線（データ転送線）ＢＬは、例え
ば、タングステン、タングステンシリサイド、チタン、
チタンナイトライド、アルミニウムなどから構成され
る。ソース線３３（ＳＬ）は、ロウ方向に一直線に延び
ている。なお、ｎ型拡散層２８_ｓをロウ方向に一直線に
延ばし、このｎ型拡散層２８_ｓをロウ方向のセルユニッ
トに共有させるようにしてもよい。

【０２８２】コンタクトプラグ３１_ｓ，３１_ｄ，３２_ｄ
は、例えば、ｎ型不純物又はｐ型不純物がドープされた
導電性ポリシリコン、タングステン、タングステンシリ
サイド、Ａｌ、ＴｉＮ、Ｔｉなどから構成される。層間
絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどの絶縁膜
から構成される。保護膜（パッシベーション膜）３７
は、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミドなどから構
成される。

【０２８３】なお、ビット線３６（ＢＬ）上には、例え
ば、Ｗ、Ａｌ、Ｃｕなどから構成される上部配線が配置
される。

【０２８４】本実施の形態に関わるデバイス構造におい
ても、セレクトゲートトランジスタＳ１，Ｓ２に対する
閾値の設定は、上述の第１実施の形態において説明した
方法により実現することができる。

【０２８５】また、ｎ型拡散層２８上に存在する電荷蓄
積層２６にトラップされた電子は、図１１及び図１２に
示すフローチャートの消去ステップ（ＳＥ１，ＳＥ
１’）によりｐ型ウェル領域２３に引き抜くことができ
るため、ｎ型拡散層２８上の電荷蓄積層２６に電子が蓄
積されることはなく、セルユニット内の電流経路の抵抗
の増大を防ぐことができる。

【０２８６】［第４実施の形態］図２４は、本発明の第
４実施の形態に関わるＡＮＤ型ＥＥＰＲＯＭのセルアレ
イ構造の平面図を示している。図２５は、図２４のＸＸ
Ｖ−ＸＸＶ線に沿う断面図、図２６は、図２４のＸＸＶ
Ｉ−ＸＸＶＩ線に沿う断面図である。また、図２７は、
図２４乃至図２６に示すデバイスの１セルユニット分の
等価回路を示している。

【０２８７】本実施の形態に関わるデバイス構造は、上
述の第１実施の形態に関わるＮＡＮＤセル構造のメモリ
セルアレイをＡＮＤセル構造に変更したものであると考
えることができる。

【０２８８】複数個（本例では、１６個）のメモリセル
Ｍ０，Ｍ１，・・・Ｍ１５は、ノードＡとノードＢの間
に並列に接続される。ノードＡは、セレクトゲートトラ
ンジスタＳ１を経由してビット線（データ転送線）ＢＬ
に接続される。また、ノードＢは、セレクトゲートトラ
ンジスタＳ２を経由してソース線ＳＬに接続される。メ
モリセルＭ０，Ｍ１，・・・Ｍ１５及びセレクトゲート
トランジスタＳ１，Ｓ２は、共に、ｐ型ウェル領域２３
上に形成される。

【０２８９】メモリセルＭ０，Ｍ１，・・・Ｍ１５のコ
ントロールゲート電極は、コントロールゲート線（デー
タ選択線、即ち、ワード線）ＷＬ０，ＷＬ１，・・・Ｗ
Ｌ１５に接続される。コントロールゲート線ＷＬ０，Ｗ
Ｌ１，・・・ＷＬ１５は、ロウ方向に延び、１ブロック
内の複数のセルユニット４５に接続される。

【０２９０】セレクトゲートトランジスタＳ１，Ｓ２の
セレクトゲート電極は、セレクトゲート線ＳＳＬ，ＧＳ
Ｌに接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、
ロウ方向に延び、１ブロック内の複数のセルユニット４
５に接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、
ブロックの選択を行い、選択されたブロック内のセルユ
ニット４５をビット線ＢＬに電気的に接続する機能を有
する。

【０２９１】本実施の形態では、セレクトゲートトラン
ジスタＳ１，Ｓ２は、電荷蓄積層２６_ＳＳＬ，２６
_ＧＳＬを有しており、セレクトゲートトランジスタＳ
１，Ｓ２のデバイス構造は、メモリセルＭ０，Ｍ１，・
・・Ｍ１５のデバイス構造と実質的に同じとなってい
る。また、セレクトゲートトランジスタＳ１，Ｓ２のセ
レクトゲート線ＳＳＬ，ＧＳＬが配置される配線層は、
メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲ
ート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配
線層と同じになっている。

【０２９２】なお、本実施の形態では、１ブロック内の
セルユニット４５に接続されるセレクトゲート線の数
は、２本であるが、少なくとも１本存在すれば足りる。
また、素子の高密度化を考慮すると、セレクトゲート線
ＳＳＬ，ＧＳＬは、コントロールゲート線（ワード線）
ＷＬ０，ＷＬ１，・・・ＷＬ１５に平行に配置するのが
望ましい。

【０２９３】本実施の形態では、１セルユニット４５内
には、並列接続された１６（＝２^４）個のメモリセルが
配置されているが、１セルユニット４５内に配置される
メモリセル数は、１個以上であればよい。但し、ｎビッ
トアドレス信号により１セルユニット４５内のメモリセ
ルＭ０，Ｍ１，・・・Ｍ１５を選択することを考慮すれ
ば、１セルユニット４５内には、２^ｎ個（ｎは正の整
数）のメモリセルを配置することが望ましい。

【０２９４】次に、図２４乃至図２６に示す半導体メモ
リのデバイス構造について具体的に説明する。

【０２９５】ｐ型シリコン基板２１内には、ｎ型ウェル
領域（ｎ型シリコン領域）２２が形成され、ｎ型ウェル
領域２２内には、ｐ型ウェル領域（ｐ型シリコン領域）
２３が形成される。このようなウェル構造は、ダブルウ
ェル構造又はツインウェル構造と呼ばれる。

【０２９６】ｐ型ウェル領域２３は、ｐ型不純物（例え
ば、ボロン）を含んでおり、その不純物濃度は、１×１
０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲内
の所定値に設定される。ｐ型ウェル領域２３上には、例
えば、０．５〜１０ｎｍの厚さを有するゲート絶縁膜２
５，２５_ＳＳＬ，２５_ＧＳＬが形成される。ゲート絶縁
膜２５，２５_ＳＳＬ，２５_ＧＳＬは、シリコン酸化膜又
はオキシナイトライド膜から構成される。

【０２９７】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ上には、例えば、４ｎｍ〜５０ｎｍの厚さを有す
る電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが形成され
る。本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，
２６_ＧＳＬは、シリコン窒化膜から構成される。

【０２９８】電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ
上には、例えば、２ｎｍ〜３０ｎｍの厚さを有するブロ
ック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成され
る。ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、
シリコン酸化膜又はオキシナイトライド膜から構成され
る。

【０２９９】ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ上には、ｎ型不純物（例えば、リン、砒素）又は
ｐ型不純物（例えば、ボロン）を含み、その不純物濃度
が、１×１０^１７〜１×１０^２１ａｔｏｍｓ／ｃｍ
^３の範囲内の所定値に設定されたポリシリコン層４１，
４１_ＳＳＬ，４１_ＧＳＬが形成される。ポリシリコン層
４１，４１_ＳＳＬ，４１_ＧＳＬは、例えば、１０ｎｍ〜
５００ｎｍの厚さで形成される。

【０３００】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブ
ロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬ及びポリシ
リコン層４１，４１_ＳＳＬ，４１_ＧＳＬは、シリコン酸
化膜からなる素子分離絶縁膜２４に取り囲まれた素子領
域（ｐ型シリコン領域）上に、素子領域（又は素子分離
絶縁膜２４）に対して自己整合的に形成される。

【０３０１】即ち、本実施の形態では、ゲート絶縁膜２
５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６
_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４
０_ＳＳＬ，４０ _ＧＳＬ及びポリシリコン層４１，４１
_ＳＳＬ，４１_ＧＳＬを形成した後に、これらを加工（エ
ッチング）し、これらのロウ方向のエッジ部を形成する
（この時点では、カラム方向のエッジ部を形成するため
の加工は行っていない）。

【０３０２】このエッチング（ＲＩＥ）においては、例
えば、ｐ型ウェル領域２３もエッチングし、ｐ型ウェル
領域２３内には、その表面から、例えば、０．０５〜
０．５μｍの深さを有するトレンチを形成する。そし
て、このトレンチ内に素子分離絶縁膜２４を埋め込み、
かつ、素子分離絶縁膜２４に対してＣＭＰ又はエッチバ
ックを行い、素子領域及び素子分離領域を区画する。

【０３０３】このように、ゲート絶縁膜２５，２５
_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳＬ、ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ及びポリシリコン層４１，４１_ＳＳＬ，４１
_ＧＳＬは、シリコン酸化膜からなる素子分離絶縁膜２４
に取り囲まれた素子領域上に、素子領域又は素子分離領
域に対して自己整合的に形成される。また、ゲート絶縁
膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２
６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬ及びポリシリコン層４１，４１
_ＳＳＬ，４１_ＧＳＬは、表面が平坦なｐ型ウェル領域２
３上に形成されるため、メモリセル構造の均一性が向上
し、メモリセルの特性を揃えることができる。

【０３０４】さらに、ポリシリコン層４１上には、ロウ
方向に延び、ロウ方向に配置されるメモリセルＭ０，Ｍ
１，・・・Ｍ１５のポリシリコン層４１を互いに電気的
に接続するコントロールゲート線２７（ＷＬ０），・・
・２７（ＷＬ１５）が形成される。コントロールゲート
線２７（ＷＬ０），・・・２７（ＷＬ１５）は、低抵抗
材料、例えば、ＷＳｉ（タングステンシリサイド）、Ｎ
ｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリ
サイドから構成される。

【０３０５】同様に、ポリシリコン層４１_ＳＳＬ，４１
_ＧＳＬ上には、ロウ方向に延び、ロウ方向に配置される
セレクトゲートトランジスタＳ１，Ｓ２のポリシリコン
層４１_ＳＳＬ，４１_ＧＳＬを互いに電気的に接続するセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が形成
される。セレクトゲート線２７（ＳＳＬ），２７（ＧＳ
Ｌ）は、低抵抗材料、例えば、ＷＳｉ（タングステンシ
リサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉ
などの金属シリサイドから構成される。

【０３０６】即ち、本実施の形態では、メモリセルのコ
ントロールゲート電極及びセレクトゲートトランジスタ
の制御電極は、共に、不純物濃度が１×１０^１７〜１
×１０^２１ａｔｏｍｓ／ｃｍ^３のポリシリコン層４
１，４１_ＳＳＬ，４１_ＧＳＬと、ＷＳｉ（タングステン
シリサイド）、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳ
ｉなどの金属シリサイドとのスタック構造となってい
る。

【０３０７】なお、コントロールゲート線２７（ＷＬ
０），・・・２７（ＷＬ１５）及びセレクトゲート線２
７（ＳＳＬ），２７（ＧＳＬ）の厚さは、例えば、１０
ｎｍ〜５００ｎｍに設定される。また、コントロールゲ
ート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセ
レクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロ
ウ方向に配置される複数のセルユニットからなる１ブロ
ックのロウ方向の端部から端部まで延びている。

【０３０８】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）上には、ゲート加工時のマスクと
なるキャップ絶縁膜４８が形成される。

【０３０９】このキャップ絶縁膜４８をマスクにして、
ゲート絶縁膜２５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積
層２６，２６_ＳＳＬ，２６_ＧＳＬ、ブロック絶縁膜４
０，４０_ＳＳＬ，４０_ＧＳＬ、ポリシリコン層４１，４
１_ＳＳＬ，４１_ＧＳＬ及び制御線（コントロールゲート
線及びセレクトゲート線）２７（ＷＬ０），・・・２７
（ＷＬ１５），２７（ＳＳＬ），２７（ＧＳＬ）をエッ
チングすると、これらのカラム方向のエッジ部が形成さ
れる。

【０３１０】そして、ＭＯＮＯＳ型ＥＥＰＲＯＭセル
（メモリセル）は、ｎ型拡散層２８、電荷蓄積層２６、
ポリシリコン層４１及びコントロールゲート線２７（Ｗ
Ｌ０），・・・２７（ＷＬ１５）により構成される。ま
た、セレクトゲートトランジスタも、ｎ型拡散層２８，
２８_ｓ，２８_ｄ、電荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ、
ポリシリコン層４１_ＳＳＬ，４１_ＧＳＬ及びセレクトゲ
ート線２７（ＳＳＬ），２７（ＧＳＬ）により構成され
る。

【０３１１】ＭＯＮＯＳ型ＥＥＰＲＯＭセルのゲート長
は、０．０１μｍ〜０．５μｍの範囲内の所定値に設定
される。ｎ型拡散層２８，２８_ｓ，２８_ｄは、ｎ型不純
物（例えば、リン、砒素、アンチモンなど）を含み、そ
の表面濃度は、１×１０^１７〜１×１０^２１ａｔｏｍ
ｓ／ｃｍ^３の範囲内の所定値に設定される。また、ｎ
型拡散層２８，２８_ｓ，２８_ｄの深さは、例えば、１０
ｎｍ〜５００ｎｍの範囲内の所定値に設定される。

【０３１２】ｎ型拡散層（ソース／ドレイン）２８は、
並列接続された複数個（本例では、１６個）のメモリセ
ルにより共有され、その結果、複数の並列接続されたメ
モリセルからなるＡＮＤセル構造が実現される。また、
ｎ型拡散層２８_ｓ，２８_ｄは、カラム方向に互いに隣接
する２つのセルユニットにより共有される。

【０３１３】また、ｎ型拡散層２８上には、例えば、５
〜２００ｎｍの厚さのシリコン酸化膜又はオキシナイト
ライド膜からなる層間絶縁膜が形成される。

【０３１４】セレクトゲートトランジスタのゲート長
は、ＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）のゲ
ート長よりも長くなるように設定される。例えば、セレ
クトゲートトランジスタのゲート長は、０．０２μｍ〜
１μｍの範囲内の所定値に設定される。このように、セ
レクトゲートトランジスタのゲート長をメモリセルのゲ
ート長よりも長くすることにより、ブロック選択／非選
択時のオン／オフ比を十分に大きくできるため、誤書き
込みや誤読み出しを防止できる。

【０３１５】本実施の形態に関わるデバイス構造の特徴
は、セレクトゲートトランジスタとメモリセルが、共
に、ＭＯＮＯＳ型ＭＯＳＦＥＴから構成されている点に
ある。また、本実施の形態に関わるデバイス構造の特徴
は、セレクトゲートトランジスタのセレクトゲート線２
７（ＳＳＬ），２７（ＧＳＬ）がＭＯＮＯＳ型ＥＥＰＲ
ＯＭセル（メモリセル）のコントロールゲート線２７
（ＷＬ０），・・・２７（ＷＬ１５）と同じ層に形成さ
れている点にある。

【０３１６】本実施の形態では、メモリセルの絶縁膜２
５及び電荷蓄積層２６の厚さは、それぞれセレクトゲー
トトランジスタの絶縁膜２５ＳＳＬ，２５ＧＳＬ及び電
荷蓄積層２６ＳＳＬ，２６ＧＳＬの厚さと実質的に同じ
になっている。つまり、メモリセルとセレクトゲートト
ランジスタにおいて、同時に、絶縁膜２５，２５ＳＳ
Ｌ，２５ＧＳＬ及び電荷蓄積層２６，２６ＳＳＬ，２６
ＧＳＬを形成できるため、製造工程が短く、プロセスコ
ストを下げることができる。

【０３１７】さらに、カラム方向に互いに隣接する２つ
のＭＯＳＦＥＴ（メモリセル及びセレクトゲートトラン
ジスタを含む）の間には、電荷蓄積層２６，２６ＳＳ
Ｌ，２６ＧＳＬが形成されていない。このため、カラム
方向に互いに隣接する２つのＭＯＳＦＥＴの間の絶縁膜
に電子が蓄積されることもない。

【０３１８】セルユニット内の最もビット線側のｎ型拡
散層（ドレイン電極）２８_ｄは、ビット線（データ転送
線）ＢＬに接続される。ビット線ＢＬは、例えば、不純
物を含む導電性ポリシリコン、タングステン、タングス
テンシリサイド、チタン、チタンナイトライド、アルミ
ニウムなどから構成される。セルユニット内の最もソー
ス線側のｎ型拡散層（ソース電極）２８_ｓは、ソース線
に接続される。

【０３１９】メモリセル及びセレクトゲートトランジス
タは、層間絶縁膜２８によって覆われている。ビット線
３６（ＢＬ）は、例えば、ダマシンプロセスにより、層
間絶縁膜２８に設けられた配線溝内に形成される。層間
絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどから構成
される。

【０３２０】ビット線３６（ＢＬ）上には、例えば、
Ｗ、Ａｌ、Ｃｕなどの金属から構成される上部配線が形
成される。そして、ビット線３６（ＢＬ）及び上部配線
は、それぞれ、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミド
などの絶縁膜から構成される保護膜（パッシベーション
膜）３７に覆われる。

【０３２１】なお、このようなデバイス構造において、
ｐ型ウェル領域２３とｐ型半導体基板２１の間には、ｎ
型ウェル領域２２が配置されている。このため、ｐ型ウ
ェル領域２３の電位は、ｐ型半導体基板２１の電位とは
独立に、設定することができる。その結果、例えば、消
去時に、昇圧回路（ブースタ）の消費電力を減らすこと
ができる。

【０３２２】本実施の形態においては、ポリシリコン層
４１，４１_ＳＳＬ，４１_ＧＳＬのロウ方向のエッジ部を
形成し、かつ、ｐ型ウェル領域２３内にトレンチを形成
し、このトレンチ内に素子分離絶縁膜２４を埋め込んだ
後に、ロウ方向に延びるコントロールゲート線２７（Ｗ
Ｌ０），・・・２７（ＷＬ１５）及びセレクトゲート線
２７（ＳＳＬ），２７（ＧＳＬ）を形成している。

【０３２３】従って、図２５及び図２６に示すように、
コントロールゲート線２７（ＷＬ０），・・・２７（Ｗ
Ｌ１５）及びセレクトゲート線２７（ＳＳＬ），２７
（ＧＳＬ）は、常に、ｐ型ウェル領域２３の上部に形成
され、ｐ型ウェル領域２３の近傍又は下部に形成される
ことはない。

【０３２４】つまり、本実施の形態に関わるデバイス構
造では、ｐ型ウェル領域２３と素子分離絶縁膜２４の境
界において、電界集中が生じ難く、また、閾値が低い寄
生トランジスタも発生し難くなっている。

【０３２５】本実施の形態では、ＡＮＤセル構造を採用
しているため、メモリセルＭ０，Ｍ１，・・・Ｍ１５の
直列抵抗を小さく、かつ、一定にすることができ、例え
ば、メモリセルに記憶されるデータを多値化（ multi-l
evel ）した場合に、メモリセルの閾値を安定させるた
めに都合がよい。

【０３２６】本実施の形態に関わるデバイス構造におい
ても、上述の第１実施の形態と同様に、セレクトゲート
トランジスタＳ１，Ｓ２の閾値の設定を行うことができ
る。閾値の設定時において、ＡＮＤセル構造を採用した
場合の動作の特徴は、読み出し動作時に、選択ブロック
内の非選択メモリセルをオフ状態にする点にある。

【０３２７】即ち、ＮＡＮＤセル構造では、読み出し動
作時、選択ブロック内の非選択メモリセルは、オン状態
になる。この点以外の動作は、ＡＮＤセル構造を採用し
た場合とＮＡＮＤセル構造を採用した場合で同じとな
る。従って、ＡＮＤセル構造を採用した場合にも、例え
ば、図１１及び図１２に示すフローチャートにより、セ
レクトゲートトランジスタＳ１，Ｓ２の閾値の設定が可
能である。

【０３２８】なお、本実施の形態においては、メモリセ
ルＭ０，Ｍ１，・・・Ｍ１５の間には、電荷蓄積層２６
が配置されていない。よって、電荷蓄積層２６は、導電
体、例えば、Ｐ、Ａｓ又はＢがドープされたＳｉ、Ｓｉ
Ｇｅ、Ｇｅでもよいし、ＳｉＮ以外の絶縁膜、例えば、
チタンオキサイド、タンタルオキサイド、アルミナなど
でもよい。

【０３２９】［第５実施の形態］図２８は、本発明の第
５実施の形態に関わるＡＮＤ型ＥＥＰＲＯＭのセルアレ
イ構造の平面図を示している。図２９は、図２８のＸＸ
ＩＸ−ＸＸＩＸ線に沿う断面図、図３０は、図２８のＸ
ＸＸ−ＸＸＸ線に沿う断面図である。図２８乃至図３０
のデバイスの等価回路は、図２７に示すようになる。

【０３３０】なお、図２８乃至図３０に示すデバイスに
おいて、図２４乃至図２６に示すデバイスと同じ部分に
は同じ符号を付しておく。

【０３３１】本実施の形態に関わるデバイスの特徴は、
上述の第２実施の形態に関わるデバイスに比べると、電
荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが、素子分離絶
縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子
領域上の全体に形成されている点にある。

【０３３２】複数個（本例では、１６個）のメモリセル
Ｍ０，Ｍ１，・・・Ｍ１５は、ノードＡとノードＢの間
に並列に接続される。ノードＡは、セレクトゲートトラ
ンジスタＳ１を経由してビット線（データ転送線）ＢＬ
に接続される。また、ノードＢは、セレクトゲートトラ
ンジスタＳ２を経由してソース線ＳＬに接続される。メ
モリセルＭ０，Ｍ１，・・・Ｍ１５及びセレクトゲート
トランジスタＳ１，Ｓ２は、共に、ｐ型ウェル領域２３
上に形成される。

【０３３３】メモリセルＭ０，Ｍ１，・・・Ｍ１５のコ
ントロールゲート電極は、コントロールゲート線（デー
タ選択線、即ち、ワード線）ＷＬ０，ＷＬ１，・・・Ｗ
Ｌ１５に接続される。コントロールゲート線ＷＬ０，Ｗ
Ｌ１，・・・ＷＬ１５は、ロウ方向に延び、１ブロック
内の複数のセルユニットに接続される。

【０３３４】セレクトゲートトランジスタＳ１，Ｓ２の
セレクトゲート電極は、セレクトゲート線ＳＳＬ，ＧＳ
Ｌに接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、
ロウ方向に延び、１ブロック内の複数のセルユニットに
接続される。セレクトゲート線ＳＳＬ，ＧＳＬは、ブロ
ックの選択を行い、選択されたブロック内のセルユニッ
トをビット線ＢＬに電気的に接続する機能を有する。

【０３３５】本実施の形態では、セレクトゲートトラン
ジスタＳ１，Ｓ２は、電荷蓄積層２６_ＳＳＬ，２６
_ＧＳＬを有しており、セレクトゲートトランジスタＳ
１，Ｓ２のデバイス構造は、メモリセルＭ０，Ｍ１，・
・・Ｍ１５のデバイス構造と実質的に同じとなってい
る。また、セレクトゲートトランジスタＳ１，Ｓ２のセ
レクトゲート線ＳＳＬ，ＧＳＬが配置される配線層は、
メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲ
ート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配
線層と同じになっている。

【０３３６】なお、本実施の形態では、１ブロック内の
セルユニット４５に接続されるセレクトゲート線の数
は、２本であるが、少なくとも１本存在すれば足りる。
また、素子の高密度化を考慮すると、セレクトゲート線
ＳＳＬ，ＧＳＬは、コントロールゲート線（ワード線）
ＷＬ０，ＷＬ１，・・・ＷＬ１５に平行に配置するのが
望ましい。

【０３３７】本実施の形態では、１セルユニット４５内
には、並列接続された１６（＝２^４）個のメモリセルが
配置されているが、１セルユニット４５内に配置される
メモリセル数は、１個以上であればよい。但し、ｎビッ
トアドレス信号により１セルユニット４５内のメモリセ
ルＭ０，Ｍ１，・・・Ｍ１５を選択することを考慮すれ
ば、１セルユニット４５内には、２^ｎ個（ｎは正の整
数）のメモリセルを配置することが望ましい。

【０３３８】次に、図２８乃至図３０に示す半導体メモ
リのデバイス構造について具体的に説明する。

【０３３９】ｐ型シリコン基板２１内には、ｎ型ウェル
領域（ｎ型シリコン領域）２２が形成され、ｎ型ウェル
領域２２内には、ｐ型ウェル領域（ｐ型シリコン領域）
２３が形成される。このようなウェル構造は、ダブルウ
ェル構造又はツインウェル構造と呼ばれる。

【０３４０】ｐ型ウェル領域２３は、ｐ型不純物（例え
ば、ボロン）を含んでおり、その不純物濃度は、１×１
０^１４〜１×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲内
の所定値に設定される。ｐ型ウェル領域２３上には、例
えば、０．５〜１０ｎｍの厚さを有するゲート絶縁膜２
５，２５_ＳＳＬ，２５_ＧＳＬが形成される。ゲート絶縁
膜２５，２５_ＳＳＬ，２５_ＧＳＬは、シリコン酸化膜又
はオキシナイトライド膜から構成される。

【０３４１】ゲート絶縁膜２５，２５_ＳＳＬ，２５
_ＧＳＬ上には、例えば、４ｎｍ〜５０ｎｍの厚さを有す
る電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬが形成され
る。本実施の形態では、電荷蓄積層２６，２６_ＳＳＬ，
２６_ＧＳＬは、シリコン窒化膜から構成される。

【０３４２】電荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ
上には、例えば、２ｎｍ〜３０ｎｍの厚さを有するブロ
ック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬが形成され
る。ブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、
シリコン酸化膜又はオキシナイトライド膜から構成され
る。

【０３４３】本実施の形態では、電荷蓄積層２６，２６
_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬは、ｐ型ウェル領域（メモリセルア
レイ領域）２３上の全体に形成される。

【０３４４】ここで、電荷蓄積層２６，２６_ＳＳＬ，２
６_ＧＳＬは、絶縁体から構成されるため、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬがｐ型ウェル領域（メモリ
セルアレイ領域）２３上の全体に形成されていても、Ｅ
ＥＰＲＯＭの動作上、全く問題はない。

【０３４５】これらゲート絶縁膜２５，２５_ＳＳＬ，２
５_ＧＳＬ、電荷蓄積層２６，２６_Ｓ _ＳＬ，２６_ＧＳＬ及
びブロック絶縁膜４０，４０_ＳＳＬ，４０_ＧＳＬは、以
下のようにして形成される。

【０３４６】まず、ｐ型ウェル領域２３に、０．０５〜
０．５μｍの深さを有するトレンチを形成した後、この
トレンチ内に素子分離絶縁膜２４を埋め込む。この後、
素子分離絶縁膜２４の表面がｐ型ウェル領域２３の表面
とほぼ等しくなるまで、素子分離絶縁膜２４の平坦化処
理（エッチバック、ＣＭＰなど）を行う。そして、層間
絶縁膜４６を形成した後、素子分離絶縁膜２４に取り囲
まれた素子領域上に、ゲート絶縁膜２５，２５_ＳＳＬ，
２５_ＧＳＬを形成する。

【０３４７】この後、ゲート絶縁膜２５，２５_ＳＳＬ，
２５_ＧＳＬ上及び層間絶縁膜４６上に、電荷蓄積層２６
となるシリコン窒化膜を形成し、さらに、続けて、電荷
蓄積層２６上に、ブロック絶縁膜４０を形成する。

【０３４８】このような方法では、まず、ＳＴＩ構造の
素子分離絶縁膜２４が形成された後に、ゲート絶縁膜２
５，２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２６
_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬが形成される。このため、素子分離
絶縁膜２４を形成するためのトレンチのアスペクト比を
小さくすることができ、トレンチ内に完全に素子分離絶
縁膜２４を埋め込めるため、素子分離耐圧の向上を図る
ことができる。

【０３４９】ブロック絶縁膜４０，４０_ＳＳＬ，４０
_ＧＳＬ上には、例えば、ポリシリコン層からなるコント
ロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１
５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳ
Ｌ）が形成される。

【０３５０】この場合、ポリシリコン層は、ｎ型不純物
（例えば、リン、砒素）又はｐ型不純物（例えば、ボロ
ン）を含み、その不純物濃度が、１×１０^１７〜１×
１０ ^２１ａｔｏｍｓ／ｃｍ^３の範囲内の所定値に設定
される。コントロールゲート線２７（ＷＬ０），・・・
２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）は、例えば、１０ｎｍ〜５００ｎ
ｍの厚さで形成される。

【０３５１】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）は、ポリシリコン層ではなく、例
えば、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ、
ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属シリサイドか
ら構成することもできる。また、コントロールゲート線
２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクト
ゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ポリシリ
コンと金属シリサイドの積層構造から構成されていても
よい。

【０３５２】コントロールゲート線２７（ＷＬ０），・
・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳ
Ｌ），２７（ＧＳＬ）上には、ゲート加工時のマスクと
なるキャップ絶縁膜４８が形成される。

【０３５３】このキャップ絶縁膜４８をマスクにして、
コントロールゲート線２７（ＷＬ０），・・・２７（Ｗ
Ｌ１５）及びセレクトゲート線２７（ＳＳＬ），２７
（ＧＳＬ）をエッチングすると、これらのカラム方向の
エッジ部が形成される。

【０３５４】そして、ＭＯＮＯＳ型ＥＥＰＲＯＭセル
（メモリセル）は、ｎ型拡散層２８、電荷蓄積層２６及
びコントロールゲート線２７（ＷＬ０），・・・２７
（ＷＬ１５）により構成される。また、セレクトゲート
トランジスタも、ｎ型拡散層２８，２８_ｓ，２８_ｄ、電
荷蓄積層２６_ＳＳＬ，２６_ＧＳＬ及びセレクトゲート線
２７（ＳＳＬ），２７（ＧＳＬ）により構成される。

【０３５５】ＭＯＮＯＳ型ＥＥＰＲＯＭセルのゲート長
は、０．０１μｍ〜０．５μｍの範囲内の所定値に設定
される。ｎ型拡散層２８，２８_ｓ，２８_ｄは、ｎ型不純
物（例えば、リン、砒素、アンチモンなど）を含み、そ
の表面濃度は、１×１０^１７〜１×１０^２１ａｔｏｍ
ｓ／ｃｍ^３の範囲内の所定値に設定される。また、ｎ
型拡散層２８，２８_ｓ，２８_ｄの深さは、例えば、１０
ｎｍ〜５００ｎｍの範囲内の所定値に設定される。

【０３５６】ｎ型拡散層（ソース／ドレイン）２８は、
並列接続された複数個（本例では、１６個）のメモリセ
ルにより共有され、その結果、複数の並列接続されたメ
モリセルからなるＡＮＤセル構造が実現される。また、
ｎ型拡散層２８_ｓ，２８_ｄは、カラム方向に互いに隣接
する２つのセルユニットにより共有される。

【０３５７】セレクトゲートトランジスタのゲート長
は、ＭＯＮＯＳ型ＥＥＰＲＯＭセル（メモリセル）のゲ
ート長よりも長くなるように設定される。例えば、セレ
クトゲートトランジスタのゲート長は、０．０２μｍ〜
１μｍの範囲内の所定値に設定される。このように、セ
レクトゲートトランジスタのゲート長をメモリセルのゲ
ート長よりも長くすることにより、ブロック選択／非選
択時のオン／オフ比を十分に大きくできるため、誤書き
込みや誤読み出しを防止できる。

【０３５８】本実施の形態に関わるデバイス構造の特徴
は、セレクトゲートトランジスタとメモリセルが、共
に、ＭＯＮＯＳ型ＭＯＳＦＥＴから構成されている点に
ある。また、本実施の形態に関わるデバイス構造の特徴
は、セレクトゲートトランジスタのセレクトゲート線２
７（ＳＳＬ），２７（ＧＳＬ）がＭＯＮＯＳ型ＥＥＰＲ
ＯＭセル（メモリセル）のコントロールゲート線２７
（ＷＬ０），・・・２７（ＷＬ１５）と同じ層に形成さ
れている点にある。

【０３５９】本実施の形態では、メモリセルのゲート絶
縁膜２５及び電荷蓄積層２６の厚さは、それぞれセレク
トゲートトランジスタのゲート絶縁膜２５ＳＳＬ，２５
ＧＳＬ及び電荷蓄積層２６ＳＳＬ，２６ＧＳＬの厚さと
実質的に同じになっている。つまり、メモリセルとセレ
クトゲートトランジスタにおいて、同時に、ゲート絶縁
膜２５，２５ＳＳＬ，２５ＧＳＬ及び電荷蓄積層２６，
２６ＳＳＬ，２６ＧＳＬを形成できるため、製造工程が
短く、プロセスコストを下げることができる。

【０３６０】さらに、ｎ型拡散層２８上には、５ｎｍか
ら２００ｎｍの厚さの層間絶縁膜４６が形成される。セ
ルユニット内の最もビット線側のｎ型拡散層（ドレイン
電極）２８_ｄは、ビット線（データ転送線）ＢＬに接続
される。ビット線ＢＬは、例えば、不純物を含む導電性
ポリシリコン、タングステン、タングステンシリサイ
ド、チタン、チタンナイトライド、アルミニウムなどか
ら構成される。セルユニット内の最もソース線側のｎ型
拡散層（ソース電極）２８_ｓは、ソース線に接続され
る。

【０３６１】メモリセル及びセレクトゲートトランジス
タは、層間絶縁膜２８によって覆われている。ビット線
３６（ＢＬ）は、例えば、ダマシンプロセスにより、層
間絶縁膜２８に設けられた配線溝内に形成される。層間
絶縁膜２８は、例えば、ＳｉＯ_２やＳｉＮなどから構成
される。

【０３６２】ビット線３６（ＢＬ）上には、例えば、
Ｗ、Ａｌ、Ｃｕなどの金属から構成される上部配線が形
成される。そして、ビット線３６（ＢＬ）及び上部配線
は、それぞれ、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミド
などの絶縁膜から構成される保護膜（パッシベーション
膜）３７に覆われる。

【０３６３】なお、このようなデバイス構造において、
ｐ型ウェル領域２３とｐ型半導体基板２１の間には、ｎ
型ウェル領域２２が配置されている。このため、ｐ型ウ
ェル領域２３の電位は、ｐ型半導体基板２１の電位とは
独立に、設定することができる。その結果、例えば、消
去時に、昇圧回路（ブースタ）の消費電力を減らすこと
ができる。

【０３６４】本実施の形態のデバイス構造では、電荷蓄
積層２６が素子分離絶縁膜２４上及び素子分離絶縁膜２
４に取り囲まれた素子領域上に配置され、全てのセルユ
ニット内のトランジスタの電荷蓄積層２６が、互いに一
体化されている。このため、本実施の形態においては、
電荷蓄積層２６は、絶縁体、例えば、ＳｉＮ、チタンオ
キサイド、タンタルオキサイド、アルミナなどに限定さ
れる。

【０３６５】また、従来のフローティングゲート電極を
有するＥＥＰＲＯＭとは異なり、電荷蓄積層２６が絶縁
体から構成されるため、互いに隣接する２つのトランジ
スタ（メモリセル及びセレクトゲートトランジスタ）の
間のリーク電流を防止するための側壁絶縁膜４３は、十
分に厚く形成する必要がない。

【０３６６】つまり、本実施の形態のデバイス構造によ
れば、側壁絶縁膜４３の厚さを薄くすることができるた
め、セルユニット内の２つのトランジスタの距離を狭め
ることができ、素子の高密度化及びチップサイズの縮小
に貢献できる。

【０３６７】また、セレクトゲートトランジスタＳ１，
Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）
及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロー
ルゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）を
形成する際に、電荷蓄積層２６，２６_ＳＳＬ，２６
_ＧＳＬの側壁が露出することがないため、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬの汚染やリーク電流を防止
でき、さらに、ソースエッジ又はドレインエッジの電界
集中による異常書き込みや異常消去を減少させることが
できる。

【０３６８】また、本実施の形態では、ＳＴＩ構造の素
子分離絶縁膜２４を形成した後に、ゲート絶縁膜２５，
２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層（絶縁膜）２６，
２６ _ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬが形成されるため、これら絶縁膜
が、素子分離絶縁膜２４を形成する際の熱工程にさらさ
れることがない。

【０３６９】従って、プロセスダメージなしに、良好な
膜質のゲート絶縁膜２５，２５_ＳＳ _Ｌ，２５_ＧＳＬ、電
荷蓄積層２６，２６_ＳＳＬ，２６_ＧＳＬ及びブロック絶
縁膜４０，４０_ＳＳＬ，４０_ＧＳＬを形成することがで
きる。

【０３７０】また、本実施の形態では、電荷蓄積層２
６，２６_ＳＳＬ，２６_ＧＳＬは、ｐ型ウェル領域（メモ
リセルアレイ領域）２３上の全体に形成され、電荷蓄積
層２６，２６_ＳＳＬ，２６_ＧＳＬを加工するプロセスが
存在しないため、電荷蓄積層２６，２６_ＳＳＬ，２６
_ＧＳＬのダメージの発生がなく、電荷保持特性の向上に
貢献することができる。

【０３７１】さらに、セレクトゲートトランジスタＳ
１，Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳ
Ｌ）及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコント
ロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１
５）のみについて加工すればよく、ゲート絶縁膜２５，
２５_ＳＳＬ，２５_ＧＳＬ、電荷蓄積層２６，２
６_ＳＳＬ，２６_ＧＳＬ及びブロック絶縁膜４０，４０
_ＳＳＬ，４０_ＧＳＬについては、加工する必要がない。

【０３７２】このため、ゲート加工後に形成されるトラ
ンジスタ間の段差が小さくなり、その結果、互いに隣接
する２つのゲート電極の間隔を狭めることができ、素子
の高密度化に貢献できる。また、２つのゲート電極の間
の溝を層間絶縁膜２８で埋め込まなければならないが、
本実施の形態によれば、この溝のアスペクト比を小さく
することができるため、２つのゲート電極間の溝に完全
に層間絶縁膜２８を埋め込むことができる。

【０３７３】また、本実施の形態では、ＡＮＤセル構造
を採用しているため、メモリセルＭ０，Ｍ１，・・・Ｍ
１５の直列抵抗を小さく、かつ、一定にすることがで
き、例えば、メモリセルに記憶されるデータを多値化
（ multi-level ）した場合に、メモリセルの閾値を安
定させるために都合がよい。

【０３７４】本実施の形態に関わるデバイス構造におい
ても、上述の第１実施の形態と同様に、セレクトゲート
トランジスタＳ１，Ｓ２の閾値の設定を行うことができ
る。閾値の設定時において、ＡＮＤセル構造を採用した
場合の動作の特徴は、読み出し動作時に、選択ブロック
内の非選択メモリセルをオフ状態にする点にある。

【０３７５】即ち、ＮＡＮＤセル構造では、読み出し動
作時、選択ブロック内の非選択メモリセルは、オン状態
になる。この点以外の動作は、ＡＮＤセル構造を採用し
た場合とＮＡＮＤセル構造を採用した場合で同じとな
る。従って、ＡＮＤセル構造を採用した場合にも、例え
ば、図１１及び図１２に示すフローチャートにより、セ
レクトゲートトランジスタＳ１，Ｓ２の閾値の設定が可
能である。

【０３７６】［その他］以上の全ての実施の形態に関し
て、セレクトゲートトランジスタＳ１，Ｓ２のセレクト
ゲート線ＳＳＬ，ＧＳＬと、メモリセルＭ０，Ｍ１，・
・・Ｍ１５のコントロールゲート線ＷＬ０，ＷＬ１，・
・・ＷＬ１５は、同じ配線層内に形成されるため、セレ
クトゲート線ＳＳＬ，ＧＳＬ及びコントロールゲート線
ＷＬ０，ＷＬ１，・・・ＷＬ１５の配線抵抗を、共に、
低く設定することができる。

【０３７７】即ち、セレクトゲート線ＳＳＬ，ＧＳＬ及
びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１
５に対して、ポリサイドプロセスや、サリサイドプロセ
スなどのゲート配線の抵抗値を低くするプロセスを採用
することができると共に、セレクトゲート線ＳＳＬ，Ｇ
ＳＬ及びコントロールゲート線ＷＬ０，ＷＬ１，・・・
ＷＬ１５を同時に形成できるため、製造ステップ数の削
減によりコストの低減を図ることができる。

【０３７８】また、セレクトゲート線ＳＳＬ，ＧＳＬ及
びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１
５は、１回のＰＥＰ（ Photo Engraving Process ）及
びＲＩＥによりパターニングできるため、リソグラフィ
時のセレクトゲート線ＳＳＬ，ＧＳＬとコントロールゲ
ート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の合せずれの問
題も発生しない。

【０３７９】また、セレクトゲート線ＳＳＬ，ＧＳＬの
低抵抗化のために、セレクトゲート線ＳＳＬ，ＧＳＬ上
にいわゆる低抵抗の裏打ち配線が必要ないため、配線層
の数を減らすことができる。また、セレクトゲート線Ｓ
ＳＬ，ＧＳＬと裏打ち配線のコンタクト部（シャント領
域）も不要なため、チップ面積を削減でき、かつ、コン
タクト不良や断線不良の問題もなくすことができる。

【０３８０】さらに、フローティングゲート電極ではな
く、例えば、絶縁体から構成される電荷蓄積層２６を用
いているため、いわゆるスリット作成プロセスなどが不
要であり、プロセスの簡略化を実現できる。また、セレ
クトゲートトランジスタの製造プロセスとメモリセルの
製造プロセスを完全に共通化できる。

【０３８１】また、セレクトゲート線ＳＳＬ，ＧＳＬと
裏打ち配線のコンタクト部（シャント領域）が不要なた
め、例えば、ビット線／ソース線コンタクト部を挟み込
む２本のセレクトゲート線ＳＳＬ，ＧＳＬの間隔は、メ
モリセルのコントロールゲート線ＷＬ０，ＷＬ１，・・
・ＷＬ１５の間隔に等しくすることができる。

【０３８２】なお、本発明は、上述の実施の形態に限定
されない。

【０３８３】例えば、素子分離絶縁膜２５を含む絶縁膜
の形成方法に関しては、シリコン（Ｓｉ）を、シリコン
酸化膜やシリコン窒化膜に変換する方法の他、酸素イオ
ンをシリコン内に注入する方法や、堆積されたシリコン
を酸化する方法などを用いることもできる。

【０３８４】また、電荷蓄積層２６は、ＴｉＯ_２、Ａｌ
_２Ｏ_３、タンタル酸化膜、チタン酸ストロンチウム、チ
タン酸バリウム、チタン酸ジルコニウム鉛、又は、これ
らの積層膜を用いてもよい。

【０３８５】また、上述の各実施の形態では、ｐ型半導
体基板（シリコン基板）２１を採用したが、これに代え
て、例えば、ｎ型シリコン基板、ＳＯＩ（ Silicon On
Insulator ）基板、シリコンを含む単結晶半導体基板
（ＳｉＧｅ混晶基板、ＳｉＧｅＣ混晶基板など）を採用
してもよい。

【０３８６】さらに、メモリセルＭ０，Ｍ１，・・・Ｍ
１５及びセレクトゲートトランジスタＳ１，Ｓ２は、ｐ
型ウェル領域２３内に形成されるｎチャネルトランジス
タから構成されているが、これに代えて、ｎ型ウェル領
域（ｎ型半導体基板でもよい）内に形成されるｐチャネ
ルトランジスタから構成されていてもよい。この場合、
上述の各実施の形態においては、ｎ型をｐ型に置き換
え、ｐ型をｎ型に置き換えればよい。

【０３８７】メモリセルのコントロールゲート電極及び
セレクトゲートトランジスタのセレクトゲート電極は、
Ｓｉ半導体、ＳｉＧｅ混晶又はＳｉＧｅＣ混晶から構成
されていてもよく、また、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳ
ｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイド（又
はポリサイド）から構成されていてもよく、また、Ｔ
ｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属から構成されて
いてもよく、また、多結晶材料から構成されていてもよ
く、さらに、これらの積層構造から構成されていてもよ
い。

【０３８８】また、メモリセルのコントロールゲート電
極及びセレクトゲートトランジスタのセレクトゲート電
極は、アモルファスＳｉ、アモルファスＳｉＧｅ混晶若
しくはアモルファスＳｉＧｅＣ混晶、又は、これらの積
層構造から構成されていてもよい。メモリセルＭ０，Ｍ
１，・・・Ｍ１５及びセレクトゲートトランジスタＳ
１，Ｓ２の電荷蓄積層２６，２６_ＳＳＬ，２６
_ＧＳＬは、複数のドット状の部材の集合から構成されて
いてもよい。

【０３８９】その他、本発明は、その要旨を逸脱しない
範囲で、様々に変形して実施することができる。

【０３９０】

【発明の効果】以上、説明したように、本発明の半導体
メモリによれば、セレクトゲートトランジスタＳ１，Ｓ
２のセレクトゲート線ＳＳＬ，ＧＳＬとメモリセルＭ
０，Ｍ１，・・・Ｍ１５のコントロールゲート線ＷＬ
０，ＷＬ１，・・・ＷＬ１５は、同じ配線層内に形成で
き、セレクトゲート線ＳＳＬ，ＧＳＬ及びコントロール
ゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５の配線抵抗を
同時に下げることができる。

【０３９１】即ち、セレクトゲート線ＳＳＬ，ＧＳＬ及
びコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１
５に対して、ポリサイドプロセスや、サリサイドプロセ
スなどのゲート配線の低抵抗プロセスを共通に用いるこ
とができ、配線抵抗の低下と共に製造ステップ数の削減
を実現できる。

【０３９２】また、セレクトゲート線ＳＳＬ，ＧＳＬと
コントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５
は、１回のリソグラフィにより形成されるマスクを用い
て同時に加工できるため、セレクトゲート線ＳＳＬ，Ｇ
ＳＬとコントロールゲート線ＷＬ０，ＷＬ１，・・・Ｗ
Ｌ１５の合せずれの問題がなく、チップ面積が増大する
こともない。

【０３９３】また、セレクトゲート線ＳＳＬ，ＧＳＬの
低抵抗化のために、セレクトゲート線ＳＳＬ，ＧＳＬ上
にいわゆる低抵抗の裏打ち配線が必要ないため、配線層
の数を減らすことができる。また、セレクトゲート線Ｓ
ＳＬ，ＧＳＬと裏打ち配線のコンタクト部（シャント領
域）も不要なため、チップ面積を削減でき、かつ、コン
タクト不良や断線不良の問題もなくすことができる。

【０３９４】さらに、フローティングゲート電極ではな
く、例えば、絶縁体から構成される電荷蓄積層２６を用
いているため、いわゆるスリット作成プロセスなどが不
要であり、プロセスの簡略化を実現できる。また、セレ
クトゲートトランジスタの製造プロセスとメモリセルの
製造プロセスを完全に共通化できる。

【０３９５】また、セレクトゲート線ＳＳＬ，ＧＳＬと
裏打ち配線のコンタクト部（シャント領域）が不要なた
め、例えば、ビット線／ソース線コンタクト部を挟み込
む２本のセレクトゲート線ＳＳＬ，ＧＳＬの間隔は、メ
モリセルのコントロールゲート線ＷＬ０，ＷＬ１，・・
・ＷＬ１５の間隔に等しくすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に関わるＮＡＮＤ型Ｅ
ＥＰＲＯＭの平面図。

【図２】図１のＩＩ−ＩＩ線に沿う断面図。

【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。

【図４】図１のＩＶ−ＩＶ線に沿う断面図。

【図５】図１乃至図４のデバイスの１セルユニット分の
等価回路を示す図。

【図６】メモリセルアレイ及びドライバのレイアウトの
一例を示すブロック図。

【図７】本発明に関わるトランジスタのデバイス構造を
示す断面図。

【図８】図７のデバイスの消去時のバンド状態を示す
図。

【図９】図７のデバイスの書き込み時のバンド状態を示
す図。

【図１０】本発明のデバイスの消去／書き込み後の閾値
分布を示す図。

【図１１】本発明のトランジスタに対する閾値設定方法
の第１例を示す図。

【図１２】本発明のトランジスタに対する閾値設定方法
の第２例を示す図。

【図１３】図１１及び図１２の消去ステップ後のセルユ
ニットの状態を示す図。

【図１４】本発明に関わるデバイスの消去時のバンド状
態を示す図。

【図１５】本発明に関わるデバイスの書き込み時のバン
ド状態を示す図。

【図１６】本発明の第２実施の形態に関わるＮＡＮＤ型
ＥＥＰＲＯＭの平面図。

【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面
図。

【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。

【図１９】図１６のＸＩＸ−ＸＩＸ線に沿う断面図。

【図２０】本発明の第３実施の形態に関わるＮＡＮＤ型
ＥＥＰＲＯＭの平面図。

【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。

【図２２】図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面
図。

【図２３】図２０のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断
面図。

【図２４】本発明の第４実施の形態に関わるＡＮＤ型Ｅ
ＥＰＲＯＭの平面図。

【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う断面図。

【図２６】図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面
図。

【図２７】図２４乃至図２６のデバイスの１セルユニッ
ト分の等価回路を示す図。

【図２８】本発明の第５実施の形態に関わるＡＮＤ型Ｅ
ＥＰＲＯＭの平面図。

【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面
図。

【図３０】図２８のＸＸＸ−ＸＸＸ線に沿う断面図。

【図３１】ＮＡＮＤセルユニットの等価回路を示す図。

【図３２】ＡＮＤセルユニットの等価回路を示す図。

【符号の説明】

２１：ｐ型半導体基
板、２２：ｎ型ウェル領
域、２３：ｐ型ウェル領
域、２４：素子分離絶縁
膜、２５，２５_ＳＳＬ，２５_ＧＳＬ：ゲート絶縁膜、２６，２６_ＳＳＬ，２６_ＧＳＬ：電荷蓄積層、２７（ＷＬ０），・・・２７（ＷＬ１５）：コントロ
ールゲート線（データ選択線）、２７（ＳＳＬ），２７（ＧＳＬ）：セレクトゲート
線（ブロック選択線）、２８，２８_ｓ，２８_ｄ：ｎ型拡散層、２８Ａ，３７，４６：層間絶縁膜、３１_ｓ，３１_ｄ，３２_ｄ：コンタクトプラ
グ、３３_ｄ：中間層、３３（ＳＬ）：ソース線、３６（ＢＬ）：ビット線（デー
タ転送線）、４０，４０_ＳＳＬ，４０_ＧＳＬ：ブロック絶縁
膜、４１，４１_ＳＳＬ，４１_ＧＳＬ：導電性ポリシリ
コン層、４３：側壁絶縁膜、４６：ワード線ドライ
バ、４７：ロウデコーダ、４８：キャップ絶縁
膜。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA13 AB08 AC06 5F083 EP23 EP42 ER09 ER19 GA05 GA09 GA21 JA35 JA36 JA39 JA40 MA06 MA20 NA01 NA08 PR03 PR36 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】半導体領域上に形成され、第１ノードと
第２ノードの間に直列又は並列に接続される複数個のメ
モリセルと、前記第１ノードと第３ノードとの間に接続
される選択スイッチング素子とを具備し、前記複数個の
メモリセルと前記選択スイッチング素子は、共に、電荷
蓄積層を有し、前記複数個のメモリセルの電荷蓄積層の
材料及び厚さと前記選択スイッチング素子の電荷蓄積層
の材料及び厚さとは、実質的に同じであることを特徴と
する半導体メモリ。
【請求項２】前記複数個のメモリセルの各々は、コン
トロールゲート電極を有し、前記選択スイッチング素子
は、前記コントロールゲート電極と同じ構造を有するセ
レクトゲート電極を有し、前記コントロールゲート電極
が配置される配線層と前記セレクトゲート電極が配置さ
れる配線層は、同じであることを特徴とする請求項１記
載の半導体メモリ。
【請求項３】前記複数個のメモリセルの電荷蓄積層及
び前記選択スイッチング素子の電荷蓄積層は、互いに分
離され、前記電荷蓄積層は、不純物を含むＳｉ、ＳｉＧ
ｅ及びＧｅを含む導電体、並びに、ＳｉＮ、チタンオキ
サイド、タンタルオキサイド又はアルミナを含む絶縁体
のうちから選択される１つから構成されることを特徴と
する請求項１記載の半導体メモリ。
【請求項４】前記複数個のメモリセルの電荷蓄積層及
び前記選択スイッチング素子の電荷蓄積層は、互いに一
体化され、前記電荷蓄積層は、ＳｉＮ、チタンオキサイ
ド、タンタルオキサイド又はアルミナを含む絶縁体のう
ちから選択される１つから構成されることを特徴とする
請求項１記載の半導体メモリ。
【請求項５】前記複数個のメモリセルと前記選択スイ
ッチング素子が配置される素子領域を取り囲む素子分離
絶縁膜を具備し、前記複数個のメモリセルの電荷蓄積層
及び前記選択スイッチング素子の電荷蓄積層は、前記素
子領域上のみに配置されることを特徴とする請求項３又
は４記載の半導体メモリ。
【請求項６】前記複数個のメモリセルと前記選択スイ
ッチング素子が配置される素子領域を取り囲む素子分離
絶縁膜を具備し、前記複数個のメモリセルの電荷蓄積層
及び前記選択スイッチング素子の電荷蓄積層は、前記素
子領域上及び前記素子分離絶縁膜上に配置されることを
特徴とする請求項４記載の半導体メモリ。
【請求項７】前記複数個のメモリセル及び前記選択ス
イッチング素子は、共に、前記半導体領域と前記電荷蓄
積層の間に絶縁膜を有し、前記選択スイッチング素子の
絶縁膜の厚さは、前記複数個のメモリセルの絶縁膜の厚
さよりも厚いことを特徴とする請求項３又は４記載の半
導体メモリ。
【請求項８】前記選択スイッチング素子は、セレクト
ゲート電極と、前記セレクトゲート電極と前記選択スイ
ッチング素子の電荷蓄積層との間に配置される絶縁膜と
を有し、前記選択スイッチング素子に対する書き込み又
は消去時に、前記絶縁膜に流れる電流は、前記半導体領
域と前記選択スイッチング素子の電荷蓄積層との間に流
れる電流以上となることを特徴とする請求項１記載の半
導体メモリ。
【請求項９】前記選択スイッチング素子の閾値は、消
去動作において、一定値に収束する方向に変化すること
を特徴とする請求項１記載の半導体メモリ。
【請求項１０】前記選択スイッチング素子の閾値は、
書き込み動作において、一定値に収束する方向に変化す
ることを特徴とする請求項１記載の半導体メモリ。
【請求項１１】前記複数個のメモリセル及び前記選択
スイッチング素子は、共に、第１導電型ウェル領域内に
配置される第２導電型電界効果トランジスタから構成さ
れることを特徴とする請求項１記載の半導体メモリ。
【請求項１２】前記選択スイッチング素子は、前記選
択スイッチング素子の電荷蓄積層上に絶縁膜を介して配
置されるセレクトゲート電極を有し、前記半導体領域の
電位は、前記セレクトゲート電極の電位に対して正方向
に設定されることを特徴とする請求項１記載の半導体メ
モリ。
【請求項１３】前記複数個のメモリセル及び前記選択
スイッチング素子は、それぞれ前記電荷蓄積層上に絶縁
膜を介して配置されるゲート電極を有し、前記複数個の
メモリセルのゲート電極及び前記選択スイッチング素子
のゲート電極は、共に、一方向に延び、かつ、前記第３
ノードに接続されるデータ転送線に直交していることを
特徴とする請求項１記載の半導体メモリ。
【請求項１４】電荷蓄積層を有する選択スイッチング
素子及び電荷蓄積層を有するメモリセルから構成される
セルユニットを有する半導体メモリの閾値設定方法にお
いて、消去動作により、前記選択スイッチング素子の閾
値及び前記メモリセルの閾値を共に負にする工程と、書
き込み動作により、前記選択スイッチング素子の閾値を
正にする工程と、前記選択スイッチング素子の閾値が正
になったか否かを検証し、前記選択スイッチング素子の
閾値が正になっていない場合には、再書き込み動作を行
う工程と、前記選択スイッチング素子の閾値を正にした
後、前記選択スイッチング素子の閾値を設定範囲内に収
めるための書き込み動作を行う工程と、前記選択スイッ
チング素子の閾値が前記設定範囲内に収まったか否かを
検証し、前記選択スイッチング素子の閾値が前記設定範
囲内に収まっていない場合には、前記再書き込みを行う
工程とを具備することを特徴とする半導体メモリの閾値
設定方法。
【請求項１５】前記選択スイッチング素子の閾値は、
前記消去動作において第１の値よりも小さくなることは
なく、かつ、前記書き込み動作において第２の値よりも
大きくなることはないことを特徴とする請求項１４記載
の半導体メモリの閾値設定方法。
【請求項１６】前記再書き込みにより、前記選択スイ
ッチング素子の閾値は、前記第２の値に収束することを
特徴とする請求項１５記載の半導体メモリの閾値設定方
法。