JP2020047314A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＦｅＮＡＮＤにおける消去パフォーマンスを向上する。【解決手段】実施形態の半導体記憶装置は、ストリングと、ビット線と、ウェル線と、シーケンサとを含む。ストリングは、第１選択トランジスタと、第２選択トランジスタと、第１選択トランジスタと第２選択トランジスタとの間に直列接続され、記憶層に強誘電体を用いた複数のメモリセルトランジスタとを含む。ビット線及びウェル線は、それぞれ前記第１及び第２選択トランジスタに接続される。シーケンサは、ストリングを選択した消去動作後の消去ベリファイ動作中の第１時刻において、メモリセルトランジスタのゲートに第１電圧Ｖevfyを印加し、第１選択トランジスタのゲートに第１電圧よりも低い第２電圧Ｖsgrpを印加し、第２選択トランジスタのゲートに第１電圧よりも低い第３電圧Ｖsgrpを印加し、ビット線に第４電圧Ｖblを印加し、ウェル線に第４電圧よりも高い第５電圧Ｖsrcを印加する。【選択図】図１２

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１４−１７５０２０号公報
ＦｅＮＡＮＤにおける消去パフォーマンスを向上する。
実施形態の半導体記憶装置は、ストリングと、ビット線と、ウェル線と、シーケンサとを含む。ストリングは、第１選択トランジスタと、第２選択トランジスタと、第１選択トランジスタと第２選択トランジスタとの間に直列接続され、記憶層に強誘電体を用いた複数のメモリセルトランジスタとを含む。ビット線は、第１選択トランジスタに接続される。ウェル線は、第２選択トランジスタに接続される。シーケンサは、ストリングを選択した消去動作後の消去ベリファイ動作中の第１時刻において、メモリセルトランジスタのゲートに第１電圧を印加し、第１選択トランジスタのゲートに第１電圧よりも低い第２電圧を印加し、第２選択トランジスタのゲートに第１電圧よりも低い第３電圧を印加し、ビット線に第４電圧を印加し、ソース線に第４電圧よりも高い第５電圧を印加する。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイに含まれたメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布、データの割り付け、及び読み出し電圧の一例を示す閾値分布図。 第１実施形態に係る半導体記憶装置の備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールに含まれたセンスアンプ部の回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の読み出し動作におけるセンスアンプ部の動作の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における読み出し動作の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置におけるブロック単位の消去ベリファイ動作で使用される電圧の一例を示すメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置におけるストリングユニット単位の消去ベリファイ動作で使用される電圧の一例を示すメモリセルアレイの回路図。 第１実施形態の比較例におけるメモリセルトランジスタの閾値分布及びベリファイ電圧の一例を示す閾値分布図。 第１実施形態の比較例における電子伝導を用いたベリファイ動作で使用される電圧の一例を示すメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置における電子伝導を用いたベリファイ動作で使用される電圧の一例を示すメモリセルアレイの回路図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置のブロック単位の消去ベリファイ動作で使用される電圧の一例を示すメモリセルアレイの回路図。 第２実施形態に係る半導体記憶装置のストリングユニット単位の消去ベリファイ動作で使用される電圧の一例を示すメモリセルアレイの回路図。 第３実施形態に係る半導体記憶装置１において、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布図。 第３実施形態に係る半導体記憶装置におけるＮ−ＰＡＳＳ及びＰ−ＰＡＳＳの定義を示すメモリセルトランジスタの閾値分布図。 第３実施形態に係る半導体記憶装置において、Ｖdelta＝Δｎｐの場合のＮＭＯＳ読み出し及びＰＭＯＳ読み出し結果の一例を示すメモリセルトランジスタの閾値分布図。 第３実施形態に係る半導体記憶装置において、Ｖdelta＜Δｎｐの場合のＮＭＯＳ読み出し及びＰＭＯＳ読み出し結果の一例を示すメモリセルトランジスタの閾値分布図。 第３実施形態に係る半導体記憶装置において、Ｖdelta＞Δｎｐの場合のＮＭＯＳ読み出し及びＰＭＯＳ読み出し結果の一例を示すメモリセルトランジスタの閾値分布図。 第３実施形態に係る半導体記憶装置における補正動作の一例を示すフローチャート。 第３実施形態に係る半導体記憶装置における弱書き込み動作の前後におけるメモリセルトランジスタの閾値分布の変化の一例を示す閾値分布図。 第３実施形態に係る半導体記憶装置における補正動作の実行タイミングの一例を示すフローチャート。 第３実施形態に係る半導体記憶装置における補正動作の実行タイミングの一例を示すフローチャート。 第３実施形態に係る半導体記憶装置におけるΔｎｐのばらつきの一例を示すメモリセルトランジスタの閾値分布図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、記憶層に強誘電体を用いたＮＡＮＤ型フラッシュメモリ（ＦｅＮＡＮＤ：Ferroelectric NAND flash memory）である。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、例えば外部のメモリコントローラ２によって制御される。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、カラムアドレスＣＡ等を含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成し、生成した電圧を例えばメモリセルアレイ１０、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に供給する。例えば、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて選択されたワード線に対応する信号線に、生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、ダミートランジスタＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴ及びダミートランジスタＤＴの各々は、ゲートとチャネルとの間に強誘電体が用いられたブロック絶縁膜を含んでいる。メモリセルトランジスタＭＴはデータを不揮発に保持し、ダミートランジスタＤＴはデータの記憶に使用されない。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、ダミートランジスタＤＴのドレインに接続される。ダミートランジスタＤＴのソースは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣとウェル線ＣＰＷＥＬＬとのそれぞれに共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。メモリセルトランジスタＭＴ０〜ＭＴ７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ダミートランジスタＤＴのゲートは、ダミーワード線ＤＷＬに共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共通接続される。ウェル線ＣＰＷＥＬＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。ダミートランジスタＤＴは、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に設けられても良いし、直列接続されたメモリセルトランジスタＭＴ間に挿入されても良い。
［１−１−３］メモリセルアレイ１０の構造
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例であり、１つのブロックＢＬＫに対応する構造体を抽出して示している。
以下で参照される断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、以下で参照される断面図において、Ｘ方向は、ビット線ＢＬの延伸方向に対応している。Ｙ方向は、ワード線ＷＬの延伸方向に対応している。Ｚ方向は、半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向に対応している。
図３に示すように、メモリセルアレイ１０が形成される領域には、例えばＰ型ウェル領域２０、絶縁体層２１、４層の導電体層２２、９層の導電体層２３、４層の導電体層２４、複数のメモリピラーＭＰ、導電体層２５、２６及び２８、並びにコンタクト２７及び２９が含まれている。
Ｐ型ウェル領域２０は、半導体基板の表面近傍に設けられる。Ｐ型ウェル領域２０は、互いに離れて配置されたｎ＋不純物拡散領域及びｐ＋不純物拡散領域を含んでいる。ｎ＋不純物拡散領域及びｐ＋不純物拡散領域の各々は、Ｐ型ウェル領域２０の表面近傍に設けられる。
Ｐ型ウェル領域２０上には、絶縁体層２１が設けられる。絶縁体層２１上には、互いに離れて積層された４層の導電体層２２が設けられる。最上層の導電体層２２の上方には、互いに離れて積層された９層の導電体層２３が設けられる。導電体層２３の上方には、互いに離れて積層された４層の導電体層２４が設けられる。最上層の導電体層２４の上方には、導電体層２５が設けられる。
導電体層２２は、ＸＹ平面に沿って広がった構造を有し、選択ゲート線ＳＧＳとして使用される。導電体層２３は、ＸＹ平面に沿って広がった構造を有し、９層の導電体層２３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７並びにダミーワード線ＤＷＬとして使用される。導電体層２４は、Ｙ方向に沿って延伸した構造を有し、選択ゲート線ＳＧＤとして使用される。導電体層２５は、Ｘ方向に延伸した構造を有し、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電体層２５は、Ｙ方向に配列している。
複数のメモリピラーＭＰの各々は、絶縁体層２１、４層の導電体層２２、９層の導電体層２３、４層の導電体層２４のそれぞれを貫通（通過）している。１本のメモリピラーＭＰは、１本のＮＡＮＤストリングＮＳに対応している。ストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する複数のメモリピラーＭＰが貫通する導電体層２４は、各配線層において互いに分離されている。本例において、ストリングユニットＳＵは、Ｙ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によって形成される。
また、複数のメモリピラーＭＰの各々は、例えば半導体膜３０、及び強誘電体膜３１を含んでいる。半導体膜３０は、例えばＺ方向に沿って延伸した柱状に形成される。半導体膜３０の側面は、強誘電体膜３１によって覆われている。
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、導電体層２３を含む層におけるメモリピラーＭＰの断面構造の一例を示している。
図４に示すように、導電体層２３を含む層において、例えば半導体膜３０は、メモリピラーＭＰの中央部に設けられる。強誘電体膜３１は、半導体膜３０の側面を囲っている。導電体層２３は、強誘電体膜３１の側面を囲っている。尚、半導体膜３０の内部には、絶縁体膜が埋め込まれても良い。
図３に戻り、半導体膜３０の下部は、Ｐ型ウェル領域２０に接触している。半導体膜３０の上部は、導電体層２５に接触している。同じカラムアドレスに対応するメモリピラーＭＰ内の半導体膜３０は、同じ導電体層２５に電気的に接続される。尚、半導体膜３０の上部と導電体層２５との間は、コンタクトや配線等を介して電気的に接続されても良い。
半導体膜３０は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。強誘電体膜３１は、ブロック絶縁膜として機能すると共に、導電体層２３に印加される電圧の大きさに応じて電気分極の向きを変化させ得る。
導電体層２６は、例えば最上層の導電体層２４と導電体層２５との間の配線層に配置され、ソース線ＣＥＬＳＲＣとして使用される。ソース線ＣＥＬＳＲＣは、Ｐ型ウェル領域２０を介してメモリピラーＭＰに電圧を印加するための配線である。導電体層２６は、コンタクト２７を介してｎ＋不純物拡散領域ＮＰに電気的に接続される。
導電体層２８は、例えば最上層の導電体層２４と導電体層２５との間の配線層に配置され、ウェル線ＣＰＷＥＬＬとして使用される。ウェル線ＣＰＷＥＬＬは、Ｐ型ウェル領域２０を介してメモリピラーＭＰに電圧を印加するための配線である。導電体層２８は、コンタクト２９を介してｐ＋不純物拡散領域ＰＰに電気的に接続される。
以上で説明したメモリセルアレイ１０の構造では、例えばメモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴ又はダミートランジスタＤＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
最下層の導電体層２２と絶縁体層２１とは、ｎ＋不純物拡散領域ＮＰの近傍まで形成されている。これにより、選択トランジスタＳＴ２がオン状態とされた場合に、メモリセルトランジスタＭＴ０及びｎ＋不純物拡散領域ＮＰとの間が、Ｐ型ウェル領域２０の表面近傍に形成されたチャネルによって電気的に接続される。
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、適宜変更され得る。例えば、導電体層２３の個数は、ワード線ＷＬ及びダミーワード線ＤＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳとして使用される導電体層２２の層数は、任意の層数に設計され得る。選択ゲート線ＳＧＤとして使用される導電体層２４の層数は、任意の層数に設計され得る。
［１−１−４］メモリセルトランジスタＭＴについて
強誘電体を用いたメモリセルトランジスタＭＴでは、データの記憶に分極が使用される。具体的には、例えばワード線ＷＬに電圧が印加された場合、強誘電体膜３１内に電界が発生する。すると、当該電界の影響を受けた強誘電体膜３４の内部では、結晶格子内に配置されたイオンの位置が変化し、分極が発生する。
分極の程度を示す分極量は、例えば強誘電体膜３１と半導体膜３０との接面において強誘電体膜３１に発生する、単位面積当たりの表面電荷量で定義される。強誘電体膜３１に接する半導体膜３０上には、分極量に応じて、当該表面電荷量を相殺し得る量の電子が発生する。
メモリセルトランジスタＭＴの閾値電圧は、ワード線ＷＬに印加される電圧の大きさとその印加の履歴とに応じて変更され得る。例えば、ワード線ＷＬに印加される電圧が所定の電圧Ｖｃ未満ある場合、強誘電体膜３１は、電圧の印加が停止された後に、電圧が印加される前の状態に戻る。
一方で、ワード線ＷＬに印加される電圧が所定の電圧Ｖｃ以上である場合、強誘電体膜３１は、電圧の印加が停止された後も一定量分極した状態を維持する。その結果、ワード線ＷＬと半導体膜３０との間が、あたかも分極量に応じた大きさの電圧が印加されているような状態となり、メモリセルトランジスタＭＴの閾値電圧が低下する。
第１実施形態に係る半導体記憶装置１では、以上のように、分極量に応じてメモリセルトランジスタＭＴの閾値電圧が変更されることによって、複数ビットのデータがメモリセルトランジスタＭＴに記憶される。
図５は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例を示している。図５に示す閾値分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。
図５に示すように、第１実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴの閾値電圧が、“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のうちいずれか一つの状態をとり得る。
“ＥＲ”状態は、メモリセルトランジスタＭＴの消去状態に対応している。“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態のそれぞれは、メモリセルトランジスタＭＴにデータが書き込まれた状態に対応している。
強誘電体膜３１の分極量は、“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態の順に大きくなり、メモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態の順に小さくなる。
隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。
具体的には、“ＥＲ”状態と“Ａ”状態との間に、読み出し電圧ＡＲが設定される。ゲートに読み出し電圧ＡＲが印加されたメモリセルトランジスタＭＴは、閾値電圧が“Ｃ”状態、“Ｂ”状態、又は“Ａ”状態に分布している場合にオン状態になり、“ＥＲ”状態に分布している場合にオフ状態になる。
“Ａ”状態と“Ｂ”状態との間に、読み出し電圧ＢＲが設定される。ゲートに読み出し電圧ＢＲが印加されたメモリセルトランジスタＭＴは、閾値電圧が“Ｃ”状態又は“Ｂ”状態に含まれる場合にオン状態になり、“Ａ”状態又は“ＥＲ”状態に含まれる場合にオフ状態になる。
“Ｂ”状態と“Ｃ”状態との間に、読み出し電圧ＣＲが設定される。ゲートに読み出し電圧ＣＲが印加されたメモリセルトランジスタＭＴは、閾値電圧が“Ｃ”状態に含まれる場合にオン状態になり、“Ｂ”状態、“Ａ”状態又は“ＥＲ”状態に含まれる場合にオフ状態になる。
また、“ＥＲ”状態における最大の閾値電圧よりも高い電圧に、読み出しパス電圧Ｖreadが設定される。ゲートに読み出しパス電圧Ｖreadが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
さらに、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。
具体的には、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ及びＣＶが設定される。
ベリファイ電圧ＡＶは、“ＥＲ”状態と“Ａ”状態との間、且つ“Ａ”状態の近傍に設定される。ベリファイ電圧ＢＶは、“Ａ”状態と“Ｂ”状態との間、且つ“Ｂ”状態の近傍に設定される。ベリファイ電圧ＣＶは、“Ｂ”状態と“Ｃ”状態との間、且つ“Ｃ”状態の近傍に設定される。つまり、例えばベリファイ電圧ＡＶ、ＢＶ及びＣＶは、それぞれ読み出し電圧ＡＲ、ＢＲ及びＣＲよりも低い電圧に設定される。
書き込み動作において半導体記憶装置１は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を下回ったことを検知すると、当該メモリセルトランジスタＭＴのプログラムを完了する。
以上で説明された４種類のメモリセルトランジスタＭＴの閾値分布には、それぞれ異なる２ビットデータが割り当てられる。以下に、閾値分布に対するデータの割り付けの一例を羅列する。
“ＥＲ”レベル：“１１（上位ビット／下位ビット）”データ
“Ａ”レベル：“０１”データ
“Ｂ”レベル：“００”データ
“Ｃ”レベル：“１０”データ
このようなデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＢＲを用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＣＲ及びＡＲのそれぞれを用いた読み出し動作によって確定する。
つまり、下位ページデータ及び上位ページデータは、それぞれ１種類及び２種類の読み出し電圧を用いた読み出し動作によって確定する。このようなデータの割り付けは、例えば“１−２コード”と称される。本明細書では、メモリセルトランジスタＭＴのデータの割り付けに“１−２コード”が適用された場合を例に説明する。
［１−１−５］ロウデコーダモジュール１５の回路構成
図６は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示し、ドライバモジュール１４とメモリセルアレイ１０との間の配線も併せて示している。
図６に示すように、ドライバモジュール１４は、複数の信号線によってロウデコーダモジュール１５に接続される。また、ドライバモジュール１４は、メモリセルアレイ１０に設けられたソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬとのそれぞれに対して電圧を印加することが出来る。
ロウデコーダモジュール１５は、例えばロウデコーダＲＤ０〜ＲＤｎを含んでいる。ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられている。
以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。尚、その他のロウデコーダＲＤの回路構成は、ロウデコーダＲＤ０と同様であるため、説明を省略する。
ロウデコーダＲＤは、例えばブロックデコーダＢＤ並びにトランジスタＴＲ０〜ＴＲ１６を含んでいる。
ブロックデコーダＢＤは、ブロックアドレスをデコードして、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧとのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧは、トランジスタＴＲ０〜ＴＲ１３のそれぞれのゲートに共通接続される。転送ゲート線ＴＧには、転送ゲート線ＴＧの反転信号が入力され、転送ゲート線ｂＴＧは、トランジスタＴＲ１４〜ＴＲ１８のそれぞれのゲートに共通接続される。
トランジスタＴＲ０〜ＴＲ１８のそれぞれは、高耐圧のｎチャネルＭＯＳトランジスタである。トランジスタＴＲは、ドライバモジュール１４から配線された信号線と、ブロックＢＬＫ０に設けられた配線との間に接続される。
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、ブロックＢＬＫ０の選択ゲート線ＳＧＳに接続される。
トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、ブロックＢＬＫ０に対応するワード線ＷＬ０〜ＷＬ７のそれぞれの一端にそれぞれ接続される。
トランジスタＴＲ９のドレインは、信号線ＣＧＤに接続される。トランジスタＴＲ９のソースは、ブロックＢＬＫ０に対応するダミーワード線ＤＷＬの一端に接続される。
トランジスタＴＲ１０〜ＴＲ１３のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ１０〜ＴＲ１３のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
トランジスタＴＲ１４のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１４のソースは、選択ゲート線ＳＧＳに接続される。
トランジスタＴＲ１５〜ＴＲ１８のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１５〜ＴＲ１８のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
以上の構成により、ロウデコーダモジュール１５は、各種動作を実行するブロックＢＬＫを選択することが出来る。
具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
本明細書において、“Ｈ”レベルは、ＮＭＯＳトランジスタがオン状態になり、ＰＭＯＳトランジスタがオフ状態になる電圧に対応している。“Ｌ”レベルは、ＮＭＯＳトランジスタがオフ状態になり、ＰＭＯＳトランジスタがオン状態になる電圧に対応している。
例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０において、トランジスタＴＲ０〜ＴＲ１３がオン状態になり、トランジスタＴＲ１４〜ＴＲ１８がオフ状態になる。一方で、その他のロウデコーダＲＤにおいて、トランジスタＴＲ０〜ＴＲ１３がオフ状態になり、トランジスタＴＲ１４〜ＴＲ１８がオン状態になる。
この場合、ブロックＢＬＫ０に設けられた各種配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫ（非選択のブロックＢＬＫ）に設けられた各種配線と、対応する信号線との間の電流経路が遮断される。また、非選択のブロックＢＬＫに対応する選択ゲート線ＳＧＤ及びＳＧＳには、それぞれ信号線ＵＳＧＤ及びＵＳＧＳを介した電圧が印加される。
その結果、ドライバモジュール１４によって各信号線に印加された電圧が、ロウデコーダＲＤ０を介して、選択されたブロックＢＬＫ０に設けられた各種配線に印加される。ロウデコーダモジュール１５は、その他のブロックＢＬＫが選択された場合についても同様に動作することが可能である。
尚、以上で説明したロウデコーダモジュール１５の回路構成はあくまで一例であり、これに限定されない。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。
［１−１−６］センスアンプモジュール１６の回路構成
図７は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１６の回路構成の一例を示している。
図７に示すように、センスアンプモジュール１６は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられている。
各センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、互いにデータを送受信可能なように接続される。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、対応するビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用され得る。
ラッチ回路ＸＤＬは、半導体記憶装置１のキャッシュメモリとして機能することも出来る。例えば、半導体記憶装置１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていればレディ状態になることが可能である。
（センスアンプ部ＳＡの回路構成例）
図８は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１６に含まれたセンスアンプ部ＳＡの回路構成の一例を示している。
図８に示すように、センスアンプ部ＳＡは、例えばトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及びＱ７、並びにキャパシタＣＰを含んでいる。トランジスタＱ１、Ｑ２及びＱ３の各々は、ＮＭＯＳトランジスタである。トランジスタＱ４は、高耐圧のＮＭＯＳトランジスタである。トランジスタＱ７は、ＰＭＯＳトランジスタである。
トランジスタＱ１は、ノードＮＤ１とノードＮＤ２との間に接続される。トランジスタＱ１のゲートには、制御信号φ１が入力される。トランジスタＱ２は、ノードＳＥＮとノードＮＤ２との間に接続される。トランジスタＱ２のゲートには、制御信号ＸＸＬが入力される。
トランジスタＱ３は、ノードＮＤ２とノードＳＡＳＲＣとの間に接続される。トランジスタＱ３のゲートは、ノードＮＤ１に接続される。トランジスタＱ４は、ノードＮＤ１とビット線ＢＬとの間に接続される。トランジスタＱ４のゲートには、制御信号ＢＬＳが入力される。
トランジスタＱ７は、電源電圧ＶＤＤＳＡが印加される電源ノードと、ノードＮＤ１との間に接続される。キャパシタＣＰの一端は、ノードＳＥＮに接続される。キャパシタＣＰの他端には、クロックＣＬＫが入力される。ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には、ＮＡＮＤストリングＮＳが接続される。
以上のように、センスアンプ部ＳＡにおいて、トランジスタＱ１及びＱ２は、ビット線ＢＬ及びノードＳＥＮ間においてカスコード接続されている。トランジスタＱ４は、例えばメモリセルトランジスタＭＴの消去時にビット線ＢＬとノードＮＤ１とを電気的に遮断するために設けられている。
また、センスアンプ部ＳＡにおいて、ノードＳＥＮは、メモリセルトランジスタＭＴから読み出したデータの論理に応じて、キャパシタＣＰを充放電するセンスノードである。トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及びＱ７のそれぞれのゲートに入力される制御信号は、例えばシーケンサ１３によって制御される。
（センスアンプユニットＳＡＵの回路構成例）
図９は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１６に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示している。図９に示された回路構成において、図８を用いて説明したトランジスタと機能的に同じトランジスタには、同一符号が付されている。
図９に示すように、センスアンプユニットＳＡＵは、例えばトランジスタＱ１〜Ｑ１５、キャパシタＣＰ、並びにラッチ部ＬＰを含んでいる。トランジスタＱ５、Ｑ６、Ｑ８〜Ｑ１３、及びＱ１５の各々は、ＮＭＯＳトランジスタである。トランジスタＱ１４は、ＰＭＯＳトランジスタである。
トランジスタＱ１は、ノードＮＤ１とノードＮＤ２との間に接続される。トランジスタＱ１のゲートには、制御信号ＢＬＣが入力される。トランジスタＱ２は、ノードＳＥＮとノードＮＤ２との間に接続される。トランジスタＱ２のゲートには、制御信号ＸＸＬが入力される。
トランジスタＱ３は、ノードＮＤ２とノードＮＤ３との間に接続される。トランジスタＱ３のゲートは、ノードＮＤ１に接続される。トランジスタＱ４は、ノードＮＤ１とビット線ＢＬとの間に接続される。トランジスタＱ４のゲートには、制御信号ＢＬＳが入力される。
トランジスタＱ５は、ノードＮＤ１とノードＮＤ３との間に接続される。トランジスタＱ５のゲートには、制御信号ＧＲＳが入力される。トランジスタＱ６は、ノードＮＤ３とノードＳＡＳＲＣとの間に接続される。トランジスタＱ６のゲートは、ノードＩＮＶに接続される。
トランジスタＱ７及びＱ８は、電源電圧ＶＤＤが印加される電源ノードと、ノードＮＤ２との間に直列接続される。トランジスタＱ７のゲートは、ノードＩＮＶに接続される。トランジスタＱ８のゲートには、制御信号ＢＬＸが入力される。
トランジスタＱ９は、バスＬＢＵＳとノードＳＥＮとの間に接続される。トランジスタＱ９のゲートには、制御信号ＢＬＱが入力される。キャパシタＣＰの一端は、ノードＳＥＮに接続される。キャパシタＣＰの他端には、クロックＣＬＫが入力される。
トランジスタＱ１０及びＱ１１は、バスＬＢＵＳとキャパシタＣＰの他端との間に直列接続される。トランジスタＱ１０のゲートには、制御信号ＳＴＢが入力される。トランジスタＱ１１のゲートは、ノードＳＥＮに接続される。
トランジスタＱ１２は、バスＬＢＵＳとラッチ部ＬＰの入力ノード（ノードＩＮＶ）との間に接続される。トランジスタＱ１２のゲートには、制御信号ＳＴＩが入力される。トランジスタＱ１３は、バスＬＢＵＳとラッチ部ＬＰの出力ノード（ノードＬＡＴ）との間に接続される。トランジスタＱ１３のゲートには、制御信号ＳＴＬが入力される。
トランジスタＱ１４は、電源電圧ＶＤＤが印加される電源ノードとバスＬＢＵＳとの間に接続される。トランジスタＱ１４のゲートには、制御信号ＬＰＣｎが入力される。トランジスタＱ１５は、バスＬＢＵＳと接地ノードとの間に接続される。トランジスタＱ１５のゲートには、制御信号ＬＤＣが入力される。
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタＱ１〜Ｑ１１及びクロックＣＬＫの組が、センスアンプ部ＳＡに対応している。トランジスタＱ１２及びＱ１３並びにラッチ部ＬＰの組が、ラッチ回路ＳＤＬに対応している。
尚、図９に示されたセンスアンプユニットＳＡＵの回路構成では、ラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬの図示が省略されている。ラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれの回路構成は、例えばラッチ回路ＳＤＬと同様であり、バスＬＢＵＳに接続される。そして、ラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、ラッチ回路ＳＤＬと異なる制御信号によって制御され、ラッチ部ＬＰのノードは、ラッチ回路間で独立している。
また、以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタＱ５は、メモリセルトランジスタＭＴへのデータ書き込み時にビット線ＢＬから流れる電流を、トランジスタＱ１及びＱ２を介さずにノードＮＤ３に流すために設けられている。
トランジスタＱ７及びＱ８は、電源電圧ＶＤＤが印加される電源ノードとノードＮＤ２との間にカスコード接続されている。トランジスタＱ１０及びＱ１１は、バスＬＢＵＳとキャパシタＣＰの他端との間にカスコード接続されている。
トランジスタＱ１４及びＱ１５は、電源電圧ＶＤＤが印加される電源ノードと接地ノードとの間にカスコード接続されている。トランジスタＱ１４及びＱ１５は、読み出し動作におけるロックアウト時に、ラッチ部ＬＰのラッチデータの論理を強制的に反転させるロックアウト制御部として動作し得る。
図９に示された制御信号ＢＬＣ及びＸＸＬは、それぞれ図８に示された制御信号φ１及びφ２に対応している。トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ８〜Ｑ１０、及びＱ１２〜Ｑ１５のそれぞれのゲートに入力される制御信号は、例えばシーケンサ１３によって制御される。
尚、以上で説明したセンスアンプモジュール１６の回路構成はあくまで一例であり、これに限定されない。例えば、センスアンプユニットＳＡＵ１６の回路構成は、メモリセルトランジスタＭＴが記憶するデータのセンス方式に基づいて適宜変更され得る。
［１−２］動作
第１実施形態に係る半導体記憶装置１は、メモリセルトランジスタＭＴを介した電流をソース線ＣＥＬＳＲＣからセンスアンプユニットＳＡＵに向かって流すことによって、メモリセルトランジスタＭＴに記憶されたデータを読み出す。
以下に、図８及び図９で説明したセンスアンプモジュール１６の回路構成にそれぞれ基づいた読み出し動作の一例と、当該読み出し動作を用いた消去ベリファイ動作の一例とについて順に説明する。
［１−２−１］読み出し動作
（センスアンプ部ＳＡの動作例）
まず、第１実施形態に係る半導体記憶装置１の読み出し動作における、図８を用いて説明したセンスアンプ部ＳＡの動作の一例について説明する。
図１０に示すように、時刻ｔ１においてシーケンサ１３は、まず制御信号φ１を“Ｈ”レベルにして、制御信号φ２を“Ｌ”レベルにする。例えば、制御信号φ１の電圧は、ノードＳＡＳＲＣの電圧＋トランジスタＱ１の閾値電圧＋オーバードライブ電圧Ｖov（例えば０．２Ｖ程度）に設定される。これにより、ノードＮＤ２の電圧変動が抑制され、トランジスタＱ１のドレインバイアス依存性が抑制される。また、時刻ｔ１において、選択ゲート線ＳＧＳ及びＳＧＤには、“Ｈ”レベルの電圧が印加される。
その後、時刻ｔ２においてシーケンサ１３は、ＮＡＮＤストリングＮＳの一端側のソース線ＣＥＬＳＴＣの電圧をＶＤＤＳＡまで上昇させる。このとき、メモリセルトランジスタＭＴの保持するデータが“１”である場合、メモリセルトランジスタＭＴはオン状態であるため、ビット線ＢＬの電圧低下が抑制される（図１０の実線部分）。一方で、メモリセルトランジスタＭＴの保持するデータが“０”である場合、メモリセルトランジスタＭＴはオフ状態であるため、ビット線ＢＬの電圧が大きく低下する（図１０の破線部分）。
時刻ｔ２においても、制御信号φ１の電圧、すなわちトランジスタＱ１のゲート電圧は、ノードＳＡＳＲＣの電圧＋トランジスタＱ１の閾値電圧＋オーバードライブ電圧Ｖovに設定されている。このため、トランジスタＱ１がオン状態である一方で、ノードＮＤ２の電圧は、ノードＳＡＳＲＣの電圧＋オーバードライブ電圧Ｖovにクランプされる。つまり、ノードＮＤ２の電圧は、トランジスタＱ１のドレイン電圧（ノードＮＤ１の電圧）と同じ、或いは若干低い電圧になる。
また、時刻ｔ２においてノードＮＤ１の電圧は、ビット線ＢＬを流れるセル電流に応じた電圧に変化する。ノードＮＤ２の電圧がノードＳＡＳＲＣの電圧よりも高く、且つノードＮＤ１の電圧がトランジスタＱ３のゲートに印加されるため、トランジスタＱ３はダイオード接続された状態で動作する。
その結果、ソース線ＣＥＬＳＲＣから、ＮＡＮＤストリングＮＳとビット線ＢＬとを経由して流れる電流は、トランジスタＱ４、Ｑ１及びＱ３の順に経由してノードＳＡＳＲＣに流れ込む。時刻ｔ２からしばらく時間が経過すると、ビット線ＢＬの電圧と、トランジスタＱ１及びＱ３間のノードＮＤ２の電位とが安定する。
それから、時刻ｔ３においてシーケンサ１３は、トランジスタＱ１及びＱ４をオフ状態にして、制御信号φ２の電圧を時刻ｔ１における制御信号φ１と同じ電圧にする。具体的には、制御信号φ２の電圧が、ノードＳＡＳＲＣの電圧＋トランジスタＱ２の閾値電圧＋オーバードライブ電圧Ｖovに設定される。
これにより、ノードＮＤ２の電圧は、時刻ｔ１のときと同じ電圧に維持される。一方で、ノードＮＤ１は、トランジスタＱ１及びＱ４がオフ状態になることによってハイインピーダンス状態になり、ノードＮＤ１の電圧は、時刻ｔ３以前の電圧に維持される。
時刻ｔ３において、制御信号φ２の電圧が、時刻ｔ１における制御信号φ１と同じ電圧に制御されることによって、ノードＮＤ２の電圧も維持される。つまり、ノードＮＤ１とノードＮＤ２に接続されたトランジスタＱ３は、時刻ｔ３以降もセル電流と同じ電流を流し、ノードＳＥＮからはコピーされたセル電流が、トランジスタＱ２及びＱ３を経由してノードＳＡＳＲＣに流れる。
時刻ｔ３の時点で、ビット線ＢＬの電圧は、ＮＡＮＤストリングＮＳ内の読み出し対象のメモリセルトランジスタＭＴが保持するデータに基づいて異なっている。このため、時刻ｔ３以降にノードＳＥＮからノードＳＡＳＲＣに流れる電流も異なり、流れた電流量に応じてノードＳＥＮの電位が決定される。
それから、センスアンプ部ＳＡは、このノードＳＥＮの電圧をセンスすることによって、読み出し対象のメモリセルトランジスタＭＴが“０”データを保持するか“１”データを保持するかを判定する。
尚、時刻ｔ３においてシーケンサ１３は、トランジスタＱ１及びＱ２のオンオフを切り替える前後でノードＮＤ１及びＮＤ２の電位がそれぞれ変化しないように、制御信号φ１及びφ２を制御する。これにより、トランジスタＱ１及びＱ２のオンオフが切り替わったとしても、トランジスタＱ３のドレイン−ソース間を流れる電流量はほぼ同じになる。
以上のように、第１実施形態に係る半導体記憶装置１においてセンスアンプ部ＳＡは、メモリセルトランジスタＭＴに記憶されたデータを判定することが出来る。このような読み出し動作は、例えばＤＳＡ（Diode sense ABL）方式と称される。
（センスアンプユニットＳＡＵの動作例）
次に、第１実施形態に係る半導体記憶装置１の読み出し動作における、図９を用いて説明したセンスアンプユニットＳＡＵの動作の一例について説明する。
図１１は、第１実施形態に係る半導体記憶装置１の読み出し動作におけるセンスアンプユニットＳＡＵの動作の一例を示している。
図１１に示された一例は、有効なデータを読み出した後にロックアウト動作が実行され、上位ページデータが読み出される場合の動作に対応している。また、当該読み出し動作では、読み出し電圧ＣＲ及びＡＲの順に読み出しが実行され、図１１に示された期間は、読み出し電圧ＣＲを用いた読み出しの期間が抽出されている。
尚、ＩＤＳＡ（“Ｃ”状態）、ＩＤＳＡ（“Ａ”／“Ｂ”状態）、及びＩＤＳＡ（“ＥＲ”状態）のそれぞれの波形は、それぞれメモリセルトランジスタＭＴの“ＥＲ”状態、“Ａ”／“Ｂ”状態、及び“Ｃ”状態を読み出す際に、ダイオード接続されたトランジスタＱ３のドレイン−ソース間を流れる電流の波形を示している。その他の信号波形は、電圧波形に対応している。図示された（“ＥＲ”状態）、（“Ａ”／“Ｂ”状態）、（“Ｃ”状態）に対応する波形のそれぞれでは、対応する配線若しくはノードの電圧が示されている。
図１１に示すように、読み出し動作の開始時においてシーケンサ１３は、ノードＩＮＶの電圧を“Ｌ”レベル（ＩＮＶ＝０）にセットし、ドライバモジュール１４は、ソース線ＣＥＬＳＲＣにＶsrcを印加する。その後、シーケンサ１３は、制御信号ＢＬＳ、ＢＬＣ及びＢＬＸの電圧を、それぞれＶblx、Ｖblc及びＶblxまで上昇させる。すると、ビット線ＢＬの電圧が、ソース線ＣＥＲＳＲＣに印加された電圧と、トランジスタＱ７、Ｑ８、Ｑ１及びＱ４を経由した電圧とに基づいて、例えばＶbl１まで上昇する。
それから、時刻ｔ１１においてシーケンサ１３は、ノードＩＮＶの電圧を“Ｌ”レベルから“Ｈ”レベル（ＩＮＶ＝１）にリセットする。すると、ソース線ＣＥＬＳＲＣからＮＡＮＤストリングＮＳ、トランジスタＱ４、Ｑ１、Ｑ３及びＱ６を順に経由してノードＳＡＳＲＣに電流が流れ込み、やがてビット線ＢＬ及びノードＮＤ２の電圧が安定化する。
このとき、ビット線ＢＬ及びノードＮＤ２のそれぞれの電圧は、図１０を用いて説明したように、ＮＡＮＤストリングＮＳ内の読み出し対象セルのデータ論理に応じた電圧になる。例えば、“ＥＲ”状態に対応するビット線ＢＬの電圧と、“ＥＲ”状態に対応するビット線ＢＬの電圧とのそれぞれは、Ｖsasrcに下降する。“Ｃ”状態に対応するビット線ＢＬの電圧は、Ｖsasrc＋Ｖovに下降する。また、ノードＳＥＮは、トランジスタＱ９、Ｑ１４を介して所望の電圧まで充電される。
時刻ｔ１２においてシーケンサ１３は、制御信号ＢＬＳ、ＢＬＣ及びＢＬＸのそれぞれを“Ｌ”レベルの電圧に変化させ、制御信号ＸＸＬの電圧をＶxxlに上昇させる。すると、トランジスタＱ４、Ｑ１及びＱ８がオフ状態になり、ビット線ＢＬがフローティング状態になる。また、コピーされたセル電流が、トランジスタＱ２、Ｑ３及びＱ６を経由して、ノードＳＥＮからノードＳＡＳＲＣに流れ込む。
これにより、ノードＳＥＮの電圧は、トランジスタＱ３によりコピーされたセル電流により放電される。具体的には、メモリセルトランジスタＭＴが“Ｃ”状態にある場合、図１１の実線で示されたようにノードＳＥＮの電圧は大きく低下し、“ＥＲ”、“Ａ”、“Ｂ”状態である場合、図１１の破線で示されたようにノードＳＥＮの電圧はほとんど放電されない。それから、時刻ｔ１３と時刻ｔ１４との間においてシーケンサ１３は、制御信号ＳＴＢをアサートすることによって、ノードＳＥＮの電圧に応じた論理データをラッチ部ＬＰにラッチさせる。
対応するメモリセルトランジスタＭＴが“Ｃ”状態である場合、シーケンサ１３は、当該データを保持させるラッチ回路に“１”データを保持させる。そして、例えばシーケンサ１３は、対応するセンスアンプユニットＳＡＵにおいてロックアウト動作を実行する。
具体的には、制御信号ＳＴＩ、ＳＴＬ、ＬＰＣｎ及びＬＤＣを制御して、例えばラッチ回路ＳＤＬにおけるノードＩＮＶの電圧を“Ｌ”レベルに固定する。これにより、続く読み出し電圧ＡＲを用いた読み出しにおいて、“Ｃ”状態であることが確定しているメモリセルトランジスタＭＴに接続されたビット線ＢＬに流れる電流量が抑制される。
以上のように、第１実施形態に係る半導体記憶装置１においてセンスアンプユニットＳＡＵは、メモリセルトランジスタＭＴに記憶されたデータを判定することが出来る。尚、本明細書では、データの判定にＤＳＡ（Diode sense ABL）方式が適用される場合を例示したが、データの判定方法にはＡＢＬ（All Bit Line）方式が適用されても良い。
いずれの方式を採用しても、第１実施形態に係る半導体記憶装置１において、センスアンプモジュール１６は、ビット線ＢＬから流れる電流量に応じて、メモリセルトランジスタＭＴに記憶されたデータを読み出すことが出来る。
尚、以上で説明した読み出し動作では、シーケンサ１３がデータが確定したメモリセルトランジスタＭＴに対応するビット線ＢＬに対してロックアウト動作を実行する場合について例示したが、ロックアウト動作は実行されなくても良い。第１実施形態に係る半導体記憶装置１の読み出し動作においてロックアウト動作が実行されるか否かは、任意に設定変更され得る。
［１−２−２］消去ベリファイ動作
第１実施形態に係る半導体記憶装置１は、消去動作を実行した後に、消去ベリファイ動作を実行する。消去動作は、メモリセルトランジスタＭＴの閾値電圧を、書き込み後の状態から“ＥＲ”状態に遷移させる動作である。消去ベリファイ動作は、消去動作によってメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”状態に分布しているかどうかを確認する読み出し動作である。
そして、第１実施形態に係る半導体記憶装置１は、ホール伝導を用いた読み出し動作によって、ブロックＢＬＫ単位の消去ベリファイ動作や、ストリングユニットＳＵ単位の消去ベリファイ動作を実行し得る。つまり、消去ベリファイ動作において、選択トランジスタＳＴ１及びＳＴ２、メモリセルトランジスタＭＴ、並びにダミートランジスタＤＴのそれぞれは、ＰＭＯＳトランジスタとして動作する。
以下に、第１実施形態に係る半導体記憶装置１におけるブロックＢＬＫ単位の消去ベリファイ動作と、ストリングユニットＳＵ単位の消去ベリファイ動作とのそれぞれについて順に説明する。
（ブロックＢＬＫ単位の消去ベリファイ動作）
図１２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路図であり、ブロックＢＬＫ単位の消去ベリファイ動作において使用される電圧の一例を示している。
尚、以下で消去ベリファイ動作の説明に使用される回路図では、消去対象であるブロックＢＬＫにおけるストリングユニットＳＵ及びＮＡＮＤストリングＮＳと、消去対象外のブロックＢＬＫにおけるストリングユニットＳＵ及びＮＡＮＤストリングＮＳが適宜抽出されている。
以下の説明では、消去対象である選択されたブロックＢＬＫのことを選択ブロックＢＬＫselと称し、消去対象外である非選択のブロックＢＬＫのことを非選択ブロックＢＬＫuselと称する。また、以下の説明では、メモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれの閾値電圧が、“ＥＲ”状態に含まれるものと仮定する。
図１２に示すように、第１実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作において、センスアンプユニットＳＡＵはビット線ＢＬにＶblを印加し、ドライバモジュール１４はウェル線ＣＰＷＥＬＬにＶsrcを印加する。ここで、消去ベリファイ動作では、ウェル線ＣＰＷＥＬＬの電圧が、ビット線ＢＬの電圧よりも高い状態に制御される。
そして、選択ブロックＢＬＫselにおいて、ドライバモジュール１４及びロウデコーダモジュール１５は、選択ゲート線ＳＧＤにＶsgrpを印加し、ワード線ＷＬ０〜ＷＬ７のそれぞれにＶevfyを印加し、ダミーワード線にＶrpを印加し、選択ゲート線ＳＧＳにＶsgrpを印加する。この動作は、選択ブロックＢＬＫsel内の各ストリングユニットＳＵで同じである。すなわち、選択ブロックＢＬＫselにおいて、選択ゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれには、Ｖsgrpが印加される。
Ｖevfyは、消去ベリファイ電圧であり、“ＥＲ”状態と“Ａ”状態との間の電圧である。つまり、Ｖevfyがゲートに印加されたメモリセルトランジスタＭＴがオン状態になった場合、そのメモリセルトランジスタＭＴの閾値電圧は“ＥＲ”状態に分布していることを示している。Ｖsgrpは、Ｖsrcよりも低く、且つＶevfyよりも低い電圧である。Ｖrpは、Ｖsrcよりも低く、且つＶevfyよりも低い電圧である。
ゲートにＶsgrpが印加された選択トランジスタＳＴ１及びＳＴ２と、ゲートにＶrpが印加されたダミートランジスタＤＴのそれぞれは、オン状態になり、ゲートにＶevfyが印加されたワード線ＷＬ０〜ＷＬ７のそれぞれは、閾値電圧に応じてオン状態又はオフ状態になる。
一方で、非選択ブロックＢＬＫuselにおいて、ドライバモジュール１４及びロウデコーダモジュール１５は、各選択ゲート線ＳＧＤにＶblを印加し、選択ゲート線ＳＧＳにＶsrcを印加する。ゲートにＶblが印加された選択トランジスタＳＴ１は、ビット線ＢＬの電圧がＶblであることから、オフ状態になる。この動作は、非選択ブロックＢＬＫusel内の各ストリングユニットＳＵで同じでありる。すなわち、非選択ブロックＢＬＫuselにおいて、選択ゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれには、Ｖblが印加される。
ゲートにＶsrcが印加された選択トランジスタＳＴ２は、ウェル線ＣＰＷＥＬＬの電圧がＶsrcであることからオフ状態になる。従って、非選択ブロックＢＬＫuselにおいて、選択トランジスタＳＴ１及びＳＴ２間に接続されたメモリセルトランジスタＭＴ及びダミートランジスタＤＴのそれぞれのチャネルは、フローティング状態になる。
以上のように電圧が印加されると、選択ブロックＢＬＫsel内のＮＡＮＤストリングＮＳでは、ホール伝導によって、ウェル線ＣＰＷＥＬＬからビット線ＢＬに向かって電流が流れ得る。一方で、非選択ブロックＢＬＫusel内のＮＡＮＤストリングＮＳでは、ホール伝導によって、ウェル線ＣＰＷＥＬＬからビット線ＢＬに向かって電流が流れない。
その結果、第１実施形態に係る半導体記憶装置１は、選択ブロックＢＬＫsel内のＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴの閾値電圧が消去状態（“ＥＲ”状態）になっているかどうかを確認し得る。
具体的には、ホール伝導を用いた消去ベリファイ動作では、Ｖevfyよりも閾値電圧が低いメモリセルトランジスタＭＴはオフ状態になり、Ｖevfy以上の閾値電圧を有するメモリセルトランジスタＭＴはオン状態になる。
例えば、消去ベリファイ動作において、全てのメモリセルトランジスタＭＴがオン状態になったＮＡＮＤストリングＮＳでは、ＮＡＮＤストリングＮＳを介した電流がウェル線ＣＰＷＥＬＬからビット線ＢＬに流れる。一方で、オフ状態のメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは、ＮＡＮＤストリングＮＳを介した電流がウェル線ＣＰＷＥＬＬからビット線ＢＬに流れない。
以上のことから、第１実施形態に係る半導体記憶装置１は、全てのメモリセルトランジスタＭＴがオン状態になったＮＡＮＤストリングＮＳが接続されているビット線ＢＬには、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流が流れるため、当該ビット線ＢＬに対応するＮＡＮＤストリングＮＳの消去ベリファイ動作をパスしたものとみなす。
一方で、第１実施形態に係る半導体記憶装置１は、全てのメモリセルトランジスタＭＴ得がオン状態になったＮＡＮＤストリングＮＳが接続されていないビット線ＢＬには、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流が流れないため、当該ビット線ＢＬに対応するＮＡＮＤストリングＮＳの消去ベリファイ動作をフェイルしたものとみなす。
（ストリングユニットＳＵ単位の消去ベリファイ動作）
図１３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路図であり、ストリングユニットＳＵ単位の消去ベリファイ動作において使用される電圧の一例を示している。
尚、以下の説明では、選択ブロックＢＬＫsel内で消去ベリファイ対象であるストリングユニットＳＵのことを、選択ストリングユニットＳＵselと称し、選択ブロックＢＬＫsel内で消去ベリファイ対象外であるストリングユニットＳＵのことを、非選択ストリングユニットＳＵuselと称する。
図１３に示すように、第１実施形態におけるストリングユニットＳＵ単位の消去ベリファイ動作では、ブロックＢＬＫ単位の消去ベリファイ動作と同様に、センスアンプユニットＳＡＵがビット線ＢＬにＶblを印加し、ドライバモジュール１４がウェル線ＣＰＷＥＬＬにＶsrcを印加する。
そして、選択ブロックＢＬＫselにおいて、ドライバモジュール１４及びロウデコーダモジュール１５は、選択ストリングユニットＳＵsel内の選択ゲート線ＳＧＤにＶsgrpを印加し、非選択ストリングユニットＳＵusel内の選択ゲート線ＳＧＤにＶsrcを印加する。選択ブロックＢＬＫsel内でゲートにＶsrcが印加された選択トランジスタＳＴ１は、オフ状態になる。
その結果、選択ブロックＢＬＫselにおいて、選択ストリングユニットＳＵsel内のＮＡＮＤストリングＮＳでは、ホール伝導によって、ウェル線ＣＰＷＥＬＬからビット線ＢＬに向かって電流が流れる。一方で、選択ブロックＢＬＫselにおいて、非選択ストリングユニットＳＵusel内のＮＡＮＤストリングＮＳでは、ホール伝導によって、ウェル線ＣＰＷＥＬＬからビット線ＢＬに向かって電流が流れない。
以上で説明した第１実施形態におけるストリングユニットＳＵ単位の消去ベリファイ動作のその他の動作は、ブロックＢＬＫ単位の消去ベリファイ動作と同様のため、説明を省略する。これにより、第１実施形態に係る半導体記憶装置１は、ストリングユニットＳＵ単位の消去ベリファイ動作を実行することが出来る。
尚、ストリングユニットＳＵ単位の消去ベリファイ動作において、選択ブロックＢＬＫsel内の非選択ストリングユニットＳＵuselに対応する選択ゲート線ＳＧＤに印加される電圧は、Ｖsrcに限定されない。非選択ストリングユニットＳＵusel内の選択ゲート線ＳＧＤには、少なくともウェル線ＣＰＷＥＬＬに印加される電圧以上の電圧が印加されていれば良い。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１によれば、記憶層に強誘電体を用いたＮＡＮＤ型フラッシュメモリ（ＦｅＮＡＮＤ）における消去パフォーマンスを向上することが出来る。以下に、第１実施形態に係る半導体記憶装置１における効果の詳細について説明する。
図１４は、第１実施形態の比較例として、フローティングゲートを記憶層として用いたメモリセルトランジスタの閾値分布の一例を示している。
図１４に示すように、第１実施形態の比較例におけるメモリセルトランジスタの閾値分布は、第１実施形態で図５を用いて説明したメモリセルトランジスタＭＴの閾値分布に対して、消去状態に対応する閾値分布の位置が異なっている。
具体的には、強誘電体を用いたメモリセルトランジスタＭＴでは、閾値電圧が最も高い閾値分布が消去状態に対応する一方で、フローティングゲートを用いたメモリセルトランジスタＭＴでは、閾値電圧が最も低い閾値分布が消去状態に対応している。
これに伴い、第１実施形態の比較例におけるメモリセルトランジスタの閾値分布では、閾値電圧の低い方から、“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態の順に閾値分布が形成され、適宜読み出し電圧が設定される。
図１５は、第１実施形態の比較例におけるメモリセルトランジスタを用いたＮＡＮＤストリングＮＳの回路構成を示し、電子伝導を用いたベリファイ動作を実行した場合の動作の一例を示している。
図１５に示すように、電子伝導を用いたベリファイ動作では、ビット線ＢＬにＶblが印加され、ソース線ＣＥＬＳＲＣにＶssが印加され、選択ゲート線ＳＧＤ及びＳＧＳのそれぞれにＶsgが印加され、ダミーワード線ＤＷＬにＶdwlが印加され、ワード線ＷＬ０〜ＷＬ７のそれぞれにＶevfyが印加される。
Ｖblは、Ｖssよりも高い電圧である。Ｖsgは、Ｖblよりも高い電圧である。Ｖdwlは、ダミートランジスタＤＴがオン状態になる電圧である。このように電圧が印加されると、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴの閾値電圧に応じて、ソース線ＣＥＬＳＲＣからビット線ＢＬに向かって電子が流れ得る。
例えば、メモリセルトランジスタＭＴ０〜ＭＴ７が全てオン状態、すなわちＮＡＮＤストリングＮＳ内の全てのメモリセルトランジスタＭＴで閾値電圧ＶthがＶevfyよりも低い場合、ＮＡＮＤストリングＮＳを介して電子がソース線ＣＥＬＳＲＣからビット線ＢＬに向かって流れる。
このように、第１実施形態の比較例では、電子伝導を用いた消去ベリファイ動作を実行することによって、ＮＡＮＤストリングＮＳ内の全てのメモリセルトランジスタＭＴがオンしたかどうかに基づいて、消去ベリファイにパスしたか否かを判定する。言い換えると、第１実施形態の比較例では、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴに対する消去ベリファイ動作が一括で実行され得、消去ベリファイ動作がブロックＢＬＫ単位若しくはストリングユニットＳＵ単位で実行され得る。
一方で、第１実施形態におけるメモリセルトランジスタＭＴに対して電子伝導を用いたベリファイ動作が実行された場合、全てのメモリセルトランジスタＭＴがオフ状態になったことに基づいて、消去ベリファイにパスしたか否かが判定される。
図１６は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴを用いたＮＡＮＤストリングＮＳの回路構成を示し、比較例と同様に、電子伝導を用いたベリファイ動作を実行した場合の動作の一例を示している。
図１６に示すように、第１実施形態に係る半導体記憶装置１において電子伝導を用いた消去ベリファイ動作が実行された場合、ベリファイ対象のＮＡＮＤストリングＮＳに１つでもオフ状態のメモリセルトランジスタＭＴが含まれていれば、消去ベリファイにパスしたものとみなされる。つまり、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴで“ＥＲ”状態に分布していないメモリセルトランジスタＭＴが多数含まれていた場合でも、消去ベリファイにパスしたものとみなされてしまう。
このため、第１実施形態に係る半導体記憶装置１は、電子伝導を用いた消去ベリファイ動作を用いる場合、消去ベリファイの精度を向上するために、ワード線ＷＬ単位で消去ベリファイを実行することが好ましい。しかしながら、ワード線ＷＬ単位の消去ベリファイ動作は、ワード線ＷＬの本数が増えるほど実行回数が多くなり、半導体記憶装置１の消去パフォーマンスの低下の原因になり得る。
そこで、第１実施形態に係る半導体記憶装置１は、消去ベリファイ動作にホール伝導を用いたベリファイ動作を適用する。ホール伝導を用いたベリファイ動作では、ベリファイ電圧よりも高い閾値電圧を有するメモリセルトランジスタＭＴがオン状態になる。
つまり、第１実施形態に係る半導体記憶装置１は、ホール伝導を用いた消去ベリファイ動作を用いることで、第１実施形態の比較例と同様に、ＮＡＮＤストリングＮＳ内の全てのメモリセルトランジスタＭＴがオンしたかどうかに基づいて消去ベリファイにパスしたか否かを判定することが出来る。
その結果、第１実施形態に係る半導体記憶装置１は、ブロックＢＬＫ又はストリングユニットＳＵ単位の消去ベリファイ動作を実行することが出来る。従って、第１実施形態に係る半導体記憶装置１は、記憶層に強誘電体を用いたＮＡＮＤ型フラッシュメモリにおける消去パフォーマンスを向上することが出来る。
尚、第１実施形態に係る半導体記憶装置１は、ブロックＢＬＫ単位の消去ベリファイ動作において、１つ以上のストリングユニットＳＵでＮＡＮＤストリングＮＳを介した電流が流れた場合に、当該消去ベリファイにパスしたものとみなす。
しかしながら、消去ベリファイで判定しているのは、ストリングユニットＳＵに含まれるメモリセルトランジスタＭＴが作る分布の下端であり、複数のメモリセルトランジスタＭＴからなる分布の特性においては、個々のメモリセルトランジスタＭＴ間の特性差はある程度平均化される。このため、第１実施形態に係る半導体記憶装置１において、ストリングユニットＳＵ間での特性差は小さいことが推測され得る。従って、第１実施形態に係る半導体記憶装置１は、ブロックＢＬＫ単位の消去ベリファイ動作においても、消去ベリファイの信頼性を担保することが出来る。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に対して選択ゲート線ＳＧＳの接続関係が異なり、第１実施形態と同様の消去ベリファイ動作を実行する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］メモリセルアレイ１０の構成
図１７は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例であり、第１実施形態で説明したメモリセルアレイ１０の回路構成に対して選択ゲート線ＳＧＳの接続関係が異なっている。
具体的には、図１７に示すように、第２実施形態におけるメモリセルアレイ１０には、４本の選択ゲート線ＳＧＳ０〜ＳＧＳ３が設けられている。選択ゲート線ＳＧＳ０〜ＳＧＳ３は、それぞれストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ２に共通接続される。
つまり、第２実施形態におけるメモリセルアレイ１０では、ストリングユニットＳＵ毎に選択ゲート線ＳＧＳが分離されている。ドライバモジュール１４及びロウデコーダモジュール１５は、選択ストリングユニットＳＵselに対応する選択ゲート線ＳＧＳに印加する電圧と、非選択ストリングユニットＳＵuselに対応する選択ゲート線ＳＧＳに印加する電圧とを独立に制御し得る。
図１８は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例であり、第１実施形態で説明したメモリセルアレイ１０の断面構造に対して選択ゲート線ＳＧＳ対応する導電体層の構造が異なっている。
具体的には、図１８に示すように、第２実施形態においてメモリセルアレイ１０に対応する領域には、ストリングユニットＳＵ毎に分離された導電体層２２が含まれている。言い換えると、ストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応するメモリピラーＭＰは、電気的に分離された導電体層２２を貫通している。
尚、本例では、最下層の導電体層２２に対応する導電体層２２が、第１実施形態と同様に一体で設けられている。これは、Ｐ型ウェル領域２０を介した電流をソース線ＣＥＬＳＲＣとＮＡＮＤストリングＮＳとの間で流すための配線であり、例えば最下層の導電体層２２は、選択ゲート線ＳＧＳＢとして独立に制御され得る。この場合、選択ゲート線ＳＧＳＢに対応する導電体層２２よりも上層に設けられた３層の導電体層２２が、図１７を用いて説明した選択ゲート線ＳＧＳとして使用される。
以上で説明した第２実施形態におけるメモリセルアレイ１０のその他の回路構成及び断面構造は、それぞれ第１実施形態で説明したメモリセルアレイ１０の回路構成及び断面構造と同様である。また、第２実施形態に係る半導体記憶装置１におけるその他の構成は、第１実施形態に係る半導体記憶装置１の構成と同様のため、説明を省略する。
［２−２］消去ベリファイ動作
（ブロックＢＬＫ単位の消去ベリファイ動作）
図１９は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路図であり、ブロックＢＬＫ単位の消去ベリファイ動作において使用される電圧の一例を示している。
図１９に示すように、第２実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作では、第１実施形態で説明したブロックＢＬＫ単位の消去ベリファイ動作と同様に、センスアンプユニットＳＡＵがビット線ＢＬにＶblを印加し、ドライバモジュール１４がウェル線ＣＰＷＥＬＬにＶsrcを印加する。
そして、選択ブロックＢＬＫselにおいて、ドライバモジュール１４及びロウデコーダモジュール１５は、選択ゲート線ＳＧＤにＶsgrpを印加し、ワード線ＷＬ０〜ＷＬ７並びにダミーワード線ＤＷＬのそれぞれにＶevfyを印加し、選択ゲート線ＳＧＳにＶsgrpを印加する。この動作は、選択ブロックＢＬＫsel内の各ストリングユニットＳＵで同じである。つまり、選択ブロックＢＬＫselにおいて、選択ゲート線ＳＧＤ０〜ＳＧＤ３並びにＳＧＳ０〜ＳＧＳ３のそれぞれには、Ｖsgrpが印加される。
以上のように、第２実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作において、選択ブロックＢＬＫに対応する配線に印加される電圧の条件は、第１実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作と同様になる。
その結果、第２実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作において、選択ブロックＢＬＫsel内の選択トランジスタＳＴ２は、第１実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作と同様に動作する。
以上で説明した第２実施形態におけるブロックＢＬＫ単位の消去ベリファイ動作のその他の動作は、第１実施形態で説明したブロックＢＬＫ単位の消去ベリファイ動作と同様のため、説明を省略する。
（ストリングユニットＳＵ単位の消去ベリファイ動作）
図２０は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路図であり、ストリングユニットＳＵ単位の消去ベリファイ動作において使用される電圧の一例を示している。
図２０に示すように、第２実施形態におけるストリングユニットＳＵ単位の消去ベリファイ動作では、第１実施形態で説明したストリングユニットＳＵ単位の消去ベリファイ動作と同様に、センスアンプユニットＳＡＵがビット線ＢＬにＶblを印加し、ドライバモジュール１４がウェル線ＣＰＷＥＬＬにＶsrcを印加する。
そして、選択ブロックＢＬＫselにおいて、ドライバモジュール１４及びロウデコーダモジュール１５は、選択ストリングユニットＳＵsel内の選択ゲート線ＳＧＤ及びＳＧＳのそれぞれにＶsgrpを印加し、非選択ストリングユニットＳＵusel内の選択ゲート線ＳＧＤ及びＳＧＳにそれぞれＶbl及びＶsrcを印加する。
これにより、第２実施形態のストリングユニットＳＵ単位の消去ベリファイ動作において、選択ブロックＢＬＫsel内の非選択ストリングユニットＳＵuselに対応する選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧の条件が、それれぞれ第１実施形態で説明した非選択ブロックＢＬＫusel内の選択ゲート線ＳＧＤ及びＳＧＳと同様になる。
その結果、選択ブロックＢＬＫsel内の非選択ストリングユニットＳＵuselでは、各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１及びＳＴ２のそれぞれがオフ状態になり、当該非選択ストリングユニットＳＵuselが消去ベリファイ動作の対象から除外される。
以上で説明した第２実施形態におけるストリングユニットＳＵ単位の消去ベリファイ動作のその他の動作は、第１実施形態で説明したストリングユニットＳＵ単位の消去ベリファイ動作と同様のため、説明を省略する。
［２−３］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１は、第１実施形態と異なる回路構成で、第１実施形態と同様にブロックＢＬＫ又はストリングユニットＳＵ単位の消去動作を実行することが出来る。
その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来、記憶層に強誘電体を用いたＮＡＮＤ型フラッシュメモリ（ＦｅＮＡＮＤ）における消去パフォーマンスを向上することが出来る。
［３］第３実施形態
第３実施形態に係る半導体記憶装置１では、消去ベリファイ動作の精度を向上するために、消去ベリファイ電圧の補正動作を実行する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
［３−１］メモリセルトランジスタＭＴの閾値電圧について
メモリセルトランジスタＭＴは、電子伝導を用いて動作させる場合（ＮＭＯＳ動作）と、ホール伝導を用いて動作させる場合（ＰＭＯＳ動作）とで、閾値電圧が異なる場合がある。そして、ＮＭＯＳ動作における閾値電圧とＰＭＯＳ動作における閾値電圧との間には何らかの関係があると想定され得る。定性的には、ＮＭＯＳ動作における閾値電圧が上昇すると、ＰＭＯＳ動作における閾値電圧も上昇すると考えられる。
第１実施形態と第２実施形態とのそれぞれで説明した消去ベリファイ動作では、ＮＭＯＳ動作における閾値電圧が所定のレベル以上になったことを、ＰＭＯＳ動作を用いて判定している。このため、消去ベリファイ電圧Ｖevfyは、ＮＭＯＳ動作における閾値電圧とＰＭＯＳ動作における閾値電圧との差を補償した値に設定することが好ましい。
以下では、電子伝導を用いた読み出し動作のことをＮＭＯＳ読み出しと称し、ホール伝導を用いた読み出し動作のことをＰＭＯＳ読み出しと称する。
図２１は、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布を示している。
尚、以下で参照される閾値分布の図面において、“Ｖthn”は、ＮＭＯＳ読み出しにおけるメモリセルトランジスタＭＴの閾値電圧に対応し、“Ｖthp”は、ＰＭＯＳ読み出しにおけるメモリセルトランジスタＭＴの閾値電圧に対応している。
図２１に示すように、同一のセルユニットＣＵにおいて、ＮＭＯＳ読み出しが実行された場合と、ＰＭＯＳ読み出しが実行された場合とで閾値分布が異なり得る。そして、図２１には、ＮＭＯＳ読み出しにおける閾値電圧とＰＭＯＳ読み出しにおける閾値電圧との差分が、Δｎｐとして示されている。つまり、Δｎｐは、Δｎｐ＝Ｖthn−Ｖthpという数式によって定義される。
尚、図示されたΔｎｐは、ＮＭＯＳ読み出しにおける閾値分布の下端と、ＰＭＯＳ読み出しにおける閾値分布の下端との差分で示されているが、これはあくまで一例である。Δｎｐは、メモリセルトランジスタＭＴ毎にも異なり得る。
図２２は、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布に対して、Ｎ−ＰＡＳＳ及びＰ−ＰＡＳＳの定義を示している。
図２２（１）に示すように、ＮＭＯＳ読み出しにおいて、ベリファイ電圧Ｖvfynが使用された場合、Ｖvfyn未満の閾値電圧を有するメモリセルトランジスタＭＴはオン状態になる。以下では、このようにＶthn＜ＶvfynとなるメモリセルトランジスタＭＴのことを、Ｎ−ＰＡＳＳのメモリセルトランジスタＭＴと称する。また、図示が省略されているが、Ｖthn≧ＶvfynとなるメモリセルトランジスタＭＴのことを、Ｎ−ＦＡＩＬのメモリセルトランジスタＭＴと称する。
図２２（２）に示すように、ＰＭＯＳ読み出しにおいて、ベリファイ電圧Ｖvfypが使用された場合、Ｖvfypよりも高い閾値電圧を有するメモリセルトランジスタＭＴはオン状態になる。以下では、このようにＶthp＞ＶvfypとなるメモリセルトランジスタＭＴのことを、Ｐ−ＰＡＳＳのメモリセルトランジスタＭＴと称する。また、図示が省略されているが、Ｖthp≦ＶvfypとなるメモリセルトランジスタＭＴのことを、Ｐ−ＦＡＩＬのメモリセルトランジスタＭＴと称する。
そして、第３実施形態に係る半導体記憶装置１では、ＮＭＯＳ読み出しとＰＭＯＳ読み出しとにおいて、Δｎｐを考慮した読み出し電圧の補正値Ｖdeltaが使用され得る。
Δｎｐの補正値Ｖdeltaは、半導体記憶装置１内のレジスタに保持されても良いし、メモリセルアレイ１０内に記憶されても良い。Δｎｐの補正値Ｖdeltaは、メモリコントローラ２によって管理されても良い。Δｎｐの補正値Ｖdeltaは、ブロックＢＬＫ毎に更新されても良いし、ワード線ＷＬ毎に更新されても良いし、特定のワード線ＷＬとその他のワード線ＷＬとでグループ分けして管理されても良い。
図２３、図２４、及び図２５は、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布において、それぞれＶdelta＝Δｎｐ、Ｖdelta＜Δｎｐ、及びＶdelta＞Δｎｐである場合の一例を示している。
本例は、ＮＭＯＳ読み出しが基準として使用され、ＰＭＯＳ読み出しにＶdeltaが使用される。そして、ＰＭＯＳ読み出しで使用されるベリファイ電圧Ｖvfypが、例えばＶvfyn−Ｖdeltaによって算出される。
図２３に示すように、Ｖdelta＝Δｎｐである場合、ＮＭＯＳ読み出しにおけるＮ−ＰＡＳＳのメモリセルトランジスタＭＴは、ＰＭＯＳ読み出しにおけるＰ−ＦＡＩＬに含まれるため、Ｎ−ＰＡＳＳとＰ−ＰＡＳＳは排他的となり、ＮＭＯＳ読み出しにおけるＮ−ＰＡＳＳのメモリセルトランジスタＭＴの数と、ＰＭＯＳ読み出しにおけるＰ−ＰＡＳＳのメモリセルトランジスタＭＴの数との和が、１つのセルユニットＣＵに含まれたメモリセルトランジスタＭＴの数と略同じになる。
言い換えると、Δｎｐの補正値が適切である場合、Ｎ−ＰＡＳＳ∩Ｐ−ＰＡＳＳ＝０且つＮ−ＦＡＩＬ∩Ｐ−ＦＡＩＬ＝０となる。
一方で、Δｎｐの補正値が適切でない場合、ＮＭＯＳ読み出しとＰＭＯＳ読み出しとの両方で、パス若しくはフェイルするビットが表れることになる。
図２４に示すように、Ｖdelta＜Δｎｐである場合、ＮＭＯＳ読み出しにおけるＮ−ＰＡＳＳのメモリセルトランジスタＭＴの数と、ＰＭＯＳ読み出しにおけるＰ−ＰＡＳＳのメモリセルトランジスタＭＴの数との和が、１つのセルユニットＣＵに含まれたメモリセルトランジスタＭＴの数よりも少なくなる。
この場合、セルユニットＣＵには、ＮＭＯＳ読み出しにおいてＮ−ＦＡＩＬとなり、且つＰＭＯＳ読み出しにおいてＰ−ＦＡＩＬとなったメモリセルトランジスタＭＴが含まれている。このような、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しのそれぞれにおいてベリファイフェイルとなったメモリセルトランジスタＭＴのことを、以下ではＮＰ−ＦＡＩＬのメモリセルトランジスタＭＴと称する。ＮＰ−ＦＡＩＬは、例えばＮ−ＦＡＩＬ∩Ｐ−ＦＡＩＬ＝ＮＰ−ＦＡＩＬ≠０で表される。
図２５に示すように、Ｖdelta＞Δｎｐである場合、ＮＭＯＳ読み出しにおけるＮ−ＰＡＳＳのメモリセルトランジスタＭＴの数と、ＰＭＯＳ読み出しにおけるＰ−ＰＡＳＳのメモリセルトランジスタＭＴの数との和が、１つのセルユニットＣＵに含まれたメモリセルトランジスタＭＴの数よりも多くなる。
この場合、セルユニットＣＵには、ＮＭＯＳ読み出しにおいてＮ−ＰＡＳＳとなり、且つＰＭＯＳ読み出しにおいてＰ−ＰＡＳＳとなったメモリセルトランジスタＭＴが含まれている。このような、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しのそれぞれにおいてベリファイパスとなったメモリセルトランジスタＭＴのことを、以下ではＮＰ−ＰＡＳＳのメモリセルトランジスタＭＴと称する。ＮＰ−ＰＡＳＳは、例えばＮ−ＰＡＳＳ∩Ｐ−Ｐ−ＰＡＳＳ＝ＮＰ−ＰＡＳＳ≠０で表される。
第３実施形態に係る半導体記憶装置１では、上述した数式に対して所定の条件を設定することによって、適切なΔｎｐの補正値が探索される。適切なΔｎｐの補正値は、例えばＮＭＯＳ読み出しにおける閾値分布の中央値と、ＰＭＯＳ読み出しにおける閾値分布の中央値との差に等しくなる。
［３−２］補正動作
第３実施形態に係る半導体記憶装置１は、Δｎｐに対する補正値として使用されるＶdeltaを適宜補正し得る。この補正動作は、消去後のブロックＢＬＫの中で、所望のワード線ＷＬを選択して実行される。以下に、第３実施形態に係る半導体記憶装置１におけるＶdeltaの補正動作について説明する。
（補正動作のフローについて）
図２６は、第３実施形態に係る半導体記憶装置１における補正動作のフローチャートの一例を示している。
図２６に示すように、補正動作において、まずメモリコントローラ２は、最初のＶdeltaを設定する(ステップＳ１０）。最初のＶdeltaは、例えばステップアップ電圧Ｖstepを加算する方向に理想的なＶdeltaの電圧が含まれるように、Δｎｐより十分に小さい値が設定される。
次に、メモリコントローラ２は、半導体記憶装置１に対して消去動作の実行を指示する(ステップＳ１１）。すると、半導体記憶装置１は、メモリコントローラ２によって選択されたブロックＢＬＫに対する消去動作を実行する。
続けて、メモリコントローラ２は、半導体記憶装置１に対して弱書き込み動作の実行を指示する(ステップＳ１２）。すると、半導体記憶装置１は、先程消去動作を実行したブロックＢＬＫに含まれたいずれかのワード線ＷＬを選択した弱書き込み動作を実行する。
ここで、半導体記憶装置１の弱書き込み動作について簡単に説明する。弱書き込み動作は、消去動作後に実行され、例えばベリファイ動作を含まない書き込み動作である。
図２７は、第３実施形態に係る半導体記憶装置１における弱買い込み動作の前後におけるメモリセルトランジスタＭＴの閾値分布の変化の一例を示している。
図２７（１）に示すように、書き込み動作前におけるメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”状態に分布している。一方で、弱書き込み動作が実行された後では、例えば図２７（２）に示すように、“ＥＲ”状態から“ＥＲＭ”状態に閾値電圧が低下する。
“ＥＲＭ”状態は、例えば“Ａ”状態の近傍に分布し、分布の幅が“ＥＲ”状態よりも広くなっている。そして、“ＥＲＭ”状態は、補正動作におけるベリファイ電圧Ｖvfynを跨がっている。このベリファイ電圧Ｖvfynは、消去ベリファイ電圧Ｖevfyに対応する電圧である。つまり、弱書き込み動作が実行されると、“ＥＲ”状態に分布するメモリセルトランジスタＭＴの閾値分布から、消去ベリファイ電圧Ｖevfyに跨がるような分布が形成される。
図２６に戻り、弱書き込み動作が実行された後に、メモリコントローラ２は、例えば消去ベリファイ電圧Ｖevfy＋Ｖdeltaを用いたＮＭＯＳ読み出しの実行を半導体記憶装置１に指示する(ステップＳ１３）。このＮＭＯＳ読み出しにおける消去ベリファイ電圧Ｖevfyは、図２２を用いて説明したＶvfynに対応している。
続けて、メモリコントローラ２は、例えば消去ベリファイ電圧Ｖevfyを用いたＰＭＯＳ読み出しの実行を半導体記憶装置１に指示する(ステップＳ１４）。このＰＭＯＳ読み出しにおける消去ベリファイ電圧Ｖevfyは、図２２を用いて説明したＶvfypに対応している。
そして、メモリコントローラ２は、ステップＳ１３及びＳ１４のそれぞれにおける読み出し結果に基づいて、ＮＰ−ＦＡＩＬ数Ｎnpfailを算出する。そして、メモリコントローラ２は、Ｎnpfailが所定の数Ｎc未満であるかどうかを確認する(ステップＳ１５）。
Ｎnpfailが所定の数Ｎc未満ではない場合(ステップＳ１５、ＮＯ）、メモリコントローラ２は、Ｖdeltaをステップアップする(ステップＳ１６）。具体的には、Ｖdelta＝Ｖdelta＋Ｖstepの処理が実行される。Ｖstepは、Ｖdeltaのステップアップ電圧に相当し、任意の数値に設定され得る。
Ｖdeltaをステップアップした後、メモリコントローラ２は、ステップＳ１３に戻り、ステップＳ１３におけるＮＭＯＳ読み出しと、ステップＳ１４におけるＰＭＯＳ読み出しとを再び実行する。
ステップＳ１３〜Ｓ１６の処理が繰り返し実行され、Ｎnpfailが所定の数Ｎc未満になった場合(ステップＳ１５、ＹＥＳ）、メモリコントローラ２は、このＶdeltaをΔｎｐの補正値として設定する(ステップＳ１７）。
以上のように、第３実施形態に係る半導体記憶装置１は、メモリコントローラ２の指示に基づいた補正動作を実行することによって、Δｎｐの補正値を算出することが出来る。尚、以上の説明では、メモリコントローラ２の指示に基づいた補正動作について説明したが、以上で説明した補正動作は半導体記憶装置１の内部で実行されても良い。
また、以上の説明では、半導体記憶装置１が補正動作の前に弱書き込み動作を実行する場合について例示したが、これに限定されない。例えば、補正動作で使用されるベリファイ電圧Ｖvfyが、“ＥＲ”状態の真ん中近傍に予め設定されていても良い。このような場合においても、第３実施形態に係る半導体記憶装置１は、上述したようにΔｎｐの補正値を得ることが出来る。
（補正動作の実行タイミングについて）
次に、上述した補正動作の実行タイミングの一例について説明する。補正動作は、半導体記憶装置１の出荷前の不良検査時に実行されても良いし、出荷後に実行されても良い。
補正動作が半導体記憶装置１の出荷前に実行される場合、半導体記憶装置１の製造メーカーは、出荷前の半導体記憶装置１に例えば全てのブロックＢＬＫに対する補正動作を実行させ、Δｎｐの補正値を更新させる。
半導体記憶装置１の出荷後における半導体記憶装置１の補正動作の実行タイミングの一例については、以下に図２８及び図２９を用いて説明する。
図２８及び図２９のそれぞれは、第３実施形態に係る半導体記憶装置１における補正動作の実行タイミングの一例を示すフローチャートである。
図２８に示された一例において半導体記憶装置１は、消去ベリファイ動作にフェイルしたことに基づいて補正動作を実行する。
具体的には、まずメモリコントローラ２は、消去動作の実行を半導体記憶装置１に指示し、半導体記憶装置１は消去動作を実行する（ステップＳ２０）。
次に、メモリコントローラ２は、ステップＳ２０において消去動作が実行されたブロックＢＬＫにおける消去ベリファイ動作の実行を半導体記憶装置１に指示し、半導体記憶装置１は消去ベリファイ動作を実行する（ステップＳ２１）。
そして、メモリコントローラ２は、ステップＳ２１における消去ベリファイ動作において、消去ベリファイ動作にパスしたかどうかを確認する（ステップＳ２２）。
消去ベリファイにパスしている場合（ステップＳ２２、ＹＥＳ）、メモリコントローラ２は、当該ブロックＢＬＫに対する補正動作を実行しない。
一方で、消去ベリファイにフェイルしている場合（ステップＳ２２、ＮＯ）、メモリコントローラ２は、図２６を用いて説明した補正動作を実行する。尚、ステップＳ２２において実行される補正動作では、ステップＳ１１における消去動作と、ステップＳ１２における弱書き込み動作とが省略されても良い。
ステップＳ２３における補正動作が完了すると、メモリコントローラ２は、消去ベリファイにフェイルしたブロックＢＬＫに対する消去動作を再び半導体記憶装置１に実行させる（ステップＳ２４）。
それから、メモリコントローラ２は、ステップＳ２４において消去動作を実行したブロックＢＬＫにおいて、ステップＳ２３で算出されたΔｎｐの補正値を用いた消去ベリファイ動作を実行する（ステップＳ２５）。
そして、メモリコントローラ２は、ステップＳ２５における消去ベリファイ動作において、消去ベリファイ動作にパスしたかどうかを確認する（ステップＳ２６）。
消去ベリファイにパスしている場合（ステップＳ２６、ＹＥＳ）、メモリコントローラ２は、当該ブロックＢＬＫに対するΔｎｐの補正動作を終了する。
一方で、消去ベリファイにフェイルしている場合（ステップＳ２６、ＮＯ）、メモリコントローラ２は、当該ブロックＢＬＫをバッドブロックに設定する（ステップＳ２７）。そして、メモリコントローラ２は、当該ブロックＢＬＫに対する補正動作を終了する。
図２９に示された一例において半導体記憶装置１は、消去回数に基づいて補正動作を実行する。
具体的には、まずステップＳ２０の処理が実行され、半導体記憶装置１は消去動作を実行する。次に、メモリコントローラ２は、ステップＳ２０において消去動作が実行されたブロックＢＬＫにおける消去回数Ｎeraseが、所定の回数Ｎthを超えているかどうかを確認する（ステップＳ３０）。
消去回数Ｎeraseが所定の回数を超えていない場合（ステップＳ３０、ＮＯ）、メモリコントローラ２は、当該ブロックＢＬＫに対する補正動作を実行しない。
消去回数Ｎeraseが所定の回数を超えている場合（ステップＳ３０、ＹＥＳ）、メモリコントローラ２は、ステップＳ２３の処理に移行し、当該ブロックＢＬＫに対する補正動作を実行する。ステップＳ２３の処理以降、メモリコントローラ２は、メモリコントローラ２は、図２８を用いて説明した動作と同様に、ステップＳ２４〜Ｓ２７の動作を適宜実行し、当該ブロックＢＬＫに対する補正動作を終了する。
尚、図２９では、補正動作の実行タイミングが、消去回数Ｎeraseが所定の回数Ｎthを超えた後に毎回実行される場合について例示されているが、これに限定されない。例えばメモリコントローラ２は、あるブロックＢＬＫに対する消去動作が所定の回数に到達した後に、消去動作の実行回数が所定の周期に該当した場合に補正動作を実行しても良い。
以上のように、第３実施形態に係る半導体記憶装置１は、補正動作の実行に関するトリガーを適宜設定することによって、補正動作を所定のタイミングで実行することが出来る。
［３−３］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１は、消去ベリファイ電圧の補正動作を実行する。消去ベリファイ電圧が補正されることによって、消去ベリファイ動作の精度が向上され得る。
その結果、第３実施形態に係る半導体記憶装置１は、消去ベリファイ動作の精度低下が原因で生じるエラーの発生を抑制することが出来る。従って、第３実施形態に係る半導体記憶装置１は、記憶するデータの信頼性を向上することが出来る。
尚、以上の説明では、Δｎｐが一定の値であることを前提に説明したが、実際のデバイスでは、メモリセルトランジスタＭＴ毎にΔｎｐのばらつきがあることが推測され得る。
図３０は、ＮＭＯＳ読み出し及びＰＭＯＳ読み出しにそれぞれ対応するメモリセルトランジスタＭＴの閾値分布であり、Δｎｐのばらつきの一例を示している。
図３０に示すように、Δｎｐは、大きい場合と小さい場合が考えられる。例えば、Δｎｐが大きい場合、ＮＭＯＳ読み出しでフェイルだったメモリセルトランジスタＭＴが、ＰＭＯＳ読み出しでもフェイルになり得る。また、Δｎｐが小さい場合、ＮＭＯＳ読み出しでパスだったメモリセルトランジスタＭＴが、ＰＭＯＳ読み出しでもパスになり得る。
このため、Δｎｐの補正値を最適値（中央値）に設定したとしても、Ｎ−ＰＡＳＳ∩Ｐ−ＰＡＳＳ＝０と、Ｎ−ＦＡＩＬ∩Ｐ−ＦＡＩＬ＝０とが、Δｎｐのばらつきに起因して、同時に満たされ得ない。
実際の動作では、ＮＭＯＳ動作における閾値電圧がベリファイ電圧Ｖvfyn以上にあることをＰＭＯＳ読み出しで判定したいということが主要な目的である。つまり、ＮＭＯＳ読み出しの白抜き部分にあるメモリセルトランジスタＭＴは、全てＰＭＯＳ読み出しで斜線部分に入っていることが好ましい。つまり、Δｎｐが大きいメモリセルトランジスタＭＴに対する対処が優先されることが好ましい。
これに対して、第３実施形態に係る半導体記憶装置１では、Ｎ−ＦＡＩＬ∩Ｐ−ＦＡＩＬを優先して、図２６を用いて説明したようにＮＰ−ＦＡＩＬが十分に小さくなるΔｎｐを探索している。
その結果、Δｎｐのばらつき分だけマージンは減少するが、第３実施形態に係る半導体記憶装置１は、ＮＭＯＳ動作における閾値電圧がある値以上のメモリセルトランジスタＭＴをＰＭＯＳ読み出しで判定することが出来る。
このように、第３実施形態に係る半導体記憶装置１は、適切なΔｎｐの補正値を算出することが出来、消去ベリファイ動作の精度を向上することが出来る。
［４］その他の変形例等
実施形態の半導体記憶装置は、ストリングと、ビット線と、ウェル線と、シーケンサとを含む。ストリング＜例えば図１２、ＮＳ＞は、第１選択トランジスタ＜例えば図１２、ＳＴ１＞と、第２選択トランジスタ＜例えば図１２、ＳＴ２＞と、第１選択トランジスタと第２選択トランジスタとの間に直列接続され、記憶層に強誘電体を用いた複数のメモリセルトランジスタ＜例えば図１２、ＭＴ０〜ＭＴ７＞とを含む。ビット線＜例えば図１２、ＢＬ＞は、第１選択トランジスタに接続される。ウェル線＜例えば図１２、ＣＰＷＥＬＬ＞は、第２選択トランジスタに接続される。シーケンサは、ストリングを選択した消去動作後の消去ベリファイ動作中の第１時刻において、メモリセルトランジスタのゲートに第１電圧＜例えば図１２、Ｖevfy＞を印加し、第１選択トランジスタのゲートに第１電圧よりも低い第２電圧＜例えば図１２、Ｖsgrp＞を印加し、第２選択トランジスタのゲートに第１電圧よりも低い第３電圧＜例えば図１２、Ｖsgrp＞を印加し、ビット線に第４電圧＜例えば図１２、Ｖsrc＞を印加し、ソース線に第４電圧よりも高い第５電圧＜例えば図１２、Ｖbl＋Ｖsrc＞を印加する。これにより、実施形態に係る半導体記憶装置では、ＦｅＮＡＮＤの消去パフォーマンスを向上することが出来る。
上記実施形態で説明した消去ベリファイ動作では、選択ブロックＢＬＫsel内の全てのワード線ＷＬに同じ電圧が印加される場合について例示したが、選択ブロックＢＬＫsel内の各ワード線ＷＬに印加されるベリファイ電圧は異なっていても良い。
例えば、メモリセルトランジスタＭＴが三次元に積層されたＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬの層位置に応じて、メモリセルトランジスタＭＴに印加される実効的な電圧が異なる場合がある。これに対して、半導体記憶装置１は、ワード線ＷＬに印加する電圧に、層位置に基づく補正値を適用しても良い。
言い換えると、消去ベリファイ動作において半導体記憶装置１は、ワード線ＷＬの層位置に基づいて、ワード線ＷＬ毎に最適化されたベリファイ電圧を印加しても良い。これにより、半導体記憶装置１は、メモリセルトランジスタＭＴの位置に応じた特性のばらつきを抑制することができ、データの信頼性を向上することが出来る。
上記実施形態において、メモリセルアレイ１０の構造は、その他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。具体的には、メモリピラーＭＰは、導電体層２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良いし、それぞれが複数の導電体層２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
上記実施形態では、メモリセルアレイ１０がＰ型ウェル領域２０上に形成された場合について例示したが、半導体記憶装置１は、メモリセルアレイ１０下にセンスアンプモジュール１６等の回路が配置される構造であっても良い。この場合、メモリピラーＭＰの下部は、例えばソース線ＣＥＬＳＲＣとして機能するＰ型の導電体層に電気的に接続される。
上記実施形態では、メモリセルアレイ１０に設けられたメモリセルトランジスタＭＴが三次元に積層された構造である場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１０の構成は、メモリセルトランジスタＭＴが二次元に配置された平面ＮＡＮＤ型フラッシュメモリであっても良い。このような場合においても、上記実施形態は実現することが可能であり、同様の効果を得ることが出来る。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
本明細書において“導電型”とは、Ｎ型又はＰ型であることを示している。例えば、第１導電型がＰ型に対応し、第２導電型がＮ型に対応する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ０…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット

Claims (13)

  1. 第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタと前記第２選択トランジスタとの間に直列接続され、記憶層に強誘電体を用いた複数のメモリセルトランジスタと、を含むストリングと、
    前記第１選択トランジスタに接続されたビット線と、
    前記第２選択トランジスタに接続されたウェル線と、
    シーケンサと、を備え、
    前記シーケンサは、前記ストリングを選択した消去動作後の消去ベリファイ動作中の第１時刻において、前記メモリセルトランジスタのゲートに第１電圧を印加し、前記第１選択トランジスタのゲートに前記第１電圧よりも低い第２電圧を印加し、前記第２選択トランジスタのゲートに前記第１電圧よりも低い第３電圧を印加し、前記ビット線に第４電圧を印加し、前記ウェル線に前記第４電圧よりも高い第５電圧を印加する、
    半導体記憶装置。
  2. 前記シーケンサは、前記第１時刻において、前記複数のメモリセルトランジスタのそれぞれのゲートに前記第１電圧を印加する、
    請求項１に記載の半導体記憶装置。
  3. 前記第２電圧と、前記第３電圧とのそれぞれは、前記第５電圧よりも低い、
    請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記ストリングは、前記第１選択トランジスタと前記第２選択トランジスタとの間に接続されたダミートランジスタをさらに含み、
    前記シーケンサは、前記消去ベリファイ動作中の前記第１時刻において、前記ダミートランジスタのゲートに前記第１電圧よりも低い第６電圧を印加する、
    請求項１乃至請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記第６電圧は、前記第５電圧よりも低い、
    請求項４に記載の半導体記憶装置。
  6. 第１ストリングと第２ストリングとを含む複数の前記ストリングと、
    前記第１ストリング内の第１選択トランジスタのゲートに接続された第１ドレイン選択ゲート線と、
    前記第２ストリング内の第１選択トランジスタのゲートに接続された第２ドレイン選択ゲート線と、
    前記第１ストリング内のメモリセルトランジスタのゲートに接続され、且つ前記第２ストリング内のメモリセルトランジスタのゲートに接続されたワード線と、
    前記第１ストリング内の第２選択トランジスタのゲートと、前記第２ストリング内の第２選択トランジスタのゲートとのそれぞれに接続されたソース選択ゲート線と、
    をさらに備える、
    請求項１乃至請求項５のいずれか一項に記載の半導体記憶装置。
  7. 前記シーケンサは、前記第１ストリングを選択し且つ前記第２ストリングを非選択とした消去動作後の消去ベリファイ動作中の第２時刻において、前記第２ドレイン選択ゲート線に前記第５電圧以上の第７電圧を印加する、
    請求項６に記載の半導体記憶装置。
  8. 第１ストリングと第２ストリングとを含む複数の前記ストリングと、
    前記第１ストリング内の第１選択トランジスタのゲートに接続された第１ドレイン選択ゲート線と、
    前記第２ストリング内の第１選択トランジスタのゲートに接続された第２ドレイン選択ゲート線と、
    前記第１ストリング内のメモリセルトランジスタのゲートに接続され、且つ前記第２ストリング内のメモリセルトランジスタのゲートに接続されたワード線と、
    前記第１ストリング内の第２選択トランジスタのゲートに接続された第１ソース選択ゲート線と、
    前記第２ストリング内の第２選択トランジスタのゲートに接続された第２ソース選択ゲート線と、
    をさらに備える、
    請求項１乃至請求項５のいずれか一項に記載の半導体記憶装置。
  9. 前記シーケンサは、前記第１ストリングを選択し且つ前記第２ストリングを非選択とした消去動作後の消去ベリファイ動作中の第２時刻において、前記第２ドレイン選択ゲート線に前記第４電圧を印加し、前記第２ソース選択ゲート線に前記第５電圧を印加する、
    請求項８に記載の半導体記憶装置。
  10. 各々が複数の前記ストリングを含む第１及び第２ブロックをさらに備え、
    前記シーケンサは、前記第１ブロックを選択し且つ前記第２ブロックを非選択とした消去動作後の消去ベリファイ動作中の第３時刻において、前記第２ブロック内の前記第１選択トランジスタのゲートに前記第４電圧を印加し、前記第２ブロック内の前記第２選択トランジスタのゲートに前記第５電圧を印加する、
    請求項１乃至請求項９のいずれか一項に記載の半導体記憶装置。
  11. 絶縁体層を介して積層された複数の第１導電体層と、
    前記複数の第１導電体層を貫通し、第１方向に延伸した半導体膜と、前記半導体膜の側面を覆う高誘電体膜とを含み、前記第１導電体層との交差部分が前記メモリセルトランジスタの一部として機能するピラーと、
    前記ピラーの下部に電気的に接続されたＰ型領域と、
    をさらに備える、
    請求項１乃至請求項１０のいずれか一項に記載の半導体記憶装置。
  12. 前記ストリングに含まれた前記複数のメモリセルトランジスタは、第１メモリセルトランジスタを含み、
    前記シーケンサは、前記消去動作後に、前記第１メモリセルトランジスタのＮＭＯＳ読み出しと、前記第１メモリセルトランジスタのＰＭＯＳ読み出しとをそれぞれ実行し、前記ＮＭＯＳ読み出しの結果と、前記ＰＭＯＳ読み出しの結果とに基づいて、前記第１電圧の値を補正する、
    請求項１乃至請求項１１のいずれか一項に記載の半導体記憶装置。
  13. 前記シーケンサは、前記消去動作後、且つ前記ＮＭＯＳ読み出し及び前記ＰＭＯＳ読み出しの前に、前記第１メモリセルトランジスタを選択した書き込み動作を実行する、
    請求項１２に記載の半導体記憶装置。
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