JP7005398B2 - 半導体記憶装置 - Google Patents
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Description
[メモリセルアレイ]
次に、図面を参照して、第1の実施形態に係るメモリセルアレイの構成について説明する。尚、本実施形態においては、メモリセルとしてFeFETを備え、メモリセルアレイとしてFeNANDを備える例について説明する。
次に、メモリセルMCの特性について簡単に説明する。
次に、強誘電体膜205の「疲労」について説明する。上述の通り、強誘電体膜を利用する半導体記憶装置においては、データの書込/消去のために、強誘電体膜に対する正電圧及び負電圧の印加が繰り返し行われる。この様な電圧の印加が繰り返し行われると、強誘電体膜の「疲労」が生じてしまう場合があった。
発明者らの実験により、一旦強誘電体膜の「疲労」が生じてしまっても、強誘電体膜に正極性の第1電圧及び負極性の第2電圧を印加することにより、強誘電体膜の自発分極が再度好適に制御可能となることが分かった。そこで、本実施形態に係る半導体記憶装置においては、「疲労」の発生が懸念される強誘電体膜に対して第1電圧及び第2電圧を印加し、「疲労」の影響を抑制して、半導体記憶装置の長寿命化を図っている。以下、強誘電体膜に対して第1電圧及び第2電圧を印加する処理を、「再ウェイクアップ処理」又は「電圧印加処理」と呼ぶ。
次に、上記再ウェイクアップ処理を実現するための制御回路の構成例について説明する。尚、以下の説明においては、メモリブロックMBi毎に消去処理が実行された回数を監視し、所定の回数ごとに再ウェイクアップ処理を実行する例について説明する。また、本実施形態に係る制御回路はウェアレベリング処理に用いられる消去回数保持部303を備えており、この消去回数保持部303を、監視のための「実行回数保持部」として利用する。
次に、上述の様なメモリチップ100及びコントロールチップ300を備える半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置は、ホスト400からの命令に応じて、読出シーケンス、書込シーケンス及び消去シーケンスを実行する。尚、上述の再ウェイクアップ処理は、消去シーケンスにおいて実行される。
コントロールチップ300(図14)のMPU305は、例えば、ホスト400からの読出命令に応じて、読出シーケンスを実行する。例えば、まず、論物変換テーブル301を参照してホスト400から受信した論理アドレスに対応する物理アドレスを取得する。次に、メモリチップ100に、取得した物理アドレス及び読出命令を送信して、読出処理を実行する。次に、メモリチップ100からデータを受信し、ECC回路304に送信して誤りの検出及びデータの訂正を行い、ホスト400に送信する。
コントロールチップ300(図14)のMPU305は、例えば、ホスト400からの書込命令に応じて、書込シーケンスを実行する。例えば、まず、受信した論理アドレスに対して物理アドレスを割り当てる割当処理を実行し、物理アドレスを取得する。尚、割当処理においては、必要に応じてウェアレベリング処理を実行する。次に、メモリチップ100に、取得した物理アドレス、書込命令、及び、ホスト400から受信したデータを送信して、書込処理を実行する。
コントロールチップ300(図14)のMPU305は、例えば、メモリブロックMBiの数が一定数以下になってしまった場合や、ホスト400から消去命令を受信した場合等に、消去シーケンスを実行する。
次に、図21及び図22を参照して、第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態に係る半導体記憶装置は、基本的には第1の実施形態に係る半導体記憶装置と同様に構成されるが、再ウェイクアップ処理を実行する条件が第1の実施形態と異なる。即ち、第2の実施形態においては、読出シーケンスにおいてビット誤り率を検出し、ビット誤り率が所定の率以上となった場合に再ウェイクアップ処理を実行する。尚、以下の説明において、第1の実施形態と同様の部分については説明を省略する。
次に、図23及び図24を参照して、第3の実施形態に係る半導体記憶装置について説明する。本実施形態においては、メモリセルが電界効果トランジスタ及び強誘電体キャパシタを備えるFeRAMについて説明する。尚、以下の説明においては制御回路の詳細な動作等については省略するが、第1の実施形態において説明した処理等を本実施形態に適用しても良い。
次に、図25を参照して、第4の実施形態に係る半導体記憶装置について説明する。本実施形態においては、メモリセルとしてFTJを備えるクロスポイント型のメモリセルアレイについて説明する。尚、以下の説明においては制御回路の詳細な動作等については省略するが、第1の実施形態において説明した処理等を本実施形態に適用しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (9)
- 半導体層、前記半導体層に対向するゲート電極、並びに、前記半導体層及び前記ゲート電極の間に設けられ、強誘電体膜を含むゲート絶縁膜を備えるメモリセルと、
前記メモリセルを制御する制御回路と
を備え、
前記強誘電体膜は、ハフニウム(Hf)及び酸素(O)を主成分とし、シリコン(Si)、マグネシウム(Mg)、アルミニウム(Al)、バリウム(Ba)、ジルコニウム(Zr)及びイットリウム(Y)の少なくとも一つが添加された膜であり、
前記制御回路は、
前記強誘電体膜に第1極性の電圧を印加する書込処理と、
前記強誘電体膜に前記第1極性と反対の第2極性の電圧を印加する消去処理と
を実行可能であり、
前記メモリセルへの前記書込処理又は前記消去処理の実行回数が所定の回数に達したか否かを判定し、
前記実行回数が前記所定の回数に達した場合、前記強誘電体膜に、前記第1極性の第1電圧と、前記第2極性の第2電圧と、を印加する電圧印加処理を実行し、
前記第1電圧の大きさは、前記書込処理において前記強誘電体膜に印加される最大の電圧の大きさより大きく、
前記第2電圧の大きさは、前記消去処理において前記強誘電体膜に印加される最大の電圧の大きさより大きい
半導体記憶装置。 - 前記制御回路は、
前記実行回数の判定に際して前記実行回数が所定の整数の倍数であるか否かを判定し、
前記実行回数が前記所定の整数の倍数である場合に前記電圧印加処理を実行する
請求項1記載の半導体記憶装置。 - 前記制御回路は、
前記実行回数を保持する実行回数保持部を備え、
前記書込処理又は消去処理の実行に応じて前記実行回数保持部内の実行回数を更新し、
前記実行回数の判定に際しては前記実行回数保持部を参照する
請求項1又は2記載の半導体記憶装置。 - 半導体層、前記半導体層に対向するゲート電極、並びに、前記半導体層及び前記ゲート電極の間に設けられ、強誘電体膜を含むゲート絶縁膜を備える複数のメモリセルと、
前記複数のメモリセルを制御する制御回路と
を備え、
前記強誘電体膜は、ハフニウム(Hf)及び酸素(O)を主成分とし、シリコン(Si)、マグネシウム(Mg)、アルミニウム(Al)、バリウム(Ba)、ジルコニウム(Zr)及びイットリウム(Y)の少なくとも一つが添加された膜であり、
前記制御回路は、
前記強誘電体膜に第1極性の電圧を印加する書込処理と、
前記強誘電体膜に前記第1極性と反対の第2極性の電圧を印加する消去処理と
を実行可能であり、
前記複数のメモリセルから読み出されたデータのビット誤り率が所定の率以上であるか否かを判定し、
前記ビット誤り率が前記所定の率以上である場合、前記複数のメモリセルの強誘電体膜に、前記第1極性の第1電圧と、前記第2極性の第2電圧と、を印加する電圧印加処理を実行し、
前記第1電圧の大きさは、前記書込処理において前記強誘電体膜に印加される最大の電圧の大きさより大きく、
前記第2電圧の大きさは、前記消去処理において前記強誘電体膜に印加される最大の電圧の大きさより大きい
半導体記憶装置。 - 前記制御回路は、
前記ビット誤り率を算出するビット誤り率算出部と、
算出された前記ビット誤り率を保持するビット誤り率保持部と、
を備え、
前記複数のメモリセルから読み出されたデータを前記ビット誤り率算出部に送信して前記ビット誤り率を取得し、
取得した前記ビット誤り率を前記ビット誤り率保持部に保持し、
前記ビット誤り率の判定に際しては前記ビット誤り率保持部を参照する
請求項4記載の半導体記憶装置。 - 前記制御回路は、
前記メモリセルからデータを消去する消去シーケンスを実行可能であり、
前記消去シーケンスにおいて、前記消去処理に加え、又は、前記消去処理に換えて前記電圧印加処理を実行する
請求項1~5のいずれか1項記載の半導体記憶装置。 - 前記制御回路は、前記消去処理を実行してから前記書込処理を実行する前に前記電圧印加処理を実行する
請求項1~6のいずれか1項記載の半導体記憶装置。 - 前記制御回路は、前記電圧印加処理において、前記強誘電体膜に、前記第1電圧と前記第2電圧とを複数回印加する
請求項1~7のいずれか1項記載の半導体記憶装置。 - 前記制御回路は、前記電圧印加処理において、前記第1電圧と前記第2電圧とを交互に印加する
請求項8記載の半導体記憶装置。
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