JP2005116119A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 メモリトランジスタをブロック分離用トランジスタとして用いて消去ブロックを設定する不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリトランジスタが直列接続されて構成されたＮＡＮＤストリングが配列されたメモリセルアレイと、前記メモリセルアレイの消去、書き込み及び読み出しを行うための消去／書き込み／読み出し制御回路とを有し、前記メモリセルアレイの各ＮＡＮＤストリング内の少なくとも一つのメモリトランジスタが、前記メモリセルアレイをそれぞれデータ消去の単位となる複数ブロックに分割するためのブロック分離用トランジスタとして制御される。
【選択図】 図３

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型フラッシュメモリに関する。

フラッシュメモリは、メモリセル（メモリトランジスタ）の浮遊ゲートの電荷量に応じて異なるしきい値電圧をデータとして記憶する。例えば、負のしきい値状態を論理“１”データ、正のしきい値状態を論理“０”データとして記憶する。データ書き換え（消去及び書き込み）は、メモリセルの浮遊ゲートの電荷量を電気的に変化させることにより行われる。

フラッシュメモリの１つにＮＡＮＤ型フラッシュメモリがある。このフラッシュメモリでは、複数のメモリセルが直列に接続されて、ＮＡＮＤストリング（セルユニット）を構成する。ＮＡＮＤストリングの一端は、第１の選択ゲートトランジスタを介してビット線に、他端は第２の選択ゲートトランジスタを介してソース線に接続される。ＮＡＮＤストリング内で複数のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。従って、１つのメモリセルに対する選択ゲートトランジスタやコンタクト部の領域の比を、ＮＯＲ型と比べて小さくすることができ、高密度なフラッシュメモリが実現されている。

ＮＡＮＤストリング中の選択されたメモリセル以外のメモリセルは書き込みあるいは読み出し中に電流経路となるように制御することで、ＮＡＮＤストリング内で選択的にメモリセルの書き込みあるいは読み出しが可能である。消去は一般に、ＮＡＮＤストリング内のメモリセル全てが同時に選択され、一括消去される。

より具体的に説明すれば、セルアレイは、ワード線に沿って配列される複数のメモリセルの集合が１ページ或いは２ページを構成し、またワード線方向に配列される複数のＮＡＮＤストリングの集合が１ブロックを構成する。そしてデータ読み出し或いは書き込みはページ単位で行われ、データ消去はブロック単位で行われる。

ＮＡＮＤ型フラッシュメモリは、最小加工寸法を小さくすることにより、ＮＡＮＤストリング自体の寸法を小さくすることができるが、選択ゲートトランジスタやコンタクト部はその加工寸法の微細化ほどは縮まらなくなっている。このような問題に対して、選択ゲートトランジスタの配線構造を改良して、ＮＡＮＤ型フラッシュメモリの高密度化を図る技術は提案されている（例えば、特許文献１参照）。

一方、ＮＡＮＤストリングを構成するメモリセルの数を増やすことにより、フラッシュメモリの高密度を維持しようとすると、データ消去の単位が大きくなり、使い勝手が悪くなる。この点に関して、ページ単位或いは複数ページを含むサブブロック単位でデータ消去を行う技術が提案されている（例えば、特許文献２参照）。また、１ブロックを分離用トランジスタにより複数のサブブロックに分けて、各サブブロックを消去単位とする技術も提案されている（例えば、特許文献３参照）。
特開２００２−２６１５３号公報 特開平１１−１７６１７７号公報 特開２０００−２２２８９５号公報

従来のＮＡＮＤフラッシュメモリのセルアレイ構成を変更することなく、ページ単位或いはサブブロック単位でデータ消去を行う方式では、データ書き換え時、非選択サブブロックのメモリセルに消去ストレスや書き込みストレスがかかる。このため、データ書き換え回数が制限されるという問題がある。

これに対して、ブロック内に分離用トランジスタを配置する方式を用いると、非選択サブブロックの消去ストレスや書き込みストレスを小さくすることができる。しかし、消去ストレスや書き込みストレスを抑制しながら、サブブロック分離を確実にするためには、分離用トランジスタのしきい値を最適値に調整できることが望まれる。

この発明は、メモリトランジスタをブロック分離用トランジスタとして用いて消去ブロックを設定する不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリトランジスタが直列接続されて構成されたＮＡＮＤストリングが配列されたメモリセルアレイと、前記メモリセルアレイの消去、書き込み及び読み出しを行うための消去／書き込み／読み出し制御回路とを有し、前記メモリセルアレイの各ＮＡＮＤストリング内の少なくとも一つのメモリトランジスタが、前記メモリセルアレイをそれぞれデータ消去の単位となる複数ブロックに分割するためのブロック分離用トランジスタとして制御されることを特徴としている。

この発明によると、メモリトランジスタをブロック分離用トランジスタとして用いて消去ブロックを設定する不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の一実施の形態によるフラッシュメモリの機能ブロック構成を示す。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリトランジスタ（メモリセル）がマトリクス状に配置されて構成されている。メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、また、メモリセルからのデータ読み出しを行うカラム制御回路２がメモリセルアレイ１に隣接して設けられている。カラム制御回路２は、セルデータを読み出すためのセンスアンプ回路、読み出し及び書き込みデータを保持するデータラッチ、及びカラム選択ゲートを有する。

メモリセルアレイ１のワード線を選択し、選択及び非選択ワード線に消去、書き込み、読み出しに必要な電圧を印加するためにロウ制御回路３が設けられている。即ちロウ制御回路３は、ワード線を選択するロウデコーダと、選択及び非選択ワード線に所定の駆動電圧を与えるワード線ドライバを含む。また、メモリセルアレイ１の共通ソース線を制御するソース線制御回路４とメモリセルアレイ１が形成されたｐ型ウェルの電圧を制御するウェル制御回路５が設けられている。

即ちこれらの制御回路２，３，４，５は、メモリセルアレイ１の各部に動作モードに応じて必要な制御電圧を与えて、データの消去読み出し及び書き込みを行うための消去／書き込み／読み出し制御回路を構成している。

外部のホストデバイス（表示無し）にＩ／Ｏ端子を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行うデータ入出力バッファ６が設けられる。データ入出力バッファ６は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取る他、メモリセルの選択をするため、外部からのアドレスデータをカラム制御回路２やロウ制御回路３にステートマシン８を介して送る。コマンド・インタフェイス７は、ホストデバイスからの外部制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリ全体の管理を行う。即ちホストデバイスからのコマンドを受け、読み出し、書き込み、消去の制御や、データの入出力制御を行う。

図２は、メモリセルアレイ１の構成を示す図である。メモリセルアレイ１は複数のブロックＢＬＫ０−１０２３に分割されている。各ブロックＢＬＫｉはデータ消去の単位である。図３は、メモリセルアレイ１の構成を詳細に示している。メモリセル（メモリトランジスタ）は、互いに交差するビット線ＢＬとワード線の各交差部に配置される。ここでは、１０個のメモリトランジスタＭ０−Ｍ９が直列接続されて、ＮＡＮＤストリング（ＮＡＮＤセルユニット）ＮＵを構成している。各ＮＡＮＤストリングの両端部には、選択ゲートトランジスタＳ１，Ｓ２が配置されている。

即ち、ＮＡＮＤストリングＮＵの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。１０個のメモリトランジスタＭ０−Ｍ９のうち、共通ソース線コンタクト側の４個のメモリトランジスタＭ０−Ｍ３の制御ゲートはそれぞれ、ワード線ＷＬ０−ＷＬ３に接続され、ビット線コンタクト側の４個のメモリトランジスタＭ６−Ｍ９の制御ゲートはそれぞれワード線ＷＬ４−ＷＬ７に接続される。

この実施の形態において、ＮＡＮＤストリングＮＵを構成する１０個のメモリトランジスタＭ０−Ｍ９の内、中央部に配置された連続する２個のメモリトランジスタＭ４，Ｍ５は、データ記憶には用いられず、ブロック分離用トランジスタとして用いられる。従って、これらのブロック分離用トランジスタＭ４，Ｍ５の制御ゲートは、ワード線ＷＬと同時にこれらと並行するように形成されたブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されている。

この実施の形態では、メモリセルアレイ１の一ＮＡＮＤストリング長の範囲が、メモリトランジスタＭ４，Ｍ５を制御するブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１を挟んで、ビット線方向にブロックＢＬＫｉ−１，ＢＬＫｉに二分割され、それぞれが独立にデータ消去されるデータ消去単位となる。即ち、通常のＮＡＮＤフラッシュメモリにおいては、一ＮＡＮＤストリング長の範囲がデータ消去単位である１ブロックとされていたのに対して、この実施の形態では従来の１ブロックが二つに分けられている。

偶数番目のビット線ＢＬｅ０−ＢＬｅ４２２５と奇数番目のビット線ＢＬｏ０−ＢＬｏ４２２５につながるメモリセルでは、互いに独立にデータの書き込みと読み出しが行われる。即ち、１本のワード線ＷＬに繋がる８５１２個のメモリトランジスタのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のメモリトランジスタに対して同時にデータの書き込みと読み出しが行われる。各メモリトランジスタが１ビットのデータを記憶するものとして、４２５６個のメモリセルのデータが１ページを構成する。同様に、奇数番目のビット線ＢＬｏに接続される４２５６個のメモリトランジスタで別のページが構成され、ページ内のメモリトランジスタに対して同時にデータの書き込みと読み出しが行われる。

図４は、メモリセルアレイ１のビット線ＢＬに沿った断面構造を示している。ｐ型シリコン基板９上にｎ型ウェル１０が形成され、その中にｐ型ウェル１１が形成され、メモリセルアレイ１はこのｐ型ウェル１１内に形成される。各メモリトランジスタは、隣接メモリトランジスタと共有されるｎ型ソース，ドレイン拡散層１２と、浮遊ゲートＦＧと制御ゲートＣＧとの積層ゲート構造を有する。制御ゲートＣＧは、複数のメモリトランジスタに連続するようにパターニングされて、ワード線ＷＬとなる。

ブロック分離用トランジスタとして用いられるメモリトランジスタも、他のメモリトランジスタと同様の積層ゲート構造を有する。これらのブロック分離用トランジスタの制御ゲートは、ワード線と同様にパターニングされるが、これらはブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１となる。ＮＡＮＤストリングの両端部の選択ゲートトランジスタＳ１，Ｓ２も、基本的にはメモリトランジスタＭと同様の構造であるが、浮遊ゲートＦＧと制御ゲートＣＧに対応する積層ゲートは、二重構造の選択ゲート線ＳＧＤ，ＳＧＳとして、パターニングされる。ワード線ＷＬ、選択ゲート線ＳＧＤ，ＳＧＳ、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１は、ロウ制御回路３に接続される。

ＮＡＮＤストリングの一端（選択ゲートトランジスタＳ１のドレイン拡散層）は、コンタクトプラグ２１ａを介して、層間絶縁膜２０ａ上に形成された第１層メタルによる中継配線２２ａに接続される。この中継配線２２ａは更に、コンタクトプラグ２３を介して、層間絶縁膜２０ｂ上に形成された第２層メタルによるビット線（ＢＬ）２４に接続される。ビット線ＢＬはカラム制御回路２に接続される。

ＮＡＮＤストリングの他端（選択ゲートトランジスタＳ２のソース拡散層）は、コンタクトプラグ２１ｂを介して、第１層メタル配線である共通ソース線（ＣＥＬＳＲＣ）２２ｂに接続される。共通ソース線ＣＥＬＳＲＣはソース線制御回路４に接続される。また層間絶縁膜２０ａ上には、ｎ型ウェル１０とｐ型ウェル１１に同時に接続されるウェル配線２２ｃが第１層メタルにより形成される。このウェル配線２２ｃは、ウェル制御回路５に接続される。

図５及び図６はそれぞれ、メモリセルアレイ１のワード線ＷＬ及び選択ゲート線ＳＧＤ（ＳＧＳ）に沿った断面構造を示している。この方向では、各メモリトランジスタはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成された素子分離絶縁膜２５で互いに分離されている。素子分離絶縁膜２５で区画された各素子形成領域に、トンネル酸化膜１４を介して浮遊ゲートＦＧが形成され、その上にＯＮＯ膜１５を介して制御ゲートＣＧが形成される。制御ゲートＣＧは前述のようにワード線ＷＬとして連続する。分離用ゲート線ＳＧＩ０，ＳＧＩ１に沿った断面構造も、このワード線ＷＬに沿った断面構造と全く同じである。

選択ゲート線ＳＧＤ（或いはＳＧＳ）に沿った断面では、図６に示すように、浮遊ゲート分離は行われず、二層の積層配線となる。これらの上下配線は、メモリセルアレイ１の端あるいは一定数のビット線ごとにコンタクトさせる。

図７は、カラム制御回路２の主要部分の構成を示している。同一カラム番号の偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの２本（例えばＢＬｅ５とＢＬｏ５）に対して一つのセンスアンプ（兼データラッチ）１６が設けられる。ビット線ＢＬｅ，ＢＬｏのいずれか１本が選択されてセンスアンプ１６に接続され、データ書き込みあるいは読み出しが行われる。即ち信号ＥＶＥＮＢＬが“Ｈ”レベル、信号ＯＤＤＢＬが“Ｌ”レベルになると、ＮＭＯＳトランジスタＱｎ１がオンになり、偶数番ビット線ＢＬｅが選択されてセンスアンプ１６に接続される。信号ＥＶＥＮＢＬが“Ｌ”レベル、信号ＯＤＤＢＬが“Ｈ”レベルなると、ＮＭＯＳトランジスタＱｎ２がオンになり、奇数番ビット線ＢＬｏが選択されてセンスアンプ１６に接続される。信号ＥＶＥＮＢＬは全ての偶数番目のビット線ＢＬｅに、信号ＯＤＤＢＬは全ての奇数番目のビット線ＢＬｏに共通である。非選択のビット線ＢＬは、図示されていない回路により制御される。

センスアンプ１６はバイナリデータ記憶部ＤＳを有する。データ記憶部ＤＳはデータ入出力線（Ｉ／Ｏ線）を介してデータ入出力バッファ６と接続され、外部から入力された書き込みデータや外部へ出力する読み出しデータを記憶する。また、書き込み後にメモリセルのしきい値を確認する、書き込みベリファイ時の検出結果が記憶される。

図８は、実施の形態に係わるフラッシュメモリのメモリトランジスタのしきい値分布を示す図である。メモリトランジスタのしきい値が負の状態（消去状態）がデータ“１”である。このメモリトランジスタに書き込みデータ“０”を与えると、正のしきい値状態のデータ“０”になる。書き込みデータが“１”のときは、メモリトランジスタの状態は変わらず、データ“１”を保持する。

“０”データの書き込みは、選択メモリトランジスタの浮遊ゲートに電子を注入する動作により、行われる。具体的にＮＡＮＤ型フラッシュメモリでは、チャネルからのＦＮトンネリングによる浮遊ゲートへの電子注入を利用する。データ消去は、選択ブロック内の全メモリトランジスタの浮遊ゲートの電子をチャネルに放出させる動作として行われる。

データ読み出しは、選択メモリトランジスタに読み出し電圧を与えて、セル電流が流れるか否かを判定する。具体的に、図８の場合、しきい値が０Ｖ以下であればデータ“１”、しきい値が０Ｖ以上ならデータ“０”とみなされる。即ち、選択メモリトランジスタの制御ゲート（ワード線）に読み出し電圧Ｖｒｅｆ＝０Ｖを与えて、データ判定が行われる。

ブロック分離用ゲート線ＳＧＩ（ＳＧＩ０，ＳＧＩ１）に繋がるメモリトランジスタＭ４，Ｍ５もそのしきい値は電気的に制御可能である。この実施の形態では、これらのメモリトランジスタ（ブロック分離用トランジスタ）のしきい値は、出荷前に例えば１Ｖに精度よく設定され、その後通常の消去や書き込み時に変化しない。この分離用ゲート線ＳＧＩに繋がるメモリトランジスタは、ブロック単位のデータ消去時に、選択ブロックとこれに隣接する非選択ブロックとの間を分離する役割を果たす。

以下にこの実施の形態のＮＡＮＤフラッシュメモリの動作を説明する。

図９は、ワード線ＷＬ０−ＷＬ３の範囲として定義されるブロックＢＬＫｉ−１と、ワード線ＷＬ４−７の範囲として定義されるブロックＢＬＫｉのうち、前者が選択された時のデータ消去、書き込み、読み出し、及び書き込みベリファイ時の各部の電圧を示している。書き込みと読み出しは、ブロックＢＬＫｉ−１内のワード線ＷＬ１と偶数番目のビット線ＢＬｅが選択された場合である。

データ消去時は、ｐ型ウェル１１に消去電圧Ｖｅｒａ＝２０Ｖを印加し、選択されたブロックＢＬＫｉ−１の全ワード線ＷＬ０−ＷＬ３に０Ｖを与える。これにより、選択ブロックＢＬＫｉ−１の全メモリトランジスタは浮遊ゲートＦＧから電子が放出されてしきい値が負となり、“１”データ（消去状態）になる。非選択ブロックＢＬＫｉのワード線ＷＬ４−ＷＬ７、選択ゲート線ＳＧＤ，ＳＧＳ、ブロック分離ゲート線ＳＧＩ０，ＳＧＩ１およびビット線ＢＬは、フローティングにされる。これにより非選択ブロックＢＬＫｉでは、ワード線ＷＬ４−７がｐ型ウェル１１との容量結合により２０Ｖ近くまで昇圧され、消去動作が行われない。

以上のようにデータ消去時、非選択ブロックのワード線ＷＬ４−ＷＬ７とともに、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１もフローティングとされる。この様に、非選択ブロックのワード線と選択ブロックのワード線との間にブロック分離用ゲート線が挟まれるために、非選択ブロックのワード線が選択ブロックのワード線と直接容量結合することがない。これにより、データ消去時の非選択ブロックの消去ストレスが小さいものとなる。

データ書き込み時は、選択されたビット線ＢＬｅに、“０”書き込みのときは０Ｖを、“１”書き込み（書き込み禁止）のときはＶｄｄ（＝１．８Ｖ〜３Ｖ）を与える。選択ワード線ＷＬ１には書き込み電圧Ｖｐｇｍ＝１２Ｖ〜２０Ｖを、選択ブロックＢＬＫｉ−１内の非選択ワード線ＷＬ０−ＷＬ３には選択された“１”書き込みのメモリトランジスタのチャネルを上昇させるように、１０Ｖの電圧を印加する。非選択ブロックＢＬＫｉのワード線ＷＬ４−ＷＬ７には、これらに繋がるメモリトランジスタをデータに依らずオンさせるに必要な、Ｖｄｄより高い中間電圧Ｖｍ＝４．５Ｖ（図８に示す）を印加する。更にビット線側の選択ゲート線ＳＧＤには、“０”書き込みのＮＡＮＤストリングのチャネルに０Ｖを転送し、“１”書き込みのＮＡＮＤストリングからは電荷が抜けないように、Ｖｄｄを与える。ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１にもＶｄｄを与え、ソース線側の選択ゲート線ＳＧＳは０Ｖとする。

これにより、“０”データが与えられた選択ビット線ＢＬｅと選択ワード線ＷＬ１により選択されるメモリトランジスタでは、浮遊ゲートＦＧに電子が注入されてしきい値が上昇する。“１”データが与えられた選択ビット線ＢＬｅと選択ワード線ＷＬ１により選択されるメモリトランジスタでは、制御ゲートが容量結合により電位上昇して、浮遊ゲートＦＧに電子が注入されない。

以上の書き込み時、非選択ブロックＢＬＫｉのワード線ＷＬ４−ＷＬ７に与えられる電圧４．５Ｖは、選択ブロックＢＬＫｉ−１内の非選択ワード線ＷＬ０，ＷＬ２，ＷＬ３に印加される１０Ｖより充分低い。従って非選択ブロックのメモリトランジスタの書き込みストレスが小さく抑えられる。

読み出しは、選択されたワード線ＷＬ１に読み出し電圧Ｖｒｅｆ＝０Ｖを印加して行う。選択されたメモリトランジスタ以外のメモリトランジスタや選択ゲートトランジスタは全て充分に導通し電流経路を形成するように、選択ゲート線ＳＧＤ，ＳＧＳ、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１、ならびに非選択ワード線ＷＬ０，ＷＬ２−ＷＬ７には中間電圧Ｖｍ＝４．５Ｖを印加する。

これにより、選択されたメモリトランジスタのしきい値が読み出し電圧以下なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣ間が導通して、プリチャージされたビット線ＢＬｅは、低レベルＬになる。選択されたメモリトランジスタのしきい値が読み出し電圧以上なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣ間が非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨを保持する。

書き込みベリファイは、選択されたワード線ＷＬ１に、図８に示すベリファイ電圧Ｖｖ＝０．４Ｖを印加するほか、通常のデータ読み出しと同じである。“０”書き込みメモリセルのしきい値がベリファイ電圧Ｖｖ以下なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが導通して、ビット線ＢＬｅの電位は比較的低いレベルＬとなる（書き込み“フェイル”）。“０”書き込みメモリセルのしきい値がベリファイ電圧Ｖｖ以上なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨとなる（書き込み“パス”）。

実際のデータ書き込みは、書き込みパルス電圧印加動作とその後の書き込みベリファイ動作を含む書き込みサイクルを、選択ページの全てメモリセルが書き込み完了するまで繰り返すことにより、行われる。

図１０は、図９と逆に、隣接するブロックＢＬＫｉ−１，ＢＬＫｉのうち、ビット線コンタクト側のブロックＢＬＫｉが選択された場合の消去、書き込み、読み出し及び書き込みベリファイ時の各部の電圧を示している。書き込みと読み出しは、ワード線ＷＬ５と偶数番目のビット線ＢＬｅが選択された場合である。

データ消去は、ｐ型ウェル１１に消去電圧Ｖｅｒａ＝２０Ｖを、選択ブロックＢＬＫｉの全ワード線ＷＬ４−ＷＬ７に０Ｖを与える。これにより、選択ブロックＢＬＫｉのメモリトランジスタは、浮遊ゲートＦＧの電子が放出されてしきい値が負の“１”データになる。非選択ブロックＢＬＫｉ−１のワード線ＷＬ０−ＷＬ３、選択ゲート線ＳＧＤ，ＳＧＳ、ブロック分離ゲート線ＳＧＩ０，ＳＧＩ１およびビット線ＢＬはフローティングにする。これにより、非選択ブロックのメモリトランジスタの制御ゲートは、型ウェル１１との容量結合により２０Ｖ近くに昇圧され、消去されない。

このデータ消去において、ブロック分離用メモリトランジスタがある結果、非選択ブロックでの消去ストレスが小さくなることは、図９の場合と同様である。

書き込み時は、選択されたビット線ＢＬｅに、“０”書き込みのときは０Ｖを、“１”書き込み（書き込み禁止）のときはＶｄｄ（＝１．８Ｖ〜３Ｖ）を与える。選択ワード線ＷＬ５には書き込み電圧Ｖｐｇｍ＝１２Ｖ〜２０Ｖを、選択ブロックＢＬＫｉ内の非選択ワード線ＷＬ４，ＷＬ６，ＷＬ７には“１”書き込みのメモリトランジスタのチャネルを上昇させるように、１０Ｖの電圧を印加する。ここまでは、図９の場合と同様である。

ブロック分離用トランジスタは、選択ブロックＢＬＫｉと非選択ブロックの間を分離するためにオフにすればよいから、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１には、０Ｖを与える。非選択ブロックＢＬＫｉ−１のワード線ＷＬ０−ＷＬ３には、Ｖｄｄより高い電圧４．５Ｖを印加する。これにより、ブロック分離ゲート線ＳＧＩ０に沿ったメモリトランジスタのカットオフ特性を向上させることができる。ビット線側の選択ゲート線ＳＧＤには、“０”書き込みのＮＡＮＤストリングのチャネルに０Ｖを転送し、“１”書き込みのＮＡＮＤストリングからは電荷が抜けないように、Ｖｄｄを与える。ソース線側の選択ゲート線ＳＧＳは０Ｖとする。

これにより、“０”データが与えられた選択ビット線ＢＬｅと選択ワード線ＷＬ５により選択されるメモリトランジスタでは、浮遊ゲートＦＧに電子が注入されてしきい値が上昇する。“１”データが与えられた選択ビット線ＢＬｅと選択ワード線ＷＬ５により選択されるメモリトランジスタでは、制御ゲートが容量結合により電位上昇して、浮遊ゲートＦＧに電子が注入されない。

以上の書き込み時、非選択ブロックＢＬＫｉ−１のワード線ＷＬ０−ＷＬ３に与えられる電圧４．５Ｖは、選択ブロックＢＬＫｉ内の非選択ワード線ＷＬ４，ＷＬ６，ＷＬ７に印加される１０Ｖより充分低い。従って非選択ブロックの書き込みストレスが小さい。

読み出しは、選択されたワード線ＷＬ５に読み出し電圧Ｖｒｅｆ＝０Ｖを印加して行う。選択されたメモリトランジスタ以外のメモリトランジスタや選択ゲートトランジスタは全て充分に導通し電流経路を形成するように、選択ゲート線ＳＧＤ，ＳＧＳ、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１、ならびに非選択ワード線ＷＬ０−ＷＬ３，ＷＬ４，ＷＬ６，ＷＬ７には中間電圧Ｖｍ＝４．５Ｖを印加する。

これにより、選択されたメモリトランジスタのしきい値が読み出し電圧以下なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣ間が導通して、プリチャージされたビット線ＢＬｅは、低レベルＬになる。選択されたメモリトランジスタのしきい値が読み出し電圧以上なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣ間が非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨを保持する。

書き込みベリファイは、選択されたワード線ＷＬ５に、図８に示すベリファイ電圧Ｖｖ＝０．４Ｖを印加するほか、通常のデータ読み出しと同じである。“０”書き込みメモリセルのしきい値がベリファイ電圧Ｖｖ以下なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが導通して、ビット線ＢＬｅの電位は比較的低いレベルＬとなる（書き込み“フェイル”）。“０”書き込みメモリセルのしきい値がベリファイ電圧Ｖｖ以上なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨとなる（書き込み“パス”）。

以上のようにこの実施の形態によると、ＮＡＮＤストリング内の二つのメモリトランジスタをブロック分離用トランジスタとして用いて、メモリセルアレイのブロック分割を行い、比較的小さいブロック単位でのデータ書き換えが可能になる。またこの様なブロック分離用メモリトランジスタを用いることにより、非選択ブロックでの書き込みや消去のストレスを小さいものとすることができる。更に、ブロック分離用トランジスタは、他のメモリトランジスタと同じ構造のものを用いており、電気的のそのしきい値を最適設定できる。

図１１は、ブロック分離用ゲート線ＳＧＩに繋がるメモリトランジスタ（ブロック分離用トランジスタ）の消去、書き込み、読み出し、書き込みベリファイ時の各部の電圧を示している。書き込みと読み出し時に分離用ゲート線ＳＧＩ１と偶数番目のビット線ＢＬｅが選択された場合を示す。消去時は二つの分離用ゲート線ＳＧＩ０，ＳＧＩ１が選択されている。これらの動作は、メモリ出荷前に分離用ゲート線ＳＧＩに繋がるメモリトランジスタのしきい値を調整したりテストしたりするために行われる。

データ消去は、ｐ型ウェル１１に消去電圧Ｖｅｒａ＝２０Ｖを与え、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１に０Ｖを与えて、行われる。これにより、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１に沿ったメモリトランジスタでは、浮遊ゲートＦＧの電子が放出されてしきい値が負の“１”データ状態になる。ワード線ＷＬ０−ＷＬ７、選択ゲート線ＳＧＤ，ＳＧＳ、およびビット線ＢＬはフローティングにすることで、ｐ型ウェル１１との容量結合により２０Ｖ近くまで昇圧される。

データ書き込みは、選択されたブロック分離用ゲート線ＳＧＩ１に書き込み電圧Ｖｐｇｍ＝１２Ｖ〜２０Ｖを与えて行われる。選択されたビット線ＢＬｅを０Ｖとすると、選択されたブロック分離用メモリトランジスタでは、浮遊ゲートＦＧに電子が注入されてしきい値が上昇する（“０”書き込み）。しきい値の上昇を禁止するにはビット線ＢＬｅに電源電圧Ｖｄｄ（＝１．８Ｖ〜３Ｖ)を与える（“１”書き込み）。ビット線側の選択ゲート線ＳＧＤには、“１”書き込みのＮＡＮＤストリングからビット線ＢＬｅに電荷が抜けないように、Ｖｄｄを印加する。ワード線ＷＬ０−ＷＬ７とブロック分離用ゲート線ＳＧＩ０には、選択された“１”書き込みのメモリトランジスタのチャネルを上昇させるように１０Ｖの電圧を印加する。選択ゲート線ＳＧＳには“１”書き込みのＮＡＮＤストリングからソース線ＣＥＬＳＲＣに電荷が抜けないように０Ｖを印加する。

読み出しは、選択されたブロック分離用ゲート線ＳＧＩ１に読み出し電圧Ｖｒｅｆ＝０Ｖを印加して行う。選択されたメモリトランジスタ以外の選択ゲートトランジスタおよびメモリトランジスタは充分に導通し電流経路を形成するように、選択ゲート線ＳＧＤ，ＳＧＳ、ブロック分離用ゲート線ＳＧＩ０、ならびに非選択ワード線ＷＬ０−ＷＬ７には４．５Ｖを印加する。これにより、選択されたメモリトランジスタのしきい値が読み出し電圧以下なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが導通して、ビット線ＢＬｅの電位は比較的低いレベルＬとなる。選択されたメモリトランジスタのしきい値が読み出し電圧以上なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨとなる。

書き込みベリファイは、選択されたブロック分離用ゲート線ＳＧＩ１に、図８に示すベリファイ電圧Ｖｖａ＝１Ｖを印加する他、通常の読み出しと同様である。これにより、分離用メモリトランジスタのしきい値がベリファイ電圧Ｖｖａ以下なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが導通して、ビット線ＢＬｅの電位は比較的低いレベルＬとなる。しきい値がベリファイ電圧Ｖｖａ以上なら、ビット線ＢＬｅと共通ソース線ＣＥＬＳＲＣが非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨとなる。

以上の書き込みと書き込みベリファイの組み合わせにより、ブロック分離用メモリトランジスタのしきい値は、図８に示したように、“０”データのしきい値分布の下限値Ｖｖより高い下限値Ｖｖａ（約１Ｖ）のしきい値状態に精度よく調整することができる。

図１２は、任意のワード線ＷＬに沿ったメモリトランジスタへのデータの書き込みアルゴリズムを示している。

まず、ホストからのデータ入力コマンドを受け取りステートマシン８にデータ入力コマンドを設定する（ステップＳ１）。ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（ステップＳ２）。次に、１ページ分の書き込みデータを受け取りそれぞれのデータ記憶部ＤＳに対応する書き込みデータを設定する（ステップＳ３）。ホストが発行した書き込みコマンドを受け取りステートマシン８に書き込みコマンドを設定する（ステップＳ４）。

書き込みコマンドが設定された後、以下のステップＳ５−Ｓ１３の動作は、ステートマシン８により内部で自動的に実行される。まず、選択ワード線に与えられる書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（ステップＳ５）。センスアンプ（データ記憶部ＤＳ）が保持する書き込みデータに応じて、ビット線電圧（書き込み制御電圧）を設定する。即ち、書き込みデータが“０”ならビット線ＢＬの電圧を０Ｖに、１”なら書き込み禁止であるのでビット線ＢＬの電圧をＶｄｄに設定する（ステップＳ６）。こうして設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える書き込み動作が行われる（ステップＳ７）。

次に、書き込みベリファイが起動される（ステップＳ８）。ここでは、１ページ分のメモリトランジスタのうち検出結果が“パス”となったメモリトランジスタに対応するデータ記憶部ＤＳのデータを“０”から“１”に変える。データ記憶部ＤＳが保持する書き込みデータが“１”であれば、その“１”をそのまま保持する。そして、１ページ分のデータ記憶部ＤＳの全データが“１”か否かを検出する(ステップＳ９)。

ステップＳ９の判定結果が“ＹＥＳ”（全てのデータ記憶部ＤＳが“１”データ）なら、書き込みステータスを“パス”と設定して、書き込みを終了する(ステップＳ１０)。判定結果が“ＮＯ”であれば、書き込みカウンタＰＣを調べ（ステップＳ１１）、そのカウント値が１０（書き込み回数の許容最大値）に達している場合には、正常に書き込めなかったとものして、書きこみステータスを“フェイル”に設定して書き込み終了とする（ステップＳ１２）。書き込みカウンタＰＣのカウント値が１０より少なければ、書き込みカウンタＰＣの値を１だけ増やし、また、書き込み電圧Ｖｐｇｍの設定値を０．８Ｖ増やして（ステップＳ１３）、再度ステップＳ６を経て書き込みステップＳ７を繰り返す。

図１３は、ブロック分離用ゲート線ＳＧＩに繋がれたメモリトランジスタのしきい値調整アルゴリズムを示している。

まず、ホストからのデータ入力コマンドを受け取りステートマシン８にデータ入力コマンドを設定する（ステップＳ１）。ホストからのアドレスデータを受け取り、ステートマシン８にしきい値調整するメモリトランジスタ群を選択するためのアドレスを設定する（ステップＳ２）。

次に、全て“０”データである１ページ分の書き込みデータを受け取りそれぞれのデータ記憶部ＤＳに対応する書き込みデータを設定する（ステップＳ３）。ホストが発行したＳＧＩ書き込みコマンドを受け取りステートマシン８にＳＧＩ書き込みコマンドを設定する（ステップＳ４）。

ＳＧＩ書き込みコマンドが設定された後、ステップＳ５−Ｓ１３は、ステートマシン８によって自動的に内部で実行される。まず、ブロック分離用ゲート線ＳＧＩに与えられる書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（ステップＳ５）。そして、データ記憶部ＤＳのデータに応じて、書き込み制御電圧であるビット線電圧を設定する。即ち、書き込みデータが“０”ならビット線ＢＬの電圧を０Ｖに、１”なら書き込み禁止であるのでビット線ＢＬの電圧をＶｄｄに設定する（ステップＳ６）。但し、最初の書き込みデータは全て“０”であるから、全ビット線が０Ｖに設定される。こうして設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える書き込みが行われる（ステップＳ７）。

次に、書き込みベリファイが起動される（ステップＳ８）。１ページ分相当のメモリトランジスタのうち検出結果が“パス”となったメモリトランジスタに対応するデータ記憶部ＤＳのデータを“０”から“１”に変える。２回目の書き込みからは、データ記憶部ＤＳのデータが“１”であるものは、その“１”データをそのまま保持する。

そして全てのデータ記憶部ＤＳのデータが“１”か否かを検出する(ステップＳ９)。判定結果が“ＹＥＳ”（全てのデータが“１”）なら書き込みステータスを“パス”に設定して書き込みを終了する(ステップＳ１０）。そうでなければ、書き込みカウンタＰＣを調べる（ステップＳ１１）。カウント値が４０（書き込み回数の許容最大値）に達していれば、正常に書き込めなかったとして、書きこみステータスを“フェイル”に設定して書き込み終了となる（ステップＳ１２）。書き込みカウンタＰＣのカウント値が４０より少なければ、カウント値を１だけ増やし、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やして（ステップＳ１３）、再度ステップＳ６を経て書き込みステップＳ７に行く。

以上のように、ブロック分離用ゲート線ＳＧＩ０，ＳＧＩ１に繋がれたメモリトランジスタのしきい値を、他のメモリトランジスタの書き込みと同様のシーケンスを適用することによって高精度に最適値に設定することができる。

この実施の形態によると、次のような効果が得られる。

第１に、消去単位であるブロックのサイズ増大を抑えながら、ブロック領域に対する選択ゲートトランジスタやコンタクト部の領域比を下げることが可能である。具体例を挙げる。メモリトランジスタのゲート長を０．１μｍ、ＮＡＮＤストリング内のメモリトランジスタ間の距離を０．１μｍ、メモリトランジスタと選択ゲートトランジスタＳ１，Ｓ２の間の距離を０．１５μｍ、選択ゲートトランジスタＳ１，Ｓ２のゲート長を０．２５μｍ、選択ゲートトランジスタＳ１，Ｓ２からコンタクト中心までの距離を０．１５μｍとする。従来のように、４つのメモリトランジスタからなるＮＡＮＤストリングを配列して２１２８バイトのブロックを構成したとすると、１ブロック当たりのＮＡＮＤストリング長は、
0.15μm＋0.25μm＋0.15μm＋0.1μm×7＋0.15μm＋0.25μm＋0.15μm
＝1.8μm
となる。

これに対して実施の形態のように、１０個のメモリトランジスタからなるＮＡＮＤストリングを配列して２１２８バイトの二つのブロックを構成したとすると、１ブロック当たりのＮＡＮＤストリング長は、
(0.15μm＋0.25μm＋0.15μm＋0.1μm×19＋0.15μm＋0.25μm＋0.15μm）/2
＝1.5μm
となる。

第２に、ブロック内に、駆動条件を選択することによってブロックより小さい消去単位となるサブブロックを設定する方式と異なり、ブロック間にブロック分離用メモリトランジスタがある。このために、非選択ブロックでの書き込みストレスや消去ストレスが小さく抑えられる。

第３に、ブロック分離用メモリトランジスタは、他のメモリトランジスタと同様の構成を有する。従って、ブロック分離用メモリトランジスタのしきい値は、通常の書き込みと同様のシーケンスで最適値に設定することができる。そしてこのブロック分離用トランジスタのしきい値の最適設定によって、非選択ブロックでの書き込みストレスや消去ストレスを最小限に抑えながら、ブロック間の確実な分離を行うことが可能になる。

図１４は、他の実施の形態によるメモリセルアレイの構成を図３に対応させて示している。この実施の形態では、ブロック分離用トランジスタとなるメモリトランジスタＭ４，Ｍ５の制御ゲートが接続されたブロック分離用ゲート線は、共通に駆動されるべく、一つの端子ＳＧＩにまとめられて、これがロウ制御回路３に接続される。この場合、２つのメモリトランジスタＭ４，Ｍ５が実質的に１つのブロック分離用トランジスタとして制御されるので、先の実施の形態に比べると個々のしきい値を独立に精度良く調整することができないが、ゲート線の数が減るのでロウ制御回路３が簡素化できるという利点がある。

図１５は、更に他の実施の形態によるメモリセルアレイの構成を図３に対応させて示している。この実施の形態では、ＮＡＮＤストリングＮＵを構成する９個のメモリトランジスタＭ０−Ｍ８のうち、中央の一つＭ４がブロック分離用トランジスタとして用いられ、その制御ゲートがブロック分離用ゲート線ＳＧＩに接続されている。ソース線コンタクト側の４個のメモリトランジスタＭ０−Ｍ３と、ビット線コンタクト側の４個のメモリトランジスタＭ５−Ｍ８の制御ゲートはそれぞれ、ワード線ＷＬ０−ＷＬ３，ＷＬ４−ＷＬ７に接続されている。

次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。

図１６は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図１７は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１８Ａ−１８Ｊに示すような他の各種電子機器に適用することができる。即ち、図１８Ａに示すビデオカメラ、図１８Ｂに示すテレビジョン、図１８Ｃに示すオーディオ機器、図１８Ｄに示すゲーム機器、図１８Ｅに示す電子楽器、図１８Ｆに示す携帯電話、図１８Ｇに示すパーソナルコンピュータ、図１８Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１８Ｉに示すヴォイスレコーダ、図１８Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

この発明は、上記実施の形態に限られない。例えば上記実施の形態では、ＮＡＮＤストリングの中央部の一つ又は二つのメモリトランジスタをブロック分離用トランジスタとすることにより、メモリセルアレイを同容量の二つのブロックに分割した。これに対して、ＮＡＮＤストリング内のブロック分離用トランジスタの位置を選択することにより、分割される分割されるブロックの容量を異ならせてもよい。また、ＮＡＮＤストリング内の複数箇所のメモリトランジスタをブロック分離用トランジスタとすることにより、メモリセルアレイを３個以上のブロックに分割することもできる。

更に実施の形態では、電荷蓄積層としてフローティングゲートを持つメモリトランジスタを用いたが、シリコン窒化膜を電荷蓄積層とするＭＯＮＯＳ型メモリトランジスタを用いることができる。

この発明の実施の形態によるＮＡＮＤフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイ構成を示す図である。 同メモリセルアレイのより具体的な構成を示す図である。 同メモリセルアレイのビット線に沿った断面構造を示す図である。 同メモリセルアレイのワード線に沿った断面構造を示す図である。 同メモリセルアレイの選択ゲート線に沿った断面構造を示す図である。 同フラッシュメモリのカラム制御回路におけるデータ記憶回路の構成を示す図である。 同フラッシュメモリのデータしきい値分布を示す図である。 同フラッシュメモリのブロックＢＬＫｉ−１選択時の動作バイアス条件を示す図である。 同フラッシュメモリのブロックＢＬＫｉ選択時の動作バイアス条件を示す図である。 同フラッシュメモリのブロック分離用トランジスタ選択時の動作バイアス条件を示す図である。 同フラッシュメモリのデータ書き込み制御フローを示す図である。 同フラッシュメモリのブロック分離用トランジスタの書き込み制御フローを示す図である。 他の実施の形態によるメモリセルアレイの構成を示す図である。 更に他の実施の形態によるメモリセルアレイの構成を示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…ソース線制御回路、５…ウェル制御回路、６…データ入出力バッファ、７…コマンド・インタフェース、８…ステートマシン、ＢＬＫｉ…ブロック、Ｍ０−Ｍ９…メモリトランジスタ、Ｍ４，Ｍ５…ブロック分離用トランジスタ（メモリトランジスタ）、Ｓ１，Ｓ２…選択ゲートトランジスタ、９…シリコン基板、１１…ｐ型ウェル、１６…センスアンプ。

Claims (12)

1. 複数の電気的書き換え可能な不揮発性メモリトランジスタが直列接続されて構成されたＮＡＮＤストリングが配列されたメモリセルアレイと、
   前記メモリセルアレイの消去、書き込み及び読み出しを行うための消去／書き込み／読み出し制御回路とを有し、
   前記メモリセルアレイの各ＮＡＮＤストリング内の少なくとも一つのメモリトランジスタが、前記メモリセルアレイをそれぞれデータ消去の単位となる複数ブロックに分割するためのブロック分離用トランジスタとして制御される
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルアレイは、
   一方向に配列されたＮＡＮＤストリングのブロック分離用トランジスタの制御ゲートに共通接続されるブロック分離用ゲート線と、
   一方向に配列されたＮＡＮＤストリングの残りのメモリトランジスタの制御ゲートにそれぞれ共通接続される複数のワード線と、
   各ＮＡＮＤストリングの一端が第１の選択ゲートトランジスタを介して接続される、前記ワード線と交差する複数のビット線と、
   各ＮＡＮＤストリングの他端が第２の選択ゲートトランジスタを介して接続される共通ソース線と、
   一方向に配列された前記第１及び第２の選択ゲートトランジスタのゲートにそれぞれ共通接続される第１及び第２の選択ゲート線とを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記消去／書き込み／読み出し制御回路は、
   前記メモリセルアレイのワード線、第１及び第２の選択ゲート線及びブロック分離用ゲート線を選択して駆動するロウ制御回路と、
   前記メモリセルアレイのビット線に選択的に接続されてデータをセンスし書き込みデータを保持するセンスアンプを有するカラム制御回路と、
   前記メモリセルアレイの共通ソース線の電圧を制御するソース線制御回路と、
   前記メモリセルアレイが形成された半導体ウェルの電圧を制御するウェル制御回路とを有する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 電気的書き換え可能な不揮発性メモリトランジスタが直列接続されたＮＡＮＤストリングが配列されたメモリセルアレイと、
   前記メモリセルアレイの一方向に配列されたＮＡＮＤストリング内でブロック分離用トランジスタとして選択された少なくとも一つのメモリトランジスタの制御ゲートが共通接続されるブロック分離用ゲート線と、
   前記メモリセルアレイの一方向に配列されたＮＡＮＤストリング内の残りのメモリトランジスタの制御ゲートがそれぞれ共通接続される複数のワード線と、
   前記メモリセルアレイの各ＮＡＮＤストリングの一端が接続される、前記ブロック分離用ゲート線及びワード線と交差する複数のビット線と、
   前記ブロック分離用ゲート線とワード線を選択的に駆動するとともに、データ消去時に前記ブロック分離用ゲート線に与える制御電圧により前記メモリセルアレイをそれぞれ消去単位となる複数ブロックに分ける制御を行うロウ制御回路と、
   前記ビット線に接続されて、データをセンスし書き込みデータを保持するセンスアンプを有するカラム制御回路と、
   前記メモリセルアレイが形成された半導体ウェルの電圧を制御するためのウェル制御回路と、
   前記メモリセルアレイの各ＮＡＮＤストリングの他端が接続される共通ソース線の電圧を制御するソース線制御回路とを有する
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、各ＮＡＮＤストリングの一端を対応するビット線に接続するための第１の選択ゲートトランジスタ及び、他端を共通ソース線に接続するための第２の選択ゲートトランジスタを有し、
   前記メモリセルアレイの一方向に配列された第１及び第２の選択ゲートトランジスタのゲートはそれぞれ前記ワード線と並行する第１及び第２の選択ゲート線に接続され、
   前記第１及び第２の選択ゲート線は前記ロウ制御回路により制御される
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 前記メモリセルアレイの各ＮＡＮＤストリング内の連続する二つのメモリトランジスタがブロック分離用トランジスタとして用いられ、前記メモリセルアレイの一ＮＡＮＤストリング長の範囲は前記ブロック分離用トランジスタを挟んで二つのブロックに分けられている
   ことを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
7. 各ＮＡＮＤストリング内の二つのブロック分離用トランジスタの制御ゲートがそれぞれ接続される二つのブロック分離用ゲート線は、互いに独立に制御される
   ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
8. 各ＮＡＮＤストリング内の二つのブロック分離用トランジスタの制御ゲートがそれぞれ接続される二つのブロック分離用ゲート線は、共通に制御される
   ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
9. 前記ブロック分離用トランジスタは、電気的書き込み動作により所定のしきい値電圧状態に設定される
   ことを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
10. 前記ブロック分離用トランジスタ以外のメモリトランジスタは、しきい値電圧が負のデータ“１”状態と、しきい値電圧が第１の正値以上であるデータ“０”状態のいずれか一方を書き換え可能に記憶するものであり、
    前記ブロック分離用トランジスタは、しきい値電圧が前記第１の正値より高い第２の正値以上の状態に書き込まれている
    ことを特徴とする請求項１又は４記載の不揮発性半導体記憶装置。
11. 選択ブロックのデータ消去は、非選択ブロックの全ワード線、前記第１及び第２の選択ゲート線、前記ブロック分離用ゲート線、前記ビット線及び共通ソース線をフローティング状態とし、選択ブロック内の全ワード線に接地電圧を、前記メモリセルアレイが形成された半導体ウェルに正の消去電圧を与えて行われる
    ことを特徴とする請求項２又は４記載の不揮発性半導体記憶装置。
12. データ書き込みは、前記メモリセルアレイの選択されたビット線及びこれにつながるＮＡＮＤストリングをデータに応じてプリチャージした後、第１の選択ゲート線及び第２の選択ゲート線にそれぞれ電源電圧及び接地電圧を、選択ブロック内の選択ワード線に正の書き込み電圧を、選択ブロック内の非選択ワード線に電源電圧より高くかつ書き込み電圧より低い正の第１の制御電圧を、非選択ブロックの全ワード線及びブロック分離用ゲート線に電源電圧より高くかつ前記第１の制御電圧より低い第２の制御電圧を与えて、行われる
    ことを特徴とする請求項２又は４記載の不揮発性半導体記憶装置。
    
    
    
    
    
    
    
    
    
    
    
    

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