KR20160008875A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 및 제 2 워드 라인 그룹들에 각각 연결된 제 1 및 제 2 셀 스트링들을 포함한다. 반도체 메모리 장치의 동작 방법은 제 2 워드 라인 그룹에 패스 전압을 인가하여 제 2 셀 스트링에 채널을 형성하고, 제 1 셀 스트링의 메모리 셀들 중 제 1 워드 라인 그룹의 선택된 워드 라인과 연결된 메모리 셀의 데이터를 비트 라인을 통해 제 2 셀 스트링의 채널에 반영하고, 비트 라인을 통해 제 2 셀 스트링의 전하량을 센싱하여 선택된 워드 라인과 연결된 메모리 셀의 데이터를 판별한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.

본 발명의 실시 예는 향상된 읽기 속도를 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법에 있어서, 상기 반도체 메모리 장치는 비트 라인을 공유하되 제 1 및 제 2 워드 라인 그룹들에 각각 연결된 제 1 및 제 2 셀 스트링들을 포함하고, 상기 동작 방법은 상기 제 2 워드 라인 그룹에 패스 전압을 인가하여 상기 제 2 셀 스트링에 채널을 형성하는 단계; 상기 제 1 셀 스트링의 메모리 셀들 중 상기 제 1 워드 라인 그룹의 선택된 워드 라인과 연결된 메모리 셀의 데이터를 상기 비트 라인을 통해 상기 제 2 셀 스트링의 상기 채널에 반영하는 단계; 및 상기 비트 라인을 통해 상기 제 2 셀 스트링의 전하량을 센싱하여 상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터를 판별하는 단계를 포함한다.

실시 예로서, 상기 제 2 셀 스트링에 채널을 형성하는 단계는, 상기 비트 라인에 비트 라인 전압을 인가하는 단계; 및 상기 제 2 셀 스트링을 상기 비트 라인에 전기적으로 연결하여 상기 비트 라인 전압에 따라 상기 제 2 셀 스트링의 상기 채널을 초기화하는 단계를 포함할 수 있다.

실시 예로서, 상기 제 2 셀 스트링의 상기 채널에 반영하는 단계는, 상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터를 상기 비트 라인에 반영하는 단계를 더 포함하되, 상기 비트 라인의 전압에 따라 상기 제 2 셀 스트링의 상기 채널의 상기 전하량이 가변할 수 있다.

실시 예로서, 상기 동작 방법은 상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터가 상기 제 2 셀 스트링의 상기 채널에 반영된 후에, 상기 제 2 셀 스트링을 상기 비트 라인으로부터 전기적으로 분리하는 단계를 더 포함할 수 있다.

실시 예로서, 상기 데이터를 판별하는 단계는, 상기 제 2 워드 라인 그룹에 제 2 패스 전압을 인가하여 상기 제 2 셀 스트링에 상기 채널을 형성하는 단계; 및 상기 제 2 셀 스트링의 상기 채널을 상기 비트 라인에 전기적으로 연결하여 상기 제 2 셀 스트링의 상기 전하량을 상기 비트 라인에 반영하는 단계를 포함할 수 있다.

실시 예로서, 상기 데이터를 판별하는 단계에서, 상기 제 1 셀 스트링은 상기 비트 라인으로부터 전기적으로 분리될 수 있다.

실시 예로서, 상기 동작 방법은 상기 비트 라인에 비트 라인 전압을 인가하고, 상기 제 1 워드 라인 그룹에 제 2 패스 전압을 인가하여 상기 제 1 셀 스트링에 채널을 형성하고, 상기 제 1 셀 스트링을 상기 비트 라인에 전기적으로 연결하여, 상기 비트 라인 전압에 따라 상기 제 2 셀 스트링의 상기 채널을 초기화하는 단계를 더 포함할 수 있다.

본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 워드 라인 그룹에 연결된 제 1 셀 스트링; 제 2 워드 라인 그룹에 연결되며, 상기 제 1 셀 스트링과 비트 라인을 공유하는 제 2 셀 스트링; 및 상기 제 1 및 제 2 워드 라인 그룹들 및 상기 비트 라인에 연결되는 주변 회로를 포함한다. 상기 주변 회로는, 상기 제 2 워드 라인 그룹에 패스 전압을 인가하여 상기 제 2 셀 스트링에 채널을 형성하고, 상기 제 1 셀 스트링 중 선택된 메모리 셀의 데이터를 상기 비트 라인을 통해 상기 제 2 셀 스트링의 상기 채널에 반영하고, 그 후 상기 비트 라인을 통해 상기 제 2 셀 스트링의 전하량을 센싱하여 상기 선택된 메모리 셀의 데이터를 판별하도록 구성된다.

실시 예로서, 상기 주변 회로는 상기 제 1 및 제 2 워드 라인 그룹들에 연결된 어드레스 디코더; 및 상기 비트 라인에 비트 라인 전압을 제공하도록 구성되는 페이지 버퍼를 포함한다. 상기 어드레스 디코더는 상기 제 2 워드 라인 그룹에 상기 패스 전압을 인가하여 상기 제 2 셀 스트링에 상기 채널을 형성하고, 상기 제 2 셀 스트링을 상기 비트 라인에 전기적으로 연결하도록 구성될 수 있다. 상기 제 2 셀 스트링의 상기 채널은 상기 비트 라인 전압에 따라 초기화될 것이다.

실시 예로서, 상기 어드레스 디코더는 상기 제 1 워드 라인 그룹 중 어느 하나를 선택하고, 상기 제 1 셀 스트링을 상기 비트 라인에 전기적으로 연결하여, 상기 선택된 메모리 셀의 데이터를 상기 비트 라인에 반영할 수 있다. 상기 비트 라인의 전압에 따라, 상기 제 2 셀 스트링의 상기 채널의 상기 전하량이 가변할 수 있다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 있어서: 상기 반도체 메모리 장치는 제 1 워드 라인 그룹에 연결된 제 1 셀 스트링들 및 제 2 워드 라인 그룹에 연결된 제 2 셀 스트링들을 포함하되 상기 제 1 셀 스트링들과 상기 제 2 셀 스트링들은 비트 라인들을 공유하고, 상기 동작 방법은 상기 제 1 셀 스트링들 중 제 1 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 채널들에 반영하는 단계; 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 전하량들을 센싱하여 상기 제 1 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및 상기 제 1 페이지의 상기 데이터 비트들을 출력하는 단계를 포함한다.

실시 예로서, 상기 반도체 메모리 장치는 제 3 워드 라인 그룹에 연결된 제 3 셀 스트링들을 더 포함하되, 상기 3 셀 스트링들은 상기 제 1 셀 스트링들과 상기 비트 라인들을 공유할 수 있다. 상기 동작 방법은 상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안, 상기 제 1 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 3 셀 스트링들의 채널들에 반영하는 단계를 더 포함할 수 있다.

실시 예로서, 상기 동작 방법은 상기 비트 라인들을 통해 상기 제 3 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및 상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함할 수 있다.

실시 예로서, 상기 반도체 메모리 장치는 상기 비트 라인들을 통해 상기 제 1 페이지의 상기 데이터 비트들을 판별 및 저장하는 페이지 버퍼들을 포함할 수 있다. 상기 페이지 버퍼들은 복수의 그룹들로 구분된다. 이때 상기 복수의 그룹들 중 적어도 하나는 상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안 상기 제 3 셀 스트링들 중 해당 셀 스트링들의 전하량들을 센싱할 수 있다.

실시 예로서, 상기 동작 방법은 상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안, 상기 제 1 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 채널들에 반영하는 단계를 더 포함할 수 있다. 상기 동작 방법은 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및 상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함할 수 있다.

실시 예로서, 상기 반도체 메모리 장치는 제 3 워드 라인 그룹에 연결된 제 3 셀 스트링들을 더 포함할 수 있다. 상기 3 셀 스트링들은 상기 제 2 셀 스트링들과 상기 비트 라인들을 공유한다. 이때, 상기 동작 방법은 상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안, 상기 제 3 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 채널들에 반영하는 단계; 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및 상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함할 수 있다.

실시 예로서, 상기 반도체 메모리 장치는 제 3 워드 라인 그룹에 연결된 제 3 셀 스트링들 및 제 4 워드 라인 그룹에 연결된 제 4 셀 스트링들을 더 포함할 수 있다. 상기 제 3 셀 스트링들과 상기 제 4 셀 스트링들은 상기 비트 라인들에 공통 연결된다. 이때, 상기 동작 방법은 상기 제 1 페이지의 상기 데이터 비트들이 출력될 때, 상기 제 3 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 4 셀 스트링들의 채널들에 반영하는 단계; 상기 비트 라인들을 통해 상기 제 4 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및 상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함할 수 있다.

본 발명의 실시 예에 따르면, 향상된 읽기 속도를 갖는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.

도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 블록도이다.
도 3은 도 1의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 읽기 방법을 보여주는 순서도이다.
도 5는 도 4의 S110단계 및 S120단계의 일 실시 예를 보여주는 타이밍도이다.
도 6은 도 4의 S110단계를 개념적으로 설명하기 위한 도면이다.
도 7은 도 4의 S120단계를 개념적으로 설명하기 위한 도면이다.
도 8은 도 4의 S130단계의 일 실시 예를 보여주는 타이밍도이다.
도 9는 도 4의 S130단계를 개념적으로 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 12는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 13은 도 12의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 회로도이다.
도 14는 도 12의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 2는 도 1의 메모리 셀 어레이(110)를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 실시 예로서, 메모리 셀 어레이(110)의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 도 1의 비트 라인들(BL)을 구성한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 단위를 이룬다.

도 2에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 하나(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

각 메모리 블록은 하나의 워드 라인 그룹에 연결된다. 도 1에서, 제 1 메모리 블록(BLK1)은 제 1 워드 라인 그룹(WLG1)에 연결되어 있다. 제 1 워드 라인 그룹(WLG1)은 제 1 내지 제 n 워드 라인들(WL1~WLn)을 포함한다.

메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.

복수의 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 기준 전압 노드에 연결된다. 실시 예로서, 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(미도시)에 연결되고, 그러한 공통 소스 라인은 기준 전압으로 바이어스될 수 있다.

제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지(pg)를 구성한다.

드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 소스 선택 라인(SSL1)은 도 1의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.

다시 도 1을 참조하면, 주변 회로(120)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)를 포함한다.

어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)은 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.

반도체 메모리 장치(100)의 읽기 동작은 페이지(도 2의 pg 참조) 단위로 수행된다. 읽기 동작 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스를 포함한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여 선택된 메모리 블록 중 하나의 워드 라인을 선택하도록 구성된다. 어드레스 디코더(121)은 전압 발생기(122)로부터의 읽기 전압을 선택된 워드 라인에 인가하고, 전압 발생기(122)로부터의 패스 전압을 비선택된 워드 라인들에 인가할 수 있다.

전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.

전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 읽기 동작 시에 읽기 전압 및 읽기 전압보다 높은 레벨의 패스 전압을 발생한다. 생성된 전압들은 어드레스 디코더(121)에 제공될 수 있다.

읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.

복수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 저장한다. 읽어진 데이터(DATA)는 데이터 라인(DL)을 통해 입출력 버퍼(124)로 전달된다.

입출력 버퍼(124)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 입출력 버퍼(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 입출력 버퍼(124)는 페이지 버퍼들(PB1~PBm)로부터 데이터 라인들(DL)을 통해 전송된 데이터(DATA)를 외부로 출력한다.

제어 로직(125)는 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(124)은 어드레스 버퍼(미도시)를 포함할 수 있다. 어드레스들이 연속적으로(continuously) 수신될 때 수신된 어드레스들은 어드레스 버퍼에 저장되고, 어드레스 디코더(121)에 제공될 것이다.

제어 로직(125)는 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 입출력 버퍼(124)를 제어하도록 구성된다.

본 발명의 실시 예에 따르면, 제어 로직(125)은 선택된 메모리 블록(예를 들면, 도 2의 BLK1)의 선택된 페이지의 데이터를 비트 라인들(BL1~BLm)을 통해 다른 메모리 블록(예를 들면, 도 2의 BLK2)의 셀 스트링들에 반영하도록 어드레스 디코더(121) 및 읽기 및 쓰기 회로(120)를 제어한다. 각 셀 스트링은 특정 커패시턴스를 갖는다. 즉, 각 셀 스트링은 차징 후 일정 시간 동안 전하들을 기준치 이상으로 유지하는 커패시터로서 동작할 수 있다. 선택된 페이지의 데이터가 다른 메모리 블록의 셀 스트링들에 반영되면, 반영된 데이터의 신뢰성은 일정 시간 동안 유지된다.

위 일정 시간이 경과하기 전에, 제어 로직(125)은 해당 셀 스트링들에 남겨진 전하량들을 센싱하여 선택된 페이지의 데이터를 판별하도록 어드레스 디코더(121) 및 읽기 및 쓰기 회로(120)를 제어한다.

선택된 페이지로부터 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)로 데이터가 읽혀진다고 가정한다. 이 경우, 읽기 동작에 상대적으로 긴 시간이 소요된다. 예를 들면, 페이지 버퍼(123)에 의해 비트 라인들(BL1~BLm)이 프리차지되고, 선택된 워드 라인에 읽기 전압이 인가되어 소정의 시간 동안 선택된 페이지의 데이터가 비트 라인들(BL1~BLm)에 반영되고, 소정의 시간이 경과한 후에 비트 라인들(BL1~BLm)의 전하량들을 판별함으로써 데이터가 읽혀질 수 있다. 이러한 동작들이 모두 수행되기 위해, 상대적으로 긴 시간이 소요된다.

본 발명의 실시 예에 따르면, 먼저 선택된 페이지의 데이터가 비트 라인들(BL1~BLm)을 통해 다른 메모리 블록의 셀 스트링들에 반영된 후에, 적절한 시점에 해당 셀 스트링들에 보존된 전하량을 센싱함으로써 선택된 페이지의 데이터가 판별될 수 있다.

실시 예로서, 제 1 페이지가 읽기 및 쓰기 회로(123)로 읽어지고 읽어진 데이터가 입출력 버퍼(124)로 출력되는 동안, 제 2 페이지의 데이터가 비트 라인들(BL1~BLm)을 통해 다른 메모리 블록의 셀 스트링들에 반영될 수 있다. 즉, 제 2 페이지의 데이터가 다른 메모리 블록의 셀 스트링들에 반영되는 시간은 오버랩될 수 있다. 이러한 경우, 제 2 페이지에 대한 읽기 동작에 소요되는 시간은 해당 셀 스트링들에 보존된 전하량을 센싱하는 데에 소요되는 시간에 해당할 수 있다.

따라서, 읽기 동작의 속도가 향상된 반도체 메모리 장치가 제공된다.

도 3은 도 1의 페이지 버퍼들(PB1~PBm) 중 어느 하나(PB1)를 보여주는 블록도이다.

도 3을 참조하면, 페이지 버퍼(PB1)는 프리차지 회로(210), 비트 라인 선택 트랜지스터(ST), 센싱 회로(220) 및 입출력 회로(230)를 포함한다.

프리차지 회로(210)는 비트 라인(BL1)에 연결된다. 프리차지 회로(210)는 제어 로직(125, 도 1 참조)의 제어에 응답하여 프리 차지 전압(Vprc)을 비트 라인(BL1)에 전달한다. 실시 예로서, 프리차지 회로(210)는 제어 로직(125)의 제어에 응답하여 동작하는 스위칭 소자를 포함할 수 있다.

비트 라인 선택 트랜지스터(ST)는 비트 라인(BL1)과 센싱 회로(220) 사이에 연결된다. 비트 라인 선택 트랜지스터(ST)는 제어 로직(125)으로부터의 센싱 신호(SES)에 응답하여 비트 라인(BL1)과 센싱 회로(220)를 전기적으로 연결한다.

센싱 회로(220)는 비트 라인 선택 트랜지스터(ST)를 통해 비트 라인(BL1)에 연결된다. 센싱 회로(220)는 복수의 래치 회로들(LAT1, LAT2)을 포함한다. 비트 라인 선택 트랜지스터(ST)가 턴온되면, 센싱 회로(220)는 비트 라인(BL1)의 전하량을 센싱하여 해당 데이터를 복수의 래치 회로들(LAT1, LAT2) 중 어느 하나에 저장할 수 있다. 센싱된 데이터는 입출력 회로(230)에 전달된다.

입출력 회로(230)는 센싱 회로(220) 및 데이터 라인들(DL) 사이에 연결된다. 입출력 회로(230)는 제어 로직(125)의 제어에 응답하여 동작한다. 입출력 회로(230)는 복수의 래치 회로들(LAT1, LAT2) 중 어느 하나에 저장된 데이터를 입출력 회로(230)를 통해 데이터 라인(DL)으로 출력한다.

도 3에서, 페이지 버퍼(PB1)는 하나의 비트 라인(BL1)에 연결되는 것으로 도시된다. 그러나, 이는 예시적인 것으로서, 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다. 실시 예로서, 페이지 버퍼(PB1)는 이븐 비트 라인 및 오드 비트 라인에 연결되고, 두 개의 비트 라인들 중 어느 하나를 선택하기 위한 구성을 더 포함할 수 있다.

도 4는 본 발명의 실시 예에 따른 읽기 방법을 보여주는 순서도이다.

도 2 및 도 4를 참조하면, S110단계에서, 비 선택된 메모리 블록의 셀 스트링들에 채널들이 형성되어, 채널들이 형성된 셀 스트링들을 셀 스트링 미러들로서 정의한다.

이하, 제 1 메모리 블록(BLK1)이 선택되고, 제 2 메모리 블록(BLK2)이 비선택 된다고 가정한다. 그리고 제 1 메모리 블록(BLK1) 중 제 1 워드 라인(WL1)이 선택된다고 가정한다.

제 2 메모리 블록(BLK2)과 연결된 워드 라인들에 패스 전압이 인가될 것이다. 패스 전압이 인가됨에 따라, 제 2 메모리 블록(BLK1)의 메모리 셀들이 턴온되고, 셀 스트링들에는 채널이 형성될 것이다.

S120단계에서, 선택된 페이지의 데이터가 셀 스트링 미러들에 반영된다.

제 1 메모리 블록(BLK1)의 제 1 워드 라인(WL1)과 연결된 메모리 셀들의 문턱 전압들이 제 1 내지 제 m 비트 라인들(BL1~BLm)에 반영될 것이다. 셀 스트링 미러들이 제 1 내지 제 m 비트 라인들(BL1~BLm)에 전기적으로 연결되는 경우, 셀 스트링 미러들의 채널들의 전하량들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전하량들에 따라 가변할 것이다.

S130단계에서, 셀 스트링 미러들의 전하량들을 센싱하여 선택된 페이지의 데이터가 판별된다.

셀 스트링 미러들이 제 1 내지 제 m 비트 라인들(BL1~BLm)에 전기적으로 연결될 것이다. 셀 스트링 미러들의 전하량들에 따라 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전압들이 변경될 것이다. 이때, 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전압들을 센싱함으로써 선텍된 페이지의 데이터가 판별될 수 있다.

도 5는 도 4의 S110단계 및 S120단계의 일 실시 예를 보여주는 타이밍도이다. 도 6은 도 4의 S110단계를 개념적으로 설명하기 위한 도면이다. 도 7은 도 4의 S120단계를 개념적으로 설명하기 위한 도면이다.

먼저 도 5 및 도 6을 참조하면, 제 1 내지 제 4 시간(t1~t4) 사이에서, 셀 스트링 미러들이 정의된다.

제 1 시간(t1)에서, 비트 라인들(BL1~BLm)이 특정 전압(이하, 비트 라인 전압)으로 상승한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 비트 라인 전압으로 프리차지할 수 있다.

제 1 메모리 블록(BLK1)에 연결된 제 1 드레인 선택 라인(DSL1)에 드레인 선택 라인 전압(Vdsl)이 인가된다. 제 1 메모리 블록(BLK1)의 드레인 선택 트랜지스터들(DST)은 턴온되고, 제 1 메모리 블록(BLK1)의 셀 스트링들(CS1_1~CS1_m)은 각각 비트 라인들(BL1~BLm)에 전기적으로 연결된다.

제 1 메모리 블록(BLK1)에 연결된 제 1 소스 선택 라인(SSL1)에 기준 전압이 인가된다. 제 1 메모리 블록(BLK1)의 소스 선택 트랜지스터들(SST)은 턴오프되고, 셀 스트링들(CS1_1~CS1_m)은 기준 전압 노드와 전기적으로 분리될 것이다.

제 1 워드 라인 그룹(WLG1)의 선택된 워드 라인(WLG1_s) 및 비선택된 워드 라인(WLG1_us)에 제 1 패스 전압(Vpass1)이 인가된다. 제 1 패스 전압(Vpass1)은 고전압이다. 제 1 메모리 블록(BLK1)의 제 1 내지 제 n 메모리 셀들(MC1)은, 그것들의 문턱 전압들에 관계없이 턴온될 것이다.

이에 따라, 비트 라인들(BL1~BLm)의 비트 라인 전압이 셀 스트링들(CS1_1~CS1_m)의 채널들에 전달된다. 셀 스트링들(CS1_1~CS1_m)의 채널들은 비트 라인 전압에 의해 초기화될 것이다(도 6의 a). 이러한 초기화에 따라, 선택된 페이지의 데이터가 비트 라인들(BL1~BLm)을 통해 안정적으로 전달될 수 있다.

제 2 메모리 블록(BLK2)에 연결된 제 2 워드 라인 그룹(WLG2)에 제 2 패스 전압(Vpass2)이 인가된다. 제 2 패스 전압(Vpass2)은 고전압이다. 제 2 메모리 블록(BLK2)의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은, 그것들의 문턱 전압들에 관계없이 턴온될 것이다. 셀 스트링들(CS2_1~CS2_m) 각각에 채널이 형성될 것이다. 즉 셀 스트링들(CS2_1~CS2_m)이 셀 스트링 미러들로 정의된다.

실시 예로서, 제 2 메모리 블록(BLK2)의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 문턱 전압들을 변경시킬 수 있는 임계치(예를 들면, 프로그램을 위한 전압)보다, 제 2 패스 전압(Vpass2)은 낮은 전압이다. 따라서, 제 2 패스 전압(Vpass2)이 제 2 워드 라인 그룹(WLG2)에 인가되더라도, 제 2 메모리 블록(BLK2)의 제 1 내지 제 n 메모리 셀들(MC1~MCn)에 저장된 데이터는 훼손되지 않는다.

제 2 메모리 블록(BLK2)에 연결된 제 2 드레인 선택 라인(DSL2)에 드레인 선택 라인 전압(Vdsl)이 인가될 수 있다. 제 2 메모리 블록(BLK2)의 드레인 선택 트랜지스터들(DST)은 턴온될 것이다. 제 2 메모리 블록(BLK2)의 셀 스트링들(CS2_1~CS2_m)은 각각 비트 라인들(BL1~BLm)에 전기적으로 연결될 것이다.

제 2 메모리 블록(BLK2)에 연결된 제 2 소스 선택 라인(SSL2)에 기준 전압이 인가될 수 있다. 셀 스트링들(CS2_1~CS2_m)은 기준 전압 노드와 전기적으로 분리될 것이다.

이에 따라, 비트 라인들(BL1~BLm)의 비트 라인 전압이 셀 스트링들(CS2_1~CS2_m)의 채널들에 전달될 것이다. 셀 스트링들(CS2_1~CS2_m)의 채널들은 비트 라인 전압에 의해 초기화될 것이다(도 6의 b).

이후, 제 2 시간(t2)에서 제 1 워드 라인 그룹(WLG1)의 선택된 워드 라인(WLG1_s)이 디스차지되고, 디스차지가 완료되면 제 3 시간(t3)에서 선택된 워드 라인(WLG1_s)은 읽기 전압(Vrd)으로 차징된다. 선택된 페이지의 메모리 셀들은 그것들의 문턱 전압들에 따라 턴온 또는 턴오프될 것이다.

이어서 도 5 및 도 7을 참조하면, 제 4 시간 내지 제 5 시간(t4~t5) 사이에서 선택된 페이지의 데이터가 셀 스트링 미러들에 반영된다.

제 4 시간(t4)에서, 제 1 메모리 블록(BLK1)에 연결된 제 1 소스 선택 라인(SSL1)이 소스 선택 라인 전압(Vssl)을 제공받는다. 소스 선택 라인 전압(Vssl)에 따라, 제 1 메모리 블록(BLK1)의 소스 선택 트랜지스터들(SST)은 턴온될 것이다. 셀 스트링들(CS1_1~CS1_m)은 기준 전압 노드와 전기적으로 연결될 것이다.

이에 따라, 선택된 페이지의 데이터는 비트 라인들(BL1~BLm)에 반영된다(도 7의 c). 선택된 메모리 셀이 턴온될 때, 해당 비트 라인의 전하들은 해당 셀 스트링을 통해 기준 전압 노드로 방출될 것이다. 이때, 해당 비트 라인의 전압은 기준 전압으로 감소한다. 선택된 메모리 셀이 턴오프될 때, 해당 비트 라인의 전하들은 선택된 메모리 셀에 의해 차단되어 기준 전압 노드로 방출될 수 없다. 이때, 해당 비트 라인의 전압은 유지된다.

비트 라인들(BL1~BLm)의 전압들에 따라 셀 스트링들(CS2_1~CS2_m)의 채널들의 전압이 변경된다. 셀 스트링들(CS2_1~CS2_m)은 비트 라인들(BL1~BLm)에 전기적으로 연결되어 있다. 비트 라인의 전압이 감소할 때, 해당 셀 스트링에 형성된 채널의 전압은 감소할 것이다. 비트 라인의 전압이 유지될 때, 해당 셀 스트링에 형성된 채널의 전압은 유지될 것이다.

제 5 시간(t5)에서, 소스 선택 라인 전압(Vssl)이 감소하여 기준 전압에 도달한다. 제 1 메모리 블록(BLK1)의 소스 선택 트랜지스터들(SST)은 턴오프될 것이다. 선택된 페이지의 데이터를 셀 스트링들(CS2_1~CS2_m)에 반영하는 것이 종료된다.

제 6 시간(t6)에서, 제 2 드레인 선택 라인(DSL2)의 전압이 기준 전압으로 감소한다. 제 2 워드 라인 그룹(WLG2)의 전압이 기준 전압으로 감소한다. 셀 스트링들(CS2_1~CS2_m)은 비트 라인들(BL1~BLm)과 전기적으로 분리되고, 채널들을 갖지 않을 것이다.

각 셀 스트링은 특정 커패시턴스를 가지므로, 셀 스트링들(CS2_1~CS2_m) 각각의 전하량은 일정 시간 동안 유지될 수 있다. 즉, 셀 스트링들(CS2_1~CS2_m)에 반영된 데이터는 일정 시간 동안 신뢰성을 유지할 수 있다.

실시 예로서, 셀 스트링 미러들이 정의된 메모리 블록이 선택된 메모리 블록과 인접하게 배치되도록, 셀 스트링 미러들에 해당하는 셀 스트링들이 선택될 수 있다. 비트 라인들(BL1~BLm)은 소정의 커패시턴스를 가질 것이다. 셀 스트링 미러들이 선택된 메모리 블록과 인접한 경우, 선택된 페이지의 데이터는 비트 라인들(BL1~BLm)을 통해 효율적으로 셀 스트링 미러들에 반영될 수 있다. 예를 들면, 제 1 메모리 블록(BLK1)이 선택된 경우, 제 2 메모리 블록(BLK2)의 셀 스트링들이 셀 스트링 미러들로서 정의될 수 있다. 제 2 메모리 블록(BLK2)이 선택된 경우 제 3 메모리 블록(BLK3)이 셀 스트링 미러들로서 정의될 수 있다.

도 8은 도 4의 S130단계의 일 실시 예를 보여주는 타이밍도이다. 도 9는 도 4의 S130단계를 개념적으로 설명하기 위한 도면이다.

도 8 및 도 9를 참조하면, 제 7 및 제 8 시간(t7~t8) 사이에서, 셀 스트링 미러들의 전하량들이 센싱된다.

제 7 시간(t7)에서, 제 2 메모리 블록(BLK2)과 연결된 제 2 드레인 선택 라인(DSL2)은 드레인 선택 라인 전압(Vdsl)을 수신한다. 드레인 선택 라인 전압(Vdsl)에 따라 제 2 메모리 블록(BLK2)의 드레인 선택 트랜지스터들(DST)은 턴온되고, 셀 스트링들(CS2_1~CS2_m)은 각각 비트 라인들(BL1~BLm)에 전기적으로 연결될 것이다.

제 2 워드 라인 그룹(WLG2)에 제 3 패스 전압(Vpass3)이 인가된다. 제 1 내지 제 3 패스 전압들(Vpass1~Vpass3)은 동일한 전압이거나, 상이한 전압들일 수 있다. 제 3 패스 전압(Vpass3)에 따라, 셀 스트링들(CS2_1~CS2_m)에 채널들이 형성될 것이다.

이에 따라, 셀 스트링들(CS2_1~CS2_m)의 전하량들이 각각 비트 라인들(BL1~BLm)에 반영된다(도 9의 d). 셀 스트링들(CS2_1~CS2_m)에 차징되어 있던 전하들은 비트 라인들(BL1~BLm)로 이동할 것이다. 이에 따라, 비트 라인들(BL1~BLm)의 전압들이 변경된다. 셀 스트링에 차징된 전하들이 존재할 때, 해당 비트 라인의 전압은 상승할 것이다. 셀 스트링에 전하들이 차징되어 있지 않을 때, 해당 비트 라인의 전압은 유지될 것이다.

제 7 내지 제 8 시간(t7~t8) 사이에서, 페이지 버퍼들(PB1~PBm) 각각에 전달되는 센싱 신호(SES, 도 3 참조)을 인에이블시킴으로써, 비트 라인들(BL1~BLm)의 전압들이 페이지 버퍼들(PB1~PBm)에 센싱된다.

한편, 제 1 드레인 선택 라인(DSL1), 제 1 소스 선택 라인(SSL1) 및 제 1 워드 라인 그??(WLG1)은 기준 전압을 유지할 수 있다. 제 1 메모리 블록(BLK1)의 셀 스트링들(CS1_1~CS1_m)은 비트 라인들(BL1~BLm)과 전기적으로 분리될 것이다.

제 8 시간(t8)에서, 제 2 드레인 선택 라인(DSL2)의 전압은 기준 전압으로 감소한다. 제 2 워드 라인 그룹(WLG2)의 전압은 기준 전압으로 감소한다.

도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 이하, 제 1 내지 제 3 페이지들(pg1~pg3)이 순서대로 선택되고, 읽혀진다고 가정한다. 제 1 내지 제 3 페이지들(pg1~pg3)에 각각 해당하는 어드레스들이 외부로부터 순서대로 수신되고, 제어 로직(125)에 임시 저장될 것이다.

실시 예로서, 제 1 내지 제 3 페이지들(pg1~pg3)은 동일한 메모리 블록의 연속적인(sequential) 페이지들일 수 있다. 다른 예로서, 제 1 내지 제 3 페이지들(pg1~pg3)은 동일한 메모리 블록의 비연속적인 페이지들일 수 있다. 다른 예로서, 제 1 내지 제 3 페이지들(pg1~pg3)은 상이한 메모리 블록들의 페이지들일 수 있다.

도 10을 참조하면, 제 1 구간(PD1)에서, 제 1 페이지(pg1)의 데이터가 읽기 및 쓰기 회로(123)에 읽혀진다.

제 2 구간(PD2)에서, 읽기 및 쓰기 회로(123)로부터 제 1 페이지(pg1)의 데이터가 출력된다. 예를 들면, 제 2 구간(PD2)에서, 읽기 및 쓰기 회로(123)의 데이터가 입출력 버퍼(124)로 출력될 수 있다. 예를 들면, 제 2 구간(PD2)에서, 읽기 및 쓰기 회로(123)의 데이터는 입출력 버퍼(124)를 통해 외부로 출력될 수 있다.

읽기 및 쓰기 회로(124)의 데이터가 출력되는 동안, 비트 라인들(BL1~BLm, 도 2 참조)은 다음 페이지(pg2)의 데이터를 셀 스트링 미러들에 반영하는 데에 사용될 수 있다. 읽기 및 쓰기 회로(124)의 데이터가 출력되는 동안, 제 2 페이지(pg2)의 데이터가 비트 라인들(BL1~BLm)을 통해 셀 스트링 미러들에 반영된다.

예를 들면, 제 2 페이지(pg2)는 제 1 메모리 블록(BLK1, 도 2 참조)에 포함되고, 제 2 메모리 블록(BLK2, 도 2 참조)의 셀 스트링들이 셀 스트링 미러들로서 정의될 수 있다. 제 2 메모리 블록(BLK2)의 셀 스트링 미러들에 제 2 페이지(pg2)의 데이터가 반영될 것이다. 제 2 메모리 블록(BLK2)의 셀 스트링 미러들에 채널들이 형성되고, 형성된 채널들은 초기화되고, 초기화된 채널들에 제 2 페이지(pg2)의 데이터가 반영될 것이다.

제 1 페이지(pg1)의 데이터가 읽기 및 쓰기 회로(124)로부터 출력된 후에, 제 3 구간(PD3)에서 셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터가 읽기 및 쓰기 회로(124)로 읽어진다. 읽기 및 쓰기 회로(123)는 셀 스트링 미러들 내 보존된 전하들을 센싱함으로써 제 2 페이지(pg2)의 데이터를 판별 및 저장할 것이다.

제 4 구간(PD4)에서, 읽기 및 쓰기 회로(1230)로부터 제 2 페이지(pg2)의 데이터가 출력된다. 제 2 페이지(pg2)의 데이터가 출력되는 동안, 비트 라인들(BL1~BLm)은 제 3 페이지(pg3)의 데이터를 셀 스트링 미러들에 반영하는 데에 사용될 수 있다. 읽기 및 쓰기 회로(124)의 데이터가 출력되는 동안, 제 3 페이지(pg3)의 데이터가 셀 스트링 미러들에 반영된다.

예를 들면, 제 3 페이지(pg3)는 제 2 페이지(pg2)와 마찬가지로 제 1 메모리 블록(BLK1)에 포함될 수 있다. 이때, 제 2 페이지(pg2)와 관련된 셀 스트링 미러들과 마찬가지로, 제 2 메모리 블록(BLK2)의 셀 스트링들이 셀 스트링 미러들로서 정의될 수 있다. 반면, 제 2 페이지(pg2)와 관련된 셀 스트링 미러들과 다르게, 제 3 메모리 블록(BLK3, 도 2 참조)의 셀 스트링들이 셀 스트링 미러들로서 정의될 수 있다.

다른 예로서, 제 3 페이지(pg3)는 제 2 페이지(pg2)와 다른 메모리 블록, 예를 들면 제 3 메모리 블록(BLK3)에 포함될 수 있다. 이때, 제 2 페이지(pg2)와 관련된 셀 스트링 미러들과 마찬가지로, 제 2 메모리 블록(BLK2)의 셀 스트링들이 셀 스트링 미러들로서 정의될 수 있다. 반면, 제 2 페이지(pg2)와 관련된 셀 스트링 미러들과 다른 메모리 블록, 예를 들면 제 4 메모리 블록(BLK4, 도 2 참조)의 셀 스트링들이 셀 스트링 미러들로서 정의될 수 있다.

제 2 페이지(pg2)의 데이터가 출력된 후에, 제 5 구간(PD5)에서 셀 스트링 미러들로부터 제 3 페이지(pg3)의 데이터가 읽기 및 쓰기 회로(124)로 읽어진다. 그리고 제 6 구간(PD6)에서, 제 3 페이지(pg3)의 데이터가 읽기 및 쓰기 회로(124)로부터 출력된다.

이와 같이, 선택된 페이지의 데이터가 셀 스트링 미러들에 반영되는 시간은 오버랩될 수 있다. 따라서 반도체 메모리 장치(100)의 읽기 동작의 속도는 향상된다.

도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.

도 11을 참조하면, 제 1 구간(PD1)에서, 제 1 페이지(pg1)의 데이터가 읽기 및 쓰기 회로(123)에 읽혀진다. 제 2 구간(PD2)에서, 제 1 페이지(pg1)의 데이터가 읽기 및 쓰기 회로(123)로부터 출력된다.

제 1 페이지(pg1)의 데이터가 출력되는 동안, 제 2 페이지(pg2)의 데이터가 셀 스트링 미러들에 반영된다.

제 1 페이지(pg1)의 데이터가 출력되는 동안, 셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터가 읽어질 수 있다. 실시 예로서, 페이지 버퍼들(PB1~PBm, 도 1 참조)에 저장된 데이터는 일정 비트들의 단위로 데이터 라인들(DL, 도 1 및 도 3 참조)로 출력될 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm)에 저장된 데이터는 8 비트들의 단위로 데이터 라인들(DL)을 통해 입출력 버퍼(124)에 전달될 수 있다. 페이지 버퍼들(PB1~PBm) 각각의 입출력 회로(230)를 제어함으로써 페이지 버퍼들(PB1~PBm)에 저장된 데이터는 일정 비트들의 단위로 데이터 라인들(DL)로 출력될 수 있다. 이러한 경우, 제 1 페이지(pg1)의 데이터에 대한 출력을 완료한 페이지 버퍼들의 개수는 시간이 경과됨에 따라 점차 증가하게 된다.

이 실시 예에 따르면, 페이지 버퍼들(PB1~PBm)이 복수의 그룹들로 구분되고, 제 1 페이지(pg1)의 데이터에 대한 출력을 완료한 페이지 버퍼들에 해당하는 그룹은 해당 비트 라인들을 통해 셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터를 읽는다. 즉, 복수의 그룹들은 순차적으로 해당 비트 라인들을 통해 셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터를 읽는다.

예를 들면, 각 그룹의 페이지 버퍼들에 제공되는 센싱 신호(도 3의 SES 참조)을 제어함으로써, 복수의 그룹들은 순차적으로 해당 셀 스트링 미러들을 센싱할 수 있다.

도 11에서, 페이지 버퍼들(PB1~PBm)이 4개의 그룹들로 구분되고, 4개의 그룹들이 순차적으로 해당 셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터를 읽는 것으로 도시된다. 4개의 그룹들 중 마지막 그룹은, 그것에 저장된 제 1 페이지(pg1)의 데이터의 출력이 완료된 후에, 제 3 구간(PD3)에서 해당 셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터를 읽을 것이다.

셀 스트링 미러들로부터 제 2 페이지(pg2)의 데이터가 읽어진 후에, 제 4 구간(PD4)에서 읽기 및 쓰기 회로(123)로 읽혀진 제 2 페이지(pg2)의 데이터가 출력된다.

읽기 및 쓰기 회로(123)에서 제 2 페이지(pg2)의 데이터가 출력되는 동안, 제 3 페이지(pg3)의 데이터가 셀 스트링 미러들에 반영된다.

그리고, 제 2 페이지(pg2)의 데이터가 출력되는 동안, 셀 스트링 미러들로부터 제 3 페이지(pg3)의 데이터가 읽어질 수 있다. 페이지 버퍼들(PB1~PBm)은 4개의 그룹들로 구분되고, 4개의 그룹들은 순차적으로 셀 스트링 미러들로부터 제 3 페이지(pg3)의 데이터를 읽을 것이다. 4개의 그룹들 중 마지막 그룹은, 그것에 저장된 제 2 페이지(pg2)의 데이터에 대한 출력이 완료된 후에, 제 5 구간(PD5)에서 해당 셀 스트링 미러들로부터 제 3 페이지(pg3)의 데이터를 읽을 것이다.

제 6 구간(PD6)에서, 읽기 및 쓰기 회로(123)로부터 제 3 페이지(pg3)의 데이터가 출력된다.

본 발명의 실시 예에 따르면, 선택된 페이지의 데이터가 셀 스트링 미러들에 반영되는 시간이 오버랩될 수 있다. 더 나아가, 셀 스트링 미러들을 센싱하여 선택된 페이지의 데이터를 읽는 시간도 오버랩될 수 있다. 따라서 반도체 메모리 장치(100)의 읽기 동작의 속도는 향상된다.

도 12는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.

도 12를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 13 및 도 14를 참조하여 더 상세히 설명된다.

도 13은 도 12의 메모리 블록들(BLK1'~BLKz') 중 어느 하나(BLK1')의 일 실시 예를 보여주는 회로도이다.

도 13을 참조하면, 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 복수의 셀 스트링들이 배열된다. 도 13에서, 인식의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL1)에 공통 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL1_1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL1_2)에 연결된다.

결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 동일한 드레인 선택 라인(예를 들면 DSL1_1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1_1 및 DSL1_2)에 연결된다.

본 발명의 기술적 사상은 3차원 구조의 메모리 셀 어레이를 갖는 반도체 메모리 장치에도 적용된다.

읽기 동작 시에, 제 1 메모리 블록(BLK1')이 선택된다고 가정한다.

이때, 드레인 선택 라인들(DSL1_1, DSL1_2) 중 어느 하나가 선택된다. 선택된 드레인 선택 라인과 연결된 셀 스트링들은 비트 라인들(BL1~BLm)과 전기적으로 연결될 것이다. 비선택된 드레인 선택 라인과 연결된 셀 스트링들은 비트 라인들(BL1~BLm)과 전기적으로 분리될 것이다. 비트 라인들(BL1~BLm)과 전기적으로 연결된 셀 스트링들만 고려하면, 제 1 메모리 블록(BLK1')은 도 6, 도 7 및 도 9의 제 1 메모리 블록(BLK1)과 유사하게 도시될 수 있다.

워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써, 선택된 셀 스트링들 내 하나의 페이지가 선택될 것이다.

제 1 메모리 블록(BLK1')의 선택된 드레인 선택 라인, 소스 선택 라인(SSL), 워드 라인들(WL1~WLn)은 도 5 내지 도 9를 참조하여 설명된 제 1 드레인 선택 라인(DSL1), 제 1 소스 선택 라인(SSL1) 및 제 1 워드 라인 그룹(WLG1)에 대한 바이어스 조건과 마찬가지로 제어될 수 있다. 파이프 라인(PL)은, 예를 들면 선택된 드레인 선택 라인과 마찬가지로 제어될 수 있다. 공통 소스 라인(CSL)은, 기준 전압이 인가되어 기준 전압 노드로서 동작한다.

읽기 동작 시에, 제 2 메모리 블록(BLK2')의 셀 스트링들이 셀 스트링 미러들로 정의된다고 가정한다.

이때, 제 2 메모리 블록(BLK2')의 드레인 선택 라인들(DSL1_1, DSL1_2) 중 어느 하나가 선택될 것이다. 선택된 드레인 선택 라인과 연결된 셀 스트링들은 비트 라인들(BL1~BLm)과 전기적으로 연결될 것이다. 비선택된 드레인 선택 라인과 연결된 셀 스트링들은 비트 라인들(BL1~BLm)과 전기적으로 분리될 것이다. 비트 라인들(BL1~BLm)과 전기적으로 연결된 셀 스트링들만 고려하면, 제 2 메모리 블록(BLK2')은 도 6, 도 7 및 도 9의 제 2 메모리 블록(BLK2)과 유사하게 도시될 수 있다.

제 2 메모리 블록(BLK2') 중 선택된 드레인 선택 라인과 연결된 셀 스트링들은, 셀 스트링 미러들로서 정의될 수 있다.

제 2 메모리 블록(BLK2')의 선택된 드레인 선택 라인, 소스 선택 라인(SSL), 워드 라인들(WL1~WLn)은 도 5 내지 도 9를 참조하여 설명된 제 2 드레인 선택 라인(DSL2), 제 2 소스 선택 라인(SSL2) 및 제 2 워드 라인 그룹(WLG2)에 대한 바이어스 조건과 마찬가지로 제어될 수 있다. 파이프 라인(PL)은, 예를 들면 선택된 드레인 선택 라인과 마찬가지로 제어될 수 있다.

이에 따라, 제 1 메모리 블록(BLK1')의 선택된 페이지의 데이터가 제 2 메모리 블록(BLK2')의 셀 스트링 미러들의 채널들에 반영되고, 이후 셀 스트링 미러들을 센싱하여 선택된 페이지의 데이터가 판별될 수 있다.

도 14는 도 12의 메모리 블록들(BLK1'~BLKz') 중 어느 하나(BLK1')의 다른 실시 예(BLK1")를 보여주는 회로도이다.

도 14를 참조하면 제 1 메모리 블록(BLK1")은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1") 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 복수의 셀 스트링들이 배열된다. 도 14에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1") 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL1_1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL1_2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 14의 메모리 블록(BLK1")은 도 13의 메모리 블록(BLK1')과 유사한 등가 회로를 갖는다.

도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.

도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(100)는 도 1 내지 도 14를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.

램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.

프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.

도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
PB1~PBm: 제 1 내지 제 m 페이지 버퍼들
124: 입출력 버퍼
125: 제어 로직

Claims (20)

1. 비트 라인을 공유하되, 제 1 및 제 2 워드 라인 그룹들에 각각 연결된 제 1 및 제 2 셀 스트링들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
   상기 제 2 워드 라인 그룹에 패스 전압을 인가하여 상기 제 2 셀 스트링에 채널을 형성하는 단계;
   상기 제 1 셀 스트링의 메모리 셀들 중 상기 제 1 워드 라인 그룹의 선택된 워드 라인과 연결된 메모리 셀의 데이터를 상기 비트 라인을 통해 상기 제 2 셀 스트링의 상기 채널에 반영하는 단계; 및
   상기 비트 라인을 통해 상기 제 2 셀 스트링의 전하량을 센싱하여 상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터를 판별하는 단계를 포함하는 동작 방법.
2. 제 1 항에 있어서,
   상기 제 2 셀 스트링에 채널을 형성하는 단계는,
   상기 비트 라인에 비트 라인 전압을 인가하는 단계; 및
   상기 제 2 셀 스트링을 상기 비트 라인에 전기적으로 연결하여 상기 비트 라인 전압에 따라 상기 제 2 셀 스트링의 상기 채널을 초기화하는 단계를 포함하는 동작 방법.
3. 제 2 항에 있어서,
   상기 제 2 셀 스트링의 상기 채널에 반영하는 단계는,
   상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터를 상기 비트 라인에 반영하는 단계를 더 포함하되,
   상기 비트 라인의 전압에 따라 상기 제 2 셀 스트링의 상기 채널의 상기 전하량이 가변하는 동작 방법.
4. 제 1 항에 있어서,
   상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터가 상기 제 2 셀 스트링의 상기 채널에 반영된 후에, 상기 제 2 셀 스트링을 상기 비트 라인으로부터 전기적으로 분리하는 단계를 더 포함하는 동작 방법.
5. 제 1 항에 있어서,
   상기 데이터를 판별하는 단계는,
   상기 제 2 워드 라인 그룹에 제 2 패스 전압을 인가하여 상기 제 2 셀 스트링에 상기 채널을 형성하는 단계; 및
   상기 제 2 셀 스트링의 상기 채널을 상기 비트 라인에 전기적으로 연결하여 상기 제 2 셀 스트링의 상기 전하량을 상기 비트 라인에 반영하는 단계를 포함하는 동작 방법.
6. 제 5 항에 있어서,
   상기 데이터를 판별하는 단계는,
   상기 비트 라인의 전압을 센싱하여 상기 선택된 워드 라인과 연결된 상기 메모리 셀의 데이터를 판별하는 단계를 더 포함하는 동작 방법.
7. 제 1 항에 있어서,
   상기 데이터를 판별하는 단계에서, 상기 제 1 셀 스트링은 상기 비트 라인으로부터 전기적으로 분리되는 동작 방법.
8. 제 1 항에 있어서,
   상기 비트 라인에 비트 라인 전압을 인가하고, 상기 제 1 워드 라인 그룹에 제 2 패스 전압을 인가하여 상기 제 1 셀 스트링에 채널을 형성하고, 상기 제 1 셀 스트링을 상기 비트 라인에 전기적으로 연결하여, 상기 비트 라인 전압에 따라 상기 제 2 셀 스트링의 상기 채널을 초기화하는 단계를 더 포함하는 동작 방법.
9. 제 1 항에 있어서,
   상기 데이터를 판별하는 단계는 상기 제 2 셀 스트링의 상기 채널에 반영하는 단계 이후 소정의 경과 시간 이내에 수행되는 동작 방법.
10. 제 1 워드 라인 그룹에 연결된 제 1 셀 스트링;
    제 2 워드 라인 그룹에 연결되며, 상기 제 1 셀 스트링과 비트 라인을 공유하는 제 2 셀 스트링; 및
    상기 제 1 및 제 2 워드 라인 그룹들 및 상기 비트 라인에 연결되는 주변 회로를 포함하되,
    상기 주변 회로는, 상기 제 2 워드 라인 그룹에 패스 전압을 인가하여 상기 제 2 셀 스트링에 채널을 형성하고, 상기 제 1 셀 스트링 중 선택된 메모리 셀의 데이터를 상기 비트 라인을 통해 상기 제 2 셀 스트링의 상기 채널에 반영하고, 그 후 상기 비트 라인을 통해 상기 제 2 셀 스트링의 전하량을 센싱하여 상기 선택된 메모리 셀의 데이터를 판별하도록 구성되는 반도체 메모리 장치.
11. 제 10 항에 있어서,
    상기 주변 회로는
    상기 제 1 및 제 2 워드 라인 그룹들에 연결된 어드레스 디코더; 및
    상기 비트 라인에 비트 라인 전압을 제공하도록 구성되는 페이지 버퍼를 포함하되,
    상기 어드레스 디코더는 상기 제 2 워드 라인 그룹에 상기 패스 전압을 인가하여 상기 제 2 셀 스트링에 상기 채널을 형성하고, 상기 제 2 셀 스트링을 상기 비트 라인에 전기적으로 연결하도록 구성되고,
    상기 제 2 셀 스트링의 상기 채널은 상기 비트 라인 전압에 따라 초기화되는 반도체 메모리 장치.
12. 제 11 항에 있어서,
    상기 어드레스 디코더는 상기 제 1 워드 라인 그룹 중 어느 하나를 선택하고, 상기 제 1 셀 스트링을 상기 비트 라인에 전기적으로 연결하여, 상기 선택된 메모리 셀의 데이터를 상기 비트 라인에 반영하고,
    상기 비트 라인의 전압에 따라 상기 제 2 셀 스트링의 상기 채널의 상기 전하량이 가변하는 반도체 메모리 장치.
13. 제 1 워드 라인 그룹에 연결된 제 1 셀 스트링들 및 제 2 워드 라인 그룹에 연결된 제 2 셀 스트링들을 포함하되, 상기 제 1 셀 스트링들과 상기 제 2 셀 스트링들은 비트 라인들을 공유하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 제 1 셀 스트링들 중 제 1 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 채널들에 반영하는 단계;
    상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 전하량들을 센싱하여 상기 제 1 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및
    상기 제 1 페이지의 상기 데이터 비트들을 출력하는 단계를 포함하는 동작 방법.
14. 제 13 항에 있어서,
    상기 반도체 메모리 장치는 제 3 워드 라인 그룹에 연결된 제 3 셀 스트링들을 더 포함하되, 상기 3 셀 스트링들은 상기 제 1 셀 스트링들과 상기 비트 라인들을 공유하고,
    상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안, 상기 제 1 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 3 셀 스트링들의 채널들에 반영하는 단계를 더 포함하는 동작 방법.
15. 제 14 항에 있어서,
    상기 비트 라인들을 통해 상기 제 3 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및
    상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함하는 동작 방법.
16. 제 15 항에 있어서,
    상기 반도체 메모리 장치는 상기 비트 라인들을 통해 상기 제 1 페이지의 상기 데이터 비트들을 판별 및 저장하는 페이지 버퍼들을 포함하되, 상기 페이지 버퍼들은 복수의 그룹들로 구분되고,
    상기 복수의 그룹들 중 적어도 하나는 상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안 상기 제 3 셀 스트링들 중 해당 셀 스트링들의 전하량들을 센싱하는 동작 방법.
17. 제 13 항에 있어서,
    상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안, 상기 제 1 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 채널들에 반영하는 단계를 더 포함하는 동작 방법.
18. 제 17 항에 있어서,
    상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및
    상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함하는 동작 방법.
19. 제 13 항에 있어서,
    상기 반도체 메모리 장치는 제 3 워드 라인 그룹에 연결된 제 3 셀 스트링들을 더 포함하되, 상기 3 셀 스트링들은 상기 제 2 셀 스트링들과 상기 비트 라인들을 공유하고,
    상기 제 1 페이지의 상기 데이터 비트들이 출력되는 동안, 상기 제 3 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 채널들에 반영하는 단계;
    상기 비트 라인들을 통해 상기 제 2 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및
    상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함하는 동작 방법.
20. 제 13 항에 있어서,
    상기 반도체 메모리 장치는 제 3 워드 라인 그룹에 연결된 제 3 셀 스트링들 및 제 4 워드 라인 그룹에 연결된 제 4 셀 스트링들을 더 포함하되,
    상기 제 3 셀 스트링들과 상기 제 4 셀 스트링들은 상기 비트 라인들에 공통 연결되고,
    상기 제 1 페이지의 상기 데이터 비트들이 출력될 때, 상기 제 3 셀 스트링들 중 제 2 페이지의 데이터 비트들을 상기 비트 라인들을 통해 상기 제 4 셀 스트링들의 채널들에 반영하는 단계;
    상기 비트 라인들을 통해 상기 제 4 셀 스트링들의 전하량들을 센싱하여 상기 제 2 페이지의 상기 데이터 비트들을 판별 및 저장하는 단계; 및
    상기 제 2 페이지의 상기 데이터 비트들을 출력하는 단계를 더 포함하는 동작 방법.

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