KR100432884B1 - 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치 - Google Patents

공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치 Download PDF

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Abstract

여기에 게시되는 낸드 플래시 메모리 장치는 제 1 메모리 블록과 제 2 메모리 블록을 포함한다. 상기 제 1 및 제 2 메모리 블록들 사이에는 공유된 행 선택 회로가 제공된다. 공유된 행 선택 회로는 제 1 및 제 2 메모리 블록들을 선택적으로 또는 동시에 선택하며, 멀티-부스팅 방식을 이용하여 선택된 메모리 블록으로 워드 라인 전압들을 전달한다.

Description

공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE WITH SHARED ROW SELECTING CIRCUIT}
본 발명은 불 휘발성 반도체 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 선택된 블록의 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급하는 행 선택 회로에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들(예들 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
도 1은 일반적인 NAND형 플래시 메모리 장치를 보여주는 블록도이다. 도 1을참조하면, NAND형 플래시 메모리 장치(10)는 메모리 셀 어레이(memory cell array)(20), 행 선택 회로(row selection circuit: X-SEL)(40), 그리고 감지 및 래치 회로(sense and latch circuit)(60)를 포함한다. 메모리 셀 어레이(20)는 비트 라인들(BL0-BLm)에 각각 연결되는 복수 개의 셀 스트링들(또는 낸드 스트링들)(21)을 포함한다. 각 열의 셀 스트링(21)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(string selection transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(ground selection transistor, GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들(MCn, n=0-15)로 구성된다. 각 열의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결된 드레인과 스트링 선택 라인(string selection line, SSL)에 연결된 게이트를 갖는다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(common source line, CSL)에 연결된 소오스와 접지 선택 라인(ground selection line, GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 플래시 EEPROM 셀들(MC15-MC0)이 직렬 연결되어 있다. 플래시 EEPROM 셀들(MC15-MC0)은 대응하는 워드 라인들(WL15-WL0)에 각각 연결된다.
메모리 셀 어레이(20)는 메모리 블록(memory block)을 구성한다. 메모리 셀 어레이(20)는 소위 "매트"라 불린다. 비록 도면에는 단지 하나의 메모리 블록이 도시되어 있지만, 다수의 메모리 블록들이 도 1에 도시된 구조와 동일하게 배열될 것이다. 이러한 경우, 다수의 메모리 블록들은 비트 라인들(BL0-BLm)을 공유하도록 배열될 것이다.
스트링 선택 라인(SSL), 워드 라인들(WL0-WL15), 그리고 접지 선택 라인(GSL)은 행 선택 회로(40)에 전기적으로 연결되어 있다. 행 선택 회로(40)는 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. 이는 이후 상세히 설명될 것이다. 메모리 셀 어레이(20)를 통해 배열되는 비트 라인들(BL0-BLm)은 감지 및 래치 회로(60)에 전기적으로 연결되어 있다. 감지 및 래치 회로(60)는 독출 동작 모드에서 비트 라인들(BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들(BL0-BLm)로 전원 전압 또는 접지 전압을 각각 공급한다.
잘 알려진 바와 같이, 행 선택 회로(40)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압(program voltage, Vpgm) (예를 들면, 18V)을 공급하고 비선택되는 워드 라인들로 패스 전압(pass voltage, Vpass) (예를 들면, 10V)을 공급한다. 행 선택 회로(40)는 독출 동작 모드시 선택되는 워드 라인으로 접지 전압(GND)을 공급하고 비선택되는 워드 라인들로 독출 전압(read voltage, Vread) (예를 들면, 4.5V)을 공급한다. 프로그램 전압, 패스 전압, 그리고 독출 전압은 전원 전압(예를 들면, 3V)보다 높은 고전압이다. 어드레스 정보에 따라 전원 전압보다 높은 전압을 워드 라인으로 공급하기 위해서, 행 선택 회로(40)에는 필연적으로 고전압을 스위치할 수 있는 회로가 요구된다. 고전압을 스위칭할 수 있는 회로는 스위치 펌프 스킴(switch pump scheme) 또는 부스팅 스킴(boosting scheme)을 이용하여 구현될 수 있다.
먼저, 도 2에는 스위치 펌프 스킴을 이용한 행 선택 회로의 일부가 도시되어 있다. 도 2를 참조하면, 행 선택 회로(40)는 디코딩 블록(42), 스위치 펌프 블록(44), 그리고 스위치 블록(46)을 포함한다. 디코딩 블록(42)은 NAND 게이트들(G1, G2)로 구성된다. NAND 게이트(G1)에는 어드레스 신호들(DA1-DAi)이 제공되고, NAND 게이트(G2)에는 NAND 게이트(G1)의 출력 신호와 제어 신호(BLKWLdis)가 제공된다. 제어 신호(BLKWLdis)는 소거/프로그램/독출 동작이 수행되는 동안 하이 레벨로 유지되는 신호이다. 스위치 펌프 블록(44)은 BLKWL 노드(또는 "블록 워드 라인"이라 불림)에 연결되며, 도면에 도시된 바와 같이 연결된 NAND 게이트(G3), 커패시터(C1), 그리고 NMOS 트랜지스터들(MN1-MN4)로 구성되어 있다. 스위치 블록(46)은 선택 신호들(SS, S15-S0, GS)을 대응하는 신호 라인들(SSL, WL15-WL0, GSL)로 각각 전달하는 패스(또는 전달) 트랜지스터들(SW17-SW0)로 구성된다. 패스 트랜지스터들(SW0-SW17)의 게이트들은 BLKWL 노드에 공통으로 연결되어 있다. 디코딩 블록(42)과 스위치 펌프 블록(44)은 메모리 블록을 선택하기 위한 블록 디코더(block decoder)를 구성한다.
어드레스 신호들(DA1-DAi) 중 적어도 하나가 로우 레벨일 때, 디코딩 블록(42)의 출력 신호는 로우 레벨이 된다. 이러한 경우, 스위치 펌프 블록(44)은 클락 신호(CLK)에 관계없이 펌핑 동작을 수행하지 않는다. 반면에, 어드레스 신호들(DA1-DAi)이 모두 하이 레벨일 때, 디코딩 블록(42)의 출력 신호는 하이 레벨이 된다. 이러한 경우, 스위치 펌프 블록(44)은 클락 신호(CLK)의 로우-하이/하이-로우 천이(low-to-high/high-to-low transition) (여기서, 로우 레벨은 접지 전압 레벨이고 하이 레벨은 전원 전압 레벨이다)에 따라 동작한다. 커패시터(C1)는 클락 신호(CLK)의 움직임에 따라 충전/방전 동작을 반복적으로 수행한다. 클락 신호(CLK)의 하이-로우 천이에 따라 커패시터(C1)가 펌핑 전하에 의해서 충전되면, NMOS 트랜지스터(MN1)을 통해 펌핑 전하가 전달되어 BLKWL 노드의 전압이 증가된다. 이후, 클락 신호(CLK)가 로우에서 하이로 천이하면, VPP0 전압(독출 동작시 Vread, 프로그램 동작시 Vpgm)이 NMOS 트랜지스터(MN2)를 통해 NMOS 트랜지스터(MN1)의 게이트로 공급되고, NMOS 트랜지스터(MN2)는 게이트-소오스 전압차에 의해 일정 시간 후에 셧-오프 상태가 된다.
커패시터(C1)이 클럭 신호(CLK)의 하이-로우 천이에 따라 다시 충전되면, NMOS 트랜지스터(MN1)를 통해 펌핑 전하가 전달되어 BLKWL 노드의 전압이 증가한다. 이후, 클락 신호(CLK)가 로우에서 하이로 천이하면, VPP0 전압이 NMOS 트랜지스터(MN2)를 통해 NMOS 트랜지스터(MN1)의 게이트로 공급된다. 이와 같은 과정이 반복적으로 수행됨에 따라, BLKWL 노드의 전압은 계속 증가하여 최종적으로 (VPP0+Vtn3)까지 될 수 있다. 여기서, Vtn3는 NMOS 트랜지스터(MN3)의 문턱 전압이고, NMOS 트랜지스터(MN3)는 BLKWL 노드의 전압이 원하는 전압 이상으로 올라갈 때 BLKWL 노드의 전압을 클램프하는 역할을 수행한다. 따라서, BLKWL 노드는 프로그램 전압(Vpgm)/독출 전압(Vread)을 대응하는 워드 라인으로 전달하기에 충분한 고전압을 갖는다.
그러나, 도 2에 도시된 스위치 펌프 구조는 저전압 NAND형 플래시 메모리 장치에 적용하기에 부적합하다. 그 이유는 다음과 같다. 전원 전압이 낮아짐에 따라 클락 신호(CLK)의 천이 레벨은 낮아지며, 이는 BLKWL 노드를 원하는 전압으로 높이는 데 필요한 펌핑 시간이 길어짐을 의미한다. 또한, 펌핑 동작이 수행됨에 따라 NMOS 트랜지스터들(MN1, MN2)의 문턱 전압들은 바디 효과(body effect)에 의해서 증가되고, 그 결과 BLKWL 노드의 전압 레벨은 증가되는 문턱 전압에 의해서 제한된다. 펌핑 구조의 단점을 해결하기 위해서, 부스팅 스킴을 이용한 행 선택 회로가 제안되어 왔다.
도 3에는 부스팅 스킴을 이용한 행 선택 회로를 보여주는 회로도가 도시되어 있다. 행 선택 회로(40)는 디코딩 블록(42'), 프리챠지 블록(44'), 스위치 블록(46'), 그리고 NMOS 트랜지스터들(MN5, MN10, MN11)로 구성된다. 디코딩 블록(42')은 NAND 게이트들(G4, G5, G6)로 구성된다. NAND 게이트(G4)에는 어드레스 신호들(DA1-DAi)이 제공되고, NAND 게이트(G5)에는 NAND 게이트(G4)의 출력 신호와 제어 신호(XDEXdis)가 제공된다. NAND 게이트(G6)에는 NAND 게이트(G5)의 출력 신호와 제어 신호(BLKWLdis)가 제공된다. NMOS 트랜지스터(MN5)는 제어 신호(ERSen)에 응답하여 NAND 게이트(G5)의 출력 신호를 BLKWL 노드로 전달하거나, NAND 게이트(G5)의 출력 신호를 차단한다. 제어 신호(BLKWLdis)는 소거/프로그램/독출 동작이 수행되는 동안 하이 레벨을 갖는 신호이고, 제어 신호(XDEXdis)는 BLKWL 노드를 프리챠지하는 동안 로우 레벨로 유지되는 신호이다.
프리챠지 블록(44')은 BLKWL 노드에 연결되며, NMOS 트랜지스터들(MN6-MN9)로 구성된다. NMOS 트랜지스터들(MN6, MN7)의 전류 통로들은 VXPSn 전압과 BLKWL노드 사이에 직렬로 형성된다. NMOS 트랜지스터들(MN6, MN7)의 게이트들에는 제어 신호들(VPREi, VPREj)이 각각 인가된다. 다이오드-연결된 NMOS 트랜지스터들(MN8, MN9)은 VXPSn 전압과 BLKWL 노드 사이에 직렬로 연결되어 있다. NMOS 트랜지스터(MN11)는 BLKWL 노드와 접지 전압 사이에 연결되며, NAND 게이트(G6)의 출력 신호에 따라 온/오프된다. NMOS 트랜지스터(MN10)는 SSLGND 노드와 스트링 선택 라인(SSL) 사이에 연결되며, NAND 게이트(G6)의 출력 신호에 따라 온/오프된다.
도 3에 도시된 스위치 블록(46')이 도 2와 동일하게 구성되기 때문에, 그것에 대한 설명은 생략한다. 여기서, 디코딩 블록(42'), 프리챠지 블록(44'), 그리고 NMOS 트랜지스터들(MN5, MN10, MN11)은 블록 디코더 회로를 구성한다. 블록 디코더 회로 및 스위치 블록(46')은 각 메모리 블록에서 동일한 회로 패턴을 갖도록 반복될 것이다. SSLGND 노드는 독출 및 프로그램 동작시에 접지 전압을 갖고 소거 동작시에 전원 전압을 갖는다.
NAND 게이트(G4)에 인가되는 어드레스 신호들(DA1-DAi)이 모두 하이 레벨이고 제어 신호(BLKWLdis)가 하이 레벨일 때, NAND 게이트(G6)의 출력 신호는 로우 레벨이 된다. 이는 NMOS 트랜지스터들(MN10, MN11)이 턴 오프되게 한다. 이러한 동작은 선택된 메모리 블록에서 이루어진다. NAND 게이트(G4)에 인가되는 어드레스 신호들(DA1-DAi) 중 어느 하나가 로우 레벨이고 제어 신호(BLKWLdis)가 하이 레벨일 때, NAND 게이트(G6)의 출력 신호는 하이 레벨이 된다. 이는 NMOS 트랜지스터들(MN10, MN11)이 턴 온되게 한다. 이러한 동작은 비선택된 메모리 블록에서 이루어진다.
선택된 메모리 블록의 경우, VPREi 및 VPREj 신호들이 활성화될 때 BLKWL 노드는 NMOS 트랜지스터(MN10)가 턴 오프되어 있기 때문에 고전압(VXPSn-Vtn, Vtn은 NMOS 트랜지스터의 문턱 전압임)으로 충전된다. 비선택된 메모리 블록의 경우, NMOS 트랜지스터(MN10)가 턴 온되어 있기 때문에 BLKWL 노드는 접지 전압으로 유지된다. 그 다음에, VPREi 및 VPREj 신호들은 고전압의 하이 레벨에서 접지 전압의 로우 레벨로 비활성화되며, BLKWL 노드는 플로팅 상태가 된다. 이러한 조건 하에서, 선택 신호들(S0-S15)이 프로그램 전압, 패스 전압, 그리고 독출 전압 중 어느 하나의 고전압으로 상승하면, BLKWL 노드의 프리챠지된 전압은 패스 트랜지스터들(SW0-SW15)의 게이트 커패시터에 의한 커플링 효과에 따라 상승하게 된다. 이러한 과정에 의하여, 선택된 메모리 블록의 BLKWL 노드는 고전압으로 충전되고 비선택된 메모리 블록의 BLKWL 노드는 접지 전압으로 유지된다. 결과적으로 선택 신호들(SO-S15)의 고전압들이 대응하는 워드 라인들로 원할하게 전달된다.
하지만 도 3에 도시된 블록 디코더 회로는 다음과 같은 문제점들을 갖는다. 앞서 설명된 바와 같이, 선택된 메모리 블록과 관련하여 BLKWL 노드의 프리챠지 전압은 (VXPSn-Vtn)이 되며, 이때 문턱 전압(Vtn)은 소오스 전압이 상승하므로 매우 크며, 개략적으로 3V이다. 특히, 문턱 전압(Vtn)은, 전원 전압의 변화에 관계없이 일정하기 때문에, 저전압에서 부스팅 동작을 수행하는 데 더 많은 부담으로 작용한다. 이는 도 3에 도시된 블록 디코더 회로가 저전압 NAND형 플래시 메모리 장치에 적용하기에 부적합함을 의미한다.
또한, 제어 신호들(VPREi, VPREj)은 어드레스에 따라 코딩되는 신호들이다.메모리 셀 어레이를 구성하는 메모리 블록들을 다수의 그룹들로 구분하고, 각 그룹의 메모리 블록들에는 동일한 상기 제어 신호들이 제공될 것이다. 선택된 그룹에 인가되는 제어 신호들은 활성화되는 반면에, 비선택된 그룹들에 인가되는 상기 제어 신호들은 비활성화된다. 활성화되는 상기 제어 신호들(VPREi, VPREj)은 VXPSn 전압을 BLKWL 노드로 전달하기 위해서 고전압을 갖는다. 이는 활성화되는 상기 제어 신호들(VPREi, VPREj)에 고전압을 실어주기 위한 회로, 즉 스위치 펌프 회로가 요구됨을 의미한다. 상기 스위치 펌프 회로는 "CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로 미국특허번호 제5861772호에 게재되어 있다. 메모리 셀 어레이를 구성하는 메모리 블록들의 수가 증가됨에 따라, 메모리 블록 그룹들의 수도 증가한다. 이는 메모리 블록 그룹들에 인가되어야 하는 상기 제어 신호들이 증가됨을 의미한다. 그러므로, 제어 신호들에 고전압을 실어주기 위한 스위치 펌프 회로들이 많이 필요하기 때문에, 레이아웃시 제약으로 작용하여 칩 사이즈가 증대된다. 만약 레이아웃의 제약을 없애기 위해 코딩 과정없이 모든 블록에 공통으로 고전압 제어 신호를 인가하면 모든 블록의 BLKWL 노드를 바라보게 되므로 로딩 커패시터가 너무 커서 프리챠지 시간이 길어지게 된다.
본 발명의 목적은 인접한 메모리 블록들에 의해서 공유되도록 구성된 행 선택 회로를 구비한 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 고집적도를 구현하기에 용이한 행 선택 회로를 구비한 불 휘발성 반도체 메모리 장치를 제공하는 것이다.
도 1은 일반적인 NAND형 플래시 메모리 장치의 어레이 구조를 보여주는 도면;
도 2는 도 1에 도시된 행 선택 회로의 일예를 보여주는 도면;
도 3는 도 1에 도시된 행 선택 회로의 다른예를 보여주는 도면;
도 4는 본 발명의 제 1 실시예에 따른 NAND형 플래시 메모리 장치를 보여주는 블록도;
도 5는 도 4에 도시된 블록 디코더 및 스위치 블록의 바람직한 실시예;
도 6은 도 4에 도시된 전달 회로의 바람직한 실시예;
도 7은 도 4에 도시된 낸드 플래시 메모리 장치의 동작을 설명하기 위한 동작 타이밍도;
도 8은 본 발명의 제 2 실시예에 따른 NAND형 플래시 메모리 장치를 보여주는 도면; 그리고
도 9 내지 도 11은 도 8에 도시된 블록 디코더의 다른예들을 보여주는 도면들이다.
* 도면의 주요 부분에 대한 부호 설명 *
110R, 110L : 메모리 블록 120R, 120L : 워드 라인 스위치 블록
130 : 블록 디코더 140 : 프리-디코더
150 : 고전압 발생 회로 160 : 컨트롤러
170R, 170L : 감지 및 래치 블록 180 : 전달 회로
190 : 매트 선택 회로
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드 플래시 메모리 장치는 제 1 및 제 2 메모리 블록들을 포함하며, 각 메모리 블록은 복수의 스트링들로 구성된다. 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함한다. 로직 회로는 블록 선택 정보에 응답하여 블록 선택 신호를 발생한다. 프리챠지 회로는 제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이 블록 워드 라인을 상기 제 3 고전압으로 충전한다. 제어 트랜지스터는 상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프된다. 제 1 스위치 회로는 상기 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달한다. 제 2 스위치 회로는 상기 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달한다. 상기 제 1 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하고, 상기 제 2 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함한다. 방전 트랜지스터는 상기 블록 선택 신호가 비활성화될 때 상기 블록 워드 라인의 전압을 방전시킨다.
본 발명의 다른 특징에 따르면, 낸드 플래시 메모리 장치는 각각이 복수의스트링들을 포함하는 제 1 및 제 2 메모리 블록들을 갖는다. 상기 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함한다. 낸드 플래시 메모리 장치는 블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로, 제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이, 서로 전기적으로 절연된, 제 1 및 제 2 블록 워드 라인들을 상기 제 3 고전압으로 충전하는 프리챠지 회로, 그리고 상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터를 더 포함한다. 제 1 스위치 회로는 상기 제 1 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달한다. 제 2 스위치 회로는 상기 제 2 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달한다. 상기 제 1 스위치 회로는 게이트들이 상기 제 1 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하고, 상기 제 2 스위치 회로는 게이트들이 상기 제 2 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함한다. 본 발명의 낸드 플래시 메모리 장치는 상기 블록 선택 신호가 비활성화될 때 상기 제 1 블록 워드 라인의 전압을 방전시키는 제 1 방전 트랜지스터와; 그리고 상기 블록 선택 신호가 비활성화될 때 상기 제 2 블록 워드 라인의 전압을 방전시키는 제 2 방전 트랜지스터를 더 포함한다.
본 발명의 또 다른 특징에 따르면, 낸드 플래시 메모리 장치는 제 1 및 제 2 매트들을 포함하며, 상기 제 1 및 제 2 매트들 각각은 복수의 메모리 블록들로 구성된다. 각 메모리 블록은 복수의 스트링들을 포함하며, 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함한다. 낸드 플래시 메모리 장치는 상기 제 1 및 제 2 매트들 각각의 메모리 블록들에 각각 대응하는 복수의 행 선택기들을 포함하는 행 선택 회로와; 매트 선택 정보에 응답하여, 상기 제 1 및 제 2 매트들에 각각 대응하는, 제 1 및 제 2 매트 선택 신호들을 발생하는 매트 선택 회로와; 워드 라인 선택 정보에 응답하여 워드 라인 선택 신호들을 발생하는 프리-디코더 회로와; 그리고 상기 워드 라인 선택 신호들을 받아들이고, 상기 제 1 및 제 2 매트 선택 신호들에 응답하여 제 1 선택 신호들과 제 2 선택 신호들을 출력하는 전달 회로를 더 포함한다. 상기 각 행 선택기는 상기 제 1 및 제 2 매트들의 대응하는 메모리 블록들에 의해서 공유된다. 상기 각 행 선택기는 블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와; 제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이 블록 워드 라인을 상기 제 3 고전압으로 충전하는 프리챠지 회로와; 상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와; 상기 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고 상기 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함한다. 상기 제 1 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하고, 상기 제 2 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함한다. 상기 블록 선택 신호가 비활성화될 때 상기 블록 워드 라인의 전압을 방전시키는 방전 트랜지스터가 부가적으로 제공된다.
본 발명의 또 다른 특징에 따르면, 낸드 플래시 메모리 장치는 제 1 및 제 2 매트들을 포함하며, 상기 제 1 및 제 2 매트들 각각은 복수의 메모리 블록들로 구성된다. 각 메모리 블록은 복수의 스트링들을 포함하며, 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함한다. 본 발명의 낸드 플래시 메모리 장치는 상기 제 1 및 제 2 매트들 각각의 메모리 블록들에 각각 대응하는 복수의 행 선택기들을 포함하는 행 선택 회로와; 매트 선택 정보에 응답하여, 상기 제 1 및 제 2 매트들에 각각 대응하는, 제 1 및 제 2 매트 선택 신호들을 발생하는 매트 선택 회로와; 워드 라인 선택 정보에 응답하여 워드 라인 선택 신호들을 발생하는 프리-디코더 회로와; 그리고 상기 워드 라인 선택 신호들을 받아들이고, 상기 제 1 및 제 2 매트 선택 신호들에 응답하여 제 1 선택 신호들과 제 2 선택 신호들을 출력하는 전달 회로를 더 포함한다. 상기 각 행 선택기는 상기 제 1 및 제 2 매트들의 대응하는 메모리 블록들에 의해서 공유된다. 상기 각 행 선택기는 블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와; 제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이, 서로 전기적으로 절연된, 제 1 및 제 2 블록 워드 라인들을 상기 제 3 고전압으로 충전하는 프리챠지 회로와; 상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와; 상기 제 1 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고 상기 제 2 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함한다. 상기 제 1 스위치 회로는 게이트들이 상기 제 1 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하고, 상기 제 2 스위치 회로는 게이트들이 상기 제 2 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함한다. 본 발명의 낸드 플래시 메모리 장치는 상기 블록 선택 신호가 비활성화될 때 상기 제 1 블록 워드 라인의 전압을 방전시키는 제 1 방전 트랜지스터와; 그리고 상기 블록 선택 신호가 비활성화될 때 상기 제 2 블록 워드 라인의 전압을 방전시키는 제 2 방전 트랜지스터를 더 포함한다.
본 발명의 바람직한 실시예들이 참조도면들에 의거하여 이하 상세히 설명될 것이다.
도 4는 본 발명의 제 1 실시예에 따른 NAND형 플래시 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, NAND형 플래시 메모리 장치(100)는 제 1 매트 (또는 제 1 메모리 셀 어레이)를 구성하는 제 1 메모리 블록 (110R)과 제 2 매트 (또는 제 2 메모리 셀 어레이)를 구성하는 제 2 메모리 블록 (110L)을 포함한다. 비록 도면에는 도시되지 않았지만, 제 1 및 제 2 매트들(MAT1, MAT2) 각각은 보다 많은 메모리 블록들로 구성될 것이다. 제 1 및 제 2 메모리 블록들(110R, 110L)은 복수의 셀 스트링들을 포함하며, 각 셀 스트링은 도 1에 도시된 것과 동일하게 구현될 것이다. 제 1 및 제 2 메모리 블록들(110R, 110L) 사이에는 행 선택 회로가 배치되며, 행 선택 회로는 제 1 및 제 2 워드 라인 스위치 블록들(120R, 120L)과 블록 디코더(130)로 구성된다. 행 선택 회로는 제 1 및 제 2 매트들(MAT1, MAT2)의 인접한 메모리 블록들에 의해서 공유된다.
제 1 메모리 블록(110R)의 행 방향을 따라 배열되는 스트링 선택 라인(SSL), 워드 라인들(WL15-WL0), 그리고 접지 선택 라인(GSL)은 제 1 워드 라인 스위치 블록(120R)에 전기적으로 연결되어 있다. 제 1 워드 라인 스위치 블록(120R)은 블록 디코더(130)로부터의 블록 워드 라인(BLKWL) 상의 신호에 따라 전달 회로 (180)로부터의 선택 신호들 (SiR) (i=0-15) 및 프리-디코더(140)로부터의 선택 신호들 (SS, GS)을 대응하는 신호 라인들(SSL, WL0-WL15, GSL)로 각각 전달한다. 제 2 메모리 블록(110L)의 행 방향을 따라 배열되는 스트링 선택 라인(SSL), 워드 라인들(WL15-WL0), 그리고 접지 선택 라인(GSL)은 제 2 워드 라인 스위치 블록(120L)에 전기적으로 연결되어 있다. 제 2 워드 라인 스위치 블록(120L)은 블록 디코더(130)로부터의 블록 워드 라인(BLKWL) 상의 신호에 따라 전달 회로 (180)로부터의 선택 신호들 (SiL) (i=0-15) 및 프리-디코더(140)로부터의 선택 신호들 (SS, GS)을 대응하는 신호 라인들(SSL, WL0-WL15, GSL)로 각각 전달한다. 블록 디코더(130)는 기입/독출 컨트롤러(160)에 의해서 제어되며, 메모리 블록을 지정하기 위한 어드레스 정보(Ai)에 따라 블록 워드 라인(BLKWL)을 활성화/비활성화시킨다. 이는 이후 상세히 설명될 것이다.
프리-디코더(140)는 각 메모리 블록에 배열되는 워드 라인들 중 하나를 선택하기 위한 어드레스 정보(Aj)에 응답하여 선택 신호들(SS, S0-S15, GS)을 출력한다. 독출 동작시, 선택 신호들(SS, GS)은 전원 전압(VCC)을 갖고, 선택 신호들(S0-S15) 중 하나의 선택 신호는 접지 전압(GND)을 가지며, 나머지 선택 신호들은 독출 전압(Vread)을 갖는다. 프로그램 동작시, 선택 신호(SS)는 전원 전압(VCC)을 갖고, 선택 신호(GS)는 접지 전압(GND)을 갖는다. 이때, 선택 신호들(SO-S15) 중 하나의 선택 신호는 프로그램 전압(Vpgm)을 갖고, 나머지 선택 신호들은 패스 전압(Vpass)을 갖는다. 프리-디코더(140)는, 선택 신호(Si, i=0-15) 라인으로 고전압을 전달하기 위해서, 고전압 발생 회로(150)로부터 프로그램 전압(Vpgm), 패스 전압(Vpass), 또는 독출 전압(Vread)을 공급받는다.
고전압 발생 회로(150)는 기입/독출 컨트롤러(160)의 제어에 따라 블록 디코더(130)로 고전압들(VPP1, VPP2, VPP3)을 그리고 프리-디코더(140)로 워드 라인 전압들로서 프로그램 전압(Vpgm), 패스 전압(Vpass), 그리고 독출 전압(Vread)을 공급한다. 고전압들(VPP2, VPP3)은 기입/독출 컨트롤러(160)로부터의 제어 신호들(C1, C2)에 따라 고전압 발생 회로(150)의 스위치 펌프들(SP1, SP2)로부터각각 출력된다. 예를 들면, 제어 신호(C1)가 하이 레벨일 때 스위치 펌프(SP1)는 고전압(VPP2)을 출력하고, 제어 신호(C1)가 로우 레벨일 때 스위치 펌프(SP1)는 접지 전압(GND)을 출력한다. 마찬가지로, 제어 신호(C2)가 하이 레벨일 때 스위치 펌프(SP2)는 고전압(VPP3)을 출력하고, 제어 신호(C2)가 로우 레벨일 때 스위치 펌프(SP2)는 접지 전압(GND)을 출력한다. 스위치 펌프들(SP1, SP2)은, 비록 도면에는 도시되지 않았지만, 앞서 설명된 '772 특허에 개시된 것을 이용하여 구현되거나, 다른 형태의 스위치 펌프를 이용하여 구현될 수 있다. 한편, 고전압(VPP1)이 스위칭되지 않기 때문에, 고전압(VPP1)용 스위치 펌프 회로는 필요없다.
계속해서 도 4를 참조하면, 제 1 및 제 2 메모리 블록들(110R, 110L) 각각의 열 방향을 따라 배열되는 비트 라인들(BL0-BLm)은 대응하는 감지 및 래치 회로들(170R, 170L)에 전기적으로 연결되어 있다. 각 감지 및 래치 회로(170R/170L)는 독출 동작 모드에서 비트 라인들(BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들(BL0-BLm)로 전원 전압(VCC) 또는 접지 전압(GND)을 각각 공급한다. 전달 회로(180)는 프리-디코더(140)로부터 선택 신호들(S0-S15)을 받아들이고, 매트 선택 회로(190)로부터의 제어 신호들(VM1, VM2)에 응답하여 제 1 선택 신호들(S0R-S15R) 또는 제 2 선택 신호들(S0L-S15L)을 출력한다. 전달 회로(180)로부터의 출력 신호들은 그것으로의 입력 신호들과 동일한 전압들을 갖는다. 매트 선택 회로(190)는 매트를 지정하기 위한 어드레스 정보(Ak)에 응답하여 제어 신호들(VM1, VM2)을 출력한다. 여기서, 제어 신호들(VM1, VM2)은 배타적으로 활성화되거나 동시에 활성화될 수 있다. 즉, 매트들 중 어느 하나가 어드레스 정보(Ak)에 따라 선택되거나, 매트들 모두 어드레스 정보(Ak)에 따라 선택될 수 있다.
비록 도면에는 하나의 메모리 블록이 도시되어 있지만, 비트 라인들(BL0-BLm)을 공유하도록 복수의 메모리 블록들이 더 제공됨은 자명하다. 각 매트가 복수의 메모리 블록들로 구성되는 경우, 각 메모리 블록에 대응하도록 워드 라인 스위치 블록과 블록 디코더가 더 구현될 것이다. 각 매트가 복수의 메모리 블록들로 구성되는 경우, 도 3에 도시된 블록 디코더 구조는 고전압들(VPREi, VPREj)을 공급받기 위해서 어드레스 코딩에 따라 결정되는 다수의 스위치 펌프 회로들(예를 들면, 10개 이상)을 요구한다. 이에 반해서, 본 발명의 경우, 고전압 발생 회로(150)로부터 출력되는 고전압들(VPP1, VPP2, VPP3)은 모든 블록 디코더들에 동시에 공급되므로 어드레스 코딩이 필요없어 단지 두 개의 스위치 펌프 회로들이 요구된다. 이는 본 발명에 따른 NAND형 플래시 메모리 장치가 고집적을 구현하기에 유리하다는 것을 의미한다.
도 5는 도 4에 도시된 블록 디코더와 워드 라인 스위치 블록의 바람직한 실시예이다. 제 1 워드 라인 스위치 블록(120R)은 선택 신호들(SS, S15R-S0R, GS)에 각각 대응하는 패스 트랜지스터들(SW27-SW20)로 구성된다. 패스 트랜지스터들(SW27-SW20)의 게이트들은 블록 워드 라인(BLKWL)에 공통으로 연결되어 있다. 선택 신호들(SS, S15R-S0R, GS)은 패스 트랜지스터들(SW27-SW20)을 통해 스트링 선택 라인(SSL), 워드 라인들(WL15-WL0), 그리고 접지 선택 라인(GSL)으로각각 전달된다. 독출 동작이 수행될 때, 선택 신호들(S15R-S0R) 중 하나는 접지 전압(VSS)을 갖고 나머지 선택 라인들은 독출 전압(Vread)을 갖는다. 프로그램 동작이 수행될 때, 선택 신호들(S15R-S0R) 중 하나는 프로그램 전압(Vpgm)을 갖고 나머지 선택 라인들은 패스 전압(Vpass)을 갖는다. 제 1 워드 라인 스위치 블록 (120R)의 패스 트랜지스터들(SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다.
제 2 워드 라인 스위치 블록(120L)은 선택 신호들(SS, S15L-S0L, GS)에 각각 대응하는 패스 트랜지스터들(SW27-SW20)로 구성된다. 패스 트랜지스터들(SW27-SW20)의 게이트들은 블록 워드 라인(BLKWL)에 공통으로 연결되어 있다. 선택 신호들(SS, S15L-S0L, GS)은 패스 트랜지스터들(SW27-SW20)을 통해 스트링 선택 라인(SSL), 워드 라인들(WL15-WL0), 그리고 접지 선택 라인(GSL)으로 각각 전달된다. 독출 동작이 수행될 때, 선택 신호들(S15L-S0L) 중 하나는 접지 전압(VSS)을 갖고 나머지 선택 라인들은 독출 전압(Vread)을 갖는다. 프로그램 동작이 수행될 때, 선택 신호들(S15L-S0L) 중 하나는 프로그램 전압(Vpgm)을 갖고 나머지 선택 라인들은 패스 전압(Vpass)을 갖는다. 제 2 워드 라인 스위치 블록 (120L)의 패스 트랜지스터들(SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다.
계속해서 도 5를 참조하면, 블록 디코더(130)의 출력은 블록 워드 라인(BLKWL)에 연결되며, 디코딩 블록(131), 프리챠지 블록(132), 그리고 NMOS 트랜지스터들(MN34, MN36)로 구성된다. 디코딩 블록(131)은 NAND 게이트들(G10, G12, G14, G16)과 NMOS 트랜지스터(MN20)로 구성된다. NAND 게이트(G10)에는 어드레스 정보(DA1-DAi)가 제공된다. 어드레스 정보(DA1-DAi)는 메모리 블록을 지정하기 위한 것으로, 이전단(미도시됨)에서 디코딩된 신호들이다. NAND 게이트(G12)에는 NAND 게이트(G10)의 출력 신호와 제어 신호(UNSELdis)가 제공된다. NAND 게이트(G10)의 출력 신호는 블록 선택 신호 (또는 정보)로서 사용된다. NAND 게이트(G14)에는 NAND 게이트(G12)의 출력 신호와 제어 신호(BLKWLdis)가 제공되고, NAND 게이트(G16)에는 NAND 게이트(G12)의 출력 신호와 제어 신호(SELdis)가 제공된다. NMOS 트랜지스터(MN20)는 블록 워드 라인(BLKWL)과 NAND 게이트(G12)의 출력 단자 사이에 연결되며, 제어 신호(ERSen)에 의해서 턴 온/오프된다. 제어 신호(ERSen)는 프로그램/독출 동작시 로우 레벨을 갖고, 소거 동작시 하이 레벨을 갖는다.
NMOS 트랜지스터(MN34)는 블록 워드 라인(BLKWL)과 접지 전압(GND) 사이에 연결되며, 디코딩 블록(131)의 NAND 게이트(G14)의 출력 신호에 따라 턴 온/오프된다. NMOS 트랜지스터(MN34)는 블록 워드 라인(BLKWL)을 방전시키기 위해 사용되는 트랜지스터이다. NMOS 트랜지스터(MN36)는 인접한 메모리 블록들(110R, 110L)에 의해서 공유되며, 인접한 메모리 블록들(110R, 110L)의 스트링 선택 라인들(SSL)과 SSLGND 노드 사이에 연결된다. NMOS 트랜지스터(MN36)는 디코딩 블록(131)의 NAND 게이트(G14)의 출력 신호에 따라 턴 온/오프된다. SSLGND 노드는 프로그램/독출 동작시 접지 전압(GND)을 갖고, 소거 동작시 전원 전압(VCC)을 갖는다. NMOS 트랜지스터(MN36)는 프로그램/독출 동작시 비선택된 메모리 블록의 스트링 선택 라인(SSL)이 플로팅되는 것을 방지하기 위한 것으로, 프로그램/독출 동작시 비선택된 메모리 블록의 스트링 선택 라인(SSL)으로 접지 전압(GND)을 공급하기 위한 것이다. NMOS 트랜지스터(MN36)는 블록 선택 신호(NAND 게이트(G10)의 출력 신호)가 활성화될 때 (또는 대응하는 메모리 블록이 선택될 때) 오프된다. NMOS 트랜지스터(MN36)는 블록 선택 신호(NAND 게이트(G10)의 출력 신호)가 비활성화될 때 (또는 대응하는 메모리 블록이 비선택될 때) 온된다.
프리챠지 블록(132)은 블록 워드 라인(BLKWL)에 연결되며, NMOS 트랜지스터들(MN22, MN24, MN26, MN28, MN30, MN32)로 구성된다. NMOS 트랜지스터(MN22)는 고전압(VPP1)과 ND1 노드 사이에 형성된 전류 통로와, 고전압(VPP2)에 연결되는 게이트를 갖는다. 게이트가 NAND 게이트(G16)의 출력 단자에 연결된 NMOS 트랜지스터(MN24)는 ND1 노드와 접지 전압(GND) 사이에 연결된다. NMOS 트랜지스터(MN26)는 고전압(VPP3)과 블록 워드 라인(BLKWL) 사이에 연결되고, ND1 노드에 연결되는 게이트를 갖는다. 다이오드-연결된 NMOS 트랜지스터들(MN28, MN30)은 고전압(VPP1)과 ND1 노드 사이에 직렬 연결되며, 다이오드-연결된 NMOS 트랜지스터(MN32)는 블록 워드 라인(BLKWL)과 NMOS 트랜지스터(MN28)의 게이트 사이에 연결된다. NMOS 트랜지스터들(MN28, MN30)은 ND1 노드의 전압이 요구되는 전압 이상 증가되는 것을 방지하기 위한 클램프 회로를 구성하고, NMOS 트랜지스터들(MN28, MN32)은 블록 워드 라인(BLKWL)의 전압이 요구되는 전압 이상 증가되는 것을 방지하기 위한 클램프 회로를 구성한다. 프리챠지 블록(132)에 사용되는 NMOS 트랜지스터들은 고전압 트랜지스터로 구성된다.
도 6은 도 4에 도시된 전달 회로의 바람직한 실시예이다. 도 5를 참조하면, 전달 회로(180)는 프리-디코더(140)로부터 출력되는 선택 신호들(S0-S15)을 공급받으며, 매트 선택 회로(190)로부터의 제어 신호들(VM1, VM2)에 응답하여 제 1 선택 신호들(S0R-S15R) 또는 제 2 선택 신호들(S0L-S15L)을 출력한다. 스위치 회로(180)는 선택 신호들(S0-S15)에 각각 대응하고 제어 신호(VM1)에 의해서 공통으로 제어되는 NMOS 트랜지스터(181, 183, …, 185)과, 선택 신호들(S0-S15)에 각각 대응하고 제어 신호(VM2)에 의해서 공통으로 제어되는 트랜지스터(182, 184, …, 186)로 구성된다.
제 1 매트(MAT1)의 제 1 메모리 블록(110R)이 선택되는 경우, 매트 선택 회로(190)는 제어 신호(VM1)를 활성화시키며, 이는 프리-디코더(140)의 출력 신호들(S0-S15)이 스위치 블록(120R)에 인가되는 선택 신호들(S0R-S15R)로서 출력되게 한다. 제 2 매트(MAT2)의 제 2 메모리 블록(110L)이 선택되는 경우, 매트 선택 회로(190)는 제어 신호(VM2)를 활성화시키며, 이는 프리-디코더(140)의 출력 신호들(S0-S15)이 스위치 블록(120L)에 인가되는 선택 신호들(S0L-S15L)로서 출력되게 한다. 제 1 및 제 2 메모리 블록들(110R, 110L)이 동시에 선택되는 경우, 매트 선택 회로(190)는 제어 신호들(VM1, VM2)을 동시에 활성화시키며, 프리-디코더(140)의 출력 신호들(S0-S15)이 제 1 및 제 2 스위치 블록들(120R, 120L)에 인가되는 제 1 및 제 2 선택 신호들(S0R-S15R, S0L-S15L)로서 출력되게 한다. 즉, 동시에 두 개의 워드 라인들이 선택된다.
도 7은 프로그램/독출 동작 모드에 따른 낸드 플래시 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다. 블록 디코더(130)와 워드 라인 스위치 블록들(120R, 120L)로 구성된 행 선택 회로는, 워드 라인들로 공급되는 워드 라인전압들이 다르다는 점을 제외하면, 프로그램 동작과 독출 동작 모드에서 동일하게 동작한다. 그러한 까닭에, 선택된 메모리 블록으로 대응하는 행 선택 회로를 통해 워드 라인 전압들이 공급되는 동작이 이후 상세히 설명될 것이다. 워드 라인 전압들이 공급된 후, 실질적인 프로그램 동작 및 감지 동작은 이 분야에 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.
이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 낸드 플래시 메모리 장치의 경우, 먼저, 프로그램 동작 모드시 연속적인 데이터의 입력을 알리는 커맨드가 입력된다. 그 다음에, 매트, 블록, 그리고 워드 라인 선택 정보를 포함한 어드레스가 메모리 장치에 제공된다. 어드레스의 입력에 따라 임의의 매트의 메모리 블록이 선택되고, 선택된 메모리 블록의 워드 라인들에는 대응하는 워드 라인 전압들이 공급된다. 어드레스 입력후에, 선택된 메모리 블록에 프로그램될 데이터는 감지 및 래치 블록에 로드된다. 편의상, 제 1 매트(MAT1)의 메모리 블록(110R)에 데이터가 프로그램된다고 가정하자.
이러한 가정하에서, 먼저, 프리챠지 블록(132)의 ND1 노드는 NMOS 트랜지스터(MN22)를 통해 (V2-Vtn)으로 프리챠지되며, Vtn은 NMOS 트랜지스터(MN22)의 문턱 전압이다. 좀 더 구체적으로 설명하면, 도 7에 도시된 바와 같이, 고전압(VPP1)은 전원 전압(VCC)에서 고전압 레벨(V1)로 높아짐과 동시에 고전압(VPP2)은 접지 전압(GND)에서 고전압 레벨(V2)로 높아진다. 이때, 제어 신호(UNSELdis)는 로우 레벨이 되고 제어 신호(SELdis)는 하이 레벨이 된다. 이는 어드레스 정보(DA1-DAi)에 관계없이 디코딩 블록(131)의 NAND 게이트(G12)의 출력 신호가 하이 레벨이 되게하며, NMOS 트랜지스터(MN24)는 턴 오프된다. 따라서 ND1 노드는 (V2-Vtn)으로 프리챠지된다. 이러한 프리챠지 동작은 어드레스 코딩에 관계없이 선택된 매트를 구성하는 메모리 블록들에서 동시에 수행된다.
선택된 매트의 블록 디코더들 각각의 ND1 노드가 프리챠지되면, ND1 노드에 프리챠지된 전하들이 방전되지 않도록 입력 단자(VPP2)에는 고전압(V2) 대신에 접지 전압(GND)이 인가된다. 그 다음에 선택된 메모리 블록을 제외한 나머지 메모리 블록들(즉, 비선택된 메모리 블록들)과 관련된 ND1 노드의 전압은 아래와 같은 과정으로 통해 방전된다. 어드레스 신호들(DA1-DAi)이 모두 하이 레벨일 때, 메모리 블록은 선택된다. 어드레스 신호들(DA1-DAi) 중 적어도 하나가 로우 레벨일 때, 임의의 메모리 블록은 선택되지 않는다. 제어 신호들(UNSELdis, SELdis)이 하이 레벨인 경우, 선택된 메모리 블록에 관련된 디코딩 블록(131)의 NAND 게이트(G16)는 로우 레벨 신호를 출력하며, 그 결과 NMOS 트랜지스터(MN24)는 턴 오프된다. 그러므로, ND1 노드에 프리챠지된 전하들은 그대로 유지된다. 즉, 선택된 메모리 블록과 관련하여, (V2-Vtn)으로 프리챠지된 ND1 노드는 플로팅 상태로 유지된다. 이에 반면에, 비선택된 메모리 블록에 관련된 디코딩 블록(131)의 NAND 게이트(G16)는 하이 레벨 신호를 출력하며, 그 결과 NMOS 트랜지스터(MN24)는 턴 온된다. 그러므로, ND1 노드에 프리챠지된 전하들은 NMOS 트랜지스터(MN24)를 통해 방전된다. 즉, 비선택된 메모리 블록과 관련하여, ND1 노드는 접지 전압(GND)을 갖는다.
이러한 바이어스 조건 하에서 고전압 발생 회로(150)로부터의 고전압(VPP3=V3)이 선택된 메모리 블록의 프리챠지 블록(132)에 인가될 때 선택된메모리 블록의 ND1 노드의 프리챠지된 전압은 부스팅된다. 부스팅된 전압은 (V2-Vtn+αV3)이 되며, 고전압(V3)보다 높다. 이는 고전압(V3)이 전압 손실(즉, NMOS 트랜지스터(MN26)의 문턱 전압에 상응함)없이 블록 워드 라인(BLKWL)으로 전달됨을 의미한다. 이때, 비선택된 메모리 블록의 ND1 노드는 계속해서 접지 전압(GND)으로 유지된다. 전술한 동작은 "제 1 부스팅 동작"이라 칭한다.
ND1 노드의 전압 변화는 커플링비(coupling ratio)(α)와 고전압(VPP3)의 곱으로 표현될 수 있고, 커플링비(α)는 {Cg2/(Cg2+Cp)}로 표현 가능하다. 여기서, Cg2는 NMOS 트랜지스터(MN26)의 게이트 커패시턴스이고, Cp는 기생 커패시턴스이다. 기생 커패시턴스는 ND1 노드에 공통으로 연결된 전체 커패시턴스 중 Cg2를 제외한 커패시턴스이다. 전압 손실없이 블록 워드 라인(BLKWL)으로 고전압(VPP3)을 전달하기 위해서는 시뮬레이션을 통해 계산된 커플링비와 초기 레벨(즉, ND1 노드의 프리챠지 전압: V2-Vtn)을 설정하는 것이 상당히 중요하다. ND1 노드의 전압이 과도하게 부스팅되는 경우, 브레이크다운(breakdown)이 유발될 수 있다.
그 다음에, 도 7에 도시된 바와 같이, 제어 신호(SELdis)가 하이 레벨에서 로우 레벨로 천이된다. 이는 선택된 메모리 블록의 ND1 노드의 전압이 방전되게 한다. 이는 이후 수행될 부스팅 동작에 의해서 부스팅된 전압이 NMOS 트랜지스터(MN26)를 통해 빠져나가는 것을 방지하기 위한 것이다. 제 1 부스팅 동작의 결과로서, 선택된 메모리 블록과 관련된 블록 워드 라인(BLKWL)은 고전압(V3)으로 충전되고, 비선택된 메모리 블록과 관련된 블록 워드 라인(BLKWL)은 접지 전압(GND)으로 유지된다. 이때, 선택된 블록과 관련된 블록 워드 라인(BLKWL)은 플로팅 상태가 되며, 이는 NMOS 트랜지스터(MN26)가 셧-오프(shut-off)되기 때문이다.
매트 선택 회로(190)는 앞서의 가정에 따라 제어 신호(VM2)를 활성화시키며, 이는 선택 신호들(S0R-S15R)로서 프리-디코더(140)로부터의 S0-S15 신호들이 제 1 워드 라인 스위치 블록(120R)으로 전달되게 한다. 전달 회로(180)로부터의 선택 신호들(S0R-S15R)이 제 1 워드 라인 스위치 블록(120R)의 패스 트랜지스터들(SW21-SW26)에 각각 인가될 때, 블록 워드 라인(BLKWL)의 전압(V3)이 제 1 부스팅 동작과 동일한 방식으로 상승하게 된다(2차 부스팅 동작). 이는 블록 워드 라인(BLKWL)이 플로팅 상태로 유지되기 때문이다. 블록 워드 라인(BLKWL)의 부스팅된 전압은 (V3+βVpass+γVpgm)이 된다. 여기서, 커플링비(β)는 {(n-1)Cg/nCg+Cp}로 표현 가능하다. Cg는 각 패스 트랜지스터의 게이트 커패시턴스를 나타내며, (n-1)은 패스 전압(Vpass)을 공급받는 워드 라인들의 수(또는 패스 트랜지스터들의 수)를 나타낸다. n은 워드 라인들에 각각 연결되는 패스 트랜지스터들의 수를 나타낸다. 커플링비(γ)는 {Cg/(nCg+Cp)}로 표현 가능하다. Cp는 블록 워드 라인(BLKWL)에 공통으로 연결되어 있는 전체 커패시턴스 중 패스 트랜지스터들의 게이트 커패시턴스를 제외한 커패시턴스이다.
블록 워드 라인(BLKWL)의 전압이 (V3+βVpass+γVpgm)으로 부스팅됨에 따라, 선택 신호들(S0R-S15R)의 고전압들(예를 들면, 프로그램 전압, 패스 전압, 또는 독출 전압)은 패스 트랜지스터들(SW21-SW26)을 통해 선택된 메모리 블록(110R)의 대응하는 워드 라인들(WL0-SWL15)로 각각 전달된다. 이후, 실질적인 프로그램/독출 동작이 잘 알려진 방법에 따라 수행될 것이다. 실질적인 프로그램/독출 동작이 수행된 후, 블록 워드 라인(BLKWL)의 전압은 NMOS 트랜지스터(MN34)를 통해 방전되며, 이는 제어 신호(BLKWLdis)를 하이 레벨에서 로우 레벨로 천이시킴으로써 이루어진다.
앞서 설명된 바와 같이, 프로그램/독출 동작이 수행되는 동안, 비선택된 메모리 블록의 스트링 선택 라인(SSL)은 NMOS 트랜지스터(MN36)를 통해 접지된다. 즉, 비선택된 메모리 블록에 관련된 블록 디코더에서 NAND 게이트(G12)의 출력 신호가 로우 레벨로 유지되기 때문에, NMOS 트랜지스터들(MN34, MN36)이 턴 온된다. 그러므로, 비선택됨 메모리 블록과 관련하여, 프로그램/독출 동작이 수행될 때 블록 워드 라인(BLKWL)과 스트링 선택 라인(SSL)은 접지 전압으로 유지된다.
직접적인 프리챠지 스킴(도 3의 블록 디코더에 적용되는 기술)을 이용하는 방식은 블록 워드 라인(BLKWL)을 고전압(VPXPSn-Vtn)으로 충전하지만, 본 발명의 블록 디코더는 멀티-부스팅 스킴을 이용하여 문턱 전압 강하 없이 블록 워드 라인(BLKWL)을 고전압(V3)으로 충전한다. 따라서, 본 발명의 블록 디코더는 도 3에 도시된 블록 디코더에 사용되는 고전압보다 문턱 전압(Vtn)만큼 낮은 고전압이 고전압 발생 회로에서 인가되어도 된다. 이는 고전압 발생 회로에 사용되는 챠지 펌프의 사이즈가 다소 감소될 수 있음을 의미한다. 또한, 부스팅 동작에 필요한 커플링비를 적절하게 조절함으로써 블록 워드 라인(BLKWL)의 전압이 보다 높게 상승될 수 있다.
본 발명에 따른 블록 디코더를 이용하는 경우, 도 3에 도시된 블록 디코더 구조와 대비하여 볼 때 고집적을 구현하기에 용이하다. 좀 더 구체적으로 설명하면, 다음과 같다. 메모리 셀 어레이가 복수의 메모리 블록들로 구성되는 경우, 도 3에 도시된 블록 디코더 구조는 고전압 발생 회로로부터 고전압들(VPREi, VPREj)을 공급받기 위해서 어드레스 코딩에 따라 결정되는 다수의 스위치 펌프 회로들(예를 들면, 수십개 이상)이 필요하다. 이에 반해서, 본 발명의 블록 디코더는 고전압 발생 회로로부터 고전압들(VPP1, VPP2, VPP3)을 공급받기 위해서 단지 두 개의 스위치 펌프 회로들이 필요하다. 이는 도 3에 도시된 블록 디코더 구조는 로딩이 큰 블록 워드 라인(BLKWL)을 직접 프리챠지해야 하기 때문에 모든 메모리 블록의 블록 워드 라인(BLKWL)을 동시에 뜨울 수 없어 어드레스 코딩에 따라 일부의 메모리 블록(예를 들면, 수십개)을 선택해야 하기 때문에 어드레스 코딩을 위한 스위치 펌프가 많이 필요하다. 반면에, 본 발명으 멀티-부스팅 스킴을 이용하여 모든 메모리 블록에 대해 로딩이 적은 노드(ND1)를 먼저 프리챠지하고, 이후에 선택된 1개의 메모리 블록에 대해서만 블록 워드 라인(BLKWL)을 부스팅하기 때문에 어드레스 코딩을 할 필요가 없어 단지 고전압(VPP2, VPP3)을 스위칭하기 위한 2개의 스위치 펌프가 필요하다. 앞서 설명된 바와 같이, VPP1은 스위치하지 않기 때문에 스위치 펌프가 필요없다. 이는 본 발명에 따른 NAND형 플래시 메모리 장치가 고집적을 구현하기에 훨씬 유리하다는 것을 의미한다.
부가적으로, 멀티-부스팅 스킴을 이용하여 선택한 1개의 블록 워드 라인(BLKWL)만을 프리챠지하기 때문에, 본 발명의 고전압 발생 회로는 도 3에 도시된 블록 디코더 구조와 비교하여 볼 때 상대적으로 적은 로딩 커패시턴스를 바라보게 된다. 즉, 대부분의 로딩 커패시턴스는 패스 트랜지스터의 게이트에 연결되어있는 블록 워드 라인(BLKWL)이 차지하는데, 본 발명의 고전압 발생 회로는 단지 선택된 메모리 블록의 블록 워드 라인의 커패시턴스만 바라보게 된다. 반면에, 도 3에 도시된 블록 디코더 구조는 고전압 발생 회로가 임의의 선택된 그룹의 메모리 블록들(예를 들면, 수십개 이상)의 블록 워드 라인들의 커패시턴스를 바라본다. 그러므로, 본 발명의 고전압 발생 회로는 도 3에 도시된 블록 디코더 구조와 비교하여 볼 때 상대적으로 적은 로딩 커패시턴스를 바라보게 된다.
도 8은 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 8을 참조하면, 제 2 실시예는 블록 워드 라인이 제 1 및 제 2 블록 워드 라인들(BLKWL1, BLKWL2)로 분리되어 있다는 점에서 제 1 실시예와 다르다. 제 2 실시예에 따른 낸드 플래시 메모리 장치는 제 1 실시예에 따른 메모리 장치의 구성 요소들을 모두 포함한다. 도 8에서 알 수 있듯이, 블록 워드 라인들(BLKWL1, BLKWL2)은 전기적으로 절연되어 있다. 제 1 블록 워드 라인(BLKWL1)은 제 1 워드 라인 스위치 블록(120R)의 패스 트랜지스터들(SW0-SW27)에 공통으로 연결되고, 제 2 블록 워드 라인(BLKWL2)은 제 2 워드 라인 스위치 블록(120L)의 패스 트랜지스터들(SW0-SW27)에 연결되어 있다. 제 1 블록 워드 라인(BLKWL1)에는 방전용 NMOS 트랜지스터(MN34R)와 제 1 프리챠지 블록(132R)이 연결되어 있고, 제 2 블록 워드 라인(BLKWL2)에는 방전용 NMOS 트랜지스터(MN34L)와 제 2 프리챠지 블록(132L)이 연결되어 있다. 제 1 및 제 2 프리챠지 블록들(132R, 132L) 각각은 도 5에 도시된 프리챠지 블록과 실질적으로 동일하게 구성되므로, 그것에 대한 설명은 생략된다.
디코딩 블록(131')은 NAND 게이트들(G10-G16)과 NMOS 트랜지스터들(MN20R,MN20L)로 구성된다. NAND 게이트들(G10-G16)은 도 5의 구성 요소들과 실질적으로 동일하게 동작하므로, 그것에 대한 설명은 생략된다. 블록 워드 라인이 분리되어 있기 때문에, 분리된 블록 워드 라인들(BLKWL1, BLKWL2)과 NAND 게이트(G12)의 출력 단자 사이에 NMOS 트랜지스터들(MN20R, MN20L)이 각각 연결되어 있다. 제 1 워드 라인 스위치 블록(120R)은 도 6에 도시된 스위치 회로(190)로부터 출력되는 선택 신호들(S15R-S0R)을 공급받고, 제 1 워드 라인 스위치 블록(120L)은 도 6에 도시된 전달 회로(190)로부터 출력되는 선택 신호들(S15L-S0L)을 공급받는다. 이는 앞서 설명된 것과 동일한 방식으로 이루어진다. 즉, 제 1 및 제 2 메모리 블록들(110R, 110L) 중 어느 하나가 선택되거나, 동시에 선택될 수 있다. 이러한 회로 구성의 차이점을 제외하고, 도 8에 도시된 행 선택 회로(120R, 120L, 130)는 도 5에 도시된 것과 실질적으로 동일하게 동작하므로, 그것에 대한 설명은 생략된다. 참고로, 블록 워드 라인들(BLKWL1,BLKWL2)은 고전압(VPP3)으로 동시에 프리챠지된다. 하지만, 제 2 워드 라인 스위치 블록(120L)에는 선택 신호들(S0L-S15L)이 인가되지 않기 때문에, 공유된 메모리 블록(110L)은 메모리 블록(110R)의 프로그램/독출 동작에 영향을 받지 않는다.
도 8에 도시된 블록 디코더의 변형예들이 도 9 내지 도 11에 도시되어 있다. 먼저, 도 9에 도시된 블록 디코더(130)는 고전압들(VPP1, VPP2)이 매트 어드레스에 따라 선택적으로 또는 동시에 인가되도록 제어된다는 점을 제외하고 도 8에 도시된 블록 디코더와 동일하다. 이러한 블록 디코더 구조에 따르면, 하나의 블록 워드 라인에만 고전압이 전달된다. 이러한 블록 디코더 구조에서, 제 1 및 제 2 스위치 블록들(120R, 120L)에는 도 8과 달리 프리-디코더(140)로부터의 선택 신호들(S0-S15)이 직접 공급된다. 하지만, 제 1 및 제 2 스위치 블록들(120R, 120L)에는, 도 8에 도시된 것과 마찬가지로, 분리된 선택 신호들이 개별적으로 공급될 수 있다.
도 10에 도시된 블록 디코더(130)의 프리챠지 블록은 도 8의 블록 디코더의 프리챠지 블록과 다르다. 이점을 제외하면, 도 10에 도시된 블록 디코더는 도 8에 도시된 블록 디코더와 실질적으로 동일하게 구성되므로, 그것에 대한 설명은 생략된다. 도 10에 도시된 프리챠지 블록(132")은 도면에 도시된 바와 같이 연결된 NMOS 트랜지스터들(MN48-MN62)로 구성된다. 도면에서 알 수 있듯이, 프리챠지 블록(132")은 1차 부스팅되는 ND1 노드를 공유하도록 구성되어 있다. 기본적인 동작 원리는 이전의 실시예와 동일하다. 도 8에 도시된 것과 마찬가지로, 제 1 및 제 2 스위치 블록들(120R, 120L)에는 서로 다른 선택 신호들(S0R-S15R) (S0L-S15L)이 제공된다. 도 11에 도시된 블록 디코더(130)는 고전압(VPP3)이 매트 어드레스에 따라 선택적으로 또는 동시에 인가되도록 제어된다는 점을 제외하고 도 10에 도시된 블록 디코더와 동일하다. 이러한 경우, 제 1 및 제 2 스위치 블록들(120R, 120L)에는 도 10과 달리 프리-디코더(140)로부터의 선택 신호들(S0-S15)이 직접 공급된다. 하지만, 제 1 및 제 2 스위치 블록들(120R, 120L)에는, 도 8에 도시된 것과 마찬가지로, 분리된 선택 신호들이 개별적으로 공급될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 블록 디코더 구조를 사용함으로써 고집적 NAND형 플래시 메모리 장치를 구현하기에 용이하다.

Claims (30)

  1. 각각이 복수의 스트링들을 포함하는 제 1 및 제 2 메모리 블록들과;
    상기 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;
    블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와;
    제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이 블록 워드 라인을 상기 제 3 고전압으로 충전하는 프리챠지 회로와;
    상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와;
    상기 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고
    상기 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함하며,
    상기 제 1 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하며; 그리고 상기 제 2 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 블록 선택 신호가 비활성화될 때 상기 블록 워드 라인의 전압을 방전시키는 방전 트랜지스터를 더 포함하는 낸드 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 프리챠지 회로는 멀티-부스팅 방법에 따라 상기 블록 워드 라인을 프리챠지하는 낸드 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 블록이 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 메모리 블록이 선택될 때, 상기 제 2 스위치 회로는 상기 제 2 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 블록들이 동시에 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하고, 상기 제 2 스위치 회로는 상기 제 2 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  7. 각각이 복수의 스트링들을 포함하는 제 1 및 제 2 메모리 블록들과;
    상기 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;
    블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와;
    제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이, 서로 전기적으로 절연된, 제 1 및 제 2 블록 워드 라인들을 상기 제 3 고전압으로 충전하는 프리챠지 회로와;
    상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와;
    상기 제 1 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고
    상기 제 2 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함하며,
    상기 제 1 스위치 회로는 게이트들이 상기 제 1 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하며; 그리고 상기 제 2 스위치 회로는 게이트들이 상기 제 2 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함하는 낸드 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 블록 선택 신호가 비활성화될 때 상기 제 1 블록 워드 라인의 전압을 방전시키는 제 1 방전 트랜지스터와; 그리고 상기 블록 선택 신호가 비활성화될 때 상기 제 2 블록 워드 라인의 전압을 방전시키는 제 2 방전 트랜지스터를 더 포함하는 낸드 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 프리챠지 회로는 멀티-부스팅 방법에 따라 상기 블록 워드 라인을 프리챠지하는 낸드 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 1 메모리 블록이 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  11. 제 7 항에 있어서,
    상기 제 2 메모리 블록이 선택될 때, 상기 제 2 스위치 회로는 상기 제 2 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  12. 제 7 항에 있어서,
    상기 제 1 및 제 2 메모리 블록들이 동시에 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하고, 상기 제 2 스위치 회로는 상기 제 2 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  13. 제 1 및 제 2 매트들을 포함하며, 상기 제 1 및 제 2 매트들 각각은 복수의 메모리 블록들로 구성되되, 각 메모리 블록은 각각이 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 복수의 스트링들을 갖는 낸드 플래시 메모리 장치에 있어서:
    상기 제 1 및 제 2 매트들 각각의 메모리 블록들에 각각 대응하는 복수의 행 선택기들을 포함하는 행 선택 회로와;
    매트 선택 정보에 응답하여, 상기 제 1 및 제 2 매트들에 각각 대응하는, 제1 및 제 2 매트 선택 신호들을 발생하는 매트 선택 회로와;
    워드 라인 선택 정보에 응답하여 워드 라인 선택 신호들을 발생하는 프리-디코더 회로와; 그리고
    상기 워드 라인 선택 신호들을 받아들이고, 상기 제 1 및 제 2 매트 선택 신호들에 응답하여 제 1 선택 신호들과 제 2 선택 신호들을 출력하는 전달 회로를 포함하며,
    상기 각 행 선택기는 상기 제 1 및 제 2 매트들의 대응하는 메모리 블록들에 의해서 공유되며; 그리고
    상기 각 행 선택기는
    블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와;
    제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이 블록 워드 라인을 상기 제 3 고전압으로 충전하는 프리챠지 회로와;
    상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와;
    상기 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고
    상기 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함하며,
    상기 제 1 스위치 회로는 게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하며; 그리고 상기 제 2 스위치 회로는게이트들이 상기 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함하는 낸드 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 블록 선택 신호가 비활성화될 때 상기 블록 워드 라인의 전압을 방전시키는 방전 트랜지스터를 더 포함하는 낸드 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 프리챠지 회로는 멀티-부스팅 방법에 따라 상기 블록 워드 라인을 프리챠지하는 낸드 플래시 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제 1 매트가 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 2 매트가 선택될 때, 상기 제 2 스위치 회로는 상기 제 2 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  18. 제 13 항에 있어서,
    상기 제 1 및 제 2 매트들이 동시에 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하고, 상기 제 2 스위치 회로는 상기 제 2 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하며, 상기 선택된 메모리 블록들은 대응하는 행 선택기를 공유하는 낸드 플래시 메모리 장치.
  19. 제 1 및 제 2 매트들을 포함하며, 상기 제 1 및 제 2 매트들 각각은 복수의 메모리 블록들로 구성되되, 각 메모리 블록은 각각이 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 복수의 스트링들을 갖는 낸드 플래시 메모리 장치에 있어서:
    상기 제 1 및 제 2 매트들 각각의 메모리 블록들에 각각 대응하는 복수의 행 선택기들을 포함하는 행 선택 회로와;
    매트 선택 정보에 응답하여, 상기 제 1 및 제 2 매트들에 각각 대응하는, 제 1 및 제 2 매트 선택 신호들을 발생하는 매트 선택 회로와;
    워드 라인 선택 정보에 응답하여 워드 라인 선택 신호들을 발생하는 프리-디코더 회로와; 그리고
    상기 워드 라인 선택 신호들을 받아들이고, 상기 제 1 및 제 2 매트 선택 신호들에 응답하여 제 1 선택 신호들과 제 2 선택 신호들을 출력하는 전달 회로를 포함하며,
    상기 각 행 선택기는 상기 제 1 및 제 2 매트들의 대응하는 메모리 블록들에 의해서 공유되며; 그리고
    상기 각 행 선택기는
    블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와;
    제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이, 서로 전기적으로 절연된, 제 1 및 제 2 블록 워드 라인들을 상기 제 3 고전압으로 충전하는 프리챠지 회로와;
    상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와;
    상기 제 1 블록 워드 라인에 연결되며, 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고
    상기 제 2 블록 워드 라인에 연결되며, 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함하며,
    상기 제 1 스위치 회로는 게이트들이 상기 제 1 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하며; 그리고 상기 제 2 스위치 회로는 게이트들이 상기 제 2 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함하는 낸드 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 블록 선택 신호가 비활성화될 때 상기 제 1 블록 워드 라인의 전압을 방전시키는 제 1 방전 트랜지스터와; 그리고 상기 블록 선택 신호가 비활성화될 때 상기 제 2 블록 워드 라인의 전압을 방전시키는 제 2 방전 트랜지스터를 더 포함하는 낸드 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 프리챠지 회로는 멀티-부스팅 방법에 따라 상기 블록 워드 라인을 프리챠지하는 낸드 플래시 메모리 장치.
  22. 제 19 항에 있어서,
    상기 제 1 매트가 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  23. 제 19 항에 있어서,
    상기 제 2 매트가 선택될 때, 상기 제 2 스위치 회로는 상기 제 2 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하는 낸드 플래시 메모리 장치.
  24. 제 19 항에 있어서,
    상기 제 1 및 제 2 매트들이 동시에 선택될 때, 상기 제 1 스위치 회로는 상기 제 1 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 1 그룹의 선택 신호들을 전달하고, 상기 제 2 스위치 회로는 상기 제 2 매트의 선택된 메모리 블록의 워드 라인들로 상기 제 2 그룹의 선택 신호들을 전달하며, 상기 선택된 메모리 블록들은 대응하는 행 선택기를 공유하는 낸드 플래시 메모리 장치.
  25. 각각이 복수의 스트링들을 포함하는 제 1 및 제 2 메모리 블록들과;
    상기 각 스트링은 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;
    블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와;
    제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때 전압 강하없이, 서로 전기적으로 절연된, 제 1 및 제 2 블록 워드 라인들을 상기 제 3 고전압으로 충전하는 프리챠지 회로와;
    상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와;
    상기 제 1 블록 워드 라인에 연결되며, 상기 제 1 블록 워드 라인이 충전될때 상기 제 1 메모리 블록의 워드 라인들로 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고
    상기 제 2 블록 워드 라인에 연결되며, 상기 제 2 블록 워드 라인이 충전될 때 상기 제 2 메모리 블록의 워드 라인들로 상기 선택 신호들을 전달하는 제 2 스위치 회로를 포함하며,
    상기 제 1 스위치 회로는 게이트들이 상기 제 1 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하며; 그리고 상기 제 2 스위치 회로는 게이트들이 상기 제 2 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함하는 낸드 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 블록 선택 신호가 비활성화될 때 상기 제 1 블록 워드 라인의 전압을 방전시키는 제 1 방전 트랜지스터와; 그리고 상기 블록 선택 신호가 비활성화될 때 상기 제 2 블록 워드 라인의 전압을 방전시키는 제 2 방전 트랜지스터를 더 포함하는 낸드 플래시 메모리 장치.
  27. 제 25 항에 있어서,
    상기 프리챠지 회로는 멀티-부스팅 방법에 따라 상기 제 1 및 제 2 블록 워드 라인들 중 하나를 프리챠지하는 낸드 플래시 메모리 장치.
  28. 제 1 및 제 2 매트들을 포함하며, 상기 제 1 및 제 2 매트들 각각은 복수의 메모리 블록들로 구성되되, 각 메모리 블록은 각각이 제 1 선택 라인에 연결된 제 1 선택 트랜지스터, 제 2 선택 라인에 연결된 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결되고 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 복수의 스트링들을 갖는 낸드 플래시 메모리 장치에 있어서:
    상기 제 1 및 제 2 매트들 각각의 메모리 블록들에 각각 대응하는 복수의 행 선택기들을 포함하는 행 선택 회로와;
    매트 선택 정보에 응답하여, 상기 제 1 및 제 2 매트들에 각각 대응하는, 제 1 및 제 2 매트 선택 신호들을 발생하는 매트 선택 회로와;
    워드 라인 선택 정보에 응답하여 워드 라인 선택 신호들을 발생하는 프리-디코더 회로와; 그리고
    상기 워드 라인 선택 신호들을 받아들이고, 상기 제 1 및 제 2 매트 선택 신호들에 응답하여 제 1 선택 신호들과 제 2 선택 신호들을 출력하는 전달 회로를 포함하며,
    상기 각 행 선택기는 상기 제 1 및 제 2 매트들의 대응하는 메모리 블록들에 의해서 공유되며; 그리고
    상기 각 행 선택기는
    블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 로직 회로와;
    제 1 내지 제 3 고전압들을 공급받고, 상기 블록 선택 신호가 활성화될 때전압 강하없이, 서로 전기적으로 절연된, 제 1 및 제 2 블록 워드 라인들 중 어느 하나를 상기 제 3 고전압으로 충전하는 프리챠지 회로와;
    상기 제 1 및 제 2 메모리 블록들의 제 1 선택 라인들에 공통으로 연결되고 상기 블록 선택 신호가 활성화될 때 턴 오프되는 제어 트랜지스터와;
    상기 제 1 블록 워드 라인에 연결되며, 상기 제 1 블록 워드 라인이 충전될 때 상기 제 1 메모리 블록의 워드 라인들로 제 1 그룹의 선택 신호들을 전달하는 제 1 스위치 회로와; 그리고
    상기 제 2 블록 워드 라인에 연결되며, 상기 제 2 블록 워드 라인이 충전될 때 상기 제 2 메모리 블록의 워드 라인들로 제 2 그룹의 선택 신호들을 전달하는 제 2 스위치 회로를 포함하며,
    상기 제 1 스위치 회로는 게이트들이 상기 제 1 블록 워드 라인에 공통으로 연결된 복수의 제 1 패스 트랜지스터들을 포함하며; 그리고 상기 제 2 스위치 회로는 게이트들이 상기 제 2 블록 워드 라인에 공통으로 연결된 복수의 제 2 패스 트랜지스터들을 포함하는 낸드 플래시 메모리 장치.
  29. 제 28 항에 있어서,
    상기 블록 선택 신호가 비활성화될 때 상기 제 1 블록 워드 라인의 전압을 방전시키는 제 1 방전 트랜지스터와; 그리고 상기 블록 선택 신호가 비활성화될 때 상기 제 2 블록 워드 라인의 전압을 방전시키는 제 2 방전 트랜지스터를 더 포함하는 낸드 플래시 메모리 장치.
  30. 제 28 항에 있어서,
    상기 프리챠지 회로는 멀티-부스팅 방법에 따라 상기 제 1 및 제 2 블록 워드 라인들 중 하나를 프리챠지하는 낸드 플래시 메모리 장치.
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