KR100685880B1 - 플래쉬 이이피롬 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비트라인 콘택이 없도록 하여 콘택과 게이트간의 디자인 룰을 최소화함으로써 셀 사이즈를 줄이도록 한 플래쉬 이이피롬 셀 및 그의 제조방법에 관한 것으로서, 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판의 액티브 영역상에 터널링 산화막을 개재하여 형성되는 부유 게이트와, 상기 부유 게이트상에 형성되는 인터 폴리 산화막과, 상기 인터 폴리 산화막상에 형성되는 제어 게이트와, 상기 부유 게이트의 양측면에 형성되는 측벽 스페이서와, 상기 반도체 기판의 워드라인 방향에 형성된 부유 게이트 사이에 형성되는 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극 하부의 반도체 기판에 형성되는 BN+ 영역과, 상기 제어 게이트의 표면에 형성되는 금속 실리사이드막을 포함하여 구성됨을 특징으로 한다.
이이피롬, 플래쉬, 비트라인, 워드라인
Description
도 1은 종래의 플래쉬 이이피롬 셀을 나타낸 단면도
도 2는 본 발명에 의한 플래쉬 이이피롬 셀을 나타낸 단면도
도 3a 내지 도 3f는 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 터널링 산화막
33a : 부유 게이트 34 : 질화막
35 : 감광막 36 : 측벽 스페이서
38 : BN+ 영역 39 : 소오스 및 드레인 전극
40 : 게이트 절연막 41 : 인터 폴리 산화막
42a : 제어 게이트 43 : 절연막
44 : 금속 실리사이드막
본 발명은 플래쉬 이이피롬(Flash EEPROM) 셀에 관한 것으로, 특히 셀 사이즈(cell size)를 줄이도록 한 플래쉬 이이피롬 셀 및 그의 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(ROM : Read Only Memory)과 램(RAM : Random Access Memory)으로 구분된다.
먼저, 롬(ROM)은 제조 공정 중에서 확산층, 이온주입 및 콘택홀(Contact Hole)용 마스크(Mask)에 미리 프로그램 데이터(Program Data)를 입력하여 프로그램하는 마스크롬과, 칩(Chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(PROM : Programmable ROM)이 있다.
상기 PROM은 다시 자외선을 이용하여 입력 데이터를 소거할 수 있는 이피롬(EPROM : Erasable PROM)과 전기적으로 입력 데이터를 소거할 수 있는 이이피롬(EEPROM : Electrically Erasable PROM)으로 구분된다.
일반적인 플래쉬 메모리의 프로그램/소거는 플로팅 게이트에 전하를 주입 또는 방출로 행한다.
상기 전자의 주입 방출법에는 여러 가지가 있는데, 열전자(Hot Electron) 주입법, 터널링 산화막에 고전계(8MV/cm이상)를 인가해서 F-N(Fowler-Nordheim) 터널 주입, 방출중에서도 터널 산화막 전면으로 F-N전류를 흐르게 하는 것, 소오스/드레인 확산층 위의 산화막으로 흘리는 것이 있다.
이들의 전자 주입, 방출 동작중 메모리 셀의 신뢰성을 결정하고 있는 것은 F-N 터널 전류를 흐르게 할 때에 생기는 터널링 산화막의 열화 현상이다.
그리고 실리콘 산화막에 고전계를 인가해서 F-N 터널 전류를 흐르게 하면, 막 안에 정공 트랩, 전자 트랩이 발생하고, 얇은 산화막(10㎚이하)인 경우 저전계에서의 누설 전류 발생도 관측된다.
플래쉬 메모리는 전기적으로 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리셀에 데이터를 프로그램 하는 원리는 다음과 같다.
프로그램시에는 종래 자외선 소거형 EPROM과 같은 열전자를 주입하는 방식을 이용한다.
즉, 메모리 셀의 드레인 부근에서 발생한 전자를 부유 게이트에 주입시키기 위해서는 제어 게이트에 고전압을 인가한다. 따라서, 부유 게이트에 일정량 이상의 전자가 주입되면 메모리 셀 트랜지스터의 문턱전압(Threshold Voltage)이 상승한다.
그리고 전자가 주입되고 있지 않는 메모리 셀의 트랜지스터의 문턱전압과 차이로서 정보량 0 또는 1을 구별한다.
한편, 정보의 고쳐쓰기는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(F-N : Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱 전압을 초기치로 되돌린다.
이하, 첨부된 도면을 참조하여 종래의 플래쉬 이이피롬 셀을 설명하면 다음과 같다.
도 1은 종래 기술에 의한 플래쉬 이이피롬 셀을 나타낸 단면도이다.
도 1에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(11)의 소자 분리 영역에 형성되는 소자 분리막(12)과, 상기 반도체 기판(11)의 액티브 영역상에 터널링 산화막(13)을 개재하여 형성되는 부유 게이트(14)와, 상기 부유 게이트(14)상에 형성되는 게이트 절연막(15)과, 상기 게이트 절연막(15)상에 형성되는 제어 게이트(16)와, 상기 부유 게이트(14) 및 제어 게이트(16)의 양측면에 형성되는 측벽 스페이서(17)와, 상기 부유 게이트(14) 양측의 반도체 기판(11) 표면내에 형성되는 소오스 및 드레인 영역(18)과, 상기 소오스 및 드레인 영역(18)의 표면이 소정부분 노출되도록 콘택홀을 갖고 반도체 기판(11)의 전면에 형성되는 층간 절연막(19)과, 상기 콘택홀을 통해 상기 소오스 및 드레인 영역(18)과 연결되고 상기 층간 절연막(19)상에 형성되는 비트라인(20)을 포함하여 구성되어 있다.
상기와 같이 구성된 종래의 플래쉬 이이피롬 셀은 1 비트라인 콘택에 2셀이 팬 아웃(fan out)되어 있고, 공통 소오스 라인의 형태가 가장 일반적인 구조이다.
한편, 상기 소오스 및 드레인 영역(18)에 콘택되는 비트라인 콘택에 기인된 디자인 룰(design rule)의 제한으로 셀 사이즈(cell size)의 감소(shrink)가 제한을 받게 된다.
또한, 셀과 셀간의 격리(cell to cell isolation)가 반드시 필요한 구조로 되어 있다. 이러한 격리영역은 STI(Shallow Trench Isolation)(또는 LOCOS)형의 소자 격리막을 필요로 한다.
이러한 소자 격리막 역시 펀치 쓰루(punch through)의 방지를 위해서는 최소 한의 크기(dimension)가 요구되며 일반적으로 이러한 크기는 게이트와 게이트(gate to gate)간 정의되는 디자인 룰에 비해 상대적으로 크다. 즉, 셀 사이즈의 감소-제한(shrink-limitation)으로의 역할을 하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 비트라인 콘택이 없도록 하여 콘택과 게이트간의 디자인 룰을 최소화함으로써 셀 사이즈를 줄이도록 한 플래쉬 이이피롬 셀 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 이이피롬 셀은 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판의 액티브 영역상에 터널링 산화막을 개재하여 형성되는 부유 게이트와, 상기 부유 게이트상에 형성되는 인터 폴리 산화막과, 상기 인터 폴리 산화막상에 형성되는 제어 게이트와, 상기 부유 게이트의 양측면에 형성되는 측벽 스페이서와, 상기 반도체 기판의 워드라인 방향에 형성된 부유 게이트 사이에 형성되는 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극 하부의 반도체 기판에 형성되는 BN+ 영역과, 상기 제어 게이트의 표면에 형성되는 금속 실리사이드막을 포함하여 구성됨을 특징으로 한다.
또한, 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법은 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판상에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막상에 제 1 도전층 및 제 1 절연막을 형성하는 단계와, 상기 워드라인 방향에 형성된 제 1 절연막 및 제 1 도전층을 선택적으로 패터닝하는 단계와, 상기 패터닝된 제 1 절연막 및 제 1 도전층의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 노출된 반도체 기판의 표면내에 BN+ 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 도전층을 형성하고, 전면에 평탄화 공정을 실시하여 상기 BN+ 영역상에 소오스 및 드레인 전극을 형성하는 단계와, 상기 제 1 절연막을 제거하고 상기 소오스 및 드레인 전극의 표면에 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 인터 폴리 산화막 및 제 3 도전층을 차례로 형성하는 단계와, 상기 반도체 기판의 비트라인 방향에 형성된 제 3 도전층 및 인터 폴리 산화막 그리고 제 1 도전층을 선택적으로 패터닝하여 제어 게이트 및 부유 게이트를 형성하는 단계와, 상기 반도체 기판의 전면에 제 3 절연막을 형성하고, 상기 제어 게이트를 앤드 포인트로 하여 전면에 평탄화 공정을 실시하는 단계와, 상기 제어 게이트의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 이이피롬 셀 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 플래쉬 이이피롬 셀을 나타낸 구조 단면도이다.
도 2에 도시한 바와 같이, 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판(31)의 액티브 영역상에 터널링 산화막(32)을 개재하여 형성되는 부유 게이트(33a)와, 상기 부유 게이트(33a)상에 형성되는 인터 폴리 산화막(41)과, 상기 인 터 폴리 산화막(41)상에 형성되는 제어 게이트(42a)와, 상기 부유 게이트(33a)의 양측면에 형성되는 측벽 스페이서(36)와, 상기 반도체 기판(31)의 워드라인 방향에 형성된 부유 게이트(33a) 사이에 형성되는 소오스 및 드레인 전극(39)과, 상기 소오스 및 드레인 전극(39) 하부의 반도체 기판(31)에 형성되는 BN+ 영역(38)과, 상기 제어 게이트(42a)의 표면에 형성되는 금속 실리사이드막(44)을 포함하여 구성된다.
여기서, 상기 반도체 기판(31)의 워드라인 방향에 형성된 제어 게이트(42a)는 상기 부유 게이트(33a) 및 소오스 및 드레인 전극(39)상에 인터 폴리 산화막(41)을 개재하여 형성되어 있다.
또한, 상기 소오스 및 드레인 전극(39)의 상부 표면에는 게이트 절연막(40)이 형성되어 있다.
도 3a 내지 도 3f는 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판(31)상에 터널링 산화막(Tunneling Oxide)(32)을 형성하고, 상기 터널링 산화막(32)상에 부유 게이트(Floating Gate)용 제 1 폴리 실리콘막(33) 및 질화막(34)을 차례로 형성한다.
이어, 상기 질화막(34)상에 감광막(35)을 도포한 후, 노광 및 현상 공정으로 상기 감광막(35)을 패터닝한다.
그리고 상기 패터닝된 감광막(35)을 마스크로 이용하여 상기 워드라인 방향 에 형성된 질화막(34) 및 제 1 폴리 실리콘막(33) 및 터널링 산화막(32)을 선택적으로 패터닝한다.
이어, 상기 패터닝된 질화막(34), 제 1 폴리 실리콘막(33) 및 터털링 산화막(32)의 양측면에 측벽 스페이서(36)를 형성하고, 상기 노출된 반도체 기판(31)의 표면내에 BN+(Buried N+) 불순물 이온을 주입하여 BN+ 영역(38)을 형성한다.
도 3b에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 제 2 폴리 실리콘막을 형성하고, 상기 감광막(35)의 표면을 앤드 포인트(point)로 하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 BN+ 영역(38)상에 소오스 및 드레인 전극(39)을 형성한다.
도 3c에 도시한 바와 같이, 상기 감광막(35) 및 질화막(34)을 제거하고, 상기 소오스 및 드레인 전극(39)을 산화하여 표면에 게이트 절연막(40)을 형성한다.
도 3d에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 인터 폴리 산화막(41)을 형성하고, 상기 인터 폴리 산화막(41)상에 제어 게이트용 제 3 폴리 실리콘막(42)을 형성한다.
도 3e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 반도체 기판(31)의 비트라인 방향에 형성된 제 3 폴리 실리콘막(42) 및 인터 폴리 산화막(41) 그리고 제 1 폴리 실리콘막(33)을 선택적으로 패터닝하여 제어 게이트(42a)와 부유 게이트(33a)를 형성한다.
도 3f에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 절연막(43)을 형 성하고, 상기 제어 게이트(42a)를 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 절연막(43)을 선택적으로 연마한다.
이어, 상기 반도체 기판(31)의 전면에 코발트 또는 티타늄과 같은 금속막을 증착하고, 열처리 공정을 실시하여 상기 제어 게이트(42a)의 표면에 금속 실리사이드막(44)을 형성한다.
이어, 상기 제어 게이트(42a)와 반응하지 않는 금속막을 습식 식각으로 제거한다.
이후 공정은 도면에 도시되지 않았지만 통상적인 공정 등에 의해 콘택 및 배선 공정을 실시하여 플래쉬 이이피롬 셀을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 플래쉬 이이피롬 셀 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 드레인과 소오스 영역에 형성된 전극에 의해 낮은 액티브 저항을 구현할 수 있고, 이를 통하여 NOR 셀(Nor cell)에서의 드레인 콘택(Drain contact)을 공통(common)으로 하여 콘택을 가지지 않는 고밀도(High density) NOR 플래쉬를 구현할 수 있다.
둘째, 프로그램(program)시 제어 게이트(control gate)뿐만 아니라 부유 게이트(floating gate)와 드레인 전극(drain electrode)의 오버랩(overlap)을 면적의 증가없이 구현할 수 있다.
셋째, 공통 드레인 라인 및 소오스 라인의 형성으로 셀의 워드라인 방향을 종래의 비트라인 콘택 방향으로 구현 할 수 있으므로 소자 격리막에 의한 격리가 필요없어 셀 사이즈를 줄일 수 있다.
이러한 순수 액티브 상에 게이트 산화막을 형성하게 되므로 균일한 좋은 품질의 터널 게이트 산화막을 형성 할 수 있고 이로 인해 내구성(endurance) 특성이나 드레인 방해(drain disturb )특성을 확보할 수 있다.
넷째, 쉐도우 접합에서의 채널 마진(channel margin) 확보도 유리하여 숏 채널 효과(Short channel degradation)를 개선할 수 있다.
Claims (4)
- 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판의 액티브 영역상에 형성된 터널링 산화막과,상기 터널링 산화막 상에 형성되는 부유 게이트와,상기 부유 게이트상에 형성되는 인터 폴리 산화막과,상기 인터 폴리 산화막상에 형성되는 제어 게이트와,상기 부유 게이트의 양측면에 형성되는 측벽 스페이서와,상기 반도체 기판의 워드라인 방향에 형성된 부유 게이트 사이에 형성되는 소오스 및 드레인 전극과,상기 소오스 및 드레인 전극 하부의 반도체 기판에 형성되는 BN+ 영역과,상기 제어 게이트의 표면에 형성되는 금속 실리사이드막을 포함하여 구성됨을 특징으로 하는 플래쉬 이이피롬 셀.
- 제 1 항에 있어서, 상기 소오스 및 드레인 전극의 상부 표면에 형성되는 게이트 절연막을 더 포함하여 이루어짐을 특징으로 하는 플래쉬 이이피롬 셀.
- 제 1 항에 있어서, 상기 반도체 기판의 워드라인 방향에 형성된 제어 게이트는 상기 부유 게이트 및 소오스 및 드레인 전극상에 게이트 절연막을 개재하여 형성됨을 특징으로 하는 플래쉬 이이피롬 셀.
- 비트라인 방향과 워드라인 방향으로 정의된 반도체 기판상에 터널링 산화막을 형성하는 단계;상기 터널링 산화막상에 제 1 도전층 및 제 1 절연막을 형성하는 단계;상기 워드라인 방향에 형성된 제 1 절연막 및 제 1 도전층을 선택적으로 패터닝하는 단계;상기 패터닝된 제 1 절연막 및 제 1 도전층의 양측면에 측벽 스페이서를 형성하는 단계;상기 노출된 반도체 기판의 표면내에 BN+ 영역을 형성하는 단계;상기 반도체 기판의 전면에 제 2 도전층을 형성하고, 전면에 평탄화 공정을 실시하여 상기 BN+ 영역상에 소오스 및 드레인 전극을 형성하는 단계;상기 제 1 절연막을 제거하고 상기 소오스 및 드레인 전극의 표면에 제 2 절연막을 형성하는 단계;상기 반도체 기판의 전면에 인터 폴리 산화막 및 제 3 도전층을 차례로 형성하는 단계;상기 반도체 기판의 비트라인 방향에 형성된 제 3 도전층 및 인터 폴리 산화막 그리고 제 1 도전층을 선택적으로 패터닝하여 제어 게이트 및 부유 게이트를 형성하는 단계;상기 반도체 기판의 전면에 제 3 절연막을 형성하고, 상기 제어 게이트를 앤드 포인트로 하여 전면에 평탄화 공정을 실시하는 단계;상기 제어 게이트의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
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