TW201005954A - Semiconductor memory and method for manufacturing the same - Google Patents
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201005954 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體及其製造方法，特別是 關於立體排列記憶胞之半導體記憶體及其製造方法。 【先前技術】 快閃記憶體係用作為大容量資料儲存，而廣泛應用於行 動電話、數位靜物相機、USB(通用串列匯流排）記憶體及 Silicon Audio等，且藉由急速之微細化而削減每位元之製 造成本以進一步繼續擴大市場。此外，新型之應用亦急速 地展開，微細化及製造成本減低已實現發掘新市場的良好 循環。 特別是NAND快閃記憶體，其數個主動區域（以下亦稱為 「AA」）係共有閘極導體（以下亦稱為「GC」），將最小加 工尺寸設為F時，實現胞面積為扑2之實質的交叉點胞，因 其簡單之構造的緣故而進行急速之微細化。nand快閃記 憶體藉由伴隨此種微細化之每位元的價格減低，而廣泛用 使於上述USB記憶體、Silic〇n Audi〇等之存儲用途，預則 今後會進行對HDD(Hard Di sk Dri ve :硬碟驅動）等之主記 憶體的替換。因而，近年來NAND快閃記憶體係領導半導 體之微細加工’最小加工尺寸即使在量產水準仍達咖 以下。雖然伴隨微細化，技術性難度亦急遽升高，不過， 今後亦要求每1.5年，胞面積約為1/2的急遽微細化 展。 但是，今後亦因為進行快閃記憶體之微細化，而有許多 139398.doc 201005954 問題。在以下列舉問題。 (1) 微影技術之開發無法追隨於急遽之微細化。目前情況已 '、工疋微〜衣置之出售即是量產開始的狀況，今後要求微影 技術在維持現狀下提升積體度。 (2) 因為元件之尺寸伴隨微細化而變小，以致短通道效應及 奈米通道效應急遽地顯著，每一世代之非揮發性記憶體的 可罪性確保及高速動作變得困難。
(3)因元件尺寸伴隨微細化而變小，預測今後將使原子數之 統計性變動等的元件特性或是元件特性的變動惡化。 基於上述（1)〜(3)的問題，僅倚賴在單純之水平面内藉由 微細化而高積體度化，今後很可能持續提高積體度困難。 因而，作為即使不全面地倚賴微影技術的微細化，仍可 實現記憶體元件之高積體化的半導體記憶體之構造，係檢 討疊層型I己憶體（例％參照專利文獻υ。料文獻1中揭示 有依次堆積數個記憶體層之方法，但是，該技術中，因為 係以每-層堆積方式而形成記憶體層，料加記憶體層之 層數時’由於製造步驟數亦伴隨其而增加，製造成本亦增 加，所以在每位元之製造成本上會有問題。 為了克服此種問題而提出新的疊層型快閃記憶體(參照 專利文獻2及非專利文獻丨）。此為在基板上交互地堆疊絕 緣膜與電極膜之後，一起形成貫穿孔，在該貫穿孔之側面 上形成保持電荷之電荷存儲層’並在貫穿孔之内部埋入柱 狀電極。藉此，在各柱狀電極與電極膜之交又部分立體地 排列記憶胞。而後，在最上層之電極膜上設置延伸於一個 139398.doc 201005954 方向之數條選擇閘極線，且在其上方設置延伸於另—方向 之數條位元線，並藉由連接於柱狀電極之上端部而可選 任意之柱狀電極。另—方面，藉由將各電極膜連接於相互 不同之字配線而可選擇任意之電極膜。其結果，係可選擇 任意之記憶胞並進行資料之寫入及讀取。 採用該技術，與記載於上述專利文獻丨之㈣型記憶體 比較，因AA及GC此類之微細的微影步驟係不依靠疊層數 而僅存在每一個步驟，所以具有愈增加疊層數，每位元之 製造成本愈降低的優點。又，胞電晶體係成為閘極電極完 全地包圍柱狀之矽通道的SGT(Surr〇unding
Transistor :外圍閘極電晶體）。SGT具有對通道之支配力 強，可抑制短通道效應，且多值化容易之特徵。 不過，為了選擇排列成陣列狀之任意柱狀通道矽，需要 將選擇閘極在平面内配設成條紋狀。 專利文獻1:曰本特開平07-235649號公報 專利文獻2 :日本特開2007-2661 43號公報 非專利文獻 1 · H.Tanaka, M.Kido，et.al. 「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」2007 Symposium 〇n VLSI Technology Digest of Technical Papers, p.14-15 【發明内容】 發明所欲解決之問題 本發明之目的為提供一種藉由立體配置晶胞而可使位元 密度提高之半導體記憶體及其製造方法。 139398.doc 201005954 解決問題之技術手段 本發明之一個態樣係提供半導體記憶體，其特徵為包 =、·、基板；數片間極電極膜，其係設置於前述基板 刖述基板之上面沿著平# # , 七二 者十仃之一個方向排列，且從前述—個 、向觀之為形成數個貫穿孔；數條半導體樑，其係貫穿， 述數片閘極電極膜之前 I 引 电位胰之别述貝穿孔而延伸於前述一個方 及電荷存儲層，i係哎晋#二 ， 樑之間。 、…4於4間極電極膜與前述半導體 另—態樣係提供半導體記憶體之製造方法，i 特徵為包括以下步驟.名 八 膜及半導神膣“、 交互地堆疊數個絕緣 L 稭由將别述疊層體在相對於 别述基板之上面為平行的 經分裁之义、+. 4 # 方向加以分裁，而形成數條 丄刀裁之則述半導體膜 平行’日U 转㈣於可述基板之上面為 千订1延伸於相對前述第—方向 條半導體极义 又心弟一方向的數 在則述經分裁之疊層 ^ 向斷續地設置絕緣體間沿者前述第二方 前述嗯缘B円、 被前述經分裁之疊層體及 月m絕緣體包圍的間隙而進行 # IT it fal Pf' ^ V A以除去前述絕緣膜中 電荷存儲層；及在前沭铋络a .體紅之路出面上形成 前述半導俨桦相、、、、' 之殘留部分、前述絕緣體及 料牛導體榡相互間的空間埋 膜。 守电材枓而形成閘極電極 本發明之另外—個態樣 法，其特徵為包括以下步驟在其广體§己憶體之製造方 及矽臈交互地磊a土板上分別使數個矽鍺膜 曰生長’而形成疊層體；藉由將前述疊層 139398.doc 201005954 體在相對於前述基板之上面 ^ L 句十订的弟一方向加以分辨， 而形成數條由經分裁之前述 裁 牛¥肢膜所構成，相對於前述 基板之上面為平行，且延伸 ^ -士人 對則述第一方向為正交之裳 —方向的矽樑；除去前述矽鍺腔弟 述石夕樑間埋入絕緣體；在針 在則 ^ 1述，，、邑緣體中排列於前述第—方 向之石夕樑間的部分，形成沿 弟方 溝渠；藉由經由前述溝渠… 方向而排列之數個 中上下从4 !： 订姓刻’除去被前述絕緣俨 中上下地排列之前述石夕樑夹著邑相 挾持的部分；在前述㈣之係被别述溝渠所 在則述絕緣體之殘留部分 《，及 導電材料而形成閉極電極膜。 門的二間埋入 本發明之另外一個態樣 法，1特微A勺# 杈仏+導體記憶體之製造方 “特徵為包括以下步驟：在 万 及矽膜交互地磊晶生長，而¥成：刀別使數個石夕錯膜 鍺膜；/成弟一疊層體；除去前述矽 胰，猎由使刖述矽膜熱氧化以 ^ 7 化膜，而形成交互地堆A a石冑間形成矽熱氧 二疊層體.H1"外及前切熱氧化膜之第 且層體，稭由將前述第二疊 、炙弟 面為平行的第一方产^ '目對於前述基板之上 J乐方向加以分裁， 丄 秒膜所禮出 4 7成數條經分裁之前、十' ^膜所構成，相對於前述基板之 戮之則迷 前述第一方向為正交之 為平行，且延伸於對 第二疊層體間，沿著前述第二方 ^在别述經分裁之 由經由被前述分裁之第二疊 ，地設置絕緣體；藉 進行蝕刻，而θ I則述絕緣體包圍的間 叫除去則述矽熱氧化膜 ^ 分，·在前述石夕樑之露出面切、則述間隙挾持的部 电何存儲層；及在前逑矽 139398.doc 201005954 熱氧化膜之殘留却八 η #刀、前述絕緣體及前述矽摔 空間埋入導電松/知之相亙間的 ’冤材枓而形成閘極電極膜。 發明之效果 :用本發明’可實現藉由立體配置胞而使 之半導體記憶體及其製造方法。 ^度“ 【實施方式】 以-P ’ 炎·日刀固— 、 、 不’就本發明之實施形態作說明。 、先就本發明之第一種實施形態作說明。 性半導形-料導體記憶體之實施形態，㈣是非揮發 牛導體記憶體之實施形態。
圖1係例不本實施形態之半導體記憶體的矽 伸之方向的剖面圖， 仃I 圖2係例示本實施形態之半導體記憶體的矽樑垂直於延 申之方向的剖面圖， 人j示本只施形惑之半導體記憶體的記憶體區域之 °p的剖面立體圖， Θ係例示本實施形態之半導體記憶體的記憶體區域中 之問極電極膜及矽樑的立體圖， 圖圖5係例示本實施形態中之構造體25的基本單位之剖面 圖6係例示本實施形態之半導體記憶體的記憶體區 一端部的立體圖。 _ 另外，去 _ 為了容易觀察圖’在圖4中，閘極電極膜及丨條石夕 外的構成要素省略圖示。此外，圖6中，層間絕緣膜 139398.doc 201005954 省略圖示。 如圖1及圖2所示，本實施形態之半導體記憶體丨中設有 矽基板11，在矽基板11上設有多層配線層12。此外，在半 導體記憶體1中設定設置記憶資料之數個記憶胞的記憶體 區域Rm ’與設置驅動記憶體區域Rm之驅動電路的周邊電 路區域Rc。 在周邊電路區域Rc中，作為驅動記憶體區域Rm之驅動 電路的一部分，例如設有電晶體丨3。在矽基板i丨中之電晶 體13的周圍設有從周圍分離電晶體13之STI(Shaii〇w Trench Isolation :淺溝埋入分離。電晶體13藉由形成於 矽基板11之上層部分的源極•汲極區域（無圖示）、形成於 其上面之閘極氧化膜15、及設置於其上方之閘極電極“而 形成。此外，在周邊電路區域Rc中之多層配線層12内設置 有連接於電晶體13之閘極電極16等的接觸插塞17、配線 18、及連接排列於上下方向之各配線18的穿孔插塞Η，此 等埋入層間絕緣膜20内。 本實施形態中，權宜上使用χγζ正交座標系統作說明。 並將對碎基板11之上面垂直的方向，㈣將上下方向作為 Ζ方向，將平行於石夕基板U之上面的水平方向且相互正 交的2個方向作為X方向及γ方肖。鳩之其他實施形態 中亦同樣。 如圖1至圖5所示，在記憶體區域―中，於多層配線層 12之最下層設置有數片間極電極膜2ι。如圖3及圖*所示， 各閘極電極膜21之形狀係擴展myz平面的板狀，且從X方 139398.doc -10- 201005954 向觀察，係將數個貫穿孔22排列成矩陣狀的格子狀之形 狀。此外，數片間極電極膜21沿著义方向相互隔離而等間 隔地排列，從x方向觀察，形成於各閘極電極膜21之貫穿 孔22:位置相互一致。閘極電極膜21例如藉由多晶矽或金 屬或是合金，例如藉由鶴氮化物（WN)或是組氮化物⑽) 而形成。在閘極電極膜21間設置有氧化矽膜3ι。 而後，以插通閘極電極膜21之貫穿孔22的方式，設置有 (:延伸於Χ方向的樑狀之珍樑23。珍樑23例如藉由多晶碎而 形成。各閘極電極臈21中，丨條矽樑23插通丨個貫穿孔U。 因此，矽樑23之條數與形成於各閘極電極膜21之貫穿孔u 的數量相同’數條石夕襟23在¥2平面上排列成矩陣狀。此 外，各矽樑23插通全部之閘極電極膜2丨的貫穿孔。另 外，本實施形態中顯示於2方向之矽樑23的排列數為斗之 例。但是本發明不限定於此。 此外，如圖5所示，在閘極電極膜21與矽樑23之間設置 U 有0N〇膜（〇Xide Niiride 0xide mm :氧化物_氮化物-氧化 物膜）24。ΟΝΟ膜24係從矽樑23侧起依序堆疊氧化矽層 24a、虱化矽層2仆及氧化矽層24c之膜。另外，（^〇膜24 亦設置於氧化矽膜31與閘極電極膜21之間。 而後，位於矽樑23中之貫穿孔22内部的部分成為主動區 域（AA)，閘極電極膜21成為閘極導體（GC)，〇^^〇膜24之氮 化矽層24b成為電荷存儲層。藉此，在閘極電極膜^與矽 標23之各交又部分形成SGT(Sur_ding _ τ聰Μ。〆 外圍閘極電θθ體）’該SGT作為記憶胞之功能。結果在構造 139398.doc 201005954 體25中，將數個記憶胞沿著χ方向、γ方向、z方向排列成 立體矩陣狀。 此外’如圖1及圖2所示，包含數片閘極電極膜2 1、數條 矽樑23及ΟΝΟ膜24的構造體25，配置於半導體記憶體1中 封閉之空間内。具體而言，構造體25配置於記憶體區域 Rm中夕層配線層12最下層的下部。在多層配線層12之最 下層中的構造體25上方設置有氮化矽膜26。 另外，圖5中顯示各部分尺寸之一例。閘極電極膜2 1之 開口部22間的部分在X方向之長度係29 nm，在丫方向之長 度係25 nm，0N0膜24之厚度係1〇 nm，氧化矽膜31之寬 度，亦即在X方向之長度係丨丨nm，矽樑23之寬度，亦即在 Y方向的長度係15 nm。因而，構成構造體25之基本單位在 X方向及Y方向的長度均係60 nm。 另外，如圖6所示，在構造體25之乂方向的一端部並未設 置閘極電極膜21及ONO膜24，矽樑23埋入氧化矽膜31。而 後，將構造體25加工成階梯狀，其階數與在z方向之矽樑 23的排列數，亦即與層數為同數。各階中，各矽樑以之端 部的至少上面，例如上面及兩側面位於氧化矽膜Μ之外 部。此外，錢23在X方向之端緣的位置與構造體25之階 差部分-致。藉此’Z座標相互相等之數條石夕樑23，亦即 設於同層面（fl_)之數㈣樑23的終端之乂座標相互相 等0 上方設置有延伸於γ 電極材料33之條數與 在加工成階梯狀之構造體25各階的 方向的閘極電極材料33。因此，閘極 139398.doc 12 201005954 構造體25之階數，亦即與在z方向之矽樑23的排列數為同 數。各閘極電極材料33通過設於各層面之數條矽樑23的端 邛，亦即通過位於氧化矽膜3丨之外部的部分之正上方區 域。在此等矽樑23與閘極電極材料33之間設置有閘極氧化 膜（無圖示），不過，該閘極氧化膜之厚度厚達可將閘極電 極材料33與矽樑23絕緣的程度，且薄達閘極電極材料33之 電位可對此等矽樑23之導電狀態造成影響的程度。藉此， 在矽樑23與閘極電極材料33之最接近點形成場效電晶體。 在各秒樑23之端部的正上方區域設置有穿孔插塞34，在 其正上方區域設置有延伸於X方向的位元配線3 5。位元配 線35設置於多層配線層12之第二配線層，穿孔插塞34將矽 樑23連接於位元配線35。排列於z方向之矽樑23的各列設 置有位元配線3 5，並共用連接於屬於各列之矽樑23，亦即 Y座標相互相等之數條矽樑23。因此，位元配線35之條數 等於石夕樑23在Y方向的列數’位元配線3 5沿著γ方向而排 列’其排列週期與矽樑2 3之排列週期相等。 位元配線35從構造體25之正上方區域向X方向伸出，在 伸出部分之正下方區域設置有接觸插塞36，在其正下方區 域0又置有電晶體3 7。藉此’位元配線3 5經由接觸插塞3 6而 連接於電晶體37的源極區域37s。另外，圖5中，圖示之權 且上’穿孔插塞3 4、位元配線3 5及接觸插塞3 6僅顯示1 組。 電晶體3 7之源極區域3 7$及汲極區域3 7d形成於石夕基板J i 之上層部分，且排列於χ方向。在源極區域37s與汲極區域 139398.doc -13- 201005954 37d之間形成有通道區域37c，在其正上方區域設置有閑極 、巴緣膜（無圖不），在其正上方區域設置有閘極電極Wg(夂 照圖1)。電晶體37設置與矽樑23之列數相同數程度，且α 著X方向與γ方向間的方向傾斜地排列。於γ方向之带曰挪 7的排列週期與矽樑23之排列週期相等。 其次，就本實施形態之半導體記憶體丨的動作作說明。 半導體記憶體1中，藉由將數條閘極電極材料33中之㈠条 問極電極材料33的電位形成鄰近於該閘極電極材料33之妙 樑23成為接通狀態的電位，可使設置於丨個層面之數條矽 樑23導通。亦即，藉由選擇條閘極電極材料μ，可從構造 體25選擇1個層面，可選擇記憶胞之z座標。 :外：藉由將數個電晶體37中之1個電晶體37形’成接通 狀〜並將其他毛晶體3 7形成斷開狀態，可選擇丨條位元 -線 而可起選擇沿著Z方向排列成一列之數條矽樑 23。亦即’藉由選…個電晶體37，可選擇記憶胞之γ座 標。 進一步’糟由將數片閘極電極膜21中之1片閘極電極膜 21的電位形成與其他閘極電極助之電位不同的電位，可 使各碎標2 3中，位於該間極雷& # y & % 甲J愧·％極膜2 I之開口部2 2内的部分 之狀態對位於其他閘極電極膣 电徑膜21之開口部22内的部分之狀 態不同。亦即，藉由選擇 伴片閘極電極膜2】，可選擇記憶 胞之X座標。 立體矩陣狀地排列之數個記 藉由在設於該記憶胞之氮化 這樣地’可從在構造體25内 憶胞選擇1個記憶胞。而後， 139398.doc 201005954 石夕層24b中存儲電#，可記憶資料。此外，藉由從氛化石夕 層24b抽出電荷’可消除資料。進―#，因構成該記憶胞 之SGT的臨限值依氮化矽層2仆中有無電荷而不同，所 以，藉由使該記憶胞所屬之矽樑23中該記憶胞以外的部分 導通，而流過感測電流，檢測該記憶胞中是否存儲有電 荷，可讀取資料。 其次’就本實施形態之效果作說明。 如圖5所示，半導體記憶體！之構造體乃在又方向中，係 成為使在周圍形成有ΟΝΟ膜24之閘極電極膜21與氧化矽膜 31交互地排列的構造，丨片閘極電極膜21及〗片氧化矽膜31 成為基本單位。而後，各該基本單位構成記憶胞。如在後 述之第二至第四種實施形態中詳細地說明般，該基本單位 例如可藉由將氧化矽膜31蝕刻加工而製作。〇!^〇膜24因係 將矽樑23之表面熱氧化後，使氮化矽層及氧化矽層堆積而 形成’所以不需要藉由微影實施加工。因此，該基本單位 於最小加工尺寸設為！7時，可以2F之長度構成。 另一方面，構造體25在Y方向，係成為使矽樑23與在周 圍形成有ΟΝΟ膜24之閘極電極膜21中的貫穿孔22間之部分 交互地排列的構造’ 1條矽樑23與閘極電極膜2 1的1個部分 成為基本單位。而後，各該基本單位構成記憶胞。如在後 述之弟一至第四種實施形態中詳細地說明般，該基本單位 例如可藉由蝕刻加工而在矽基板i〗上使矽膜與氧化石夕膜交 互地堆積所形成的疊層體來製作。因此，該基本單位於最 小加工尺寸設為F時，可以2F之長度構成。 139398.doc -15- 201005954 又，如圖6所示，因選擇構造體25之層面用的閘極電極 材料3 3係形成為延伸於Y方向的柱狀，所以不受在γ方向 中之加工精確度的約束。進一步，在γ方向選擇石夕樑23之 列用的電晶體37雖需要與在γ方向中之矽樑23的排列數相 同數程度，不過’因電晶體37中之源極•汲極的排列方向 係X方向，所以在Y方向中’電晶體37之排列週期可為 2F。再者，電晶體37可依需要在X方向錯開配置，該情況 下，不受在Y方向之加工精確度的約束。 因此’構造體25之基本單位可形成在χ方向之長度為 2F ’在Y方向之長度為2F，而可將在乂丫平面之基本單位的 面積形成4F2。此外，因各基本單位形成記憶胞，所以每1 個記憶胞在XY平面的面積（胞面積）成為4F2。結果，本實 施形態之半導體記憶體i可將在又丫平面之平面構造予以微 細化，而可實現與先前之平面型㈣娜型快閃記憶體相 同程度之積體度。而後，本實施形態之半導體記憶體i 中’因將記憶胞排列於Z方向，戶斤以可與在2方向之排列數 成正比地使記憶胞的積體度增加。結果，不致將平面構造 超過製造技術之界限而微細化’可使記憶胞之積體度提 ，先前之平面型的NAND快閃記憶體中，係構 電晶體串聯地連接32個胞或64個胞之NAN_。而後 先選擇⑽侧鏈，其次，藉由對所選擇之NAND鍵 次驅動32個或64個開極電極，進行資料之寫入及讀取 後’在平面型NAND快閃記憶體中，將該動作作為前 I39398.doc 16 201005954 T計周邊電路。另外，本實施形態之半導體記憶體中亦可 各梦操23巾形成數十個以上之記憶胞，選擇丨❹㈣ 可依次驅動閘極電極膜21，$行資料之寫入及讀取。 亦即’可藉由與先前之平面型NAND快閃記憶體同樣的方 •法進行資料之寫人及讀取。因而，本實施形態之半導體記 隱體中’可照樣使用先前之平面型NAND快閃記憶體的周 邊電路。 ί: 立進一步，在本實施形態之半導體記憶體1中，構成各記 憶胞之電晶體成為SGT構造。因而，對短通道效應強。此 外，因閘極電極膜21對通道之支配力強，所以2位元/胞（=4 值）、3位元/胞（=8值）之多值記憶容易。進一步，因閘極電 極膜可完全地包圍ΑΑ，所以可抑制胞之臨限值伴隨鄰接 胞之寫入刪除動作而變動的胞間干擾。 其次，就本實施形態之比較例作說明。 本比較例係在先前技術項中說明的技術之一例。 y 圖7至圖11係例示本比較例之半導體記憶體的製造方法 之步驟剖面圖， 圖12係例示本比較例之半導體記憶體的平面圖。 本比較例之半導體記憶體與第一種實施形態之半導體記 憶體同樣地係將數個記憶胞排列成立體矩陣狀❶但是，本 比較例與第一種實施形態比較，閘極電極膜之擴展方向及 矽樑之延伸方向不同。亦即，第一種實施形態之半導體記 憶體中，各閘極電極膜對矽基板之上面垂直地擴展，矽樑 對矽基板之上面平行地延伸。對於此，本比較例之半導體 139398.doc -17· 201005954 記憶體中，閘極電極膜對矽基板之上面平行地擴展，而通 道矽（以下，在本比較例中稱為「矽柱」）係對矽基板之上 面垂直地延伸。 以下，簡單說明本比較例之半導體記憶體的製造方法。 首先如圖7所示，在矽基板406上，使包含矽氧化物之絕 緣膜402及包含多晶矽之閘極電極膜401交互地堆疊，並在 其上形成硬遮罩405。 其次如圖8所示，將硬遮罩405予以圖案化，將數個開口 部405a從Z方向觀察形成矩陣狀。而後，將圖案化之硬遮 罩405作為遮罩，對絕緣膜402及閘極電極膜401實施 RIE(Reactive Ion Etching :反應性離子I虫刻）等的#刻，並 在包含絕緣膜402與閘極電極膜401之疊層體中形成到達矽 基板406的貫穿孔410。 其次如圖 9所示，使用 CVD(Chemical Vapor Deposition: 化學氣相生長）或ALD( Atomic Layer Deposition :原子層蒸 鍍）等的各向同性成膜技術，而在貫穿孔4 1 0之内面上形成 ΟΝΟ膜403。形成於貫穿孔410側面上之ΟΝΟ膜403中的氮 化矽層成為電荷存儲層。其後，除去設置於貫穿孔410底 面上之ΟΝΟ膜403，不過在形成於貫穿孔41 0之侧面上的 ΟΝΟ膜403露出之狀態下進行RIE時，會在成為電荷存儲層 之ΟΝΟ膜403中產生損傷，所以暫且全面地以矽膜407覆蓋 貫穿孔410之内面作保護。 在其上如圖10所示地進行RIE，除去形成於貫穿孔410底 面上之矽膜407及ΟΝΟ膜403。 139398.doc -18- 201005954 其次如圖11所示，在貫穿孔410之内部埋入多晶矽，而 製作連接於矽基板406之矽插塞4〇4。藉由矽插塞4〇4及其 周圍之矽膜407而形成矽柱411。矽柱411在又丫平面令排列 成矩陣狀。 其後如圖12所示，在包含絕緣膜4〇2與閘極電極膜4〇1之 疊層體上形成1片多晶矽膜’藉由微影技術將其加工，而 形成數條選擇閘極電極4〇9。各選擇閘極電極之形狀為 =伸於石夕柱川之排列方向中的—方，例如延伸於χ方向的 f狀。亦即，此等數條選擇閘極電極4〇9在相互同高度位 X置成相互平行且隔離。此時在選擇閘極電極之 間设置絕緣膜408，而絕緣各選擇閘極電極4〇9。 其-人，形成貫穿選擇閘極電極4〇9而連通於貫穿孔的 貫穿孔，在該貫穿孔之内面上形成氧化矽膜412。其次， 除去形成於貫穿孔之底面上的氧化矽膜412，使矽柱4ιι之 3面露出後，在貫穿孔内埋入多晶矽。藉此，新埋入之 夕曰曰石夕成為石夕柱411之一部分。此外，在選擇閘極電極彻 之上方設置延伸於γ方向之數條位元配線（無圖示）。各位 元配線連接於沿著Y方向而排列成一列的矽柱411。 藉此構成將選擇閘極電極409作為閘極電極，將氧化 石夕膜412作為閘極絕緣膜，並將石夕柱4ΐι中被選擇閘極電極 4〇9包圍之部分作為通道區域的sgt。結果，藉由控制任 意之選擇閘極電極4G9的電位，可將在χ方向排列成一列之 數條石夕柱411的導電狀態切換成接通狀態與斷開狀態。 如圖11及圖12所示，在此種半導體記憶體中，於乂方 13939S.doc •19- 201005954 向，因只須在包含絕緣膜402與閘極電極膜401之疊層體中 形成貫穿孔4 1 0即可，所以最小加工尺寸為F時，基本單位 之尺寸可為2F。另外，在X方向亦排列有位元配線，不過 因各位元配線只須連接於各矽柱411即可，而不需要包圍 氧化矽膜412，所以位元配線亦可以2F週期形成。 但是，因在Y方向需要將選擇閘極電極409相互絕緣，在 各選擇閘極電極409中需要形成貫穿孔，所以基本單位之 長度成為3F。亦即，概略言之，雖貫穿孔之寬度可為F， 不過因為在選擇閘極電極409内配置貫穿孔，所以選擇閘 極電極409之寬度需要2F，為了將選擇閘極電極409間絕 緣，而需要在選擇閘極電極409間設置絕緣膜408，其寬度 至少需要F程度。結果基本單位在XY平面之面積成為 2Fx3F=6F2 。 舉出具體例時，ΟΝΟ膜403及氧化矽膜412之膜厚需要10 nm以上，保護ΟΝΟ膜403用之矽膜407的膜厚亦需要10 nm 以上。此外，基於確保電流量及對準矽基板406之必要 性，矽插塞404之寬度需要15 nm以上。因此，貫穿孔410 之寬度成為55 nm以上。此外，考慮對準偏差時，貫穿孔 410間之距離需要15 nm以上，從Z方向觀察之貫穿孔410與 選擇閘極電極409之端緣為止的距離亦需要1 5 nm以上。進 一步為了防止破壞絕緣，絕緣膜408之寬度需要20 nm以 上。因而，疊層體之基本單位的尺寸，在X方向之最小長 度成為70 nm{ = 10(ONO膜厚）+10(矽膜厚）+15(矽柱直 徑）+10(矽膜厚）+10[ONO膜厚]+ 15(貫穿孔間之最小距 139398.doc -20- 201005954 離）}，γ方向之最小長度成為105 nm{=15+i〇+i〇+i5+i〇+ 10+15+20(選擇閘極電極間之最小距離）}。以致基本單位 之面積成為70x105 = 7350 nm2程度。
對於此’如上述，第-種實施形態之半導體記憶體! 中’構成疊層體25之基本單位在χ方向及γ方向之長度均 為2F’因此，面積為4f2。此與先前之平面型nand快閃記 憶體相同。藉此’第一種實施形態中，與比較例比較，疊 層數相同之情況’因可將有效之胞面積至少減低至(2/3) 倍，且有效之胞面積相等，所以可將疊層數至少減低至 (2/3)倍。因疊層構造中之良率為各層之良率的乘積，所以 第一種實施形態中可實現高良率。 此外，第一種實施形態中，與比較例不同，因為在〇n〇 膜形成前形成矽柱，所以亦不需要設置保護〇N〇膜用之矽 膜407。因而可將XY平面中之基本單位更予以微細化。 例如，如上述，在第一種實施形態中，基本單位在乂方 向及Υ方向之長度均為60 nm，因此在乂丫平面中之面積為 3600 nm2。將本比較例中之基本單位的面積（735〇 η^)作 為基準（100%)時，該面積約為55%。此外，第一種實施形 態中之疊層數為4層時，有效之胞面積成為36〇〇/4=9〇〇 nm2，不過在比較例中欲達成與此同等之有效的胞面積 時，需要8 · 17層，亦即需要一倍以上的疊層數。 對於此，如上述，第一種實施形態之半導體記憶體ι 中，因矽樑23延伸於對基板之上面平行的方向，所以形成 長之矽樑23容易，容易在丨條矽樑23中設置數十個以上之 139398.doc 21 · 201005954 記憶胞。因而可照樣使用先前之平面型NAND快閃記憶體 的周邊電路。此外，第一種實施形態中，與比較例比較， 位元配線3 5之條數變少。藉此，可減少感測電路數量，而 可減低半導體記憶體1之面積。另外，雖閘極電極膜2丨之 片數變多，不過因閘極電極膜21連接於電源，所以即使片 數多’半導體記憶體1之面積不致如其增加。 其次’就本發明之第二種實施形態作說明。 本實施形態係前述第—種實施形態之半導體記憶體的第 一製造方法之實施形態，本實施形態中，例如製造實現相 當於先前之平面型NAND快閃記憶體的1Xnm世代之胞面積 為900 run2的4層疊層記憶體，並藉由多晶矽形成構成主動 區域（AA)之石夕樑。 圖13⑷及（b)、圖14⑷及⑻、圖15⑷及⑻、圖16⑷及 (b)、圖17⑷及(b)係例示本實施形態之半導體記憶體的製 造方法之步驟剖面圖，且各圖之（a)顯示γζ剖面，（b)顯示 XZ剖面。 圖18至圖21係例示本實施形態之半導體記憶體的製造方 法之立體剖面圖。 f先，如圖13(a)及（b)所示，在周邊電路區域Rc中形成 構成驅動電路之電晶體。例如在矽基板1〇]上形成電晶體 之閘極氧化膜102，且形成成為電晶體之閘極電極的n型之 多晶矽膜〗03。此外，為了分離各電晶體，而形成 STI(ShaIlow Trench Is〇iati〇n :淺溝埋入分離)i 〇4。如此所 形成之電晶體的一部分成為圖〗、圖2、圖6所示之電晶體 J39398.doc •22· 201005954 13及37。此外，矽基板101相當於圖丨等所示之矽基板^。 其-人’在石夕基板1 〇 1上之全部區域’將成為層間絕緣膜 之氧化秒膜105例如形成200 nm之厚度。其次，交互地例 如各4層堆疊厚度為2〇 nm之多晶矽膜106與厚度例如為4〇 ηηι之氧化矽膜107。多晶矽膜1 〇6之導電型例如為n型。其 次’將氮化妙膜1 〇8例如形成1 〇〇 nm之厚度。藉此，形成 包含氧化矽膜105、4層之多晶矽膜1〇6、4層之氧化石夕膜 107及氮化矽膜108的疊層體121。 其次’如圖14(a)及（b)所示’使用熟知之微影技術及反 應性離子蝕刻（RIE)技術，從周邊電路區域Rc除去氮化矽 膜1〇8、氧化矽膜107及多晶矽膜1〇6。此時，在記憶體區 域Rm中之與周邊電路區域rc的邊界近旁，疊層體Μι在χζ 平面中加工成階梯狀。亦即，係以各多晶矽膜1 06在X方向 的端部露出之方式，而除去其更上方的膜。 其次’沿著Y方向分割各多晶矽膜1〇6在X方向的端部， 而形成數條樑狀的部分。而後，使分割成樑狀之多晶矽膜 106的端部之至少上面露出。其次，以覆蓋加工成階梯狀 之登層體121的方式，全面地形成閘極氧化膜（無圖示），其 後，全面地形成導電膜丨22。 其-人’如圖15(a)及（b)所示，在矽基板ι〇1上之全面形成 緣膜 23 並藉由 CMP(Chemical Mechanical Polishing : 化學機械研磨）予以平坦化。其次，使用熟知之微影技術 及反應性離子钱刻技術，選擇性除去絕緣膜丨23，而在各 夕曰曰石夕膜1 06之露出部分上僅殘留於延伸於γ方向的帶狀區 139398.doc •23- 201005954 域。其次，將加工後之絕 、巴、'彖膜1 23作為硬遮罩，蝕 膜122作加工。藉此，以^〃 巧早蚀刻導電 %跨各夕晶矽膜1〇6之露出部分 正上方區域而延伸於γ方& 万向之方式，將導電膜122 狀。藉此，形成包含客刀工成可 战匕3夕晶矽之開極電極材料33。如在第一 種實施形態中之說明， 1〇1 a °Λ閘極電極材料33係選擇疊層體 121之層面。其次，使 评立赝體 咬^ . …、知之離子佈植技術及退火技術 等，在多晶石夕膜106之端部形成擴散層。 打 其次’如圖16(a)及沙）所 絕緣膜124並予以平坦化/、 土板101上之全面形成 另外，在圖14(a)及（b)戶 之多曰石夕膜… 除了分割成樑狀 I夕曰日矽膜106的上面之々k — /+ , 且使側面亦露出。藉此，右 圖15(a)及（b)所示之步騵φ π 精此在 Λ ，因可形成覆蓋將閘極電極# 料33分割成樑狀之多晶一的3面，所以由多= 7之端部及閘極電極材料33構成之電晶體的切割特性提 其次，如圖⑷及（b)所示，在叠層體⑵上之全面夢由 =:炭膜(無圖示，以下稱為「_膜」），藉二吏 X二二二7術及咖技術實施加工’而形成延伸於 X方向之可狀的數條圖案 ，、（…、圖不）。此時，例如該CVD-C 膜在Y方向之排列週期為120n 、 覆蓋此等CVD_C膜之方 、又’’’、 、夂，以 错由低溫CVD法將氧化矽膜 9例㈣成15 _之厚度。其後，藉由進行RIE，而使氧 化矽膜109僅殘留於cvrxg H一— L犋之側面上，而形成側壁。而 後進仃灰化除去CVD_C膜。 此時’包含氧化矽膜1〇9之側 139398.doc -24· 201005954 壁殘留。糟此，形成延伸於x方向之帶形狀，在y方向之 排列週期為60 nm，且寬度為15 nm之硬遮罩。 〇 其_人，如圖18所示，將氧化矽膜1〇9作為硬遮罩進行蝕 刻，而將疊層體121條紋狀地一起加工。藉此，將疊層體 121作為在Y方向分斷且在XZ方向擴展之數片板狀部分。 ^板狀部分之厚度，亦即在¥方向之長度與氧化梦膜⑽之 見度相等’例如為15 nm ’且板狀部分間之距離例如為“ m此日寸’多晶矽膜i 〇6亦成為在γ方向分斷且延伸於X 方向的數條石夕標23。亦即，各板狀部分中形成包含分斷之 多晶石夕臈1〇6’且延伸於乂方向，並沿㈣向而排列的數 條石夕標23。各石夕樑23之灯剖面的形狀成為γ方向之長度例 如為15 nm’ z方向之長度例如為2〇㈣之矩形。此時，在 圖14所不之步驟中’將多晶石夕膜1〇6之端部分割而形成之 樑狀的各部分與各矽樑23連繫。 L) 其次，如圖19所示，在條紋狀地分斷之疊層體ΐ2ι間， 埋入絕緣體之TE〇S(Tetra_Eth〇xy_Silane :正矽酸四乙醋 (SK〇C2H5)4))/〇3膜110，並藉由CMp將上面予以平坦化。 其次，使用ArF微影技術及RIE技術，在疊層體ΐ2ι及 _S/〇3膜i i 〇上形成CVD_C膜之圖案。該圖案為延伸於γ 方向的數條帶狀，且在X方向之排列週期為12〇 nm，寬度 為15 nm。其次，藉由在該CVD-C膜之側面上形成包含氧 化石夕膜之側壁’使其與CVD-C膜—體化，而形成數條延伸 於Y方向，且在X方向之排列週期為6〇 nm，寬度為45 nm 之帶狀圖案。 139398.doc -25- 201005954 其次，如圖20所示，將該圖案作為硬遮罩進行通常之 RIE，而在TEOS/O3膜11 〇中沿著χ方向斷續地形成溝渠 111。並使溝渠111到達至矽基板1〇1。此時因不除去疊層 體121 ’所以溝渠111僅形成於在γ方向分斷之疊層體丨2 i間 的區域，而成為被分斷之疊層體121及丁£〇8/〇3膜11〇包圍 的間隙。換言之，在分斷於γ方向之疊層體丨2丨間，沿著X 方向斷續地形成作為絕緣體iTE〇s/〇3膜11(^因此，從z 方向觀祭，溝渠111排列成矩陣狀。此外，各溝渠丨丨〗之形 狀係X方向之長度為i 5 nm，γ方向之長度為45 nm的矩 形。另外，疊層體121在X方向之端部中，於形成閘極電極 材料33之端部中不形成溝渠111。 /、人如圖21所示，進行濕式触刻。藉此，經由溝渠 ill而從兩側除去TEOS/〇3膜11〇。但是，並非完全除去 TE〇S/〇3膜110。例如蝕刻前之TEOS/〇3膜110的厚度（χ方 向之長度）為45 nm，從兩側各蝕刻17 nm，保留之部分的 厚度成為11 nm。 另外，此時氧化矽膜1〇7中被溝渠lu夹著的部分亦從兩 側蝕刻。例.如蝕刻前氧化矽膜1〇7之厚度（γ方向之長度）係 nm時彳之兩側分別實施相當於1 〇 nm之刻。藉此，完 全除去該部分而形成貫穿孔。另外’氧化矽膜107中被 TE〇S/〇3膜11〇夾著之部分保留。 結果，排列於Y方向之溝渠ιη全部連通，而成為擴展於 YZ平面的1個間隙126。在間隙126内，包含多晶矽膜_ 之矽樑23樑狀地通過。亦即’在間隙126内，矽樑23露 139398.doc -26- 201005954 出。對於此，排列於X方向之各溝渠U1仍藉由丁 E〇S/〇3膜 110及氧化矽膜107而分離。因此，排列於χ方向之間隙126 間不連通而相互地劃分。間隙126在爾後之步驟中成為形 成閘極電極膜21用的鑄型。 另外，本貫施形態中，作為蝕刻氧化矽膜i 07及TEos/03 膜110的手段係使用濕式蝕刻，不過亦可取代其，而使用 CDECChemical Dry Etching:化學性乾式蝕刻）或氟系氣體
及氨系氣體生成矽氟化銨，蝕刻矽氧化物（si〇2)之氣體蝕 刻等。 其次，如圖1至圖5所示，藉由在氧化環境中實施加熱處 理，將矽樑23之露出面予以熱氧化，而形成氧化矽層 24a。其-人，藉由CVD法在間隙126之内面上依次堆積矽氮 化物及矽氧化物，而形成氮化矽層24b及氧化矽層Me。藉 此，在珍樑23之露出面上依序堆疊氧化石夕層24a '氮化石^ 層24b及氧切層24e，而切_之周圍形成咖膜仏 ΟΝΟ膜24之合計膜厚例如為1 〇 。 其次，在間隙126之内部，亦即在氧化石夕膜107之殘留部 分、TEQS/O· i i〇及⑦樑23相互間之空間埋人導電材料例 如埋入多晶石夕’而形成問極電極膜21。另外，亦可取代多 晶石夕’而埋入金屬或合金。因形成間隙126作為缚型，所 以問極電極膜21成錢展於YZ平面，且切樑23通過之 部分形成貫穿孔的格子狀之形狀。結果形成堆疊之SGT型 的MONOS胞。 其次’形成層間絕緣膜、配線、接觸插塞及穿孔插塞 139398.doc -27- 201005954 等。藉此’製作圖1至圖6所示之半導體記憶體。另外，此 時氧化矽膜107及TEOS/O3膜110之保留部分成為圖1等所示 之氧化矽膜3 1。 其次’就本實施形態之效果作說明。 採用本實施形態可製作前述之第一種實施形態的半導體 圮憶體。此時，該半導體記憶體中，藉由立體地堆疊記憶 胞，不將構造微細化而可使記憶胞之積體度提高。因而，
不需要EUV(Extreme Ukra Vi〇let :極紫外線）微影及浸液 ArF微影等最尖端的微影步驟。結果可抑制半導體記憶體 之製造成本降低D 此外本貝把开’悲中，構成主動區域（AA)之石夕樑及構成 閘極‘體（GC)的閘極電極膜，與平面型NAND快閃記憶體 同樣地，可藉由各一次之微影步驟而形成。這樣地，即使 增加疊層婁i：，因為加工步驟i次即完成，所以製造成本不 致伴隨疊層數之增加而增大。 ' ^採用本貫施形態時，因為係在形成矽樑23後形 成閘極電極膜21，所以可藉由金屬或合金形成閘極電極 膜藉此，可實現金屬閘極電極，因可將閘極電極 厚及間隔予:微細化，所以可謀求記憶密度更加提高、。膜 另卜本Λ施形態中，係堆疊多晶矽膜與氧化矽膜而一 ::仃加工’不過亦可取代其’堆疊單晶矽膜與氧化矽膜 立八起進行加工。單晶矽膜之形成方法例如有將基板之— 矽眩:為曰曰種’以向溫形成磊晶矽膜之方法，及形成非晶 、 將基板之—部分作為晶種，平面促進磊晶生長 139398.doc •28- 201005954 (Latera丨Epitaxlai Gr〇wth)，而形成磊晶矽膜之方法。此 外’亦可取代多晶石夕膜而形成非晶石夕膜。進一步，此等石夕 版亦可預先摻雜雜質，亦可在形成後藉由固態擴散等之方 法而導入雜質。 其次，就本發明之第三種實施形態作說明。 本實施形態係前述P種實施形態之半導體記憶體的第 从k方法之貝施形恶。本貫施形態中例如製造實現相當 於先則之平面型NAND快閃記憶體的〇Xnm#代之胞面積為 450 η"""2的8層疊層記憶體，並藉由蟲晶石夕形成構成主動區 域（AA)之矽樑。 圖22係例示本實施形態之半導體記憶體的製造方法之步 驟剖面圖， 圖23至圖27係例示本實施形態之半導體記憶體的製造方 法之立體剖面圖。 另外，在圖23至圖27中，為了簡化圖示，僅顯示從疊層 體之上層側起6層部分。 首先如圖22所示，在矽基板2〇1上使矽鍺磊晶生長至例 如100 nm之厚度，而开>成蟲晶石夕鍺膜（epi_siGe膜）2〇2。其 次，在該epi-SiGe膜202上，使矽與矽鍺交互地磊晶生長， 父互地例如各8層堆疊厚度例如為2〇 nm，且導電型例如為 η型之磊晶矽膜（epi_Si膜）2〇3，與厚度例如為4〇 nm之磊晶 矽鍺膜（epi-SiGe膜）204。其次，形成厚度例如為1〇〇 nmi 氮化矽膜205。藉此，在矽基板2〇1上形成包含叩卜以^膜 202、8層之epi-Si膜203、8層之epi_SiGe膜2〇4及氮化矽膜 139398.doc •29- 201005954 205的疊層體206。 其次’使用通常之料旦， 疊層體206,從巧邊忠 術及反應性離子蝕刻-起加工 且曰攸周邊電路 記憶體區域Rm。 如除去疊層體206,僅殘留求 其次，藉由電漿CVD^ 膜207。而搞^ /成尽度例如為200 nm之氧化矽 腰2 0 7而後，藉由微寻 ~技術，使氧化矽膜207僅殘留於遇 層體206中X方向兩端邻 汊 心口P的側面上’而形成側壁。該氧 膜207在爾後之步驟中传 · T係成為eP1-Si膜203在疊層體2〇6中 支撑。 ^人藉由與别述第二種實施形態（參照圖14至圖16)同 之^法纟宜層體207之X方向的—端部形成閘極電極材 r'' 33寻其次，错由與前述第二種實施形態（參照圖口）同 樣之方法’藉由CVD韻形成圖案、氧切膜之成膜及藉 由側土殘g RIE形成側壁，並藉由灰化除去膜，而 形成與第—種實施形態同樣之硬遮罩，亦即形成包含石夕氧 化物’係延伸於X方向之帶形狀，且在丫方向之排列週期 例如為60nm，寬度例如為1511〇1之硬遮罩（無圖示）。 其-人如圖23所示，將上述硬遮罩作為遮罩進行蝕刻，條 紋狀地起加工疊層體206。藉此，將疊層體2〇6作為分斷 於Y方向，並擴展於XZ方向的數片板狀部分。結果在各板 狀部分形成包含分斷之epUSi膜203，並延伸於乂方向的數 條石夕樑23。矽樑23之形狀及尺寸例如與前述第二種實施形 態同樣。但是，本實施形態與第二種實施形態不同，因各 epi-Si膜203經由epi-SiGe膜204而堆疊，所以藉由rie之加 139398.doc -30- 201005954 工比較容易。 其次如圖24所示，對疊層體206進行選擇蝕刻，除去epi-SiGe膜202及204。該選擇蝕刻例如可藉由使用混合了硝 酸、氫氟酸及醋酸之水溶液系的蝕刻液之濕式蝕刻，或是 使用CF4系之蝕刻氣體的CDE等而進行。藉此，包含epi-Si 膜203之矽樑23露出。另外，此時各矽樑23之兩端部藉由 • 氧化矽膜207而支撐。 其次如圖25所示，在除去epi-SiGe膜202及204後的石夕樑 、 23間之空間埋入作為絕緣體之SOG(旋塗式玻璃（Spin on
Glass))膜208，將氮化矽膜205作為停止器，藉由CMP予以 平坦化。 其次，藉由與前述第二種實施形態（參照圖20)同樣之方 法，在SOG膜208中排列於Y方向的矽樑23間之部分形成數 個溝渠209。溝渠209以沿著X方向週期性地排列之方式， 其排列週期例如為60 nm，在X方向之寬度例如為20 nm。 其次如圖26所示，進行濕式蝕刻。藉此，經由溝渠209 L..*' I虫刻S Ο G膜2 0 8。此時，姓刻量例如相當於1 0 nm。藉此， 在排列於Y方向之矽樑23間的SOG膜208在X方向之厚度，
• 因為蝕刻前係40 nm，所以蝕刻後成為20 nm。另外，SOG . 膜208中排列於Z方向之矽樑23間的部分，且被溝渠209夾 著之部分的厚度，亦即在Y方向之長度，因為蝕刻前係15 nm，所以藉由從兩侧進行相當於1 0 nm之银刻完全除去， 而形成貫穿孔。 結果，排列於Y方向之溝渠209全部連通，而成為擴展於 139398.doc -31 - 201005954 、平面的1個間隙210。包含epi-Si膜203之矽樑23通過間 隙210内。亦即在間隙21G内，石夕樑23露出。對於此，排列 =方向之各溝渠2〇9藉由保留之s〇G膜2〇8而照樣分離。 口此排列於X方向之間隙21 〇間不連通而相互地劃分。間 隙在爾後步驟中成為形成閘極電極膜2 1用之鑄型。 另外，本實施形態中’為了触刻s〇G膜2〇8而形成成為 閘極電極臈之鑄型的間隙21〇，係使用濕式蝕刻，不過亦 可取代其，而使用CDE或氟系氣體及氨系氣體生成矽氟化 銨，而蝕刻矽氧化物（SiCh)的氣體蝕刻等。 其认如圖27所示，藉由將藉由加工而露出之矽樑23的表 面，.、、氧化而形成氧化石夕層，藉由CVD形成氮化石夕層，並藉 由ALD形成氧化鋁（A12〇3)層，而在矽樑”之露出面上形成 &十膜厚例如為nm2〇N〇膜24。其次，在間隙内， 亦即在SOG臈2G8之殘留部分及在周圍形成〇Ν〇Μ24之石夕 樑23的相互間之空間’埋人導電材料之鶴氮化物（洲）， 而升y成包3 WN膜211之閘極電極膜2丨。以後之步驟與前述 第二種實施形態同樣。藉此製造前述第—種實施形態之半 導體記憶體。 其次，就本貫施形態之效果作說明。 即使藉由本實施形態仍可製作前述第一種實施形態之半 導體記憶體。此外，採用本實施形態時，肖前述第二種實 施形態比較，因為可藉由磊晶生長而形成構成矽樑23之 epi-Si膜203，所以可藉由結晶性良好之單晶矽形成矽樑 23。因而主動區域（AA)之特性良好。進一步，因為在疊層 139398.doc •32· 201005954 體206中堆疊epi_Si膜203及epi-SiGe膜204，所以加工容 易。因而可增加疊層數。 藉由本實施形態所製造之半導體記憶體中，因為在基板 上堆疊8層矽樑23，所以與平面型NAND快閃記憶體比較， 可實現8倍之記憶密度。亦即，藉由本實施形態製造之半 導體記憶體的有效胞面積成為3600/8=450 nm2。對於此， 為了以前述比較例之半導體記憶體達成與此同等之有效胞 面積’需要16.33層之疊層。因為疊層構造之良率為各層 之良率的乘積’所以採用本實施形態可達成高良率。本實 施形態中上述以外之效果與前述第二種實施形態同樣。 其次’就本發明之第四種實施形態作說明。 本實施形態係前述第一種實施形態之半導體記憶體的第 二製造方法之實施形態。本實施形態中例如製造實現相當 於先前之平面型NAND快閃記憶體的〇〇xnm世代之胞面積 為225 nm2的16層疊層記憶體，並藉由磊晶矽形成構成主 () 動區域（AA)之矽樑，並藉由熱氧化膜形成AA間之絕緣 膜。 圖28係例不本實施形態之半導體記憶體的製造方法之步 ' 驟剖面圖， .圖29至圖32係例示本實施形態之半導體記憶體的製造方 法之立體剖面圖。 另外，在圖29至圖32中，為了簡化圖示，僅顯示從疊層 體之上層侧起6層部分。 首先，藉由與珂述第三種實施形態（參照圖22)同樣之方 139398.doc -33- 201005954 法’而在矽基板3 〇 1上形成磊晶矽膜與磊晶矽鍺膜之疊層 體。但是前述第三種實施形態中疊層數為8，而本實施形 態中疊層數為1 6。 具體而言’如圖28所示，在矽基板301上使矽鍺磊晶生 長至例如1〇〇 nm之厚度，而形成磊晶矽鍺膜（epi_SiGe 膜）302。其次，在該epi-SiGe膜302上，使矽與矽鍺交互地 蟲晶生長’交互地例如各16層堆疊厚度例如為45 nm，且 導電型例如為η型之磊晶矽膜（epi_Si膜）3〇3，與厚度例如為 2〇 nm之磊晶矽鍺膜（6]3卜81(^膜）3〇4。其次，形成厚度例 如為100 nm之氮化矽膜3〇5。藉此，在矽基板3〇1上形成包 含 epi-SiGe膜 302、16層之 epi-Si膜 303、16層之 epi_SiGe膜 304及氮化石夕膜3〇5的疊層體306。 其次，使用通常之微影技術及反應性離子蝕刻一起加工 疊層體306，從周邊電路區域以除去疊層體3〇6，僅殘留於 記憶體區域Rm。 ’、人藉由電漿CVD法形成厚度例如為2〇〇 nm之氧化石夕 膜3〇7。而後，藉由微影技術，使氧化⑦膜3G7僅殘留於疊 層體306中一個方合！^· + A山立It I t 万勹之兩ir而„卩，例如Χ方向兩端部的側面 上。藉此在疊層體3〇6之—對側面上形成支撐疊層體3〇6之 側壁。 其次如圖29所示，從疊層體3〇6露出之側面，亦即從γ方 向兩端部之側面，藉由與前述第三種實施形態同樣之方法 進行選擇㈣，除去咖鲁膜3〇2及3〇4(參照圖叫。另 外，此時各ePi-Si膜3〇3之χ方向兩端部藉由包含氧化石夕膜 139398.doc -34- 201005954 307(參照圖28)之側壁而支撑。 八人士圖30所示，進行水蒸氣氧化處理，將膜3〇3 從上下面之兩面側氧化。藉此，在epi_Si膜3〇3間形成矽熱 氧化膜308，除去epi_SiGe膜3〇2及3〇4後的間隙藉由矽熱氧 化膜308掩埋。結果形成交互地堆疊epi_Si膜3〇3及矽熱氧 化膜308的疊層體3〇9。另外，此時epi_Si膜3〇3之膜厚藉由 從兩面之氧化減少’而成為約20 nm。 以後之步驟與前述第二種實施形態同樣。亦即，如圖3工 所不，使用通常之ArF微影技術、RIE技術及側壁轉印技 術，形成延伸於X方向，γ方向之排列週期 為60 nm，寬度 為15 nm之帶形狀的硬遮罩（無圖示），使用該硬遮罩一起 加工邊層體3 09 ’形成成為多層記憶體之aa區域的條紋狀 圖案。藉此，從分斷之epi_si膜3〇3形成延伸於χ方向的數 條矽樑23。 其-欠’在分斷成條紋狀之疊層體3〇9間埋入te〇s/〇3 膜，藉由CMP將上面予以平坦化。其次，使用ArF微影技 術、RIE技術及側壁轉印技術，形成延伸於γ方向，在χ方 向之排列週期為60 nm，寬度為15 nm之硬遮罩（無圖示）。 而後使用該硬遮罩進行蝕刻，在TE〇s/〇3膜中形成溝渠。 結果在分斷之疊層體309間，沿著X方向斷續地設置 teos/o3 膜。 其次’進行使用nf3電漿及氨之氣體蝕刻，經由此等溝 渠’從Y方向之兩面側蝕刻矽熱氧化膜3〇8。此時，蝕刻量 例如相當於1 5 nm。藉此，矽熱氧化膜308中被溝渠夾著的 I39398.doc •35- 201005954 部分，因為蝕刻前之Y方向的寬度係15 nm，所以藉由蝕刻 完全除去而形成貫穿孔。另外，藉由使用NF3電漿及氨之 氣體蝕刻時，由於可對矽熱氧化膜308與TEOS/O3膜實現 無選擇朗’因此te〇s/〇3^亦從又方向之兩面側各钱刻 15 nm。因te〇S/〇3膜蝕刻前在χ方向之厚度係45 ，所 以#刻後厚度成為1 5 nm而殘留。結果，與前述第二種實 施形態同樣地，排列於丫方向之各溝渠連通，而形成成為 閘極電極膜21之鑄型的間隙。 ’' 其次，將包含epi-Si膜303之矽樑23的露出面予以熱氧 化，形成隧道層之氧化矽層。其次，藉由CVD法形成電荷 存儲層之氮化矽層。其次，藉由ALD法形成區塊層之Hf〇2 層。藉此，以包圍矽樑23之方式，形成合計膜厚例如為⑺ nm之 ΟΝΟ膜 24。 其次如圖32所示，在藉由蝕刻而形成之間隙内，亦即在 矽熱氧化膜308之殘留部分、TE〇s/〇3膜之殘留部分及矽 樑23的相互間之空間，藉由ALD法使導電材料之钽氮化物 (TaN)堆積。藉此，在該間隙内埋入包含TaN膜3 11之閘極 電極膜21。結果，形成堆疊之SGT型的MONos胞。以後之 步驟與前述之第二種實施形態同樣。這樣地製造前述第一 種實施形態之半導體記憶體。 其次，就本實施形態之效果作說明。 即使藉由本實施形態仍可製作前述第一種實施形態之半 導體記憶體。此外，採用本實施形態時，與前述第二種實 施形態比較，因為可藉由磊晶生長而形成構成矽樑23之 139398.doc -36- 201005954 epi-Si膜303，所以可藉由結晶性良好之單晶矽形成矽樑 23。因而主動區域（AA)之特性良好。進一步，採用本實施 形態時，因可藉由熱氧化膜形成設置於矽樑間之絕緣膜， 所以強固且可靠性高。因而可增加疊層數。 藉由本實施形態所製造之半導體記憶體中’因為在基板 上堆疊16層矽樑23，所以與平面型NANr^^ 較，可實現一憶密度。亦即，藉由本實施形= 之半導體記憶體的有效胞面積成為36〇〇/16=225 η〆。對 於此，為了以前述比較例之半導體記憶體達成與此同等之 有效胞面積，需要32_67層之疊層。因為疊層構造之良率 為各層之良率的乘積’所以採用本實施形態可達成高良 率。本實施形態中上述以外之效果與前述第二種實施形熊 同樣。 —如此，採用前述之各種實施形態時，不損及堆疊程度之 每位元的製造成本降低之特性與可構成高性能之sgt胞的 特!·生可形成更微細之胞’並且採用金屬閘極容易，且可 實現在先前之平面型NAND快閃記憶體的周邊電路中不伴 隨大幅變更即可完成的半導體記憶體。採用前述各種實施 形態時’由於對具有圖7至圖_示之構造的記憶體，可 將胞面積減少約1/2，丨即可將疊層數減少約—半，因此 無須料大幅增加步驟即可堆疊記憶體層。藉此，今後亦 Μ續使半導體記憶體’特別是快閃記憶體之積體度提 南，可進-步擴展快閃記憶體之應用範圍。 以上係參照實施形態說明本發明，不過本發明不限定於 139398.doc •37- 201005954 此等實施形態。例如前述各種實施形態可相互地組合而實 施。此外’對前述各種實施形態，熟悉本技術之業者適宜 追加、刪除構成要素或進行設計變更的’或是追加、省略 步驟或進行條件變更的，只要包括本發明之要旨，均包含 於本發明之範圍。 例如如述各種實施形態中所示之構成AA的石夕膜之形成 方法、MONOS之膜構造等，不限定於各種實施形態中所 示之組合’只要不損及本發明之要旨，可任意組合。此 外’亦可使用以未記載於前述各種實施形態之方法，例如 以雷射退火或Ni觸媒法而結晶化之多晶矽膜或單晶矽膜， 作為構成A A之;ε夕膜《進一步，前述各種實施形態中，係 顯示MONOS之區塊層的材料，係使用Si〇2、Al2〇34Hf〇2 之例，不過除此等以外，亦可使用La2〇3、Pr2〇3、Y2〇3、 Zr〇2等金屬氧化膜，或是組合數種上述金屬氧化膜之膜。 更且在如述各種實施形態中’係顯示閘極電極膜之材料係 使用多晶矽、鎢氮化物（WN)或钽氮化物（TaN)之例，不過 閘極電極膜之材料中，除此等以外，亦可使用TiN、w、 WSi、CoSi、NiSi、PrSi、NiPtSi、PtSi、pt、Ru、Ru〇2 荨。更且前述各種實施形態中，係顯示疊層數係4、8或16 之例’不過本發明就更多層之半導體記憶體仍可適用。更 且前述各種實施形態中，係顯示形成AA之半導體材料係 使用石夕之例’不過本發明不限定於此，亦可使用其他半導 體材料。 產業上之可利用性 139398.doc -38· 201005954 採用本發明，可 高之半導體記憶體 【圖式簡單說明】 實現藉由立體配置胞，可使位元密度提 及其製造方法。 圖1係例示本發明第一種實施形態之半導體記憶體的矽 標平行於延伸之方向的剖面圖。 圖2係例不第—種實施形態之半導體記憶體的矽樑垂直 於延伸之方向的剖面圖。
、圖3係例不第—種實施形態之半導體記憶體的記憶體區 域之内部的剖面立體圊。 圖4係例示第一種實施形態之半導體記憶體的記憶體區 域中之閘極電極膜及矽樑的立體圖。 圖5係例示第一種實施形態中之構造體25的基本單位之 剖面圖。 圖6係例示第一種實施形態之半導體記憶體的記憶體區 域之一端部的立體圖。 圖7係例示比較例之半導體記憶體的製造方法之步驟剖 面圖。 圖8係例示比較例之半導體記憶體的製造方法之步驟剖 面圖。 圖9係例示比較例之半導體記憶體的製造方法之步驟剖 面圖。 圖10係例示比較例之半導體記憶體的製造方法之步驟剖 面圖。 圖11係例示比較例之半導體記憶體的製造方法之步驟剖 139398.doc -39· 201005954 面圖。 圖12係例示比較例之半導體記憶體的平面圖。 圖13(a)及（b)係例示本發明第二種實施形態之半導體記 憶體的製造方法之步驟剖面圖，（a)顯示YZ剖面圖，（b)顯 不XZ剖面。 j圖14(a)及（b)係例示第二種實施形態之半導體記憶體的 製k方去之步驟剖面圖，（勾顯示yz剖面圖，（b)顯示xz剖 面。 *圖15(a)及（b)係例示第二種實施形態之半導體記憶體的 衣&方法之步驟剖面圖，（a)顯示YZ剖面圖，（b)顯示XZ剖 面。 圖1 6(a)及(b)係例示第二種實施形態之半導體記憶體的 製造方法之步驟立丨二 /娜〇!面圖，顯示YZ剖面圖，（b)顯示XZ剖 面0 ® 1 7(a)及(b)係例示第二種實施形態之半導體記憶體的 製造方法之步驟：it|丨；^ /哪d面圖，顯示YZ剖面圖，（b)顯示XZ剖 面。 圖1 8係例示第_ $ —種貫施形態之半導體記憶體的製造方法 之立體剖面圖。 圖19係例示筮_ # $ —種實施形態之半導體記憶體的製造方法 之立體剖面圖。 圖20係例示笛_ # 弟一種實施形態之半導體記憶體的製造方法 之立體剖面圖。 圖2 1係例示當_ # 下弟—種實施形態之半導體記憶體的製造方法 139398.doc •40- 201005954 之立體剖面圖。 圖22係例示本發明第三種實施形態之半導體記憶體的製 造方法之步驟剖面圖。 圖23係例示第三種實施形態之半導體記憶體的製造方法 之立體剖面圖。 圖24係例示第三種實施形態之半導體記憶體的製造方法 之立體剖面圖。 f 圖25係例示第三種實施形態之半導體記憶體的製造方法 之立體刮面圖。 圖26係例示第三種實施形態之半導體記憶體的製造方法 之立體剖面圖。 圖27係例示第三種實施形態之半導體記憶體的製造方法 之立體剖面圖。 圖28係例示本發明第四種實施形態之半導體記憶體的製 造方法之步驟剖面圖。 (; 圖29係例示第四種實施形態之半導體記憶體的法 之立體剖面圖。 、 圖3〇係例示第四種實施形態之半導體記憶體的製造方法 之立體剖面圖。 圖3 1係例不第四種實施形態之半導體記憶體的方法 之立體剖面圖。 圖32係例示第四種實施形態之半導體記憶體的製造方法 之立體剖面圖。 139398.doc -41 201005954 【主要元件符號說明】 1 半導體記憶體 11 矽基板 12 多層配線層 13 電晶體 14 STI 15 閘極氧化膜 16 閘極電極 17 接觸插塞 18 配線 19 穿孔插塞 20 層間絕緣膜 21 閘極電極膜 22 貫穿孔 23 矽樑 24 ΟΝΟ膜 24a 氧化矽層 24b 氮化矽層 24c 氧化矽層 25 構造體 26 氮化碎膜 31 氧化矽膜 33 閘極電極材料 34 穿孔插塞 139398.doc -42- 201005954 35 位元配線 36 接觸插塞 37 電晶體 37c 通道區域 37d 沒極區域 37g 閉極電極 37s 源極區域 101 碎基板 102 閘極氧化膜 103 多晶矽膜 104 STI 105 氧化矽膜 106 多晶矽膜 107 氧化矽膜 108 氮化破膜 109 氧化矽膜 110 teos/o3 膜 111 溝渠 121 疊層體 122 導電膜 123 絕緣膜 126 間隙 201 矽基板 202 epi-SiGe 膜 139398.doc •43 201005954 203 epi-Si 膜 204 epi-SiGe 膜 205 氮化矽膜 206 疊層體 207 氧化矽膜 208 SOG膜 209 溝渠 210 間隙 211 WN膜 221 疊層體 301 碎基板 302 epi-SiGe 膜 303 epi-Si膜 304 epi-SiGe 膜 305 氮化矽膜 306 疊層體 307 氧化矽膜 308 石夕熱氧化膜 309 疊層體 311 TaN膜 401 閘極電極膜 402 絕緣膜 403 ΟΝΟ膜 404 矽插塞 139398.doc -44- 201005954 405 硬遮罩 405a 開口部 406 秒基板 407 矽膜 408 絕緣膜 409 選擇閘極電極 410 貫穿孔 411 矽柱 412 氧化矽膜 F 最小加工尺寸 Rc 周邊電路區域 Rm 記憶體區域 139398.doc -45-
Claims (1)
- 201005954 七、申請專利範圍： 1· -種半導體記憶體，其特徵為包括： 基板； ’對前述基 述一個方向 極膜之前述 與前述半導 數片閘極電極膜，其係設置於前述基板上 板之上面沿著平行之—個方向排列，且從前 觀之為形成數個貫穿孔；數條半導體樑’其係貫穿前述數片閘極電 貫穿孔而延伸於前述一個方向；及 電荷存儲層，其係設置於前述閘極電極膜 體樑之間。 步包括設於前述 2.如請求項1之半導體記憶體，其中進一 閘極電極膜間之絕緣膜， 前述間極電極膜係等間隔地排列。 3. 如請求項1之半導體記憶體，其中從前述一個方向觀 祭’前述數個貫穿孔係排列成矩陣狀。 4. 如請求項1之半導體記憶體，其中在丨個前述貫穿孔中插 通1條前述半導體樑。 5·如請求項1之半導體記憶體，其中前述閘極電極瞑係藉 由石夕、鶴鼠化物或组氮化物而形成。 6·如請求項1之半導體記憶體，其中進一步包括： 第—氧化矽層，其係設於前述半導體樑與前述電荷存 儲層之間：及 第二氧化矽層，其係設於前述電荷存儲層與前述閑極 絕緣膜之間； 139398.doc 201005954 前述電荷存儲層係藉由矽氮化物而形成。 7.如凊求項1之半導體記憶體，其中進一步包括： 數條閘極電極材料，纟係與前述基板之上面平行，且 I伸於對前述一個方向為正交的其他方向；及 閘極絕緣膜，其係設置於前述半導體襟與前述 極材料之間； 冤 ^包含前述數片閘極電極膜、前述數條半導體樑及前述 电何存儲層之構造體之前述一個方向的端部係加工成階 :狀：其階數與對於前述基板之上面為垂直的方向中之 :述半導體樑之排列數為相同數目，且前述閘極電極材 料配置於前述構造體之各階的上方。 8·如請求項7之半導體記憶體，其中進一步包括數個電晶 體，其等係配置於前述構造體之前述一個方向側，且設 置與前述其他方向中之前述半導體樑的排列數相同數= 度’並共通連接於排列在對於對前述基板之上面為垂直 的方向之數條前述半導體樑。 種半V體記憶體之製造方法，其特徵為包括以 驟： 在基板上分別父互地堆疊數個絕緣膜及半導體膜而形 成疊層體； —藉由將前述疊層體在對於前述基板之上面為平行的第 方向加以分裁，而形成數條由經分裁之前述半導體膜 所構成，對於前述基柘$ p τ / 斤 反之上面為平行，且延伸於對前述 第方向為正父之第二方向的半導體樑； 139398.doc 201005954 在前述經分裁之疊層體間，沿著前述 設置絕緣體； —方向斷續地 藉由經由被前述經分裁之疊層體及 間隙而進行蝕刻，以除丰兑、+. 緣體包圍的 的部分； 别逑絕緣膜中被前述間隙挾持 在前述半導體樑之露出面上形成電荷存储声 =絕緣膜之殘留部分、前述絕緣體及;述 標相互間的空間埋入導材料而形成間體 -如請求項9之半導體記憶體之製造方法，㈣ 形成前述半導體膜。 /、係藉由矽而 η.:請求項1〇之半導體記憶體之製造方 括以下步驟： /、宁進一步包 在前述除去絕緣財被前述間 後，藉A产泣丄 认付的口p分之步驟 稭由在乳化糾中實施加熱處理， 樑之露出面上形成第—氧切層；及 vl4 藉由使矽氧化物堆積而在 氧化石夕層； “在^電荷存儲層上形成第二 前述形成電荷存儲層之步 步驟。 &之步驟係包含使石夕氮化物堆積之 12.如請求項9之半導體記憶 m ,λ. 果· &方法’其中前述斷續 地叹置絕緣體之步驟含有以下步驟： 、 分裁之疊層體間埋入前述絕緣體； 在月丨J返豐層體及前述 向之帶狀圖案；及形成延伸於前述第一方 139398.doc 201005954 將A述圖案作為遮罩而進行乾式蝕刻。 13. 一種半導體記憶體之製造方法，其特徵為包括以下步 驟· 在基板上分別使數個石夕鍺膜及石夕膜交互地蟲晶生長， 而形成疊層體； =將前述疊層體在對於前述基板之上面為平行的第 所構二數條由經分裁之前述半導體膜 第一 上甶為千仃，且延伸於對前述 °為正父之第二方向的石夕樑； 除j前述矽鍺膜，使前述矽樑露出； 在前述矽樑間埋入絕緣體； 在前述絕緣體t排列於前 分，形成沿著前述第-方二方向之糊的部 蕻出“ 排列之數個溝渠； 藉由經由前述溝渠而進 上下从姚d ’除去被前述絕緣體中 上下地排列之前述矽樑所挾 夾著的部分； 字的4勿，且係被前述溝渠 在前述矽樑之露出面上 .^ _ 取I何存儲層；及 别述絕緣體之殘留部分 埋人導雷# π 刀夂則述矽樑之相互間的空間 里入導电材枓而形成閘極電極犋。 14. 如請求項13之半導體記憶體 括力今、+. 表造方法，其中進一步包 括在則述疊層體中之前述第二 T ^ 側壁之步驟。 万向兩端部的側面上形成 15. 如請求項13之半導體記憶體之 括以下步驟： k方法，其中進一步包 139398.doc 201005954 述除去被溝渠所挾持的部分之步驟後，藉由在氧 心境中實施加熱處理’而在前述半導體樑之露出面上 形成氧化矽層；及 在&述電荷存儲層上形成氧化鋁層； 則述形成電荷存儲層之步驟係包含使石夕氮化物堆積之 步驟。 項13之半導體記憶體之製造方法，其中前述形成 r 電極膜之步财，前料電材料係使祕氮化物。 •種半導體記憶體之萝造方、么^ m疋i&方法，其特徵為包括以下步 而形f板上分別使數個矽鍺膜及矽膜交互地磊晶生長， 形成第—疊層體； 除去前述矽鍺膜； 膜二：：切膜熱氧化以在前述矽膜間形成矽熱氧化 二疊層體 地堆疊前切獏及前述幾化膜之第 :由：前述第二疊層體在對於前述基板之 的弟-方向加以分裁，而形成十仃 構成，對於前十^ …··工刀裁之别述矽臈所 -方向為正交之第—… 丁且延伸於對前述第 乂 I弟_方向的砂襟； 在前述經分裁之第二疊層體間，沪 續地設置絕緣體； 以弟一方向斷 错由經由被前述分裁之第 的間隙進杆钻以 s體及别迷絕緣體包圍 凉進仃蝕刻，而除去前述 匕㈤ 7熟氧化膜中被前述 139398.doc 201005954 挾持的部分； 在前述石夕樑之露出面上形成電荷存儲層；及 在前述矽熱氧化膜之殘留部八 & θ 刀、則述絕緣體 ^ 18. 19. 20. 樑之相互間的空間埋入導電材料而形成問極電：：迷石夕 如請求項17之半導體記憶體之製造方法，其二 括在前述第一疊層體中之前述第— 步包 _ 乐方向兩端部或前 二方向兩端部的側面上形成側壁之步驟。 ^第 如請求項17之半導體記憶體之製造方 ，其中在前过 - 成第二疊層體之步驟中，係藉由水 ％形 n '备軋虱化處理而造t 前述矽膜之熱氧化。 义仃 如請求項17之半導體記憶體之製造方 ., 万去，其中在前述形 成閘極電極膜之步驟中，前述導 " 物。 .电材抖係使用纽氣化 139398.doc
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