JP2019160379A - 半導体記憶装置及びメモリシステム - Google Patents
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Abstract
【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第1及び第2メモリセルMT0及びMT1を含む第1メモリユニットSU1と、第3及び第4メモリセルMT0及びMT1を含む第2メモリユニットSU2と、第5及び第6メモリセルMT0及びMT1を含む第3メモリユニットSU3と、第1、第3、及び第5メモリセルMT0のゲートに接続された第1ワード線WL0と、第2、第4、及び第6メモリセルMT1のゲートに接続された第2ワード線WL1とを含む。書き込み動作において、第1メモリセルMT0、第3メモリセルMT0、第5メモリセルMT0、第6メモリセルMT1、第4メモリセルMT1、第2メモリセルMTの順に書き込む。【選択図】図6
Description
本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
半導体記憶装置として、NAND型フラッシュメモリが知られている。
信頼性を向上できる半導体記憶装置及びメモリシステムを提供する。
実施形態に係る半導体記憶装置は、第1及び第2メモリセル並びに第1選択トランジスタを有する第1メモリストリングを含む第1メモリユニットと、第3及び第4メモリセル並びに第2選択トランジスタを有する第2メモリストリングを含む第2メモリユニットと、第5及び第6メモリセル並びに第3選択トランジスタを有する第3メモリストリングを含む第3メモリユニットと、第1メモリセル、第3メモリセル、及び第5メモリセルのゲートに接続された第1ワード線と、第2メモリセル、第4メモリセル、及び第6メモリセルのゲートに接続された第2ワード線と、第1乃至第3選択トランジスタにそれぞれ接続された第1乃至第3選択ゲート線と、第1及び第2ワード線並びに第1乃至第3選択ゲート線に接続されたロウデコーダとを含む。書き込み動作において、第1メモリセル、第3メモリセル、第5メモリセル、第6メモリセル、第4メモリセル、第2メモリセルの順に書き込む。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
1.第1実施形態
第1実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
第1実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1 構成
1.1.1 メモリシステムの構成
まず、メモリシステム1の全体構成について、図1を用いて説明する。なお、図1の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
1.1.1 メモリシステムの構成
まず、メモリシステム1の全体構成について、図1を用いて説明する。なお、図1の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
図1に示すように、メモリシステム1は、半導体記憶装置10及びコントローラ20を含み、外部のホスト機器30に接続される。コントローラ20及び半導体記憶装置10は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
コントローラ20は、ホスト機器30からの命令に応答して、半導体記憶装置10に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。また、コントローラ20は、半導体記憶装置10のメモリ空間を管理する。
コントローラ20は、ホストインターフェイス回路21、内蔵メモリ(RAM)22、プロセッサ(CPU)23、バッファメモリ24、ECC回路25、及びNANDインターフェイス回路26を含む。
ホストインターフェイス回路21は、ホストバスによってホスト機器30と接続され、ホスト機器30との通信を司る。例えば、ホストインターフェイス回路21は、ホスト機器30から受信した命令及びデータをそれぞれ、CPU23及びバッファメモリ24に転送する。またホストインターフェイス回路21は、CPU23の命令に応答して、バッファメモリ24内のデータをホスト機器30に転送する。
RAM22は、例えば、DRAM等の半導体メモリであり、半導体記憶装置10を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、RAM22は、CPU23の作業領域として使用される。
CPU23は、コントローラ20全体の動作を制御する。例えば、CPU23は、ホスト機器30から受信した書き込み命令に応答して、半導体記憶装置10に対して書き込みコマンドを発行する。この動作は、読み出し命令及び消去命令の場合についても同様である。また、CPU23は、ウェアレベリング等、半導体記憶装置10のメモリ空間を管理するための様々な処理を実行する。
バッファメモリ24は、コントローラ20が半導体記憶装置10から受信した読み出しデータや、ホスト機器30から受信した書き込みデータ等を一時的に保持する。
ECC回路25は、データのエラー訂正(ECC:Error Checking and Correcting)処理を行う。具体的には、ECC回路25は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そして、ECC回路25は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
NANDインターフェイス回路26は、NANDバスによって半導体記憶装置10と接続され、半導体記憶装置10との通信を司る。半導体記憶装置10とコントローラ20との間で送受信される信号は、NANDインターフェイスに従っている。例えば、NANDインターフェイス回路26は、CPU23から受信した命令に基づいてコマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、及びリードイネーブル信号REnを半導体記憶装置10に送信し、レディビジー信号RBnを半導体記憶装置10から受信する。また、NANDインターフェイス回路26は、入出力信号I/Oを半導体記憶装置10との間で送受信する。
入出力信号I/Oは、例えば8ビットの信号であり、コマンドCMD、アドレス情報ADD、及びデータDAT等を含む。例えば、書き込み動作時において、半導体記憶装置10に転送される入出力信号I/Oは、CPU23が発行した書き込みコマンドCMD、アドレス情報ADD、及びバッファメモリ24内の書き込みデータDATを含む。また、読み出し動作時において、半導体記憶装置10に転送される入出力信号I/Oは、読み出しコマンドCMD及びアドレス情報ADDを含み、コントローラ20に転送される入出力信号I/Oは読み出しデータDATを含む。
信号CLE及びALEは、半導体記憶装置10への入力信号I/OがそれぞれコマンドCMD及びアドレス情報ADDであることを半導体記憶装置10に通知する信号である。信号WEnは、Low(“L”)レベルでアサートされ、入力信号I/Oを半導体記憶装置10に取り込ませるための信号である。信号REnは、“L”レベルでアサートされ、半導体記憶装置10から出力信号I/Oを読み出すための信号である。
レディビジー信号RBnは、半導体記憶装置10がコントローラ20からの命令を受信することが可能かどうかを通知する信号である。レディビジー信号RBnは、例えば半導体記憶装置10がコントローラ20からの命令を受信可能なレディ状態の場合にHigh(“H”)レベルとされ、受信不可能なビジー状態の場合に“L”レベルとされる。
以上で説明したメモリシステム1を使用するホスト機器30としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
次に、半導体記憶装置10の構成について説明する。半導体記憶装置10は、メモリセルアレイ11、コマンドレジスタ12、アドレスレジスタ13、シーケンサ14、ドライバ回路15、ロウデコーダ16、データレジスタ17、及びセンスアンプ18を含む。
メモリセルアレイ11は、複数のブロックBLK0〜BLKn(nは1以上の整数)を含む。ブロックBLKは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルトランジスタの集合であり、例えば、データの消去単位となる。
コマンドレジスタ12は、コントローラ20から受信したコマンドCMDを保持する。
アドレスレジスタ13は、コントローラ20から受信したアドレス情報ADDを保持する。このアドレス情報ADDは、カラムアドレスCA、ページアドレスPA、及びブロックアドレスBAを含む。
シーケンサ14は、コマンドレジスタ12に保持されたコマンドCMDに基づいて、半導体記憶装置10全体の動作を制御する。具体的には、シーケンサ14は、コマンドCMDに基づいてドライバ回路15、ロウデコーダ16、データレジスタ17、及びセンスアンプ18等を制御して、データの書き込み動作や読み出し動作等を実行する。
ドライバ回路15は、アドレスレジスタ13に保持されたページアドレスPAに基づいて、図示せぬ電圧発生回路が生成した電圧をロウデコーダ16に供給する。
ロウデコーダ16は、アドレスレジスタ13に保持されたブロックアドレスBAに基づいて、ブロックBLK0〜BLKnのいずれかを選択する。更に、ロウデコーダ16は、選択したブロックBLKにおけるロウ方向を選択し、電圧発生回路から供給された電圧を選択ワード線に印加する。
データレジスタ17は、複数のラッチ回路を備える。ラッチ回路は、データを一時的に保持する。例えば、書き込み動作において、データレジスタ17は、図示せぬ入出力回路を介してコントローラ20から受信した書き込みデータを一時的に保持し、センスアンプ18に送信する。また、例えば、読み出し動作において、データレジスタ17は、センスアンプ18から受信した読み出しデータを一時的に保持し、入出力回路を介してコントローラ20に送信する。
センスアンプ18は、読み出し動作のときには、メモリセルアレイ11から読み出されたデータをセンスする。そして、センスアンプ18は、読み出しデータをデータレジスタ17に送信する。また、センスアンプ18は、書き込み動作のときには、書き込みデータをメモリセルアレイ11に送信する。
1.1.2 メモリセルアレイの構成
次に、メモリセルアレイ11の構成について、図2を用いて説明する。図2の例は、ブロックBLK0を示しているが、他のブロックBLKの構成も同じである。
次に、メモリセルアレイ11の構成について、図2を用いて説明する。図2の例は、ブロックBLK0を示しているが、他のブロックBLKの構成も同じである。
図2に示すように、ブロックBLK0は、例えば、4つのストリングユニットSU0〜SU3を含む。以下、ストリングユニットSU0〜SU3を限定しない場合は、ストリングユニットSUと表記する。そして、各々のストリングユニットSUは、複数のNANDストリングNSを含む。NANDストリングNSは、例えば96個のメモリセルトランジスタMT0〜MT95、並びに選択トランジスタST1及びST2を含んでいる。例えば、三次元積層型NAND型フラッシュメモリにおいては、半導体基板上方に、NANDストリングNSの選択トランジスタST2、メモリセルトランジスタMT0〜MT95、及び選択トランジスタST1が順に積層されている。以下、メモリセルトランジスタMT0〜MT95を限定しない場合は、メモリセルトランジスタMTと表記する。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
なお、ストリングユニットSUの個数は、4個に限定されない。また、メモリセルトランジスタMTの個数は96個に限らず、8個、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。更に、選択トランジスタST1及びST2の個数は、任意であり、それぞれ1個以上あればよい。メモリセルトランジスタMTは、電荷蓄積層に絶縁膜を用いたMONOS型であってもよいし、電荷蓄積層に導電層を用いたFG型であってもよい。
メモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタMT0〜MT95は、その電流経路が直列に接続される。そしてメモリセルトランジスタMT95のドレインは、選択トランジスタST1のソースに接続され、メモリセルトランジスタMT0のソースは、選択トランジスタST2のドレインに接続されている。
ストリングユニットSU0〜SU3の各々における選択トランジスタST1のゲートは、選択ゲート線SGD0〜SGD3にそれぞれ接続される。同様に、ストリングユニットSU0〜SU3の各々における選択トランジスタST2のゲートは、選択ゲート線SGS0〜SGS3にそれぞれ接続される。以下、選択ゲート線SGD0〜SGD3を限定しない場合は、選択ゲート線SGDと表記する。選択ゲート線SGS0〜SGS3を限定しない場合は、選択ゲート線SGSと表記する。なお、各ストリングユニットSUの選択ゲート線SGS0〜SGS3は共通に接続されてもよい。
ブロックBLK内にあるメモリセルトランジスタMT0〜MT95の制御ゲートは、それぞれワード線WL0〜WL95に共通接続される。以下、ワード線WL0〜WL95を限定しない場合は、ワード線WLと表記する。
ストリングユニットSU内にある各NANDストリングNSの選択トランジスタST1のドレインは、それぞれ異なるビット線BL0〜BL(m−1)(mは2以上の整数)に接続される。以下、ビット線BL0〜BL(m−1)を限定しない場合は、ビット線BLと表記する。各ビット線BLは、複数のブロックBLK間で各ストリングユニットSU内にある1つのNANDストリングNSを共通に接続する。更に、複数の選択トランジスタST2のソースは、ソース線SLに共通に接続されている。つまり、ストリングユニットSUは、異なるビット線BLに接続され、且つ同一の選択ゲート線SGD及びSGSに接続されたNANDストリングNSの集合体である。また、ブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUの集合体である。そして、メモリセルアレイ11は、ビット線BLを共通にする複数のブロックBLKの集合体である。
データの書き込み及び読み出しは、いずれかのストリングユニットSUにおけるいずれかのワード線WLに接続されたメモリセルトランジスタMTに対して、一括して行われる。以下、データの書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタMTの群を「メモリセルグループMCG」と呼ぶ。そして、1つのメモリセルグループMCGにおいて、メモリセルトランジスタMTの各々に書き込まれる、または読み出される1ビットのデータの集まりを「ページ」と呼ぶ。従って、1つのメモリセルトランジスタMTに3ビットデータを記憶させる場合、1本のワード線WLに接続されたメモリセルグループMCGには、3ページ分のデータが記憶される。以下、本実施形態では、1つのメモリセルトランジスタMTが3ビットデータを保持する場合について説明する。この場合、3ビットデータを、下位ビットから順に下位ビット、中位ビット、及び上位ビットと呼ぶ。また、同一のワード線WLに接続されたメモリセルトランジスタMTの保持する下位ビットの集合を「下位ページ」と呼び、中位ビットの集合を「中位ページ」と呼び、上位ビットの集合を「上位ページ」と呼ぶ。なお、メモリセルトランジスタMTの保持できるデータのビット数は3ビットに限定されない。メモリセルトランジスタMTの保持できるデータが1ビット以上であれば、本実施形態を適用できる。更には、メモリセルトランジスタMT0〜MT95が保持するデータのビット数は、それぞれ異なっていても良い。
なお、メモリセルアレイ11の構成は、他の構成であってもよい。メモリセルアレイ11の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.2 メモリセルトランジスタの閾値分布
次に、本実施形態に係るメモリセルトランジスタMTの取り得る閾値分布について、図3を用いて説明する。
次に、本実施形態に係るメモリセルトランジスタMTの取り得る閾値分布について、図3を用いて説明する。
図3に示すように、各々のメモリセルトランジスタMTの閾値電圧は、離散的な例えば8個の分布のいずれかに含まれる値を取る。この8個の分布を閾値の低い順にそれぞれ、“Er”レベル、“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、及び“G”レベルと呼ぶことにする。
“Er”レベルは、例えばデータの消去状態に相当する。そして“Er”レベルに含まれる閾値電圧は電圧VfyAよりも小さく、正または負の値を有する。
“A”〜“G”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“A”レベルに含まれる閾値電圧は、電圧VfyA以上であり、且つ電圧VfyB未満である(但し、VfyB>VfyA)。“B”レベルに含まれる閾電圧値は、電圧VfyB以上であり、且つ電圧VfyC未満である(但し、VfyC>VfyB)。“C”レベルに含まれる閾値電圧は、電圧VfyC以上であり、且つ電圧VfyD未満である(但し、VfyD>VfyC)。“D”レベルに含まれる閾値電圧は、電圧VfyD以上であり、且つ電圧VfyE未満である(但し、VfyE>VfyD)。“E”レベルに含まれる閾値電圧は、電圧VfyE以上であり、且つ電圧VfyF未満である(但し、VfyF>VfyE)。“F”レベルに含まれる閾値電圧は、電圧VfyF以上であり、且つ電圧VfyG未満である(但し、VfyG>VfyF)。そして、“G”レベルに含まれる閾値電圧は、電圧VfyG以上であり、且つ電圧VREAD未満である(但し、VREAD>VfyG)。なお、電圧VREADは、データの読み出し動作時に非選択ワード線WLに印加される電圧であり、メモリセルトランジスタMTの閾値電圧によらず、メモリセルトランジスタMTをオン状態にする電圧である。
以上のように、各メモリセルトランジスタMTは、8個の閾値分布のいずれかを有することで、8種類の状態を取ることができる。これらの状態を、2進数表記で“000”〜“111”に割り当てることで、各メモリセルトランジスタMTは3ビットのデータを保持できる。
なお、図3では8個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えば、データの書き込み後、ディスターブ等により“Er”レベルの上端と“A”レベルの下端とが重なる場合がある。このような場合には、例えばECC技術等を用いてデータが訂正される。
1.3 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との組み合わせ(以下、「プログラムループ」と呼ぶ)を繰り返すことで、メモリセルトランジスタMTの閾値電圧がターゲットレベルまで上昇される。
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との組み合わせ(以下、「プログラムループ」と呼ぶ)を繰り返すことで、メモリセルトランジスタMTの閾値電圧がターゲットレベルまで上昇される。
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる(または注入を禁止することで閾値電圧を維持させる)動作のことである。以下では、閾値電圧を上昇させる動作を「“0”プログラム」と呼び、“0”プログラム対象とされたビット線BLには、センスアンプ18から“0”プログラムに対応する電圧(例えば、電圧VSS)が与えられる。他方で、閾値電圧を維持させる動作を「“1”プログラム」または「書き込み禁止」と呼び、“1”プログラム対象とされたビット線BLには、センスアンプ18から“1”プログラムに対応する電圧(以下、「電圧VBL」と表記する)が与えられる。以下、“0”プログラムに対応するビット線をBL(“0”)と表記し、“1”プログラムに対応するビット線をBL(“1”)と表記する。
ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタMTの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタMTの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。
本実施形態では、1つのメモリセルトランジスタMTに3ビットのデータが、一括して書き込まれる。すなわち、1つのメモリセルグループMCGに対し、下位ページ、中位ページ、及び上位ページからなる3ページデータが一括して書き込まれる。以下、このような書き込み動作を「フルシーケンス書き込み動作」と呼ぶ。
なお、フルシーケンス書き込み動作により一括して書き込まれるページ数は、対応するメモリセルトランジスタMTが保持可能なデータのビット数に依存するため、特に限定されない。例えば、メモリセルトランジスタMTが2ビットのデータを保持可能な場合は、フルシーケンス書き込み動作において2ページデータが書き込まれる。また、メモリセルトランジスタMTが1ビットのデータを保持可能な場合は、フルシーケンス書き込み動作により1ページデータが書き込まれる。
更に、書き込み動作は、フルシーケンス書き込み動作に限定されない。例えば、下位ページ、中位ページ、及び上位ページを別々に書き込んでもよく、フルシーケンス書き込み動作を、例えば、粗い書き込み動作と精密な書き込み動作の2回の書き込み動作に分けて書き込んでもよい。
1.3.1 コマンドシーケンス
次に、コントローラ20から半導体記憶装置に送信されるコマンドシーケンスについて、図4を用いて説明する。図4は、フルシーケンス書き込み動作におけるコマンドシーケンスを示し、半導体記憶装置10に入力される入出力信号I/O及びレディビジー信号RBnを示している。例えば、半導体記憶装置10に入力されたコマンドCMDはコマンドレジスタ12に格納され、アドレス情報ADDはアドレスレジスタ13に格納され、データDATはデータレジスタ17に格納される。
次に、コントローラ20から半導体記憶装置に送信されるコマンドシーケンスについて、図4を用いて説明する。図4は、フルシーケンス書き込み動作におけるコマンドシーケンスを示し、半導体記憶装置10に入力される入出力信号I/O及びレディビジー信号RBnを示している。例えば、半導体記憶装置10に入力されたコマンドCMDはコマンドレジスタ12に格納され、アドレス情報ADDはアドレスレジスタ13に格納され、データDATはデータレジスタ17に格納される。
図4に示すように、コントローラ20は、まず、コマンド“Z1H”と“80H”とを順に半導体記憶装置10に送信する。コマンド“Z1H”は、下位ページのデータを送信することを通知するコマンドである。コマンド“80H”は、書き込み動作を行うことを通知するコマンドである。
次に、コントローラ20は、アドレス情報ADDと、下位ページのデータDAT1と、コマンド“1XH”とを、続けて半導体記憶装置10に送信する。コマンド“1XH”は、同じページの下位ページ、中位ページ、及び上位ページ間のデータのつながりを示すためのデータ転送用コマンドである。シーケンサ14は、コマンド“1XH”を受信すると、レディビジー信号RBnを“L”レベルとし、データレジスタ17に取り込んだデータDAT1をセンスアンプ18に転送する。シーケンサ14は、センスアンプ18へのデータDAT1の転送が終了すると、レディビジー信号RBnを“H”レベルにする。
次に、コントローラ20は、“H”レベルのレディビジー信号RBnを受信すると、コマンド“Z2H”と、コマンド“80H”と、アドレス情報ADDと、中位ページのデータDAT2と、コマンド“1XH”とを、順に半導体記憶装置10に送信する。コマンド“Z2H”は、中位ページのデータを送信することを通知するコマンドである。シーケンサ14は、コマンド“1XH”を受信すると、レディビジー信号RBnを“L”レベルとし、データレジスタ17に取り込んだデータDAT2をセンスアンプ18に転送する。シーケンサ14は、センスアンプ18へのデータDAT2の転送が終了すると、レディビジー信号RBnを“H”レベルにする。
次に、コントローラ20は、“H”レベルのレディビジー信号RBnを受信すると、コマンド“Z3H”と、コマンド“80H”と、アドレス情報ADDと、上位ページのデータDAT3と、コマンド“10H”とを、順に半導体記憶装置10に送信する。コマンド“Z3H”は、上位ページのデータを送信することを通知するコマンドである。コマンド“10H”は、書き込み動作の実行を指示するコマンドである。シーケンサ14は、コマンド“10H”を受信すると、データレジスタ17に取り込んだデータDAT3をセンスアンプ18に転送した後、フルシーケンス書き込み動作を実行する。
なお、コントローラ20から半導体記憶装置10にデータを出力する順序は、任意に設定可能である。例えば、コントローラ20は、上位ページ、中位ページ、及び下位ページの順に対応するデータを出力しても良い。
1.3.2 書き込み動作の全体の流れ
次に、書き込み動作の全体の流れについて、図5を用いて説明する。以下の説明では、説明を簡便にするためにワード線WLの番号に変数iを用い、ストリングユニットSUの番号に変数jを用いる。変数i及びjは、例えば、コントローラ20が備えるカウンタによって保持される変数であり、コントローラ20の制御によってインクリメントされる。
次に、書き込み動作の全体の流れについて、図5を用いて説明する。以下の説明では、説明を簡便にするためにワード線WLの番号に変数iを用い、ストリングユニットSUの番号に変数jを用いる。変数i及びjは、例えば、コントローラ20が備えるカウンタによって保持される変数であり、コントローラ20の制御によってインクリメントされる。
図5に示すように、まず、コントローラ20は、i=j=0、すなわち、ワード線WL0及びストリングユニットSU0を選択して(ステップS10)、フルシーケンス書き込み動作の書き込み命令(コマンドCMD、アドレス情報ADD、及び書き込みデータDAT)を半導体記憶装置10に送信する。
シーケンサ14は、コントローラ20から受信した書き込み命令に応じたフルシーケンス書き込み動作を実行する(ステップS11)。
次に、コントローラ20は、ストリングユニットSUjの番号を確認し、j=3ではない場合(ステップS12_No)、すなわち、ストリングユニットSU3が選択されていない場合、変数jをj=j+1とし(ステップS13)、次の書き込み命令を半導体記憶装置10に送信する。ステップS11に戻り、シーケンサ14は、フルシーケンス書き込み動作を実行する。他方で、コントローラ20は、j=3の場合(ステップS12_Yes)、すなわち、ストリングユニットSU3が選択されている場合、ワード線WLiの番号を確認する(ステップS14)。
コントローラ20は、i=95の場合(ステップS14_Yes)、すなわち、ワード線WL95が選択されている場合、そのブロックBLKにおける書き込み動作を終了させる。他方で、コントローラ20は、i=95ではない場合(ステップS14_No)、変数iをi=i+1とし(ステップS15)、次の書き込み命令を半導体記憶装置10に送信する。シーケンサ14は、ステップS11と同様に、書き込み命令に応じたフルシーケンス書き込み動作を実行する(ステップS16)。
次に、コントローラ20は、ストリングユニットSUjの番号を確認し、j=0ではない場合(ステップS17_No)、すなわち、ストリングユニットSU0が選択されていない場合、変数jをj=j−1とし(ステップS18)、次の書き込み命令を半導体記憶装置10に送信する。ステップS16に戻り、シーケンサ14は、フルシーケンス書き込み動作を実行する。他方で、コントローラ20は、j=0の場合(ステップS17_Yes)、すなわち、ストリングユニットSU0が選択されている場合、ステップS14と同様に、ワード線WLiの番号を確認する(ステップS19)。
コントローラ20は、i=95ではない場合(ステップS19_No)、変数iをi=i+1とし、次の書き込み命令を半導体記憶装置10に送信する(ステップS20)。ステップS11に戻り、シーケンサ14は、書き込み命令に応じたフルシーケンス書き込み動作を実行する。他方で、コントローラ20は、i=95の場合(ステップS19_Yes)、すなわち、ワード線WL95が選択されている場合、そのブロックBLKにおける書き込み動作を終了させる。
1.3.3 データの書き込み順序
次に、データの書き込み順序について、図6を用いて詳細に説明する。図6は、ある1つのブロックBLKにおけるストリングユニットSUの断面構成を模式的に示しており、各ストリングユニットSU内の1つの四角は、1つのワード線WLに対応する1つのメモリセルグループMCGを表している。すなわち、1つの四角が、1回のフルシーケンス書き込み動作に対応している。また、図6の四角の中の番号は、メモリセルグループMCGのデータの書き込み順序(選択順序)を示している。図6の例では、ワード線WLが96本、ストリングユニットSUが4つあり、合わせて384個のメモリセルグループMCGがある。すなわち第1番目から第384番目までの書き込み順序がある。
次に、データの書き込み順序について、図6を用いて詳細に説明する。図6は、ある1つのブロックBLKにおけるストリングユニットSUの断面構成を模式的に示しており、各ストリングユニットSU内の1つの四角は、1つのワード線WLに対応する1つのメモリセルグループMCGを表している。すなわち、1つの四角が、1回のフルシーケンス書き込み動作に対応している。また、図6の四角の中の番号は、メモリセルグループMCGのデータの書き込み順序(選択順序)を示している。図6の例では、ワード線WLが96本、ストリングユニットSUが4つあり、合わせて384個のメモリセルグループMCGがある。すなわち第1番目から第384番目までの書き込み順序がある。
図6に示すように、偶数番目のワード線WL(WL0、WL2、WL4、…)を選択した場合、ストリングユニットSU0、SU1、SU2、及びSU3を順に選択し、奇数番目のワード線WL(WL1、WL3、WL5、…)を選択した場合、ストリングユニットSU3、SU2、SU1、及びSU0を順に選択する。
より具体的には、まず、シーケンサ14は、第1番目〜第4番目の動作として、ワード線WL0を選択し且つストリングユニットSU0、SU1、SU2、及びSU3を順に選択した、フルシーケンス書き込み動作を実行する。
次に、シーケンサ14は、第5番目〜第8番目の動作として、ワード線WL1を選択し且つストリングユニットSU3、SU2、SU1、及びSU0を順に選択した、フルシーケンス書き込み動作を実行する。
次に、シーケンサ14は、第9番目〜第12番目の動作として、ワード線WL2を選択し且つストリングユニットSU0、SU1、SU2、及びSU3を順に選択した、フルシーケンス書き込み動作を実行する。
次に、シーケンサ14は、第13番目〜第16番目の動作として、ワード線WL3を選択し且つストリングユニットSU3、SU2、SU1、及びSU0を順に選択した、フルシーケンス書き込み動作を実行する。
シーケンサ14は、以降のワード線WLについても同様にフルシーケンス書き込み動作を繰り返し実行する。そして、シーケンサ14は、第381番目〜第384番目の動作として、ワード線WL95を選択し且つストリングユニットSU3、SU2、SU1、及びSU0を順に選択した、フルシーケンス書き込み動作を実行する。
1.3.4 プログラム動作における各配線の電圧
次に、プログラム動作時の各配線の電圧の一例について、図7を用いて説明する。図7の例は、1回のプログラムループにおけるプログラム動作を示している。
次に、プログラム動作時の各配線の電圧の一例について、図7を用いて説明する。図7の例は、1回のプログラムループにおけるプログラム動作を示している。
図7に示すように、時刻t1において、センスアンプ18は、ビット線BL(“1”)に電圧VBLを印加し、BLプリチャージを開始する。ロウデコーダ16は、選択ブロックBLKにおいて、選択ストリングユニットSUの選択ゲート線SGD(参照符号“選択SGD”)に電圧VSD1を印加する。電圧VSD1は、選択トランジスタST1をオン状態とさせる電圧である。他方で、ロウデコーダ16は、非選択ストリングユニットSUの選択ゲート線SGD(参照符号“非選択SGD”)に電圧VSSを印加して、対応する選択トランジスタST1をオフ状態とさせる。また、ロウデコーダ16は、選択ストリングユニットSUおよび非選択ストリングユニットSUの選択ゲート線SGSに電圧VSSを印加して、選択トランジスタST2をオフ状態とさせる。またソース線SLには、電圧VCELSRC(>VSS)が印加される。従って、非選択ストリングユニットSUは、選択トランジスタST1及びST2がオフ状態のため、フローティング状態になる。
時刻t2において、ロウデコーダ16は、選択ストリングユニットSUの選択ゲート線SGDに電圧VSD2を印加する。電圧VSD2は、電圧VSD1及び電圧VBLよりも低い電圧で、電圧VSSを印加された選択トランジスタST1はオンさせるが、電圧VBLを印加された選択トランジスタST1はカットオフさせる電圧である。これにより、ビット線BL(“1”)に対応するNANDストリングNSのチャネルはフローティング状態となる。
時刻t3において、ロウデコーダ16は、選択ストリングユニットSUの各ワード線WLに電圧VPASSを印加する。電圧VPASSは、メモリセルトランジスタMTの閾値電圧によらず、メモリセルトランジスタMTをオン状態にする電圧である。
時刻t4において、ロウデコーダ16は、選択ストリングユニットSUの選択ワード線WLに電圧VPGMを印加する。電圧VPGMは、電子を電荷蓄積層に注入するための高電圧である。
ビット線BL(“0”)に対応するNANDストリングNSでは、選択トランジスタST1がオン状態となっているため、選択ワード線WLに接続されたメモリセルトランジスタMTのチャネル電位はVSSとなる。よって、制御ゲートとチャネルとの間の電位差(VPGM−VSS)が大きくなる。その結果、電子が電荷蓄積層に注入されて、ビット線BL(“0”)に対応するメモリセルトランジスタMTの閾値電圧が上昇される。
ビット線BL(“1”)に対応するNANDストリングNSでは、選択トランジスタST1がカットオフ状態となっているため、選択ワード線WLに接続されたメモリセルトランジスタMTのチャネルは電気的にフローティングとなる。すると、ワード線WL等との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は、ビット線BL(“0”)に対応するメモリセルトランジスタMTよりも小さくなる。その結果、電子が電荷蓄積層にほとんど注入されず、ビット線BL(“1”)に対応するメモリセルトランジスタMTの閾値電圧は維持される(閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない)。
時刻t5において、ロウデコーダ16は、ワード線WLに電圧VSSを印加する。
時刻t6において、リカバリ処理が実行され、プログラム動作は終了する。
1.4 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき詳述する。
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき詳述する。
例えば、書き込み動作において、選択ブロックBLK内の非選択ストリングユニットSUでは、選択トランジスタST1及びST2をオフ状態とし、NANDストリングNSのチャネルをフローティング状態にする。この状態でワード線WLに電圧VPASSまた電圧VPGMが印加されると、容量カップリングによりチャネル電位が上昇する。このとき、データ書き込み済みのメモリセルトランジスタMTでは、データ(閾値電圧)に応じてチャネル電位のばらつきが生じる。この電位差が大きい隣接トランジスタ間では、バンド間トンネル電流が発生しやすくなる。すると、ホットキャリアが電荷蓄積層に注入され、メモリセルトランジスタMTの閾値電圧が上昇する現象が生じる(以下、「ディスターブ」と呼ぶ)。従って、非選択ストリングユニットSUのデータ書き込み済みのメモリセルトランジスタMTは、他のストリングユニットSUを選択した書き込み動作により、ディスターブを受ける。
データの書き込み順序と非選択ストリングユニットSUにおけるディスターブとの関係について、図8及び図9を用いて説明する。図8は比較例として、ワード線WLに関わらず、ストリングユニットSU0、SU1、SU2、及びSU3の順に選択して書き込み動作を実行する場合のデータの書き込み順序及び“A”レベルの閾値分布を示す。図9は、本実施形態を適用した場合のデータの書き込み順序及び“A”レベルの閾値分布を示す。
図8に示すように、例えば、ワード線WL1及びストリングユニットSU0を選択して5番目に書き込まれたメモリセルグループMCGは、同一ワード線WLを選択した他のストリングユニットSUへの書き込み動作、すなわち、第6番目〜第8番目の書き込み動作により3回のディスターブを受ける。同様に、ストリングユニットSU1の第6番目に書き込まれたメモリセルグループMCGは、第7番目及び第8番目の書き込み動作により2回のディスターブを受ける。ストリングユニットSU2の第7番目に書き込まれたメモリセルグループMCGは、第8番目の書き込み動作により1回のディスターブを受ける。ストリングユニットSU3の第8番目に書き込まれたメモリセルグループMCGは、順番が最後となるため、同一ワード線WLを選択した他のストリングユニットSUへの書き込み動作によるディスターブを受けない。ワード線WLに関わらずストリングユニットSUの選択順序が同じである場合、ストリングユニットSUによりディスターブを受ける回数が異なる。
従って、例えば、“A”レベルの閾値分布図では、ディスターブを受ける回数が多いストリングユニットSUほど、閾値分布の上裾が拡がる傾向にある。すなわち、ストリングユニットSU3、SU2、SU1、及びSU0の順に、閾値分布の上裾が拡がる傾向にある。このように、ストリングユニットSUにより閾値分布にばらつきが生じると、最適な読み出し電圧が異なるため、ストリングユニットSUによりフェイルビット数が異なってくる。例えば、ストリングユニットSU0にフェイルビットが集中し、ECC処理により救済できないほどにフェイルビットが増加すると、誤読み出しとなり、データ読み出しの信頼性が劣化する。
これに対し、本実施形態に係る構成であれば、偶数番目のワード線WL(WL0、WL2、WL4、…)を選択した場合、ストリングユニットSU0、SU1、SU2、及びSU3を順に選択し、奇数番目のワード線WL(WL1、WL3、WL5、…)を選択した場合、ストリングユニットSU3、SU2、SU1、及びSU0を順に選択することができる。これにより、他のストリングユニットSUから受けるディスターブの回数を平準化できる。具体例を図9に示す。図9の書き込み順序の模式図では、メモリセルグループMCGを示す四角枠内に、他のストリングユニットSUの書き込む動作の際に受けるディスターブの回数を括弧書きで示している。
図9に示すように、ワード線WL1及びWL2に着目すると、ストリングユニットSU0において、第1番目に書き込まれるメモリセルグループMCGがディスターブを受ける回数は3回であり、第8番目に書き込まれるメモリセルグループMCGがディスターブを受ける回数は0回である。従って、この2つのメモリセルグループMCGを合わせると、ストリングユニットSU0では、合計3回のディスターブを受けている。他のストリングユニットSUも同様に、ディスターブを受ける回数は、それぞれ合計3回となる。このように、各ストリングユニットSUにおけるディスターブの影響を平準化できる。
また、ワード線WL(i+1)に接続されたメモリセルグループMCGへの書き込み動作により、ワード線WLiに接続されたメモリセルグループMCGがディスターブの影響を受ける場合がある。
これに対し、本実施形態に係る構成では、ワード線WLiを選択した書き込み動作において0回のディスターブを受けるメモリセルグループMCGと、ワード線WL(i+1)を選択した書き込み動作において3回のディスターブを受けるメモリセルグループMCGとが同じストリングユニットSUに含まれる。すなわち、ワード線WLiを選択した書き込み動作が終了した後、同じストリングユニットSUを選択した状態でワード線WL(i+1)を選択した書き込み動作を開始している。より具体的には、例えば、ストリングユニットSU3において、ワード線WL0を選択した第4番目の書き込み動作と、ワード線WL1を選択した第5番目の書き込み動作が実行される。これにより、ワード線WL(i+1)における書き込み動作によりワード線WLiに接続されたメモリセルグループMCGが受けるディスターブの影響を平準化できる。
例えば、ストリングユニットSU3の第4番目に書き込まれるメモリセルグループMCGは、同じワード線WL0に接続された他のメモリセルグループMCGへの書き込み動作によりディスターブを受ける回数は0回であるが、隣接するワード線WL1に接続された他のメモリセルグループMCGから受けるディスターブの回数は、第5番目に書き込まれるメモリセルグループMCGと同じ3回である。従って、第4番目に書き込まれるメモリセルグループMCGにおいて、接続されたワード線WLiの他のメモリセルグループMCGへの書き込み動作により受けるディスターブの回数と、隣接するワード線WL(i+1)の他のストリングユニットSUのメモリセルグループMCGへの書き込み動作により受けるディスターブの回数との合計は3回である。他のストリングユニットSUのメモリセルグループMCGも同様に、接続されたワード線WLの他のメモリセルグループMCGへの書き込み動作により受けるディスターブの回数と、隣接するワード線WLの他のストリングユニットSUのメモリセルグループMCGへの書き込み動作により受けるディスターブの回数との合計は3回である。
例えば、ストリングユニットSU3の第4番目に書き込まれるメモリセルグループMCGは、同じワード線WL0に接続された他のメモリセルグループMCGへの書き込み動作によりディスターブを受ける回数は0回であるが、隣接するワード線WL1に接続された他のメモリセルグループMCGから受けるディスターブの回数は、第5番目に書き込まれるメモリセルグループMCGと同じ3回である。従って、第4番目に書き込まれるメモリセルグループMCGにおいて、接続されたワード線WLiの他のメモリセルグループMCGへの書き込み動作により受けるディスターブの回数と、隣接するワード線WL(i+1)の他のストリングユニットSUのメモリセルグループMCGへの書き込み動作により受けるディスターブの回数との合計は3回である。他のストリングユニットSUのメモリセルグループMCGも同様に、接続されたワード線WLの他のメモリセルグループMCGへの書き込み動作により受けるディスターブの回数と、隣接するワード線WLの他のストリングユニットSUのメモリセルグループMCGへの書き込み動作により受けるディスターブの回数との合計は3回である。
このように、1つのメモリセルグループMCGにおいて、接続されたワード線WLの他のメモリセルグループMCGへの書き込み動作により受けるディスターブの回数と、隣接するワード線WLの他のストリングユニットSUのメモリセルグループMCGへの書き込み動作により受けるディスターブの回数との合計回数を平準化できる。すなわち、ディスターブの影響を平準化できる。これにより、図9に示すように、ストリングユニットSUによる閾値分布の上裾のばらつきを低減できる。
従って、各ストリングユニットSUにおけるフェイルビット数を平準化できる。よって、誤読み出しを抑制し、半導体記憶装置の信頼性を向上できる。
2.第2実施形態
次に、第2実施形態について説明する。第2実施形態では、第1実施形態と異なるデータの書き込み順序について説明する。以下、第1実施形態と異なる点についてのみ説明する。
次に、第2実施形態について説明する。第2実施形態では、第1実施形態と異なるデータの書き込み順序について説明する。以下、第1実施形態と異なる点についてのみ説明する。
2.1 データの書き込み順序
次に、データの書き込み順序について、図10を用いて詳細に説明する。
次に、データの書き込み順序について、図10を用いて詳細に説明する。
図10に示すように、本実施形態では、各ワード線WLを選択した書き込み動作において、最初に選択されるストリングユニットSUをシフトさせる。
より具体的には、まず、シーケンサ14は、第1番目〜第4番目の動作として、ワード線WL0を選択し且つストリングユニットSU0、SU2、SU3、及びSU1を順に選択した、フルシーケンス書き込み動作を実行する。
次に、シーケンサ14は、第5番目〜第8番目の動作として、ワード線WL1を選択し且つストリングユニットSU1、SU3、SU0、及びSU2を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットSUがSU0からSU1にシフトしている。
次に、シーケンサ14は、第9番目〜第12番目の動作として、ワード線WL2を選択し且つストリングユニットSU2、SU0、SU1、及びSU3を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットSUがSU1からSU2にシフトしている。
次に、シーケンサ14は、第13番目〜第16番目の動作として、ワード線WL3を選択し且つストリングユニットSU3、SU1、SU2、及びSU0を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットSUがSU2からSU3にシフトしている。
次に、シーケンサ14は、第17番目〜第20番目の動作として、ワード線WL4を選択し且つストリングユニットSU0、SU2、SU3、及びSU1を順に選択した、フルシーケンス書き込み動作を実行する。従って、最初に選択されるストリングユニットSUがSU3からSU0にシフトしている。
シーケンサ14は、以降のワード線WLについても同様にフルシーケンス書き込み動作を繰り返し実行する。そして、シーケンサ14は、第381番目〜第384番目の動作として、ワード線WL95を選択し且つストリングユニットSU1、SU2、SU0、及びSU3順に選択した、フルシーケンス書き込み動作を実行する。
すなわち、シーケンサ14は、ワード線WL0からワード線WL95に向かって、最初に書き込み動作を実行するストリングユニットSUを、ストリングユニットSU0、SU1、SU2、SU3の順に繰り返しシフトさせている。従って、4つのストリングユニットSUに対応して4本のワード線WLが1つのワード線グループとされ、このワード線グループ毎に選択されるストリングユニットSUの周期が繰り返されている。より具体的には、例えば、ワード線WL0〜WL3が1つのワード線グループに含まれる。以降のワード線WLも同様である。
次に、1つのワード線グループにおける書き込み動作の順序について、図11を用いて説明する。
図11に示すように、1つのワード線グループがワード線WLi〜WL(i+3)を含むとする。すると、ワード線WLiの場合、ストリングユニットSU0、SU2、SU3、SU1の順序で、書き込みが実行される。ワード線WL(i+1)の場合、最初のストリングユニットSUがストリングユニットSU0からストリングユニットSU1にシフトして、ストリングユニットSU1、SU3、SU0、SU2の順序で、書き込みが実行される。ワード線WL(i+2)の場合、最初のストリングユニットSUがストリングユニットSU1からストリングユニットSU2にシフトして、ストリングユニットSU2、SU0、SU1、SU3の順序で、書き込みが実行される。ワード線WL(i+3)の場合、最初のストリングユニットSUがストリングユニットSU2からストリングユニットSU3にシフトして、ストリングユニットSU3、SU1、SU2、SU0の順序で、書き込みが実行される。
2.2 本実施形態に係る効果
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
3.変形例等
上記実施形態に係る半導体記憶装置は、第1及び第2メモリセル(MT0, MT1)並びに第1選択トランジスタ(ST1)を有する第1メモリストリング(NS)を含む第1メモリユニット(SU1)と、第3及び第4メモリセル(MT0, MT1)並びに第2選択トランジスタ(ST1)を有する第2メモリストリング(NS)を含む第2メモリユニット(SU2)と、第5及び第6メモリセル(MT0, MT1)並びに第3選択トランジスタ(ST1)を有する第3メモリストリング(NS)を含む第3メモリユニット(SU3)と、第1メモリセル(MT0)、第3メモリセル(MT0)、及び第5メモリセル(MT0)のゲートに接続された第1ワード線(WL0)と、第2メモリセル(MT1)、第4メモリセル(MT1)、及び第6メモリセル(MT1)のゲートに接続された第2ワード線(WL1)と、第1乃至第3選択トランジスタにそれぞれ接続された第1乃至第3選択ゲート線(SGD1~SGD3)と、第1及び第2ワード線並びに第1乃至第3選択ゲート線に接続されたロウデコーダ(16)とを含む。書き込み動作において、第1メモリセル、第3メモリセル、第5メモリセル、第6メモリセル、第4メモリセル、第2メモリセルの順に書き込む。
上記実施形態に係る半導体記憶装置は、第1及び第2メモリセル(MT0, MT1)並びに第1選択トランジスタ(ST1)を有する第1メモリストリング(NS)を含む第1メモリユニット(SU1)と、第3及び第4メモリセル(MT0, MT1)並びに第2選択トランジスタ(ST1)を有する第2メモリストリング(NS)を含む第2メモリユニット(SU2)と、第5及び第6メモリセル(MT0, MT1)並びに第3選択トランジスタ(ST1)を有する第3メモリストリング(NS)を含む第3メモリユニット(SU3)と、第1メモリセル(MT0)、第3メモリセル(MT0)、及び第5メモリセル(MT0)のゲートに接続された第1ワード線(WL0)と、第2メモリセル(MT1)、第4メモリセル(MT1)、及び第6メモリセル(MT1)のゲートに接続された第2ワード線(WL1)と、第1乃至第3選択トランジスタにそれぞれ接続された第1乃至第3選択ゲート線(SGD1~SGD3)と、第1及び第2ワード線並びに第1乃至第3選択ゲート線に接続されたロウデコーダ(16)とを含む。書き込み動作において、第1メモリセル、第3メモリセル、第5メモリセル、第6メモリセル、第4メモリセル、第2メモリセルの順に書き込む。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態において、NAND型フラッシュメモリは、メモリセルトランジスタMTが半導体基板上に二次元に配置された平面NAND型フラッシュメモリでもよい。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリシステム、10…半導体記憶装置、11…メモリセルアレイ、12…コマンドレジスタ、13…アドレスレジスタ、14…シーケンサ、15…ドライバ回路、16…ロウデコーダ、17…データレジスタ、18…センスアンプ、20…コントローラ、21…ホストインターフェイス回路、22…内蔵メモリ、23…プロセッサ、24…バッファメモリ、25…ECC回路、26…NANDインターフェイス回路、30…ホスト機器。
Claims (5)
- 第1及び第2メモリセル並びに第1選択トランジスタを有する第1メモリストリングを含む第1メモリユニットと、
第3及び第4メモリセル並びに第2選択トランジスタを有する第2メモリストリングを含む第2メモリユニットと、
第5及び第6メモリセル並びに第3選択トランジスタを有する第3メモリストリングを含む第3メモリユニットと、
前記第1メモリセル、前記第3メモリセル、及び前記第5メモリセルのゲートに接続された第1ワード線と、
前記第2メモリセル、前記第4メモリセル、及び前記第6メモリセルのゲートに接続された第2ワード線と、
前記第1乃至第3選択トランジスタにそれぞれ接続された第1乃至第3選択ゲート線と、
前記第1及び第2ワード線並びに前記第1乃至第3選択ゲート線に接続されたロウデコーダと
を備え、
書き込み動作において、前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、前記第6メモリセル、前記第4メモリセル、前記第2メモリセルの順に書き込む
半導体記憶装置。 - 第7及び第8メモリセル並びに第4選択トランジスタを有する第4メモリストリングを含む第4メモリユニットと、
前記第4選択トランジスタと前記ロウデコーダとを接続する第4選択ゲート線と
を更に備え、
前記第1ワード線に前記第7メモリセルのゲートが接続され、
前記第2ワード線に前記第8メモリセルのゲートが接続され、
前記書き込み動作において、前記第7メモリセル、前記第1メモリセルの順に書き込み、前記第2メモリセル、前記第8メモリセルの順に書き込む
請求項1記載の半導体記憶装置。 - 第3ワード線を更に備え
前記第1メモリユニットは、ゲートが前記第3ワード線に接続された第9メモリセルを更に含み、
前記第2メモリユニットは、ゲートが前記第3ワード線に接続された第10メモリセルを更に含み、
前記第3メモリユニットは、ゲートが前記第3ワード線に接続された第11メモリセルを更に含み、
前記第4メモリユニットは、ゲートが前記第3ワード線に接続された第12メモリセルを更に含み、
前記書き込み動作において、前記第8メモリセル、前記第12メモリセル、前記第9メモリセル、前記第10メモリセル、前記第11メモリセルの順に書き込む
請求項2記載の半導体記憶装置。 - 第1乃至第3メモリセル及び第1選択トランジスタを有する第1メモリストリングを含む第1メモリユニットと、
第4乃至第6メモリセル及び第2選択トランジスタを有する第2メモリストリングを含む第2メモリユニットと、
第7乃至第9メモリセル及び第3選択トランジスタを有する第3メモリストリングを含む第3メモリユニットと、
前記第1メモリセル、前記第4メモリセル、及び前記第7メモリセルのゲートに接続された第1ワード線と、
前記第2メモリセル、前記第5メモリセル、及び前記第8メモリセルのゲートに接続された第2ワード線と、
前記第3メモリセル、前記第6メモリセル、及び前記第9メモリセルのゲートに接続された第3ワード線と、
前記第1乃至第3選択トランジスタにそれぞれ接続された第1乃至第3選択ゲート線と、
前記第1乃至第3ワード線及び前記第1乃至第3選択ゲート線に接続されたロウデコーダと
を備え、
書き込み動作において、前記第1ワード線を選択した前記書き込み動作では、前記第1メモリセル、前記第7メモリセル、前記第4メモリセルが順に選択され、前記第2ワード線を選択した前記書き込み動作では、前記第5メモリセル、前記第2メモリセル、前記第8メモリセルが順に選択され、前記第3ワード線を選択した前記書き込み動作では、前記第9メモリセル、前記第3メモリセル、前記第6メモリセルが順に選択される
半導体記憶装置。 - 半導体記憶装置とコントローラとを備えるメモリシステムであって、
前記半導体記憶装置は、
第1及び第2メモリセル並びに第1選択トランジスタを有する第1メモリストリングを含む第1メモリユニットと、
第3及び第4メモリセル並びに第2選択トランジスタを有する第2メモリストリングを含む第2メモリユニットと、
第5及び第6メモリセル並びに第3選択トランジスタを有する第3メモリストリングを含む第3メモリユニットと、
前記第1メモリセル、前記第3メモリセル、及び前記第5メモリセルのゲートに接続された第1ワード線と、
前記第2メモリセル、前記第4メモリセル、及び前記第6メモリセルのゲートに接続された第2ワード線と、
前記第1乃至第3選択トランジスタにそれぞれ接続された第1乃至第3選択ゲート線と、
前記第1及び第2ワード線及び前記第1乃至第3選択ゲート線に接続されたロウデコーダと
を含み、
前記コントローラは、前記半導体記憶装置における書き込み動作において、前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、前記第6メモリセル、前記第4メモリセル、前記第2メモリセルの順に書き込むように前記半導体記憶装置に指示する
メモリシステム。
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