JP2021047941A - メモリシステム及びメモリシステムの制御方法 - Google Patents

メモリシステム及びメモリシステムの制御方法 Download PDF

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Abstract

【課題】書込み動作におけるレイテンシのばらつきを抑制する。【解決手段】一実施形態のメモリシステムは、各々が電気的に直列接続された複数のメモリセルトランジスタを含む第１及び第２メモリストリングを含む半導体記憶装置と、第１又は第２メモリストリング内の何れかのメモリセルトランジスタへデータを書き込む書込み動作を半導体記憶装置に実行させるように構成されたメモリコントローラと、を備える。第１及び第２メモリストリングは、ビット線に電気的に並列接続され、かつ互いに異なるワード線に電気的に接続される。書込み動作は、第１書込み動作と、第１書込み動作の後に実行される第２書込み動作と、を含む。メモリコントローラは、第１メモリストリング内の第１メモリセルトランジスタに対する第１及び第２書込み動作の間に、第２メモリストリング内の第２メモリセルトランジスタに対する第１書込み動作を実行させるように構成される。【選択図】図１０

Description

実施形態は、メモリシステム及びメモリシステムの制御方法に関する。
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために１つの記憶素子に多値データが記憶され得る。多値データを記憶可能な記憶素子へデータを書き込むための、様々な手法が提案されている。
米国特許第９０７６５１６号明細書 米国特許出願公開第２０１８／０１０２１７７号明細書 特開２０１１−５２４６００号公報
書込み動作におけるレイテンシのばらつきを抑制するメモリシステム及びメモリシステムの制御方法を提供する。
実施形態のメモリシステムは、各々が電気的に直列接続された複数のメモリセルトランジスタを含む第１メモリストリング及び第２メモリストリングを含む半導体記憶装置と、上記第１メモリストリング内の上記複数のメモリセルトランジスタ又は上記第２メモリストリング内の上記複数のメモリセルトランジスタの何れかのメモリセルトランジスタへデータを書き込む書込み動作を上記半導体記憶装置に実行させるように構成されたメモリコントローラと、を備える。上記第１メモリストリング及び上記第２メモリストリングは、ビット線に電気的に並列接続され、かつ互いに異なるワード線に電気的に接続される。上記書込み動作は、第１書込み動作と、上記第１書込み動作の後に実行される第２書込み動作と、を含む。上記メモリコントローラは、上記第１メモリストリング内の第１メモリセルトランジスタに対する上記第１書込み動作及び上記第２書込み動作の間に、上記第２メモリストリング内の第２メモリセルトランジスタに対する上記第１書込み動作を実行させるように構成される。
実施形態に係るメモリシステムを説明するためのブロック図。 実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 実施形態に係るメモリセルアレイ内のメモリセルトランジスタの閾値電圧分布を説明するための模式図。 実施形態に係るメモリセルアレイ内のメモリセルトランジスタの第１書込み動作における閾値電圧分布の変化を説明するための模式図。 実施形態に係るメモリセルアレイ内のメモリセルトランジスタの第２書込み動作における閾値電圧分布の変化を説明するための模式図。 実施形態に係るメモリシステムの第１書込み動作を説明するためのコマンドシーケンス。 実施形態に係るメモリシステムの第２書込み動作を説明するためのコマンドシーケンス。 実施形態に係るメモリシステムの第１書込み動作及び第２書込み動作の関係を説明するためのタイミングチャート。 実施形態のメモリシステムの第１書込み動作及び第２書込み動作を実行する順番を説明するための概念図。 実施形態に係るメモリシステムの第１書込み動作及び第２書込み動作を実行する順番を説明するためのタイミングチャート。 比較例に係るメモリシステムの第１書込み動作及び第２書込み動作を実行する順番を説明するための概念図。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．実施形態
実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層されたＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ メモリシステムの構成
まず、メモリシステム１の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
図１に示すように、メモリシステム１は、半導体記憶装置１００及びメモリコントローラ２００を含み、外部のホスト機器３００に接続され得る。メモリコントローラ２００及び半導体記憶装置１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）等が挙げられる。
メモリコントローラ２００は、ホスト機器３００からの命令に応答して、半導体記憶装置１００に対してデータの読出し動作、書込み動作、及び消去動作等を命令する。また、メモリコントローラ２００は、半導体記憶装置１００のメモリ空間を管理する。
メモリコントローラ２００は、ホストインタフェース回路２１０、メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ回路２６０を含む。
ホストインタフェース回路２１０は、ホストバスによってホスト機器３００と接続され、ホスト機器３００との通信を司る。例えば、ホストインタフェース回路２１０は、ホスト機器３００から受信した命令及びデータをそれぞれ、プロセッサ２３０及びバッファメモリ２４０に転送する。またホストインタフェース回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００に転送する。
メモリ２２０は、例えば、ＤＲＡＭ等の半導体メモリであり、半導体記憶装置１００を管理するためのファームウェアや、各種の管理テーブル等を記憶する。また、メモリ２２０は、プロセッサ２３０の作業領域として使用される。
プロセッサ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器３００から受信した書き込み命令に応答して、ＮＡＮＤインタフェース回路２５０に対して書き込みコマンドを発行する。この動作は、読出し命令及び消去命令の場合についても同様である。またプロセッサ２３０は、ウェアレベリング等、半導体記憶装置１００のメモリ空間を管理するための様々な処理を実行する。
バッファメモリ２４０は、メモリコントローラ２００が半導体記憶装置１００から受信した読出しデータや、ホスト機器３００から受信した書込みデータ等を一時的に記憶する。
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスによって半導体記憶装置１００と接続され、半導体記憶装置１００との通信を司る。
ＥＣＣ回路２６０は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２６０は、データの書込み動作時に書込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２６０は、データの読出し動作時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
半導体記憶装置１００とメモリコントローラ２００との間で送受信される信号は、ＮＡＮＤインタフェースに従っている。例えば、ＮＡＮＤインタフェース回路２５０は、プロセッサ２３０から受信した命令に基づいてコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを半導体記憶装置１００に送信し、レディビジー信号ＲＢｎを半導体記憶装置１００から受信し、入出力信号Ｉ／Ｏを半導体記憶装置１００との間で送受信する。
信号ＣＬＥ及びＡＬＥは、半導体記憶装置１００への入力信号Ｉ／ＯがそれぞれコマンドＣＭＤ及びアドレス情報ＡＤＤであることを半導体記憶装置１００に通知する信号である。信号ＷＥｎは、“Ｌ”レベルでアサートされ、入力信号Ｉ／Ｏを半導体記憶装置１００に取り込ませるための信号である。信号ＲＥｎは、“Ｌ”レベルでアサートされ、半導体記憶装置１００から出力信号Ｉ／Ｏを読み出すための信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１００がメモリコントローラ２００からの命令を受信することが可能かどうかを通知する信号である。レディビジー信号ＲＢｎは、例えば半導体記憶装置１００がメモリコントローラ２００からの命令を受信可能なレディ状態の場合に“Ｈ”レベルとされ、受信不可能なビジー状態の場合に“Ｌ”レベルとされる。
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等を含む。例えば、書込み動作時において、半導体記憶装置１００に転送される入出力信号Ｉ／Ｏは、プロセッサ２３０が発行した書き込みコマンドＣＭＤ、アドレス情報ＡＤＤ、及びバッファメモリ２４０内の書込みデータＤＡＴを含む。また、読出し動作時において、半導体記憶装置１００に転送される入出力信号Ｉ／Ｏは、読出しコマンドＣＭＤ及びアドレス情報ＡＤＤを含み、メモリコントローラ２００に転送される入出力信号Ｉ／Ｏは読出しデータＤＡＴを含む。
以上で説明したメモリシステム１を使用するホスト機器３００としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
次に、半導体記憶装置１００の構成について説明する。半導体記憶装置１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ１３０、センスアンプ１４０、コマンドレジスタ１５０、アドレスレジスタ１６０、及びシーケンサ１７０を含む。
メモリセルアレイ１１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルトランジスタの集合であり、例えば、データの消去単位となる。
ロウデコーダ１２０は、アドレスレジスタ１６０に記憶されたブロックアドレスＢＡに基づいて、ブロックＢＬＫ０〜ＢＬＫｎのいずれかを選択する。さらにロウデコーダ１２０は、選択したブロックＢＬＫにおける複数のワード線に対応するロウ方向を選択し、ドライバ１３０から供給された電圧を選択ワード線に印加する。
ドライバ１３０は、シーケンサ１７０の指示に基づいて必要な電圧を生成する。ドライバ１３０は、アドレスレジスタ１６０に記憶されたページアドレスＰＡに基づいて、生成した電圧をロウデコーダ１２０に供給する。
センスアンプ１４０は、読出し動作のときには、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、そのセンス結果に基づいて読み出したデータ（読出しデータ）を、入出力信号Ｉ／Ｏを介してメモリコントローラ２００に出力する。また、センスアンプ１４０は、書込み動作のときには、入出力信号Ｉ／Ｏを介してメモリコントローラ２００から受けた書込みデータをメモリセルアレイ１１０に送信する。例えば、センスアンプ１４０は、入出力信号Ｉ／Ｏの配線とメモリセルアレイ１１０との間を接続する第１ラッチ回路（図示せず）と、当該第１ラッチ回路に対してメモリセルアレイ１１０と並列に接続される複数の第２ラッチ回路（図示せず）と、を含む。
コマンドレジスタ１５０は、メモリコントローラ２００から受信したコマンドＣＭＤを記憶する。アドレスレジスタ１６０は、メモリコントローラ２００から受信したアドレス情報ＡＤＤを記憶する。このアドレス情報ＡＤＤは、カラムアドレスＣＡ、ページアドレスＰＡ、及びブロックアドレスＢＡを含む。
シーケンサ１７０は、コマンドレジスタ１５０に記憶されたコマンドＣＭＤに基づいて、半導体記憶装置１００全体の動作を制御する。具体的には、シーケンサ１７０は、コマンドＣＭＤに基づいてロウデコーダ１２０、ドライバ１３０、及びセンスアンプ１４０等を制御して、データの書込み動作や読出し動作等を実行する。
１．１．２ メモリセルアレイの構成
次に、メモリセルアレイ１１０の構成について、図２を用いて説明する。図２では、２つのブロックＢＬＫ０及びＢＬＫ１を例示しており、これらは同等の構成を有している。なお、他のブロックＢＬＫについても、ブロックＢＬＫ０及びＢＬＫ１と同等の構成を有するため、図示が省略されている。
図２に示すように、ブロックＢＬＫ０及びＢＬＫ１は、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データに対応する電荷（電子）を不揮発に記憶する。
なお、ストリングユニットＳＵの個数は、４個に限定されない。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限らず、１６個、３２個、６４個、９６個、又は１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
同一のブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。
同一のブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、互いに異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３（図示せず）にそれぞれ接続されてもよい。
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬまたはＷＬｉ（ｉは、０〜７の整数）と表記する。
ブロックＢＬＫ０及びＢＬＫ１は、ソース線ＳＬを共有する。
なお、選択ゲート線ＳＧＳ及びＳＧＤ０〜ＳＧＤ３、並びにワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ０とブロックＢＬＫ１とで同じ参照符号で表記されるが、これらはブロックＢＬＫ間で互いに電気的に接続されない、異なる配線である。
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（ｍ−１）（ｍは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（ｍ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＮＳの集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書込み動作及び読出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書込み動作及び読出し動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「セルユニットＣＵ」と呼ぶ。そして、１つのセルユニットＣＵにおいて、メモリセルトランジスタＭＴの各々に書き込まれる、または読み出される１ビットのデータの集まりを「ページ」と呼ぶ。従って、１つのメモリセルトランジスタＭＴに４ビットデータを記憶させる場合、１本のワード線ＷＬに接続されたセルユニットＣＵには、４ページ分のデータが記憶される。
本実施形態では、１つのメモリセルトランジスタＭＴが４ビットデータを記憶することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＴは、４ビットのデータを記憶するＱＬＣ（quad level cell）である。ＱＬＣ（quad level cell）のメモリセルトランジスタが記憶する４ビットデータを、下位ビットから順にＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットと呼ぶ。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴの記憶するＬｏｗｅｒビットの集合を“Ｌｏｗｅｒページ”と呼び、Ｍｉｄｄｌｅビットの集合を“Ｍｉｄｄｌｅページ”と呼び、Ｕｐｐｅｒビットの集合を“Ｕｐｐｅｒページ”と呼び、Ｔｏｐビットの集合を“Ｔｏｐページ”と呼ぶ。
なお、メモリセルアレイ１１０の構成は、他の構成であってもよい。メモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY) ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME) ”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、又は“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME) ”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの閾値電圧分布について、図３を用いて説明する。図３には、メモリセルアレイ１１０内の複数のメモリセルトランジスタＭＴについて、取り得るデータ、閾値電圧分布、及び読出し動作時に用いる電圧等が示される。
図３に示すように、メモリセルトランジスタＭＴが４ビットのデータを記憶する場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値電圧分布を、閾値電圧が低いものから順に“０”レベル、“１”レベル、“２”レベル、“３”レベル、“４”レベル、“５”レベル、“６”レベル、“７”レベル、“８”レベル、“９”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルと呼ぶ。
また、図３に示す電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦはそれぞれ、書込み動作時における“０”レベル、“１”レベル、“２”レベル、“３”レベル、“４”レベル、“５”レベル、“６”レベル、“７”レベル、“８”レベル、“９”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルのベリファイ動作に用いられる。電圧ＶＲＥＡＤは、読出し動作時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜ＶＡ＜ＶＢ＜ＶＣ＜ＶＤ＜ＶＥ＜ＶＦ＜ＶＲＥＡＤである。
上述した閾値電圧分布のうち“０”レベルは、メモリセルトランジスタＭＴの消去状態に相当する。“０”レベルにおける閾値電圧は、電圧Ｖ１未満である。“１”レベルにおける閾値電圧は、電圧Ｖ１以上且つ電圧Ｖ２未満である。“２”レベルにおける閾値電圧は、電圧Ｖ２以上且つ電圧Ｖ３未満である。“３”レベルにおける閾値電圧は、電圧Ｖ３以上且つ電圧Ｖ４未満である。“４”レベルにおける閾値電圧は、電圧Ｖ４以上且つ電圧Ｖ５未満である。“５”レベルにおける閾値電圧は、電圧Ｖ５以上且つ電圧Ｖ６未満である。“６”レベルにおける閾値電圧は、電圧Ｖ６以上且つ電圧Ｖ７未満である。“７”レベルにおける閾値電圧は、電圧Ｖ７以上且つ電圧Ｖ８未満である。“８”レベルにおける閾値電圧は、電圧Ｖ８以上且つ電圧Ｖ９未満である。“９”レベルにおける閾値電圧は、電圧Ｖ９以上且つ電圧ＶＡ未満である。“Ａ”レベルにおける閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”レベルにおける閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”レベルにおける閾値電圧は、電圧ＶＣ以上且つ電圧ＶＤ未満である。“Ｄ”レベルにおける閾値電圧は、電圧ＶＤ以上且つＶＥ未満である。“Ｅ”レベルにおける閾値電圧は、電圧ＶＥ以上且つＶＦ未満である。“Ｆ”レベルにおける閾値電圧は、電圧ＶＥ以上且つ電圧ＶＲＥＡＤ未満である。
上述した１６個の閾値電圧分布は、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットを含む４ビット（４ページ）データを書き込むことで形成される。そして１６個の閾値電圧分布が、それぞれ異なる４ビットのデータに対応する。本実施形態では、各レベルに含まれるメモリセルトランジスタＭＴに対して、“ＴＯＰビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータを割り付ける。
“０”レベルに含まれるメモリセルトランジスタＭＴは、“１１１１”データを記憶する。“１”レベルに含まれるメモリセルトランジスタＭＴは、“１１１０”データを記憶する。“２”レベルに含まれるメモリセルトランジスタＭＴは、“１０１０”データを記憶する。“３”レベルに含まれるメモリセルトランジスタＭＴは、“１０００”データを記憶する。“４”レベルに含まれるメモリセルトランジスタＭＴは、“１００１”データを記憶する。“５”レベルに含まれるメモリセルトランジスタＭＴは、“０００１”データを記憶する。“６”レベルに含まれるメモリセルトランジスタＭＴは、“００００”データを記憶する。“７”レベルに含まれるメモリセルトランジスタＭＴは、“００１０”データを記憶する。“８”レベルに含まれるメモリセルトランジスタＭＴは、“０１１０”データを記憶する。“９”レベルに含まれるメモリセルトランジスタＭＴは、“０１００”データを記憶する。“Ａ”レベルに含まれるメモリセルトランジスタＭＴは、“１１００”データを記憶する。“Ｂ”レベルに含まれるメモリセルトランジスタＭＴは、“１１０１”データを記憶する。“Ｃ”レベルに含まれるメモリセルトランジスタＭＴは、“０１０１”データを記憶する。“Ｄ”レベルに含まれるメモリセルトランジスタＭＴは、“０１１１”データを記憶する。“Ｅ”レベルに含まれるメモリセルトランジスタＭＴは、“００１１”データを記憶する。“Ｆ”レベルに含まれるメモリセルトランジスタＭＴは、“１０１１”データを記憶する。
１．３ 書込み動作
次に、書込み動作について説明する。書込み動作は、プログラム動作とベリファイ動作とを含む。そして、１回のプログラム動作及び１回のベリファイ動作の組（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
プログラム動作は、電子を電荷蓄積層に蓄積させることにより閾値電圧を上昇させる動作、又は電子の更なる蓄積を禁止することで閾値電圧を維持させる動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼ぶ。例えば、“０”レベルの閾値電圧分布に含まれるメモリセルトランジスタＭＴの閾値を、“１”レベルの閾値電圧分布に含まれるように上昇させることを、“０”プログラムと呼ぶ。“０”プログラム対象とされたビット線ＢＬには、センスアンプ１４０から“０”プログラムのための電圧（例えば、グランド電位である電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには、センスアンプ１４０から“１”プログラムのための電圧（以下、「電圧ＶＢＬ」と表記する）が印加される。以下、“０”プログラムに対応するビット線をＢＬ（“０”）と表記し、“１”プログラムに対応するビット線をＢＬ（“１”）と表記する。
ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。
本実施形態では、このような書込み動作が２回に分けて実行される。以下の説明では、各メモリセルトランジスタＭＴが４ビットのデータを記憶する場合について説明する。そして、あるセルユニットＣＵに対する４ページ分の書込みデータに基づく書込み動作のうち、１回目に実行される書込み動作を「第１書込み動作」と呼び、２回目に実行される書込み動作を「第２書込み動作」と呼ぶ。４ページ分の書込みデータは、第１書込み動作において粗く書き込まれ、第２書込み動作において精密に書き込まれる。
１．３．１ 閾値電圧分布の変化
本実施形態の第１書込み動作及び第２書込み動作における閾値電圧分布の変化について説明する。
まず、第１書込み動作によるメモリセルトランジスタＭＴの閾値電圧分布の変化について、図４を参照して説明する。
図４に示すように、シーケンサ１７０は、メモリコントローラ２００から入力された４ページデータに基づいて、第１書込み動作を実行する。
第１書込み動作を実行する前のメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベルに分布する。“ＥＲ”レベルにおける閾値電圧は電圧Ｖ１未満であり、メモリセルトランジスタＭＴの消去状態に相当する。
第１書込み動作においてシーケンサ１７０は、電圧ＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４、ＶＭ５、ＶＭ６、ＶＭ７、ＶＭ８、ＶＭ９、ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、及びＶＭＦをベリファイ電圧として使用する。電圧ＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４、ＶＭ５、ＶＭ６、ＶＭ７、ＶＭ８、ＶＭ９、ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、及びＶＭＦはそれぞれ、“１１１１”（“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”）データ、“１１１０”データ、“１０１０”データ、“１０００”データ、“１００１”データ、“０００１”データ、“００００”データ、“００１０”データ、“０１１０”データ、“０１００”データ、“１１００”データ、“１１０１”データ、“０１０１”データ、“０１１１”データ、“００１１”データ、及び“１０１１”データを書き込む場合に使用される。電圧ＶＭ１は、電圧Ｖ１未満である。電圧ＶＭ２は、電圧Ｖ２未満である。電圧ＶＭ３は、電圧Ｖ３未満である。また、電圧ＶＭ４〜ＶＭＦは、それぞれ電圧Ｖ４〜ＶＦ未満である。
第１書込み動作が実行されると、書き込むデータに基づいてメモリセルトランジスタＭＴの閾値電圧が上昇し、１６個の閾値電圧分布が形成される。図４に示すように、第１書込み動作によって形成される１６個の閾値電圧分布の各々は、隣り合う閾値電圧分布と重なっていることがある。図４に示す“Ｍ０”レベルは、“１１１１”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ１”レベルは、“１１１０”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ２”レベルは、“１０１０”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。以下、同様である。
“Ｍ０”レベルにおける閾値電圧は電圧Ｖ１未満であり、前述した“０”レベル及び“ＥＲ”レベルと同様に、メモリセルトランジスタＭＴの消去状態に相当する。つまり、第１書込み動作において“１１１１”データを書き込むメモリセルトランジスタＭＴでは、閾値電圧の上昇が抑制される。但し、“Ｍ０”レベルも第１書込み動作により、閾値レベルが“１”レベルに変わるほどではないが、閾値電圧が多少上昇する。“Ｍ１”レベルにおける閾値電圧は、電圧ＶＭ１以上且つ電圧Ｖ２未満である。“Ｍ２”レベルにおける閾値電圧は、電圧ＶＭ２以上且つ電圧Ｖ３未満である。以下、同様である。
このように、第１書込み動作におけるベリファイに使用される電圧ＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４、ＶＭ５、ＶＭ６、ＶＭ７、ＶＭ８、ＶＭ９、ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、及びＶＭＦはそれぞれ、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＲＥＡＤを超えないように設定される。
次に、第２書込み動作によるメモリセルトランジスタＭＴの閾値電圧分布の変化について、図５を参照して説明する。
図５に示すように、シーケンサ１７０は、メモリコントローラ２００から入力された４ページ分の書込みデータに基づいて第２書込み動作を実行する。
第２書込み動作において、シーケンサ１７０は、ベリファイ電圧として電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦを使用する。第２書込み動作が実行されると、書き込むデータに基づいてメモリセルトランジスタＭＴの閾値電圧が上昇し、分布幅が広い１６個の閾値電圧分布からそれぞれ分布幅が狭い１６個の閾値電圧分布が形成される。例えば、“Ｍ０”レベルの閾値電圧分布から“０”レベルの閾値電圧分布が形成され、“Ｍ１”レベルの閾値電圧分布から“１”レベルの閾値電圧分布が形成され、“Ｍ２”レベルの閾値電圧分布から“２”レベルの閾値電圧分布が形成される。以下、同様である。
１．３．２ コマンドシーケンス
次に、書込み動作の際にメモリコントローラ２００から半導体記憶装置に送信されるコマンドシーケンスについて、図６及び図７を用いて説明する。図６及び図７は、第１書込み動作及び第２書込み動作におけるコマンドシーケンスを示し、半導体記憶装置１００に入力される入出力信号Ｉ／Ｏを示している。半導体記憶装置１００に入力されたコマンドＣＭＤはコマンドレジスタ１５０に記憶され、アドレス情報ＡＤＤはアドレスレジスタ１６０に記憶され、データＤＡＴはセンスアンプ１４０内の図示しない第１ラッチ回路に記憶されるものとする。なお、以下の説明において、第１書込み動作に対応するコマンドの組み合わせを第１コマンドセットと呼び、第２書込み動作に対応するコマンドの組み合わせを第２コマンドセットと呼ぶ。本実施形態では、あるアドレス情報ＡＤＤを含む第１コマンドセットの直後に、このアドレス情報ＡＤＤを含む第２コマンドセットは送信されない。
まず、第１書込み動作におけるコマンドシーケンスについて説明する。
図６に示すように、メモリコントローラ２００は、まず、コマンド“ｘｚｈ”を半導体記憶装置１００に送信する。コマンド“ｘｚｈ”は、半導体記憶装置１００に対して第１書込み動作を指示するコマンドである。
次に、メモリコントローラ２００は、コマンド“０１ｈ”を半導体記憶装置１００に送信する。コマンド“０１ｈ”は、続いて受信するデータＤＡＴが１ページ目の書込みデータであることを示すコマンドである。
次に、メモリコントローラ２００は、コマンド“８０ｈ”を半導体記憶装置１００に送信する。コマンド“８０ｈ”は、半導体記憶装置１００に対して書込み動作を命令するコマンドである。
次に、メモリコントローラ２００は、アドレス情報ＡＤＤと、ＬｏｗｅｒページのデータＤＡＴ１とを、続けて半導体記憶装置１００に送信する。半導体記憶装置１００は、受信したアドレス情報ＡＤＤをアドレスレジスタ１６０に、受信したデータＤＡＴ１をセンスアンプ１４０内の第１ラッチ回路に記憶する。
次に、メモリコントローラ２００は、コマンド“ｘｙｈ”を半導体記憶装置１００に送信する。コマンド“ｘｙｈ”がコマンドレジスタ１５０に記憶されると、シーケンサ１７０は、レディビジー信号ＲＢｎを、ビジー状態を示すＬｏｗ（“Ｌ”）レベルにして、センスアンプ１４０内において、第１ラッチ回路に記憶されたデータＤＡＴ１を複数の第２ラッチ回路のうちの１つに転送させる。シーケンサ１７０は、センスアンプ１４０内における第１ラッチ回路から第２ラッチ回路へのデータＤＡＴ１の転送が終了すると、レディビジー信号ＲＢｎを、レディ状態を示すＨｉｇｈ（“Ｈ”）レベルにする。この動作は、図６において“ダミービジー”と表示される部分に対応する。
メモリコントローラ２００は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、次に、コマンド“ｘｚｈ”と、コマンド“０２ｈ”と、コマンド“８０ｈ”と、アドレス情報ＡＤＤと、ＭｉｄｄｌｅページのデータＤＡＴ２と、コマンド“ｘｙｈ”とを、順に半導体記憶装置１００に送信する。コマンド“０２ｈ”は、続いて受信するデータＤＡＴ２が２ページ目の書込みデータであることを示すコマンドである。コマンド“ｘｙｈ”がコマンドレジスタ１５０に記憶されると、シーケンサ１７０は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、センスアンプ１４０内において、第１ラッチ回路に記憶されたデータＤＡＴ２を、データＤＡＴ２の記憶先と異なる複数の第２ラッチ回路のうちの１つに転送させる。その後、シーケンサ１７０は、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
メモリコントローラ２００は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、次に、コマンド“ｘｚｈ”と、コマンド“０３ｈ”と、コマンド“８０ｈ”と、アドレス情報ＡＤＤと、ＵｐｐｅｒページのデータＤＡＴ３と、コマンド“ｘｙｈ”とを、順に半導体記憶装置１００に送信する。コマンド“ｘｙｈ”がコマンドレジスタ１５０に記憶されると、シーケンサ１７０はレディビジー信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルとする間（ダミービジー動作の期間）に、センスアンプ１４０内において、第１ラッチ回路に記憶されたデータＤＡＴ３を、データＤＡＴ１及びＤＡＴ２の記憶先と異なる複数の第２ラッチ回路のうちの１つに転送させる。
メモリコントローラ２００は、ダミービジー後の“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、次に、コマンド“ｘｚｈ”と、コマンド“０４ｈ”と、コマンド“８０ｈ”と、アドレス情報ＡＤＤと、ＴｏｐページのデータＤＡＴ４と、コマンド“１０ｈ”とを、順に半導体記憶装置１００に送信する。
コマンド“１０ｈ”がコマンドレジスタ１５０に記憶されると、シーケンサ１７０は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、センスアンプ１４０内において、第１ラッチ回路に記憶されたデータＤＡＴ４を、データＤＡＴ１〜ＤＡＴ３の記憶先と異なる複数の第２ラッチ回路のうちの１つに転送させる。そして、シーケンサ１７０は、データＤＡＴ１〜ＤＡＴ４に基づいて第１書込み動作を実行し、第１書込み動作が完了後、レディビジー信号ＲＢｎを“Ｈ”レベルにする。以下、第１書込み動作の実行期間をｔＰｒｏｇ１とする。
次に、第２書込み動作におけるコマンドシーケンスについて説明する。
図７に示すように、第２書込み動作におけるコマンドシーケンスは、図６を用いて説明した第１書込み動作におけるコマンドシーケンスの最初に付与されたコマンド“ｘｚｈ”を除いたものと同様である。
図７に示す最後のコマンドであるコマンド“１０ｈ”がコマンドレジスタ１５０に記憶されると、シーケンサ１７０は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、第２書込み動作を実行し、第２書込み動作が完了後、レディビジー信号ＲＢｎを“Ｈ”レベルにする。以下、第２書込み動作の実行期間をｔＰｒｏｇ２とする。
１．３．３ タイミングチャート
次に、書込み動作の際に各種配線に印加される電圧のタイミングチャートについて、図８を用いて説明する。図８は、第１書込み動作及び第２書込み動作の差異点を示す波形であり、各々の書込み動作において、各種配線のうちの選択ワード線ＷＬに印加される電圧のタイミングチャートを示す。
図８に示すように、第１コマンドセット受信後、第１書込み期間ｔＰｒｏｇ１において、まず、ロウデコーダ１２０は、選択ワード線ＷＬに対して電圧ＶＰＧＭ１を印加し、非選択ワード線ＷＬ（図示せず）に電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧であり、電圧ＶＰＧＭ１は、第１書込み動作において電子を電荷蓄積層に注入するための電圧であり電圧ＰＡＳＳよりも高電圧である。選択ワード線ＷＬに電圧ＶＰＧＭ１が印加されると、選択ワード線ＷＬに接続された“０”プログラム対象のメモリセルトランジスタＭＴの閾値電圧が上昇するが、電圧ＰＡＳＳが印加された非選択ワード線ＷＬに接続された“１”プログラム対象のメモリセルトランジスタＭＴの閾値電圧はほとんど上昇しない。次に、ロウデコーダ１２０は、電圧Ｖｖｆｙを印加する。電圧Ｖｖｆｙはベリファイ電圧であり、例えば、図４に示す電圧ＶＭ１である。
上述したプログラム電圧とベリファイ電圧とを印加する動作が、１回のプログラムループに相当する。そして、このようなプログラムループが、プログラム電圧の値をΔＶＰＧＭ１ずつ増加させて繰り返される。各プログラムループで印加される電圧Ｖｖｆｙの値は、第１書込み動作の進行に伴って、例えば電圧ＶＭ２又はＶＭ３に変更される。なお、１回のプログラムループで複数種類のベリファイ電圧が使用されてもよい。シーケンサ１７０は、例えば、電圧ＶＭＦによるベリファイにパスすると、第１書込み動作を終了して、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
次に、第２コマンドセット受信後、第２書込み期間ｔＰｒｏｇ２において、ロウデコーダ１２０は、第１書込み期間ｔＰｒｏｇ１と同様に、選択ワード線ＷＬに対して電圧ＶＰＧＭ２を印加し、非選択ワード線ＷＬ（図示せず）に電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭ２は、第２書込み動作において電子を電荷蓄積層に注入するための電圧であり電圧ＶＰＡＳＳよりも高電圧である。次に、ロウデコーダ１２０は、電圧Ｖｖｆｙを印加する。例えば、ロウデコーダ１２０は、電圧Ｖｖｆｙとして、選択ワード線ＷＬに図５に示す電圧Ｖ１を印加する。このようなプログラムループが、ベリファイをパスするまで、プログラム電圧の値をΔＶＰＧＭ２ずつ増加させて繰り返される。
なお、電圧ＶＰＧＭ２の初期値は電圧ＶＰＧＭ１の初期値より小さく、ΔＶＰＧＭ２はΔＶＰＧＭ１より小さい。このように第２書込み動作は、第１書込み動作より小さいプログラム電圧とΔＶＰＧＭとを使用して、メモリセルトランジスタＭＴの閾値電圧を細かく制御する。このため、第２書込み期間ｔＰｒｏｇ２は、第１書込み期間ｔＰｒｏｇ１よりも長くなる傾向がある。
１．３．４ 書込み動作の実行順番
次に、第１書込み動作及び第２書込み動作が実行される順番について、図９を用いて説明する。
図９は、ブロックＢＬＫ０及びＢＬＫ１に連続してデータが書き込まれる場合における、ストリングユニットＳＵ及びワード線ＷＬの選択順序を示している。各ワード線ＷＬと各ストリングユニットＳＵとの交点に対応する破線で上下２段に区切られた実線の四角枠は、１つのセルユニットＣＵを示しており、四角枠の上段は、第２書込み動作（参照符号“ＷＲＴ２”）を示し、四角枠の下段は、第１書込み動作（参照符号“ＷＲＴ１”）を示している。
図９に示すように、シーケンサ１７０は、第１〜第６０番目の動作ではブロックＢＬＫ０を選択し、第６１〜第６８番目の動作ではブロックＢＬＫ１とブロックＢＬＫ０を交互に選択し、第６９番目以降の動作ではブロックＢＬＫ１を選択して書込み動作を実行する。
具体的には、シーケンサ１７０は、第１〜第４番目の動作として、ブロックＢＬＫ０のワード線ＷＬ０を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書込み動作を実行する。
次に、シーケンサ１７０は、第５及び第６番目の動作として、ブロックＢＬＫ０のストリングユニットＳＵ０を選択して、ブロックＢＬＫ０のワード線ＷＬ１を選択した第１書込み動作と、ブロックＢＬＫ０のワード線ＷＬ０を選択した第２書込み動作と、を実行する。また、シーケンサ１７０は、第７〜第１２番目の動作として、ブロックＢＬＫ０のストリングユニットＳＵ１からＳＵ３まで順に選択して、第５及び第６番目の動作と同じ手順で、ブロックＢＬＫ０のワード線ＷＬ１を選択した第１書込み動作と、ブロックＢＬＫ０のワード線ＷＬ０を選択した第２書込み動作と、を交互に実行する。
次に、シーケンサ１７０は、第１３〜第２０番目の動作として、第５〜第１２番目の動作と同様にブロックＢＬＫ０のストリングユニットＳＵ０からＳＵ３まで順に選択して、ブロックＢＬＫ０のワード線ＷＬ２を選択した第１書込み動作と、ブロックＢＬＫ０のワード線ＷＬ１を選択した第２書込み動作と、を交互に実行する。
以下、同様にして、シーケンサ１７０は、第（２１＋８ｋ）〜第（２８＋８ｋ）番目の動作として、ブロックＢＬＫ０のストリングユニットＳＵ０からＳＵ３まで順に選択して、ブロックＢＬＫ０のワード線ＷＬ（３＋ｋ）を選択した第１書込み動作と、ブロックＢＬＫ０のワード線ＷＬ（２＋ｋ）を選択した第２書込み動作と、を交互に実行する（０≦ｋ≦４）。
次に、シーケンサ１７０は、第６１及び第６２番目の動作として、ブロックＢＬＫ１のストリングユニットＳＵ０及びワード線ＷＬ０を選択した第１書込み動作と、ブロックＢＬＫ０のストリングユニットＳＵ０及びワード線ＷＬ７を選択した第２書込み動作と、を実行する。シーケンサ１７０は、第６３及び第６４番目の動作として、ブロックＢＬＫ１のストリングユニットＳＵ１及びワード線ＷＬ０を選択した第１書込み動作と、ブロックＢＬＫ０のストリングユニットＳＵ１及びワード線ＷＬ７を選択した第２書込み動作と、を実行する。シーケンサ１７０は、第６５及び第６６番目の動作として、ブロックＢＬＫ１のストリングユニットＳＵ２及びワード線ＷＬ０を選択した第１書込み動作と、ブロックＢＬＫ０のストリングユニットＳＵ２及びワード線ＷＬ７を選択した第２書込み動作と、を実行する。シーケンサ１７０は、第６７及び第６８番目の動作として、ブロックＢＬＫ１のストリングユニットＳＵ３及びワード線ＷＬ０を選択した第１書込み動作と、ブロックＢＬＫ０のストリングユニットＳＵ３及びワード線ＷＬ７を選択した第２書込み動作と、を実行する。
次に、シーケンサ１７０は、第６９〜第７６番目の動作として、ブロックＢＬＫ１のストリングユニットＳＵ０からＳＵ３まで順に選択して、ブロックＢＬＫ１のワード線ＷＬ１を選択した第１書込み動作と、ブロックＢＬＫ１のワード線ＷＬ０を選択した第２書込み動作と、を交互に実行する。
このように、シーケンサ１７０は、ブロックＢＬＫ０のワード線ＷＬ７を選択した第２書込み動作が完了する前に、ブロックＢＬＫ１のワード線ＷＬ０を選択した第１書込み動作を実行する。すなわち、シーケンサ１７０は、あたかもブロックＢＬＫ０のワード線ＷＬ７と、ブロックＢＬＫ１のワード線ＷＬ０とが互いに隣り合うワード線ＷＬ同士（例えば、同一ブロックＢＬＫ内のワード線ＷＬ３及びワード線ＷＬ４の関係と同等の関係）であると見なし、書込み動作を実行する。このため、データが書き込まれる順番の規則性が、２つのブロックＢＬＫの境界において、ブロックＢＬＫ内における規則性から変化しない。
図１０は、データの書込み順序とこれに対応する選択ゲート線ＳＧＤ及びワード線ＷＬの電圧を模式的に図示したものである。図１０では、各電圧記号のレベルが点線で図示される。
図１０では、図９において示したデータの書込み順序のうち、第５３番目〜第７２番目において、選択ゲート線ＳＧＤ０〜ＳＧＤ３、ブロックＢＬＫ０のワード線ＷＬ６及びＷＬ７、並びにブロックＢＬＫ１のワード線ＷＬ０及びＷＬ１に印加される電圧が示される。なお、図１０の例では、説明を簡略化するため、各書込み動作の１回目のプログラムループにおけるプログラム動作の波形が模式的に示される。
図１０に示すように、第５３番目及び第５４番目の書込み動作では、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ０（すなわち、ストリングユニットＳＵ０）が選択され、ワード線ＷＬ７及びＷＬ６が順に選択される。より具体的には、第５３番目の書込み動作（第１書込み動作）では、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ０に電圧ＶＳＤ（ＶＳＤ１及びＶＳＤ２）が印加され、選択ワード線ＷＬ７には電圧ＶＰＧＭ１が印加され、非選択ワード線ＷＬ６には電圧ＶＰＡＳＳが印加される。第５４番目の書込み動作（第２書込み動作）では、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ６には電圧ＶＰＧＭ２が印加され、非選択ワード線ＷＬ７には電圧ＶＰＡＳＳが印加される。なお、ブロックＢＬＫ０において、ワード線ＷＬ６及びＷＬ７以外の非選択ワード線ＷＬには、電圧ＶＰＡＳＳが印加される。
次に、第５５〜第６０番目の動作では、第５３及び第５４番目の書込み動作と同じ手順で、ブロックＢＬＫ０の選択ゲート線ＳＧＤ１〜ＳＧＤ３が順に選択される。より具体的には、第５５、第５７、及び第５９番目の書込み動作（第１書込み動作）ではそれぞれ、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ７に電圧ＶＰＧＭ１が印加され、非選択ワード線ＷＬ６に電圧ＶＰＡＳＳが印加される。第５６、第５８、及び第６０番目の書込み動作（第２書込み動作）ではそれぞれ、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ６に電圧ＶＰＧＭ２が印加され、非選択ワード線ＷＬ７に電圧ＶＰＡＳＳが印加される。
次に、第６１番目及び第６２番目の書込み動作ではそれぞれ、ブロックＢＬＫ１の選択ゲート線ＳＧＤ０及びワード線ＷＬ０の組、並びにブロックＢＬＫ０の選択ゲート線ＳＧＤ０及びワード線ＷＬ７の組が順に選択される。より具体的には、第６１番目の書込み動作（第１書込み動作）では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ０に電圧ＶＰＧＭ１が印加され、非選択ワード線ＷＬ１に電圧ＶＰＡＳＳが印加される。第６２番目の書込み動作（第２書込み動作）では、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ７に電圧ＶＰＧＭ２が印加され、非選択ワード線ＷＬ６に電圧ＶＰＡＳＳが印加される。なお、ブロックＢＬＫ１において、ワード線ＷＬ０及びＷＬ１以外の非選択ワード線ＷＬには、電圧ＶＰＡＳＳが印加される。
次に、第６３〜第６８番目の動作では、第６１及び第６２番目の書込み動作と同じ手順で、ブロックＢＬＫ１の選択ゲート線ＳＧＤ１及びブロックＢＬＫ０の選択ゲート線ＳＧＤ１の組〜ブロックＢＬＫ１の選択ゲート線ＳＧＤ３及びブロックＢＬＫ０の選択ゲート線ＳＧＤ３の組が順に選択される。より具体的には、第６３、第６５、及び第６７番目の書込み動作（第１書込み動作）ではそれぞれ、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ０に電圧ＶＰＧＭ１が印加され、非選択ワード線ＷＬ１に電圧ＶＰＡＳＳが印加される。第６４、第６６、及び第６８番目の書込み動作（第２書込み動作）ではそれぞれ、ブロックＢＬＫ０において、選択ゲート線ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ７に電圧ＶＰＧＭ２が印加され、非選択ワード線ＷＬ６に電圧ＶＰＡＳＳが印加される。
次に、第６９番目及び第７０番目の書込み動作では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ０が選択され、ワード線ＷＬ１及びＷＬ０が順に選択される。より具体的には、第６９番目の書込み動作（第１書込み動作）では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ１には電圧ＶＰＧＭ１が印加され、非選択ワード線ＷＬ０には電圧ＶＰＡＳＳが印加される。第７０番目の書込み動作（第２書込み動作）では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ０には電圧ＶＰＧＭ２が印加され、非選択ワード線ＷＬ１には電圧ＶＰＡＳＳが印加される。
次に、第７１番目及び第７２番目の書込み動作では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ１が選択され、ワード線ＷＬ１及びＷＬ０が順に選択される。より具体的には、第７１番目の書込み動作（第１書込み動作）では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、選択ワード線ＷＬ１には電圧ＶＰＧＭ１が印加され、非選択ワード線ＷＬ０には電圧ＶＰＡＳＳが印加される。第７２番目の書込み動作（第２書込み動作）では、ブロックＢＬＫ１において、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、選択ワード線ＷＬ０には電圧ＶＰＧＭ２が印加され、非選択ワード線ＷＬ１には電圧ＶＰＡＳＳが印加される。
以上のように動作することにより、ブロックＢＬＫ０及びブロックＢＬＫ１の境界付近において、連続する書込み動作において、１回おき（具体的には、図１０において“○”印で囲まれた偶数番目の書込み動作）に、必ず第２書込み動作が実行される。これにより、連続する書込み動作において１回おきに（一定の間隔で）、セルユニットＣＵへ最終的なデータが書き込まれる。
なお、ブロックＢＬＫ０及びＢＬＫ１に連続してデータが書き込まれる場合、ブロックＢＬＫ１への書込み動作が開始する前に、過去にブロックＢＬＫ１に書き込まれている不要なデータの消去が予め完了していることが好ましい。
ブロックＢＬＫ１への消去動作は、ブロックＢＬＫ０への書込み動作が実行される合間に、断続的に実行されればよい。なお、ブロックＢＬＫ１への消去動作を開始するタイミングは、ブロックＢＬＫ１への書込み動作が開始する前にブロックＢＬＫ１への消去動作を完了可能な任意のタイミングに設定可能である。
１．４ 本実施形態に係る効果
データを書き込んだ後のメモリセルトランジスタＭＴの閾値電圧は、近接するメモリセルトランジスタＭＴへの書込み動作、あるいは他のストリングユニットＳＵへの書込み動作の際のディスターブ（disturb）により、変動する場合がある。特に、１つのメモリセルトランジスタＭＴに４ビットデータを記憶させる場合、“０”レベル〜“Ｆ”レベルの１６個の閾値電圧分布を識別可能に生成することが求められるため、レベル間のマージンは小さい。このため、上述のディスターブの影響によって、誤ったデータが書き込まれる可能性が無視できない。
本実施形態によれば、メモリコントローラ２００は、あるセルユニットＣＵに対する書込み動作を第１書込み動作、及び当該第１書込み動作に後続する第２書込み動作の２回に分けて、半導体記憶装置１００に実行させる。
具体的には、メモリコントローラ２００は、同一ブロックＢＬＫ内において、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴに第１書込み動作を実行し、ワード線ＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴに第１書込み動作を実行した後、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴに第２書込み動作を実行させる。これにより、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴは、近接するワード線ＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴへの第１書込み動作によるディスターブを受けても、その後の第２書込み動作により、精密に書き込まれるため、ディスターブの影響を抑制できる。
また、メモリコントローラ２００は、ブロックＢＬＫ０において最後に処理されるワード線ＷＬ７に対応するセルユニットＣＵへの第１書込み動作及び第２書込み動作の間に、ブロックＢＬＫ１において最初に処理されるワード線ＷＬ０に対応するセルユニットＣＵへの第１書込み動作を実行する。これにより、ブロックＢＬＫ０及びＢＬＫ１の境界において、あるセルユニットＣＵに対するデータ書込みが完了してから、次のセルユニットＣＵに対するデータ書込みが完了するまでの間隔（書込み動作のレイテンシ）のばらつきを抑制できる。
当該効果について、比較例を用いて詳細に説明する。比較例は、ブロックＢＬＫ０内の全てのセルユニットＣＵに対する書込み動作（第２書込み動作まで）が完了してから、ブロックＢＬＫ１内のセルユニットＣＵに対する書込み動作（第１書込み動作）が開始する場合に対応する。
図１１は、比較例に係るメモリシステムの第１書込み動作及び第２書込み動作を実行する順番を説明するための概念図であり、図９に対応する。
図１１に示すように、具体的には、第１〜第６０番目までの動作は、図９における第１〜第６０番目までの動作と同じ順番で実行される。
次に、シーケンサ１７０は、第６１〜第６４番目の動作として、ブロックＢＬＫ０のワード線ＷＬ７を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第２書込み動作を実行する。これにより、ブロックＢＬＫ０内の全てのセルユニットＣＵに対する書込み動作が完了する。
次に、シーケンサ１７０は、第６５〜６８番目の動作として、ブロックＢＬＫ１のワード線ＷＬ０を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書込み動作を実行する。
その後の、第６９〜第７６番目の動作は、図９における第６９〜第７６番目の動作と同じ順番で実行される。
このように、比較例では、ブロックＢＬＫ１に関する書込み動作とブロックＢＬＫ０に関する書込み動作とは、重複することなく分離して実行される。また、比較例では、第６０〜６４番目の書込み動作で連続して第２書込み動作が実行され、５つのセルユニットＣＵに対して、最終的なデータが書き込まれ続ける。一方、第６５〜６９番目の書込み動作で連続して第１書込み動作が実行され、５つのセルユニットＣＵに対して、一時的なデータが書き込まれ続ける。すなわち、比較例では、ブロックＢＬＫ０及びＢＬＫ１の境界において、書込み動作のレイテンシにばらつきが生じ得る。
メモリシステム１は、データセンタ向けのＳＳＤのように、書込み動作のレイテンシのばらつきに対して厳しい制約が課せられる場合がある。上述の比較例で説明したような、ブロックＢＬＫ０及びＢＬＫ１の境界において生じるレイテンシのばらつきは、当該制約を満たさない可能性があり、好ましくない。
本実施形態によれば、図１０に示すように、ブロックＢＬＫ０及びＢＬＫ１の境界に相当する第６１〜第６８番目の書込み動作において、ブロックＢＬＫ１への第１書込み動作と、ブロックＢＬＫ０への第２書込み動作が交互に実行される。これにより、ブロックＢＬＫ０のワード線ＷＬ７に対応するセルユニットＣＵへの最終的なデータの書込みが完了する合間に、ブロックＢＬＫ１へデータが書き込まれる。このため、ブロックＢＬＫ０のワード線ＷＬ７及びブロックＢＬＫ１のワード線ＷＬ０に対応するセルユニットＣＵに対しても、他のセルユニットＣＵと同等のレイテンシで書込み動作を実行できる。したがって、ブロックＢＬＫ０及びＢＬＫ１の境界においても書込み動作のレイテンシのばらつきを抑制することができる。
２． その他
なお、上述の実施形態は、種々の変形が可能である。
例えば、上述の実施形態では、ブロックＢＬＫ１内のストリングユニットＳＵ０及びワード線ＷＬ０に対応するセルユニットＣＵに対する第１書込み動作の直後に、ブロックＢＬＫ０内のストリングユニットＳＵ０及びワード線ＷＬ７に対応するセルユニットＣＵに対する第２書込み動作が実行される場合について説明したが、これに限られない。すなわち、ブロックＢＬＫ０内のストリングユニットＳＵ０及びワード線ＷＬ７に対応するセルユニットＣＵに対する第２書込み動作が実行される前に、ブロックＢＬＫ１内のストリングユニットＳＵ１〜ＳＵ３の少なくとも１つ及びワード線ＷＬ０に対応するセルユニットＣＵに対する第１書込み動作が実行されてもよい。
具体例としては、図９に示した選択順序を参考に説明すると、ブロックＢＬＫ１におけるストリングユニットＳＵ０及びワード線ＷＬ０に対応する第１書込み動作（６１番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ３及びワード線ＷＬ６に対応する第２書込み動作（６０番目）、ブロックＢＬＫ１におけるストリングユニットＳＵ１及びワード線ＷＬ０に対応する第１書込み動作（６３番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ０及びワード線ＷＬ７に対応する第２書込み動作（６２番目）が順に実行されてもよい。続いて、ブロックＢＬＫ１におけるストリングユニットＳＵ２及びワード線ＷＬ０に対応する第１書込み動作（６５番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ１及びワード線ＷＬ７に対応する第２書込み動作（６４番目）が順に実行されてもよい。続いて、ブロックＢＬＫ１におけるストリングユニットＳＵ３及びワード線ＷＬ０に対応する第１書込み動作（６７番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ２及びワード線ＷＬ７に対応する第２書込み動作（６６番目）、ブロックＢＬＫ１におけるストリングユニットＳＵ０及びワード線ＷＬ１に対応する第１書込み動作（６９番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ３及びワード線ＷＬ７に対応する第２書込み動作（６８番目）が順に実行されてもよい。
また、更なる具体例としては、ブロックＢＬＫ１におけるストリングユニットＳＵ０及びワード線ＷＬ０に対応する第１書込み動作（６１番目）、ブロックＢＬＫ１におけるストリングユニットＳＵ１及びワード線ＷＬ０に対応する第１書込み動作（６３番目）、ブロックＢＬＫ１におけるストリングユニットＳＵ２及びワード線ＷＬ０に対応する第１書込み動作（６５番目）、ブロックＢＬＫ１におけるストリングユニットＳＵ３及びワード線ＷＬ０に対応する第１書込み動作（６７番目）が順に実行されてもよい。続いて、ブロックＢＬＫ０におけるストリングユニットＳＵ０及びワード線ＷＬ７に対応する第２書込み動作（６２番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ１及びワード線ＷＬ７に対応する第２書込み動作（６４番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ２及びワード線ＷＬ７に対応する第２書込み動作（６６番目）、ブロックＢＬＫ０におけるストリングユニットＳＵ３及びワード線ＷＬ７に対応する第２書込み動作（６８番目）が順に実行されてもよい。
また、上述の実施形態では、あるワード線ＷＬに対応する４つのストリングユニットＳＵ０〜ＳＵ３について、常にこの順番で選択される場合について説明したが、これに限定されない。例えば、ストリングユニットＳＵ０〜ＳＵ３が選択される順番は、ワード線ＷＬ毎に異なっていてもよい。
また、上述の実施形態では、メモリセルトランジスタＭＴが４ビットのデータを記憶する場合について説明したが、これに限られない。例えば、メモリセルトランジスタＭＴは、１ビット〜３ビット、又は５ビット以上のデータを記憶してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１００…半導体記憶装置、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ、１４０…センスアンプ、１５０…コマンドレジスタ、１６０…アドレスレジスタ、１７０…シーケンサ、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器。

Claims (7)

  1. 各々が電気的に直列接続された複数のメモリセルトランジスタを含む第１メモリストリング及び第２メモリストリングを含む半導体記憶装置と、
    前記第１メモリストリング内の前記複数のメモリセルトランジスタ又は前記第２メモリストリング内の前記複数のメモリセルトランジスタの何れかのメモリセルトランジスタへデータを書き込む書込み動作を前記半導体記憶装置に実行させるように構成されたメモリコントローラと、
    を備え、
    前記第１メモリストリング及び前記第２メモリストリングは、ビット線に電気的に並列接続され、かつ互いに異なるワード線に電気的に接続され、
    前記書込み動作は、第１書込み動作と、前記第１書込み動作の後に実行される第２書込み動作と、を含み、
    前記メモリコントローラは、前記第１メモリストリング内の第１メモリセルトランジスタに対する前記第１書込み動作及び前記第２書込み動作の間に、前記第２メモリストリング内の第２メモリセルトランジスタに対する前記第１書込み動作を実行させるように構成された、
    メモリシステム。
  2. 前記第１メモリセルトランジスタは、第１ワード線に電気的に接続され、
    前記第２メモリセルトランジスタは、第３ワード線に対応する第２ワード線に電気的に接続され、
    前記第３ワード線は、前記第１メモリセルトランジスタを介して前記ビット線に電気的に直列接続される前記第１メモリストリング内の第３メモリセルトランジスタに電気的に接続される、
    請求項１記載のメモリシステム。
  3. 前記半導体記憶装置は、前記ビット線に対して前記第１メモリストリング及び前記第２メモリストリングと電気的に並列接続された第３メモリストリング及び第４メモリストリングを更に含み、
    前記第３メモリストリングは、前記第１ワード線に電気的に接続された第４メモリセルトランジスタを含み、
    前記第４メモリストリングは、前記第２ワード線に電気的に接続された第５メモリセルトランジスタを含み、
    前記メモリコントローラは、前記第１メモリセルトランジスタに対する前記第２書込み動作と前記第４メモリセルトランジスタに対する前記第２書込み動作との間に、前記第５メモリセルトランジスタに対する前記第１書込み動作を実行させるように構成された、
    請求項２記載のメモリシステム。
  4. 前記第１メモリストリングは、前記第１メモリセルトランジスタと前記第３メモリセルトランジスタとの間で電気的に直列接続される第６メモリセルトランジスタを更に含み、
    前記メモリコントローラは、前記第６メモリセルトランジスタに対する前記第１書込み動作及び前記第２書込み動作の間に、前記第１メモリセルトランジスタに対する前記第１書込み動作を実行させるように構成された、
    請求項２記載のメモリシステム。
  5. 前記半導体記憶装置は、前記ビット線に対して前記第１メモリストリング及び前記第２メモリストリングと電気的に並列接続された第４メモリストリングを更に含み、
    前記第４メモリストリングは、前記第２ワード線に電気的に接続された第５メモリセルトランジスタを含み、
    前記メモリコントローラは、前記第２メモリセルトランジスタに対する前記第１書込み動作と前記第１メモリセルトランジスタに対する前記第２書込み動作との間に、前記第５メモリセルトランジスタに対する前記第１書込み動作を実行させるように構成された、
    請求項２記載のメモリシステム。
  6. 前記メモリコントローラは、前記第２メモリセルトランジスタに対する前記第１書込み動作の前に、前記第２メモリセルトランジスタに対する消去動作を完了させるように構成された、
    請求項１記載のメモリシステム。
  7. 各々が電気的に直列接続された複数のメモリセルトランジスタを含む第１メモリストリング及び第２メモリストリング、を含む半導体記憶装置を備えるメモリシステムの制御方法であって、
    前記第１メモリストリング及び前記第２メモリストリングは、ビット線に電気的に並列接続されかつ互いに異なるワード線に電気的に接続され、
    前記第１メモリストリング内の前記複数のメモリセルトランジスタ又は前記第２メモリストリング内の前記複数のメモリセルトランジスタの何れかのメモリセルトランジスタへデータを書き込む書込み動作であって、第１書込み動作と、前記第１書込み動作の後に実行される第２書込み動作と、を含む書込み動作を前記半導体記憶装置に実行させる際に、
    前記第１メモリストリング内の第１メモリセルトランジスタに対する前記第１書込み動作及び前記第２書込み動作の間に、前記第２メモリストリング内の第２メモリセルトランジスタに対する前記第１書込み動作を実行することを備えた、
    制御方法。

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