JP4635069B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
近年、フラッシュメモリの高密度化を図るために、セルを多層化する技術が開発されている。この技術は、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通ホールを形成し、この貫通ホールの内面上に電荷を保持する電荷蓄積層を形成し、貫通ホールの内部に柱状の半導体ピラーを埋め込むというものである。これにより、各半導体ピラーと電極膜との交差部分にメモリセルが形成される。そして、最上層の電極膜を分断して一方向に延びる複数本の選択ゲート線とし、電極膜の上方に他方向に延びる複数本のビット線を設けて半導体ピラーの上端部に接続することにより、任意の半導体ピラーを選択できるようにする。一方、基板の上層部分に拡散領域を形成することにより、半導体ピラーの下端に接続されたソース電極を形成する。これにより、メモリセルを３次元的に積層したフラッシュメモリを作製することができる（例えば、特許文献１参照。）。
しかしながら、このような積層型のフラッシュメモリにおいては、各導電部分が３次元的に配置されているため、最上層配線層以外の部分に配置された導電部分、すなわち、ソース電極を構成する拡散領域及び選択ゲート線やワード線を構成する電極膜には、それぞれの端部からしか電位を印加できない。このため、積層型フラッシュメモリにおいて、容量を大きくするために面積を大きくすると、これらの導電部分も大型化し、抵抗が大きくなるという問題がある。この結果、各導電部分を速やかに所定の電位とすることが困難になり、データの書き込み、読み出し、消去の各動作の所要時間が長くなったり、誤動作が生じたりする。また、導電部分の大型化を避けるために、メモリセルアレイを複数に分割する方法が考えられるが、この場合は、メモリセルアレイごとにロウデコーダ等の回路が必要になり、チップ面積が大きくなってしまう。
特開２００７−２６６１４３号公報
本発明の目的は、動作の所要時間が短い不揮発性半導体記憶装置を提供することである。
本発明の一態様によれば、基板と、前記基板の上層部分に形成された半導体領域と、前記基板上に交互に積層され、積層方向に延びる複数の貫通ホールが前記積層方向から見てマトリクス状に形成されたそれぞれ複数の絶縁膜及び電極膜と、前記半導体領域に接続されたコンタクトと、前記複数の貫通ホールのうちの一部であって第１の方向に配列された貫通ホールの内部に埋設され、前記半導体領域に接続された導電体ピラーと、残りの前記貫通ホールの内部に埋設され前記半導体領域に接続された半導体ピラーと、前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記コンタクトに接続されたセルソース配線と、前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記導電体ピラーに接続されたシャント配線と、前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記半導体ピラーに接続されたビット配線と、少なくとも前記半導体ピラーと一部の前記電極膜との間に設けられた電荷蓄積層と、を備え、前記導電体ピラーの抵抗率は、前記半導体ピラーの抵抗率よりも低く、前記半導体領域には、前記セルソース配線及び前記コンタクトを介して電位が印加されると共に、前記シャント配線及び前記導電体ピラーを介して電位が印加されることを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、動作の所要時間が短い不揮発性半導体記憶装置を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図４は、本実施形態に係る不揮発性半導体記憶装置の１本のメモリストリングを例示する斜視図であり、
図５は、本実施形態に係る不揮発性半導体記憶装置の１つのメモリセルを例示する断面図である。
なお、図１乃至図４においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図１及び図２においては、シリコン基板１１も図示を省略している。後述する他の実施形態においても同様に、図を適宜簡略化している。
図１乃至図３に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。そして、このシリコン基板１１の上層部分及びその上方に、１つのメモリセルアレイが設けられている。シリコン基板１１の上層部分における矩形の領域には、不純物が導入されて半導体領域が形成されており、セルソースＣＳとなっている。シリコン基板１１上におけるセルソースＣＳの直上域には、例えば酸化シリコン（ＳｉＯ２）からなる複数の絶縁膜１２（図５参照）と、例えば多結晶シリコンからなる複数の電極膜１３とが、交互に積層されて、積層体１４が形成されている。電極膜１３の膜厚は、例えば５０ナノメートル（ｎｍ）以上であり、積層数は例えば６層である。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
電極膜１３は、上層に配置された電極膜１３ほどＸ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜１３は、それより下方に配置された電極膜１３及びセルソースＣＳの内側に配置されている。一方、電極膜１３におけるＹ方向の長さは同一である。なお、電極膜１３から見て±Ｘ方向及び±Ｙ方向の領域には、絶縁膜（図示せず）が設けられている。そして、最下層に配置された電極膜１３は、下側選択ゲートＬＳＧとなっており、最上層に配置された電極膜１３は、上側選択ゲートＵＳＧとなっており、それ以外の電極膜１３は、ワード線ＷＬとなっている。上述の如く、電極膜１３の積層数は例えば６層であるため、上側の電極膜１３から順に、上側選択ゲートＵＳＧ、４層のワード線ＷＬ、下側選択ゲートＬＳＧとなっている。積層体１４は、Ｙ方向に沿って複数個設けられている。
上側選択ゲートＵＳＧは、Ｙ方向に沿って分断されており、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、ワード線ＷＬ及び下側選択ゲートＬＳＧは、単一の積層体１４内では分断されておらず、それぞれがＸＹ平面に平行な１枚の板状の導電部材となっている。なお、本実施形態においては、セルソースＣＳも分断されておらず、複数の積層体１４の直下域をつなぐように、ＸＹ平面を構成する１枚の板状の導電部材となっている。
各絶縁膜１２及び各電極膜１３には、積層方向（Ｚ方向）に延びる複数本の貫通ホール１５が形成されている。貫通ホール１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、Ｘ方向及びＹ方向のそれぞれにおいて、貫通ホール１５の配列周期は一定である。また、各貫通ホール１５は積層体１４全体を貫いている。なお、各上側選択ゲートＵＳＧにおいては、複数の貫通ホール１５がＸ方向に沿って一列に配列されている。
複数の貫通ホール１５のうちの一部であって、Ｙ方向に一列に配列された貫通ホール１５内には、導電体ピラー１６が埋設されている。導電体ピラー１６は、例えばタングステン（Ｗ）若しくはアルミニウム（Ａｌ）等の金属、又は、不純物が高濃度にドープされた半導体、例えば、多結晶シリコン若しくは非晶質シリコンによって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。
一方、残りの貫通ホール１５内には、半導体ピラー１７が埋設されている。半導体ピラー１７は、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンによって形成されている。導電体ピラー１６及び半導体ピラー１７の形状は、共にＺ方向に延びる同形状の円柱形である。また、本実施形態においては、導電体ピラー１６及び半導体ピラー１７の下端部は、いずれもセルソースＣＳに接続されている。
一例では、導電体ピラー１６は、導電体ピラー１６及び半導体ピラー１７からなるマトリクスにおいて、Ｘ方向中央部付近に配置されている。但し、本発明はこれには限定されず、例えば、導電体ピラー１６は、導電体ピラー１６及び半導体ピラー１７からなるマトリクスの−Ｘ方向側の端部に配置されていてもよい。
そして、上側選択ゲートＵＳＧが配置されている領域の直上域には、Ｙ方向に延びる複数本のビット配線ＢＬが設けられている。また、ビット配線ＢＬに混じって、例えば１本のシャント配線ＳＬが設けられている。ビット配線ＢＬ及びシャント配線ＳＬは、同じ高さに配置されており、金属、例えば、タングステン、アルミニウム又は銅（Ｃｕ）によって形成されている。シャント配線ＳＬは、導電体ピラー１６の直上域に設けられており、各導電体ピラー１６の上端部に接続されている。一方、ビット配線ＢＬは、半導体ピラー１７の直上域に設けられており、各ビット配線ＢＬは、Ｙ方向に沿って配列された各列の半導体ピラー１７の上端部に接続されている。すなわち、半導体ピラー１７は、Ｙ方向に延びる列ごとに、異なるビット配線ＢＬに接続されている。本実施形態においては、ビット配線ＢＬ及びシャント配線ＳＬは、Ｙ方向に配列された複数の積層体１４の直上域を通過するように連続的に配設されており、各積層体１４の半導体ピラー１７及び導電体ピラー１６に共通接続されている。
上述の如く、導電体ピラー１６及び半導体ピラー１７は、形状が同じであり、いずれも下端部はセルソースＣＳに接続されている。しかし、両ピラーはその機能が異なっている。導電体ピラー１６は、シャント配線ＳＬをセルソースＣＳに接続するための接続部材として機能する。一方、半導体ピラー１７は、ワード線ＷＬを貫通する部分において、メモリセルとなるトランジスタを構成するために、このトランジスタの半導体領域として機能する。従って、導電体ピラー１６の抵抗率は、半導体ピラー１７の抵抗率よりも低い。
また、ビット配線ＢＬ及びシャント配線ＳＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上側選択ゲート配線ＵＳＬが設けられている。上側選択ゲート配線ＵＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。上側選択ゲート配線ＵＳＬの本数は、上側選択ゲートＵＳＧの本数と同じであり、各上側選択ゲート配線ＵＳＬが各ビア１８を介して各上側選択ゲートＵＳＧに接続されている。
更に、ビット配線ＢＬ及びシャント配線ＳＬが配置されている領域の＋Ｘ方向側には、１つの積層体１４ごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下側選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。１つの積層体１４に対応するワード配線ＷＬＬの本数は、ワード線ＷＬの枚数と同じであり、各ワード配線ＷＬＬがビア１９を介して各ワード線ＷＬに接続されている。また、下側選択ゲート配線ＬＳＬはビア２０を介して下側選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２１を介してセルソースＣＳに接続されている。ビア１９、２０及びコンタクト２１は、それらが接続される電極膜１３の直上域であって、それより上層の電極膜１３から見て＋Ｘ方向側に外れた領域に形成されている。
ビット配線ＢＬ、シャント配線ＳＬ、上側選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、高さ方向（Ｚ方向）の位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。
図４に示すように、各半導体ピラー１７は、ビット配線ＢＬとセルソースＣＳとの間に接続されており、上方から下方に向かって、すなわち、ビット配線ＢＬとの接続部分からセルソースＣＳとの接続部分に向かって、上側選択ゲートＵＳＧ、複数本のワード線ＷＬ、下側選択ゲートＬＳＧを貫通している。
図５に示すように、半導体ピラー１７とワード線ＷＬとの間の円筒状の部分には、内側、すなわち、半導体ピラー１７側から順に、絶縁層２５、電荷蓄積層２６、絶縁層２７がこの順に積層されている。絶縁層２５及び２７は、例えばシリコン酸化物（ＳｉＯ２）からなり、電荷蓄積層２６は、例えばシリコン窒化物（ＳｉＮ）からなる。これにより、半導体ピラー１７とワード線ＷＬとの交差部分に、メモリセルとなるＳＧＴ（Surrounding Gate Transistor：サラウンディングゲートトランジスタ）が形成され、電荷蓄積層２６におけるこのＳＧＴ内に配置された部分に、電荷が蓄積される。これにより、１本の半導体ピラー１７及びその周囲には、ワード線ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成されている。また、装置１においては、複数本の半導体ピラー１７がＸ方向及びＹ方向に沿ってマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列されている。
一方、半導体ピラー１７と上側選択ゲートＵＳＧ及び下側選択ゲートＬＳＧとの間の円筒状の部分には、ゲート絶縁膜（図示せず）が設けられている。これにより、半導体ピラー１７と上側選択ゲートＵＳＧとの交差部分、及び半導体ピラー１７と下側選択ゲートＬＳＧとの交差部分にも、それぞれＳＧＴが形成される。このＳＧＴはメモリセルとしては機能せず、半導体ピラー１７を選択する機能を果たしている。
同様に、導電体ピラー１６とワード線ＷＬとの間の円筒状の部分にも、絶縁層２５、電荷蓄積層２６、絶縁層２７がこの順に積層されている。これにより、導電体ピラー１６は電極膜１３、すなわち、上側選択ゲートＵＳＧ、ワード線ＷＬ及び下側選択ゲートＬＳＧからは絶縁されており、シャント配線ＳＬ及びセルソースＣＳのみに接続されている。なお、導電体ピラー１６の周囲には、少なくとも絶縁層２５及び２７のうちの一方が設けられていればよく、電荷蓄積層２６は設けられていなくてもよい。また、導電体ピラー１６と上側選択ゲートＵＳＧ及び下側選択ゲートＬＳＧとの間には、ゲート絶縁膜（図示せず）が設けられている。このように、電荷蓄積層２６は、少なくとも、半導体ピラー１７と一部の電極膜１３との間、すなわち、メモリセルを構成する部分に設けられていればよい。
また、装置１においては、ビット配線ＢＬを介して半導体ピラー１７の上端部に電位を印加するドライバ回路、セルソースＣＳを介して半導体ピラー１７の下端部に電位を印加するドライバ回路、上側選択ゲート配線ＵＳＬを介して上側選択ゲートＵＳＧに電位を印加するドライバ回路、下側選択ゲート配線ＬＳＬを介して下側選択ゲートＬＳＧに電位を印加するドライバ回路、ワード配線ＷＬＬを介して各ワード線ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられている。
次に、本実施形態に係る装置１の製造方法の例について説明する。
先ず、シリコン基板１１の上層部分の矩形領域に不純物を導入し、セルソースＣＳを形成する。次に、シリコン基板１１上にそれぞれ１層の絶縁膜１２及び電極膜１３を形成する。そして、これらの電極膜１３及び絶縁膜１２に貫通ホールを形成する。このとき、例えば、後の工程で導電体ピラー１６が形成される予定の領域と、半導体ピラー１７が形成される予定の領域とに、同時にマトリクス状に貫通ホールを形成する。次に、この貫通ホールの内面上にゲート絶縁膜を形成し、貫通ホール内に半導体材料、例えば、ドナーがドープされたＮ型の多結晶シリコン又は非晶質シリコンを埋め込む。これにより、下側選択ゲートＬＳＧと、貫通ホール１５の下部及び半導体ピラー１７の下部が形成される。
次に、複数層、例えば４層の絶縁膜１２と例えば４層の電極膜１３とを交互に積層する。そして、積層させた電極膜１３及び絶縁膜１２に貫通ホールを形成する。このときにも、例えば、後の工程で導電体ピラー１６が埋設される予定の貫通ホールと、半導体ピラー１７が埋設される予定の貫通ホールとを、同時にマトリクス状に形成する。次に、この貫通ホールの内面上に、絶縁層２７、電荷蓄積層２６及び絶縁層２５をこの順に形成する。次に、全ての貫通ホール内に半導体材料、例えば、ドナーがドープされたＮ型の多結晶シリコン又は非晶質シリコンを埋め込む。これにより、４層の電極膜１３がワード線ＷＬとなり、貫通ホール１５の中央部及び半導体ピラー１７の中央部が形成される。
次に、１層の絶縁膜１２、１層の電極膜１３、１層の絶縁膜１２をこの順に形成する。そして、これらに貫通ホールを形成し、貫通ホールの内面上にゲート絶縁膜を形成し、内部に半導体材料を埋め込む。これにより、形成された電極膜１３が上側選択ゲートＵＳＧとなり、貫通ホール１５の上部及び半導体ピラー１７の上部が形成される。この結果、貫通ホール１５及び半導体ピラー１７が完成する。
そして、導電体ピラー１６を埋め込む予定の貫通ホール１５のみを露出させ、他の貫通ホール１５を覆うようにレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを施すことにより、導電体ピラー１６を埋め込む予定の貫通ホール１５内から半導体ピラー１７を除去する。その後、この貫通ホール１５内に改めて導電体材料、例えば、導電体ピラー１６よりも高濃度にドナーがドープされたＮ＋型の多結晶シリコン若しくは非晶質シリコン、又はタングステン若しくはアルミニウム等の金属を埋め込み、導電体ピラー１６を形成する。
そして、ビア１９、２０及びコンタクト２１を形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ、シャント配線ＳＬ、上側選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成する。これにより、装置１を製造する。この方法によれば、Ｘ方向及びＹ方向のそれぞれについて一定の周期で配列された貫通ホール１５を同時に形成しているため、貫通ホール１５のサイズのばらつきを抑えることができる。
又は、以下の方法によっても、装置１を製造することができる。
上述の貫通ホール１５を形成する各段階において、導電体ピラー１６を形成する予定の領域を覆い、半導体ピラー１７を形成する予定の領域を露出させるようにレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行い、半導体ピラー１７が埋設される予定の貫通ホール１５のみを先に形成する。そして、この貫通ホール１５内に半導体材料を埋設し、半導体ピラー１７を形成する。次に、積層体１４を形成した後、導電体１６が埋設される予定の領域に貫通ホール１５を形成し、導電材料を埋め込み、導電体ピラー１６を形成する。以後、同様に、ビア１９、２０及びコンタクト２１を形成し、ビット配線ＢＬ、シャント配線ＳＬ、上側選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ及びセルソース配線ＣＳＬを形成する。
次に、本実施形態の動作及び効果について説明する。
図１に示すように、装置１においては、ビット線ＢＬを選択することにより、メモリセルのＸ座標を選び、上側選択ゲートＵＳＧを選択することにより、メモリセルのＹ座標を選び、ワード線ＷＬを選択することにより、メモリセルのＺ座標を選ぶ。これにより、装置１内から１つのメモリセルを選択し、このメモリセルに対して電荷を注入又は引き出すことにより、データを記憶又は消去する。また、このメモリセルを通過するように、ビット線ＢＬとセルソースＣＳとの間にセンス電流を流すことにより、記憶されたデータを読み出す。
そして、本実施形態においては、シャント配線ＳＬが導電体ピラー１６を介してセルソースＣＳに接続されている。このため、シャント配線ＳＬに印加した電位を、セルソースＣＳに印加することができる。これにより、セルソースＣＳの電位を所定の電位に調整する際には、セルソース配線ＣＳＬ及びコンタクト２１を介してセルソースＣＳの＋Ｘ方向側の端部に電位を印加すると共に、シャント配線ＳＬ及び導電体ピラー１６を介してセルソースＣＳのＸ方向中央部にも電位を印加することができる。この結果、装置１を大型化しても、セルソースＣＳを素早く充放電し、その電位を速やかに所定の電位に調整することができる。これにより、データの書き込み、読み出し、消去の各動作の所要時間を短縮し、また、誤動作の発生を防止することができる。従って、装置１の記憶容量を増大させるために、小さなメモリセルアレイを複数設ける必要がなく、１つの大きなメモリセルアレイを形成することができる。これにより、周辺回路を複数組設ける必要がなくなり、チップ面積を低減することができる。
これに対して、仮に、シャント配線ＳＬ及び導電体ピラー１６が設けられていないと、セルソースＣＳの電位を所定の電位に調整する際に、セルソースＣＳの端部からしか電位を印加できない。また、セルソースＣＳはシリコン基板１１の上層部分に形成された不純物拡散層であるため、金属部分と比較して抵抗率が大きい。従って、シャント配線ＳＬ及び導電体ピラー１６を設けた場合と比較して、セルソースＣＳの電位を所定の電位に調整するために要する時間が長くなる。このため、メモリセルアレイを大型化すると、各動作の所要時間が長くなり、また、誤動作が発生しやすくなる。従って、装置１の大容量化を図るためには、小さなメモリセルアレイを複数個設けざるを得なくなり、周辺回路が増え、チップ面積が増大する。
また、本実施形態によれば、マトリクス状に配列された貫通ホール１５のうち、Ｘ方向中央部に位置する一列の貫通ホール１５内に導電体ピラー１６を埋設しているため、導電体ピラー１６をセルソースＣＳのＸ方向中央部分に接続させることができる。
次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図７は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図６及び図７に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、シャント配線ＳＬよりも上層に、Ｘ方向に延びる上部配線Ｍが設けられている。上部配線Ｍは、積層体１４ごとに、セルソース配線ＣＳＬの直上域からシャント配線ＳＬの直上域にわたって配設されており、上部配線Ｍの＋Ｘ方向側の端部は、ビア３２を介してセルソース配線ＣＳＬに接続されており、−Ｘ方向側の端部は、ビア３３を介してシャント配線ＳＬに接続されている。上部配線Ｍは、例えば、タングステン、アルミニウム又は銅等の金属により形成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
セルソースＣＳに電位を印加するためには、セルソース用のドライバ回路が必要である。前述の第１の実施形態において、コンタクト２１及びシャント配線ＳＬの双方を介してセルソースＣＳに電位を印加するためには、積層体１４から見て＋Ｘ方向側の領域と＋Ｙ方向側若しくは−Ｙ方向側の領域の双方にセルソース用のドライバ回路を設けるか、又は、積層体１４から見て＋Ｘ方向側の領域のみにドライバ回路を設け、このドライバ回路から＋Ｙ方向側若しくは−Ｙ方向側の領域まで配線を引き回す必要がある。
これに対して、本実施形態によれば、シャント配線ＳＬよりも上層にＸ方向に延びる上部配線Ｍを設けることにより、セルソース配線ＣＳＬを、上部配線Ｍを介してシャント配線ＳＬに接続することができる。このため、積層体１４から見てＹ方向側の領域にドライバ回路を設ける必要がなく、配線を引き回す必要もない。これにより、装置全体の構成を簡略化し、より一層の小型化を図ることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図８は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図８に示すように、本実施形態に係る不揮発性半導体記憶装置３においては、シャント配線ＳＬが積層体１４ごとに分断されている。また、上部配線Ｍは、積層体１４ごとに設けられている。従って、装置３においては、積層体１４と同数の上部配線Ｍが設けられている。更に、セルソースＣＳも、Ｙ方向に沿って積層体１４ごとに複数の部分に分断されている。セルソースＣＳの複数の部分は、Ｙ方向に沿って配列されており、電気的に相互に分離されている。そして、各積層体１４において、上部配線Ｍは、シャント配線ＳＬ及び導電体ピラー１６を介して、セルソースＣＳの各部分に接続されている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
本実施形態においては、シャント配線ＳＬ、セルソースＣＳが積層体１４ごとに分断されており、積層体１４ごとに上部配線Ｍが設けられているため、半導体ピラー１７の上下端間に印加する電圧を、積層体１４ごとに制御することができる。これにより、メモリセルに記憶されているデータを、積層体１４ごとに消去することができる。すなわち、装置３においては、１つの積層体１４に属する一定数のメモリセルが１つのブロックを構成し、ブロック単位でデータの消去を行うことができる。本実施形態における上記以外の動作及び効果は、前述の第２の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。
図９は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図９に示すように、本実施形態に係る不揮発性半導体記憶装置４においては、前述の第１の実施形態に係る不揮発性半導体記憶装置１（図３参照）と比較して、導電体ピラー１６がセルソースＣＳではなく下側選択ゲートＬＳＧに接続されている点が異なっている。なお、導電体ピラー１６は、上側選択ゲートＵＳＧ、ワード線ＷＬ及びセルソースＣＳには接続されていない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態においては、シャント配線ＳＬが導電体ピラー１６を介して下側選択ゲートＬＳＧに接続されている。このため、下側選択ゲート配線ＬＳＬがビア２０を介して下側選択ゲートＬＳＧの端部に電位を印加すると共に、シャント配線ＳＬ及び導電体ピラー１６を介して下側選択ゲートＬＳＧの中央部にも電位を印加することができる。この結果、下側選択ゲートＬＳＧの電位を速やかに調整することができる。
本実施形態に係る装置４は、例えば、以下の方法によって製造することができる。すなわち、１層目の絶縁膜１２及び１層目の電極膜１３を形成し、これらの膜に貫通ホールを形成する際に、導電体ピラー１６の直下域となる予定の領域には貫通ホールを形成しない。そして、貫通ホール内に半導体材料を埋め込む。次に、２層目以降の絶縁膜１２及び電極膜１３を形成し、これらの膜に貫通ホールを形成する際に、導電体ピラー１６が埋設される予定の貫通ホール１５と、半導体ピラー１７が埋設される予定の貫通ホール１５とを、同時に形成する。これにより、半導体ピラー１７が埋設される予定の貫通ホール１５はセルソースＣＳまで到達するが、導電体ピラー１６が埋設される予定の貫通ホール１５は１層目の電極膜１３、すなわち、下側選択ゲートＬＳＧまでしか到達しない。そして、全ての貫通ホール内に半導体材料を埋め込む。次に、最上層の絶縁膜１２及び電極膜１３を形成し、貫通ホールを形成し、半導体材料を埋め込む。これにより、半導体ピラー１７が埋設される。その後、導電体ピラー１６を形成する予定の貫通ホール１５内から半導体材料を除去し、この貫通ホール１５内に導電体ピラー１６を改めて埋設する。この方法によれば、シャント配線ＳＬと下側選択ゲートＬＳＧとの間にのみ、導電体ピラー１６を設けることができる。
次に、本発明の第５の実施形態について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１０に示すように、本実施形態は、前述の第４の実施形態に前述の第２の実施形態を組み合わせた例である。すなわち、本実施形態に係る不揮発性半導体記憶装置５においては、シャント配線ＳＬは導電体ピラー１６を介して下側選択ゲートＬＳＧに接続されており、シャント配線ＳＬと下側選択ゲート配線ＬＳＬとの間に、上部配線Ｍが接続されている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
本実施形態によれば、積層体１４から見て±Ｙ方向側の領域に下側選択ゲートＬＳＧを駆動するためのドライバ回路を設けることなく、また、これらの領域内で配線を引き回すことなく、シャント配線ＳＬ及び導電体ピラー１６を介して下側選択ゲートＬＳＧに電位を印加することができる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
次に、本発明の第６の実施形態について説明する。
図１１は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図１２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１１及び図１２に示すように、本実施形態に係る不揮発性半導体記憶装置６は、前述の第２の実施形態に係る不揮発性半導体記憶装置２（図６及び図７参照）と比較して、以下の点が異なっている。すなわち、導電体ピラー１６はセルソースＣＳではなく上側選択ゲートＵＳＧに接続されている。なお、導電体ピラー１６は、ワード線ＷＬ、下側選択ゲートＬＳＧ及びセルソースＣＳには接続されていない。また、シャント配線ＳＬは上側選択ゲート配線ＵＳＬごとに分断されている。更に、上部配線Ｍは積層体１４ごとではなく上側選択ゲート配線ＵＳＬごとに設けられており、上側選択ゲート配線ＵＳＬをシャント配線ＳＬに接続している。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。なお、装置６の製造方法は、前述の第４の実施形態で説明した方法と同様である。
本実施形態においては、上側選択ゲート配線ＵＳＬがビア１８を介して上側選択ゲートＵＳＧの端部に電位を印加すると共に、上部配線Ｍ、シャント配線ＳＬ及び導電体ピラー１６を介して上側選択ゲートＵＳＧの中央部にも電位を印加することができる。この結果、上側選択ゲートＵＳＧの電位を速やかに調整することができる。
次に、本発明の第７の実施形態について説明する。
図１３は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１３に示すように、本実施形態に係る不揮発性半導体記憶装置７においては、前述の第１の実施形態に係る不揮発性半導体記憶装置１（図３参照）と比較して、導電体ピラー１６がセルソースＣＳではなくワード線ＷＬの１つに接続されている点が異なっている。なお、導電体ピラー１６は、上側選択ゲートＵＳＧ、他のワード線ＷＬ、下側選択ゲートＬＳＧ及びセルソースＣＳには接続されていない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
なお、導電体ピラー１６の直下域には、貫通ホールが形成されていてもいなくてもよく、貫通ホールが形成されている場合には、この貫通ホール内には、絶縁材料が埋め込まれていてもよく、上方の導電体ピラー１６に接続されない限り、導電材料が埋め込まれていてもよく、半導体材料が埋め込まれていてもよい。但し、半導体材料が埋め込まれていても、メモリセルとしては機能しない。
本実施形態においては、ワード配線ＷＬＬがビア１９を介してワード線ＷＬの＋Ｘ方向側の端部に電位を印加すると共に、シャント配線ＳＬ及び導電体ピラー１６を介してワード線ＷＬのＸ方向中央部にも電位を印加することができる。この結果、このワード線ＷＬの電位を速やかに調整することができる。
次に、本発明の第８の実施形態について説明する。
図１４は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１４に示すように、本実施形態は、前述の第７の実施形態に前述の第２の実施形態を組み合わせた例である。すなわち、本実施形態に係る不揮発性半導体記憶装置８においては、シャント配線ＳＬは導電体ピラー１６を介して１つのワード線ＷＬに接続されており、シャント配線ＳＬとこのワード線ＷＬに接続されたワード配線ＷＬＬとの間に、上部配線Ｍが接続されている。本実施形態における上記以外の構成は、前述の第７の実施形態と同様である。
本実施形態によれば、積層体１４から見て±Ｙ方向側の領域にワード線ＷＬを駆動するためのドライバ回路を設けることなく、また、これらの領域内で配線を引き回すことなく、シャント配線ＳＬ及び導電体ピラー１６を介してワード線ＷＬに電位を印加することができる。本実施形態における上記以外の動作及び効果は、前述の第７の実施形態と同様である。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の１本のメモリストリングを例示する斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置の１つのメモリセルを例示する断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 本発明の第４の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本発明の第５の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本発明の第６の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 第６の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本発明の第７の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本発明の第８の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
符号の説明
１、２、３、４、５、６、７、８ 不揮発性半導体記憶装置、１１ シリコン基板、１２ 絶縁膜、１３ 電極膜、１４ 積層体、１５ 貫通ホール、１６ 導電体ピラー、１７ 半導体ピラー、１８、１９、２０ ビア、２１ コンタクト、２５ 絶縁層、２６ 電荷蓄積層、２７ 絶縁層、３２、３３ ビア、ＢＬ ビット配線、ＣＳ セルソース、ＣＳＬ セルソース配線、ＬＳＧ 下側選択ゲート、ＬＳＬ 下側選択ゲート配線、Ｍ 上部配線、ＳＬ シャント配線、ＵＳＧ 上側選択ゲート、ＵＳＬ 上側選択ゲート配線、ＷＬ ワード線、ＷＬＬ ワード配線

Claims (5)

  1. 基板と、
    前記基板の上層部分に形成された半導体領域と、
    前記基板上に交互に積層され、積層方向に延びる複数の貫通ホールが前記積層方向から見てマトリクス状に形成されたそれぞれ複数の絶縁膜及び電極膜と、
    前記半導体領域に接続されたコンタクトと、
    前記複数の貫通ホールのうちの一部であって第１の方向に配列された貫通ホールの内部に埋設され、前記半導体領域に接続された導電体ピラーと、
    残りの前記貫通ホールの内部に埋設され前記半導体領域に接続された半導体ピラーと、
    前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記コンタクトに接続されたセルソース配線と、
    前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記導電体ピラーに接続されたシャント配線と、
    前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記半導体ピラーに接続されたビット配線と、
    少なくとも前記半導体ピラーと一部の前記電極膜との間に設けられた電荷蓄積層と、
    を備え、
    前記導電体ピラーの抵抗率は、前記半導体ピラーの抵抗率よりも低く、
    前記半導体領域には、前記セルソース配線及び前記コンタクトを介して電位が印加されると共に、前記シャント配線及び前記導電体ピラーを介して電位が印加されることを特徴とする不揮発性半導体記憶装置。
  2. 前記シャント配線及び前記ビット配線よりも上方に設けられ、前記第１の方向に交差する第２の方向に延び、前記セルソース配線及び前記シャント配線に接続された上部配線をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記半導体領域は、前記第１の方向に沿って配列され相互に分離された複数の部分に分断されており、
    前記シャント配線及び前記上部配線は前記部分ごとに設けられている
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 基板と、
    前記基板の上層部分に形成された半導体領域と、
    前記基板上に交互に積層され、積層方向に延びる複数の貫通ホールが前記積層方向から見てマトリクス状に形成されたそれぞれ複数の絶縁膜及び電極膜と、
    一の前記電極膜に接続されたビアと、
    前記複数の貫通ホールのうちの一部であって第１の方向に配列された貫通ホールの内部に埋設され、前記一の電極膜に接続された導電体ピラーと、
    残りの前記貫通ホールの内部に埋設され前記半導体領域に接続された半導体ピラーと、
    前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記ビアに接続された配線と、
    前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記導電体ピラーに接続されたシャント配線と、
    前記それぞれ複数の絶縁膜及び電極膜よりも上層に設けられ、前記半導体ピラーに接続されたビット配線と、
    少なくとも前記半導体ピラーと一部の前記電極膜との間に設けられた電荷蓄積層と、
    を備え、
    前記導電体ピラーの抵抗率は、前記半導体ピラーの抵抗率よりも低く、
    前記一の電極膜には、前記配線及び前記ビアを介して電位が印加されると共に、前記シャント配線及び前記導電体ピラーを介して電位が印加されることを特徴とする不揮発性半導体記憶装置。
  5. 前記シャント配線及び前記ビット配線よりも上方に設けられ、前記第１の方向に交差する第２の方向に延び、前記配線及び前記シャント配線に接続された上部配線をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
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