JP2019054102A - 記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】インライン検査により構造欠陥を検出可能な記憶装置を提供する。【解決手段】記憶装置は、３次元配置されたメモリセルを含む複数の構成要素と、前記複数の構成要素のうちの少なくとも１つに電気的に接続されたトランジスタと、前記複数の構成要素のうちの少なくとも１つに前記トランジスタを介して直列接続された検査パッドと、前記検査パッドおよび前記トランジスタのゲートに電気的に接続され、前記トランジスタをオフ状態とするために両者に共通な電位を供給可能な配線と、を備える。【選択図】図１

Description

実施形態は、記憶装置およびその製造方法に関する。
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型フラッシュメモリデバイスは、ソース層の上に積層された複数のワード線と、複数のワード線を貫いて延びる半導体チャネルと、を備える。メモリセルは、各ワード線と半導体チャネルとが交差する部分に配置される。このような記憶装置では、製造条件の変動に起因する積層体内の構造欠陥を検出することが難しい。このため、その製造過程では、リアルタイムに構造欠陥を検出し、製造条件にフィードバックすることが可能なインライン検査が求められる。
特開２００６−１７３１９４号公報
実施形態は、インライン検査により構造欠陥を検出可能な記憶装置を提供する。
実施形態に係る記憶装置は、３次元配置されたメモリセルを含む複数の構成要素と、前記複数の構成要素のうちの少なくとも１つに電気的に接続されたトランジスタと、前記複数の構成要素のうちの少なくとも１つに前記トランジスタを介して直列接続された検査パッドと、前記検査パッドおよび前記トランジスタのゲートに電気的に接続され、前記トランジスタをオフ状態とするために両者に共通な電位を供給可能な配線と、を備える。
第１実施形態に係る記憶装置を示す模式図である。 第１実施形態に係る記憶装置の製造方法を示すフローチャートである。 第１実施形態に係る記憶装置のメモリセルアレイを示す模式図である。 第１実施形態に係る記憶装置の第１の構成を示す模式図である。 第１実施形態に係る記憶装置の第２の構成を示す模式図である。 第１実施形態に係る記憶装置の第３の構成を示す模式平面図である。 第１実施形態に係る記憶装置の第３の構成を示す模式断面図である。 第１実施形態に係る記憶装置の第３の構成を示す模式図である。 第２実施形態に係る記憶装置を示す模式平面図である。 第２実施形態に係る記憶装置の構造を示す模式図である。 第２実施形態に係る記憶装置の検査方法を示す模式図である。 比較例に係る記憶装置の検査方法を示す模式図である。 第２実施形態の変形例に係る記憶装置を示す模式平面図である。 第３実施形態に係る記憶装置を示す模式図である。 第３実施形態に係る記憶装置を示す模式平面図である。 第３実施形態の変形例に係る記憶装置を示す模式図である。 第３実施形態の変形例に係る記憶装置を示す別の模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す模式図である。記憶装置１は、例えば、ＮＡＮＤ型フラシュメモリ装置であり、３次元配置された複数のメモリセルを含む。
図１に示すように、記憶装置１は、複数の構成要素ＥＬと、トランジスタＴｒ１〜Ｔｒ３と、検査パッド１１およびゲートパッド１３と、配線Ｖｓｓと、を含む。構成要素ＥＬは、例えば、メモリセルを駆動する回路、ワード線ＷＬおよびビット線ＢＬ等である。検査パッド１１は、トランジスタＴｒ１〜Ｔｒ３を介して複数の構成要素ＥＬにそれぞれ直列接続される。ゲートパッド１３は、トランジスタＴｒ１〜Ｔｒ３の各ゲートに電気的に接続される。検査パッド１１およびゲートパッド１３は、例えば、インライン検査に用いられ、検査プローブを接触可能な面積を有する。
この例では、トランジスタＴｒ１〜Ｔｒ３を介して複数の構成要素ＥＬが検査パッド１１に並列に接続されるが、実施形態は、この例に限定される訳ではなく、検査パッド１１には、少なくとも１つの構成要素ＥＬが接続されていれば良い。
検査パッド１１およびゲートパッド１３は、例えば、複数の構成要素ＥＬおよびトランジスタＴｒ１〜Ｔｒ３よりも上層に位置する第１配線層中に設けられる。配線Ｖｓｓは、第１配線層よりも上層の第２配線層中に設けられる。配線Ｖｓｓは、検査パッド１１およびゲートパッド１３に電気的に接続され、両者に共通の電位を供給する。配線Ｖｓｓは、例えば、基板に接続され、ＧＮＤ電位を検査パッド１１およびゲートパッド１３に供給する。構成要素ＥＬおよびトランジスタＴｒ１〜Ｔｒ３は、その基板上に設けられる。
例えば、トランジスタＴｒ１〜Ｔｒ３は、プラスの閾値電圧Ｖｔｈを有するＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタであり、検査パッド１１は、各トランジスタＴｒのソースに電気的に接続される。結果として、トランジスタＴｒ１〜Ｔｒ３のソースおよびゲートにＧＮＤ電位が供給され、トランジスタＴｒ１〜Ｔｒ３はＯＦＦ状態となる。これにより、各構成要素ＥＬは、電気的に分離される。
次に、図２、図３、図４を参照して記憶装置１の製造方法を説明する。
図２は、記憶装置１の製造過程を示すフローチャートである。
図３は、記憶装置１のメモリセルアレイＭＣＡを模式的に示す斜視図である。なお、図３では、各構成要素を相互に電気的に絶縁する絶縁膜の一部を省略している。
図４は、インライン検査時の記憶装置１の構成を示す模式図である。
ステップＳ０１：３次元配置されたメモリセルを含むメモリセルアレイＭＣＡおよびトランジスタＴｒ１〜Ｔｒ３を基板上に形成する。トランジスタＴｒ１〜Ｔｒ３は、例えば、メモリセルアレイＭＣＡの周辺に設けられる。
図３に示すようにメモリセルアレイＭＣＡは、ソース層１０の上に設けられた積層体１００を有する。ソース層１０は、基板の一部、もしくは、基板上に設けられた導電層（図１６、図１７参照）である。積層体１００は、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤと、を含む。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、ソース層１０の上に層間絶縁膜ＩＩＦを介して積層される。
メモリセルアレイＭＣＡは、柱状体ＣＬと、ビット線ＢＬと、ソース線ＳＬと、ソースコンタクトＬＩと、をさらに含む。柱状体ＣＬは、積層体１００を貫いてＺ方向に延びる。ビット線ＢＬは、積層体１００の上方において、例えば、Ｙ方向に延びる。ビット線ＢＬは、コンタクトプラグＣｂおよびＶ１を介して柱状体ＣＬに電気的に接続される。メモリセルは、柱状体ＣＬがワード線ＷＬと交差する部分に設けられる。
選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、スリットＳＴにより分断され、複数の積層体１００がソース層１０の上に配置される。さらに、ソースコンタクトＬＩは、スリットＳＴの内部に設けられる。ソースコンタクトＬＩは、ソース層１０とソース線ＳＬとを電気的に接続する。ソース線ＳＬは、コンタクトプラグＣｓを介してソースコンタクトＬＩに接続され、ソースコンタクトＬＩは、ソース層１０に接続される。
ステップＳ０２：メモリセルアレイＭＣＡの少なくとも１つの構成要素に、トランジスタＴｒを介して直列接続された検査パッド１１を形成する。検査パッド１１は、例えば、ビット線ＢＬよりも上層の配線層に設けられる。
図４に示すように、検査パッド１１Ａ、１１Ｂおよびゲートパッド１３が設けられる。検査パッド１１Ａは、トランジスタＴｒ１を介して奇数番目のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７に直列接続される。検査パッド１１Ｂは、トランジスタＴｒ２を介して偶数番目のビット線ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ８に直列接続される。すなわち、検査パッド１１Ａおよび１１Ｂは、Ｘ方向に並んだビット線ＢＬのうちの１つおきのビット線ＢＬにそれぞれ電気的に接続される。ゲートパッド１３は、トランジスタＴｒ１およびＴｒ２のそれぞれのゲートに電気的に接続される。
ステップＳ０３：インライン検査を実施する。例えば、検査パッド１１Ａ、１１Ｂおよびゲートパッド１３にプローブを接触させ、ゲートパッド１３にトランジスタＴｒ１およびＴｒ２をＯＮさせる所定のゲートバイアスを供給する。続いて、検査パッド１１Ａと検査パッド１１Ｂとの間に電圧を印加し、その間に流れる電流を検出することにより、奇数番目のビット線ＢＬと偶数番目のビット線ＢＬとの接触の有無を検査する。または、検査パッド１１Ａと検査パッド１１Ｂとの間に電圧を印加し、抵抗値や容量値、トランジスタ特性カーブ（ＩｄＶｇ）等の電流電圧特性を取得する。 これにより、ビット線ＢＬが適切に形成されたか否かを判定することができる。
ステップＳ０４：検査パッド１１の上方に、配線Ｖｓｓを含む配線層を形成する。配線Ｖｓｓは、検査パッド１１およびゲートパッド１３に電気的に接続され、両者に共通のバイアスを供給するように形成される（図１参照）。
ステップＳ０５：配線Ｖｓｓを介して検査パッド１１およびゲートパッド１３に所定のバイアスを供給し、トランジスタＴｒをオフ状態とする。これにより、ビット線ＢＬは、検査パッド１１Ａおよび１１Ｂから分離され、それぞれ独立に制御される。その後、各ビット線ＢＬおよびワード線ＷＬに所定のバイアスを供給し、メモリセルの動作をテストする。
図５は、インライン検査時の記憶装置１の別の構成を示す模式図である。この例では、メモリセルアレイＭＣＡの上方に検査パッド１１Ａ、１１Ｂ、１１Ｃおよびゲートパッド１３が設けられる。
検査パッド１１Ａは、トランジスタＴｒ１およびコンタクトプラグＣＣを介して奇数番目のワードラインＷＬ１、ＷＬ３に電気的に接続される。検査パッド１１Ｂは、トランジスタＴｒ２およびコンタクトプラグＣＣを介して偶数番目のワードラインＷＬ２、ＷＬ４に電気的に直列接続される。検査パッド１１Ｃは、トランジスタＴｒ３を介してソースコンタクトＬＩに直列接続される。ゲートパッド１３は、トランジスタＴｒ１、Ｔｒ２およびＴｒ３のそれぞれのゲートに電気的に接続される。
インライン検査では、例えば、検査パッド１１Ａ、１１Ｂおよびゲートパッド１３にプローブを接触させ、ゲートパッド１３にトランジスタＴｒ１、Ｔｒ２およびＴｒ３をＯＮさせる所定のゲートバイアスを供給する。続いて、検査パッド１１Ａと検査パッド１１Ｂとの間、検査パッド１１Ｂと検査パッド１１Ｃとの間、および、検査パッド１１Ｃと検査パッド１１Ａとの間に電圧を印加し、それぞれの間に流れる電流を検出する。これにより、奇数番目のワード線ＷＬと偶数番目のワード線ＷＬとの接触の有無、偶数番目のワード線ＷＬとソースコンタクトＬＩとの接触の有無、および、ソースコンタクトＬＩと奇数番目のワード線ＷＬとの接触の有無を検査する。その結果、ワード線ＷＬおよびソースコンタクトＬＩが適切に形成されたか否かを判定することができる。
図６、図７および図８は、インライン検査時の記憶装置１の他の構成を示す模式図である。この例では、トランジスタＴｒとして、メモリセルアレイＭＣＡの内部に位置するメモリセルトランジスタもしくは選択ゲートトランジスタ、または、その両方が用いられる。
図６（ａ）は、メモリセルアレイＭＣＡの端に位置する引き出し領域ＨＵＲとメモリセル領域ＭＣＲとを示す模式平面図である。引き出し領域ＨＵＲでは、Ｚ方向に積層された選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの端部が階段状に形成され（図７（ａ）参照）、それぞれに接続されたコンタクトプラグＣＣが設けられる。メモリセル領域ＭＣＲでは、柱状体ＣＬにビット線ＢＬが接続される。
図６（ｂ）は、柱状体ＣＬの構造を示す模式断面図である。柱状体ＣＬは、半導体ピラーＳＰと、メモリ膜ＭＦと、を含む。メモリ膜ＭＦは、半導体ピラーＳＰの側面を囲むように設けられる。半導体ピラーＳＰは、例えば、Ｚ方向に延びる絶縁性コア３１と、半導体層３３と、を含む。半導体層３３は、絶縁性コア３１とメモリ膜ＭＦとの間に位置し、絶縁性コア３１に沿ってＺ方向に延びる。ビット線ＢＬは、半導体層３３に電気的に接続される。
メモリ膜ＭＦは、例えば、ブロック絶縁膜２１と、電荷保持膜２３と、トンネル絶縁膜２５と、を含む積層構造を有する。ブロック絶縁膜２１およびトンネル絶縁膜２５は、例えば、シリコン酸化膜であり、電荷保持膜２３は、例えば、シリコン窒化膜である。
図７（ａ）は、図６（ａ）中の７Ａ−７Ａ線に沿った断面を示す模式図である。この例では、検査パッド１１は、ソース層１０に接続されたコンタクトプラグＣＳに電気的に接続されるように設けられる。ゲートパッド１３は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤにそれぞれ接続されたコンタクトプラグＣＣの全てに電気的に接続される。
図７（ａ）に示すように、半導体ピラーＳＰは、その下端においてソース層１０に接続される。また、半導体ピラーＳＰは、その上端において、ビット線ＢＬのいずれか１つに電気的に接続される。
例えば、メモリセルトランジスタＭＴｒは、ワード線ＷＬと柱状体ＣＬとが交差する部分に形成される。ワード線ＷＬは、メモリセルトランジスタＭＴｒのゲートとして機能し、半導体ピラーＳＰは、メモリセルトランジスタＭＴｒのチャネルとして機能する。また、メモリ膜ＭＦは、メモリセルトランジスタＭＴｒのゲート絶縁膜として機能する。
選択トランジスタＳＴｒは、選択ゲートＳＧＳおよびＳＧＤが柱状体ＣＬと交差する部分にそれぞれ形成される。選択ゲートＳＧＳおよびＳＧＤは、選択トランジスタＳＴｒのゲートとしてそれぞれ機能し、半導体ピラーＳＰは、選択トランジスタＳＴｒのチャネルとして機能する。また、メモリ膜ＭＦは、選択トランジスタＳＴｒのゲート絶縁膜として機能する。
検査パッド１１は、コンタクトプラグＣＳおよびソース層１０を介して半導体ピラーＳＰに電気的に接続される。さらに、検査パッド１１は、半導体ピラーＳＰを介してビット線ＢＬと電気的に接続される。したがって、ゲートパッド１３に所定のバイアスを供給し、メモリセルトランジスタＭＴｒおよび選択トランジスタＳＴｒをＯＮ／ＯＦＦさせることにより、検査パッド１１とビット線ＢＬとの間の電気的な導通を制御することができる。この例では、１つの検査パッド１１は、複数のビット線ＢＬのうちの奇数番目または偶数番目に位置するビット線ＢＬに半導体ピラーＳＰを介して電気的に接続される。
図７（ｂ）は、図６（ａ）中の７Ｂ−７Ｂ線に沿った断面を示す模式図である。図７（ｂ）に示すように、ソース層１０は、スリットＳＴにより複数の部分に分断され、複数の部分は、スリットＳＴの内部に設けられた絶縁膜により相互に絶縁される。
例えば、ソース層１０の分断された１つの部分に電気的に接続された検査パッド１１が、奇数番目のビット線ＢＬ（Even）に電気的に接続された場合、ソース層１０の別の部分に電気的に接続された別の検査パッド１１は、偶数番目のビット線ＢＬ（Odd）に電気的に接続されるように設けられる。
このように、本実施形態では、メモリセルアレイＭＣＡの周りに設けられるトランジスタＴｒ１〜Ｔｒ３に代えて、メモリセルアレイＭＣＡ内に位置するメモリセルトランジスタＭＴｒおよび選択トランジスタＳＴｒを用いることにより、検査パッド１１と、被検査対象につながるビット線ＢＬと、の間の電気的な接続をＯＮ／ＯＦＦ制御するように構成される。
図８（ａ）〜（ｄ）は、インライン検査に用いることが可能な選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒを配置する領域ＩＡ１〜ＩＡ３を示す模式図である。選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒは、ビット線ＢＬと検査パッド１１との間（図７（a）参照）に直列に接続されており、検査パッド１１を介してビット線ＢＬ間の接続を電気的に検査することが可能となる。その結果、ビット線ＢＬが適切に形成されたか否かを判定することができる。各図には、２つのメモリセルアレイＭＣＡと、センスアンプ（ＳＡ）と、ぞれぞれのメモリセルアレイを制御するローデコーダＲＤが示されている。
例えば、図８（ａ）に示すように、一方のメモリセルアレイＭＣＡの上端に位置する領域ＩＡ１に設けられた選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒを用いて被検査対象に接続しても良い。
図８（ｂ）に示すように、メモリセルアレイＭＣＡの中央に位置する領域ＩＡ２に設けられた選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒを用いても良い。
図８（ｃ）に示すように、メモリセルアレイＭＣＡの下端に位置する領域ＩＡ３に設けられた選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒを用いることもできる。
図８（ｄ）に示すように、例えば、上端に位置する領域ＩＡ１の選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒを奇数番目のビット線ＢＬに接続し、下端に位置する領域ＩＡ３の選択トランジスタＳＴｒおよびメモリセルトランジスタＭＴｒを偶数番目のビット線ＢＬを接続し、偶数番目のビット線ＢＬと奇数番目のビット線ＢＬとの間の絶縁を検査する事が可能である。
本実施形態では、メモリセルアレイＭＣＡの上方に設けられる検査パッド１１を用いて、メモリセルアレイＭＣＡの各構成要素ＥＬをインライン検査することができる。これにより、各構成要素ＥＬの形成条件の適否を各工程にフィードバックし、記憶装置１の製造歩留りを向上させることができる。さらに、インライン検査の後の工程において、検査パッド１１およびゲートパッド１３に共通電位を供給可能な配線Ｖｓｓを設ける。これにより、記憶装置１の使用時において、検査パッド１１と各構成要素ＥＬとの間に介在するトランジスタＴｒをオフ状態とし、検査パッド１１と各構成要素ＥＬとを電気的に分離することができる。
［第２実施形態］
図９は、第２実施形態に係る記憶装置２のメモリセルアレイＭＣＡを示す模式平面図である。記憶装置２は、メモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、検査領域ＩＲと、を含む。
メモリセル領域ＭＣＲには、複数の柱状体ＣＬが設けられ、ワード線ＷＬと交差する部分にメモリセルが形成される。引き出し領域ＨＵＲでは、Ｚ方向に積層された複数のワード線ＷＬのそれぞれに接続されるコンタクトプラグＣＣが配置される（図１０（ａ）参照）。
検査領域ＩＲは、スリットＳＴによりメモリセル領域ＭＣＲから分離され、コンタクトプラグＣＣのインライン検査に用いられる。
図１０（ａ）、（ｂ）および（ｃ）は、検査領域ＩＲの構造を示す模式図である。
図１０（ａ）は、メモリセルアレイＭＣＡの上面を示す模式図である。図１０（ｂ）は、図１０（ａ）中に示す１０Ｂ−１０Ｂ線に沿った断面図である。図１０（ｃ）は、図１０（ａ）中に示す１０Ｃ−１０Ｃ線に沿った断面図である。
図１０（ａ）に示すように、引き出し領域ＨＵＲおよび検査領域ＩＲには、コンタクトプラグＣＣおよびＣＳが配置される。検査領域ＩＲには、さらに、配線Ｍ０が設けられる。
図１０（ｂ）および（ｃ）に示すように、コンタクトプラグＣＳは、ソース層１０に接続される。複数のワード線ＷＬの端部は、階段状に設けられ、コンタクトプラグＣＣは、各ワード線ＷＬにそれぞれ接続される。
図１０（ｂ）に示すように、コンタクトプラグＣＣ２、ＣＣ４、ＣＣ６、ＣＣ８およびＣＣ１０は、ワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８およびＷＬ１０にそれぞれ接続される。なお、検査領域ＩＲに設けられるワード線ＷＬは、スリットＳＴにより分断されているため、図中に示すワード線ＷＬ２〜ＷＬ１０とは異なるものであるが、便宜上、同じ符号を用いて説明する。以下、同様。
また、図１０（ｃ）に示すように、コンタクトプラグＣＣ１、ＣＣ３、ＣＣ５、ＣＣ７およびＣＣ９は、ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７およびＷＬ９にそれぞれ接続される。
さらに、検査領域ＩＲでは、コンタクトプラグＣＳ、ＣＣ１、ＣＣ３、ＣＣ５、ＣＣ７およびＣＣ９をつなぐ配線Ｍ０が設けられる。これにより、ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７およびＷＬ９は、ソース層１０に電気的に接続される。
図１１（ａ）〜（ｄ）は、コンタクトプラグＣＣが不適切に設けられた例を示す模式図である。図１１（ａ）および（ｃ）は、図１０（ａ）に示す１０Ｂ−１０Ｂ線に沿った断面図である。図１１（ｂ）および（ｄ）は、インライン検査に現れるコンタクトプラグＣＳおよびＣＣの輝度変化を示す模式平面図である。
図１１（ａ）に示す例では、コンタクトプラグＣＣ６が、ワード線ＷＬ７およびＷＬ８の端部に接している。このような不良は、例えば、各ワード線ＷＬの端を階段状に形成する条件が適切でない場合に生じる。
図１１（ｂ）は、図１１（ａ）に示すコンタクトプラグＣＳ、ＣＣ２〜ＣＣ１０に荷電粒子線を照射し、それぞれのコンタクトプラグＣＳ、ＣＣ２〜ＣＣ１０の表面近傍から放出される二次電子を検出することにより、その表面を観察した場合の例を示している。コンタクトプラグＣＣ２、ＣＣ４およびＣＣ１０は、浮遊電位のワード線ＷＬ２、ＷＬ４およびＷＬ１０のそれぞれ接続されている。このため、コンタクトプラグＣＣ２、ＣＣ４およびＣＣ１０は、荷電粒子線照射により負電位にチャージアップされ、その結果、放出される二次電子量が増え、他のコンタクトプラグと比較して、例えば、相対的に高い輝度を示す。なお、負電位のチャージアップで相対的に高い輝度を示し、正電位のチャージアップで相対的に低い輝度を示すものとする。
これに対し、コンタクトプラグＣＳは、ソース層１０に接続されているため、荷電粒子線照射により負電位にチャージアップされることなく、相対的に低い輝度を示す。また、コンタクトプラグＣＣ６は、ソース層１０に電気的に接続されたワード線ＷＬ７に接触しているため、相対的に低い輝度を示す。さらに、ワード線ＷＬ８は、コンタクトプラグＣＣ６を介してワード線ＷＬ７に電気的に接続されているため、ワード線ＷＬ８に接続されたコンタクトプラグＣＣ８も相対的に低い輝度を示す。
コンタクトプラグＣＣ６が適切に形成されていれば、コンタクトプラグＣＣ６およびＣＣ８は、相対的に高い輝度を示すはずであり、コンタクトプラグＣＣ６およびＣＣ８の輝度が低いことから、いずれかのコンタクト構造に不良があることを検出できる。これにより、コンタクトプラグＣＣの形成条件、もしくは、ワード線ＷＬの階段状の端部の形成条件を修正することができる。
図１１（ｃ）に示す例では、コンタクトプラグＣＣ８が、ワード線ＷＬ８を突き抜けワード線ＷＬ７に接している。このような不良は、例えば、コンタクトプラグＣＣを形成するためのコンタクトホールのエッチング量が過剰である場合に生じる。
図１１（ｄ）は、図１１（ａ）に示すコンタクトプラグＣＳ、ＣＣ２〜ＣＣ１０に荷電粒子線を照射し、コンタクトプラグの表面近傍から放出される二次電子を検出することにより、その表面を観察した場合の例を示している。コンタクトプラグＣＣ２、ＣＣ４、ＣＣ６およびＣＣ１０は、浮遊電位のワード線ＷＬ２、ＷＬ４、ＷＬ６およびＷＬ１０のそれぞれ接続されている。このため、コンタクトプラグＣＣ２、ＣＣ４、ＣＣ６およびＣＣ１０は、相対的に高い輝度を示す。
これに対し、コンタクトプラグＣＣ８は、ソース層１０に電気的に接続されたワード線ＷＬ７に接触しているため、相対的に低い輝度を示す。コンタクトプラグＣＣ８が適切に形成されていれば、コンタクトプラグＣＣ８は、相対的に高い輝度を示すはずであり、コンタクトプラグＣＣ８の輝度が低いことから、コンタクトホールのエッチング量が過剰であることを検出できる。
また、コンタクトホールのエッチング量が不足している場合には、コンタクトプラグＣＳがソース層１０に到達せず、コンタクトプラグＣＳは、浮遊電位となる。そのため、エッチング量が十分で正常な場合のコンタクトプラグＣＳと比較して、相対的に高い輝度を示す。このため、コンタクトプラグＣＳの輝度により、コンタクトホールのエッチング量の不足を検出することができる。
図１２（ａ）および（ｂ）は、比較例に係るインライン検査を示す模式図である。この例では、ワード線ＷＬ１〜ＷＬ１０がスリットＳＴにより分断されていない。このため、ワード線間の寄生容量が大きく、各ワード線ＷＬに接続されたコンタクトプラグＣＣを負電位にチャージアップさせるためには、長時間の荷電粒子線照射が必要となる。
したがって、図１０（ａ）中に示すコンタクトプラグＣＣ６の異常を検出するためには、長時間のインライン検査を実施する必要があり、製造工程のスループットを低下させる。すなわち、通常のレベルでの荷電粒子線照射では、図１２（ｂ）に示すように、すべてのコンタクトプラグＣＣが低い輝度を示し、コンタクトプラグＣＣ６およびＣＣ８の接続不良を検出することはできない。
以上，荷電粒子線を照射して得られる二次電子量が被照射コンタクトプラグの電位に依存することを利用してコンタクトプラグの異常を検出することを示したが、荷電粒子線のエネルギー・電流量の条件により浮遊電位のコンタクトプラグが正電位にチャージアップすることもあれば、負電位にチャージアップすることもある。すなわち、実施形態は、浮遊電位のコンタクトプラグが他よりも高い輝度を示す上記の例に限定される訳ではなく、相対的な輝度変化に基づいて不具合を検出することが可能であれば良い。
図１３は、第２実施形態の変形例に係る検査領域ＩＲを示す模式平面図である。図１３は、図１０（ａ）中に示す１０Ｂ−１０Ｂ線に沿った断面に相当す模式図である。この例では、ワード線ＷＬ１〜ＷＬ１０の全てを分断するスリットＳＴに代えて、分離溝ＳＨＥが設けられる。
図１３に示すように、分離溝ＳＨＥは、ワード線ＷＬ７〜ＷＬ１０を分断するように設けられる。分離溝ＳＨＥの内部には、例えば、シリコン酸化膜などの絶縁膜が埋め込まれる。
上述したように、コンタクトプラグＣＳ、ＣＣ１〜ＣＣ１０を形成するためのコンタクトホールのエッチング量が不足する場合、最も長いコンタクトプラグＣＳを形成するコンタクトホールがソース層１０に到達しない。このため、コンタクトプラグＣＳの輝度を観察することにより、コンタクトホールのエッチング量の不足を検出することができる。
一方、コンタクトホールのエッチング量の過剰は、Ｚ方向の長さが短いコンタクトプラグＣＣ８およびＣＣ１０において検出され易い。すなわち、コンタクトプラグＣＣ８およびＣＣ１０を形成するためのコンタクトホールは、そのエッチング量が過剰となった場合、ワード線ＷＬ８およびＷＬ１０を突き抜けて、下層のワード線ＷＬ７およびＷＬ９に到達する。この例では、分離溝ＳＨＥを設けることにより、ワード線ＷＬ８およびＷＬ１０の寄生容量を小さくすることができる。これにより、コンタクトプラグＣＣ８およびＣＣ１０をチャージアップすることが可能となり、ワード線ＷＬ８もしくはＷＬ１０を突き抜けたコンタクトホールの存在を検出することができる。
［第３実施形態］
図１４（ａ）および（ｂ）は、第３実施形態に係る記憶装置３を示す模式図である。図１４（ａ）は、コンタクトプラグＣＣ１〜ＣＣ１０をトランジスタＴｒ１およびＴｒ２に接続する配線Ｍ０およびＭ１を示す平面図である。図１４（ｂ）は、図１４（ａ）中に示す１４Ｂ−１４Ｂ線に沿った断面図である。なお、本実施形態では、検査領域ＩＲを設けることなく、引き出し領域ＨＵＲに設けられたコンタクトプラグＣＣ１〜ＣＣ１０をトランジスタＴｒ１およびＴｒ２に電気的に接続する。
図１４（ａ）に示すように、コンタクトプラグＣＣ１〜ＣＣ１０は、Ｙ方向に並んだ２列に配置される。コンタクトプラグＣＣ１、ＣＣ３、ＣＣ５およびＣＣ７は、ワード線ＷＬ１、ＷＬ３、ＷＬ５およびＷＬ７にそれぞれ接続される（図１０（ｃ）参照）。コンタクトプラグＣＣ２、ＣＣ４、ＣＣ６およびＣＣ８は、ワード線ＷＬ２、ＷＬ４、ＷＬ６およびＷＬ８にそれぞれ接続される（図１０（ｂ）参照）。
例えば、コンタクトプラグＣＣ７は、配線Ｍ１を介してトランジスタＴｒ７に接続される。コンタクトプラグＣＣ８は、配線Ｍ０を介してトランジスタＴｒ８に接続される。
図１４（ｂ）に示すように、トランジスタＴｒ７およびＴｒ８は、メモリセルアレイＭＣＡの周辺において、基板ＳＢ上に設けられる。例えば、トランジスタＴｒ８とメモリセルアレイＭＣＡとの間は、ＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。また、トランジスタＴｒ８とトランジスタＴｒ７との間もＳＴＩにより電気的に分離される。例えば、トランジスタＴｒ８のドレインは、コンタクトプラグＣＴ、配線Ｍ０およびコンタクトプラグＣＣ８を介してワード線ＷＬ８に電気的に接続される。
図１５は、第３実施形態に係る記憶装置４を示す模式平面図である。図１５は、コンタクトプラグＣＣ１、ＣＣ３、ＣＣ５、ＣＣ７、ＣＣ９、ＣＣ１１と、トランジスタＴｒ１と、を電気的に接続するＭ０配線を示す平面図である。
図１５に示すように、コンタクトプラグＣＣ１〜ＣＣ１２は、３列に並べられる。そして、奇数番目のコンタクトプラグＣＣが、配線Ｍ０を介して異なるトランジスタにそれぞれ接続される。また、偶数番目のコンタクトプラグＣＣは、図示しない配線Ｍ１を介して異なるトランジスタにそれぞれ接続される。
図１６（ａ）および（ｂ）は、第３実施形態の変形例に係る記憶装置５を示す模式図である。図１６（ａ）は、図１６（ｂ）中に示す１６Ａ−１６Ａ線に沿った断面図である。図１６（ｂ）は、図１６（ａ）中に示すＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を含む平面図であり、配線Ｍ０、Ｍ１およびコンタクトプラグＣＣ、ＣＭの接続関係を表している。
図１６（ａ）に示すように、記憶装置５は、基板ＳＢ上に配置された複数のトランジスタＴｒと、ソース線ＢＳＬと、を備える。ソース線ＢＳＬは、複数のトランジスタＴｒの上方に設けられ、ソース線ＢＳＬと基板ＳＢとの間には、配線Ｄ０、Ｄ１およびＤ２を含む配線層が設けられる。選択ゲートＳＧＳおよびワード線ＷＬは、ソース線ＢＳＬの上に積層される。さらに、ワード線ＷＬの上方には、配線Ｍ０およびＭ１が設けられる。
ワード線ＷＬは、コンタクトプラグＣＣ、配線Ｍ０もしくはＭ１、コンタクトプラグＣＭおよび配線Ｄ２、Ｄ１、Ｄ０を介して、メモリセルアレイＭＣＡの下に配置されたトランジスタＴｒに電気的に接続される。コンタクトプラグＣＭは、図示しない選択ゲートＳＧＤ、複数のワード線ＷＬ、選択ゲートＳＧＳおよびソース線ＢＳＬを貫いて、配線Ｄ２に接続される。
図１６（ｂ）中のＡ−Ａ断面に示すように、配線Ｍ１は、コンタクトプラグＣｂを介して配線Ｍ０のレベルに設けられたパッドＭＰ０に接続される。さらに、Ｂ−Ｂ断面およびＣ−Ｃ断面に示すように、コンタクトプラグＣｂは、パッドＭＰ０を介してコンタクトプラグＣＭ１に接続される。また、コンタクトプラグＣＭ２は、配線Ｍ０を介してコンタクトプラグＣＣに接続される。
このように、トランジスタＴｒをメモリセルアレイＭＣＡの下方に配置し、メモリセルアレイＭＣＡを貫いてＺ方向に延びるコンタクトプラグＣＭを介してワード線ＷＬに接続しても良い。
図１７（ａ）および（ｂ）は、第３実施形態の変形例に係る記憶装置６を示す模式図である。図１７（ａ）は、記憶装置５のメモリセルアレイＭＣＡの断面図である。図１７（ｂ）は、図１７（ａ）中に示す１７Ｂ−１７Ｂ線に沿った断面図であり、配線Ｍ０を表している。
図１７（ａ）に示すように、例えば、ｎ番目に積層された１つのワード線ＷＬｎは、コンタクトプラグＣＣｎ、配線Ｍ０、コンタクトプラグＣＭｎおよび配線Ｄ２、Ｄ１、Ｄ０を介してそれぞれトランジスタＴｒｎに電気的に接続される。図１７（ｂ）に示すように、コンタクトプラグＣＣｎとコンタクトプラグＣＭｎは、配線Ｍ０を介して電気的に接続される。
さらに、その上のｎ＋１番目に積層されたワード線ＷＬｎ＋１は、コンタクトプラグＣＣｎ＋１、配線Ｍ１、コンタクトプラグＣＭｎ＋１および配線Ｄ２、Ｄ１、Ｄ０を介してトランジスタＴｒｎ＋１に電気的に接続される。
このように、偶数番目のワード線ＷＬｎをトランジスタＴｒｎに接続し、奇数番目のワード線ＷＬｎ＋１をトランジスタＴｒｎ＋１に接続するように配置することもできる（図５参照）。ここで示したトランジスタＴｒは、ＷＬに電位を与える際のスイッチングトランジスタとして機能する。
例えば、ワード線ＷＬと、トランジスタＴｒを介した基板と、の間の接続を少なくとも２層以上の積層配線のいずれかを用いる構成とすれば、１層目の配線を用いて偶数番目のワード線ＷＬｎを基板に接続し、２層目の配線を用いて奇数番目のワード線ＷＬｎ＋１を基板に接続することができる。この場合、１層目の配線の形成時には、２層目の配線が形成されていないため、奇数番目のワード線ＷＬｎ＋１は、基板に接続されずに浮遊電位となる。これにより、図１１（ａ）および（ｂ）に示したワード線ＷＬの接続が実現され、コンタクトプラグＣＣの異常を検知地することが可能となる。また、実施形態は、これに限定されず、例えば、第１層目の配線Ｍ０およびそれに接続されたトランジスタＴｒを介して基板と接続するワード線ＷＬは、奇数番目または偶数番目のいずれか、もしくは、任意のワード線ＷＬを選択することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５、６…記憶装置、 １０…ソース層、 １１…検査パッド、 １３…ゲートパッド、 ２１…ブロック絶縁膜、 ２３…電荷保持膜、 ２５…トンネル絶縁膜、 ３１…絶縁性コア、 ３３…半導体層、 １００…積層体、 ＢＬ…ビット線、 ＢＳＬ、ＳＬ…ソース線、 ＣＣ、ＣＭ、ＣＳ、ＣＴ、Ｃｂ、Ｃｓ…コンタクトプラグ、 ＣＬ…柱状部、 Ｄ０、Ｄ１、Ｄ２、Ｍ０、Ｍ１、Ｖｓｓ…配線、 ＥＬ…構成要素、 ＨＵＲ…引き出し領域、 ＩＩＦ…層間絶縁膜、 ＩＲ…検査領域、 ＬＩ…ソースコンタクト、 ＭＣＡ…メモリセルアレイ、 ＭＣＲ…メモリセル領域、 ＭＦ…メモリ膜、 ＭＰ０…パッド、 ＭＴｒ…メモリセルトランジスタ、 ＳＴｒ…選択トランジスタ、 ＳＢ…基板、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＨＥ…分離溝、 ＳＰ…半導体ピラー、 ＳＴ…スリット、 Ｔｒ…トランジスタ、 ＷＬ…ワード線

Claims (9)

  1. ３次元配置されたメモリセルを含む複数の構成要素と、
    前記複数の構成要素のうちの少なくとも１つに電気的に接続されたトランジスタと、
    前記複数の構成要素のうちの少なくとも１つに前記トランジスタを介して直列接続された検査パッドと、
    前記検査パッドおよび前記トランジスタのゲートに電気的に接続され、前記トランジスタをオフ状態とするために両者に共通な電位を供給可能な配線と、
    を備えた記憶装置。
  2. 前記検査パッドは、前記複数の構成要素よりも上層の配線層中に設けられる請求項１記載の記憶装置。
  3. 前記配線は、前記検査パッドよりも上層の配線層中に設けられる請求項１または２に記載の記憶装置。
  4. 前記複数の構成要素が設けられた基板をさらに含み、
    前記検査パッドおよび前記トランジスタのゲートは、前記配線を介して前記基板に電気的に接続される請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記検査パッドと同じ配線層中に設けられ、前記トランジスタのゲートに接続されたゲートパッドをさらに備え、
    前記配線は、前記ゲートパッドに電気的に接続される請求項１〜４のいずれか１つに記載の記憶装置。
  6. ３次元配置されたメモリセルを含む複数の構成要素と、前記複数の構成要素のうちの少なくとも１つに電気的に接続されたトランジスタと、前記複数の構成要素のうちの少なくとも１つに前記トランジスタを介して直列接続された検査パッドと、を基板上に形成する工程と、
    前記トランジスタをオン状態とし、前記検査パッドを介して前記少なくとも１つの構成要素と、他の構成要素と、の間の電気的な接続の有無、または、電流電圧特性を検査する工程と、
    前記複数の構成要素および前記検査パッドの上層に、前記検査パッドおよび前記トランジスタのゲートに電気的に接続された配線を含む配線層を形成する工程と、
    前記配線を介して前記検査パッドおよび前記トランジスタのケートに所定のバイアスを供給することにより前記トランジスタをオフ状態とし、前記メモリセルを検査する工程と、
    を備えた記憶装置の製造方法。
  7. 第１方向に延在し、前記第１方向と交差する第２方向に積層された複数の第１電極層を含む第１積層体と、
    前記複数の第１電極層を前記第２方向に貫いて延びる半導体ピラーとを有し、
    前記複数の第１電極層は、複数の第１層と、前記第２方向において隣り合う前記第１層の間に位置する第２層と、を含み、
    前記複数の第１層のうちの少なくとも１つは、前記第１積層体上方に位置する第１配線を介して基板と電気的に接続され、
    前記第２層のうちの少なくとも１つは、前記第１配線とは第２方向の高さが異なる位置に設けられた第２配線を介して基板と電気的に接続される記憶装置。
  8. 前記第１積層体は、前記半導体ピラーを有する第１領域と、前記第１領域から見て前記第１方向に位置し、前記少なくとも１つの第１層と前記第１配線とが接続される第２領域と、前記第１領域と前記第２領域との間に設けられ、前記複数の第１電極層を分断した絶縁体と、を含み、
    前記第１領域および前記第２領域は、前記絶縁体によって電気的に絶縁される請求項７記載の記憶装置。
  9. 前記第１配線を含む複数の第１配線を有し、
    前記複数の第１層は、前記第１配線を共有し、前記第１配線を介して前記基板に電気的に接続され、
    前記第２層のうちの前記少なくとも１つとは別の第２層は、別の第１配線に接続される請求項７または８に記載の記憶装置。
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