JP6453718B2 - 半導体記憶装置及びメモリシステム - Google Patents
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Description
半導体記憶装置として、3次元積層型のNAND型フラッシュメモリを例に挙げて説明する。
[メモリシステム]
第1実施形態に係るNAND型フラッシュメモリ100を含むメモリシステム10の構成の例について、図1を用いて説明する。
1)が2つの例に基づく。1つまたは3つ以上のメモリ100がメモリコントローラ200に接続されもよい。
次に、メモリ100の構成について、図2を用いて説明する。図2に示されるように、メモリ100は、コア部0と周辺回路1とを含む。
次に、メモリセルアレイ111の構成について、図3を用いて説明する。図3は、メモリセルアレイ111の一部を示しており、1つのブロックについての回路図である。図3に示されるように、ストリングNSの各々は、複数のメモリセルトランジスタMT(MT0〜MT7)と、選択ゲートトランジスタST1、ST2とを含む。
センスユニット113について、図4を用いてさらに説明する。
メモリセルトランジスタMTの閾値電圧の分布について、図5を用いて説明する。
次に、NAND型フラッシュメモリ100へのデータの書き込み動作の例について図5および図6を用いて説明する。
まずは、図6(b)を用い、NAND型フラッシュメモリ100の書き込み動作のフローについて説明する。
次に、図7から図9を用い、図6(b)の書き込み動作のフローにおける、キャッシュLDL,UDL,XDLによるデータの格納について説明する。以下の説明においてデータを格納するキャッシュおよび格納のタイミングは例に過ぎない。
まず、書き込み動作中に中断が生じなかった場合について図10〜図12を用いて説明する。この場合、状態コードCODE_PW1COMPはメモリコントローラ200に送信されない。
書き込み動作の途中でホスト機器300がメモリコントローラ200に中断を指示すると、メモリコントローラ200は書き込み動作の中断のための処理を行う。
次に、図15を用い、第2動作中に中断事由が生じた場合の書き込み動作のフローについて説明する。
第1実施形態によれば、メモリ100が第1動作中に問い合わせコマンドCMDqを受け取ると、ステートマシン120は“L”レベルの状態コードCODE_PW1COMPをメモリコントローラ200に送信する。ステートマシン120は、メモリ100が第2動作中に問い合わせコマンドCMDqを受け取ると、“H”レベルの状態コードCODE_PW1COMPをメモリコントローラ200に送信する。この構成に基づき、以下の1つまたは複数の効果が得られる。
変形例は、書き込み動作の別の例に基づく。変形例について、図16から図18を用いて説明する。
図17及び図18は、ロワー書き込みが中断された場合の書き込み動作のフローを示す。
次に、第2実施形態に係るNAND型フラッシュメモリ150及びメモリコントローラ250について、図19から図22を用いて説明する。第2実施形態は、メモリコントローラとメモリとの間でのデータ保持中断コマンドが設けられる点において、第1実施形態と異なる。
第2実施形態では、メモリコントローラ250は、第1実施形態のメモリコントローラ200の要素、動作、および機能に加えて、データ保持中断コマンドRSVRSTを出力できる。メモリコントローラ250は、例えばメモリ150での書き込み動作の間にホスト機器300から書き込み動作の中断を指示されると、データ保持中断コマンドRSVRSTをメモリ150に送信する。データ保持中断コマンドRSVRSTは、これを受け取ったメモリ150が第1動作中であれば、第1動作の完了後の中断を指示する。
次に、NAND型フラッシュメモリ150へのデータの書き込み動作の例について説明する。
まずは、図20を用い、図21を参照しながら、メモリ150での第1動作中にホスト機器300がメモリコントローラ250に中断を指示した場合の書き込み動作のフローについて説明する。
次に、図22を用いて、メモリ150での第2動作中にホスト機器300がメモリコントローラ250に中断を指示した場合の書き込み動作のフローについて説明する。
第2実施形態によれば、メモリ150が第1動作中にデータ保持中断コマンドRSVRSTを受け取ると、ステートマシン120は第1動作が終了するまで書き込み動作を継続し、第1動作の終了後に書き込み動作を中断する。この構成に基づき、以下の1つまたは複数の効果を得られる。
変形例は、メモリ160が第1動作中にデータ保持中断コマンドRSVRSTを受け取った場合の書き込み動作の再開の動作に関する。変形例について、図23を用いて説明する。
動作のフローにおけるステップの順序は、可能である限り、相互に入れ替えが可能である。例えば、状態コードCODE_PW1COMPの通知と、中断動作の実行と、割り込み動作の実行とは、入れ替えが可能である。例えば、書き込み動作を中断した後に状態コードCODE_PW1COMPを通知したり、割り込み動作を実行した後に状態コードCODE_PW1COMPを送信してもよい。
120 ステートマシン(制御回路)
200 メモリコントローラ
MT メモリセルトランジスタ(メモリセル)
PW1COMP レジスタ
Claims (6)
- メモリセルと、
第1データを保持可能な第1キャッシュと、
第2データを保持可能な第2キャッシュと、
第1コマンドに従って前記メモリセルに前記第1データおよび前記第2データを書き込む書き込み動作を行う制御回路と、を備え、
前記書き込み動作は第1動作および第2動作を含み、
前記制御回路は、
第1電圧を用いて前記第1動作を開始し、
前記第1電圧より高い第2電圧を用いて前記第2動作を開始し、
前記第1動作中に第2コマンドが受信されると第1状態の信号を出力し、
前記第2動作中に前記第2コマンドが受信されると前記第1状態と異なる第2状態の前記信号を出力し、
前記第1データおよび前記第2データは、前記第1動作が終了するまで前記第1キャッシュおよび前記第2キャッシュにそれぞれ保持され、
前記第1データは、前記第2動作の途中で前記第1キャッシュから消去される
ことを特徴とする半導体記憶装置。 - 前記制御回路は、
前記第1動作が終了すると、前記信号を前記第1状態から前記第2状態へと変化させる
ことを特徴とする請求項1の半導体記憶装置。 - 前記制御回路は、
前記第1動作中に前記第2コマンドが受信されると、前記第1動作が終了するまで前記第1動作を継続し、前記第1動作の終了後に前記書き込み動作を中断する
ことを特徴とする請求項1の半導体記憶装置。 - 前記制御回路が前記第1動作の終了後に前記書き込み動作を中断した後、前記書き込み動作を再開する前に、中断された前記書き込み動作により書き込まれたデータの読み出しを指示するコマンドを受信する
ことを特徴とする請求項3の半導体記憶装置。 - メモリセル、第1データを保持可能な第1キャッシュ、第2データを保持可能な第2キャッシュ、及び前記メモリセルを制御する制御回路、を含む半導体記憶装置と、
前記半導体記憶装置を制御するメモリコントローラと、
前記メモリコントローラを制御するホスト機器と、を備え、
前記メモリコントローラは、
第1動作および第2動作を含む、前記メモリセルに前記第1データおよび前記第2データを書き込む書き込み動作を指示する第1コマンドを前記半導体記憶装置に送信し、
前記ホスト機器からの指示に基づいて、第2コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
第1電圧を用いて前記第1動作を開始し、前記第1電圧より高い第2電圧を用いて前記第2動作を開始し、
前記第1動作中に前記第2コマンドが受信されると第1状態の信号を前記メモリコントローラに送信し、
前記第2動作中に前記第2コマンドが受信されると前記第1状態と異なる第2状態の前記信号を前記メモリコントローラに送信し、
前記第1データおよび前記第2データは、前記第1動作が終了するまで前記第1キャッシュおよび前記第2キャッシュにそれぞれ保持され、
前記第1データは、前記第2動作の途中で前記第1キャッシュから消去される
ことを特徴とするメモリシステム。 - 前記メモリコントローラは、
前記書き込み動作の中断の原因が生じたときに前記第2コマンドを送信する
ことを特徴とする請求項5のメモリシステム。
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