JP2020017572A - 半導体メモリ及び半導体メモリの製造方法 - Google Patents

半導体メモリ及び半導体メモリの製造方法 Download PDF

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Abstract

【課題】半導体メモリの歩留まりを向上させる。【解決手段】実施形態の半導体メモリは、第１領域ＣＡ及び第２領域ＨＡ１と、各々が第１及び第２領域のそれぞれの一部を含むアクティブ領域及び非アクティブ領域と、第１及び第２積層体と、第１ピラーと、第１及び第２コンタクトとを含む。第１積層体は、アクティブ領域に設けられた、交互に積層された第１絶縁体及び第１導電体を含む積層体である。複数の第１ピラーは、各々が第１領域内で第１積層体を貫通し、第１積層体における第１導電体との交差部分がメモリセルとして機能する。第１コンタクトは、第２領域内で第１配線層内の第１導電体上に設けられる。第２積層体は、非アクティブ領域に設けられた、交互に積層された第２絶縁体及び第２導電体２３を含む積層体である。第２コンタクトＣＣＬは、第２領域内で、第１配線層内の第２導電体ＷＬ６と、第１配線層と異なる第２配線層内の第２導電体ＷＬ９とのそれぞれに接している。【選択図】図２７

Description

実施形態は、半導体メモリ及び半導体メモリの製造方法に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１７／０２６３６１８号明細書 米国特許第８，４９２，８２４号明細書
半導体メモリの歩留まりを向上させる。
実施形態の半導体メモリは、第１及び第２領域と、アクティブ領域及び非アクティブ領域と、第１及び第２積層体と、第１ピラーと、第１及び第２コンタクトとを含む。第１及び第２領域は、第１方向に並んでいる。アクティブ領域及び非アクティブ領域は、各々が第１及び第２領域のそれぞれの一部を含んでいる。第１積層体は、アクティブ領域に設けられた、交互に積層された第１絶縁体及び第１導電体とを含む積層体である。積層された第１導電体のそれぞれには、第２領域内において、上層の第１導電体と重ならないテラス部分が形成される。複数の第１ピラーは、各々が第１領域内で第１積層体を貫通し、第１積層体における第１導電体との交差部分がメモリセルとして機能する。第１コンタクトは、第２領域内で第１配線層内の第１導電体のテラス部分上に設けられる。第２積層体は、非アクティブ領域に設けられた、交互に積層された第２絶縁体及び第２導電体とを含む積層体である。積層された第２導電体のそれぞれには、第２領域内において、上層の第２導電体と重ならないテラス部分が形成される。第２コンタクトは、第２領域内で、第１配線層内の第２導電体と、第１配線層と異なる第２配線層内の第２導電体とのそれぞれに接している。
実施形態に係る半導体メモリの構成例を示すブロック図。 実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域におけるより詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの製造方法の一例を示すフローチャート。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程におけるオーバーレイのシフト量の測定方法の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程におけるオーバーレイのシフト量の測定方法の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態の第１変形例に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第１変形例におけるオーバーレイのシフト量の測定方法の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態の第２変形例に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第２変形例におけるオーバーレイのシフト量の測定方法の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態の第３変形例に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第３変形例におけるオーバーレイのシフト量の測定方法の一例を示す、メモリセルアレイの引出領域における平面図。 実施形態の第４変形例に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第５変形例に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態の第５変形例に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体メモリ１について説明する。
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、実施形態に係る半導体メモリ１の構成例を示している。
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１は、選択トランジスタＳＴ１及びＳＴ２間に直列接続される。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１１に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体メモリ１の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするために、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
（メモリセルアレイ１０の平面レイアウト）
図３は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示している。
図３に示すように、メモリセルアレイ１０は、例えばブロック群ＢＬＫＧ０〜ＢＬＫＧ３を含んでいる。各ブロック群ＢＬＫＧは、複数のブロックＢＬＫを含んでいる。各ブロック群ＢＬＫＧは、Ｘ方向に沿って延伸して設けられ、ブロック群ＢＬＫＧ０〜ＢＬＫＧ３は、Ｙ方向に配列している。
ブロック群ＢＬＫＧの領域は、例えばセル領域ＣＡ、並びに引出領域ＨＡ１及びＨＡ２に分割され得る。例えば、引出領域ＨＡ１及びＨＡ２は、それぞれブロック群ＢＬＫＧのＸ方向における一端部分と他端部分とに配置される。セル領域ＣＡは、引出領域ＨＡ１と引出領域ＨＡ２との間に配置される。
セル領域ＣＡは、複数のＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡ１及びＨＡ２のそれぞれは、ＮＡＮＤストリングＮＳに接続された選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬのそれぞれとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。
セル領域ＣＡにおいて、隣り合うブロック群ＢＬＫＧ間には、例えばＢＬ接続領域ＢＬｔａｐが設けられる。ＢＬ接続領域ＢＬｔａｐは、例えばＮＡＮＤストリングＮＳに接続されたビット線ＢＬと、メモリセルアレイ１０下に配置されたセンスアンプモジュール１６との間を電気的に接続するためのコンタクトが形成される領域である。
図４は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のより詳細な平面レイアウトの一例を、１つのブロック群ＢＬＫＧを抽出して示している。
図４に示すように、例えばブロック群ＢＬＫＧは、４つのアクティブブロックＡＢＬＫ１〜ＡＢＬＫ４と、４つのダミーブロックＤＢＬＫ１〜ＤＢＬＫ４とを含んでいる。ブロック群ＢＬＫＧが設けられる領域には、例えば複数のスリットＳＬＴ、ＳＬＴａ、及びＳＬＴｂが設けられる。
アクティブブロックＡＢＬＫは、データの記憶に使用されるブロックＢＬＫである。メモリセルアレイ１０に含まれたアクティブブロックＡＢＬＫの総数は、当該メモリセルアレイ１０に含まれたブロックＢＬＫの総数に対応している。
ダミーブロックＤＢＬＫは、データの記憶に使用されないブロックＢＬＫである。ダミーブロックＤＢＬＫは、後述するスリットＳＬＴやメモリピラーＭＰの形状を保証するために設けられる。
アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれは、Ｘ方向に沿って延伸している。４つのアクティブブロックＡＢＬＫはＹ方向に配列し、ダミーブロックＤＢＬＫ間に配置される。
具体的には、例えばダミーブロックＤＢＬＫ１及びＤＢＬＫ２、アクティブブロックＡＢＬＫ１〜ＡＢＬＫ４、ダミーブロックＤＢＬＫ３及びＤＢＬＫ４が、Ｙ方向に沿って順に配置される。
尚、ブロック群ＢＬＫＧ内のアクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫの配置は、少なくともＹ方向の両端に設けられるブロックがダミーブロックＤＢＬＫであれば良く、任意の配置に設計され得る。
各スリットＳＬＴは、Ｘ方向に沿って引出領域ＨＡ１から引出領域ＨＡ２まで延伸して設けられ、複数のスリットＳＬＴは、Ｙ方向に配列している。隣り合うスリットＳＬＴ間には、例えば１本のスリットＳＬＴａと、２本のスリットＳＬＴｂとが配置される。
例えば、隣り合うスリットＳＬＴ間において、スリットＳＬＴａ及びＳＬＴｂのそれぞれは、Ｘ方向に沿って延伸して設けられる。２本のスリットＳＬＴｂは、それぞれ引出領域ＨＡ１及びＨＡ２内に配置される。スリットＳＬＴａは、引出領域ＨＡ１内のスリットＳＬＴｂと、引出領域ＨＡ２内のスリットＳＬＴｂとの間に配置される。
言い換えると、隣り合うスリットＳＬＴ間には、例えばＸ方向に延伸し且つスリット分断部ＤＪを含む横方向スリットが設けられている。横方向スリットは、引出領域ＨＡ１及びＨＡ２のそれぞれにおいて、スリット分断部ＤＪによって分断されている。分断された横方向スリットのうち、引出領域ＨＡ１から引出領域ＨＡ２まで延伸したスリット部分がスリットＳＬＴａに対応し、引出領域ＨＡ１及びＨＡ２内のそれぞれに設けられたスリット部分がスリットＳＬＴｂに対応している。
以上で説明した隣り合うスリットＳＬＴ間の構造体が、例えば１つのアクティブブロックＡＢＬＫ又は１つのダミーブロックＤＢＬＫに対応している。
尚、メモリセルアレイ１０が含むブロック群ＢＬＫＧの個数は、任意の個数に設計され得る。各ブロック群ＢＬＫＧが含むアクティブブロックＡＢＬＫの個数とダミーブロックＤＢＬＫの個数とは同じであっても良いし、異なっていても良い。
また、スリットＳＬＴａ及びＳＬＴｂの配置は、アクティブブロックＡＢＬＫとダミーブロックＤＢＬＫとの間で同じであっても良いし、異なっていても良い。スリットＳＬＴ間に配置されるスリットＳＬＴａ及びＳＬＴｂの個数は、任意の個数に設計され得る。スリットＳＬＴ間において、スリット分断部ＤＪは省略されても良い。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図５は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおける平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図５に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰを含んでいる。スリットＳＬＴとスリットＳＬＴａとの間には、例えばスリットＳＨＥが設けられる。
スリットＳＬＴとスリットＳＨＥとの間には、複数のメモリピラーＭＰが例えば千鳥状に配置される。同様に、スリットＳＬＴａとスリットＳＨＥとの間には、複数のメモリピラーＭＰが例えば千鳥状に配置される。メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。
例えば、アクティブブロックＡＢＬＫにおいて、スリットＳＬＴとスリットＳＨＥとの間に設けられた複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに対応している。同様に、スリットＳＬＴａとスリットＳＨＥとの間に設けられた複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに対応している。
このように、アクティブブロックＡＢＬＫにおいてストリングユニットＳＵは、Ｘ方向に沿って延伸して設けられ、ストリングユニットＳＵ０〜ＳＵ３は、Ｙ方向に配列している。セル領域ＣＡにおけるダミーブロックＤＢＬＫの平面レイアウトは、アクティブブロックＡＢＬＫと同じであっても良いし、異なっていても良い。
図６は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおけるより詳細な平面レイアウトの一例を、アクティブブロックＡＢＬＫのストリングユニットＳＵ０及びＳＵ１を抽出して示している。
図６に示すように、メモリセルアレイ１０は、セル領域ＣＡにおいて、さらに複数のダミーピラーＤＭＰを含んでいても良い。ダミーピラーＤＭＰは、例えばメモリピラーＭＰと同様の構造を有するが、データの記憶に使用されない構造体である。ダミーピラーＤＭＰは、例えばスリットＳＨＥと重なるように配置される。
また、セル領域ＣＡにおいてメモリセルアレイ１０には、メモリピラーＭＰの配置に対応して、複数のビット線ＢＬと複数のコンタクトＣＶとが設けられる。
具体的には、複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。例えば、各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なっている。
コンタクトＣＶは、メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に配置される。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図７は、図６のＶＩＩ−ＶＩＩ線に沿ったメモリセルアレイ１０の断面図であり、セル領域ＣＡにおけるアクティブブロックＡＢＬＫの断面構造の一例を示している。
図７に示すように、セル領域ＣＡ内でアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、コンタクトＣＶ、並びにスリットＳＬＴ、ＳＬＴａ、及びＳＨＥが含まれている。
半導体基板２０の上方には、絶縁層を介して導電体２１が設けられる。図示が省略されているが、半導体基板２０と導電体２１との間の絶縁層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が設けられる。
導電体２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体２１は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
導電体２１上には、絶縁層を介して導電体２２が設けられる。導電体２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体２２は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
導電体２２上には、絶縁層と導電体２３とが交互に積層される。導電体２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ１１として使用される。導電体２３は、例えばタングステン（Ｗ）を含んでいる。
導電体２３上には、絶縁層を介して導電体２４が設けられる。導電体２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体２４は、例えばタングステン（Ｗ）を含んでいる。
導電体２４上には、絶縁層を介して導電体２５が設けられる。導電体２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域では、複数の導電体２５がＸ方向に配列している。導電体２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。例えば、メモリピラーＭＰの上端は、導電体２４が設けられた層と導電体２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体２１が設けられた層に含まれ、導電体２１に接触している。
また、メモリピラーＭＰは、例えばコア部材３０、半導体３１、及び積層膜３２を含んでいる。コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体２４が設けられた層よりも上層に含まれている。コア部材３０の下端は、例えば導電体２１が設けられた層に含まれている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
コア部材３０は、半導体３１によって覆われている。半導体３１は、メモリピラーＭＰの側面を介して導電体２１と接触している。半導体３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、導電体２１と半導体３１とが接触している部分を除いて、半導体３１の側面及び底面を覆っている。半導体３１上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶの上面には、１個の導電体２５、すなわち１本のビット線ＢＬが接触している。
ダミーピラーＤＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。ダミーピラーＤＭＰの詳細な構造は、例えばメモリピラーＭＰの構造と同様である。ダミーピラーＤＭＰには、例えばコンタクトＣＶが接続されない。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体２２〜２４を分断している。例えば、スリットＳＬＴの上端は、メモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。スリットＳＬＴａの構造は、例えばスリットＳＬＴの構造と同様である。
スリットＳＨＥは、例えばＸ方向に延伸して設けられ、導電体２４を分断している。スリットＳＨＥは、ダミーピラーＤＭＰの一部分を分断していても良い。例えば、スリットＳＨＥの上端は、メモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体２３と導電体２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。また、Ｘ方向に延伸したスリットＳＨＥが、ダミーピラーＤＭＰと重なる位置でダミーピラーＤＭＰにより分断されていても良い。
図８は、半導体基板２０の表面に平行且つ導電体２３を含む断面におけるメモリピラーＭＰの断面構造の一例を示している。
図８に示すように、導電体２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体３１の側面を囲っている。積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
トンネル酸化膜３３は、半導体３１の側面を囲っている。絶縁膜３４は、トンネル酸化膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体２３は、ブロック絶縁膜３５の側面を囲っている。
以上で説明したメモリピラーＭＰの構成において、例えばメモリピラーＭＰと導電体２２とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体２３とが交差する部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが交差する部分は、選択トランジスタＳＴ１として機能する。
つまり、メモリピラーＭＰ内の半導体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。メモリピラーＭＰ内の絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
図９は、実施形態におけるメモリセルアレイ１０の断面図であり、セル領域ＣＡにおけるダミーブロックＤＢＬＫの断面構造の一例を示している。
図９に示すように、セル領域ＣＡ内のダミーブロックＤＢＬＫに対応する領域には、例えば導電体２１〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、並びにスリットＳＬＴ、ＳＬＴａ、及びＳＨＥが含まれている。このダミーブロックＤＢＬＫの構造は、例えばアクティブブロックＡＢＬＫからコンタクトＣＶが省略された構造と同様である。
セル領域ＣＡにおいてダミーブロックＤＢＬＫは、例えばコンタクトＣＶが設けられない構造が好ましいが、コンタクトＣＶが設けられても良い。すなわち、ダミーブロックＤＢＬＫでは、メモリピラーＭＰと導電体２５との間が電気的に接続されていても良いし、接続されていなくても良い。
尚、アクティブブロックＡＢＬＫにおいて、メモリピラーＭＰと導電体２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されていても良い。このような場合にダミーブロックＤＢＬＫでは、メモリピラーＭＰと導電体２５との間にアクティブブロックＡＢＬＫと同様のコンタクト及び配線が形成されていても良いし、アクティブブロックＡＢＬＫに設けられたコンタクト及び配線のうちの一部が省略された構造が形成されていても良い。
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図１０は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＡ１における平面レイアウトの一例を、アクティブブロックＡＢＬＫ１及びＡＢＬＫ２を抽出して示している。まず、引出領域ＨＡ１におけるアクティブブロックＡＢＬＫ１の平面レイアウトについて説明する。
図１０に示すように、引出領域ＨＡ１内でアクティブブロックＡＢＬＫ１に対応する領域において、選択ゲート線ＳＧＤ（導電体２４）は、スリットＳＬＴ、ＳＬＴａ及びＳＨＥによって４つに分離される。この４つに分離された選択ゲート線ＳＧＤは、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。
ワード線ＷＬ０〜ＷＬ１１（導電体２３）は、上層の導電体と重ならない部分（テラス部分）を有している。例えば、ワード線ＷＬ０〜ＷＬ１１にそれぞれ対応する複数の導電体２３は、Ｙ方向に２段の段差を有し且つＸ方向に段差が形成された３列の階段状に設けられる。
スリット分断部ＤＪは、例えばワード線ＷＬ１１のテラス部分に配置される。同一のアクティブブロックＡＢＬＫ内で同じ層に設けられたワード線ＷＬは、スリット分断部ＤＪを介してショートしている。スリットＳＬＴｂは、例えばワード線ＷＬ１、ＷＬ４、ＷＬ７、及びＷＬ１０のテラス部分を分断するように配置される。
選択ゲート線ＳＧＳ（導電体２２）は、例えばワード線ＷＬ０〜ＷＬ２の端部領域からＸ方向に引き出されている。スリットＳＬＴｂは、選択ゲート線ＳＧＳを分断していても良いし、分断していなくても良い。隣り合うアクティブブロックＡＢＬＫのそれぞれに設けられた選択ゲート線ＳＧＳは、スリットＳＬＴによって分断されている。
また、アクティブブロックＡＢＬＫ１に対応する領域において、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤのテラス部分には、それぞれコンタクトＣＣが設けられる。
アクティブブロックＡＢＬＫ１の選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、及び選択ゲート線ＳＧＤのそれぞれは、引出領域ＨＡ１に設けられたコンタクトＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
引出領域ＨＡ１におけるアクティブブロックＡＢＬＫ２の平面レイアウトは、例えばアクティブブロックＡＢＬＫ１の平面レイアウトをＸ方向を対称軸として反転し、且つコンタクトＣＣを省略したレイアウトと同様である。
この場合、アクティブブロックＡＢＬＫ２の選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、及び選択ゲート線ＳＧＤのそれぞれは、引出領域ＨＡ２に設けられたコンタクトＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
具体的には、引出領域ＨＡ２におけるアクティブブロックＡＢＬＫ１及びＡＢＬＫ２の平面レイアウトは、例えば引出領域ＨＡ１におけるアクティブブロックＡＢＬＫ１及びＡＢＬＫ２の平面レイアウトをＹ方向を対称軸として反転し、コンタクトＣＣがアクティブブロックＡＢＬＫ２内の配線に対応して設けられたものと同様である。
図１１は、図１０のＸＩ−ＸＩ線に沿ったメモリセルアレイ１０の断面図であり、図１２は、図１０のＸＩＩ−ＸＩＩ線に沿ったメモリセルアレイ１０の断面図である。図１１及び図１２のそれぞれは、引出領域ＨＡにおけるアクティブブロックＡＢＬＫの断面構造の一例を示している。
図１１に示すように、引出領域ＨＡ１内でアクティブブロックＡＢＬＫ１に対応する領域には、例えば導電体２１〜２４、導電体４０及び４１、並びにコンタクトＣＣ及びＶ１が含まれている。また、図１１には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。
引出領域ＨＡ１において、ソース線ＳＬに対応する導電体２１の端部は、例えば導電体２２よりも内側に設けられる。導電体２１は、少なくともセル領域ＣＡ内に設けられていれば良い。選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤにそれぞれ対応する導電体２２、導電体２３、及び導電体２４のそれぞれの端部は、少なくとも上層に設けられた導電体２３又は２４と重ならない部分を有している。スリットＳＨＥは、選択ゲート線ＳＧＤに対応する導電体２４を分断するように設けられる。
各コンタクトＣＣは、Ｚ方向に沿って延伸した柱状に形成される。コンタクトＣＣは、例えば柱状に形成された導電体を含んでいる。コンタクトＣＣ内の導電体の側面には、スペーサが設けられても良い。例えば、コンタクトＣＣ内の導電体はタングステン（Ｗ）を含み、スペーサは酸化シリコン（ＳｉＯ２）を含んでいる。
導電体４０及び４１のそれぞれは、セル領域ＣＲから引出領域ＨＡ１に引き出された導電体２２〜２４と、ロウデコーダモジュール１５との間を接続するための配線である。複数の導電体４０は、それぞれ複数のコンタクトＣＣ上に設けられる。複数の導電体４０上には、それぞれ複数のコンタクトＶ１が設けられる。複数のコンタクトＶ１上には、それぞれ複数の導電体４１が設けられる。導電体４０及び４１間は、複数のコンタクトを介して接続されていても良く、複数のコンタクト間に異なる配線が接続されていても良い。
図１２に示すように、アクティブブロックＡＢＬＫ２における導電体２３の構造は、アクティブブロックＡＢＬＫ１における導電体２３の構造が、例えばアクティブブロックＡＢＬＫ１及びＡＢＬＫ２間のスリットＳＬＴを対称軸として反転した構造と同様である。
言い換えると、アクティブブロックＡＢＬＫ１においてＹ方向に沿って形成されるワード線ＷＬ（導電体２３）の段差が増える方向は、アクティブブロックＡＢＬＫ２においてＹ方向に沿って形成されるワード線ＷＬ（導電体２３）の段差が増える方向と逆である。
具体的には、例えばアクティブブロックＡＢＬＫ１及びＡＢＬＫ２のそれぞれのワード線ＷＬ３のテラス部分の間に、アクティブブロックＡＢＬＫ１及びＡＢＬＫ２のそれぞれのワード線ＷＬ４のテラス部分が配置される。アクティブブロックＡＢＬＫ１及びＡＢＬＫ２のそれぞれのワード線ＷＬ４のテラス部分の間に、アクティブブロックＡＢＬＫ１及びＡＢＬＫ２のそれぞれのワード線ＷＬ５のテラス部分が配置される。
以上で説明した引出領域ＨＡ１におけるアクティブブロックＡＢＬＫ１の構造において、コンタクトＣＣを介して引き出された配線は、例えば引出領域ＨＡ１におけるダミーブロックＤＢＬＫの配線を貫通してメモリセルアレイ１０下の回路に電気的に接続される。
これに限定されず、コンタクトＣＣを介して引き出された配線は、メモリセルアレイ１０下の回路に対して、例えば引出領域ＨＡ１の外側の領域を介して電気的に接続されていても良いし、引出領域ＨＡ１におけるアクティブブロックＡＢＬＫ内に設けられた広いテラス部分を貫通するコンタクトを介して電気的に接続されていても良い。
図１３は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＡ１における平面レイアウトの一例を、ダミーブロックＤＢＬＫ１及びＤＢＬＫ２を抽出して示している。
図１３に示すように、引出領域ＨＡ１内でダミーブロックＤＢＬＫ１及びＤＢＬＫ２に対応する領域における平面レイアウトは、例えば図１０を用いて説明したアクティブブロックＡＢＬＫ１及びＡＢＬＫ２に対応する領域における平面レイアウトと同様であり、設けられるコンタクトの種類が異なっている。
具体的には、ダミーブロックＤＢＬＫ１には、アクティブブロックＡＢＬＫ１に設けられたコンタクトＣＣの替わりに、コンタクトＣＣＬが設けられている。コンタクトＣＣ及びＣＣＬには、何れも同じ材料が用いられている一方、コンタクトＣＣＬの外径は、コンタクトＣＣの外径よりも大きい。
本明細書において“外径”は、例えば半導体基板２０の表面に平行且つ同じ層を含む断面によって比較される。“コンタクトの外径”は、コンタクト内の導電体の外径によって比較されても良いし、スペーサの外径によって比較されても良い。
実施形態においてコンタクトＣＣＬは、例えば隣り合うワード線ＷＬによって形成される段差部分を含まないように配置され得る。引出領域ＨＡ２におけるダミーブロックＤＢＬＫ１及びＤＢＬＫ２の平面レイアウトは、例えば引出領域ＨＡ１におけるダミーブロックＤＢＬＫ１及びＤＢＬＫ２の平面レイアウトをＹ方向を対称軸として反転したものと同様に設計され得る。これに限定されず、少なくとも１つのコンタクトＣＣＬが、引出領域ＨＡ１及びＨＡ２内に設けられていれば良い。
図１４は、図１３のＸＩＶ−ＸＩＶ線に沿ったメモリセルアレイ１０の断面図であり、図１５は、図１３のＸＶ−ＸＶ線に沿ったメモリセルアレイ１０の断面図である。図１４及び図１５のそれぞれは、引出領域ＨＡにおけるダミーブロックＤＢＬＫの断面構造の一例を示している。
図１４及び図１５に示すように、引出領域ＨＡ１内でダミーブロックＤＢＬＫ１及びＤＢＬＫ２に対応する領域における構造は、例えば図１１及び図１２を用いて説明したアクティブブロックＡＢＬＫ１及びＡＢＬＫ２に対応する領域における構造に対して、設けられるコンタクトの種類が異なり且つコンタクトと配線の一部が省略されている。
具体的には、ダミーブロックＤＢＬＫでは、コンタクトＣＣがコンタクトＣＣＬに置き換えられ、コンタクトＶ１並びに導電体４０及び４１が省略されている。ダミーブロックＤＢＬＫにおけるその他の構造は、例えばアクティブブロックＡＢＬＫの構造と同様のため、説明を省略する。
尚、ダミーブロックＤＢＬＫには、コンタクトＶ１並びに導電体４０及び４１のような配線構造が設けられても良い。コンタクトＣＣＬが、メモリセルアレイ１０下の回路に電気的に接続されていても良いし、接続されていなくても良い。
以上で説明したメモリセルアレイ１０の構造において、導電体２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体２４が割り当てられても良い。
例えば、複数のブロック群ＢＬＫＧのうちＹ方向の両端に配置されたダミーブロックＤＢＬＫは、それぞれダミー階段と隣り合っている。ダミー階段とは、例えば導電体２２〜２４の端部によって形成され、下層の導電体が上層の導電体と重ならないテラス部分を有し、且つ当該テラス部分にコンタクトが接続されない階段構造に相当する。ダミー階段の領域において、導電体２２〜２４の一部分は、異なる材料に置き換えられていても良い。
［１−２］半導体メモリ１の製造方法
図１６は、実施形態に係る半導体メモリ１の製造方法の一例を示すフローチャートである。以下に、図１６を適宜参照して、半導体メモリ１の製造工程のうちメモリセルアレイ１０の形成からコンタクトＣＣの形成までの工程について説明する。
まず、メモリセルアレイ１０に対応する構造体が形成される（ステップＳ１０）。
図１７は、ステップＳ１０におけるアクティブブロックＡＢＬＫ１の断面構造の一例を示している。図１７に示すように、ステップＳ１０では、導電体２１〜２４に対応する積層配線の構造体が形成される。また、セル領域ＣＡに複数のメモリピラーＭＰが形成され、引出領域ＨＡ１にワード線ＷＬ等の階段構造が形成される。積層配線の構造体は、例えば絶縁層と犠牲部材とを交互に積層した後、スリットＳＬＴ、ＳＬＴａ及びＳＬＴｂを用いた犠牲部材の置換処理が実行されることにより、導電体２１〜２４が形成され得る。
尚、図示が省略されているが、導電体２１と半導体基板２０との間、又は導電体２２と半導体基板２０との間の領域には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が形成される。引出領域ＨＡ２におけるメモリセルアレイ１０の構造は、例えば引出領域ＨＡ１におけるメモリセルアレイ１０の構造と同様である。
次に、コンタクトホールＣＨ及びＣＨＬが形成される（ステップＳ１１）。
図１８は、ステップＳ１１における引出領域ＨＡ１の平面レイアウトの一例を示している。図１９及び図２０は、ステップＳ１１におけるアクティブブロックＡＢＬＫ１及びダミーブロックＤＢＬＫ１の断面構造の一例をそれぞれ示している。
図１８に示すように、ステップＳ１１では、コンタクトホールＣＨが、アクティブブロックＡＢＬＫ１内でコンタクトＣＣが設けられる領域に対応して形成され、コンタクトホールＣＨＬが、ダミーブロックＤＢＬＫ１内でコンタクトＣＣＬが設けられる領域に対応して形成される。
具体的には、ステップＳ１１では、まずフォトリソグラフィ等によって、コンタクトホールＣＨ及びＣＨＬをそれぞれ形成する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングが実行され、コンタクトホールＣＨ及びＣＨＬが形成される。このように、コンタクトホールＣＨと、コンタクトホールＣＨＬとは、例えば同じ工程により一括で形成される。
図１９に示すように、引出領域ＨＡ１において、コンタクトホールＣＨは、例えば対応する導電体２３の表面が露出するように形成される。具体的には、アクティブブロックＡＢＬＫにおいて、例えばワード線ＷＬ０に対応するコンタクトホールＣＨは、ワード線ＷＬ０に対応する導電体２３の表面が露出するように形成される。
同様に、ワード線ＷＬ３、ＷＬ６、及びＷＬ９にそれぞれ対応する複数のコンタクトホールＣＨは、それぞれワード線ＷＬ３、ＷＬ６、及びＷＬ９に対応する導電体２３の表面が露出するように形成される。図示されないコンタクトホールについても同様に、対応する導電体の表面が露出するように形成される。
図２０に示すように、引出領域ＨＡ１において、コンタクトホールＣＨＬは、例えば対応する導電体２３の表面が露出するように形成される。具体的には、ダミーブロックＤＢＬＫにおいて、例えばワード線ＷＬ０に対応するコンタクトホールＣＨＬは、ワード線ＷＬ０に対応する導電体２３の表面が露出するように形成される。
同様に、ワード線ＷＬ３、ＷＬ６、及びＷＬ９にそれぞれ対応する複数のコンタクトホールＣＨＬは、それぞれワード線ＷＬ３、ＷＬ６、及びＷＬ９に対応する導電体２３の表面が露出するように形成される。図示されないコンタクトホールについても同様に、対応する導電体の表面が露出するように形成される。
ステップＳ１１において形成されるコンタクトホールＣＨＬの内径は、コンタクトホールＣＨの内径よりも大きい。本明細書において“内径”は、半導体基板２０の表面に平行且つ同じ層を含む断面によって比較される。つまり、“コンタクトホールの内径”は、例えば半導体基板２０の表面に平行且つ同じ層を含む断面における、コンタクトホールの内径によって比較される。
次に、オーバーレイのシフト量が測定される（ステップＳ１２）。
具体的には、例えばＳＥＭ（Scanning Electron Microscope）を用いてコンタクトホールＣＨＬ底部の寸法が測定される。そして、測定結果に基づいて、例えばコンタクトホールＣＨ及びＣＨＬのオーバレイのシフト量が算出される。
以下に、図２１を用いて、ステップＳ１２におけるコンタクトホールＣＨＬ底部の寸法の測定方法の一例について説明する。図２１は、ダミーブロックＤＢＬＫのワード線ＷＬ４に対応するコンタクトホールＣＨＬと、ワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ７、及びＷＬ８のそれぞれのテラス部分と、スリットＳＬＴｂとを抽出して示している。
図２１に示すように、ステップＳ１２では、例えばコンタクトホールＣＨＬの中心点と、当該中心点からコンタクトホールＣＨＬの内周部分に向かって最初に検知されたパターンとの間の間隔が測定される。
具体的には、例えば中心点と、中心点からＸ方向の正方向に向かって最初に検知されるパターンとの間隔ＸＰと、中心点と、中心点からＸ方向の負方向に向かって最初に検知されるパターンとの間隔ＸＭと、中心点と、中心点からＹ方向の正方向に向かって最初に検知されるパターンとの間隔ＹＰと、中心点と、中心点からＹ方向の負方向に向かって最初に検知されるパターンとの間隔ＹＭとのそれぞれが測定される。
コンタクトホールＣＨＬの領域にワード線ＷＬ１及びＷＬ４間の境界ＢＤ１が含まれる場合、間隔ＸＭは、中心点と境界ＢＤ１との間のＸ方向における間隔が測定される。コンタクトホールＣＨＬの領域にワード線ＷＬ４及びＷＬ５間の境界ＢＤ２が含まれる場合、間隔ＹＭは、中心点と境界ＢＤ２との間のＹ方向における間隔が測定される。
コンタクトホールＣＨＬの領域にワード線ＷＬ４及びＷＬ７間の境界ＢＤ３が含まれる場合、間隔ＸＰは、中心点と境界ＢＤ３との間のＸ方向における間隔が測定される。コンタクトホールＣＨＬの領域にワード線ＷＬ４及びスリットＳＬＴｂ間の境界ＢＤ４が含まれる場合、間隔ＹＰは、中心点と境界ＢＤ４との間のＹ方向における間隔が測定される。
コンタクトホールＣＨＬの領域に境界ＢＤが含まれていない場合、間隔ＸＰ、ＸＭ、ＹＰ、及びＹＭのそれぞれは、コンタクトホールＣＨＬの中心点からコンタクトホールＣＨＬの内周部分との間の間隔が測定される。
間隔ＸＰ、ＸＭ、ＹＰ、及びＹＭのそれぞれが、コンタクトホールＣＨＬの中心点からコンタクトホールＣＨＬの内周部分との間の間隔、すなわち当該コンタクトホールＣＨＬの半径に近い数値であることは、当該工程におけるオーバーレイのシフトが発生していない若しくは微少であることを示している。
一方で、オーバーレイのシフト量が大きい場合には、メモリセルアレイ１０は、図２２に示されるような平面レイアウトになり得る。図２２は、メモリセルアレイ１０の平面レイアウトの一例を示し、図１８に示されたメモリセルアレイ１０の平面レイアウトに対して、コンタクトホールＣＨ及びＣＨＬの配置が異なっている。
図２２に示すように、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフト量が大きい場合、コンタクトホールＣＨＬの開口部分には、隣り合うテラス部分の境界部分が含まれることがある。本例では、コンタクトホールＣＨＬの開口部分に、境界ＢＤ１と境界ＢＤ２とが含まれている。
図２３は、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフト量が大きい場合におけるメモリセルアレイ１０の断面構造を示し、図２２に示されたメモリセルアレイ１０の平面レイアウトに対応したダミーブロックＤＢＬＫの断面構造の一例を示している。
図２３に示すように、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフト量が大きい場合、ダミーブロックＤＢＬＫ内のコンタクトホールＣＨＬは、意図しない配線層まで開口し得る。
具体的には、例えばワード線ＷＬ９に対応するコンタクトホールＣＨＬは、ワード線ＷＬ９に対応する導電体２３のテラス部分だけでなく、ワード線ＷＬ６に対応する導電体２３のテラス部分と、ワード線ＷＬ７及びＷＬ８にそれぞれ対応する２つの導電体２３の側面部分もそれぞれ露出させている。
同様に、ワード線ＷＬ６に対応するコンタクトホールＣＨＬは、ワード線ＷＬ６に対応する導電体２３のテラス部分だけでなく、ワード線ＷＬ３に対応する導電体２３のテラス部分と、ワード線ＷＬ４及びＷＬ５にそれぞれ対応する２つの導電体２３の側面部分もそれぞれ露出させている。
ワード線ＷＬ３に対応するコンタクトホールＣＨＬは、ワード線ＷＬ３に対応する導電体２３のテラス部分だけでなく、ワード線ＷＬ０に対応する導電体２３のテラス部分と、ワード線ＷＬ１及びＷＬ２にそれぞれ対応する２つの導電体２３の側面部分も露出させている。
ダミーブロックＤＢＬＫ内の図示されないコンタクトホールについても同様に、コンタクトホールが隣り合うテラス部分の境界部分を含む場合、複数の導電体２３のテラス部分及び側面が露出した構造が形成され得る。
図２４は、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフト量が大きい場合における、オーバーレイのシフト量の測定方法の一例を示している。図２４は、図２１と同様の領域を示し、図２１に対してコンタクトホールＣＨＬの位置が異なっている。
図２４に示すようにコンタクトホールＣＨＬのオーバーレイのシフト量が大きい場合、例えば間隔ＸＭ及びＹＭが、それぞれ境界ＢＤ１及びＢＤ２に基づいた値になる。つまり、本例において間隔ＸＭ及びＹＭは、それぞれ図２１を用いて説明した間隔ＸＭ及びＹＭよりも小さい値になる。
例えば、間隔ＸＭが、当該コンタクトホールＣＨＬの半径よりも小さい場合、コンタクトホールＣＨＬのオーバーレイは、Ｘ方向の負方向にシフトしていることを示している。同様に、間隔ＸＰが、当該コンタクトホールＣＨＬの半径よりも小さい場合、コンタクトホールＣＨＬのオーバーレイは、Ｘ方向の正方向にシフトしていることを示している。
間隔ＹＭが、当該コンタクトホールＣＨＬの半径よりも小さい場合、コンタクトホールＣＨＬのオーバーレイは、Ｙ方向の負方向にシフトしていることを示している。間隔ＹＰが、当該コンタクトホールＣＨＬの半径よりも小さい場合、コンタクトホールＣＨＬのオーバーレイは、Ｙ方向の正方向にシフトしていることを示している。
そして、実施形態に係る半導体メモリ１の製造方法では、例えば隣り合うテラス部分の境界部分とコンタクトホールＣＨＬの中心位置との理想的な間隔と、計測された間隔ＸＭ、ＸＰ、ＹＭ、及びＹＰとのそれぞれとが比較される。その結果、形成されたコンタクトホールＣＨＬのオーバーレイのシフト量が算出され得る。
算出されたオーバーレイのシフト量は、例えば後続のウエハ（ロット）が処理される際のパラメータの補正値としてフィードバックされ得る。具体的には、算出されたオーバーレイのシフト量は、例えばステップＳ１１において、コンタクトホールＣＨ及びＣＨＬの加工に使用されるマスクを形成するためのリソグラフィ処理における、オーバーレイの補正値の算出に使用され得る。
そして、以上で説明したステップＳ１２の処理の後、すなわちコンタクトホールＣＨＬを用いたオーバーレイのシフト量の測定が実行された後に、コンタクトＣＣ及びＣＣＬが形成される（ステップＳ１３）。
具体的には、半導体基板２０上の構造体に導電体を堆積することによって、コンタクトホールＣＨ及びＣＨＬ内部に導電体が埋め込まれる。そして、当該構造体の上面に形成された導電体が除去されることによって、コンタクトホールＣＨの位置に対応してコンタクトＣＣが形成され、コンタクトホールＣＨＬの位置に対応してコンタクトＣＣＬが形成される。
構造体の上面に形成された導電体を除去する方法としては、例えばＣＭＰ（Chemical Mechanical Polishing）が使用される。すなわち、ステップＳ１３では、例えば構造体の上面を平坦化する過程によって、上面に形成された導電体が除去される。
このため、例えばコンタクトＣＣの上面とコンタクトＣＣＬの上面とは揃っている。言い換えると、絶縁層と導電体２３（ワード線ＷＬ０〜ＷＬ１１）との積層構造の積層方向において、コンタクトＣＣの上端位置とコンタクトＣＣＬの上端位置とは略等しい。
図２５及び図２６は、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフトが発生していなかった場合における、ステップＳ１３の処理後のアクティブブロックＡＢＬＫ１及びダミーブロックＤＢＬＫ１の断面構造の一例をそれぞれ示している。
図２５に示すように、引出領域ＨＡ１において、コンタクトＣＣは、コンタクトホールＣＨによって形成された空間に形成される。コンタクトホールＣＨ内に形成されたコンタクトＣＣは、それぞれの底部において、対応する導電体２３に電気的に接続される。
図２６に示すように、引出領域ＨＡ１において、コンタクトＣＣＬは、コンタクトホールＣＨＬによって形成された空間に形成される。コンタクトホールＣＨＬ内に形成されたコンタクトＣＣＬは、それぞれの底部において、対応する導電体２３に電気的に接続される。
図２７は、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフト量が大きかった場合における、ステップＳ１３の処理後のダミーブロックＤＢＬＫ１の断面構造の一例を示している。
図２７に示すように、コンタクトホールＣＨ及びＣＨＬのオーバーレイのシフト量が大きかった場合、コンタクトホールＣＨＬ内に形成されるコンタクトＣＣＬは、複数の導電体２３間でショートしている場合がある。
具体的には、例えばワード線ＷＬ９に対応するコンタクトＣＣＬは、ワード線ＷＬ６〜ＷＬ９との間でショートしている。同様に、ワード線ＷＬ６に対応するコンタクトＣＣＬは、ワード線ＷＬ３〜ＷＬ６との間でショートしている。ワード線ＷＬ３に対応するコンタクトＣＣＬは、ワード線ＷＬ０〜ＷＬ３との間でショートしている。図示されないコンタクトについても同様に、コンタクトが隣り合うテラス部分の境界部分を含む場合、複数の導電体２３間でショートした構造が形成され得る。
図２７には４層の導電体２３がショートしている場合が例示されているが、ショートする導電体２３の数は、オーバーレイのシフト方向によって変わり得る。例えば、コンタクトＣＣＬがＹ方向に隣り合うテラス部分の境界部分のみと重なる場合、コンタクトＣＣＬは、隣り合う２層の導電体２３間をショートさせる構造となる。
以上のように、実施形態に係る半導体メモリ１では、コンタクトＣＣの形成において、コンタクトホールＣＨと、コンタクトホールＣＨと径が異なるコンタクトホールＣＨＬとが同時に開口される。そして、例えば同じ工程において、コンタクトホールＣＨとコンタクトホールＣＨＬとの内部にそれぞれ導電体が埋め込まれる。
尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。メモリピラーＭＰが形成されるタイミングと、コンタクトホールＣＨ及びＣＨＬとが形成されるタイミングとは、入れ替えられても良い。
以上で説明したステップＳ１２の処理では、例えば深穴を測定することが可能な高加速のＳＥＭ（Scanning Electron Microscope）が使用される。このような場合でも、下層のワード線ＷＬ（例えばワード線ＷＬ３）に対応するコンタクトホールＣＨＬの底部の測定をすることは、上層のワード線ＷＬ（例えばワード線ＷＬ９）に対応するコンタクトホールＣＨＬの底部の測定をすることよりも難易度が高い。
このため、コンタクトホールＣＨＬの径は、可能な限り大きく設計されることが好ましい。また、コンタクトホールＣＨＬの径としては、ステップＳ１３の処理でコンタクトホールＣＨＬ内に導電体を埋め込むことが可能であり、且つ平坦化することが可能な径に設計されることが好ましい。
また、以上の説明では、コンタクトホールＣＨＬの底部が真円で形成される場合について例示したが、コンタクトホールＣＨＬの底部は楕円で形成されても良い。この場合、オーバーレイのシフト量の判定には、例えば当該コンタクトホールＣＨＬの長径方向の半径と、短径方向の半径とがそれぞれ使用される。コンタクトホールＣＨＬの底部が楕円で形成される場合において、“コンタクトＣＣＬの外径”とは、長径のことを示していても良いし、短径のことを示していても良い。
［１−３］実施形態の効果
以上で説明した実施形態に係る半導体メモリ１に依れば、半導体メモリ１の歩留まりを向上することが出来る。以下に、実施形態に係る半導体メモリ１の効果の詳細について説明する。
メモリセルが三次元に積層された半導体メモリでは、メモリセルのゲート電極として使用される導電体と層間絶縁膜とを交互に積層させ、積層数を増やすことによって大容量化を実現している。そして、メモリセルのゲート電極として使用される導電体は、例えばメモリセルアレイの端部（引出領域）において階段状に引き出され、形成された階段のテラス部分に接続されたコンタクトを介してロウデコーダモジュールに接続される。
このように引出領域に形成された階段構造は、階段構造が形成された後の成膜処理や熱処理によって例えばウエハの反り等が発生し、階段の境界が動く可能性がある。階段の境界位置の変動が大きい場合、ワード線ＷＬに対するコンタクトが複数のワード線ＷＬのテラス部分と重なって形成される可能性があり、複数のワード線ＷＬ間のショートの原因になり得る。
例えば、リソグラフィ工程におけるオーバーレイの補正は、ウエハ上で半導体メモリ１が形成される領域の外周に配置されるダイシング領域に設けられたアライメントパターンを用いて行われる。このため、リソグラフィ工程におけるオーバーレイ測定では、階段の境界位置の変動を検知することができない。
これに対して、階段の境界位置の変動をフィードバックする方法としては、例えば階段に接続されるコンタクトが形成された後の出来映え検査を実行することが考えられる。しかし、コンタクト形成後の出来映え検査では、断面を確認する必要があるため破壊検査となり、さらにフィードバックまで長い時間を要してしまう。また、半導体メモリの製造工程の改変が行われる度に、当該階段部分の断面を確認する必要性が生じてしまう。
そこで、実施形態に係る半導体メモリ１の製造方法では、データの保持に利用されないダミーブロックＤＢＬＫの領域にコンタクトホールＣＨＬを形成する。コンタクトホールＣＨＬは、アクティブブロックＡＢＬＫに形成されるコンタクトホールＣＨと同じ工程で形成され、ダミーブロックＤＢＬＫに形成された階段部分に配置される。さらに、コンタクトホールＣＨＬの径はコンタクトホールＣＨの径よりも大きく設計される。
階段の境界位置の変動後のオーバーレイのシフト量が大きくなった場合に、コンタクトホールＣＨＬから階段の境界位置が見える可能性は、コンタクトホールＣＨＬの径が大きく設計されることによって高くなる。また、コンタクトホールＣＨＬとコンタクトホールＣＨとは同じ工程によって形成されるため、コンタクトホールＣＨＬにおけるオーバーレイのシフト量が、コンタクトホールＣＨにおけるオーバーレイのシフト量とほぼ同じになると考えられる。
その結果、実施形態に係る半導体メモリ１の製造方法では、コンタクトホールＣＨＬの底部に露出した階段の境界位置を確認することによって、階段の境界位置の変動に基づくコンタクトホールＣＨのオーバーレイのシフト量を見積もることが出来る。
さらに、実施形態に係る半導体メモリ１の製造方法では、オーバーレイのシフト量を測定する方法として例えばＳＥＭ（Scanning Electron Microscope）が使用されるため、非破壊且つ簡便に階段の境界位置の変動（インクライン）を評価することが出来る。
以上のように、実施形態に係る半導体メモリ１の製造方法では、非破壊で階段の境界位置のインクライン評価が可能となり、次に処理されるウエハ（ロット）への補正値のフィードバックが可能となる。従って、実施形態に係る半導体メモリ１の製造方法では、階段の境界位置に対して適切なオーバーレイの補正値を使用することが可能となるため、歩留まりを向上することが出来る。
尚、以上の説明では、ステップＳ１２の処理によってフィードバックされた情報に基づいてコンタクトＣＣの位置が調整される場合について例示したが、フィードバックされた情報に基づいて階段の境界位置が調整されても良い。
また、ステップＳ１２の処理において、オーバーレイのシフト量がある閾値を超えた場合には、当該ウエハを含むロットが不良ロットとしてスクリーニングされても良い。半導体メモリ１の製造途中で不良の多いロットがスクリーニングされることによって、半導体メモリ１の製造コストが上がることが抑制され得る。
［１−４］実施形態の変形例
以上で説明した実施形態に係る半導体メモリ１では、アクティブブロックＡＢＬＫにおけるコンタクトＣＣの配置と、ダミーブロックＤＢＬＫにおけるコンタクトＣＣＬの配置とが同様である場合について例示したが、コンタクトＣＣＬの配置は適宜変更することが可能である。以下に、実施形態の第１〜第５変形例について順に説明する。
（第１変形例）
図２８は、実施形態の第１変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示し、図１３に示されたメモリセルアレイ１０の平面レイアウトに対して、コンタクトＣＣＬの配置が異なっている。
図２８に示すように、実施形態の第１変形例においてコンタクトＣＣＬは、例えば当該コンタクトＣＣＬの中心点が階段の境界の交差部分ＣＰに重なるように、メモリセルアレイ１０の平面レイアウトが設計される。
具体的には、引出領域ＨＡ１においてコンタクトＣＣＬは、例えばワード線ＷＬ４、ＷＬ５、ＷＬ７、及びＷＬ８に対応する導電体２３のそれぞれのテラス部分と接触している。その他のコンタクトＣＣＬについても同様に、Ｘ方向に隣り合う２つのテラス部分と、この２つのテラス部分に対してそれぞれＹ方向に隣り合う２つのテラス部分とに接触している。
尚、実施形態の第１変形例において、コンタクトＣＣＬの外径は、必ずしもコンタクトＣＣの外径よりも大きくなくても良い。すなわち、実施形態の第１変形例において、コンタクトＣＣＬの外径は、コンタクトＣＣの外径と同じであっても良いし、コンタクトＣＣＬの外径よりも小さくても良い。実施形態の第１変形例に係る半導体メモリ１のその他の構造は、実施形態に係る半導体メモリ１と同様のため、説明を省略する。
図２９は、実施形態の第１変形例におけるオーバーレイのシフト量の測定方法の一例を示し、コンタクトＣＣＬに対応するコンタクトホールＣＨＬの形成後におけるメモリセルアレイ１０の平面レイアウトの一例を示している。
図２９に示すように、実施形態の第１変形例では、オーバーレイの基準点として交差部分ＣＰが使用される。このため、実施形態の第１変形例では、オーバーレイのシフト量が小さい場合においても、コンタクトホールＣＨＬが形成される領域に階段の境界部分（境界ＢＤＸ及びＢＤＹ）が含まれる可能性が高い。
その結果、実施形態の第１変形例に係る半導体メモリ１の製造方法では、実施形態よりも微少なオーバーレイのシフトを計測することが可能となり、実施形態よりもオーバーレイの計測精度を向上することが出来る。
尚、実施形態の第１変形例においてコンタクトＣＣＬは、少なくとも交差部分ＣＰに重なっていれば良い。このような場合においても、実施形態の第１変形例では、交差部分ＣＰの近傍がオーバーレイの基準点として使用されることにより、微少なオーバーレイのシフトを検知することが可能となる。
（第２変形例）
図３０は、実施形態の第２変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示し、図１３に示されたメモリセルアレイ１０の平面レイアウトに対して、コンタクトＣＣＬの配置が異なっている。
図３０に示すように、実施形態の第２変形例においてコンタクトＣＣＬは、例えば当該コンタクトＣＣＬの外周部分が階段の境界の交差部分ＣＰと接するように、メモリセルアレイ１０の平面レイアウトが設計される。
具体的には、引出領域ＨＡ１においてコンタクトＣＣＬは、例えばワード線ＷＬ２、ＷＬ４、及びＷＬ５に対応する導電体２３のそれぞれのテラス部分と接触している。その他のコンタクトＣＣＬについても同様に、当該コンタクトＣＣＬの中心が重なっているテラス部分と、当該テラス部分に対してＸ方向及びＹ方向にそれぞれ隣り合う２つのテラス部分とに接触している。
尚、実施形態の第２変形例において、コンタクトＣＣＬの外径は、必ずしもコンタクトＣＣの外径よりも大きくなくても良い。すなわち、実施形態の第２変形例において、コンタクトＣＣＬの外径は、コンタクトＣＣの外径と同じであっても良いし、コンタクトＣＣＬの外径よりも小さくても良い。実施形態の第２変形例に係る半導体メモリ１のその他の構造は、実施形態に係る半導体メモリ１と同様のため、説明を省略する。
図３１は、実施形態の第２変形例におけるオーバーレイのシフト量の測定方法の一例を示し、コンタクトＣＣＬに対応するコンタクトホールＣＨＬの形成後におけるメモリセルアレイ１０の平面レイアウトの一例を示している。
図３１に示すように、実施形態の第２変形例では、コンタクトホールＣＨＬが形成される領域に、Ｘ方向に隣り合うワード線ＷＬ間の境界ＢＤＹと、Ｙ方向に隣り合うワード線ＷＬ間の境界ＢＤＸとがそれぞれ含まれたレイアウトが基準として設計される。
このため、実施形態の第２変形例では、中心点と境界ＢＤＹとのＸ方向における間隔ＸＳと、中心点と境界ＢＤＸとのＹ方向における間隔ＹＳとの測定結果により、コンタクトホールＣＨＬのオーバーレイのシフト量を見積もることが可能となる。
その結果、実施形態の第２変形例に係る半導体メモリ１の製造方法では、実施形態よりも少ない測定結果でオーバーレイのシフト量を見積もることが可能となり、実施形態よりもオーバーレイの測定に関するデータ量を抑制することが出来る。また、実施形態の第２変形例に係る半導体メモリ１の製造方法では、実施形態の第１変形例と同様に、微少なオーバーレイのシフトを検知することも可能となる。
尚、実施形態の第２変形例では、コンタクトＣＣＬの外周部分が必ずしも交差部分ＣＰと接するように設計されなくても良く、コンタクトＣＣＬが少なくとも境界ＢＤＸ及びＢＤＹのそれぞれと重なっていれば良い。
（第３変形例）
図３２は、実施形態の第３変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示し、図１３に示されたメモリセルアレイ１０の平面レイアウトに対して、コンタクトＣＣＬの配置が異なっている。
図３２に示すように、実施形態の第３変形例においてコンタクトＣＣＬは、平面形状が例えばＸ方向に延伸した楕円形状に設計される。そして、コンタクトＣＣＬは、例えば階段の境界部分と重なるように配置される。
具体的には、引出領域ＨＡ１においてコンタクトＣＣＬは、例えばワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８、ＷＬ１０、及びＷＬ１１に対応する導電体２３のそれぞれのテラス部分と接触している。その他のコンタクトＣＣＬについても同様に、Ｘ方向に並ぶ４つのテラス部分と、この４つのテラス部分に対してそれぞれＹ方向に隣り合う２つのテラス部分とに接触している。
コンタクトホールＣＨＬの大きさとしては、実施形態と同様に、図１６に示されたステップＳ１３の処理でコンタクトホールＣＨＬ内に導電体を埋め込むことが可能であり、且つ平坦化することが可能な径に設計されることが好ましい。実施形態の第３変形例に係る半導体メモリ１のその他の構造は、実施形態に係る半導体メモリ１と同様のため、説明を省略する。
図３３は、実施形態の第３変形例におけるオーバーレイのシフト量の測定方法の一例を示し、コンタクトＣＣＬに対応するコンタクトホールＣＨＬの形成後におけるメモリセルアレイ１０の平面レイアウトの一例を示している。
図３３に示すように、実施形態の第３変形例では、コンタクトホールＣＨＬが形成される領域に、例えば１つの境界ＢＤＸと、複数の境界ＢＤＹとが含まれている。このように、コンタクトホールＣＨＬがＸ方向に延伸した形状である場合、オーバーレイのシフト量の測定で複数箇所の測長点を設定することが可能となる。
具体的には、例えば境界ＢＤＸと、コンタクトホールＣＨＬの内周との楕円の短径方向の間隔ＤＹ１、ＤＹ２、ＤＹ３、及びＤＹ４がそれぞれ測定される。間隔ＤＹ１、ＤＹ２、ＤＹ３、及びＤＹ４は、それぞれＸ方向にずれて配置される。間隔ＤＹの測定数はこれに限定されず、任意の個数に設定され得る。
そして、実施形態の第３変形例では、測定された間隔ＤＹ１、ＤＹ２、ＤＹ３、及びＤＹ４の測定結果に基づいて、オーバーレイのシフト量が算出される。実施形態の第３変形例では、オーバーレイのシフト量の見積もりに、複数の測定結果を平均した値を使用することが出来るため、測定結果のばらつきを抑制することが出来る。
その結果、実施形態の第３変形例に係る半導体メモリ１の製造方法では、実施形態よりも高い精度でオーバーレイのシフト量を見積もることが可能となる。また、実施形態の第３変形例に係る半導体メモリ１の製造方法では、実施形態の第１変形例と同様に、微少なオーバーレイのシフトを検知することも可能となる。
尚、第３変形例では、コンタクトＣＣＬがＸ方向に延伸した楕円形状である場合について例示したが、コンタクトＣＣＬは、Ｙ方向に延伸した楕円形状であっても良い。このような場合においても、コンタクトホールＣＨＬが階段の境界部分を含むように配置されることによって、上記第３変形例と同様に、複数の測定結果を用いてオーバーレイのシフト量を見積もることが可能となる。
（第４変形例）
以上で説明された実施形態及び変形例におけるコンタクトホールＣＨＬは、測定可能なオーバーレイのシフト量の範囲が異なる。
例えば、実施形態におけるコンタクトホールＣＨＬは、シフト量が大きい場合に有効である一方で、微少なシフトを検知することが出来ない。第１変形例におけるコンタクトホールＣＨＬは、シフト量が小さい場合に有効である一方で、大きなシフトを検知することが出来ない。
第２変形例におけるコンタクトホールＣＨＬは、例えばＸ方向の負方向とＹ方向の正方向とのそれぞれのシフトの検知には適しているが、Ｘ方向の正方向とＹ方向の負方向とのそれぞれで検知可能なシフト量が小さくなる。第３変形例におけるコンタクトホールＣＨＬは、例えばＹ方向のシフト量を精度高く検知することが可能であるが、Ｘ方向のシフト量を検出するのに適していない。
そこで、実施形態の第４変形例に係る半導体メモリ１では、以上で説明された実施形態及び第１〜第３変形例におけるコンタクトホールＣＨＬを組み合わせて使用する。
図３４は、実施形態の第４変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を示し、図１３に示されたメモリセルアレイ１０の平面レイアウトに対して、コンタクトＣＣＬの配置及び種類が異なっている。
図３４に示すように、第４変形例においてメモリセルアレイ１０には、第１変形例に従ったコンタクトＣＣＬ１と、第２変形例に従ったコンタクトＣＣＬ２と、第３変形例に従ったコンタクトＣＣＬ３とがそれぞれ設けられている。
このように、以上で説明された実施形態及び変形例におけるコンタクトＣＣＬ（コンタクトホールＣＨＬ）は、組み合わせて配置されても良い。その結果、第４変形例における半導体メモリ１の製造方法では、オーバーレイのシフト量の測定の精度をより向上することが出来る。尚、コンタクトＣＣＬの組み合わせは、図３４に示されたものに限定されず、任意の組み合わせにすることが可能である。
（第５変形例）
以上で説明された実施形態に係る半導体メモリ１において、ブロック群ＢＬＫＧとＢＬ接続領域ＢＬｔａｐとの間には、その他の領域が配置されても良い。
図３５は、実施形態の第５変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を、ブロック群ＢＬＫＧ０及びＢＬＫＧ１間のＢＬ接続領域ＢＬｔａｐ近傍の領域を抽出して示している。
図３５に示すように、各ブロック群ＢＬＫＧにおいて端部に配置されたダミーブロックＤＢＬＫと、当該ブロック群ＢＬＫＧと隣り合うＢＬ接続領域ＢＬｔａｐとの間には、無効領域が配置され得る。言い換えると、ＢＬ接続領域ＢＬｔａｐは、例えばブロック群ＢＬＫＧ０と隣り合う無効領域と、ブロック群ＢＬＫＧ１と隣り合う無効領域との間に配置され得る。
無効領域には、例えばスリットＳＬＴ、ＳＬＴａ、ＳＬＴｂ及びＳＨＥが配置されない。無効領域では、ダミーブロックＤＢＬＫと無効領域間に設けられたスリットＳＬＴ近傍において、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫと同様に、ワード線ＷＬの置換処理が実行され得る。無効領域には、ワード線ＷＬの置換処理が実行され得る領域において、データの記憶に使用されないメモリピラーＭＰが配置されても良い。
尚、ＢＬ接続領域ＢＬｔａｐでは、例えばワード線ＷＬの置換処理が実行されないため、ワード線ＷＬに置き換えられる前の犠牲部材（例えば窒化膜）が残っている場合がある。つまり、ＢＬ接続領域ＢＬｔａｐには、例えば酸化膜−窒化膜の積層構造が形成される。この場合、ビット線ＢＬとメモリセルアレイ１０下のセンスアンプモジュール１６との間を電気的に接続するためのコンタクトは、酸化膜−窒化膜の積層構造を貫通している。
図３６は、実施形態の第５変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を、隣り合うダミーブロックＤＢＬＫと無効領域とを抽出して示している。
図３６に示すように、引出領域ＨＡ１における無効領域の平面レイアウトは、例えばダミーブロックＤＢＬＫからスリットＳＬＴ、ＳＬＴａ、ＳＬＴｂ、及びＳＨＥを省略したものと同様に設計される。引出領域ＨＡ１において無効領域は、ダミーブロックＤＢＬＫと同様のワード線ＷＬの階段構造を有し得る。
そして、実施形態の第５変形例に係る半導体メモリ１では、無効領域に形成されたワード線ＷＬの階段部分にコンタクトＣＣＬが配置されている。第５変形例においてコンタクトＣＣＬは、ワード線ＷＬの置換処理が実行される領域、すなわち導電体２３が形成されている領域に配置される。また、第５変形例における無効領域内のコンタクトＣＣＬの配置方法は、上述した実施形態及び第１〜第４変形例の何れをも適用することが可能である。
これにより、実施形態の第５変形例に係る半導体メモリ１では、製造時において無効領域に形成されるコンタクトホールＣＨＬを用いることで、実施形態と同様の階段の境界位置のインクライン評価が可能となり、実施形態と同様の効果を得ることが出来る。
このように、上記実施形態及び変形例で説明されたコンタクトＣＣＬは、必ずしもダミーブロックＤＢＬＫ内に配置されていなくても良い。コンタクトＣＣＬは、少なくともダミーブロックＤＢＬＫ若しくは無効領域に配置されていれば良く、ダミーブロックＤＢＬＫと無効領域の両方に配置されていても良い。
［２］その他の変形例
実施形態の半導体メモリは、第１及び第２領域と、アクティブ領域及び非アクティブ領域と、第１及び第２積層体と、第１ピラーと、第１及び第２コンタクトとを含む。第１及び第２領域は、第１方向に並んでいる。アクティブ領域及び非アクティブ領域は、各々が第１及び第２領域のそれぞれの一部を含んでいる。第１積層体は、アクティブ領域に設けられた、交互に積層された第１絶縁体及び第１導電体とを含む積層体である。積層された第１導電体のそれぞれには、第２領域内において、上層の第１導電体と重ならないテラス部分が形成される。複数の第１ピラーは、各々が第１領域内で第１積層体を貫通し、第１積層体における第１導電体との交差部分がメモリセルとして機能する。第１コンタクトは、第２領域内で第１配線層内の第１導電体のテラス部分上に設けられる。第２積層体は、非アクティブ領域に設けられた、交互に積層された第２絶縁体及び第２導電体とを含む積層体である。積層された第２導電体のそれぞれには、第２領域内において、上層の第２導電体と重ならないテラス部分が形成される。第２コンタクトは、第２領域内で、第１配線層内の第２導電体と、第１配線層と異なる第２配線層内の第２導電体とのそれぞれに接している。これにより、実施形態に係る半導体メモリでは、歩留まりを向上することが出来る。
実施形態では、コンタクトホールＣＨＬのオーバーレイのシフト量に着目して説明したが、ステップＳ１２の処理では、シフト量以外のパラメータが算出されても良い。例えば、複数のコンタクトホールＣＨＬに対してそれぞれ測定が実行され、測定結果から倍率や回転等、オーバーレイに関する数値が算出されても良い。上記実施形態は、このように適宜測定点を増やし、補正に使用されるパラメータの種類を増やすことによって、より適切な補正値をフィードバックすることが可能となる。
実施形態では、コンタクトホールＣＨＬの底部の測定にＳＥＭ（Scanning Electron Microscope）が使用される場合が例示されたが、これに限定されない。実施形態で図１６を用いて説明したステップＳ１２の処理では、その他の測定機器を用いてコンタクトホールＣＨＬの底部が測定されても良く、少なくとも非破壊で測定することが可能な装置が選択されていれば良い。
実施形態では、ワード線ＷＬの階段部分におけるコンタクトＣＣ及びＣＣＬのオーバーレイのシフトに注目して説明したが、これに限定されない。コンタクトホールＣＨＬのようにオーバーレイの測定に使用されるコンタクトの構造は、その他のコンタクトが形成される工程に対しても適用され得る。
実施形態では、引出領域ＨＡにおいてワード線ＷＬの端部が３列の階段状に形成される場合が例示されたが、これに限定されない。ワード線ＷＬの端部は、例えば２列又は４列以上の階段構造であっても良い。
実施形態では、Ｙ方向に配列するアクティブブロックＡＢＬＫに対して電圧が印加される方向が、偶数番目のブロックＢＬＫと奇数番目のブロックＢＬＫとで異なる場合が例示されたが、これに限定されない。例えば、引出領域ＨＡが、セル領域ＣＡに対してＸ方向の一方側のみに設けられる構造であっても良い。この場合に、ブロック群ＢＬＫＧ内のアクティブブロックＡＢＬＫに対応する積層配線には、同じ方向から電圧が印加される。
実施形態では、ワード線ＷＬ等の積層配線に対してＸ方向の一方側から電圧が印加される構造である場合について例示されたが、これに限定されない。例えば、あるアクティブブロックＡＢＬＫにおいて引出領域ＨＡ１及びＨＡ２のそれぞれにコンタクトＣＣが設けられ、Ｘ方向の両側からワード線ＷＬ等に電圧が印加されても良い。
メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
実施形態では、スリットＳＬＴ及びＳＬＴａが導電体２４を分断した構造が例示されているが、スリットＳＬＴ及びＳＬＴａは、導電体２４を分断していなくても良い。この場合、メモリピラーＭＰはＺ方向に複数のピラーが連結された構造を有し、例えば下方に設けられたピラーが導電体２２及び２３を貫通し、上方に設けられたピラーが導電体２４を貫通する。そして、導電体２４は、例えばスリットＳＬＴ及びＳＬＴａと異なるスリットによって分断され、複数に分割された導電体２４のそれぞれが選択ゲート線ＳＧＤとして機能する。
実施形態に係る半導体メモリ１では、例えばスリットＳＬＴ、ＳＬＴａ及びＳＬＴｂを用いた置換処理が実行されることにより、導電体２３及び２４が形成され得る。この場合、例えば隣り合うスリットＳＬＴ及びＳＬＴｂ間には、それぞれが絶縁体で形成され、導電体２３及び２４が形成される積層構造体を貫通した複数の支持柱が形成され得る。実施形態で説明したコンタクトＣＣＬは、このような支持柱と重なっていても良いし、重なっていなくても良い。コンタクトＣＣＬと支持柱とが重なっている場合、コンタクトＣＣＬは、支持柱が形成された領域を介して導電体２３を通過した部分を有し得る。
実施形態では、半導体メモリ１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体メモリ１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体３１とソース線ＳＬとが電気的に接続される。
メモリセルアレイ１０の構造は、その他の構造であってもよい。その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号に記載されている。“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体、３０…コア部材、３１…半導体、３２…積層膜、３３…トンネル酸化膜、３４…絶縁膜、３５…ブロック絶縁膜、４０，４１…導電体、ＣＶ，Ｖ１，ＣＣ，ＣＣＬ…コンタクト、ＢＬＫＧ…ブロック群、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線

Claims (5)

  1. 第１方向に並んだ第１及び第２領域と、
    各々が前記第１及び第２領域のそれぞれの一部を含むアクティブ領域並びに非アクティブ領域と、
    前記アクティブ領域に設けられた、交互に積層された第１絶縁体及び第１導電体とを含む積層体であって、積層された前記第１導電体のそれぞれが上層の第１導電体と重ならないテラス部分が前記第２領域内に形成されてなる第１積層体と、
    各々が前記第１領域内で前記第１積層体を貫通し、前記第１積層体における前記第１導電体との交差部分がメモリセルとして機能する複数の第１ピラーと、
    前記第２領域内で第１配線層内の第１導電体のテラス部分上に設けられた第１コンタクトと、
    前記非アクティブ領域に設けられた、交互に積層された第２絶縁体及び第２導電体とを含む積層体であって、積層された前記第２導電体のそれぞれが上層の第２導電体と重ならないテラス部分が前記第２領域内に形成されてなる第２積層体と、
    前記第２領域内で、前記第１配線層内の第２導電体と、前記第１配線層と異なる第２配線層内の第２導電体とのそれぞれに接した第２コンタクトと、
    を備える、半導体メモリ。
  2. 第１方向に並んだ第１及び第２領域と、
    各々が前記第１及び第２領域のそれぞれの一部を含むアクティブ領域並びに非アクティブ領域と、
    前記アクティブ領域に設けられた、交互に積層された第１絶縁体及び第１導電体とを含む積層体であって、積層された前記第１導電体のそれぞれが上層の第１導電体と重ならないテラス部分が前記第２領域内に形成されてなる第１積層体と、
    各々が前記第１領域内で前記第１積層体を貫通し、前記第１積層体における前記第１導電体との交差部分がメモリセルとして機能する複数の第１ピラーと、
    前記第２領域内で第１配線層内の第１導電体のテラス部分上に設けられた第１コンタクトと、
    前記非アクティブ領域に設けられた、交互に積層された第２絶縁体及び第２導電体とを含む積層体であって、積層された前記第２導電体のそれぞれが上層の第２導電体と重ならないテラス部分が前記第２領域内に形成されてなる第２積層体と、
    前記第２領域内で、積層された前記第２導電体のうち少なくとも１つの第２導電体に接した第２コンタクトと、
    を備え、
    前記第１コンタクトと前記第２コンタクトとのそれぞれは柱状に設けられ、
    基板の表面に平行な断面における前記第２コンタクトの外径は、前記断面における前記第１コンタクトの外径よりも大きい、半導体メモリ。
  3. 前記第１コンタクトに対し、前記第１導電体の上方に設けられた第３導電体が電気的に接続され、
    前記第２コンタクトに対しては、前記第２導電体以外の配線は電気的に接続されない、
    請求項１又は請求項２に記載の半導体メモリ。
  4. 各々が前記第１領域内で前記第２積層体を貫通する複数の第２ピラーをさらに備える、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
  5. 第１導電体と第１絶縁体とが交互に積層された積層体であって、積層された前記第１導電体のそれぞれがその端部領域で上層の第１導電体と重ならないテラス部分を有する第１積層体と、第２導電体と第２絶縁体とが交互に積層された積層体であって、積層された前記第２導電体のそれぞれがその端部領域で上層の第２導電体と重ならないテラス部分を有する第２積層体と、を形成することと、
    積層された前記第１導電体のうち、第１配線層内の第１導電体のテラス部分を露出させる第１ホールと、積層された前記第２導電体のうち、前記第１配線層内の第２導電体のテラス部分と前記第１配線層と異なる第２配線層内の第２導電体のテラス部分とを露出させる第２ホールと、を形成することと、
    前記第２ホールの形状と、前記第２ホールの底部に露出した隣り合うテラス部分の境界部分とに基づいて、前記第２ホールのオーバーレイのシフト量を測定することと、
    前記測定の後に、前記第１ホールの内部にコンタクトを形成することと、
    を備える半導体メモリの製造方法。
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