WO2011114503A1 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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WO2011114503A1
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semiconductor
insulating layer
nth
semiconductor layer
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章輔 藤井
大輔 萩島
究 佐久間
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株式会社 東芝
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof.
  • NAND-type flash memory is widely used as a large-capacity data storage device.
  • cost reduction per bit and capacity increase are being promoted by miniaturizing memory cells, and further miniaturization is required in the future.
  • problems to be solved such as lithography technology development, short channel effect, inter-element interference, and suppression of inter-element variation. For this reason, it is likely that it will be difficult to continuously improve the storage density only by developing a simple in-plane miniaturization technique.
  • the drain ends of a plurality of stacked active areas are isolated from each other by an insulating layer, and one drain side with respect to the plurality of active areas.
  • a selection transistor is provided.
  • a drain electrode is independently connected to each of the plurality of active areas.
  • bit line is connected to one memory string via a drain electrode, the number of bit lines arranged on the memory cell array increases, and the layout becomes complicated.
  • drain ends of a plurality of stacked active areas are connected to each other by a common semiconductor layer, and a plurality of drain-side selection transistors (layer selection transistors) are provided for the plurality of active areas.
  • layer selection transistors layer selection transistors
  • a single drain electrode may be connected to a plurality of memory strings (active areas) in common, the number of memory strings to be stacked is increased, and the degree of integration of memory cells is increased. Improvements can be made.
  • the device structure disclosed in the prior application cannot obtain a sufficient cutoff characteristic for the drain side selection transistor (layer selection transistor). . That is, when a current is passed through one selected memory string, an unnecessary current flows through the remaining non-selected memory strings. In this case, reading / writing / erasing cannot be performed accurately.
  • the present invention proposes a three-dimensional stacked semiconductor memory that achieves both high integration and good cut-off characteristics.
  • a nonvolatile semiconductor memory device includes a semiconductor substrate and a first insulating layer, a first semiconductor layer,..., An nth insulating layer in a first direction perpendicular to the surface of the semiconductor substrate.
  • a fin-type stacked structure in which a layer, an nth semiconductor layer, an (n + 1) th insulating layer (n is a natural number of 2 or more) are stacked in this order, and extend in a second direction parallel to the surface of the semiconductor substrate;
  • the first to nth memory strings having the first to nth semiconductor layers as channels and the first to nth semiconductor layers coupled to one end in the second direction of the first to nth memory strings.
  • a coupled semiconductor layer to be connected, a drain electrode connected to the coupled semiconductor layer, and the other end of the first to nth memory strings in the second direction are connected to the first to nth semiconductor layers.
  • a source electrode and the first to nth electrodes First to nth layer selection transistors arranged in order from the drain electrode side toward the first to nth memory strings in the coupled semiconductor layer between the memory string and the drain electrode,
  • the nth to nth layer selection transistors include first to nth select gate electrodes extending in the first direction across the first to nth semiconductor layers, and the first to (n + 1) th nth selection gate electrodes.
  • the edge on the drain electrode side of the i-th insulating layer (i is one of 2 to n) of the insulating layers is the first to n-th memories of the (i-1) -th select gate electrode.
  • FIG. 1st Example The perspective view which shows the structure of a 1st Example. Sectional drawing which follows the II-II line
  • Sectional drawing which shows the 3rd example of the method of manufacturing the structure of FIG. The perspective view which shows the structure of a 2nd Example. Sectional drawing which follows the XII-XII line
  • FIG. 16 is a sectional view taken along line XVI-XVI in FIG. 15. Sectional drawing which follows the XVII-XVII line
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 15 is a cross-sectional view illustrating an example of a method for manufacturing
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • FIG. 16 is a cross-sectional view illustrating an example of a method for manufacturing the structure of FIG. 15.
  • the figure which shows the simulation result of FIG. The figure which shows the simulation model of a conventional technique.
  • the present invention provides a three-dimensional stacked semiconductor having first to nth layer selection transistors at one end on the drain electrode side of first to nth semiconductor layers (n is a natural number of 2 or more) constituting a fin-type stacked structure.
  • Target memory With this structure, one drain electrode can be provided in common for the first to nth semiconductor layers, and high integration can be realized.
  • the jth layer selection transistor (j is one of 1 to n) is always turned on in the jth semiconductor layer. Selection of the first to nth semiconductor layers (layer selection), that is, selection of the first to nth memory strings is made possible.
  • the present invention is also directed to a structure in which one end of the first to nth semiconductor layers constituting the fin-type stacked structure on the drain electrode side is coupled to each other by a coupled semiconductor layer.
  • the channels of the first to nth layer selection transistors are thickened and their on-resistance is reduced, so that the selection of the first to nth semiconductor layers can be speeded up.
  • the first to (n + 1) th (n + 1) th forming the fin-type stacked structure.
  • the edge on the drain electrode side of the i-th insulating layer (i is one of 2 to n) is the (i-1) th select of the (i-1) th layer select transistor.
  • the gate electrode is disposed on the same side as the edge on the first to nth memory string side or on the drain electrode side.
  • FIG. 1 shows the structure of the first embodiment. 2 is a cross-sectional view taken along line II-II in FIG. 1, and FIG. 3 is a cross-sectional view taken along line III-III in FIG.
  • the semiconductor substrate 1 is, for example, a silicon substrate.
  • the fin-type stacked structure 9 is formed on the semiconductor substrate 1.
  • the fin-type stacked structure 9 includes a first insulating layer 2, a first semiconductor layer 3 a, a second insulating layer 4 a, a second insulating layer 2 in a first direction perpendicular to the surface of the semiconductor substrate 1.
  • the semiconductor layer 3b, the third insulating layer 4b, the third semiconductor layer 3c, and the fourth insulating layer 5 are stacked in this order, and extend in a second direction parallel to the surface of the semiconductor substrate 1.
  • the present invention is not limited to this, and the fin-type stacked structure 9 includes a first insulating layer, a first semiconductor layer, an nth insulating layer, an nth semiconductor layer, and an (n + 1) th insulating layer (n is 2). It can be generalized as a laminate that is stacked in the order of the above natural numbers).
  • the first insulating layer 2 is formed of, for example, silicon oxide (SiO 2 ).
  • the first to third semiconductor layers 3 (3a, 3b, 3c) are made of, for example, single crystal silicon (Si).
  • the first to third semiconductor layers 3 (3a, 3b, 3c) are preferably in a single crystal state, but may be in an amorphous state or a polycrystalline state.
  • the second and third insulating layers 4 (4a, 4b) are made of, for example, silicon oxide (SiO 2 ).
  • the fourth insulating layer 5 is formed of, for example, silicon oxide (SiO 2 ), silicon nitride (SiN x ), or a structure in which they are stacked.
  • the first to third memory strings use the first to third semiconductor layers 3 (3a, 3b, 3c) as channels.
  • one memory string uses one semiconductor layer as a channel, it is desirable for high integration to increase the number of semiconductor layers constituting the fin-type stacked structure 9 and increase the number of memory strings.
  • the first to third memory strings are charge storage layers 6 (1) b extending in the first direction across the first to third semiconductor layers 3 (3a, 3b, 3c). And a control gate electrode 6 (1) d.
  • the first gate insulating layer 6 (1) a is formed between the first to third semiconductor layers 3 (3a, 3b, 3c) and the charge storage layer 6 (1) b.
  • the second gate insulating layer 6 (1) c is formed between the charge storage layer 6 (1) b and the control gate electrode 6 (1) d.
  • the first to third memory strings have a SONOS (silicon / oxide / nitride / oxide / silicon) type. That is, the charge storage layer 6 (1) b is made of an insulator such as silicon-rich SiN.
  • the second gate insulating layer 6 (1) c is called a block insulating layer because it has a role of blocking leakage current between the charge storage layer 6 (1) b and the control gate electrode 6 (1) d.
  • the first to third memory strings cover two side surfaces of the first to third semiconductor layers 3 (3a, 3b, 3c) facing each other in the third direction. ing. That is, the first to third memory strings (NANDa, NANDb, NANDc) have a double gate structure.
  • the coupled semiconductor layer 14 includes first to third semiconductor layers 3 (3a, 3b) at one end in the second direction (one end on the drain electrode 7 side) of the first to third memory strings (NANDa, NANDb, NANDc). , 3c).
  • the coupled semiconductor layer 14 is formed of, for example, single crystal silicon (Si) and is integrated with the first to third semiconductor layers 3 (3a, 3b, 3c). Like the first to third semiconductor layers 3 (3a, 3b, 3c), the coupled semiconductor layer 14 is preferably in a single crystal state, but may be in an amorphous state or a polycrystalline state.
  • the drain electrode 7 is connected to the coupled semiconductor layer 14, and the source electrode 8 is connected to the first to third semiconductor layers at the other end in the second direction of the first to third memory strings (NANDa, NANDb, NANDc). 3 (3a, 3b, 3c). It is desirable that the bottoms of the drain electrode 7 and the source electrode 8 reach the first insulating layer 2.
  • the bit line BL is connected to the drain electrode 7, and the source line SL is connected to the source electrode 8.
  • the first to third layer selection transistors Ta, Tb, and Tc are connected to the first to third memory strings (NANDa, NANDb, NANDc) and the drain electrode 7 from the drain electrode 7 side, respectively. They are arranged in order toward the memory strings (NANDa, NANDb, NANDc).
  • the number of layer selection transistors is equal to the number of semiconductor layers constituting the fin-type stacked structure 9.
  • the first to third layer selection transistors Ta, Tb, Tc are first to third select gate electrodes extending in the first direction across the first to third semiconductor layers 3 (3a, 3b, 3c). 10 (10a, 10b, 10c).
  • the first to third select gate electrodes 10 (10a, 10b, 10c) have two side surfaces facing the third direction of the first to third semiconductor layers 3 (3a, 3b, 3c). Covering. That is, the first to third layer selection transistors Ta, Tb, and Tc have a double gate structure.
  • the source side select transistor Ts is disposed between the first to third memory strings (NANDa, NANDb, NANDc) and the source electrode 8.
  • the source side select transistor Ts has a select gate electrode 11 extending in the first direction across the first to third semiconductor layers 3 (3a, 3b, 3c).
  • the source side select gate electrode 11 covers two side surfaces of the first to third semiconductor layers 3 (3a, 3b, 3c) facing each other in the third direction. That is, the source side select transistor Ts has a double gate structure.
  • the structures of the first to third layer selection transistors Ta, Tb, Tc and the source side selection transistor Ts are not limited as long as they function as switch elements.
  • the first to third layer selection transistors Ta, Tb, and Tc and the source side selection transistor Ts have the same structure as the memory cells that form the first to third memory strings (NANDa, NANDb, NANDc), respectively. You may have, and you may have a structure different from it.
  • the edge of the second insulating layer 4a on the drain electrode 7 side is the same as or more than the edge of the first select gate electrode 10a on the first to third memory strings (NANDa, NANDb, ⁇ NANDc) side. Located on the side.
  • the edge of the second insulating layer 4a on the drain electrode 7 side is located at the point a or the drain electrode 7 side of the point a.
  • the edge of the third insulating layer 4b on the drain electrode 7 side is the same as or more than the edge of the second select gate electrode 10b on the first to third memory strings (NANDa, NANDb, ⁇ NANDc) side. Located on the side.
  • the edge of the third insulating layer 4b on the drain electrode 7 side is located at the point b or the drain electrode 7 side of the point b.
  • the fin-type stacked structure 9 has a first insulating layer, a first semiconductor layer, ... an nth insulating layer, an nth semiconductor layer, an (n + 1) th insulating layer (n is 2 or more).
  • the edge on the drain electrode side of the i-th insulating layer i is one of 2 to n is This means that the edge of the (i-1) th select gate electrode is located on the same side as the first to nth memory string side or on the drain electrode side.
  • the edge on the drain electrode side of the i-th insulating layer is preferably positioned closer to the drain electrode side than the edge on the drain electrode side of the (i + 1) -th insulating layer. In this case, the edges on the drain electrode side of the first to (n + 1) th insulating layers are stepped.
  • the edge on the drain electrode side of the (i + 1) th insulating layer among the first to (n + 1) th insulating layers is on the first to nth memory string side of the (i-1) th select gate electrode. It is desirable to be located on the first to nth memory string side that is the same as or more than the edge. This is because, for example, the impurity regions 13a, 13b, and 13c are formed by one ion implantation as will be described in detail later in the description of the manufacturing method.
  • the position of the edge on the drain electrode side of the (n + 1) th insulating layer which is the uppermost layer is not particularly limited. This is because a semiconductor layer (memory string) as an active area is not formed on the (n + 1) th insulating layer, that is, the fourth insulating layer 5 in FIGS.
  • the threshold state of the first to third layer selection transistors Ta, Tb, and Tc will be described.
  • the first layer selection transistor Ta farthest from the first to third memory strings (NANDa, NANDb, NANDc) is applied to the first select gate electrode 10a in the first semiconductor layer 3a which is the lowest layer. It is always on in the voltage range (uncontrollable state).
  • the always-on state here is realized by providing the impurity region 13a in the first semiconductor layer 3a as the channel of the first layer selection transistor Ta.
  • the first layer selection transistor Ta is on / off controlled within a voltage range applied to the first select gate electrode 10a.
  • the second layer selection transistor Tb is always in an ON state (in an uncontrollable state) within the voltage range applied to the second select gate electrode 10b in the second semiconductor layer 3b which is an intermediate layer.
  • the always-on state here is realized by providing the impurity region 13b in the second semiconductor layer 3b as the channel of the second layer selection transistor Tb.
  • the second layer selection transistor Tb is on / off controlled within a voltage range applied to the second select gate electrode 10b.
  • the third layer selection transistor Tc closest to the first to third memory strings (NANDa, NANDb, NANDc) is applied to the third select gate electrode 10c in the third semiconductor layer 3c which is the uppermost layer. It is always on in the voltage range (uncontrollable state).
  • the always-on state here is realized by providing the impurity region 13c in the third semiconductor layer 3c as the channel of the third layer selection transistor Tc.
  • the third layer selection transistor Tc is on / off controlled within a voltage range applied to the third select gate electrode 10c.
  • the fin-type stacked structure 9 has a first insulating layer, a first semiconductor layer, ... an nth insulating layer, an nth semiconductor layer, an (n + 1) th insulating layer (n is 2 or more).
  • the jth layer selection transistor (j is one of 1 to n) is the jth semiconductor layer. It is always on.
  • the first layer selection transistor Ta is turned off in the second and third memory strings NANDb and NANDc, and the first to third layer selection transistors Ta in the first memory string NANDa.
  • Tb, Tc are turned on and when a current is passed through the first memory string NANDa, a leakage path from the first memory string NANDa to the second and third memory strings NANDb, NANDc causes a second insulating layer 4a. It is interrupted by.
  • the second layer selection transistor Tb is turned off in the first and third memory strings NANDa and NANDc, and the first to third layer selection transistors Ta, Tb, and Tc are turned on in the second memory string NANDb.
  • the leak path from the second memory string NANDb to the third memory string NANDc is blocked by the third insulating layer 4b.
  • the first gate insulating layer 6 (1) a is made of SiO 2
  • the charge storage layer 6 (1) b is made of Si 3 N 4
  • the second gate insulating layer 6 (1) c is made of Al 2 O 3 and the control gate electrode 6 (1) d can be NiSi.
  • the first gate insulating layer 6 (1) a may have silicon oxynitride, a stacked structure of silicon oxide and silicon nitride, or the like.
  • the first gate insulating layer 6 (1) a may contain silicon nanoparticles, metal ions, or the like.
  • the charge storage layer 6 (1) b is composed of Si x N y , silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), and aluminum oxynitride (AlON) in which the composition ratio x and y of silicon and nitrogen are arbitrary.
  • Hafnia HfO 2
  • hafnium aluminate HfAlO 3
  • hafnia nitride HfON
  • nitrided hafnium aluminate HfAlON
  • hafnium silicate HfSiO
  • nitrided hafnium silicate HfSiON
  • lanthanum oxide La 2 O 3
  • at least one of lanthanum aluminate LaAlO 3
  • the charge storage layer 6 (1) b may be made of a conductor such as polysilicon or metal doped with impurities.
  • the second gate insulating layer 6 (1) c includes silicon oxide (SiO 2 ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), aluminum oxynitride (AlON), hafnia (HfO 2 ), and hafnium. ⁇ Aluminate (HfAlO 3 ), Hafnia nitride (HfON), Hafnium nitride aluminate (HfAlON), Hafnium silicate (HfSiO), Hafnium nitride silicate (HfSiON), Lanthanum oxide (La 2 O 3 ), Lanthanum aluminum Nate (LaAlO 3 ) and lanthanum aluminum silicate (LaAlSiO) may be used.
  • the control gate electrode 6 (1) d is a metal compound such as tantalum nitride (TaN), tantalum carbide (TaC), or titanium nitride (TiN), or V, Cr, Mn, Y, Mo, Ru, Rh, Hf, Ta, W, Ir, Co, Ti, Er, Pt, Pd, Zr, Gd, Dy, Ho, Er and their silicides can be used.
  • TaN tantalum nitride
  • TaC tantalum carbide
  • TiN titanium nitride
  • V Cr, Mn, Y, Mo, Ru, Rh, Hf, Ta, W, Ir, Co, Ti, Er, Pt, Pd, Zr, Gd, Dy, Ho, Er and their silicides
  • Impurities constituting the impurity regions 13a, 13b, and 13c include an impurity that becomes an n-type semiconductor, for example, a pentavalent element such as arsenic (As) phosphorus (P), an impurity that becomes a p-type semiconductor, for example, boron (B)
  • a trivalent element such as indium (In) or a combination thereof can be used.
  • FIG. 5 shows a first application example of the first embodiment.
  • a feature of the first application example is that a diffusion layer 17 surrounding the drain electrode 7 is formed in the common semiconductor layer 14.
  • the diffusion layer 17 can be composed of an impurity that becomes an n-type semiconductor, an impurity that becomes a p-type semiconductor, or a combination thereof.
  • the diffusion layer 17 has a role of reducing the contact resistance between the common semiconductor layer 14 and the drain electrode 7.
  • FIG. 6 shows a second application example of the first embodiment.
  • the feature of the second application example is that the first to third select gate electrodes 10a, 10b, 10c are two opposite to each other in the third direction of the first to third semiconductor layers 3 (3a, 3b, 3c). It is in a point that covers one of the sides.
  • the first to third layer selection transistors Ta, Tb, and Tc have a single gate structure.
  • the insulating layer 19 is disposed between the two fin-type stacked structures 9a and 9b and insulates them.
  • the insulating layer 19 can be changed to an electrode.
  • the write / erase characteristics can be improved by applying a bias to the electrode at the time of write / erase.
  • FIG. 7 shows a third application example of the first embodiment.
  • the third application example is characterized in that a memory cell array is configured by arranging a plurality of fin-type stacked structures 9a, 9b, and 9c in the third direction.
  • Each fin type laminated structure has the same structure as the fin type laminated structure 9 disclosed in FIGS. 1 to 3.
  • the gate stacked structures 6 (1), 6 (2),... 6 (n) including the control gate electrode extend in the third direction across the fin-type stacked structures 9a, 9b, 9c.
  • the gate stacked structures 10a, 10b, and 10c including the select gate electrode extend in the third direction across the fin-type stacked structures 9a, 9b, and 9c.
  • the write operation is as follows. First, when writing to the memory string NANDa having the first semiconductor layer 3a as a channel, a ground potential is applied to the drain electrode 7 and the source electrode 8, and the select gate electrodes 10b and 10c and the control gate electrode 6 ( 1) Apply a first positive bias to d,... 6 (n) d. No bias is applied to the select gate electrodes 10a and 11.
  • the first layer selection transistor Ta is off in the second and third semiconductor layers 3b and 3c, and the impurity region 13a causes the first semiconductor layer 3a to be turned off. It is on. Further, since no bias is applied to the select gate electrode 11, the source side select transistor Ts is off in the first to third semiconductor layers 3 (3a, 3b, 3c).
  • a second positive bias larger than the first positive bias is applied to the control gate electrode of the selected memory cell to be written, and the program is applied from the bit line BL to the drain electrode 7. Data “0” / “1” is transferred.
  • the channel potential rises due to the capacitive coupling due to the application of the second positive bias, so that the control gate electrode ( Alternatively, a sufficiently large voltage is not applied between the charge storage layer) and the channel, and writing is inhibited.
  • the program data “0” / “1” is the first semiconductor layer as a channel. Is transferred to 3a.
  • the first semiconductor layer 3a as a channel has a positive potential.
  • the second positive bias is applied to the control gate electrode of the selected memory cell and the channel potential slightly rises due to capacitive coupling, the first layer selection transistor Ta is cut off.
  • the channel potential rises due to capacitive coupling due to the application of the second positive bias. That is, since a sufficiently large voltage is not applied between the control gate electrode (or charge storage layer) and the channel, and electrons are not injected into the charge storage layer, writing is prohibited (“0”). -programming).
  • the program data is “1”, for example, the first semiconductor layer 3a as the channel is at the ground potential. In this state, even if the second positive bias is applied to the control gate electrode of the selected memory cell, the first layer selection transistor Ta is not cut off.
  • the ground potential is applied to the first semiconductor layer 3a as the channel, and the second positive bias is applied to the control gate electrode. That is, a sufficiently large voltage is generated between the control gate electrode (or charge storage layer) and the channel, and electrons are injected into the charge storage layer, so that writing is executed (“1” -programming).
  • the second layer selection transistor Tb is off in the first and third semiconductor layers 3a and 3c, and in the second semiconductor layer 3b by the impurity region 13b. It is on. Further, since no bias is applied to the select gate electrode 11, the source side select transistor Ts is off in the first to third semiconductor layers 3 (3a, 3b, 3c).
  • a second positive bias larger than the first positive bias is applied to the control gate electrode of the selected memory cell to be written, and the program is applied from the bit line BL to the drain electrode 7. Data “0” / “1” is transferred.
  • the channel potential rises due to the capacitive coupling due to the application of the second positive bias, so that the control gate electrode ( Alternatively, a sufficiently large voltage is not applied between the charge storage layer) and the channel, and writing is prohibited.
  • the program data “0” / “1” is the second semiconductor layer as a channel. Transferred to 3b.
  • the second semiconductor layer 3b as a channel has a positive potential.
  • the second positive bias is applied to the control gate electrode of the selected memory cell and the channel potential rises slightly due to capacitive coupling, the second layer selection transistor Tb is cut off.
  • the channel potential rises due to capacitive coupling due to the application of the second positive bias. That is, since a sufficiently large voltage is not applied between the control gate electrode (or charge storage layer) and the channel, and electrons are not injected into the charge storage layer, writing is prohibited (“0”). -programming).
  • the second semiconductor layer 3b as a channel is at the ground potential. In this state, even when the second positive bias is applied to the control gate electrode of the selected memory cell, the second layer selection transistor Tb remains in the on state.
  • the ground potential is applied to the second semiconductor layer 3b as the channel, and the second positive bias is applied to the control gate electrode. That is, a sufficiently large voltage is generated between the control gate electrode (or charge storage layer) and the channel, and electrons are injected into the charge storage layer, so that writing is executed (“1” -programming).
  • the third layer selection transistor Tc is off in the first and second semiconductor layers 3a and 3b, and in the third semiconductor layer 3c due to the impurity region 13c. It is on. Further, since no bias is applied to the select gate electrode 11, the source side select transistor Ts is off in the first to third semiconductor layers 3 (3a, 3b, 3c).
  • a second positive bias larger than the first positive bias is applied to the control gate electrode of the selected memory cell to be written, and the program is applied from the bit line BL to the drain electrode 7. Data “0” / “1” is transferred.
  • the channel potential rises due to the capacitive coupling due to the application of the third bias, so that the control gate electrode (or charge) A sufficiently large voltage is not applied between the storage layer) and the channel, and writing is prohibited.
  • the program data “0” / “1” is the third semiconductor layer as a channel. Is transferred to 3c.
  • the third semiconductor layer 3c as a channel has a positive potential.
  • the third layer selection transistor Tc is cut off.
  • the channel potential rises due to capacitive coupling due to the application of the second positive bias. That is, since a sufficiently large voltage is not applied between the control gate electrode (or charge storage layer) and the channel, and electrons are not injected into the charge storage layer, writing is prohibited (“0”). -programming).
  • the third semiconductor layer 3c as a channel is at the ground potential. In this state, even when the second positive bias is applied to the control gate electrode of the selected memory cell, the third layer selection transistor Tc remains on.
  • the ground potential is applied to the third semiconductor layer 3c as a channel, and the second positive bias is applied to the control gate electrode. That is, a sufficiently large voltage is generated between the control gate electrode (or charge storage layer) and the channel, and electrons are injected into the charge storage layer, so that writing is executed (“1” -programming).
  • the erase operation is as follows. [First example] For example, the erase operation is performed on the first to third memory strings NANDa, NANDb, NANDc in the fin-type stacked structure in a lump (block erase 1).
  • a ground potential is applied to the drain electrode 7 and the source electrode 8, and a first negative bias is applied to the select gate electrodes 10a, 10b, 10c, 11 and the control gate electrodes 6 (1) d,... 6 (n) d. Apply.
  • a second negative bias larger than the first negative bias is applied to the control gate electrodes 6 (1) d,... 6 (n) d.
  • the erase operation can be performed on one of the first to third memory strings NANDa, NANDb, NANDc in the fin-type stacked structure (block erase 2), for example.
  • the first layer selection transistor Ta is turned off in the second and third semiconductor layers 3b and 3c, so that the first memory string NANDa can be selectively erased.
  • the second layer selection transistor Tb is turned off in the first and third semiconductor layers 3a and 3c, so that the second memory string NANDb can be selectively erased.
  • the third layer selection transistor Tc is turned off in the first and second semiconductor layers 3a and 3b, so that the third memory string NANDc can be selectively erased.
  • the erase operation can be performed on one memory cell in the first to third memory strings NANDa, NANDb, NANDc in the fin-type stacked structure (page erase / 1 cell erase).
  • a second negative bias larger than the first negative bias is applied to the control gate electrode of the selected memory cell to be erased.
  • a second negative bias is not applied to the control gate electrode of a non-selected memory cell that is not an erase target.
  • control gate electrode or charge storage layer
  • the read operation is as follows. First, when reading is performed on the memory string NANDa using the first semiconductor layer 3a as a channel, the drain electrode 7 is connected to the read circuit, and a ground potential is applied to the source electrode 8. Further, a first positive bias is applied to the select gate electrodes 10b, 10c, 11 and the control gate electrodes 6 (1) d,... 6 (n) d.
  • the first positive bias is, for example, a value that turns on the memory cell regardless of “0” / “1” -data. No bias is applied to the select gate electrode 10a.
  • the first layer selection transistor Ta is off in the second and third semiconductor layers 3b and 3c, and is on in the first semiconductor layer 3a. is there.
  • a second positive bias for reading smaller than the first positive bias is applied to the control gate electrode.
  • the second positive bias is, for example, a value between “0” -data threshold and “1” -data threshold.
  • the read circuit is used to change the potential of the bit line BL or the bit line. Reading can be performed by detecting a change in the current flowing through the.
  • the drain electrode 7 is connected to the reading circuit, and a ground potential is applied to the source electrode 8. Also, a first positive bias is applied to the select gate electrodes 10a, 10c, 11 and the control gate electrodes 6 (1) d,... 6 (n) d.
  • the first positive bias is, for example, a value that turns on the memory cell regardless of “0” / “1” -data. No bias is applied to the select gate electrode 10b.
  • the second layer selection transistor Tb is in an off state in the first and third semiconductor layers 3a and 3c and in an on state in the second semiconductor layer 3b. is there.
  • a second positive bias for reading smaller than the first positive bias is applied to the control gate electrode.
  • the second positive bias is, for example, a value between “0” -data threshold and “1” -data threshold.
  • the read circuit is used to change the potential of the bit line BL or the bit line. Reading can be performed by detecting a change in the current flowing through the.
  • the drain electrode 7 is connected to the read circuit, and a ground potential is applied to the source electrode 8. Further, a first positive bias is applied to the select gate electrodes 10a, 10b, 11 and the control gate electrodes 6 (1) d,... 6 (n) d.
  • the first positive bias is, for example, a value that turns on the memory cell regardless of “0” / “1” -data. No bias is applied to the select gate electrode 10c.
  • the third layer selection transistor Tc is in an off state in the first and second semiconductor layers 3a and 3b and in an on state in the third semiconductor layer 3c. is there.
  • a second positive bias for reading smaller than the first positive bias is applied to the control gate electrode.
  • the second positive bias is, for example, a value between “0” -data threshold and “1” -data threshold.
  • the read circuit is used to change the potential of the bit line BL or the bit line. Reading can be performed by detecting a change in the current flowing through the.
  • First example of method of manufacturing the structure of FIG. 8A through 8F illustrate a method of manufacturing the structure of FIG.
  • a first conductive type (for example, p-type) semiconductor substrate (for example, silicon) 1 having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm is prepared.
  • a first insulating layer (for example, silicon oxide) 2 is formed on the semiconductor substrate 1, and then a first semiconductor layer (for example, silicon) 3 a is formed on the first insulating layer 2.
  • a resist pattern is formed on the first semiconductor layer 3a by a photoetching process (PEP: Photo Etching Process), ion implantation is performed using the resist pattern as a mask, and impurities are added into the first semiconductor layer 3a. Region 13a is formed. Thereafter, the resist pattern is removed.
  • PEP Photo Etching Process
  • a second insulating layer (for example, silicon oxide) 4a is formed on the first semiconductor layer 3a. Further, a resist pattern is formed on the second insulating layer 4a by PEP, and RIE (Reactive Ion Etching) is performed using this resist pattern as a mask, thereby patterning the second insulating layer 4a.
  • RIE Reactive Ion Etching
  • the position of the edge in the second direction of the second insulating layer 4a is determined.
  • the position of the edge in the second direction of the second insulating layer 4a follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a second semiconductor layer (for example, silicon) 3b is formed on the first semiconductor layer 3a and the second insulating layer 4a.
  • the second semiconductor layer 3b is coupled to the first semiconductor layer 3a at one end in the second direction.
  • a resist pattern is formed on the second semiconductor layer 3b by PEP, and ion implantation is performed using the resist pattern as a mask, thereby forming an impurity-added region 13b in the second semiconductor layer 3b. Thereafter, the resist pattern is removed.
  • a third insulating layer (for example, silicon oxide) 4b is formed on the second semiconductor layer 3b. Further, a resist pattern is formed on the third insulating layer 4b by PEP, and RIE is performed using this resist pattern as a mask, thereby patterning the third insulating layer 4b.
  • a resist pattern is formed on the third insulating layer 4b by PEP, and RIE is performed using this resist pattern as a mask, thereby patterning the third insulating layer 4b.
  • the position of the edge in the second direction of the third insulating layer 4b is determined.
  • the position of the edge in the second direction of the third insulating layer 4b follows the condition described in the item of the structure.
  • a third semiconductor layer (for example, silicon) 3c is formed on the second semiconductor layer 3b and the third insulating layer 4b.
  • the third semiconductor layer 3c is coupled to the second semiconductor layer 3b at one end in the second direction.
  • a resist pattern is formed on the third semiconductor layer 3c by PEP, and ion implantation is performed using this resist pattern as a mask, thereby forming an impurity doped region 13c in the third semiconductor layer 3c. Thereafter, the resist pattern is removed.
  • a fourth insulating layer (for example, silicon oxide) 5 is formed on the third semiconductor layer 3c. Further, a resist pattern is formed on the fourth insulating layer 5 by PEP, and RIE is performed using this resist pattern as a mask, and the fourth insulating layer 5 is patterned. As a result, the position of the edge in the second direction of the fourth insulating layer 5 is determined.
  • a resist pattern is formed on the fourth insulating layer 5 by PEP, and RIE is performed using this resist pattern as a mask, and the fourth insulating layer 5 is patterned.
  • the position of the edge in the second direction of the fourth insulating layer 5 as the uppermost layer is not particularly limited as described in the item of the structure.
  • a fourth semiconductor layer (for example, silicon) 3d is formed on the third semiconductor layer 3c.
  • the fourth semiconductor layer 3d is coupled to the third semiconductor layer 3c at one end in the second direction.
  • the fourth semiconductor layer 3d may be omitted.
  • a resist pattern is formed on the fourth insulating layer 5 and the coupled semiconductor layer 14 by PEP, and RIE is performed using the resist pattern as a mask, so that the fourth insulating layer 5
  • the third semiconductor layer 3c, the third insulating layer 4b, the second semiconductor layer 3b, the second insulating layer 4a, the first semiconductor layer 3a, the first insulating layer 2, and the coupled semiconductor layer 14 Then, patterning is performed sequentially. As a result, the fin type laminated structure 9 is formed.
  • the coupled semiconductor layer 14 means a structure at one end in the second direction of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d).
  • the gate laminated structure 6 (1) extending in the third direction across the fin-type laminated structure 9 by using a method such as CVD or sputtering and an anisotropic etching method such as RIE. , 6 (2),... 6 (n) and select gate electrodes 10 (10a, 10b, 10c).
  • the gate stacked structures 6 (1), 6 (2),... 6 (n) are opposed to, for example, the third direction of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d).
  • the two side surfaces extend in the first direction.
  • the select gate electrode 10 (10a, 10b, 10c) for example, on the two side surfaces facing the third direction of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), It extends in the first direction.
  • Second example of a method of manufacturing the structure of FIG. 9A-9C illustrate a method of manufacturing the structure of FIG.
  • a first conductivity type (for example, p-type) semiconductor substrate (for example, silicon) 1 having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm is prepared.
  • a first insulating layer (for example, silicon oxide) 2 is formed on the semiconductor substrate 1, and then a first semiconductor layer (for example, silicon) 3 a is formed on the first insulating layer 2.
  • a second insulating layer (for example, silicon oxide) 4a is formed on the first semiconductor layer 3a.
  • a resist pattern is formed on the second insulating layer 4a by PEP, and RIE is performed using the resist pattern as a mask to pattern the second insulating layer 4a.
  • the position of the edge in the second direction of the second insulating layer 4a is determined.
  • the position of the edge in the second direction of the second insulating layer 4a follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a second semiconductor layer (for example, silicon) 3b is formed on the first semiconductor layer 3a and the second insulating layer 4a.
  • the second semiconductor layer 3b is coupled to the first semiconductor layer 3a at one end in the second direction.
  • a third insulating layer (for example, silicon oxide) 4b is formed on the second semiconductor layer 3b.
  • a resist pattern is formed on the third insulating layer 4b by PEP, and RIE is performed using the resist pattern as a mask to pattern the third insulating layer 4b.
  • the position of the edge in the second direction of the third insulating layer 4b is determined.
  • the position of the edge in the second direction of the third insulating layer 4b follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a third semiconductor layer (for example, silicon) 3c is formed on the second semiconductor layer 3b and the third insulating layer 4b.
  • the third semiconductor layer 3c is coupled to the second semiconductor layer 3b at one end in the second direction.
  • a fourth insulating layer (for example, silicon oxide) 5 is formed on the third semiconductor layer 3c.
  • a resist pattern is formed on the fourth insulating layer 5 by PEP, and RIE is performed using the resist pattern as a mask, and the fourth insulating layer 5 is patterned.
  • the position of the edge in the second direction of the fourth insulating layer 5 is determined.
  • the position of the edge in the second direction of the fourth insulating layer 5 as the uppermost layer is not particularly limited as described in the item of the structure.
  • a fourth semiconductor layer (for example, silicon) 3d is formed on the third semiconductor layer 3c.
  • the fourth semiconductor layer 3d is coupled to the third semiconductor layer 3c at one end in the second direction.
  • a resist pattern is formed on the fourth insulating layer 5 and the fourth semiconductor layer 3d by PEP, and ion implantation is performed by using the resist pattern as a mask, so that the first semiconductor Impurity added regions 13a are formed in the layer 3a.
  • the acceleration energy and dose of ion implantation are set so that the impurity addition region 13a is formed in the first semiconductor layer 3a.
  • a resist pattern is formed again on the fourth insulating layer 5 and the fourth semiconductor layer 3d by PEP, and ion implantation is performed using this resist pattern as a mask.
  • Impurity added regions 13b are formed in the semiconductor layer 3b.
  • the acceleration energy and dose of ion implantation are set so that the impurity-added region 13b is formed in the second semiconductor layer 3b.
  • a resist pattern is formed again on the fourth insulating layer 5 and the fourth semiconductor layer 3d by PEP, ion implantation is performed using this resist pattern as a mask, and impurities are added into the third semiconductor layer 3c.
  • Region 13c is formed.
  • the acceleration energy and dose of ion implantation are set so that the impurity addition region 13c is formed in the third semiconductor layer 3c.
  • the resist does not adhere on the first to third semiconductor layers 3 (3a, 3b, 3c) as active areas where the memory strings are formed. 3 of the semiconductor layer 3 (3a, 3b, 3c) is prevented, and the channel characteristics of the memory string are improved.
  • a third example of a method of manufacturing the structure of FIG. 10A through 10E illustrate a method of manufacturing the structure of FIG.
  • a first conductive type (for example, p-type) semiconductor substrate (for example, silicon) 1 having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm is prepared.
  • a first insulating layer (for example, silicon oxide) 2 is formed on the semiconductor substrate 1, and then a first semiconductor layer (for example, silicon) 3a and a second insulating layer are formed on the first insulating layer 2.
  • (For example, silicon oxide) 4a is formed sequentially.
  • a resist pattern is formed on the second insulating layer 4a by PEP, and RIE is performed using the resist pattern as a mask, and the second insulating layer 4a and the first semiconductor layer 3a are patterned.
  • the position of the edge in the second direction of the second insulating layer 4a is determined.
  • the position of the edge in the second direction of the second insulating layer 4a follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a second semiconductor layer (for example, silicon) 3b and a third insulating layer (for example, silicon oxide) 4b are sequentially formed on the second insulating layer 4a.
  • a resist pattern is formed on the third insulating layer 4b by PEP, and RIE is performed using this resist pattern as a mask, and the third insulating layer 4b and the second semiconductor layer 3b are patterned.
  • the position of the edge in the second direction of the third insulating layer 4b is determined.
  • the position of the edge in the second direction of the third insulating layer 4b follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a third semiconductor layer (for example, silicon) 3c and a fourth insulating layer (for example, silicon oxide) 5 are sequentially formed on the third insulating layer 4b.
  • a resist pattern is formed on the fourth insulating layer 5 by PEP, and RIE is performed using the resist pattern as a mask, and the fourth insulating layer 5 and the third semiconductor layer 3c are patterned.
  • the position of the edge in the second direction of the fourth insulating layer 5 is determined.
  • the position of the edge in the second direction of the fourth insulating layer 5 as the uppermost layer is not particularly limited as described in the item of the structure.
  • the thicknesses of the second to fourth insulating layers 4a, 4b, and 5 in the first direction are equal to each other in consideration of ion implantation (collective implantation) described later.
  • a resist pattern 15 is formed on the fourth insulating layer 5 by PEP, and ion implantation is performed using the resist pattern 15 as a mask.
  • impurity regions 13a, 13b, and 13c are simultaneously formed in the first to third semiconductor layers 3 (3a, 3b, and 3c) by controlling the acceleration energy and the dose amount (collective implantation). .
  • the first to third semiconductor layers 3 (3a, 3b, 3c) is formed only at one end.
  • a bonded semiconductor layer (for example, silicon) 14 is formed, and the surface of the bonded semiconductor layer 14 is planarized by CMP (Chemical-Mechanical-Polishing). This planarization can also be performed by dry etching, for example.
  • CMP Chemical-Mechanical-Polishing
  • the coupled semiconductor layer 14 couples the first to third semiconductor layers 3 (3a, 3b, 3c) at one end in the second direction.
  • a resist pattern is formed on the fourth insulating layer 5 and the coupled semiconductor layer 14 by PEP, and RIE is performed using the resist pattern as a mask, so that the fourth insulating layer 5
  • the third semiconductor layer 3c, the third insulating layer 4b, the second semiconductor layer 3b, the second insulating layer 4a, the first semiconductor layer 3a, the first insulating layer 2, and the coupled semiconductor layer 14 Then, patterning is performed sequentially. As a result, the fin type laminated structure 9 is formed.
  • the gate laminated structure 6 (1) extending in the third direction across the fin-type laminated structure 9 by using a method such as CVD or sputtering and an anisotropic etching method such as RIE. , 6 (2),... 6 (n) and select gate electrodes 10 (10a, 10b, 10c).
  • the gate stacked structures 6 (1), 6 (2),... 6 (n) are, for example, 2 facing the third direction of the first to third semiconductor layers 3 (3a, 3b, 3c). One side extends in the first direction.
  • the select gate electrode 10 (10a, 10b, 10c) is also, for example, on the two side surfaces facing the third direction of the first to third semiconductor layers 3 (3a, 3b, 3c). It extends in the direction of
  • FIG. 1 The structure shown in FIG. 1 is completed by the above steps.
  • FIG. 11 shows the structure of the second embodiment. 12 is a cross-sectional view taken along line XII-XII in FIG. 11, and FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • the feature of the second embodiment is that the third memory having the third semiconductor layer 3c, which is the uppermost layer among the first to third semiconductor layers 3a, 3b, 3c constituting the fin-type stacked structure 9, as a channel.
  • the string (Dummy) is composed of dummy cells as non-memory cells.
  • the uppermost layer is a dummy layer.
  • the impurity region 13c is formed almost in the third semiconductor layer 3c that is the uppermost layer. Because it ends up.
  • the third layer selection transistor Tc which is closest to the first and second memory strings NANDa and NANDb is not essential. In other words, the third layer selection transistor Tc can be omitted.
  • the positions of the edges in the second direction of the second and third insulating layers 4 (4a, 4b) are the same as in the first embodiment.
  • the third semiconductor layer 3c is a dummy, it can be changed from the first or second semiconductor layer 3a, 3b by adjusting the position of the edge of the third insulating layer 4b as in the first embodiment. The leakage path to the third semiconductor layer 3c can be blocked.
  • a three-dimensional stacked semiconductor memory can be manufactured using the materials described in the material examples of the first embodiment.
  • the third memory string (Dummy) having the third semiconductor layer 3c, which is the uppermost layer, as a channel is a dummy, it is not selected.
  • the third layer selection transistor Tc does not exist, the portion related to the select gate electrode 10c in the operation described in the first embodiment is omitted.
  • Method for manufacturing the structure of FIG. 14A-14E illustrate a method of manufacturing the structure of FIG.
  • a first conductivity type (for example, p-type) semiconductor substrate (for example, silicon) 1 having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm is prepared.
  • a first insulating layer (for example, silicon oxide) 2 is formed on the semiconductor substrate 1, and then a first semiconductor layer (for example, silicon) 3a and a second insulating layer are formed on the first insulating layer 2.
  • (For example, silicon oxide) 4a is formed sequentially.
  • a resist pattern is formed on the second insulating layer 4a by PEP, and RIE is performed using the resist pattern as a mask, and the second insulating layer 4a and the first semiconductor layer 3a are patterned.
  • the position of the edge in the second direction of the second insulating layer 4a is determined.
  • the position of the edge in the second direction of the second insulating layer 4a follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a second semiconductor layer (for example, silicon) 3b and a third insulating layer (for example, silicon oxide) 4b are sequentially formed on the second insulating layer 4a.
  • a resist pattern is formed on the third insulating layer 4b by PEP, and RIE is performed using this resist pattern as a mask, and the third insulating layer 4b and the second semiconductor layer 3b are patterned.
  • the position of the edge in the second direction of the third insulating layer 4b is determined.
  • the position of the edge in the second direction of the third insulating layer 4b follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a third semiconductor layer (for example, silicon) 3c and a fourth insulating layer (for example, silicon oxide) 5 are sequentially formed on the third insulating layer 4b.
  • a resist pattern is formed on the fourth insulating layer 5 by PEP, and RIE is performed using the resist pattern as a mask, and the fourth insulating layer 5 and the third semiconductor layer 3c are patterned.
  • the position of the edge in the second direction of the fourth insulating layer 5 is determined.
  • the position of the edge in the second direction of the fourth insulating layer 5 as the uppermost layer is not particularly limited as described in the item of the structure.
  • the thicknesses of the second and third insulating layers 4a and 4b in the first direction are equal to each other in consideration of ion implantation (collective implantation) described later.
  • the thickness of the fourth insulating layer 5 in the first direction may be equal to the thickness of the second and third insulating layers 4a and 4b in the first direction, or the second and third insulating layers 4a and 4b. It may be thicker than the thickness in the first direction.
  • impurity regions 13a, 13b, and 13c are simultaneously formed in the first to third semiconductor layers 3 (3a, 3b, and 3c) by controlling the acceleration energy and the dose amount (collective implantation). .
  • an impurity region 13c is formed almost entirely.
  • impurity regions 13a and 13b are formed in a self-aligned manner only at one end in the second direction. This is because the second to fourth insulating layers 4b and 5 function as a mask.
  • a bonded semiconductor layer (for example, silicon) 14 is formed, and the surface of the bonded semiconductor layer 14 is planarized by CMP. This planarization can also be performed by dry etching, for example.
  • the coupled semiconductor layer 14 couples the first to third semiconductor layers 3 (3a, 3b, 3c) at one end in the second direction.
  • a resist pattern is formed on the fourth insulating layer 5 and the coupling semiconductor layer 14 by PEP, and RIE is performed using the resist pattern as a mask, so that the fourth insulating layer 5
  • the third semiconductor layer 3c, the third insulating layer 4b, the second semiconductor layer 3b, the second insulating layer 4a, the first semiconductor layer 3a, the first insulating layer 2, and the coupled semiconductor layer 14 Then, patterning is performed sequentially. As a result, the fin type laminated structure 9 is formed.
  • the gate laminated structure 6 (1) extending in the third direction across the fin-type laminated structure 9 by using a method such as CVD or sputtering and an anisotropic etching method such as RIE. , 6 (2),... 6 (n) and select gate electrodes 10 (10a, 10b, 10c).
  • the gate stacked structures 6 (1), 6 (2),... 6 (n) are, for example, 2 facing the third direction of the first to third semiconductor layers 3 (3a, 3b, 3c). One side extends in the first direction.
  • the select gate electrode 10 (10a, 10b, 10c) is also, for example, on the two side surfaces facing the third direction of the first to third semiconductor layers 3 (3a, 3b, 3c). It extends in the direction of
  • FIG. 11 The structure of FIG. 11 is completed by the above steps.
  • FIG. 15 shows the structure of the third embodiment. 16 is a cross-sectional view taken along line XVI-XVI in FIG. 15, and FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG.
  • FIG. 18 is a partial view showing in detail the structure of the charge storage layer.
  • the feature of the third embodiment is that the charge storage layers 6 (1) b, 6 (2) b, 6 (3) b of the memory cells constituting the first to third memory strings NANDa, NANDb, NANDc are respectively provided. To be independent.
  • the charge storage layers 6 (1) b, 6 (2) b, and 6 (3) b are independent.
  • the charge storage layers 6 (1) b, 6 (2) b, and 6 (3) b Means that the material is physically separated by a material (insulating layer, air gap, etc.) that is different from the material constituting the material.
  • the charge storage layer has an independent structure for each memory cell, for example, in addition to a SONOS type memory cell using silicon-rich SiN as a charge storage layer, a conductor as an electrically floating floating gate is used.
  • the present invention can also be applied to a floating gate type memory cell as a charge storage layer.
  • a three-dimensional stacked semiconductor memory can be manufactured using the materials described in the material examples of the first embodiment.
  • writing / erasing / reading can be performed by the same operation as that described in the first embodiment.
  • FIG. 19A to 19L show a method of manufacturing the structure of FIG.
  • (a) is a plan view
  • (b) is a sectional view taken along line bb
  • (c) is a sectional view taken along line cc.
  • a first conductive type (for example, p-type) semiconductor substrate (for example, silicon) 1 having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm is prepared.
  • a first insulating layer (for example, silicon oxide) 2 is formed on the semiconductor substrate 1, and then a first semiconductor layer (for example, silicon) 3a and a second insulating layer are formed on the first insulating layer 2.
  • (For example, silicon oxide) 4a is formed sequentially.
  • a resist pattern is formed on the second insulating layer 4a by PEP, and RIE is performed using the resist pattern as a mask, and the second insulating layer 4a and the first semiconductor layer 3a are patterned.
  • the position of the edge in the second direction of the second insulating layer 4a is determined.
  • the position of the edge in the second direction of the second insulating layer 4a follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a second semiconductor layer (for example, silicon) 3b and a third insulating layer (for example, silicon oxide) 4b are sequentially formed on the second insulating layer 4a.
  • a resist pattern is formed on the third insulating layer 4b by PEP, and RIE is performed using this resist pattern as a mask, and the third insulating layer 4b and the second semiconductor layer 3b are patterned.
  • the position of the edge in the second direction of the third insulating layer 4b is determined.
  • the position of the edge in the second direction of the third insulating layer 4b follows the condition described in the item of the structure. Thereafter, the resist pattern is removed.
  • a third semiconductor layer (for example, silicon) 3c and a fourth insulating layer (for example, silicon oxide) 5 are sequentially formed on the third insulating layer 4b.
  • a resist pattern is formed on the fourth insulating layer 5 by PEP, and RIE is performed using the resist pattern as a mask, and the fourth insulating layer 5 and the third semiconductor layer 3c are patterned.
  • the position of the edge in the second direction of the fourth insulating layer 5 is determined.
  • the position of the edge in the second direction of the fourth insulating layer 5 as the uppermost layer is not particularly limited as described in the item of the structure.
  • the thicknesses of the second to fourth insulating layers 4a, 4b, and 5 in the first direction are equal to each other in consideration of ion implantation (collective implantation) described later.
  • a resist pattern 15 is formed on the fourth insulating layer 5 by PEP, and ion implantation is performed using the resist pattern 15 as a mask.
  • impurity regions 13a, 13b, and 13c are simultaneously formed in the first to third semiconductor layers 3 (3a, 3b, and 3c) by controlling the acceleration energy and the dose amount (collective implantation). .
  • the first to third semiconductor layers 3 (3a, 3b, 3c) is formed only at one end.
  • a bonded semiconductor layer (for example, silicon) 14 is formed, and the surface of the bonded semiconductor layer 14 is planarized by CMP. This planarization can also be performed by dry etching, for example.
  • the coupled semiconductor layer 14 couples the first to third semiconductor layers 3 (3a, 3b, 3c) at one end in the second direction.
  • a resist pattern is formed on the fourth insulating layer 5 and the bonded semiconductor layer 14 by PEP, and RIE is performed using the resist pattern as a mask, so that the fourth insulating layer 5 and the third semiconductor layer 3c are formed.
  • the third insulating layer 4b, the second semiconductor layer 3b, the second insulating layer 4a, the first semiconductor layer 3a, the first insulating layer 2, and the coupled semiconductor layer 14 are sequentially patterned. As a result, the fin type laminated structure 9 is formed.
  • the side surfaces of the first to third semiconductor layers 3a to 3c in the third direction are selectively etched in the third direction by isotropic dry etching.
  • the side surfaces in the third direction of the first to third semiconductor layers 3a to 3c recede, and first to third recesses 21a to 21c extending in the second direction are formed.
  • a first gate insulating layer (for example, silicon oxide) 6a is formed on each side surface in the direction of.
  • a charge storage layer 6b covering the fin-type stacked structure 9 is formed.
  • a material such as silicon nitride or conductive polysilicon can be used for the charge storage layer 6b.
  • the charge storage layer 6b is selectively etched by anisotropic dry etching. As a result, the charge storage layer 6b remains only in the first to third recesses 21a to 21c on the side surfaces in the third direction of the first to third semiconductor layers 3a to 3c.
  • the fourth insulating layer 5 is exposed. Therefore, when the charge storage layer 6b is further etched using the fourth insulating layer 5 as a mask, the first through First to third charge storage layers 6b are formed in the third recesses 21a to 21c, respectively.
  • the width of the fourth insulating layer 5 in the first direction is the first to third insulating layers 2. , 4a, 4b may be larger than the width in the first direction.
  • the fourth insulating layer 5 places importance on the function as a mask, and is different from the first to third insulating layers 2, 4 a, 4 b or a different material (for example, a laminated structure including a plurality of different insulating layers). ).
  • the first to third charge storage layers 6b are separated in the first direction.
  • a second gate insulating layer 6c and a control gate electrode 6d that cover the fin-type stacked structure (including the first to third charge storage layers 6b) 9 are formed.
  • a material such as aluminum oxide can be used for the second gate insulating layer 6c, and a material such as nickel silicide can be used for the control gate electrode 6d.
  • the second gate insulating layer 6c and the control gate electrode 6d are processed by PEP and anisotropic dry etching to form a plurality of control gate electrodes (word lines) 6d,. .
  • the plurality of control gate electrodes (word lines) 6d,... Extend in the third direction on the first direction side of the fourth insulating layer 5, and the third gates of the first to third charge storage layers 6b. It extends in the first direction on the direction side.
  • the select gate electrodes 10a, 10b, and 10c of the layer selection transistors Ta, Tb, and Tc are formed at one end in the second direction of the memory string. It is formed.
  • the fourth insulating layer 5 is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... Function as a mask for anisotropic dry etching. Therefore, the fourth insulating layer 5 is selectively removed in the portion not covered with the plurality of control gate electrodes 6d,..., And the third semiconductor layer 3c, the third charge storage layer 6b, and the third gate are removed. The side surfaces of the insulating layer 6a in the first direction are exposed.
  • the third charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the third semiconductor layer 3c each function as a mask for anisotropic dry etching.
  • the first gate insulating layer 6a can also be removed by this etching.
  • the portion of the third charge storage layer 6b that is not covered by the plurality of control gate electrodes 6d,... is selectively removed, so that the second direction is formed on the third direction side of the third semiconductor layer 3c.
  • a plurality of third charge storage layers 6b,..., And a third gate insulating layer 6a separated in this direction are formed.
  • the third insulating layer 4b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the third semiconductor layer 3c each function as a mask for anisotropic dry etching.
  • the third insulating layer 4b is selectively removed in the portion not covered with the plurality of control gate electrodes 6d,... And the third semiconductor layer 3c, and the second charge storage layer 6b and the second gate are removed.
  • the side surfaces of the insulating layer 6a in the first direction are exposed.
  • the second charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the third semiconductor layer 3c each function as a mask for anisotropic dry etching. Note that the first gate insulating layer 6a can also be removed by this etching.
  • the portion of the second charge storage layer 6b not covered by the plurality of control gate electrodes 6d,... is selectively removed, so that the second direction of the second semiconductor layer 3b is the second direction.
  • a plurality of second charge storage layers 6b,..., And a second gate insulating layer 6a separated in this direction are formed.
  • first charge storage layers 6b a plurality of first charge storage layers 6b,... And a first gate insulating layer 6a separated in the second direction are formed on the third direction side of the first semiconductor layer 3a.
  • FIG. 20 shows a simulation model of the present invention.
  • the conditions are as follows.
  • the first to third semiconductor layers 3a, 3b, 3c and the coupling semiconductor layer 14 are p-type semiconductor layers containing a p-type impurity of 1 ⁇ 10 17 atoms / cm 3 , and the impurity regions 13a, 13b, 13c are 1
  • the n-type impurity region includes an n-type impurity of ⁇ 10 16 atoms / cm 3 or more, here 5 ⁇ 10 18 atoms / cm 3 .
  • the width in the first direction of the first to third semiconductor layers 3a, 3b, 3c is 32 nm, and the width in the first direction of the first to fourth insulating layers 2, 4a, 4b, 5 is also 32 nm.
  • the width in the third direction of the fin-type stacked structure that is, the width in the third direction of the first to third semiconductor layers 3a, 3b, 3c and the first to fourth insulating layers 2, 4a, 4b, 5 is 20 nm.
  • the width (line width) L in the second direction of the control gate electrodes CG1, CG2, CG3 and the select gate electrodes SG1, SG2, SG3 is 32 nm, and the space S between them is also 32 nm. That is, the gate interval (pitch) is 32 nm.
  • the potential Vd of the drain electrode 7 is 0.05 V, and the source ends of the first to third semiconductor layers 3a, 3b, 3c are connected to the ground point via the ammeters 16a, 16b, 16c.
  • control gate electrodes CG1, CG2, CG3 and select gate electrodes SG2, SG3 are 5V, respectively.
  • the cut-off characteristics of the layer selection transistors Ta, Tb, and Tc are verified by changing the potential Vsg1 of the select gate electrode SG1 from ⁇ 5V to 5V.
  • the first memory string NANDa is selected, and the second and third memory strings NANDb and NANDc are not selected. Therefore, the current value detected by the ammeters 16b and 16c when the potential Vsg1 of the select gate electrode SG1 is 0V (the first layer selection transistor Ta in the second and third semiconductor layers 3b and 3c is off). The smaller the value, the better the cut-off characteristics.
  • FIG. 21 shows the simulation result of FIG.
  • the cut-off characteristics of the layer selection transistor can be improved.
  • FIG. 22 shows a simulation model of conventional technology.
  • This conventional technology corresponds to the structure disclosed in FIG. 13 of PCT / JP2009 / 060803 as a prior application.
  • the conventional technology is different from the structure of the present invention in that the drain ends of the second and third insulating layers 4a and 4b are shortened. That is, the second and third insulating layers 4a and 4b do not exist on the impurity regions 13a and 13b.
  • the cut-off characteristics of the layer selection transistors Ta, Tb, and Tc are verified by changing the potential Vsg1 of the select gate electrode SG1 from ⁇ 5V to 5V.
  • the first memory string NANDa is selected, and the second and third memory strings NANDb and NANDc are not selected. Therefore, the current value detected by the ammeters 16b and 16c when the potential Vsg1 of the select gate electrode SG1 is 0V (the first layer selection transistor Ta in the second and third semiconductor layers 3b and 3c is off). The smaller the value, the better the cut-off characteristics.
  • FIG. 23 shows the simulation result of FIG.
  • the cut-off characteristics of the layer selection transistor are insufficient.
  • control gate electrode pitch When the gate interval (control gate electrode pitch) is 30 nm or less, it is possible to form a current path in the semiconductor layer (channel) without forming a diffusion layer between the transistors (for example, Chang-HyumyLee, et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008).
  • the example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention.
  • various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.
  • the present invention relates to a file memory capable of high-speed random writing, a portable terminal capable of high-speed download, a portable player capable of high-speed download, a semiconductor memory for broadcasting equipment, a drive recorder, a home video, a large capacity buffer memory for communication, and a semiconductor memory for security camera
  • a file memory capable of high-speed random writing a portable terminal capable of high-speed download
  • a portable player capable of high-speed download a semiconductor memory for broadcasting equipment, a drive recorder, a home video, a large capacity buffer memory for communication, and a semiconductor memory for security camera
  • the industrial merit is great.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

　本発明の不揮発性半導体記憶装置は、第１の方向に、第１の絶縁層（２）、第１の半導体層（３ａ）、…第ｎの絶縁層（４ｂ）、第ｎの半導体層（３ｃ）、第（ｎ＋１）の絶縁層（５）（ｎは２以上の自然数）の順に積み重ねられ、第２の方向に延びるフィン型積層構造（９）を有する。第１乃至第ｎのメモリストリング（NANDa, NANDb, NANDc）の第２の方向の一端において第１乃至第ｎの半導体層（３ａ～３ｃ）は、結合半導体層（１４）により結合される。第１乃至第（ｎ＋１）の絶縁層（２，４ａ，４ｂ，５）のうち第ｉの絶縁層（ｉは、２～ｎのうちの１つ）のドレイン電極（７）側のエッジは、第（ｉ－１）のセレクトゲート電極の第１乃至第ｎのメモリストリング（NANDa, NANDb, NANDc）側のエッジと同じ又はそれよりもドレイン電極（７）側に位置する。第１乃至第ｎのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１～ｎのうちの１つ）は、第ｊの半導体層で常にオン状態である。

Description

不揮発性半導体記憶装置及びその製造方法
　本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
　NAND型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、メモリセルを微細化することによってビット当たりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが要求されている。しかしながら、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
　そこで、近年、メモリセルの集積度を高めるために、メモリセルを三次元的に配置した三次元積層型半導体メモリ(3-dimensional stacked layer type semiconductor memory)が提案されている（例えば、特許文献１～４を参照）。
　これら特許文献１～４に開示されるフラッシュメモリは、積み重ねられる複数のアクティブエリア（半導体層）のドレイン端は、互いに絶縁層により絶縁(isolated)され、複数のアクティブエリアに対して１つのドレイン側選択トランジスタが設けられる。そして、複数のアクティブエリアには、それぞれ、独立にドレイン電極（コンタクトプラグ）が接続される。
　しかし、この構造では、メモリストリング（アクティブエリア）ごとにドレイン電極が形成されるため、それらを形成する領域が必要になる。結果として、積み重ねられるメモリストリングの数を増やしても、それに比例してドレイン電極を形成する領域が増えるため、メモリセルの集積度の向上には大きく寄与しない。
　また、１つのメモリストリングにドレイン電極を介して１本のビット線が接続されるため、メモリセルアレイ上に配置されるビット線の数が増大し、そのレイアウトが複雑化する問題が生じる。
　このような実情を鑑み、積み重ねられる複数のアクティブエリアのドレイン端を共通の半導体層で互いに接続し、複数のアクティブエリアに対して複数のドレイン側選択トランジスタ（レイヤー選択トランジスタ）を設ける技術が提案されている（例えば、先願としてのPCT/JP2009/060803の図１３を参照）。
　この技術によれば、複数のメモリストリング（アクティブエリア）には、共通に１つのドレイン電極（コンタクトプラグ）を接続すればよいため、積み重ねられるメモリストリングの数を増やして、メモリセルの集積度の向上を図ることができる。
　しかし、本発明者らが鋭意研究を重ねた結果、その先願に開示されるデバイス構造では、ドレイン側選択トランジスタ（レイヤー選択トランジスタ）に対して十分なカットオフ特性が得られないことが判明した。即ち、選択された１つのメモリストリングに電流を流すときに、残りの非選択のメモリストリングにも不必要な電流が流れてしまう。これでは、読み出し／書き込み／消去を正確に行うことができない。
特開２００４－１５２８９３号 特開２００７－２６６１４３号 特開２００８－７８４０４号 特開２００９－２７１３６号
　本発明は、高い集積度と良好なカットオフ特性とを両立する三次元積層型半導体メモリを提案する。
　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記第１乃至第ｎの半導体層をチャネルとする第１乃至第ｎのメモリストリングと、前記第１乃至第ｎのメモリストリングの前記第２の方向の一端において前記第１乃至第ｎの半導体層を結合する結合半導体層と、前記結合半導体層に接続されるドレイン電極と、前記第１乃至第ｎのメモリストリングの前記第２の方向の他端において前記第１乃至第ｎの半導体層に接続されるソース電極と、前記第１乃至第ｎのメモリストリングと前記ドレイン電極との間の前記結合半導体層において前記ドレイン電極側から前記第１乃至第ｎのメモリストリングに向かって順に並ぶ第１乃至第ｎのレイヤー選択トランジスタとを備え、前記第１乃至第ｎのレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層に跨って前記第１の方向に延びる第１乃至第ｎのセレクトゲート電極を有し、前記第１乃至第（ｎ＋１）の絶縁層のうち第ｉの絶縁層（ｉは、２～ｎのうちの１つ）の前記ドレイン電極側のエッジは、第（ｉ－１）のセレクトゲート電極の前記第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりも前記ドレイン電極側に位置し、前記第１乃至第ｎのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１～ｎのうちの１つ）は、第ｊの半導体層で常にオン状態である。
　本発明によれば、高い集積度と良好なカットオフ特性とを両立する三次元積層型半導体メモリを実現できる。
第１の実施例の構造を示す斜視図。 図１のII－II線に沿う断面図。 図１のIII-III線に沿う断面図。 絶縁層のドレイン電極側のエッジの位置の範囲を示す断面図。 第１の応用例を示す断面図。 第２の応用例を示す断面図。 第３の応用例を示す断面図。 図１の構造を製造する方法の第１の例を示す断面図。 図１の構造を製造する方法の第１の例を示す断面図。 図１の構造を製造する方法の第１の例を示す断面図。 図１の構造を製造する方法の第１の例を示す断面図。 図１の構造を製造する方法の第１の例を示す断面図。 図１の構造を製造する方法の第１の例を示す断面図。 図１の構造を製造する方法の第２の例を示す断面図。 図１の構造を製造する方法の第２の例を示す断面図。 図１の構造を製造する方法の第２の例を示す断面図。 図１の構造を製造する方法の第３の例を示す断面図。 図１の構造を製造する方法の第３の例を示す断面図。 図１の構造を製造する方法の第３の例を示す断面図。 図１の構造を製造する方法の第３の例を示す断面図。 図１の構造を製造する方法の第３の例を示す断面図。 第２の実施例の構造を示す斜視図。 図１１のXII－XII線に沿う断面図。 図１１のXIII-XIII線に沿う断面図。 図１１の構造を製造する方法の例を示す断面図。 図１１の構造を製造する方法の例を示す断面図。 図１１の構造を製造する方法の例を示す断面図。 図１１の構造を製造する方法の例を示す断面図。 図１１の構造を製造する方法の例を示す断面図。 第３の実施例の構造を示す斜視図。 図１５のXVI－XVI線に沿う断面図。 図１５のXVII-XVII線に沿う断面図。 図１５の構造の要部を示す斜視図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 図１５の構造を製造する方法の例を示す断面図。 本発明のシミュレーションモデルを示す図。 図２０のシミュレーション結果を示す図。 コンベンショナルな技術のシミュレーションモデルを示す図。 図２２のシミュレーション結果を示す図。
　以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
　１．　基本思想　
　本発明は、フィン型積層構造を構成する第１乃至第ｎの半導体層（ｎは２以上の自然数）のドレイン電極側の一端に第１乃至第ｎのレイヤー選択トランジスタを有する三次元積層型半導体メモリを対象とする。この構造により、第１乃至第ｎの半導体層に対して１つのドレイン電極を共通に設け、高い集積度を実現することができる。
　ここで、第１乃至第ｎのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１～ｎのうちの１つ）は、第ｊの半導体層で常にオン状態にすることで、第１乃至第ｎの半導体層の選択（レイヤー選択）、即ち、第１乃至第ｎのメモリストリングの選択を可能にする。
　また、本発明は、フィン型積層構造を構成する第１乃至第ｎの半導体層のドレイン電極側の一端が結合半導体層により互いに結合される構造を対象とする。この構造により、第１乃至第ｎのレイヤー選択トランジスタのチャネルが太くなり、それらのオン抵抗が低くなるため、第１乃至第ｎの半導体層の選択を高速化できる。
　この構造は、例えば、先願としてのPCT/JP2009/060803の図１３に示される。
　そして、本発明では、このような三次元積層型半導体メモリにおいて、第１乃至第ｎのレイヤー選択トランジスタのカットオフ特性を向上させるために、フィン型積層構造を構成する第１乃至第（ｎ＋１）の絶縁層のうち第ｉの絶縁層（ｉは、２～ｎのうちの１つ）のドレイン電極側のエッジは、第（ｉ－１）のレイヤー選択トランジスタの第（ｉ－１）のセレクトゲート電極の第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりもドレイン電極側に配置される。
　このように、第ｉの絶縁層のドレイン電極側のエッジの位置を調整することにより、選択された１つのメモリストリングに電流を流すときに、残りの非選択のメモリストリングに不必要な電流が流れることがなくなり、読み出し／書き込み／消去を正確に行うことができる。
　２．　実施例　
　　(1) 　第１の実施例　
　　A.　構造　
　図１は、第１の実施例の構造を示している。図２は、図１のII-II線に沿う断面図、図３は、図１のIII-III線に沿う断面図である。
　半導体基板１は、例えば、シリコン基板である。フィン型積層構造９は、半導体基板１上に形成される。
　本例では、フィン型積層構造９は、半導体基板１の表面に対して垂直な第１の方向に、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層５の順に積み重ねられる積層体であり、半導体基板１の表面に平行な第２の方向に延びる。
　但し、これに限られず、フィン型積層構造９は、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられる積層体として一般化できる。
　第１の絶縁層２は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、例えば、単結晶シリコン（Ｓｉ）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
　第２及び第３の絶縁層４（４ａ，４ｂ）は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第４の絶縁層５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）や、それらが積み重ねられる構造などにより形成される。
　第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとする。ここで、１つのメモリストリングは、１つの半導体層をチャネルとするため、フィン型積層構造９を構成する半導体層の数を増やし、メモリストリングの数を増やすことは、高集積化にとって望ましい。
　第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びる電荷蓄積層６（１）ｂ及びコントロールゲート電極６（１）ｄの積層構造を有する。
　第１のゲート絶縁層６（１）aは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と電荷蓄積層６（１）ｂとの間に形成される。第２のゲート絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間に形成される。
　この例では、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）は、SONOS (silicon/oxide/nitride/oxide/silicon)型を有する。即ち、電荷蓄積層６（１）ｂは、シリコンリッチSiNなどの絶縁体から構成される。第２のゲート絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間のリーク電流をブロックする役割を有することからブロック絶縁層と呼ばれる。
　本例では、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）は、ダブルゲート構造を有する。
　結合半導体層１４は、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）の第２の方向の一端（ドレイン電極７側の一端）において第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を互いに結合する。
　結合半導体層１４は、例えば、単結晶シリコン（Ｓｉ）により形成され、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と一体化する。結合半導体層１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と同様に、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
　ドレイン電極７は、結合半導体層１４に接続され、ソース電極８は、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）の第２の方向の他端において第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に接続される。ドレイン電極７及びソース電極８の底部は、第１の絶縁層２に達しているのが望ましい。
　ビット線ＢＬは、ドレイン電極７に接続され、ソース線ＳＬは、ソース電極８に接続される。
　第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）とドレイン電極７との間においてドレイン電極７側から第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）に向かって順に並ぶ。レイヤー選択トランジスタの数は、フィン型積層構造９を構成する半導体層の数に等しい。
　第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びる第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を有する。
　本例では、第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、ダブルゲート構造を有する。
　ソース側選択トランジスタＴｓは、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）とソース電極８との間に配置される。
　ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びるセレクトゲート電極１１を有する。
　本例では、ソース側セレクトゲート電極１１は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、ソース側選択トランジスタＴｓは、ダブルゲート構造を有する。
　第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓは、スイッチ素子として機能していれば、その構造に制限はない。
　例えば、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓは、それぞれ、第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）を構成するメモリセルと同じ構造を有していてもよいし、それとは異なる構造を有していてもよい。
　第２及び第３の絶縁層４（４ａ，４ｂ）のドレイン電極７側のエッジの位置について説明する。
　第２の絶縁層４ａのドレイン電極７側のエッジは、第１のセレクトゲート電極１０ａの第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）側のエッジと同じ又はそれよりもドレイン電極７側に位置する。
　例えば、図４に示すように、第２の絶縁層４ａのドレイン電極７側のエッジは、ａ点又はそれよりもドレイン電極７側に位置する。
　第３の絶縁層４ｂのドレイン電極７側のエッジは、第２のセレクトゲート電極１０ｂの第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）側のエッジと同じ又はそれよりもドレイン電極７側に位置する。
　例えば、図４に示すように、第３の絶縁層４ｂのドレイン電極７側のエッジは、ｂ点又はそれよりもドレイン電極７側に位置する。
　以上を一般化すると、フィン型積層構造９が、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられる積層体であるとき、第１乃至第（ｎ＋１）の絶縁層のうち第ｉの絶縁層（ｉは、２～ｎのうちの１つ）のドレイン電極側のエッジは、第（ｉ－１）のセレクトゲート電極の第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりもドレイン電極側に位置する、ということになる。
　尚、第ｉの絶縁層のドレイン電極側のエッジは、第（ｉ＋１）の絶縁層のドレイン電極側のエッジよりもドレイン電極側に位置するのが望ましい。この場合、第１乃至第（ｎ＋１）の絶縁層のドレイン電極側のエッジは、階段状になる。
　また、第１乃至第（ｎ＋１）の絶縁層のうち第（ｉ＋１）の絶縁層のドレイン電極側のエッジは、第（ｉ－１）のセレクトゲート電極の第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりも第１乃至第ｎのメモリストリング側に位置するのが望ましい。これは、後の製造方法の説明で詳述するが、例えば、不純物領域１３ａ，１３ｂ，１３ｃを１回のイオン注入(ion implantation)で形成するためである。
　さらに、最上層である第（ｎ＋１）の絶縁層のドレイン電極側のエッジの位置については、特に制限されない。なぜなら、第（ｎ＋１）の絶縁層、即ち、図１乃至図３における第４の絶縁層５上には、アクティブエリアとしての半導体層（メモリストリング）が形成されないからである。
　第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの閾値状態について説明する。
　第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）から最も遠い第１のレイヤー選択トランジスタＴａは、最下層である第１の半導体層３ａにおいて、第１のセレクトゲート電極１０ａに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
　ここでの常にオン状態は、第１のレイヤー選択トランジスタＴａのチャネルとしての第１の半導体層３ａ内に不純物領域１３ａを設けることにより実現する。
　その他の第２及び第３の半導体層３ｂ、３ｃにおいては、第１のレイヤー選択トランジスタＴａは、第１のセレクトゲート電極１０ａに印加される電圧範囲内でオン／オフ制御される。
　第２のレイヤー選択トランジスタＴｂは、中間層である第２の半導体層３ｂにおいて、第２のセレクトゲート電極１０ｂに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
　ここでの常にオン状態は、第２のレイヤー選択トランジスタＴｂのチャネルとしての第２の半導体層３ｂ内に不純物領域１３ｂを設けることにより実現する。
　その他の第１及び第３の半導体層３ａ、３ｃにおいては、第２のレイヤー選択トランジスタＴｂは、第２のセレクトゲート電極１０ｂに印加される電圧範囲内でオン／オフ制御される。
　第１乃至第３のメモリストリング（NANDa, NANDb, NANDc）に最も近い第３のレイヤー選択トランジスタＴｃは、最上層である第３の半導体層３ｃにおいて、第３のセレクトゲート電極１０ｃに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
　ここでの常にオン状態は、第３のレイヤー選択トランジスタＴｃのチャネルとしての第３の半導体層３ｃ内に不純物領域１３ｃを設けることにより実現する。
　その他の第１及び第２の半導体層３ａ、３ｂにおいては、第３のレイヤー選択トランジスタＴｃは、第３のセレクトゲート電極１０ｃに印加される電圧範囲内でオン／オフ制御される。
　以上を一般化すると、フィン型積層構造９が、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられる積層体であるとき、第１乃至第ｎのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１～ｎのうちの１つ）は、第ｊの半導体層で常にオン状態である、ということになる。
　このような構造によれば、例えば、第２及び第３のメモリストリングNANDb, NANDcにおいて第１のレイヤー選択トランジスタＴａをオフにし、第１のメモリストリングNANDaにおいて第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの全てをオンにし、第１のメモリストリングNANDaに電流を流すとき、第１のメモリストリングNANDaから第２及び第３のメモリストリングNANDb, NANDcへのリークパスが第２の絶縁層４ａにより遮断される。
　同様に、例えば、第１及び第３のメモリストリングNANDa, NANDcにおいて第２のレイヤー選択トランジスタＴｂをオフにし、第２のメモリストリングNANDbにおいて第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの全てをオンにし、第２のメモリストリングNANDbに電流を流すとき、第２のメモリストリングNANDbから第３のメモリストリングNANDcへのリークパスが第３の絶縁層４ｂにより遮断される。
　このように、非選択のメモリストリングに不要な電流が流れることがなく、カットオフ特性を向上させることができる。
　　B.　材料例　
　図１乃至図３のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
　例えば、第１のゲート絶縁層６（１）ａは、SiO2とし、電荷蓄積層６（１）ｂは、Si3N4とし、第２のゲート絶縁層６（１）ｃは、Al2O3とし、コントロールゲート電極６（１）ｄは、NiSiとすることができる。
　第１のゲート絶縁層６（１）ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第１のゲート絶縁層６（１）ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
　電荷蓄積層６（１）ｂは、シリコンと窒素の組成比ｘ、ｙが任意であるSiｘNｙ、酸窒化シリコン(SiON)、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、及び、ランタン・アルミネート（LaAlO3）のうちの少なくとも１つから構成してもよい。
　電荷蓄積層６（１）ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
　第２のゲート絶縁層６（１）ｃは、酸化シリコン（SiO2）、酸窒化シリコン（SiON）、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、ランタン・アルミネート（LaAlO3）、及び、ランタンアルミシリケート(LaAlSiO)のうちの少なくとも１つから構成してもよい。
　コントロールゲート電極６（１）ｄは、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成できる。
　不純物領域１３ａ，１３ｂ，１３ｃを構成する不純物としては、ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらを組み合わせたものなどとすることができる。
　　C.　第１の応用例　
　図５は、第１の実施例の第１の応用例を示している。
　ここでは、第１の実施例（図１乃至図３）と同じ要素には同じ符号を付すことにより詳細な説明については省略する。
　第１の応用例の特徴は、共通半導体層１４内に、ドレイン電極７を取り囲む拡散層１７を形成したことにある。
　拡散層１７は、不純物領域１３ａ，１３ｂ，１３ｃと同様に、ｎ型半導体となる不純物、ｐ型半導体となる不純物や、それらを組み合わせたものなどから構成できる。
　拡散層１７は、共通半導体層１４とドレイン電極７とのコンタクト抵抗を下げる役割を有する。
　　D.　第２の応用例　
　図６は、第１の実施例の第２の応用例を示している。
　ここでは、第１の実施例（図１乃至図３）と同じ要素には同じ符号を付すことにより詳細な説明については省略する。
　第２の応用例の特徴は、第１乃至第３のセレクトゲート電極１０ａ，１０ｂ，１０ｃが第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面のうちの１つを覆っている点にある。
　即ち、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、シングルゲート構造を有する。
　本例では、絶縁層１９は、２つのフィン型積層構造９ａ，９ｂの間に配置され、それらを絶縁(isolate)する。
　尚、絶縁層１９は、電極に変えることもできる。　
　この場合、書き込み／消去時に、その電極にバイアスを印加することにより、書き込み／消去特性を向上させることができる。
　　E.　第３の応用例　
　図７は、第１の実施例の第３の応用例を示している。
　ここでは、第１の実施例（図１乃至図３）と同じ要素には同じ符号を付すことにより詳細な説明については省略する。
　第３の応用例は、複数のフィン型積層構造９ａ，９ｂ，９ｃを第３の方向に並べてメモリセルアレイを構成した点に特徴を有する。各々のフィン型積層構造は、図１乃至図３に開示されるフィン型積層構造９と同じ構造を有する。
　コントロールゲート電極を含むゲート積層構造６（１），６（２），…６（ｎ）は、フィン型積層構造９ａ，９ｂ，９ｃを跨って第３の方向に延びる。同様に、セレクトゲート電極を含むゲート積層構造１０ａ，１０ｂ，１０ｃは、フィン型積層構造９ａ，９ｂ，９ｃを跨って第３の方向に延びる。
　このようなアレイ構造とすることにより、大きなメモリ容量を有する三次元積層型半導体メモリを実現できる。
　　F.　動作　
　第１の実施例（図１乃至図３）及び第１乃至第３の応用例（図５乃至図７）に係わる三次元積層型半導体メモリの動作について説明する。
　・　書き込み動作は、以下の通りである。　
　まず、第１の半導体層３ａをチャネルとするメモリストリングNANDaに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ｂ，１０ｃ及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ａ，１１にはバイアスを印加しない。
　この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNANDa, NANDb, NANDcのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
　また、セレクトゲート電極１０ａにバイアスが印加されないため、第１のレイヤー選択トランジスタＴａは、第２及び第３の半導体層３ｂ、３ｃにおいてオフ状態であり、不純物領域１３ａにより第１の半導体層３ａにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
　この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬからドレイン電極７にプログラムデータ“０”／“１”を転送する。
　非選択のメモリストリングNANDb, NANDcが形成される第２及び第３の半導体層３ｂ，３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止(inhibit)される。
　選択されたメモリストリングNANDaが形成される第１の半導体層３ａでは、第１のレイヤー選択トランジスタＴａがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第１の半導体層３ａに転送される。
　プログラムデータが“０”のとき、例えば、チャネルとしての第１の半導体層３ａは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第１のレイヤー選択トランジスタＴａがカットオフ状態になる。
　従って、第１の半導体層３ａでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”－プログラミング）。
　これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第１の半導体層３ａは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第１のレイヤー選択トランジスタＴａがカットオフ状態になることはない。
　従って、チャネルとしての第１の半導体層３ａには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”－プログラミング）。
　次に、第２の半導体層３ｂをチャネルとするメモリストリングNANDbに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｃ及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ｂ，１１にはバイアスを印加しない。
　この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNANDa, NANDb, NANDcのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
　また、セレクトゲート電極１０ｂにバイアスが印加されないため、第２のレイヤー選択トランジスタＴｂは、第１及び第３の半導体層３ａ、３ｃにおいてオフ状態であり、不純物領域１３ｂにより第２の半導体層３ｂにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
　この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬからドレイン電極７にプログラムデータ“０”／“１”を転送する。
　非選択のメモリストリングNANDa, NANDcが形成される第１及び第３の半導体層３ａ，３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。
　選択されたメモリストリングNANDbが形成される第２の半導体層３ｂでは、第２のレイヤー選択トランジスタＴｂがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第２の半導体層３ｂに転送される。
　プログラムデータが“０”のとき、例えば、チャネルとしての第２の半導体層３ｂは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第２のレイヤー選択トランジスタＴｂがカットオフ状態になる。
　従って、第２の半導体層３ｂでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”－プログラミング）。
　これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第２の半導体層３ｂは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第２のレイヤー選択トランジスタＴｂは、オン状態のままである。
　従って、チャネルとしての第２の半導体層３ｂには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”－プログラミング）。
　最後に、第３の半導体層３ｃをチャネルとするメモリストリングNANDcに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｂ及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ｃ，１１にはバイアスを印加しない。
　この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNANDa, NANDb, NANDcのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
　また、セレクトゲート電極１０ｃにバイアスが印加されないため、第３のレイヤー選択トランジスタＴｃは、第１及び第２の半導体層３ａ、３ｂにおいてオフ状態であり、不純物領域１３ｃにより第３の半導体層３ｃにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
　この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬからドレイン電極７にプログラムデータ“０”／“１”を転送する。
　非選択のメモリストリングNANDa, NANDbが形成される第１及び第２の半導体層３ａ，３ｂでは、第３のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。
　選択されたメモリストリングNANDcが形成される第３の半導体層３ｃでは、第３のレイヤー選択トランジスタＴｃがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第３の半導体層３ｃに転送される。
　プログラムデータが“０”のとき、例えば、チャネルとしての第３の半導体層３ｃは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第３のレイヤー選択トランジスタＴｃがカットオフ状態になる。
　従って、第３の半導体層３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”－プログラミング）。
　これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第３の半導体層３ｃは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第３のレイヤー選択トランジスタＴｃは、オン状態のままである。
　従って、チャネルとしての第３の半導体層３ｃには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”－プログラミング）。
　・　消去動作は、以下の通りである。　
　　［第１の例］　
　消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングNANDa, NANDb, NANDcに対して一括して行う（ブロック消去１）。
　まず、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｂ，１０ｃ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の負のバイアスを印加する。
　この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNANDa, NANDb, NANDcのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｐ型不純物の蓄積領域が形成される。
　そして、コントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
　その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される（ブロック消去）。
　　［第２の例］　
　消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングNANDa, NANDb, NANDcのうちの１つに対して行うこともできる（ブロック消去２）。
　例えば、第１のメモリストリングNANDaに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ａ，１１にはバイアスを印加しない。これにより、第１のレイヤー選択トランジスタＴａは、第２及び第３の半導体層３ｂ，３ｃにおいてオフ状態になるため、第１のメモリストリングNANDaに対して選択的に消去を行うことができる。
　また、第２のメモリストリングNANDbに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ｂ，１１にはバイアスを印加しない。これにより、第２のレイヤー選択トランジスタＴｂは、第１及び第３の半導体層３ａ，３ｃにおいてオフ状態になるため、第２のメモリストリングNANDbに対して選択的に消去を行うことができる。
　さらに、第３のメモリストリングNANDcに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ｃ，１１にはバイアスを印加しない。これにより、第３のレイヤー選択トランジスタＴｃは、第１及び第２の半導体層３ａ，３ｂにおいてオフ状態になるため、第３のメモリストリングNANDcに対して選択的に消去を行うことができる。
　　［第３の例］　
　消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングNANDa, NANDb, NANDc内の１つのメモリセルに対して行うこともできる（ページ消去／１セル消去）。
　この場合、上述の第１又は第２の例の条件にさらに以下の条件を付加する。
　消去対象となる選択されたメモリセルのコントロールゲート電極に第１の負のバイアスよりも大きい第２の負のバイアスを印加する。消去対象とならない非選択のメモリセルのコントロールゲート電極には第２の負のバイアスを印加しない。
　これにより、選択されたメモリセルのみに対して、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
　・　読み出し動作は、以下の通りである。　
　まず、第１の半導体層３ａをチャネルとするメモリストリングNANDaに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ｂ，１０ｃ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。
　第１の正のバイアスは、例えば、“０”／“１”－データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ａにはバイアスを印加しない。
　この時、セレクトゲート電極１０ａにバイアスが印加されないため、第１のレイヤー選択トランジスタＴａは、第２及び第３の半導体層３ｂ、３ｃにおいてオフ状態であり、第１の半導体層３ａにおいてオン状態である。
　この後、メモリストリングNANDaに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
　読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”－データの閾値と“１”－データの閾値との間の値とする。
　従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。
　次に、第２の半導体層３ｂをチャネルとするメモリストリングNANDbに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ａ，１０ｃ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。
　第１の正のバイアスは、例えば、“０”／“１”－データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ｂにはバイアスを印加しない。
　この時、セレクトゲート電極１０ｂにバイアスが印加されないため、第２のレイヤー選択トランジスタＴｂは、第１及び第３の半導体層３ａ、３ｃにおいてオフ状態であり、第２の半導体層３ｂにおいてオン状態である。
　この後、メモリストリングNANDbに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
　読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”－データの閾値と“１”－データの閾値との間の値とする。
　従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。
　最後に、第３の半導体層３ｃをチャネルとするメモリストリングNANDcに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ａ，１０ｂ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。
　第１の正のバイアスは、例えば、“０”／“１”－データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ｃにはバイアスを印加しない。
　この時、セレクトゲート電極１０ｃにバイアスが印加されないため、第３のレイヤー選択トランジスタＴｃは、第１及び第２の半導体層３ａ、３ｂにおいてオフ状態であり、第３の半導体層３ｃにおいてオン状態である。
　この後、メモリストリングNANDcに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
　読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”－データの閾値と“１”－データの閾値との間の値とする。
　従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。
　　G.　図１の構造を製造する方法の第１の例　
　図８Ａ乃至図８Ｆは、図１の構造を製造する方法を示している。
　まず、図８Ａに示すように、例えば、面方位（１００）及び比抵抗１０～２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａを形成する。
　そして、フォトエッチングプロセス（PEP: Photo Etching Process）により、第１の半導体層３ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１の半導体層３ａ内に不純物添加領域１３ａを形成する。この後、レジストパターンは、除去される。
　次に、図８Ｂに示すように、第１の半導体層３ａ上に第２の絶縁層（例えば、酸化シリコン）４ａを形成する。また、ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥ(Reactive Ion Etching)を行い、第２の絶縁層４ａをパターニングする。
　その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。第２の絶縁層４ａの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　そして、第１の半導体層３ａ上及び第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂを形成する。第２の半導体層３ｂは、第２の方向における一端において第１の半導体層３ａに結合される。
　また、ＰＥＰにより、第２の半導体層３ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第２の半導体層３ｂ内に不純物添加領域１３ｂを形成する。この後、レジストパターンは、除去される。
　次に、図８Ｃに示すように、第２の半導体層３ｂ上に第３の絶縁層（例えば、酸化シリコン）４ｂを形成する。また、ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂをパターニングする。
　その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。第３の絶縁層４ｂの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。
　この後、レジストパターンは、除去される。
　そして、第２の半導体層３ｂ上及び第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃを形成する。第３の半導体層３ｃは、第２の方向における一端において第２の半導体層３ｂに結合される。
　また、ＰＥＰにより、第３の半導体層３ｃ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第３の半導体層３ｃ内に不純物添加領域１３ｃを形成する。この後、レジストパターンは、除去される。
　次に、図８Ｄに示すように、第３の半導体層３ｃ上に第４の絶縁層（例えば、酸化シリコン）５を形成する。また、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５をパターニングする。その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。
　但し、最上層としての第４の絶縁層５の第２の方向におけるエッジの位置は、構造の項目で説明したように、特に制限されることはない。
　この後、レジストパターンは、除去される。
　そして、第３の半導体層３ｃ上に第４の半導体層（例えば、シリコン）３ｄを形成する。第４の半導体層３ｄは、第２の方向における一端において第３の半導体層３ｃに結合される。但し、第４の半導体層３ｄは、省略してもよい。
　次に、図８Ｅに示すように、ＰＥＰにより、第４の絶縁層５上及び結合半導体層１４上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、結合半導体層１４を、順次、パターニングする。その結果、フィン型積層構造９が形成される。
　ここで、結合半導体層１４は、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）の第２の方向における一端における構造を意味するものとする。
　この後、レジストパターンは、除去される。
　次に、図８Ｆに示すように、ＣＶＤやスパッタなどの方法及びＲＩＥなどの異方性エッチング方法を用いて、フィン型積層構造９に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
　ここで、ゲート積層構造６（１），６（２），…６（ｎ）は、例えば、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。同様に、セレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）も、例えば、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。
　以上のステップにより図１の構造が完成する。
　　H.　図１の構造を製造する方法の第２の例　
　図９Ａ乃至図９Ｃは、図１の構造を製造する方法を示している。
　まず、図９Ａに示すように、例えば、面方位（１００）及び比抵抗１０～２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａを形成する。
　また、第１の半導体層３ａ上に第２の絶縁層（例えば、酸化シリコン）４ａを形成する。ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａをパターニングする。
　その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。第２の絶縁層４ａの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　そして、第１の半導体層３ａ上及び第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂを形成する。第２の半導体層３ｂは、第２の方向における一端において第１の半導体層３ａに結合される。
　また、第２の半導体層３ｂ上に第３の絶縁層（例えば、酸化シリコン）４ｂを形成する。ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂをパターニングする。
　その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。第３の絶縁層４ｂの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　そして、第２の半導体層３ｂ上及び第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃを形成する。第３の半導体層３ｃは、第２の方向における一端において第２の半導体層３ｂに結合される。
　また、第３の半導体層３ｃ上に第４の絶縁層（例えば、酸化シリコン）５を形成する。ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５をパターニングする。
　その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。最上層としての第４の絶縁層５の第２の方向におけるエッジの位置は、構造の項目で説明したように、特に制限されることはない。
　この後、レジストパターンは、除去される。
　そして、第３の半導体層３ｃ上に第４の半導体層（例えば、シリコン）３ｄを形成する。第４の半導体層３ｄは、第２の方向における一端において第３の半導体層３ｃに結合される。
　次に、図９Ｂに示すように、ＰＥＰにより、第４の絶縁層５及び第４の半導体層３ｄ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１の半導体層３ａ内に不純物添加領域１３ａを形成する。このイオン注入では、第１の半導体層３ａ内に不純物添加領域１３ａが形成されるように、イオン注入の加速エネルギー及びドーズ量が設定される。
　この後、レジストパターンは、除去される。
　次に、図９Ｃに示すように、ＰＥＰにより、第４の絶縁層５及び第４の半導体層３ｄ上に再びレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第２の半導体層３ｂ内に不純物添加領域１３ｂを形成する。このイオン注入では、第２の半導体層３ｂ内に不純物添加領域１３ｂが形成されるように、イオン注入の加速エネルギー及びドーズ量が設定される。
　この後、レジストパターンは、除去される。
　続けて、ＰＥＰにより、第４の絶縁層５及び第４の半導体層３ｄ上に再びレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第３の半導体層３ｃ内に不純物添加領域１３ｃを形成する。このイオン注入では、第３の半導体層３ｃ内に不純物添加領域１３ｃが形成されるように、イオン注入の加速エネルギー及びドーズ量が設定される。
　この後、レジストパターンは、除去される。
　以上のステップにより、製造方法の第１例における図８Ｄと同じ構造が得られる。従って、この後、第１例における図８Ｅ及び図８Ｆと同じステップを経ることにより、図１の構造が完成する。
　製造方法の第２の例では、メモリストリングが形成されるアクティブエリアとしての第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）上にレジストが付着することがないため、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の汚染が防止され、メモリストリングのチャネル特性が向上する。
　　I.　図１の構造を製造する方法の第３の例　
　図１０Ａ乃至図１０Ｅは、図１の構造を製造する方法を示している。
　まず、図１０Ａに示すように、例えば、面方位（１００）及び比抵抗１０～２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
　ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。
　その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。第２の絶縁層４ａの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
　ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。
　その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。第３の絶縁層４ｂの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
　ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。
　その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。最上層としての第４の絶縁層５の第２の方向におけるエッジの位置は、構造の項目で説明したように、特に制限されることはない。
　この後、レジストパターンは、除去される。
　ここで、本例では、第２乃至第４の絶縁層４ａ，４ｂ，５の第１方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
　次に、図１０Ｂに示すように、ＰＥＰにより、第４の絶縁層５上にレジストパターン１５を形成し、このレジストパターン１５をマスクにしてイオン注入を行う。
　このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ，１３ｂ，１３ｃが同時に形成される（一括インプラ）。
　また、不純物領域１３ａ，１３ｂ，１３ｃは、第２乃至第４の絶縁層４ａ，４ｂ，５がマスクとして機能するため、自己整合的に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の一端のみに形成される。
　この後、レジストパターン１５は、除去される。
　次に、図１０Ｃに示すように、結合半導体層（例えば、シリコン）１４を形成し、ＣＭＰ(Chemical Mechanical Polishing)により、結合半導体層１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
　結合半導体層１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
　次に、図１０Ｄに示すように、ＰＥＰにより、第４の絶縁層５上及び結合半導体層１４上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、結合半導体層１４を、順次、パターニングする。その結果、フィン型積層構造９が形成される。
　この後、レジストパターンは、除去される。
　次に、図１０Ｅに示すように、ＣＶＤやスパッタなどの方法及びＲＩＥなどの異方性エッチング方法を用いて、フィン型積層構造９に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
　ここで、ゲート積層構造６（１），６（２），…６（ｎ）は、例えば、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。同様に、セレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）も、例えば、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。
　以上のステップにより図１の構造が完成する。
　　J.　まとめ　
　第１の実施例によれば、第２及び第３の絶縁層のドレイン電極側のエッジの位置を調整することにより、選択された１つのメモリストリングに電流を流すときに、残りの非選択のメモリストリングに不必要な電流が流れることがなくなり、読み出し／書き込み／消去を正確に行うことができる。
　　(2) 　第２の実施例　
　　A.　構造　
　図１１は、第２の実施例の構造を示している。図１２は、図１１のXII-XII線に沿う断面図、図１３は、図１１のXIII-XIII線に沿う断面図である。
　ここでは、第１の実施例（図１乃至図３）と同じ要素には同じ符号を付すことにより詳細な説明については省略する。
　第２の実施例の特徴は、フィン型積層構造９を構成する第１乃至第３の半導体層３ａ，３ｂ，３ｃのうち最上層である第３の半導体層３ｃをチャネルとする第３のメモリストリング(Dummy)は、非メモリセルとしてのダミーセルから構成される、という点にある。
　最上層をダミー層としたのは、例えば、後述する製造方法により図１１乃至図１３の構造を形成すると、最上層である第３の半導体層３ｃ内のほぼ全てに不純物領域１３ｃが形成されてしまうからである。
　本例では、最上層である第３の半導体層３ｃがダミー層であるため、最も第１及び第２のメモリストリングNANDa, NANDb側にある第３のレイヤー選択トランジスタＴｃは、必須とならない。即ち、第３のレイヤー選択トランジスタＴｃについては、これを省略することができる。
　その他の構成については、第１の実施例と同じである。　
　特に、第２及び第３の絶縁層４（４ａ，４ｂ）の第２の方向におけるエッジの位置については、第１実施例と同じとなる。第３の半導体層３ｃは、ダミーであるが、第１実施例と同様に、第３の絶縁層４ｂのエッジの位置を調整することで、第１又は第２の半導体層３ａ，３ｂから第３の半導体層３ｃへのリークパスを遮断することができる。
　　B.　材料例　
　第２の実施例（図１１乃至図１３）においても、第１の実施例の材料例で説明した材料を用いて、三次元積層型半導体メモリを製造することができる。
　　C.　応用例　
　第２の実施例（図１１乃至図１３）においても、第１の実施例における第１乃至第３の応用例（図５乃至図７）と同じ応用が可能である。
　　D.　動作　
　・　第３のレイヤー選択トランジスタＴｃを省略しない場合　
　この場合、第１の実施例で説明した動作と同じ動作により、書き込み／消去／読み出しを行うことができる。
　但し、最上層である第３の半導体層３ｃをチャネルとする第３のメモリストリング（Dummy）がダミーであるため、これが選択されることはない。
　即ち、書き込み／消去／読み出し時に、セレクトゲート電極１０ｃにはバイアスが印加され、セレクトゲート電極１０ａ，１０ｂのうちの１つにバイアスが印加されないため、第３の半導体層３ｃに電流が流れることはない。
　・　第３のレイヤー選択トランジスタＴｃを省略する場合　
　この場合、第１の実施例で説明した動作と同じ動作により、書き込み／消去／読み出しを行うことができる。
　但し、第３のレイヤー選択トランジスタＴｃが存在しないため、第１の実施例で説明した動作のうちセレクトゲート電極１０ｃに関する部分は省略される。
　　E.　図１１の構造を製造する方法　
　図１４Ａ乃至図１４Ｅは、図１１の構造を製造する方法を示している。
　まず、図１４Ａに示すように、例えば、面方位（１００）及び比抵抗１０～２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
　ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。
　その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。第２の絶縁層４ａの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
　ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。
　その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。第３の絶縁層４ｂの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
　ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。
　その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。最上層としての第４の絶縁層５の第２の方向におけるエッジの位置は、構造の項目で説明したように、特に制限されることはない。
　この後、レジストパターンは、除去される。
　ここで、本例では、第２及び第３の絶縁層４ａ，４ｂの第１方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
　第４の絶縁層５の第１方向における厚さは、第２及び第３の絶縁層４ａ，４ｂの第１方向における厚さと等しくてもよいし、第２及び第３の絶縁層４ａ，４ｂの第１方向における厚さよりも厚くてもよい。
　次に、図１４Ｂに示すように、イオン注入を行う。このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ，１３ｂ，１３ｃが同時に形成される（一括インプラ）。
　最上層である第３の半導体層３ｃ内には、そのほぼ全体に、不純物領域１３ｃが形成される。これに対し、第１及び第２の半導体層３ａ，３ｂ内には、第２の方向における一端のみに、自己整合的に不純物領域１３ａ，１３ｂが形成される。これは、第２乃至第４の絶縁層４ｂ，５がマスクとして機能するためである。
　次に、図１４Ｃに示すように、結合半導体層（例えば、シリコン）１４を形成し、ＣＭＰにより、結合半導体層１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
　結合半導体層１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
　次に、図１４Ｄに示すように、ＰＥＰにより、第４の絶縁層５上及び結合半導体層１４上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、結合半導体層１４を、順次、パターニングする。その結果、フィン型積層構造９が形成される。
　この後、レジストパターンは、除去される。
　次に、図１４Ｅに示すように、ＣＶＤやスパッタなどの方法及びＲＩＥなどの異方性エッチング方法を用いて、フィン型積層構造９に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
　ここで、ゲート積層構造６（１），６（２），…６（ｎ）は、例えば、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。同様に、セレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）も、例えば、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。
　以上のステップにより図１１の構造が完成する。
　　F.　まとめ　
　第２の実施例によれば、第２及び第３の絶縁層のドレイン電極側のエッジの位置を調整することにより、選択された１つのメモリストリングに電流を流すときに、残りの非選択のメモリストリング（ダミーとしてのメモリストリングを含む）に不必要な電流が流れることがなくなり、読み出し／書き込み／消去を正確に行うことができる。
　　(3) 　第３の実施例　
　　A.　構造　
　図１５は、第３の実施例の構造を示している。図１６は、図１５のXVI-XVI線に沿う断面図、図１７は、図１５のXVII-XVII線に沿う断面図である。図１８は、電荷蓄積層の構造を詳細に示す部分図である。
　ここでは、第１の実施例（図１乃至図３）と同じ要素には同じ符号を付すことにより詳細な説明については省略する。
　第３の実施例の特徴は、第１乃至第３のメモリストリングNANDa, NANDb, NANDcを構成するメモリセルの電荷蓄積層６（１）ｂ，６（２）ｂ，６（３）ｂがそれぞれ独立していることにある。
　電荷蓄積層６（１）ｂ，６（２）ｂ，６（３）ｂが独立しているとは、電荷蓄積層６（１）ｂ，６（２）ｂ，６（３）ｂがそれを構成する材料とは異なる材料（絶縁層やエアギャップなど）により物理的に切り離されていることを意味する。
　電荷蓄積層６（１）ｂ，６（２）ｂ，６（３）ｂをメモリセルごとに独立させることにより、三次元積層型半導体メモリの書き込み／消去特性とサイクリング耐性の改善を図ることができる。
　本例では、電荷蓄積層がメモリセルごとに独立した構造を有するため、例えば、シリコンリッチSiNを電荷蓄積層とするSONOS型メモリセルの他、電気的にフローティング状態のフローティングゲートとしての導電体を電荷蓄積層とするフローティングゲート型メモリセルにも適用可能である。
　その他の構成については、第１の実施例と同じである。
　　B.　材料例　
　第３の実施例（図１５乃至図１８）においても、第１の実施例の材料例で説明した材料を用いて、三次元積層型半導体メモリを製造することができる。
　　C.　応用例　
　第３の実施例（図１５乃至図１８）においても、第１の実施例における第１乃至第３の応用例（図５乃至図７）と同じ応用が可能である。
　　D.　動作　
　第３の実施例（図１５乃至図１８）においても、第１の実施例で説明した動作と同じ動作により、書き込み／消去／読み出しを行うことができる。
　　E.　図１５の構造を製造する方法　
　図１９Ａ乃至図１９Ｌは、図１５の構造を製造する方法を示している。　
　これらの図において、（ａ）は、平面図、（ｂ）は、ｂ－ｂ線に沿う断面図、（ｃ）は、ｃ－ｃ線に沿う断面図である。
　まず、図１９Ａに示すように、例えば、面方位（１００）及び比抵抗１０～２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
　ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。
　その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。第２の絶縁層４ａの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
　ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。
　その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。第３の絶縁層４ｂの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
　また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
　ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。
　その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。最上層としての第４の絶縁層５の第２の方向におけるエッジの位置は、構造の項目で説明したように、特に制限されることはない。
　この後、レジストパターンは、除去される。
　ここで、本例では、第２乃至第４の絶縁層４ａ，４ｂ，５の第１方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
　次に、ＰＥＰにより、第４の絶縁層５上にレジストパターン１５を形成し、このレジストパターン１５をマスクにしてイオン注入を行う。
　このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ，１３ｂ，１３ｃが同時に形成される（一括インプラ）。
　また、不純物領域１３ａ，１３ｂ，１３ｃは、第２乃至第４の絶縁層４ａ，４ｂ，５がマスクとして機能するため、自己整合的に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の一端のみに形成される。
　この後、レジストパターン１５は、除去される。
　次に、結合半導体層（例えば、シリコン）１４を形成し、ＣＭＰにより、結合半導体層１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
　結合半導体層１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
　次に、ＰＥＰにより、第４の絶縁層５上及び結合半導体層１４上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、結合半導体層１４を、順次、パターニングする。その結果、フィン型積層構造９が形成される。
　この後、レジストパターンは、除去される。
　次に、図１９Ｂに示すように、等方性ドライエッチングにより、第３の方向における第１乃至第３の半導体層３ａ～３ｃの側面を第３の方向に選択的にエッチングする。その結果、第１乃至第３の半導体層３ａ～３ｃの第３の方向の側面は後退し、第２の方向に延びる第１乃至第３の凹部２１ａ～２１ｃが形成される。
　次に、図１９Ｃに示すように、熱酸化により、第１乃至第３の半導体層３ａ～３ｃの第３の方向の側面を酸化し、第１乃至第３の半導体層３ａ～３ｃの第３の方向の側面側にそれぞれ第１のゲート絶縁層（例えば、酸化シリコン）６ａを形成する。
　次に、図１９Ｄに示すように、フィン型積層構造９を覆う電荷蓄積層６ｂを形成する。電荷蓄積層６ｂとしては、例えば、窒化シリコン、導電性ポリシリコンなどの材料を用いることができる。
　次に、図１９Ｅに示すように、異方性ドライエッチングにより、電荷蓄積層６ｂを選択的にエッチングする。その結果、電荷蓄積層６ｂは、第１乃至第３の半導体層３ａ～３ｃの第３の方向の側面側において、第１乃至第３の凹部２１ａ～２１ｃ内のみに残存する。
　即ち、最上部の電荷蓄積層６ｂが除去されると、第４の絶縁層５が露出するため、さらに続けて、第４の絶縁層５をマスクに電荷蓄積層６ｂをエッチングすると、第１乃至第３の凹部２１ａ～２１ｃ内にそれぞれ第１乃至第３の電荷蓄積層６ｂが形成される。
　ここで、第４の絶縁層５は、電荷蓄積層６ｂをエッチングするときのマスクとして機能するため、第４の絶縁層５の第１の方向の幅は、第１乃至第３の絶縁層２，４ａ，４ｂの第１の方向の幅より大きくしてもよい。
　また、第４の絶縁層５は、マスクとしての機能を重視し、第１乃至第３の絶縁層２，４ａ，４ｂとは異なる方法又は異なる材料（例えば、異なる複数の絶縁層による積層構造など）により構成してもよい。
　この時点で、第１乃至第３の電荷蓄積層６ｂは、第１の方向に切り離される。
　次に、図１９Ｆに示すように、フィン型積層構造（第１乃至第３の電荷蓄積層６ｂを含む）９を覆う第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを形成する。第２のゲート絶縁層６ｃとしては、例えば、酸化アルミニウムなどの材料、コントロールゲート電極６ｄとしては、例えば、ニッケルシリサイドなどの材料を用いることができる。
　次に、図１９Ｇに示すように、ＰＥＰ及び異方性ドライエッチングにより、第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを加工し、複数のコントロールゲート電極（ワード線）６ｄ，…を形成する。複数のコントロールゲート電極（ワード線）６ｄ，…は、それぞれ、第４の絶縁層５の第１の方向側において第３の方向に延び、第１乃至第３の電荷蓄積層６ｂの第３の方向側において第１の方向に延びる。
　このように、メモリストリングにおいてゲート積層構造６（１）が形成されると同時に、メモリストリングの第２の方向の一端では、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃのセレクトゲート電極１０ａ，１０ｂ，１０ｃが形成される。
　次に、図１９Ｈに示すように、異方性ドライエッチングにより、第４の絶縁層５を選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…は、異方性ドライエッチングのマスクとして機能する。従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分において、第４の絶縁層５が選択的に除去され、第３の半導体層３ｃ、第３の電荷蓄積層６ｂ及び第３のゲート絶縁層６ａの第１の方向の側面がそれぞれ露出する。
　続けて、図１９Ｉに示すように、異方性ドライエッチングにより、第３の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第３の半導体層３ｃは、それぞれ異方性ドライエッチングのマスクとして機能する。なお、このエッチングで第１のゲート絶縁層６ａも合わせて除去され得る。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第３の電荷蓄積層６ｂが選択的に除去されるため、第３の半導体層３ｃの第３の方向側には、第２の方向に切り離された複数の第３の電荷蓄積層６ｂ，…及び第３のゲート絶縁層６ａが形成される。
　さらに続けて、図１９Ｊに示すように、異方性ドライエッチングにより、第３の絶縁層４ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第３の半導体層３ｃは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…及び第３の半導体層３ｃにより覆われていない部分において、第３の絶縁層４ｂが選択的に除去され、第２の電荷蓄積層６ｂ及び第２のゲート絶縁層６ａの第１の方向の側面がそれぞれ露出する。
　続けて、図１９Ｋに示すように、異方性ドライエッチングにより、第２の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第３の半導体層３ｃは、それぞれ異方性ドライエッチングのマスクとして機能する。なお、このエッチングで第１のゲート絶縁層６ａも合わせて除去され得る。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第２の電荷蓄積層６ｂが選択的に除去されるため、第２の半導体層３ｂの第３の方向側には、第２の方向に切り離された複数の第２の電荷蓄積層６ｂ，…及び第２のゲート絶縁層６ａが形成される。
　同様にして、第１の半導体層３ａの第３の方向側に、第２の方向に切り離された複数の第１の電荷蓄積層６ｂ，…及び第１のゲート絶縁層６ａを形成する。
　以上の工程により、図１９Ｌに示すように、メモリセルごとに物理的に切り離された複数の電荷蓄積層６ｂ，…が形成される。これにより、第１乃至第３の電荷蓄積層６ｂ，…において、ある電荷蓄積層内の電荷が他の電荷蓄積層に移動する、という事態が発生することはなく、良好なデータ保持特性を得ることができる。
　　F.　まとめ　
　第３の実施例によれば、第２及び第３の絶縁層のドレイン電極側のエッジの位置を調整することにより、選択された１つのメモリストリングに電流を流すときに、残りの非選択のメモリストリングに不必要な電流が流れることがなくなり、読み出し／書き込み／消去を正確に行うことができる。
　３．　カットオフ特性の検証　
　本発明の構造によるカットオフ特性の向上をコンベンショナルな構造によるそれと比較して説明する。
　図２０は、本発明のシミュレーションモデルを示している。
　条件は、以下の通りである。　
　第１乃至第３の半導体層３ａ，３ｂ，３ｃ及び結合半導体層１４は、１×１０１７ａｔｏｍｓ／ｃｍ３のｐ型不純物を含むｐ型半導体層とし、不純物領域１３ａ，１３ｂ，１３ｃは、１×１０１６ａｔｏｍｓ／ｃｍ３以上、ここでは、５×１０１８ａｔｏｍｓ／ｃｍ３のｎ型不純物を含むｎ型不純物領域とする。
　第１乃至第３の半導体層３ａ，３ｂ，３ｃの第１方向の幅は、32nmとし、第１乃至第４の絶縁層２，４ａ，４ｂ，５の第１方向の幅も、32nmとする。フィン型積層構造の第３方向の幅、即ち、第１乃至第３の半導体層３ａ，３ｂ，３ｃ及び第１乃至第４の絶縁層２，４ａ，４ｂ，５の第３方向の幅は、20nmとする。
　コントロールゲート電極ＣＧ１，ＣＧ２，ＣＧ３及びセレクトゲート電極ＳＧ１，ＳＧ２，ＳＧ３の第２方向の幅（ライン幅）Ｌは、32nmとし、それらの間のスペースＳも、32nmとする。即ち、ゲート間隔（ピッチ）は、32nmとする。
　ドレイン電極７の電位Vdは、0.05Vとし、第１乃至第３の半導体層３ａ，３ｂ，３ｃのソース端は、電流計１６ａ，１６ｂ，１６ｃを介して接地点に接続する。
　コントロールゲート電極ＣＧ１，ＣＧ２，ＣＧ３及びセレクトゲート電極ＳＧ２，ＳＧ３の電位は、それぞれ、5Vとする。
　このような条件の下で、セレクトゲート電極ＳＧ１の電位Vsg1を、-5Vから5Vまで変化させることにより、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃのカットオフ特性を検証する。
　上記条件では、第１のメモリストリングNANDaが選択され、第２及び第３のメモリストリングNANDb, NANDcが非選択となる。このため、セレクトゲート電極ＳＧ１の電位Vsg1が0V（第２及び第３の半導体層３ｂ，３ｃにおける第１のレイヤー選択トランジスタＴａがオフ）のときに、電流計１６ｂ，１６ｃにより検出される電流値が小さいほどカットオフ特性が良いということになる。
　図２１は、図２０のシミュレーション結果を示している。
　この結果によれば、セレクトゲート電極ＳＧ１の電位Vsg1が0Vのときに、第１のメモリストリングNANDaには、１×１０－７Ａ程度の電流が流れるのに対し、第２及び第３のメモリストリングNANDb, NANDcには、電流がほとんど流れない（１×１０－１１Ａ未満）。
　従って、本発明の構造によれば、レイヤー選択トランジスタのカットオフ特性を向上させることができる。
　図２２は、コンベンショナルな技術のシミュレーションモデルを示している。
　このコンベンショナルな技術は、先願としてのPCT/JP2009/060803の図１３に開示される構造に対応する。
　コンベンショナルな技術が本発明の構造と異なる点は、第２及び第３の絶縁層４ａ，４ｂのドレイン端が短くなっていることにある。即ち、不純物領域１３ａ，１３ｂ上に第２及び第３の絶縁層４ａ，４ｂが存在しない。
　その他の条件については、本発明の構造（図２０）と同じとする。
　このような条件の下で、セレクトゲート電極ＳＧ１の電位Vsg1を、-5Vから5Vまで変化させることにより、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃのカットオフ特性を検証する。
　上記条件では、第１のメモリストリングNANDaが選択され、第２及び第３のメモリストリングNANDb, NANDcが非選択となる。このため、セレクトゲート電極ＳＧ１の電位Vsg1が0V（第２及び第３の半導体層３ｂ，３ｃにおける第１のレイヤー選択トランジスタＴａがオフ）のときに、電流計１６ｂ，１６ｃにより検出される電流値が小さいほどカットオフ特性が良いということになる。
　図２３は、図２２のシミュレーション結果を示している。
　この結果によれば、セレクトゲート電極ＳＧ１の電位Vsg1が0Vのときに、第１のメモリストリングNANDaには、１×１０－７Ａ程度の電流が流れるのに対し、第２及び第３のメモリストリングNANDb, NANDcにも、１×１０－８Ａ程度の電流が流れる。
　これは、図２２において太い矢印で示す電流パスが存在することに起因する。本発明の構造では、このような電流パスは存在しない。
　従って、コンベンショナルな技術によれば、レイヤー選択トランジスタのカットオフ特性が不十分である。
　以上のように、本発明の構造によれば、高い集積度を保ちつつ、コンベンショナルな技術よりもカットオフ特性を向上させることができる。
　４．　その他　
　直列接続される複数のメモリセルと複数の選択トランジスタ（レイヤー選択トランジスタ及びソース側選択トランジスタ）とから構成される直列接続体に関し、各トランジスタ間に拡散層を形成しても、しなくても、どちらでもよい。
　ゲート間隔（コントロールゲート電極のピッチ）が30nm以下となる場合には、各トランジスタ間に拡散層を形成しなくても、半導体層（チャネル）に電流パスを形成することが可能である（例えば、Chang-Hyum Lee, et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008を参照）。
　５．　むすび　
　本発明によれば、高い集積度と良好なカットオフ特性とを両立する三次元積層型半導体メモリを実現できる。
　本発明の例は、上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施例に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施例に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施例の構成要素を適宜組み合わせてもよい。
　本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
　１：　半導体基板、　２，４ａ，４ｂ，５：　絶縁層、　３ａ，３ｂ，３ｃ：　半導体層、　６（１），６（２），６（３），…：　ゲート積層構造、　７：　ドレイン電極、　８：　ソース電極、　９：　フィン型積層構造、　１０ａ，１０ｂ，１０ｃ，１１：　セレクトゲート電極、　Ｔａ，Ｔｂ，Ｔｃ：　レイヤー選択トランジスタ（ドレイン側選択トランジスタ）、　Ｔｓ：　ソース側選択トランジスタ、　ＢＬ：　ビット線、　ＳＬ：　ソース線。

Claims (12)

  1. 　半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記第１乃至第ｎの半導体層をチャネルとする第１乃至第ｎのメモリストリングと、前記第１乃至第ｎのメモリストリングの前記第２の方向の一端において前記第１乃至第ｎの半導体層を結合する結合半導体層と、前記結合半導体層に接続されるドレイン電極と、前記第１乃至第ｎのメモリストリングの前記第２の方向の他端において前記第１乃至第ｎの半導体層に接続されるソース電極と、前記第１乃至第ｎのメモリストリングと前記ドレイン電極との間の前記結合半導体層において前記ドレイン電極側から前記第１乃至第ｎのメモリストリングに向かって順に並ぶ第１乃至第ｎのレイヤー選択トランジスタとを具備し、
    　前記第１乃至第ｎのレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層に跨って前記第１の方向に延びる第１乃至第ｎのセレクトゲート電極を有し、
    　前記第１乃至第（ｎ＋１）の絶縁層のうち第ｉの絶縁層（ｉは、２～ｎのうちの１つ）の前記ドレイン電極側のエッジは、第（ｉ－１）のセレクトゲート電極の前記第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりも前記ドレイン電極側に位置し、
    　前記第１乃至第ｎのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１～ｎのうちの１つ）は、第ｊの半導体層で常にオン状態である
    　ことを特徴とする不揮発性半導体記憶装置。
  2. 　前記第ｉの絶縁層の前記ドレイン電極側のエッジは、第（ｉ＋１）の絶縁層の前記ドレイン電極側のエッジよりも前記ドレイン電極側に位置することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記第１乃至第（ｎ＋１）の絶縁層のうち第（ｉ＋１）の絶縁層の前記ドレイン電極側のエッジは、第（ｉ－１）のセレクトゲート電極の前記第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりも前記第１乃至第ｎのメモリストリング側に位置することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 　前記常にオン状態は、前記第１乃至第ｎの半導体層内に形成される不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上の不純物領域により実現することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  5. 　前記第１乃至第ｎのメモリストリングは、前記第１乃至第ｎの半導体層に跨って前記第１の方向に延びる電荷蓄積層及びコントロールゲート電極の積層構造を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  6. 　前記第１乃至第ｎのメモリストリングは、前記第１乃至第ｎの半導体層に独立に設けられる第１乃至第ｎの電荷蓄積層と、前記第１乃至第ｎの電荷蓄積層を覆い、前記第１の方向に延びるコントロールゲート電極とを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  7. 　前記第１乃至第ｎのセレクトゲート電極は、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に直交する第３の方向に対向する２つの側面を覆うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  8. 　前記第１乃至第ｎのセレクトゲート電極は、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に直交する第３の方向に対向する２つの側面のうちの１つを覆うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  9. 　前記結合半導体層内に形成され、前記ドレイン電極を取り囲む拡散層をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  10. 　半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記第１乃至第ｎの半導体層をチャネルとする第１乃至第ｎのメモリストリングと、前記第１乃至第ｎのメモリストリングの前記第２の方向の一端において前記第１乃至第ｎの半導体層を結合する結合半導体層と、前記結合半導体層に接続されるドレイン電極と、前記第１乃至第ｎのメモリストリングの前記第２の方向の他端において前記第１乃至第ｎの半導体層に接続されるソース電極と、前記第１乃至第ｎのメモリストリングと前記ドレイン電極との間の前記結合半導体層において前記ドレイン電極側から前記第１乃至第ｎのメモリストリングに向かって順に並ぶ第１乃至第（ｎ－１）のレイヤー選択トランジスタとを具備し、
    　前記第ｎのメモリストリングは、非メモリセルとしてのダミーセルを備え、
    　前記第１乃至第（ｎ－１）のレイヤー選択トランジスタは、前記第１乃至第ｎの半導体層に跨って前記第１の方向に延びる第１乃至第（ｎ－１）のセレクトゲート電極を有し、
    　前記第１乃至第（ｎ＋１）の絶縁層のうち第ｉの絶縁層（ｉは、２～ｎのうちの１つ）の前記ドレイン電極側のエッジは、第（ｉ－１）のセレクトゲート電極の前記第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりも前記ドレイン電極側に位置し、
    　前記第１乃至第（ｎ－１）のレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１～（ｎ－１）のうちの１つ）は、第ｊの半導体層で常にオン状態である
    　ことを特徴とする不揮発性半導体記憶装置。
  11. 　半導体基板の表面上に当該表面に対して垂直な第１の方向に第１の絶縁層を形成する工程と、
    　前記第１の絶縁層上に、第２の方向の一端が一致し、前記第１の方向に第１の半導体層及び第２の絶縁層の順で積み重ねられる第１の積層体を形成する工程と、
    　前記第２の絶縁層上に、前記第２の方向の一端が一致しかつ前記第１の積層体の前記第２の方向の一端よりも前記第２方向に後退する、前記第１の方向に第２の半導体層及び第３の絶縁層の順で積み重ねられる第２の積層体を形成する工程と、
    　前記第３の絶縁層上に、前記第２の方向の一端が前記第２の積層体の前記第２の方向の一端よりも前記第２方向に後退するマスク層を形成する工程と、
    　前記マスク層及び前記第３の絶縁層をマスクにしてイオン注入を行い、前記第１及び第２の半導体層の前記第２の方向の一端に第１及び第２の不純物領域をそれぞれ形成する工程と、
    　前記マスク層を除去する工程と、
    　前記第１及び第２の半導体層を結合する結合半導体層を形成する工程と、
    　前記第３の絶縁層、前記第２の半導体層、前記第２の絶縁層、前記第１の半導体層及び前記結合半導体層をパターニングし、前記第２の方向に延びるフィン型積層構造を形成する工程と、
    　前記フィン型積層構造に跨って前記第１及び第２の方向に直交する第３の方向に延びるコントロールゲート電極及びセレクトゲート電極を形成する工程と
    　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
  12. 　半導体基板の表面上に当該表面に対して垂直な第１の方向に第１の絶縁層を形成する工程と、
    　前記第１の絶縁層上に、第２の方向の一端が一致し、前記第１の方向に第１の半導体層及び第２の絶縁層の順で積み重ねられる第１の積層体を形成する工程と、
    　前記第２の絶縁層上に、前記第２の方向の一端が一致しかつ前記第１の積層体の前記第２の方向の一端よりも前記第２方向に後退する、前記第１の方向に第２の半導体層及び第３の絶縁層の順で積み重ねられる第２の積層体を形成する工程と、
    　前記第３の絶縁層上に、前記第２の方向の一端が一致しかつ前記第２の積層体の前記第２の方向の一端よりも前記第２方向に後退する、前記第１の方向に第３の半導体層及び第４の絶縁層の順で積み重ねられる第３の積層体を形成する工程と、
    　前記第４の絶縁層及び前記第３の絶縁層をマスクにしてイオン注入を行い、前記第１及び第２の半導体層の前記第２の方向の一端に第１及び第２の不純物領域をそれぞれ形成する工程と、
    　前記第１乃至第３の半導体層を結合する結合半導体層を形成する工程と、
    　前記第４の絶縁層、前記第３の半導体層、前記第３の絶縁層、前記第２の半導体層、前記第２の絶縁層、前記第１の半導体層及び前記結合半導体層をパターニングし、前記第２の方向に延びるフィン型積層構造を形成する工程と、
    　前記フィン型積層構造に跨って前記第１及び第２の方向に直交する第３の方向に延びるコントロールゲート電極及びセレクトゲート電極を形成する工程と
    　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
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