CN107949882B

CN107949882B - 半导体存储装置

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Publication number: CN107949882B
Application number: CN201580082673.9A
Authority: CN
Inventors: 二山拓也; 白川政信
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2015-11-10
Filing date: 2015-11-10
Publication date: 2021-08-10
Anticipated expiration: 2035-11-10
Also published as: US20200051640A1; US20180204619A1; US10629265B2; CN107949882A; WO2017081756A1; JP6430657B2; US10504597B2; JPWO2017081756A1

Abstract

本发明的实施方式涉及的半导体存储装置具备：第1至第32存储单元；第1至第16位线，连接于第1至第16存储单元；第17至第32位线，连接于第17至第32存储单元；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定第17至第32存储单元中读出的数据。第1时序和所述第2时序不同。

Description

半导体存储装置

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有一种将存储单元三维排列而成的NAND型闪速存储器。

发明内容

[发明所要解决的问题]

本发明提供一种能够提升动作可靠性的半导体存储装置。

[解决问题的技术手段]

实施方式的半导体存储装置具备：第1至第32存储单元；第1集合，包含第1至第16位线，所述第1至第16位线连接于第1至第16存储单元，连续地并排配置；第2集合，包含第17至第32位线，所述第17至第32位线连接于第17至第32存储单元，连续地并排配置；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定第17至第32存储单元中读出的数据。并且，第1时序和第2时序不同。

附图说明

图1是第1实施方式的存储***的框图。

图2是第1实施方式的存储单元阵列的电路图。

图3是第1实施方式的行解码器的电路图。

图4是第1实施方式的读出放大器的电路图。

图5是第1实施方式的存储单元阵列及读出放大器的示意图。

图6是第1实施方式的信号STB的概念图。

图7是第1实施方式的STB生成电路的电路图。

图8是表示第1实施方式的存储单元可取得的阈值分布的图。

图9是第1实施方式的读出动作时的字线电压的变化和信号STB的时序图。

图10是第2实施方式的延迟电路的电路图。

图11是表示第2实施方式的延迟电路的各节点的电压的时序图。

图12是第2实施方式的STB生成电路的电路图。

图13是第2实施方式的D-F/F的电路图。

图14是表示第2实施方式的STB生成电路的各节点的电压的时序图。

图15是第2实施方式的STB生成电路的电路图。

图16是表示第2实施方式的STB生成电路的各节点的电压的时序图。

图17是第2实施方式的读出动作时的字线和信号ST的时序图。

图18是第2实施方式的读出动作的流程图。

图19是第2实施方式的读出动作时的命令序列。

图20是第2实施方式的读出动作时的命令序列。

图21是第2实施方式的读出动作的流程图。

图22是第2实施方式的读出动作时的命令序列。

图23是第2实施方式的变化例的STB生成电路的电路图。

图24是第3实施方式的存储单元阵列及读出放大器的示意图。

图25是表示第4实施方式的存储单元的阈值分布的变化的曲线图。

图26是表示第4实施方式的分布读取的示意图。

图27是表示第4实施方式的分布读取的示意图。

图28是第4实施方式的读出动作时的字线电压的变化和信号STB的时序图。

图29A是第5实施方式的读出放大器的电路图。

图29B是第5实施方式的读出放大器的电路图。

图30A是表示第5实施方式的存储单元阵列及读出放大器中的各节点的电压的时序图。

图30B是表示第5实施方式的存储单元阵列及读出放大器中的各节点的电压的时序图。

图30C是表示第5实施方式的读出动作时的读出次数和锁存电路内的数据的关系的图。

图30D是第5实施方式的读出放大器中的信号STB的时序图。

图30E是第5实施方式的读出放大器中的信号STB的时序图。

图31是第6实施方式的存储单元阵列及驱动器的俯视布局图。

图32是第6实施方式的存储单元阵列的俯视布局图。

图33是示意性表示第6实施方式的存储单元阵列的剖视图。

图34是示意性表示第6实施方式的存储单元阵列的剖视图。

图35是示意性表示第6实施方式的存储单元阵列的剖视图。

图36A是第6实施方式的存储单元阵列下区域的布局图。

图36B是第6实施方式的存储单元阵列下区域的布局图。

图37是表示第6实施方式的位线和读出放大器的连接关系的布局图。

图38是第6实施方式的存储单元阵列的剖视图。

图39A是第6实施方式的存储单元阵列的俯视图。

图39B是第6实施方式的存储单元阵列的俯视图。

图40A是第6实施方式的存储单元阵列上的D1配线的布局图。

图40B是第6实施方式的存储单元阵列上的D1配线的布局图。

图41是第6实施方式的位线的布局图。

图42A是第6实施方式的存储单元阵列上的D2配线的布局图。

图42B是第6实施方式的存储单元阵列上的D2配线的布局图。

图43是第6实施方式的带道C中的D1配线的布局图。

图44是第6实施方式的带道C中的M1配线的布局图。

图45A是第6实施方式的带道R中的D1配线的布局图。

图45B是第6实施方式的带道R中的D1配线的布局图。

图46A是第6实施方式的带道R中的D2配线的布局图。

图46B是第6实施方式的带道R中的D2配线的布局图。

图47A是第6实施方式的带道R中的、存储单元阵列下的M1配线的布局图。

图47B是第6实施方式的带道R中的、存储单元阵列下的M1配线的布局图。

图48A是第6实施方式的带道R中的、存储单元阵列下的M0配线的布局图。

图48B是第6实施方式的带道R中的、存储单元阵列下的M0配线的布局图。

图49是第6实施方式的读出放大器及行解码器的布局。

图50是表示第6实施方式的半导体存储装置中的信号STB的传输方法的第1例的示意图。

图51是表示第6实施方式的半导体存储装置中的信号STB的传输方法的第2例的示意图。

图52是表示第6实施方式的半导体存储装置中的信号STB的传输方法的第3例的示意图。

图53是第6实施方式的半导体存储装置中的字线的俯视图。

图54是第6实施方式的第1变化例的半导体存储装置中的字线的俯视图。

图55是第6实施方式的第2变化例的半导体存储装置中的字线的俯视图。

具体实施方式

以下，参照附图来说明实施方式。进行说明时，在所有图中对共通部分附加共通的参考符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置列举将存储单元层叠在半导体基板上方的三维层叠型NAND型闪速存储器进行说明。

1.1关于构成

1.1.1关于存储***的整体构成

首先，使用图1来说明包含本实施方式的半导体存储装置的存储***的概略整体构成。图1是本实施方式的存储***的框图。

如图1所示，存储***1具备NAND型闪速存储器100和控制器200。NAND型闪速存储器100和控制器200例如通过它们的组合而构成一个半导体装置，作为例子列举比如SD^TM卡等存储卡、或SSD(solid state drive，固态驱动器)等。

NAND型闪速存储器100具备多个存储单元，非易失性地存储数据。控制器200通过NAND总线连接于NAND型闪速存储器100，且通过主机总线连接于主机设备300。并且，控制器200对NAND型闪速存储器100进行控制，且响应从主机设备300接收的命令，而访问NAND型闪速存储器100。主机设备300例如是数字相机或个人计算机等，主机总线是遵循例如SD^TM接口的总线。

NAND总线进行遵循NAND接口的信号的收发。该信号的具体例为指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。

信号CLE及ALE是向NAND型闪速存储器100通知“NAND型闪速存储器100的输入信号I/O分别是指令及地址”的信号。信号WEn以低电平激活，用于将输入信号I/O获取至NAND型闪速存储器100的信号。另，所谓“激活”是指信号(或逻辑)有效(主动)的状态，与其相对的用语“失效”是指信号(或逻辑)无效(非主动)的状态。信号REn也是以低电平激活，用于从NAND型闪速存储器100读出输出信号I/O的信号。就绪/忙碌信号RBn是表示NAND型闪速存储器100是就绪状态(能够接收来自控制器200的命令的状态)、还是忙碌状态(无法接收来自控制器200的命令的状态)的信号，低电平表示忙碌状态。输入输出信号I/O是例如8比特的信号。并且，输入输出信号I/O是NAND型闪速存储器100和控制器200之间收发的数据的实体，为指令、地址、写入数据、及读出数据等。

1.1.2关于控制器200的构成

接着使用图1，对控制器200的详细构成进行说明。如图1所示，控制器200具备主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250、及ECC电路260。

主机接口电路210经由主机总线和主机设备300连接，将从主机设备300接收的命令及数据分别传输给处理器230及缓冲存储器240。还响应处理器230的命令，将缓冲存储器240内的数据传输给主机设备300。

处理器230对控制器200整体的动作进行控制。例如，处理器230在从主机设备300接收写入命令时，响应此写入命令，对NAND接口电路250发布写入命令。读出及删除时也是一样的。处理器230还执行耗损平均等用于管理NAND型闪速存储器100的各种处理。

NAND接口电路250经由NAND总线和NAND型闪速存储器100连接，负责和NAND型闪速存储器100的通讯。并且，基于从处理器230接收的命令，将信号ALE、CLE、WEn、及REn输出给NAND型闪速存储器100。此外，在写入时，将处理器230发布的写入指令、及缓冲存储器240内的写入数据作为输入输出信号I/O传输给NAND型闪速存储器100。而且，在读出时，将处理器230发布的读出指令作为输入输出信号I/O传输给NAND型闪速存储器100，并接收从NAND型闪速存储器100读出的数据作为输入输出信号I/O，将其传输给缓冲存储器240。

缓冲存储器240中临时保存写入数据、读出数据。

内置存储器220是例如DRAM等半导体存储器，作为处理器230的作业区域使用。并且，内置存储器220中保存用于管理NAND型闪速存储器100的固件、各种管理表等。

ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting)处理。即，ECC电路260在数据写入时基于写入数据生成奇偶校验，在读出时根据奇偶校验生成校正子来检测错误，并对此错误进行订正。另，CPU230也可以具有ECC电路260的功能。

1.1.3关于NAND型闪速存储器100的构成

1.1.3.1关于NAND型闪速存储器100的整体构成

接着，对NAND型闪速存储器100的构成进行说明。如图1所示，NAND型闪速存储器100具备存储单元阵列110、行解码器120(120-0～120-3)、驱动器电路130、读出放大器140、地址寄存器150、指令寄存器160、及定序器170。

存储单元阵列110具备包含和行及列关联的多个非易失性存储单元的例如4个功能块BLK(BLK0～BLK3)。并且，存储单元阵列110中存储从控制器200提供的数据。

行解码器120-0～120-3分别关联功能块BLK0～BLK3而设，选择对应的功能块BLK。

驱动器电路130经由行解码器120-0～120-3向选择的功能块BLK0～BLK3的任一个输出电压。

读出放大器140在数据读出时，感测从存储单元阵列110读出的数据，并将该数据DAT输出至控制器200。在数据写入时，将从控制器200接收的写入数据DAT传输给存储单元阵列110。

地址寄存器150保存从控制器200接收的地址ADD。指令寄存器160保存从控制器200接收的指令CMD。

定序器170基于指令寄存器160中保存的指令CMD，来控制NAND型闪速存储器100整体的动作。

1.1.3.2关于存储单元阵列110

接着，对所述存储单元阵列110的详细构成进行说明。图2是任一功能块BLK的电路图，其他功能块BLK也具有相同的构成。

如图所示，功能块BLK包含例如4个串单元SU(SU0～SU3)。且各串单元SU包含多个NAND串111。

各NAND串111包含例如8个存储单元晶体管MT(MT0～MT7)、及选择晶体管ST(ST1、ST2)。

存储单元晶体管MT具备包含控制栅极和电荷储存层的层叠栅极，非易失性地保存数据。存储单元晶体管MT的个数并不限于8个，可为16个或32个、64个、128个等，其数量并无限定。存储单元晶体管MT配置于选择晶体管ST1、ST2之间，将它们的电流路径串联连接。所述串联连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。

各串单元SU0～SU3的选择晶体管ST1的栅极分别和选择栅极线SGD0～SGD3共通连接。另一方面，选择晶体管ST2的栅极在多个串单元间和同一选择栅极线SGS共通连接。此外，同一功能块内的存储单元晶体管MT0～MT7的控制栅极分别和字线WL0～WL7共通连接。

即，字线WL0～WL7及选择栅极线SGS在同一功能块BLK内的多个串单元SU0～SU3间共通连接，相对于此，虽然是同一功能块但选择栅极线SGD对于每个串单元SU0～SU3是独立的。

此外，存储单元阵列110内矩阵状配置的NAND串111之中，位于同一行的NAND串111的选择晶体管ST1的电流路径的另一端是和任一位线BL(BL0～BL(L－1)，(L－1)是1以上的自然数)共通连接。即，位线BL在多个串单元SU间将NAND串111共通连接，进而在多个功能块BLK间也将NAND串111共通连接。此外，选择晶体管ST2的电流路径的另一端和源极线SL共通连接。源极线SL例如在多个功能块间将NAND串111共通连接。

同一功能块内的存储单元晶体管MT的数据能够统括地被删除。相对于此，数据的读出及写入是对任一功能块的任一串单元SU中和任一字线WL共通连接的多个存储单元晶体管MT统括地进行。

1.1.3.3关于行解码器120

接着，使用图3来说明行解码器120的构成。图3是行解码器120的框图。

如图所示，行解码器120具备功能块解码器40及高耐压n通道MOS晶体管50(50-0～50-12)。

首先，说明功能块解码器40。功能块解码器40在数据写入、读出、及删除时，将从地址寄存器150接收的功能块地址BA解码。并且，当功能块地址BA和对应的功能块BLK一致时，将信号TG激活。激活的信号TG的电位设为使晶体管50为导通状态的电压。另一方面，当功能块地址BA和该功能块BLK不一致，使信号TG失效，其电位设为使晶体管50为断开状态的电压(例如0V)。

接着，对晶体管50进行说明。晶体管50-0～50-7用于向选择功能块BLK的字线WL0～WL7传输电压。晶体管50-0～50-7分别将电流路径的一端分别连接于对应的功能块BLK的字线WL0～WL7，将另一端分别连接于信号线CG0～CG7，将栅极共通连接于信号线TG。

晶体管50-8～50-11用于向选择功能块BLK的选择栅极线SGD0～SGD3传输电压。晶体管50-8～50-11分别将电流路径的一端连接于对应的功能块BLK的选择栅极线SGD0～SGD3，将另一端连接于信号线SGDD0～SGDD3，将栅极共通连接于信号线TG。

晶体管50-12用于向选择功能块BLK的选择栅极线SGS传输电压。晶体管50-12将电流路径的一端连接于对应的功能块BLK的选择栅极线SGS，将另一端连接于信号线SGSD，将栅极共通连接于信号线TG。

因此，例如在和选择功能块BLK对应的行解码器120中，晶体管50-0～50-12为导通状态。由此，字线WL0～WL7连接于信号线CG0～CG7，选择栅极线SGD0～SGD3连接于信号线SGDD0～SGDD3，选择栅极线SGS连接于信号线SGSD。

另一方面，在和非选择功能块BLK对应的行解码器120中，晶体管50-0～50-12为断开状态。由此，字线WL及选择栅极线SGD、及SGS从信号线CG、SGDD、及SGSD分离。

信号线CG、SGDD、及SGSD在行解码器120-1～120-3中被共用。并且，驱动器电路130按照从地址寄存器150接收的页面地址PA，对信号线CG、SGDD、及SGS施加电压。即，从驱动器电路130输出的电压会经由和选择功能块对应的任一行解码器120内的晶体管50，而传输给选择功能块内的配线WL、SGD、及SGS。

1.1.3.4关于读出放大器140

接着，说明读出放大器140的构成。本例中说明的读出放大器140在以下列举通过感测流通于位线的电流来判别数据的情况为例，但也可以是感测电压的构成。

读出放大器140具备对每个位线BL设置的感测电路10。图4是所述感测电路10的电路图。

如图所示，感测电路10具备读出放大器部11、锁存电路12、及连接部13。另，各个存储单元晶体管在保存2比特以上的数据时等，设置2个以上的锁存电路。

连接部13将对应的位线BL和读出放大器部11连接，控制位线BL的电位。即，连接部13具备n通道MOS晶体管14及15。晶体管14在栅极施加有信号BLS，源极连接于对应的位线BL。晶体管15的源极连接于晶体管14的漏极，在栅极施加有信号BLC，漏极连接于节点SCOM。晶体管15用于将对应的位线BL箝位于和信号BLC相应的电位。

读出放大器部11感测在位线BL读出的数据。读出放大器部11具备n通道MOS晶体管20～26、p通道MOS晶体管27、及电容元件28。

晶体管27用于对位线BL及电容元件28进行充电，栅极连接有节点INV_S，漏极连接有节点SSRC，源极被供给电源电压VDD。晶体管20用于对位线BL进行预充电，栅极被供给信号BLX，漏极连接于节点SSRC，源极连接于节点SCOM。晶体管22用于对电容元件28进行充电，栅极被供给信号HLL，漏极连接于节点SSRC，源极连接于节点SEN。晶体管21用于在数据感测时对节点SEN进行放电，栅极被供给信号XXL，漏极连接于节点SEN，源极连接于节点SCOM。晶体管26用于将位线BL固定成固定电位，栅极连接于节点INV_S，漏极连接于节点SCOM，源极连接于节点SRCGND。

电容元件28在位线BL的预充电时被充电，一电极连接于节点SEN，另一电极被供给信号CLK。

晶体管23的栅极被供给信号BLQ，源极连接于节点SEN，漏极连接于节点LBUS。节点LBUS是用于将读出放大器部11和锁存电路12连接的信号路径。晶体管24用于决定数据的感测时序，并将读出数据储存到锁存电路12，栅极被供给信号STB，漏极连接于节点LBUS。

晶体管25用于感测读出数据是“0”还是“1”，栅极连接于节点SEN，漏极连接于晶体管24的源极，源极接地。

节点INV_S是锁存电路12内的节点，可取得和锁存电路12的保存数据相应的电平。例如，数据读出时若选择存储单元为导通状态，节点SEN充分低则节点INV_S变成“H”电平。另一方面，若选择存储单元为断开状态，节点SEN保持固定电位，则节点INV_S变成“L”电平。

在以上构成中，在信号STB的激活时序，晶体管25基于节点SEN的电位感测读出数据，晶体管24将读出数据传输给锁存电路12。包括信号STB在内的各种控制信号是由例如定序器170提供。

另，作为感测电路10可应用各种构成，例如可应用标题为“THRESHOLD DETECTINGMETHOD AND VERIFY METHOD OF MEMORY CELL”、2011年3月21日申请的美国专利申请13/052,148中记载的构成。该专利申请的内容通过参照的方式全部引用至本申请说明书中。

1.2关于动作

接着，说明本实施方式的半导体存储装置中的数据的读出方法。本方法也可以应用于编程验证时。

1.2.1关于构成

首先，在说明数据的读出方法时，为了简化说明，列举图5所示的构成为例。图5是存储单元阵列110、行解码器120、及读出放大器140的读出放大器部11的框图。

如图所示，本例的存储单元阵列110包含48根位线BL0～BL47。此外，将和各位线BL0～BL47对应的感测电路10的读出放大器部11分别表述为读出放大器部SA0～SA47。

位线BL例如以每8本为1“列”的单位进行分组化，分别被赋予列地址CA。图5的例子中，位线BL0～BL47依次排列，位线BL0～BL7属于列C0，列C0被分配列地址CA0。此外，位线BL8～BL15属于列C1，列C1被分配列地址CA1。位线BL16～BL23属于列C2，列C2被分配列地址CA2。以下是一样的，位线BL40～BL47属于列C5，列C5被分配列地址CA5。

并且，连接于各位线BL的存储单元晶体管MT和行解码器120(及驱动器电路130)之间的电流路径的距离，对应C0～C5而依次变大。即，行解码器120施加给字线WL的电压，先到达和列C0对应的存储单元晶体管MT的栅极，接着到达和列C1对应的存储单元晶体管MT的栅极，最后到达和列C5对应的存储单元晶体管MT的栅极。以下，将和列C0及C1对应的字线WL及存储单元晶体管MT称为组GP1，将和列C2及C3对应的字线WL及存储单元晶体管MT称为组GP2，将和列C4及C5对应的字线WL及存储单元晶体管MT称为组GP3。

读出放大器部SA中如图4说明的那样被输入信号STB。并且，在所述信号STB被激活的时序，在各读出放大器部感测数据。本例中，对每一组GP提供不同的信号STB。更具体来说，对和组GP1对应的读出放大器部SA0～SA15提供信号STB_NEAR，对和组GP2对应的读出放大器部SA16～SA31提供信号STB_MID，对和组GP3对应的读出放大器部SA32～SA47提供信号STB_FAR。

信号STB_NEAR、STB_MID、及STB_FAR是互不相同的信号，在数据选通时，首先激活信号STB_NEAR，然后激活STB_MID，最后激活信号STB_FAR。

图6及图7是信号STB_NEAR、STB_MID、及STB_FAR的生成方法的概念图。如图6所示，3个信号STB_NEAR、STB_MID、及STB_FAR也可以全部由定序器170生成。或者，如图7所示，定序器170也可以只生成信号STB_NEAR。这种情况下，利用延迟电路30-1使信号STB_NEAR延迟，由此生成信号STB_MID。此外，利用延迟电路30-2使信号STB_MID延迟，由此生成信号STB_FAR。

图8表示本例的存储单元晶体管MT可取得的数据及阈值分布，且阈值分布的纵轴所示的存储单元晶体管数用对数标尺表示。

如图所示，各存储单元晶体管MT根据其阈值能够保存例如2比特的数据。所述2比特数据按照阈值从低到高的顺序例如为“11”、“01”、“00”、“10”。

保存“11”数据的存储单元的阈值位于某个固定的分布内，将和所述“11”数据对应的阈值分布称为“E”电平。E电平是电荷储存层内的电荷被夺走，数据被删除的状态下的阈值分布，为正或负的值(例如小于电压VA)。

“01”、“00”、及“10”也是向电荷储存层内注入电荷而写入数据的状态的阈值分布。保存“01”数据的存储单元的阈值位于“A”电平的分布内，高于E电平内的阈值(例如为电压VA以上、小于VB，VA＜VB)。保存“00”数据的存储单元的阈值位于“B”电平的分布内，高于A电平内的阈值(例如为电压VB以上、小于VC，VB＜VC)。保存“10”数据的存储单元的阈值位于“C”电平的分布内，高于B电平内的阈值(例如为电压VC以上)。

当然，2比特数据和阈值的关系并不限定于所述关系，有时可以是例如“11”数据对应于“C”电平，两者的关系可以适当地选择。

1.2.2关于读出动作

接着，使用图9来说明所述1.2.1中说明的构成中的数据的读出动作。图9是选择字线WL的电压的时间变化和信号STB的时序图。

在读出时，利用驱动器电路130及行解码器120对非选择字线WL无关于保存数据而施加使存储单元晶体管MT导通的电压VREAD。进而，对选择栅极线SGD及SGS施加使选择晶体管ST1及ST2导通的电压VSG。并且，选择字线的电压如图9所示连续地上升。

并且，在各组GP1～GP3中，在选择字线WL的电压达到VA的时点读出数据。即，如图8所示，判定存储单元晶体管MT的阈值包含于“E”电平、还是包含于“A”电平以上的分布(将这称为读出动作AR)。并且，将判定结果传输给锁存电路12。以下，将按照所述方式在选择字线WL的电压达到某个电位的时点，根据节点SEN的电位判别保存数据，并将其结果传输给锁存电路12的动作称为“选通”，将读出动作AR相关的本动作称为“AR选通”。

接着，在选择字线WL的电压达到VB的时点，判定存储单元晶体管MT的阈值位于“A”电平以下的分布内、还是位于“B”电平以上的分布内(将这称为读出动作BR)。并且，将判定结果传输给锁存电路12(BR选通)。

进而，在选择字线WL的电压达到VC的时点，判定存储单元晶体管MT的阈值包含于“C”电平、还是位于“B”电平以下的分布内(将这称为读出动作CR)。并且，将判定结果传输给锁存电路12(CR选通)。

另，进行选通时的选择字线的电压一般在读出时和验证时是不同的，但以下为了简化说明，将两者设为相同而进行说明。

如上所述，在经由行解码器120从驱动器电路130驱动选择字线WL时，根据存储单元晶体管MT的位置不同，其电位变动的方式不同。

即，如图9所示，在选择字线WL中，最接近行解码器120(或驱动器电路130)的区域、即和组GP1对应的区域WL_NEAR的电位大体无延迟地上升。即，在读出动作期间中，(dV/dT)大体固定(其中V是字线电压，T是时间)。相对于此，对应于组GP2的区域WL_MID的电位，和区域WL_NEAR的电位相比，电压上升时有延迟，距离行解码器120最远的区域WL_FAR的电位更加延迟。

即，在读出动作AR中，对应于组GP1的存储单元晶体管MT的栅极电压大体在时刻t1前后达到电压VA，对应于组GP2的存储单元晶体管MT的栅极电压达到电压VA则在比时刻t1迟的时刻t2前后，对应于组GP3的存储单元晶体管MT的栅极电压达到电压VA则在更迟的时刻t3前后。

因此，如图9所示，信号STB_NEAR在时刻t1被激活(“H”电平)。因此，从对应于组GP1的存储单元晶体管MT读出的数据在时刻t1被选通。此外，信号STB_MID在时刻t2被激活。因此，从对应于组GP2的存储单元晶体管MT读出的数据在时刻t2被选通。接着，信号STB_FAR在时刻t3被激活。因此，从对应于组GP3的存储单元晶体管MT读出的数据在时刻t3被选通。

如上所述，根据存储单元晶体管MT的位置，在时刻t1、t2、t3的时序执行AR选通。以下，关于读出动作BR及CR也是一样的。

另，在编程验证时中，作为读出动作AR、BR、及CR时的读出电压分别使用电压高于电压VA、VB、及VC的验证电压VvfyA、VvfyB、及VvfyC。

1.3本实施方式的效果

根据本实施方式的构成，可提升半导体存储装置的动作可靠性。以下，详细说明本效果。

在NAND型闪速存储器中，例如随着页面大小变大，字线WL的长度也变大。于是，在数据的读出时、写入时，字线的电压上升速度根据位置而不同，字线WL越长则上升程度变得越大。

例如，如图9所示，接近驱动器电路130的区域WL_NEAR的电压在驱动器电路130开始供给电压后立即线性上升。相对于此，远离驱动器电路130的区域WL_FAR的电压的上升速度在刚开始供给电压后比区域WL_NEAR小，然后逐渐变大(非线性地变化)。并且，在图9的例子中，时刻t1以后，区域WL_NEAR、WL_MID、及WL_FAR的电压上升速度大体相等，线性地上升。

因此，本实施方式中，是根据字线WL的电压上升速度来改变信号STB的激活时序。换句话说，也可以说是根据组GP来改变信号STB的激活时序(更具体来说，基于列地址CA来判断组GP，根据所述组来改变时序)。

因此，通过将本方法应用于编程验证，能够以和区域WL_NEAR、WL_MID、及WL_FAR的所有区域对应的存储单元晶体管MT的阈值变成验证电压VvfyA、VvfyB、及VvfyC以上的方式写入数据。换句话说，当字线WL的电压达到验证电压VvfyA、VvfyB、及VvfyC后，选通数据。即，能够抑制例如区域WL_MID或WL_FAR的电位未充分上升时就选通数据的情况。像这样，若在区域WL_NEAR、WL_MID、及WL_FAR的电位达到合适的验证电压的时序选通数据，能够使保存同一数据的存储单元晶体管MT的阈值在各区域WL_NEAR、WL_MID、及WL_FAR间大体一致。

此外，在数据读出时也是一样的。可以根据列地址CA使信号STB的激活时序偏移，由此在各区域WL_NEAR、WL_MID、及WL_FAR，在达到读出电压VA、VB、或VC的时点选通数据。即，能够抑制在字线WL的电位未充分上升的时序选通数据的情况。结果，能够提升数据的读出精度。

2.第2实施方式

接着，对第2实施方式的半导体存储装置进行说明。本实施方式涉及的构成是使用延迟电路来生成所述第1实施方式说明的信号STB_NEAR、STB_MID、及STB_FAR。以下，只对和第1实施方式不同的方面进行说明。

2.1第1例

首先，说明第1例。第1例相当于第1实施方式说明的图7。即，定序器170生成信号STB_NEAR，利用延迟电路30使其延迟而生成信号STB_MID及STB_FAR。本例中，使用图10来说明延迟电路30的构成例。

如图所示，延迟电路30具备n通道MOS晶体管31、p通道MOS晶体管32、电阻元件33、电容元件34、及例如串联连接的3段反相器35。

晶体管32的栅极连接于延迟电路30的输入节点IN，源极被供给电源电压，漏极连接于节点N1。电阻元件33的一端连接于节点N1。晶体管31的栅极连接于节点IN，源极接地，漏极连接于电阻元件33的另一端。电容元件34的一电极连接于节点N1，另一电极接地。3个反相器35在节点N1和延迟电路30的输出节点OUT之间串联连接。

图11是节点IN、N1、及OUT的信号波形。如图所示，假定向节点IN输入脉冲形状的信号。于是，该信号被晶体管31及32形成的反相器反转，且其下降边缘及上升边缘被电阻元件33及电容元件34形成的RC电路缓和电压变化的程度。之后，根据反相器35的阈值而向节点OUT输出延迟信号。即，通过使节点N1的下降平缓，节点OUT的信号的上升边缘比节点IN的信号的上升边缘延迟Δt。同样地，节点OUT的信号的下降边缘比节点IN的信号的下降边缘延迟Δt。

如上所述，输入节点IN的信号被延迟了Δt，再从节点OUT输出。因此，若定序器170发布信号STB_NEAR，则将该信号STB_NEAR输入延迟电路30的输入节点IN，再从输出节点OUT输出信号STB_MID。进而，将该信号STB_MID输入延迟电路30的输入节点IN，再从输出节点OUT输出信号STB_FAR。

2.2第2例

接着，说明第2例。和第1例不同，第2例并非使用RC电路而是使用D-F/F来延迟信号。

图12是半导体存储装置100具备的STB生成电路180。如图所示，生成电路180具备D触发器(D-F/F)181-1～181-6及排他逻辑和(XOR)栅极182-1～182-3。并且，定序器170生成信号STB_SEED及时钟CLK。

D-F/F181-1是和时钟CLK同步地从D输入端子将信号STB_SEED取入内部，并从Q输出端子输出信号STB_D1。D-F/F181-2是和时钟CLK同步地从D输入端子将信号STB_D1取入内部，并从Q输出端子输出信号STB_D2。D-F/F181-3是和时钟CLK同步的从D输入端子将信号STB_D2取入内部，并从Q输出端子输出信号STB_D3。D-F/F181-4是和时钟CLK同步地从D输入端子将信号STB_D3取入内部，并从Q输出端子输出信号STB_D4。D-F/F181-5是和时钟CLK同步地从D输入端子将信号STB_D4取入内部，并从Q输出端子输出信号STB_D5。D-F/F181-6是和时钟CLK同步地从D输入端子将信号STB_D5取入内部，并从Q输出端子输出信号STB_D6。

XOR栅极182-1进行信号STB_D1和STB_D2的XOR运算，将运算结果作为信号STB_NEAR输出。XOR栅极182-2进行信号STB_D3和STB_D4的XOR运算，将运算结果作为信号STB_MID输出。XOR栅极182-3进行信号STB_D5和STB_D6的XOR运算，将运算结果作为信号STB_FAR输出。

图13是D-F/F181的电路图。如图所示，各D-F/F181具备反相器400～407、n通道MOS晶体管408～411、p通道MOS晶体管412～415、以及NAND栅极416及416。

反相器400的输入节点连接于D输入端子。晶体管408及412作为传输栅极发挥功能。即，晶体管408及412的源极共通连接，且漏极共通连接，漏极连接于反相器400的输出节点。进而，向晶体管408的栅极输入时钟CLK1，向晶体管412的栅极输入时钟/CLK。时钟/CLK是利用反相器将定序器170输出的时钟CLK反转后的信号，时钟CLK1是将时钟/CLK反转后的信号。

反相器401连接于晶体管408及412的源极。晶体管409及414作为传输栅极发挥功能。即，晶体管409及414的源极共通连接，且漏极共通连接，漏极连接于晶体管408及412的源极。进而，向晶体管409的栅极输入时钟/CLK，向晶体管414的栅极输入时钟CLK1。

NAND栅极416进行反相器401的输出节点的信号、和输入到D-F/F181的重设输入端子的重设信号/RST的否定逻辑和(NAND)运算。重设信号/RST是在重设D-F/F181的保存数据时被激活(/RST＝“L”)的信号。

反相器402的输入节点连接于NAND栅极416的输出节点以及晶体管409及414的源极。晶体管410及413作为传输栅极发挥功能。即，晶体管410及413的源极共通连接，且漏极共通连接，漏极连接于反相器402的输出节点。进而，向晶体管410的栅极输入时钟/CLK，向晶体管413的栅极输入时钟CLK1。

NAND栅极417进行晶体管410及413的源极的信号和重设信号/RST的NAND运算。

反相器403的输入节点连接于NAND栅极417的输出节点。晶体管411及415作为传输栅极发挥功能。即，晶体管411及415的源极共通连接，进而连接于NAND栅极417的输入节点，且漏极共通连接，进而连接于反相器403的输出节点。并且，向晶体管411的栅极输入时钟CLK1，向晶体管415的栅极输入时钟/CLK。

反相器404将NAND栅极417的输出信号反转。反相器405将反相器405的输出信号反转，反相器406将反相器405的输出信号反转，并从Q输出端子输出结果。此外，反相器407将反相器404的输出信号反转，并从/Q输出端子输出结果。另，构成反相器405的n通道MOS晶体管及p通道MOS晶体管例如也可以每3个地并联连接。此外，构成反相器406的n通道MOS晶体管及p通道MOS晶体管例如也可以每10个地并联连接。

图14是本例的生成电路180的各信号的时序图。如图所示，首先，定序器170在时刻t1将信号STB_SEED激活(例如“H”电平)，在时刻t2产生时钟CLK。于是，和该时钟CLK同步地在时刻t1将信号STB_D1激活(“H”电平)。结果，XOR栅极182-1的运算结果变成“H”电平，在时刻t2，信号STB_NEAR被激活(“H”电平)。接着，若定序器170在时刻t3产生时钟CLK，则信号STB_D2被激活。结果，在时刻t3，信号STB_NEAR失效(“L”电平)。

进而，若定序器170在时刻t4产生时钟CLK，则与该时钟CLK同步地在时刻t4将信号STB_D3激活。结果，XOR栅极182-2的运算结果变成“H”电平，在时刻t4，信号STB_MID被激活。接着，若定序器170在时刻t5产生时钟CLK，则信号STB_D4被激活。结果，在时刻t4，信号STB_MID失效。

以下，通过一样的方式在时刻t6及t7产生时钟CLK，将信号STB_FAR激活。按照这种方式分别生成时序偏移后的信号STB_NEAR、STB_MID、及STB_FAR。

2.3第3例

接着，说明第3例。第3例是在所述第2例中准备两种读出模式，根据模式信号来选择读出模式。本例中，将XOR栅极182-1～182-3的输出称为信号STB_NEAR_pre、STB_MID_pre、及STB_FAR_pre。此外，定序器170除了生成信号STB_SEED及时钟CLK外，还生成模式选择信号Sim_mode。信号Sim_mode若被激活(本例中为“H”电平)，则生成电路180就在同一时序将信号STB_NEAR、STB_MID、及STB_FAR激活。

图15是第3例的STB生成电路180的电路图。如图所示，本例的生成电路180具有在第2例说明的图13的构成中，进一步追加反相器183-1～183-3、逻辑积(AND)栅极184-1～184-3及185-1～185-3、以及逻辑和(OR)栅极186-1～186-3的构成。

如图所示，反相器183-1～183-3分别将信号Sim_mode反转。AND栅极184-1～184-3进行信号STB_SEED和Sim_mode的AND运算。AND栅极185-1～185-3分别进行信号STB_NEAR_pre、STB_MID_pre、及STB_FAR_pre和Sim_mode的AND运算。OR栅极186-1～186-3分别进行AND栅极184-1～184-3的运算结果、和AND栅极185-1～185-3的运算结果的OR运算，并将结果作为信号STB_NEAR、STB_MID、及STB_FAR输出。

图16是将信号Sim_mode激活时的各信号的时序图。若信号Sim_mode被激活，则AND栅极的输出始终为“L”电平。因此，OR栅极的输出是由AND栅极184的输出、即信号STB_SEED决定的。因此，如图16所示，若信号STB_SEED被激活及失效，则在同样时序，信号STB_NEAR、STB_MID、及STB_FAR也被激活及失效。

另，当信号Sim_mode失效时，AND栅极184-1的输出反而始终为“L”电平。因此，信号STB_NEAR、STB_MID、及STB_FAR的波形变成图14说明的那样。

接着，说明本例的两种读出模式。第一种读出模式是第1实施方式中使用图9说明的方法(步骤S10)。即，该方法使选择字线WL的电压连续上升，且根据列地址在不同时序进行数据选通。以下，将所述使选择字线WL的电压连续上升而感测数据的方式称为“斜坡感测(ramped sensing)”。

第二种读出模式并非使选择字线WL的电压连续上升，而是递进地上升至期望的读出电平，并在选择字线WL的电压稳定的时序选通数据。此外，该方式通过激活信号Sim_mode，不根据列地址而是在相同时序选通数据。图17中表示所述状况。图17是字线WL的区域WL_NEAR、信号STB_NEAR、STB_MID、及STB_FAR的时序图。另，图17中示出的一个例子是，存储单元晶体管MT保存3比特数据，电压从低到高依次具有“E”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”电平的阈值分布的情况下，进行判定阈值包含于“B”电平以下的分布还是包含于“C”电平以上的分布的读出动作CR，以及判定阈值包含于“F”电平以下的分布还是包含于“G”电平以上的分布的读出动作GR。

如图所示，首先对选择字线WL施加用于进行读出动作CR的电压VC(“B”电平和“C”电平之间的电压)，在选择字线WL的电位以VC固定的时刻t1，将信号STB_NEAR、STB_MID、及STB_FAR激活。接着，使选择字线WL的电位从电压VC上升至电压VG(“F”电平和“G”电平之间的电压)。并且，在选择字线WL的电位以VG固定的时刻t2，将信号STB_NEAR、STB_MID、及STB_FAR激活。以下，将按照这种方式使选择字线WL的电压递进地上升而感测数据的方式称为“快读(Fast read)”。

另，进行斜坡感测时的选择字线电压的“连续变化”，可以定义为例如在信号STB_NEAR、STB_MID、或STB_FAR被激活的期间，电压值也上升的情况。因此，从微观角度来看，即便在信号STB_NEAR、STB_MID、或STB_FAR被激活期间，选择字线电压仍递进上升，本说明书中仍然将其定义为“连续变化”。

另一方面，进行快读时的电压的“递进上升”，可以定义为例如至少在信号STB_NEAR、STB_MID、或STB_FAR被激活期间，电压值大体固定的情况。

图18是表示本例的数据写入方法及读出方法的概略流程的流程图。另，本例中读出的数据是在编程验证中使用斜坡感测写入的数据。

如图所示，主机设备300发布读出命令，并发送给控制器200(步骤S10)。接收到该读出命令的控制器200(步骤S29)的处理器230判断是否进行快读(步骤S21)。

处理器230在决定进行快读时(步骤S21，是)，发布前缀指令，并将其发送给NAND型闪速存储器100(步骤S22)。该前缀指令储存在NAND型闪速存储器100的例如指令寄存器160中(步骤S30)。由此，NAND型闪速存储器100中，快读指令成立。

接着，处理器230发布读出指令，并将其发送给NAND型闪速存储器100(步骤S23)。该读出指令储存在NAND型闪速存储器100的例如指令寄存器160中。由此，NAND型闪速存储器100中，读出指令成立。

在步骤S21中判断不进行快读时(步骤S21，否)，即判断进行斜坡感测时，处理器230跳过步骤S22而进行步骤S23的处理。

从控制器200接收到读出指令的NAND型闪速存储器100例如让定序器170判断在地址寄存器150中快读指令是否成立(步骤S32)。

若不成立(步骤S32，否)、即未从控制器200接收前缀指令，则定序器170进行正常的读出动作(斜坡感测)(步骤S33)。即，和编程验证时一样，使用斜坡感测，根据列地址在不同时序选通数据。

另一方面，若地址寄存器150中快读指令成立(步骤S32，是)、即从控制器200接收前缀指令，则定序器170进行快读(步骤S34)。由此，定序器170通过将信号Sim_mode激活，而在同一时序激活信号STB_NEAR、STB_MID、及STB_FAR。

图19及图20是NAND型闪速存储器100和控制器200之间的命令序列，分别表示斜坡感测的情况和快读的情况。

如图所示，两种模式的差别在于有无前缀指令“XXh”。若从控制器200发送“XXh”，将其保存在指令寄存器160，定序器170激活信号Sim_mode，执行快读。另一方面，若未接收到“XXh”，定序器170使信号Sim_mode失效，执行斜坡感测。

之后，发布读出指令“01h”及“00h”，进而发布列地址CA及行地址RA，最后发布读出指令“30h”。接收到指令“30h”的NAND型闪速存储器100为忙碌状态，从存储单元阵列110读出数据。之后，若NAND型闪速存储器100变成就绪状态(步骤S24，是)，控制器200通过触发信号/RE，从NAND型闪速存储器100读出数据(步骤S25)，并将读出的数据发送给主机设备300(步骤S26)。

图21是表示利用不同于图18的方法的读出动作的流程图。本例的方法是通过使用设置特性(Set feature)指令对NAND型闪速存储器100进行快读。以下，只对和图17的例子不同的方面进行说明。

如图所示，决定进行快读的控制器200的处理器230(步骤S21，是)发布设置特性指令，并将其发送给NAND型闪速存储器100(步骤S26)。接收到设置特性指令的NAND型闪速存储器100中，根据接收到的指令，将设置特性寄存器设置成快读模式。

所谓设置特性指令，是指用于对为NAND型闪速存储器100准备的设置特性寄存器进行各种设定。设置特性寄存器例如具备多个条目，各条目中的比特位置分别对应于NAND型闪速存储器的设定信息。设置特性指令例如可以通过指定所述比特位置并设立旗标，来设定NAND型闪速存储器的各种动作模式等。作为所述动作模式之一，本例中对设置特性寄存器设置快读相关的旗标。即，利用设置特性指令来设立所述旗标，由此NAND型闪速存储器100进行快读。当未设立旗标时，则进行斜坡感测。

并且，若NAND型闪速存储器100变成就绪状态(步骤S27，是)，则控制器200发布读出指令(步骤S23)。接收到读出指令的NAND型闪速存储器100中，根据设置特性寄存器的信息，斜坡感测指令或快读指令成立。

之后的动作和图18是一样的。

图22表示设置特性指令的指令序列。如图所示，首先发布指令“EFh”，接着发布地址ADDR(例如“XXh”)。所述地址ADDR指定设置特性寄存器中的某个条目。接着，例如每4个循环输入数据。所述数据是用于进行快读的数据。通过将所述数据设置于设置特性寄存器，NAND型闪速存储器100中，快读指令成立。

若数据输入结束，NAND型闪速存储器100变成忙碌状态，经过一定的时刻tFEAT之后，变成就绪状态。

2.4本实施方式的效果

如上所述，第1实施方式说明的信号STB_NEAR、STB_MID、及STB_FAR可以使用本实施方式说明的第1至第3例来生成。此外，根据第3例说明的构成，选择字线WL的电压可以不从0V连续地上升，而是递进地设定为期望的电位。因此，能够使读出动作高速化。能实现这种读出，是因为可以通过将第1实施方式说明的读出方法应用于编程验证而形成适当的阈值分布。

另，STB生成电路180的构成并不限定于所述说明。例如图15说明的构成也可以设为如图23的构成。即，如图23所示，将图15中的反相器183-1～183-3及AND栅极185-1～185-3舍弃。并且，OR栅极186-1～186-3也可以分别进行XOR栅极182-1～182-3的输出信号、和AND栅极184-1～184-3的输出信号的OR运算。

3.第3实施方式

接着，对第3实施方式的半导体存储装置进行说明。本实施方式是所述第1实施方式中针对列地址CA和组GP的关系做出的变化例。以下，只对和第1实施方式不同的方面进行说明。

第1实施方式中，如图5所示，以按列地址依次分配组GP的情况、即按列地址激活信号STB的情况为例进行说明。

图24涉及本实施方式，和图5对应。如图所示，在存储单元阵列110内，字线WL0在位线BL23和BL24之间的区域物理分离。并且，连接于和列C0～C2对应的存储单元晶体管MT的字线WL0经由接近列C0设置的晶体管50而连接于信号线CG0。另一方面，在位线BL23和BL24之间的区域也设置晶体管50，连接于和列C3～C5对应的存储单元晶体管MT的字线WL0在所述区域经由晶体管50而连接于信号线CG0。

在所述构成中，假定字线WL例如由多晶硅层等为材料形成，信号线CG使用金属等电阻比字线WL低的材料形成。于是，从驱动器电路130到对应于列C3的存储单元晶体管MT的栅极为止的电流路径的物理长度，比从驱动器电路130到对应于列C2的存储单元晶体管MT的栅极为止的电流路径的物理长度大。不过，要到达对应于列C2的存储单元晶体管MT的栅极，需要用对应于列C0及C1的高电阻字线WL来传输信号。另一方面，列C3利用低电阻的信号线CG来传输信号。因此，当驱动器电路130驱动字线时，考虑相比对应于列C2的区域，对应于列C3的区域的电压上升得快的情况。列C1和C4的关系也是一样的。在这种情况下，也可以将列C0及C3分到组GP1，将列C1及C4分到组GP2，将列C2及C5分到组GP3。即，读出放大器部SA0～SA7及SA24～SA31基于信号STB_NEAR选通数据，读出放大器部SA8～SA15及SA32～SA39基于信号STB_MID选通数据，读出放大器部SA16～SA23及SA40～SA47基于信号STB_FAR选通数据。

如上所述，理想的是，读出放大器部SA中的选通时序并非根据存储单元晶体管MT的栅极和驱动器电路130之间的物理距离决定，而是根据实际信号传输速度来决定。当然，也能将本实施方式应用于第2实施方式。

4.第4实施方式

接着，对第4实施方式的半导体存储装置进行说明。本实施方式是将所述第1至第3实施方式说明的数据读出方法应用于分布读取。以下，只对和第1至第3实施方式不同的方面进行说明。

4.1关于分布读取

第1实施方式中，使用图8来说明存储单元晶体管MT的阈值分布。图8中，由于各数据的阈值分布彼此独立，所以能够使用电压VA、VB、及VC来准确地判别数据。

不过，存储单元晶体管MT的阈值受到各种干扰的影响等而变动。结果，图8中的各数据的阈值分布的分布幅度扩散、或者分布移动，所以存在相邻的分布彼此重叠的情况。这种情况下，也能利用ECC订正错误，准确地读出数据。此外，作为其他方法，还有使用适当的读出电压再次进行读出的方法。这被称为重读。利用重读能够降低读出数据中的错误发生概率。

将这一情况示于图25。图25是表示“A”电平和“B”电平的阈值分布的变化的曲线图，纵轴所示的存储单元晶体管数以对数标尺表示。图25中，刚写入“A”电平和“B”电平后的阈值分布如上图所示。不过，由于干扰等，如下图所示阈值分布会扩散。于是，若以电压VB进行读出，则会在相当于下图斜线部分的区域的存储单元晶体管MT发生错误。并且，若发生的错误比特数超过ECC电路260的错误可订正比特数，就无法准确地订正数据。因此，这种情况下，会搜索两个阈值分布重叠的交点位置(电压)，将其附近的电压设为适当的读出电压VB"。

像这样，需要确认阈值的分布幅度按何种方式扩散(换句话说，也可以说是特定出2个分布的交点、且读出失败比特数最小的位置(电压)，有时将这称为Vth追踪)，由此找出合适的读出电压。搜索所述读出电压时使用的是分布读取。

Vth追踪分为1电平追踪和全电平追踪(full level tracking)。首先，说明1电平追踪。例如在图8说明的2比特数据的阈值分布的情况下，分布的交点的电压存在3处。1电平追踪时，搜索其中1个交点的电压(例如“A电平”和“B电平”的交点)，检测合适的读出电压(例如电压VB")。并且，根据电压VB"类推其他读出电压(电压VA"及VC")。这就是1电平追踪。

使用图26来说明求出合适的读出电压VB"的方法的概念。图26是表示“A”电平的阈值分布及“B”电平的阈值分布、以及导通单元数相对于施加给选择字线的电压VCGRV的变化的曲线图。图26中，上图所示的存储单元晶体管数用对数标尺表示，下图所示的导通单元数用线性标尺表示。

如图所示，导通单元数在各阈值分布中是越靠近中央值(分布概率最高的电压)则增加率越上升，若超过中央值则增加率大体固定。即，若将导通单元数设为N、将选择字线电压设为V，则各阈值分布中，即将到达中央值之前的电压时dN/dV为最大值。即，“A”电平的情况下，即将到达其中央值VA1的之前的电压VCGRV时导通单元数的增加率最大，“B”电平的情况下，即将到达其中央值VB1之前的电压VCGRV时导通单元数的增加率最大。如图26所示当“A”电平的阈值分布和“B”电平的阈值分布交叉时，增加率不会变成零，交点的电压VCGRV时增加率最小(且大体固定)。即，增加率最小时的电压VCGRV就是要寻找的电压VB"。

全电平追踪则是针对阈值分布中的多个交点更精密地进行所述1电平追踪。将其状况示于图27。图27也是图26一样，上图所示的存储单元晶体管数用对数标尺表示，下图所示的导通单元数用线性标尺表示。

如图所示，“E”电平、“A”电平、“B”电平、及“C”电平的阈值分布彼此重合。1电平追踪中，是搜索此阈值分布中的3个交点中的1个，全电平追踪中，是对多个交点、本例中对3个交点都进行Vth追踪，搜索合适的读出电压VA"、VB"、及VC"。另，例如1电平追踪中合适地求出任一交点的电压(例如VB")时，全电平追踪中只要求出剩余的电压(电压VA"及VC")即可。

4.2关于分布读取时的数据选通时序

图28是表示图27说明的全电平追踪执行时的、选择字线的电压变化和信号STB_NEAR、STB_MID、及STB_FAR、以及属于组GP1～GP3的导通单元数(分别表述为“导通单元数(Near)”、“导通单元数(Middle)”、及“导通单元数(Far)”)的曲线图。

如图所示，施加于选择字线WL的电压从0V连续地上升。随之，信号STB_NEAR、STB_MID、及STB_FAR分别反复被激活，每次被激活时读出放大器140会对导通单元数进行计数。

若假定属于组GP1～GP3的存储单元晶体管MT的阈值分布的变动量相等，则关于电压VA，在选择字线WL的电压为VA"时选通的时序，dN/dV应该最小。即，在属于组GP1的区域，在时刻t1，dN/dV最小，在属于组GP2的区域，在时刻t2，dN/dV最小，在属于组GP3的区域，在时刻t3，dN/dV最小。dN/dV最小换句话说就是和前一选通时序中的导通单元数的差、及和后一选通时序中的导通单元数的差最小。

对电压VB及VC也执行以上的动作。按照这种方式能够对各读出电压检测最佳的选通时序、(即最佳的选择字线电压)。

4.3本实施方式的效果

如上所述，第1实施方式说明的读出方法也能够应用于分布读取。

另，图28中列举全电平追踪的情况为例进行说明，但也能够应用于1电平追踪。这种情况下，图28中，只在选择字线WL的电压处于特定范围内的期间将信号STB_NEAR、STB_MID、及STB_FAR激活即可。例如只对电压VB进行Vth追踪时，例如只在时刻t3至t7的期间将信号STB_NEAR、STB_MID、及STB_FAR激活即可。

进而，图28的例子中假定了属于组GP1～GP3的存储单元晶体管MT的阈值分布的变动量相等的情况。不过，有时候组GP1～GP3间的变动量不同。例如，组GP1中电压VA"是合适的电压，相对于此，组GP3中则是比电压VA"低的电压是合适的电压。这种情况下，可知组GP3相关的信号STB_FAR的激活时序就是时刻t3前的时刻。

5.第5实施方式

接着，对第5实施方式的半导体存储装置进行说明。所述第1实施方式中，以感测电流而判别数据的读出放大器为例进行了说明，本例中是关于感测电压的例子。以下，只对和第1实施方式不同的方面进行说明。

5.1关于感测电路10的构成

电压感测方式的读出放大器中，将相邻位线屏蔽后进行感测动作。即，电压感测方式中，感测位线的电压变动。于此，当其中一个位线放电时，与其相邻的位线由于耦合而受到放电位线的电位变动的影响。结果，有可能发生数据误读出。因此，电压感测方式中，是对每个偶数位线、及每个奇数位线读出数据。并且，从偶数位线读出数据时将奇数位线固定(屏蔽)为固定电位，从奇数位线读出数据时将偶数位线固定为固定电位。

这种将相邻位线屏蔽的手法(以下称为“位线屏蔽法”)中，由2根位线共用1个感测电路10。即，采用以下构成：将相邻位线分类成偶数(EVEN)和奇数(ODD)，相邻的偶数和奇数位线共用1个感测电路10。

在所述位线屏蔽法的读出动作中，读出第偶数根位线的数据时，将偶数位线连接于读出放大器，将奇数位线固定为固定电位。在此状态下，读出放大器部11对偶数位线进行预充电时，由于奇数位线的电位被保持为特定的电位，所以偶数位线不会受到奇数位线的影响，而合适地进行预充电。所述预充电电位是由信号BLC的栅极电压决定的，例如为0.7V。

读出奇数位线的数据时也是一样的。像这样，在位线屏蔽法中，读出动作时将相邻的非选择位线设为接地状态，由此能够不受相邻位线的信号的影响地进行准确的读出动作。

图29A及图29B是和一组位线对BLe及BLo(例如BL0和BL1)对应的感测电路10的电路图。图纸上为了方便起见将图29A所示的节点LBUS之前的构成示于图29B。

如图所示，感测电路10大体具备连接部600、601、读出放大器部602、充电部603、锁存电路SDL、DDL、TDL、XDL、DAC_DL＜5：0＞、及NAND栅极604。

连接部600将读出放大器部602连接于位线BL。即，连接部600具备高耐压的n通道MOS晶体管HN1e、HN2e、HN1o、及HN2o。晶体管HN1e的栅极被供给信号BIASe，电流路径的一端被供给信号BLCRL，另一端连接于位线BLe。晶体管HN2e的栅极被供给信号BLSe，电流路径的一端连接于位线BLe，另一端连接于节点SABL。晶体管HN1o的栅极被供给信号BIASo，电流路径的一端被供给信号BLCRL，另一端连接于位线BLo。晶体管HN2o的栅极被供给信号BLSo，电流路径的一端连接于位线BLo，另一端连接于节点SABL。当选择位线BLe时，晶体管HN2e及HN1o为导通状态，当选择位线BLo时，晶体管HN2o及HN1e为导通状态。

读出放大器部602感测在节点SABL读出的数据，并将信号放大。即，读出放大器部602具备n通道M0S晶体管610～613、p通道MOS晶体管614～618、以及电容器元件C1。

晶体管610的栅极被供给信号BLC，电流路径的一端连接于节点SABL，另一端连接于节点SEN。晶体管611的栅极被供给信号BLQ，电流路径的一端连接于节点SEN，另一端连接于节点SBUS。晶体管612的栅极被供给信号STI，电流路径的一端连接于节点INV_S，另一端连接于节点SBUS。晶体管613的栅极被供给信号SDL，电流路径的一端连接于节点SBUS，另一端接地。晶体管614的栅极被供给信号REG，电流路径的一端被供给电源电压VDD。晶体管615的栅极被供给信号BLPREn，电流路径的一端连接于晶体管614的电流路径的另一端。晶体管616的栅极连接于节点INV_S，电流路径的一端连接于晶体管615的电流路径的另一端，另一端连接于节点SEN。晶体管617的栅极被供给信号STBn，电流路径的一端被供给电源电压VDD。晶体管618的栅极连接于节点SEN，电流路径的一端连接于晶体管617的电流路径的另一端，另一端连接于节点INV_S。电容器元件C1的一电极连接于节点SEN，另一电极接地。

锁存电路SDL保存读出放大器部602中的感测结果。即，锁存电路SDL具备反相器620、时控反相器621、及传输栅极622。

反相器620的输入节点连接于节点INV_S，输出节点连接于节点LAT_S。反相器621的输入节点连接于节点LAT_S，输出节点连接于节点INV_S。并且，反相器621的p通道MOS晶体管侧的栅极被供给信号SLIn，n通道MOS晶体管侧的栅极被供给信号SLI(SLIn的反转信号)。传输栅极622连接于节点LAT_S和节点SBUS之间。并且，传输栅极622的p通道MOS晶体管侧的栅极被供给信号STLn，n通道MOS晶体管侧的栅极被供给信号STL(STLn的反转信号)。

充电电路603对节点SBUS进行充电。即，充电电路603具备p通道MOS晶体管630～632。

晶体管630的栅极连接于节点LAT_S，电流路径的一端被供给电源电压VDD。晶体管631的栅极连接于节点LAT_D，电流路径的一端连接于晶体管630的电流路径的另一端。晶体管632的栅极被供给信号SPCn，电流路径的一端连接于晶体管631的电流路径的另一端，另一端连接于节点SBUS。

锁存电路DDL在所述斜坡感测中保存存储单元晶体管MT已导通这一信息。即，锁存电路DDL具备时控反相器640、641、及n通道MOS晶体管642～644。

反相器640的输入节点连接于节点LAT_D，输出节点连接于节点INV_D。并且，反相器640的p通道MOS晶体管侧的栅极被供给信号DLI，n通道MOS晶体管侧的栅极被供给信号DLIn(DLI的反转信号)。反相器641的输入节点连接于节点INV_D，输出节点连接于节点LAT_D。并且，反相器641的p通道MOS晶体管侧的栅极被供给信号DLL，n通道MOS晶体管侧的栅极被供给信号DLLn(DLL的反转信号)。晶体管642的栅极被供给信号DTL，电流路径的一端连接于节点LAT_D，另一端连接于节点SBUS。晶体管643的栅极连接于节点SBUS，电流路径的一端连接于节点INV_S。晶体管644的栅极被供给信号DII，电流路径的一端连接于晶体管643的电流路径的另一端，另一端接地。

本构成中，若存储单元晶体管MT导通，则节点INV_D的逻辑电平从“L”电平转变成“H”电平。

锁存电路TDL在斜坡感测中并不被使用，如图18说明的那样，例如用于保存进行逐页读取(page-by-page reading)时的低位页面数据等、或这用于保存进行快传写入(quickpass writing)时的数据。即，锁存电路TDL具备时控反相器645、646、及n通道MOS晶体管647～649。

反相器645的输入节点连接于节点LAT_T，输出节点连接于节点INV_T。并且，反相器645的p通道MOS晶体管侧的栅极被供给信号TLI，n通道MOS晶体管侧的栅极被供给信号TLIn(TLI的反转信号)。反相器646的输入节点连接于节点INV_T，输出节点连接于节点LAT_T。并且，反相器646的p通道MOS晶体管侧的栅极被供给信号TLL，n通道MOS晶体管侧的栅极被供给信号TLLn(TLL的反转信号)。晶体管647的栅极被供给信号TTL，电流路径的一端连接于节点LAT_T，另一端连接于节点SBUS。晶体管648的栅极连接于节点SBUS，电流路径的一端连接于节点INV_T。晶体管649的栅极被供给信号TII，电流路径的一端连接于晶体管648的电流路径的另一端，从另一端进行数据DATA_C的输入输出。

连接部601将节点SBUS连接于节点YBUS，且连接于节点LBUS。即，连接部601具备n通道MOS晶体管650～654。晶体管650的栅极连接于节点INV_D，电流路径的一端连接于节点YBUS。晶体管651的栅极被供给信号SCANENB，电流路径的一端连接于晶体管650的电流路径的另一端，另一端接地。晶体管652的栅极连接于节点LBUS，电流路径的一端连接于节点YBUS。晶体管653的栅极被供给信号L2S，电流路径的一端连接于晶体管652的电流路径的另一端，另一端连接于节点SBUS。晶体管654的栅极被供给信号LSSW，电流路径的一端连接于节点SBUS，另一端连接于节点LBUS。

锁存电路XDL是用于在感测电路10和外部(控制器)之间收发数据的锁存电路。如图29B所示，锁存电路XDL具备时控反相器660、661、及n通道MOS晶体管662～670。

反相器660的输入节点连接于节点INV_X，输出节点连接于节点LAT_X。并且，反相器660的p通道MOS晶体管侧的栅极被供给信号XLL，n通道MOS晶体管侧的栅极被供给信号XLLn(XLL的反转信号)。反相器661的输入节点连接于节点LAT_X，输出节点连接于节点INV_X。并且，反相器661的p通道MOS晶体管侧的栅极被供给信号XLI，n通道MOS晶体管侧的栅极被供给信号XLIn(XLI的反转信号)。晶体管662的栅极被供给信号XSET，电流路径的一端连接于节点INV_X，另一端接地。

晶体管663的栅极被供给信号XDI，电流路径的一端连接于节点LBUS。晶体管664的栅极连接于节点INV_X，电流路径的一端连接于晶体管663的电流路径的另一端，另一端接地。晶体管665的栅极被供给信号XIL，电流路径的一端连接于节点INV_X。晶体管666的栅极连接于节点LBUS，电流路径的一端连接于晶体管665的电流路径的另一端，从另一端进行数据DATA_B的输入输出。

晶体管669的栅极被供给信号XDL，电流路径的一端连接于节点LBUS。晶体管670的栅极连接于节点LAT_X，电流路径的一端连接于晶体管669的电流路径的另一端，另一端接地。

晶体管667的栅极被供给信号XIL，电流路径的一端连接于节点LAT_X。晶体管668的栅极连接于节点LBUS，电流路径的一端连接于晶体管667的电流路径的另一端，从另一端进行数据DATA_C的输入输出。

锁存电路DAC_DL在斜坡感测中用于将存储单元晶体管MT为导通状态时的电压以DAC(D/A converter)值保存，本例中设有例如6个。即，利用本例的感测电路，能够保存6比特的信息。如图29B所示，锁存电路DAC_DL具备时控反相器671、672、及n通道MOS晶体管673～678。

反相器671的输入节点连接于节点INV_DAC，输出节点连接于节点LAT_DAC。并且，反相器671的p通道MOS晶体管侧的栅极被供给信号DACLL，n通道MOS晶体管侧的栅极被供给信号DACLLn(DACLL的反转信号)。反相器672的输入节点连接于节点LAT_DAC，输出节点连接于节点INV_DAC。并且，反相器672的p通道MOS晶体管侧的栅极被供给信号DACLI，n通道MOS晶体管侧的栅极被供给信号DACLIn(DACLI的反转信号)。

晶体管677的栅极被供给信号DOL，电流路径的一端连接于节点LBUS。晶体管678的栅极连接于节点LAT_DAC，电流路径的一端连接于晶体管677的电流路径的另一端，另一端接地。

晶体管675的栅极被供给信号DACIL，电流路径的一端连接于节点LAT_DAC。晶体管676的栅极连接于节点LBUS，电流路径的一端连接于晶体管675的电流路径的另一端，从另一端进行数据DATA_DAC的输入输出。

晶体管673的栅极被供给信号DOI，电流路径的一端连接于节点LBUS。晶体管674的栅极连接于节点INV_DAC，电流路径的一端连接于晶体管673的电流路径的另一端，另一端接地。

NAND栅极604进行信号LDC和COLDEC的NAND运算，并将其运算结果输出给节点LBUS。

5.2关于读出动作

图30A表示本实施方式的感测电路10的读出动作时的各种信号的时序图。各信号由例如定序器170提供。

如图所示，在时刻t0，首先对选择功能块的选择串单元的选择栅极线(SGD)施加电压VSG。由此，选择晶体管ST1成为导通状态。对非选择选择栅极线SGD施加0V或非选择电压VBB(例如负电压)。

接着在时刻t1由核心部进行字线WL的设置。即，行解码器120对非选择字线施加电压VREAD。

此外，读出放大器对读出对象的位线(图30A的例子中为偶数位线BLe)预先进行预充电。具体来说，将信号BLPREn设为逻辑“低”电平而使晶体管615导通，由此以电压VDD对节点SEN进行预充电。

接着，在时刻t2～t3，进行位线选择信号BLSe及BLSo、以及偏压选择信号BIASe及BIASo的设定。图30A的例子中是选择偶数位线BLe，所以将偶数位线选择信号BLSe的电位设为VBLC1，将奇数位线BLo固定为BLCRL(＝Vss)，因此将信号BIASo设为“高(High)”。

此外，对信号BLC施加位线预充电用的箝位电压Vclamp，由此偶数位线BLe被预充电至例如0.7V。

以上，利用核心部将偶数位线BLe充电至0.7V，将奇数位线BLo固定为Vss。

接着，在时刻t4将信号BLSe设为0V，将位线BLe设为电气浮动的状态。

然后，在时刻t5～t7的期间，将信号BLSe的电位设为VBLC2，将晶体管HN2e设为导通状态，且在时刻t5，对选择的串单元的源极侧的选择栅极线SGS施加VSG。对于其他非选择选择栅极线SGS施加0V或非选择电压VBB(例如负电压)。

此外，行解码器120使选择字线WL的电压连续上升。并且，从时刻t8开始读出数据。在图30A中的期间DCLK，按照阈值从低到高的数据依次选通数据。若存储单元晶体管MT的阈值高于选择字线WL的电压，则位线BLe不放电，若存储单元晶体管MT的阈值低于选择字线WL的电压，则流通读出电流，使位线BLe放电。

若在时刻t9完成数据读出，则在时刻t10重设各节点及信号的电压。

图30B是表示图30A中的期间DCLK的详细的时序图。图30B中，表示了3个期间DCLK1、DCLK2、及DCLK3的序列，且以DCLK1中存储单元晶体管MT为断开状态，DCLK2及DCLK3为导通状态的情况为例进行表示。

图29A中，进入DCLK的序列前，首先锁存电路SDL将节点LAT_S及INV_S分别设置成“H”电平及“L”电平。这可以通过将信号STI及SOC设为“H”电平，使节点INV_S放电而进行。锁存电路SDL进行数据锁存，在存储单元晶体管MT为断开状态时，节点LAT_S变成“H”电平，为导通状态，节点LAT_S变成“L”电平，节点LAT_S具有和节点SEN的电位相同的极性。

此外，锁存电路DDL将节点LAT_D设置成“L”电平。这可以通过将信号DTL和SOC设为“H”电平使节点LAT_D放电而进行。锁存电路DDL在存储单元晶体管MT断开期间将节点LAT_D保持为“L”电平，一旦导通，则之后就将节点LAT_D保持为“H”电平。

以上动作的结果是，节点SBUS也被设置成“L”电平。此外，在期间DCLK，信号BLQ始终为“L”电平。且信号LSSW始终为“H”电平，晶体管654将节点SBUS的电位传输给节点LBUS。

如图30B所示，在期间DCLK，信号DACLI及DACLIn分别始终被设为“L”电平及“H”电平。且信号DOI及DOL也始终被设为“L”电平。此外，锁存电路DAC_DL的节点LAT_DAC及INV_DAC分别被设为“L”电平及“H”电平。这可以通过在进入期间DCLK的序列前，将节点LBUS设为“H”电平、将信号DACIL设为“H”电平、将数据DATA_DAC设为“L”来设置。6个锁存电路DAC_DL＜5：0＞保存表示存储单元晶体管MT在第几次选通动作中导通的信息。

如上所述，在期间DCLK1，表示存储单元晶体管MT断开的状态。在图29A，若存储单元晶体管MT为断开状态，节点SEN维持高电位。由此，在时刻t8即便信号STBn为“L”电平，晶体管618也不会变成导通状态，节点INV_S保持“L”电平，节点LAT_S保持“H”。因此，在时刻t8-02即便信号SPCn为“L”电平，晶体管630也并不导通，节点SBUS保持“L”。进而，在时刻t8-04即便信号DTI为“H”电平，由于节点SBUS为“L”电平，所以晶体管643不会变成导通状态，节点INV_D及LAT_D分别保持“H”电平及“L”电平。并且，在时刻t8-06即便信号SDC为“H”电平，由于节点SBUS为“L”电平，所以节点LBUS的电位不变化。

此外，在图30B中，在时刻t8-02，信号DACLL及DACLLn分别被设为“H”电平及“L”电平，时控反相器671的输出变成高阻抗状态。接着，在时刻t8-04，信号DACIL被设为“H”电平。不过，由于节点LBUS及SBUS为“L”电平，所以晶体管676不会变成导通状态，锁存电路DAC_DL＜5：0＞的LAT_DAC都保持“L”电平。

接着，在期间DCLK2，表示存储单元晶体管MT首次导通的状态。图29A中，若存储单元晶体管变成导通状态，节点SEN变成低电位，所以在时刻t8-1，信号STBn被设为“L”电平时，晶体管618变成导通状态。结果，节点INV_S从“L”电平变化成“H”电平，节点LAT_S从“H”电平变成“L”电平。因此，在时刻t8-12若信号SPCn被设为“L”电平，则晶体管630、631、及632变成导通状态，节点SBUS从“L”电平变化成“H”电平。接着，在时刻t8-14若信号DTI被设为“H”电平，由于节点SBUS为“H”电平，所以晶体管643及644变成导通状态，节点INV_D及LAT_D分别从“H”电平及“L”电平变化成“L”电平及“H”电平。并且，在时刻t8-16若信号SDC被设为“H”电平，节点SBUS从“H”电平变成“L”电平，返回到期间DCLK1开始时点的电位。

如上所述，变更锁存电路SDL及DDL的数据并将节点SBUS的电位恢复原状。

此外，在图30B中，在时刻t8-12，信号DACLL及DACLLn分别被设为“H”电平及“L”电平，时控反相器671的输出变成高阻抗状态。接着，在时刻t8-14若信号DACIL被设为“H”电平，由于节点LBUS及SBUS为“H”电平，所以晶体管676变成导通状态，锁存电路DAC_DL＜5：0＞的LAT_DAC变化成各DATA_DAC＜5：0＞的数据并保持。

接着，在期间DCLK3，表示存储单元晶体管MT在前一次选通时序已经导通的情况。

在图29A中，若存储单元晶体管MT为导通状态，由于节点SEN为低电位，所以在时刻t8-2，信号STBn变成“L”电平时晶体管618变成导通状态。由此，节点INV_S从“L”电平变化成“H”电平，节点LAT_S从“H”电平变成“L”电平。不过，在时刻t8-22即便信号SPCn变成“L”电平，由于节点LAT_D为“H”电平，所以晶体管631不会变成导通状态，节点SBUS维持“L”电平。接着，在时刻t8-24，即便信号DTI被设为“H”电平，由于节点SBUS为“L”电平，节点INV_D也为“L”电平，所以即便晶体管643及644变成导通状态，节点INV_D及LAT_D也分别保持“L”电平及“H”电平。接着，在时刻t8-26若信号SDC变成“H”电平，则节点SBUS保持“L”电平，返回到期间DCLK1开始时点的电位。另，从时刻t8-21到t8-26为止，节点SBUS及LBUS以浮动状态保持“L”。

如上所述，变更锁存电路DDL的数据并将节点SBUS的电位恢复原状。此外，锁存电路SDL假设误将存储单元晶体管感测为断开状态时，锁存电路DDL会保存前一次(本例为DCLK2的)数据。

在图30B中，在时刻t8-22将信号DACLL及DACLLn分别设为“H”电平及“L”电平，时控反相器671的输出被设为高阻抗状态。接着，在时刻t8-24，若信号DACIL被设为“H”电平，由于节点LBUS及SBUS为“L”电平，所以晶体管676不会变成导通状态，锁存电路DAC_DL＜5：0＞的LAT_DAC保存前一次(此处为DCLK2的)数据。

根据以上，在期间DCLK3以后，锁存电路DAC_DL＜5：0＞持续保存期间DCLK2的(存储单元晶体管MT首次导通时的)数据DATA_DAC＜5：0＞(Data(i+1))。

如上所述，每当选择字线WL的电压达到特定电位时就激活信号STBn，选通数据，由此能够读出6比特的数据。将这一状况示于图30C。如图所示，经过64次选通，能够读出“000000”～“111111”的数据。

另，本实施方式中，能够和第1实施方式一样，根据列地址(组GP)错开选通时序。将这一状况示于图30D。如图所示，信号STBn准备了组GP1用、GP2用、及GP3用的信号。组GP2用的信号STBn_MID是通过使例如组GP1用的信号STBn_NEAR延迟而生成。且组GP3用的信号STBn_FAR是通过使例如组GP1用的信号STBn_MID延迟而生成。这些信号的生成方法能够应用所述实施方式说明的各种方法，例如也可将其生成电路配置和STB生成电路180相同的位置。

另，延迟时间在图30D的例子中是期间DCLK的1个循环的期间，例如为期间DCLK的整数倍即可，图30E中表示以DCLK的2个循环期间延迟的例子。

此外，图30D及图30E中只图示了信号STBn，同样地信号DTI、SDC、DACIL、及DACLL也对每一列地址(组GP)生成。即，组GP2用的信号DTI_MID、SDC_MID、DACIL_MID、及DACLL_MID是通过使组GP1用的信号DTI_NEAR、SDC_NEAR、DACIL_NEAR、及DACLL_NEAR延迟而生成。此外，组GP3用的信号DTI_FAR、SDC_FAR、DACIL_FAR、及DACLL_FAR是通过使组GP2用的信号DTI_MID、SDC_MID、DACIL_MID、及DACLL_MID延迟而生成。这些信号的延迟量和信号STBn相同。

5.3本实施方式的效果

如上所述，第1至第4实施方式中的读出放大器140可以使用本实施方式说明的电压感测类型。

6.第6实施方式

接着，对第6实施方式的半导体存储装置进行说明。本实施方式表示所述第1至第5实施方式中的平面布局或剖面构成的一个具体例。以下，只对和第1至第5实施方式不同的方面进行说明。

6.1关于NAND型闪速存储器100的构成

图31表示存储单元阵列110及驱动器电路130的平面布局。如图所示。存储单元阵列110具备在X方向排列的例如4个逻辑平面LP(LP0～LP3)。逻辑平面LP是对于存储单元阵列110的逻辑存取单位，能够同时存取多个逻辑平面LP。

各逻辑平面LP具备沿着和X方向正交的Y方向排列的例如4个存储块MAT。因此，根据图31的例子，存储单元阵列110内在XY平面上具备(4×4)个存储块MAT。存储块MAT是存储单元阵列110内的存储单元晶体管、接触插塞、及配线等的布局的Y方向上的最小图案。即，存储单元阵列110内，存储块MAT内的图案沿着X方向及Y方向反复排列。

各存储块MAT具备例如4个单元区域、2个带道C、及3个带道R。4个单元区域沿着X方向配置，沿着X方向在最初的单元区域和第2个单元区域之间、及第3个单元区域和第4个单元区域之间设有带道C。所述第1个单元区域、第2个及第3个单元区域、及第4个单元区域实际上是形成存储单元晶体管MT的区域，这3个区域有时被称为物理平面。此外，带道C是和位线BL等列系配线相关的连接部。带道R在Y方向上和所述3个物理平面相邻而设置。带道R是和字线、信号线CG等行系配线相关的连接部。

另，图31中，附加于各存储块MAT的“P”符号表示存储块MAT的图案的朝向。因此，记载图31的图纸上，在最上段沿着X方向排列的4个存储块MAT具有关于X轴和在Y方向相邻的第二段的4个存储块MAT大体呈线对称的图案。第二段的存储块MAT和第三段的存储块MAT的图案也关于X轴大体呈线对称，第三段的存储块MAT和第四段的存储块MAT的图案也是一样的。将这一状况示于图32。图32详细地表示图31中的区域R1。如图所示，区域R1中，沿着Y方向排列的2个存储块MAT是带道R彼此相邻。此外，沿着X方向排列的2个存储块MAT是单元区域相邻。

图33及图34是沿着图32中的33-33线及34-34线的剖视图，示意性表示单元区域、带道C、带道R的构成、及它们正下方区域的构成。更具体的构成将在下文叙述。

如图33及图34所示，单元区域中，层叠有作为选择栅极线SGD发挥功能的例如多晶硅层。在其下层层叠有多层作为字线WL发挥功能的例如多晶硅层。进而，在下层层叠有作为选择栅极线SGS发挥功能的例如多晶硅层。在其进而下层形成有作为源极线SL发挥功能的层叠结构，例如上层层叠多晶硅层、下层层叠钨硅化合物层。源极线SL在物理平面内是共通的节点，各物理平面内形成为一块板的形状。各层之间设有未图示的绝缘膜。这些字线WL利用沿着Y方向的狭缝被分离成多个区域，这些各区域为功能块BLK(参照图33)。并且，各功能块BLK内设有未图示的电荷储存层、形成有通道的硅柱等，利用这些来形成存储单元晶体管MT。

在单元区域及带道C的上方，以跨及多个存储块MAT的方式平行设有沿着X方向的多个金属配线层，这些作为位线BL发挥功能。进而，在位线BL的上方，平行设有沿着Y方向的多个金属配线层，这些作为信号线CG发挥功能。

在单元区域下部，在半导体基板500上形成有感测电路10、STB生成电路180、及晶体管50。并且，经由带道C上形成的接触插塞，将单元区域上方的位线BL连接于半导体基板500上的感测电路10(参照图33)。此外，在带道R上形成有连接于信号线CG的接触插塞、及连接于字线WL的接触插塞，这些接触插塞连接于半导体基板500上的晶体管50。同样地，对于选择栅极线SGD及SGS、及其控制信号线SGDD、SGSD也同样地连接于未图示的半导体基板500上的晶体管。此外，形成有将相邻的MAT间的源极线SL连接的接触插塞、及未图示的沿着Y方向的金属配线层。

像这样，带道C作为用于将位线BL连接于单元区域正下方区域所设的电路的连接区域发挥功能，带道R作为用于将字线WL及信号线CG连接于单元区域正下方区域所设的电路，将选择栅极线SGD及SGS、其控制信号线SGDD及SGSD连接于单元区域正下方区域所设的电路，将相邻的MAT间的源极线SL连接的连接区域发挥发挥功能。另，选择栅极线SGD及SGS作为一个例子表示了1层结构，但也可以是多层。

另，带道R的构成也可以是图35所示的构成来代替图34说明的构成。即，图34的例子中，是在沿着Y方向相邻的2个存储块MAT的各带道R上形成和信号线CG连接的接触插塞。相对于此，根据图35的构成，相邻的存储块MAT的晶体管50共用源极区域，也共用将所述源极区域和信号线CG连接的接触插塞。此外，本例中，在相邻的存储块MAT间，位于同一层的字线WL利用例如更上层的金属配线层而电连接。即，根据图35的例子，左侧的存储块MAT中的最下层的字线WL和右侧的存储块MAT中的最下层的字线电连接。第2层以上的字线WL也是一样的。关于这一点对于源极线SL也是一样的，相邻的存储块MAT间，源极线SL利用例如更上层的金属配线层而电连接。以下，以图35的情况为例进行说明。

图36A及图36B表示1个存储块MAT内的、单元区域及带道C正下方半导体基板500上形成的感测电路10、STB生成电路180、及晶体管50的布局，图36A的图纸右侧的一点链线、和图36B的图纸左侧的一点链线表示相同位置。此外，图36中为了简化说明，表示的是位线BL为24根(BL0～BL23)的情况，且位线BL0～BL7属于组GP1，位线BL8～BL15属于组GP2，位线BL16～BL23属于组GP3的情况。

图36A及图36B的例子中，沿着X方向的24根位线BL0～BL23设置于单元区域上方(未图示)。对应于这些位线BL0～BL23，在半导体基板500上矩阵状地形成有24个感测电路10。这些感测电路10经由带道C上所设的接触插塞而分别连接于对应的位线BL。

本例的情况下，是沿着X方向排列4个感测电路10。其中2个感测电路10利用存储块MAT内所含的2个带道C中的一个带道C内的接触插塞而连接于位线BL，剩下的2个感测电路10利用另一带道C内的接触插塞而连接于位线BL。

进而，在2个带道C间的单元区域正下方所设的2列感测电路10之间的区域，配置有STB生成电路180。并且，信号STB_NEAR被供给到和位线BL0～BL7对应的感测电路10，信号STB_MID被供给到和位线BL8～BL15对应的感测电路10，信号STB_FAR被供给到和位线BL16～BL23对应的感测电路10。

进而，以和24个感测电路10群在Y方向相邻的方式，沿着X方向排列配置多个晶体管50。

图37表示和图36A及图36B相同的区域，尤其表示位线BL和读出放大器部SA、及带道C和功能块BLK的关系。图37中，作为一例，表示1个存储块MAT包含8个功能块BLK0～BLK7的例子。

如图所示，连续的4根位线BL(例如BL0～BL3)中，一位线BL的组(例如BL0及BL1)利用一带道C连接于读出放大器部SA(SA0及SA1)。并且，所述2个读出放大器部SA以隔着带道C线对称的方式配置(参照图36A及图36B)。具体来说，例如读出放大器部SA0在图37的例子中设置于带道C的左侧，读出放大器部SA1设置于带道C的右侧。此外，另一位线BL的组(例如BL2及BL3)利用另一带道C而连接于读出放大器部SA(SA2及SA3)。并且，所述2个读出放大器部SA也以隔着带道C而线对称的方式配置。具体来说，例如读出放大器部SA2设置于带道C的左侧，读出放大器部SA3设置于带道C的右侧。并且，这4个感测电路10(SA0～SA3)是像图36A及图36B说明的那样沿着X方向排列成一列。

通过此种配置，在Y方向上，可以每4根位线设置1个读出放大器部SA(X方向上设有4个读出放大器部SA)。因此，能够将单元区域正下方的读出放大器部SA相关的配线的间距(最小加工尺寸)缓和到在位线BL求出的间距的4倍。

接着，详细说明存储块MAT内的构成。图38是存储块MAT的剖视图，表示单元区域、带道C或带道R、及单元区域正下方的典型构成。

如图所示，在半导体基板500上，形成有感测电路10、STB生成电路180所含的半导体元件、及晶体管50。进而，以覆盖这些的方式在半导体基板500上形成层间绝缘膜501，在所述层间绝缘膜501上形成存储单元阵列110。存储单元阵列110正下方的层间绝缘膜501内形成有2层金属配线层(单元下配线M0及M1)。配线M1形成在配线M0的上层。并且，利用配线M0及M1，进行存储单元阵列正下方区域形成的电路的电连接，且进行和存储单元阵列110的电连接。配线M0和半导体基板500或者和栅极之间是利用接触插塞CS连接，进而配线M0和M1之间是利用接触插塞V1连接。

在层间绝缘膜501上，形成有存储单元阵列110。在单元区域，首先在层间绝缘膜501上形成作为源极线SL发挥功能的导电层(多晶硅层或金属层)，在源极线SL上形成称为NAND单元的电流路径(形成存储单元晶体管MT以及选择晶体管ST1及ST2的通道的区域)的硅柱MH。进而，在源极线SL上，隔着绝缘膜形成有作为选择栅极线SGS、字线WL、及选择栅极线SGD发挥功能的多个导电层(多晶硅层)。此外，在选择栅极线SGS及字线WL和硅柱MH之间，以包围硅柱MH的周围的方式形成有电荷储存层。电荷储存层是例如导电层(多晶硅层等)形成的浮动栅极电极FG。硅柱MH和浮动栅极电极FG之间设置有栅极绝缘膜，且在浮动栅极电极FG和选择栅极GSGS及字线WL之间设有阻挡绝缘膜。

选择栅极线SGS、字线WL、及选择栅极线SGD的端部具有阶段状的形状。即，选择栅极线SGS及字线WL的端部以不和上层的字线WL或选择栅极线SGD重叠的方式加工。所述区域中，在选择栅极线SGS、SGD及字线WL上形成有接触插塞CC。

此外，在带道R及带道C上，在层间绝缘膜502内形成有连接于配线M1的接触插塞C0。

并且，在硅柱MH及接触插塞CC上，形成有接触插塞C1，进而以覆盖所述构成的方式形成有层间绝缘膜502。

在层间绝缘膜502上形成有层间绝缘膜503，在层间绝缘膜503内形成有2层金属配线层(单元上配线D1及D2)。配线D2形成在配线D1的上层。并且，利用配线D2及D1进行存储单元阵列110和行解码器120及读出放大器140的电连接。

在单元区域内，连接于接触插塞C1的配线D1形成于层间绝缘膜502上，这些作为选择栅极线SGD及SGS、字线WL、位线BL、以及源极线SL发挥功能。此外，配线D2利用接触插塞C2而连接于配线D1。

接着，使用图39A、图39B、图40A、图40B、图41、图42A、图42B、图43、图44、图45A、图45B、图46A、图46B、图47A、图47B、图48A、图48B、及图49，来说明单元区域、带道R、带道C、及存储单元阵列正下方区域中的具体布局。图39A及图39B是1个存储块MAT中的2个带道C间的单元区域的布局图。并且，尤其表示字线及选择栅极线SGS及SGD的平面图案(观察XY平面时的构成)，且图39A的图纸右侧的一点链线、和图39B的图纸左侧的一点链线表示相同位置。

如图39A及图39B所示，作为选择栅极SGS及SGD以及字线WL发挥功能的配线层具有在XY平面上扩展的板状的形状。并且，如上所述这些配线层彼此重合、且越是上层的配线层则其面积越大。因此，沿着Z轴相邻的配线层具有不重合的区域。并且，在沿着配线层的Y轴的端部、即所述不重合的区域上，形成有接触插塞CP1。所述接触插塞CP1相当于图38说明的接触插塞CC及C1。

此外，在单元区域内，设有沿着Y轴方向的狭缝SLT1。所述狭缝SLT1在X方向上分离所述配线层的集合，使狭缝SLT1间的区域变成1个功能块BLK。此外，功能块BLK内也设有沿着Y轴方向的狭缝SLT2。所述狭缝SLT2在X方向分离作为所述选择栅极线SGD发挥功能的配线层，狭缝SLT2间的区域变成1个串单元SU。并且，在图39A及图39B的例子中，各串单元SU内，多个硅柱MH是沿着Y轴方向排列成一列。

图40A及图40B表示和图39A及图39B相同的区域中的配线D1的图案。图中，特别附加了斜线的区域是配线D1，图40A的图纸右侧的一点链线、和图40B的图纸左侧的一点链线表示相同位置。

如图所示，以跨及多个功能块的方式沿着X轴方向设有作为位线BL发挥功能的配线层IC0。配线层IC0和多个串单元SU(更具体来说是设于同一行的硅柱MH)共通连接。此外，位线BL在多个存储块MAT间将串单元SU共通连接。但，在逻辑平面LP间，位线BL是分离的，每个逻辑平面都设有一个位线BL。

进而，沿着Y轴方向设有和选择栅极线SGS及SGD以及字线WL上的接触插塞CP1连接的配线层IC1。所述配线层IC1是用于将选择栅极线SGS及SGD以及字线WL引出到带道R的配线。

另，在图39A及图39B以及图40A及图40B的例子中，说明的是在串单元SU内将硅柱MH沿着Y轴方向排列成一列的情况，但如例如图41所示，也可以配置成锯齿状。这种情况下，不用改变位线BL的间距就能进一步增大硅柱MH的面积，从而能够提升硅柱的加工精度。

接着，使用图42A及图42B来说明配线D2的图案。图42A及图42B表示和图39A及图39B以及图40A及图40B相同的区域中的配线D2的图案。在图中，特别附加斜线的区域是配线D2，图42A的图纸右侧的一点链线、和图42B的图纸左侧的一点链线表示相同位置。

如图所示，使用配线层D2将沿着Y轴方向的多个配线层IC2及IC3并联地设置。配线层IC2作为信号线CG发挥功能，电连接于驱动器电路130，且在后述带道R连接于晶体管50。配线层IC3是列系配线，作为例如感测电路10的电源线、用于传输各种信号的配线而使用。

接着，说明带道C的配线图案。图43表示任一带道C中的配线D2的布局。在图中，附加了斜线的区域为配线D2。

如图所示，图40A及图40B说明的作为位线BL发挥功能的配线层IC0是沿着X轴被引出至带道C。并且，在1个带道C中，对连续的4根配线层IC0的每2根配线层IC0形成1个接触插塞CP2。所述接触插塞CP2相当于图38说明的接触插塞C1及C0。关于某带道C中未形成接触插塞CP2的配线层IC0，会在同一存储块MAT内的另一带道C形成接触插塞CP2。

图44表示和图43相同的区域中的配线M2的图案。图中中，特别附加斜线的区域为配线M2。

如图所示，形成有沿着X方向的多个配线层IC4。这些配线层IC4是利用接触插塞CP2而连接于对应的配线层IC0，从带道C引出至单元区域正下方，且连接于对应的感测电路10。

接着，说明带道R的配线图案。图45A及图45B表示任一带道R中的配线D1的布局，且对应于图40A及图40B所示的区域。此外，图中，附加斜线的区域为配线D1，图45A的图纸右侧的一点链线、和图45B的图纸左侧的一点链线表示相同位置。

如图所示，图40A及图40B说明的配线层IC1被引出至带道R。所述配线层IC1沿着Y轴方向的长度各不相同，在选择栅极线SGS及SGD以及字线WL中，越是对应于下层的配线的配线层IC1则越短，越是对应于上层的配线的配线层IC1则越长。但，这只是一个例子，并不限定于这种例子。并且，在配线层IC1的端部形成有接触插塞CP3。接触插塞CP3相当于图38说明的接触插塞C1及C0。

进而，在带道R内，形成有沿着X轴方向的多个配线层IC5。这些配线层IC5作为信号线SGDD、SGSD、及CG发挥功能。配线层IC5可以在多个逻辑平面LP间共通连接，也可以对每一逻辑平面LP进行设置。并且，配线层IC5中，每2个功能块BLK形成有1个接触插塞CP4。接触插塞CP3相当于图38说明的接触插塞C1及C0。

此外，在带道R内，也形成有用于将列配线引出至存储单元阵列110的正下方区域的配线层IC6。配线层IC6中形成有接触插塞CP6。接触插塞CP6也相当于图38说明的接触插塞C1及C0。

接着，使用图46A及图46B，来说明带道R中的配线D2的图案。图46A及图46B表示和图45A及图45B相同的区域中的配线D2的图案。图中，特别附加斜线的区域为配线D2，图46A的图纸右侧的一点链线、和图46B的图纸左侧的一点链线表示相同位置。

如图所示，图42A及图42B说明的配线层IC2及IC3被引出至带道R。这些配线层IC2及IC3将同一的逻辑平面LP所含的多个存储块MAT共通连接。配线层IC7中设有接触插塞CP7，利用接触插塞CP7将配线层IC7连接于配线层IC5。此外，在配线层IC3中设有接触插塞CP8，利用接触插塞CP8将配线层IC3和IC6连接。另，接触插塞CP7及CP8相当于图38中的接触插塞C2。

图47A及图47B表示带道R中的配线M1的图案，且对应于图45A及图45B以及图46A及图46B所示的区域。图中，特别附加斜线的区域为配线M1，图47A的图纸右侧的一点链线、和图47B的图纸左侧的一点链线表示相同位置。

如图所示，分别并联地设有和接触插塞CP7关联的多个配线层IC7。配线层IC7沿着Y轴方向设置，且连接于行解码器120内的晶体管50的源极。进而，在带道R内，分别设有和接触插塞CP4及CP6关联的多个配线层IC8及IC9。配线层IC8及IC9中还设有接触插塞CP9及CP10。接触插塞CP9及CP10相当于图38说明的接触插塞V1。

图48A及图48B表示带道R中的配线M0的图案，且对应于图45A及图45B、图46A及图46B、以及图47A及图47B所示的区域。图中，特别以实线表示且附加斜线的区域为配线M0。作为参考，用虚线表示且附加斜线的区域来图示配线层IC7及IC8，图48A的图纸右侧的一点链线、和图48B的图纸左侧的一点链线表示相同位置。

如图所示，分别并联地设有和接触插塞CP9关联的多个配线层IC10。配线层IC10沿着Y轴方向设置，且连接于行解码器120内的晶体管50的漏极。进而在带道R内，设有和接触插塞CP10关联的多个配线层IC11。配线层IC11也沿着Y轴方向设置，例如连接于感测电路10。

根据以上构成，将作为图40A及图40B说明的选择栅极线SGD、SGS及字线WL发挥功能的配线层经由接触插塞CP1、配线层IC1、接触插塞CP3、及配线层IC7而连接于晶体管50的源极。此外，晶体管50的漏极经由配线层IC10、接触插塞CP9、配线层IC8、接触插塞CP4、配线层IC5、接触插塞CP7、及配线层IC2而连接于驱动器电路130。

图49表示单元区域正下方中的、半导体基板500上的感测电路10及行解码器120的晶体管50的布局。如图所示，多个晶体管50沿着X轴方向排列，2个晶体管50共用漏极。并且，信号线IC10利用配线M0连接于晶体管50的漏极，信号线IC7利用配线M0连接于晶体管50的源极。

此外，从STB生成电路180例如利用配线M1将信号STB_NEAR、STB_MID、及STB_FAR，经由配线M0提供给对应的感测电路10的晶体管24的栅极。另，在第5实施方式说明的构成的情况下，STB生成电路180例如利用配线M1生成信号BLC_NEAR、BLC_MID、及BLC_FAR，并将这些信号经由配线M0提供给对应的感测电路10的晶体管15的栅极。

6.2关于信号STB的传输方法

对所述构成中的信号STB的供给方法进行说明。图50表示应用第2实施方式的第2例及第3例说明的构成的1个逻辑平面的示意图。

如图所示，从定序器170将信号STB_SEED及时钟CLK使用配线D2提供给存储单元阵列110。这些信号利用设于带道R的接触插塞CP20而传输给配线M1或M0，进一步提供给STB生成电路180。并且，利用图12或图14说明的STB生成电路180生成信号STB_NEAR、STB_MID、及STB_FAR。

图51表示应用第2实施方式的第1例说明的构成的1个逻辑平面的示意图。

如图所示，从定序器170将信号STB_NEAR使用配线D2提供给存储单元阵列110。信号STB_NEAR利用设于带道R的接触插塞CP20而传输给配线M1或M0，进一步提供给和组GP1对应的读出放大器部SA及延迟电路。延迟电路是和STB生成电路180同样地形成于半导体基板500上，例如具有使用图10说明的构成，使信号STB_NEAR延迟而生成信号STB_MID。所述信号STB_MID利用配线M1或M0被提供给和组GP2对应的读出放大器部SA及延迟电路。延迟电路使信号STB_MID延迟而生成信号STB_FAR。并且，所述信号STB_FAR被提供给和组GP3对应的读出放大器部SA。

图52是应用第1实施方式中使用图6说明的构成而得的。即，定序器170生成信号STB_NEAR、STB_MID、及STB_FAR，并将这些信号使用配线D2提供给存储单元阵列110。并且，信号STB_NEAR、STB_MID、及STB_FAR利用设于带道R的接触插塞CP20而传输给配线M1或M0，分别提供给和组GP1～GP3对应的读出放大器部SA。

6.3本实施方式的效果

如上所述，第1至第5实施方式说明的构成能够应用于具有本实施方式说明的构成的半导体存储装置。

另，存储单元晶体管MT对应于组GP1～GP3的哪一个是根据字线WL的形状、接触插塞CP1的位置而改变的。使用图53至图55来说明所述例子。图53至图55是字线WL的俯视图(XY平面)，图53及图54表示1个功能块的字线WL、图55表示2个功能块的字线WL。另，以下图53至图55中的字线WL意味着在例如图38等中形成于层间绝缘膜502中且作为源极线发挥功能的导电层、和设于配线D0之间的导电层，此导电层是经由栅极绝缘膜、电荷储存层、及阻挡绝缘膜而和存储器孔MH相接的导电层。再换一种说法，意味着沿着Z轴方向作为选择栅极线SGS发挥功能的导电层、和作为选择栅极线SGD发挥功能的导电层之间，层叠多层的导电层、例如多晶硅层。并且，所谓接触插塞CP1是在这种导电层上形成的接触插塞(例如参照图39A及图39B以及图40A及图40B)。并且，在下述说明中，所谓“接触插塞CP1和存储单元晶体管MT的距离”，换句话说是“接触插塞CP1和存储单元晶体管MT的栅极的距离”，再换一种说法，是接触插塞CP1、和对应于各存储单元晶体管MT的硅柱MH的距离”。此外，两者的“物理距离”是指两者间的物理直线距离。另一方面，“电流路径长”，是指例如从接触插塞CP1对存储单元晶体管MT施加电压时，直到存储单元晶体管MT的栅极电位上升为止此电压实际传输的路径的长度。

图53表示接触插塞CP1只沿着字线WL的Y方向设置在一端部的情况。这种情况下，存储单元晶体管MT对应于组GP1～GP3的哪一个，仅仅单纯地对应于和接触插塞CP1的物理距离(本例中等于电流路径长)。即，靠近接触插塞CP1的存储单元晶体管MT1属于组GP1，最远离接触插塞CP1的存储单元晶体管MTN属于组GP3。

图54表示接触插塞CP1在字线WL的Y方向的两端部设置的情况。这种情况下，存储单元晶体管MT对应于组GP1～GP3的哪一个，也是仅仅对应于和接触插塞CP1的物理距离(本例中等于电流路径长)，但其对应关系和图53的情况不同。本例的情况下，不仅存储单元晶体管MT1属于组GP1，存储单元晶体管MTN也属于组GP1。并且，位于沿Y方向的中央的存储单元晶体管MT((N+1)/2)属于组GP3。

图55中，字线WL在一端侧朝X方向弯折，并在此区域设置接触插塞CP1。图55中，图示了2根字线WLa及WLb，对分别对应的存储单元晶体管MT及接触插塞CP1分别附加“a”及“b”的后缀(suffix)。

如图所示，本例的情况下，接触插塞CP1a和存储单元晶体管MT0a的物理距离，比接触插塞CP1a和存储单元晶体管MTNb的距离大。但，从电流路径长来看时，两者的关系是相反的。即，因此存储单元晶体管MT0a属于组GP1。存储单元晶体管MTNa也是一样的。存储单元晶体管MTNa和接触插塞CP1b的物理距离，比存储单元晶体管MTNa和接触插塞CP1a的物理距离小。但，从电流路径来看时，两者的关系是相反的。由此存储单元晶体管MTNa属于组3。

如上所述，存储单元晶体管MT对应于组GP1～GP3的哪一个，并非仅根据和接触插塞CP1的物理距离决定，而是根据实际上从驱动器电路130向存储单元晶体管MT的栅极传输电压的电流路径长来决定的。

7.变化例等

如上所述，所述实施方式的半导体存储装置100具备：第1至第32存储单元；第1集合(图5中的C0)，包含连接于第1至第16存储单元且连续地并排配置的第1至第16位线(图5中的BL0-BL15)；第2集合(图5中的C2)，包含连接于第17至第32存储单元且连续地并排配置的第17至第32位线(图5中的BL16-BL23)；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器(图5中的SA0-SA7)，在第1时序(图9中的t1)判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器(图5中的SA16-SA23)，在第2时序(图9中的t2)判定第17至第32存储单元中读出的数据。并且，第1时序和第2时序不同(图9中的t1≠t2)。

或者，所述实施方式的半导体存储装置100具备：第1存储单元(图5中的GP1)及第2存储单元(图5中的GP2)；第1字线，连接于第1存储单元及第2存储单元的栅极；第1位线(图5中的BL0-BL5)，连接于第1存储单元；第2位线(图5中的BL16-BL31)，连接于第2存储单元；第1读出放大器(图5中的SA0-SA15)，在第1信号(图5中的STB_NEAR)被激活的时序判定从第1存储单元读出的数据；第2读出放大器(图5中的SA16-SA31)，在和第1信号不同的第2信号(图5中的STB_MID)被激活的时序判定从第2存储单元读出的数据；以及延迟电路(图5中的延迟电路30或STB生成电路180)，生成第2信号(图5中的STB_MID)。

进而，所述实施方式的半导体存储装置100具有第1读出模式(斜坡感测)和第2读出模式(快读)。并且，半导体存储装置具备：第1存储单元(图5中的GP1)及第2存储单元(图5中的GP2)；第1字线，连接于第1存储单元及第2存储单元的栅极；第1位线(图5中的BL0-BL15)，连接于第1存储单元；第2位线(图5中的BL16-BL31)，连接于第2存储单元；第1读出放大器(图5中的SA0-SA15)，在第1及第2读出模式下，在第1时序(图14、16中的STB_NEAR、t2)判定从第1存储单元读出的数据；以及第2读出放大器(图5中的SA16-SA31)，在第1读出模式下，在和第1时序不同的第2时序(图14中的STB_MID、t4)判定从第2存储单元读出的数据，在第2读出模式下，在第1时序(图16中的STB_MID、t2)判定从第2存储单元读出的数据。并且，第1时序和第2时序不同(图14、16中的t1≠t4)。此外，在第1读出模式(斜坡感测)下第1字线的电压连续上升(图9)，在第2读出模式(快读)下第1字线的电压递进上升(图17)。

利用本构成，即便当选择字线的电压变动有位置依存性时，也能在合适的时序选通数据，结果，能够提升读出动作可靠性。

另，实施方式并不限定于所述说明的方式，能够进行各种变化。

例如，在所述实施方式中，作为信号STB准备了STB_NEAR、STB_MID、及STB_FAR这3个信号的例子来进行说明。但，只要准备2个以上的信号即可，或这通过将信号STB的种类增加到4种以上就能更高精度地读出。此外，信号STB_NEAR、STB_MID、及STB_FAR的生成方法并不限定于所述实施方式的说明，只要是能够生成在合适的时序被激活的信号的构成就没有限定。

此外，在所述第6实施方式中，以在半导体基板上形成读出放大器、行解码器，并在其上方形成存储单元阵列的情况为例进行说明。但，并不限于这种构成，也可以是将存储单元阵列形成在半导体基板上的情况。此外，存储单元阵列能够应用各种构成。关于存储单元阵列的构成，例如记载于“三维层叠非易失性半导体存储器”这一2009年3月19日申请的美国专利申请12/407,403号。此外，记载于“三维层叠非易失性半导体存储器”这一2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”这一2010年3月25日申请的美国专利申请12/679,991号、“半导体存储器及其制造方法”这一2009年3月23日申请的美国专利申请12/532,030号。这些专利申请整体以参照的方式并入本案说明书。

此外，读出放大器的构成也不限于所述实施方式的说明，只要是在特定时序感测并选通数据的构成就行。

进而，关于第4实施方式说明的分布读取及Vth追踪的详细，例如可应用题为“SEMICONDUCTOR MEMORY DEVICE WHICH STORES MULTIVALUED DATA”在2012年7月9日申请的美国专利申请13/544,147记载的方法。该专利申请的内容整体以参照的方式并入本案说明书。

此外，所述实施方式并不限于NAND型闪速存储器，可应用于通过控制选通时序来降低配线中的信号延迟的影响的所有存储装置。此外，各实施方式可分别单独实施，也可以将能够组合的多个实施方式组合后实施。

进而，本实施方式中使用的用语“连接”及“结合”包含直接连接的情况、和之间介置某种构成要素的情况这两种。

虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式能以其他各种方式实施，且在不脱离发明主旨的范围内，能进行各种省略、置换、变更。这些实施方式及其变化包含于发明的范围及主旨，且同样包含于权利要求记载的发明及其均等范围内。

[符号的说明]

1 存储***

10 感测电路

11 读出放大器部

12 锁存电路

13 连接部

14、15、20～27、31、32、50-0～50-8、408～415 晶体管

28、34 电容器元件

33 电阻元件

35、183-1～183-3、400～404 反相器

416、417 NAND栅极

40 功能块解码器

100 NAND型闪速存储器

110 存储单元阵列

111 NAND串

120 行解码器

130 驱动器电路

140 读出放大器

150 地址寄存器

160 指令寄存器

170 定序器

181-1～181-6 D-触发器

182-1～182-3 XOR栅极

184-1～184-3、185-1～185-3 AND栅极

186-1～186-3 OR栅极

200 控制器

210 主机接口

220 内置存储器

230 处理器

240 缓冲存储器

250 NAND接口

ECC电路 260

300 主机装置

Claims

1.一种半导体存储装置，其特征在于，具有第1读出模式和第2读出模式，且具备：

第1存储单元及第2存储单元；

第1字线，连接于所述第1存储单元及第2存储单元的栅极；

第1位线，连接于所述第1存储单元；

第2位线，连接于所述第2存储单元；

第1读出放大器，在所述第1及第2读出模式下，在第1时序判定从所述第1存储单元读出的数据；以及

第2读出放大器，在所述第1读出模式下，在和所述第1时序不同的第2时序判定从所述第2存储单元读出的数据，在所述第2读出模式下，在所述第1时序判定从所述第2存储单元读出的数据；且

所述第1时序和所述第2时序不同，

在所述第1读出模式下，所述第1字线的电压连续地上升，在所述第2读出模式下，所述第1字线的电压递进上升。

2.根据权利要求1所述的半导体存储装置，其特征在于，

还具备延迟电路，所述延迟电路在所述第1读出模式时，使第1信号延迟而生成第2信号，

所述第1读出放大器基于所述第1信号来判定所述数据，所述第2读出放大器基于所述第2信号来判定所述数据。

3.根据权利要求1所述的半导体存储装置，其特征在于，

还具备对所述第1字线施加电压的驱动器电路，

当所述驱动器电路对所述第1字线施加电压时，所述第2存储单元的栅极电位相比所述第1存储单元的栅极电位上升得慢。

4.根据权利要求2所述的半导体存储装置，其特征在于，

所述延迟电路设于半导体基板上，所述第1及第2存储单元设于所述延迟电路的上方。

5.根据权利要求1所述的半导体存储装置，其特征在于，

所述第1及第2读出放大器设于半导体基板上，所述第1字线设于所述第1及第2读出放大器的上方，

还具备：

第1晶体管，设于所述半导体基板上，连接于供给电压的驱动器电路；及

第1接触插塞，设于所述第1字线上；且所述第1接触插塞到所述第2存储单元的电流路径长，大于所述第1接触插塞到所述第1存储单元的电流路径长。

6.根据权利要求5所述的半导体存储装置，其特征在于，

还具备第2及第3接触插塞，所述第2及第3接触插塞设于第1区域，且连接于所述第1及第2位线，

所述第1及第2位线经由所述第2及第3接触插塞而连接于所述第1及第2读出放大器。