JP2017195275A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】フックアップ領域の面積削減を図る。
【解決手段】半導体記憶装置は、第1メモリブロック100_2と、前記第1メモリブロックに対して第1方向に並ぶ第1フックアップ領域200_1と、前記第1メモリブロックと前記第1フックアップ領域との間に設けられた第1分離領域300と、を具備する。前記第1メモリブロックは、基板SB上に積層された複数の第1導電層21と、前記複数の第1導電層内に設けられた第1メモリピラーMPとを含み、前記第1フックアップ領域は、前記複数の第1導電層と同一層に設けられた複数の第2導電層21を含み、前記第1分離領域は、前記複数の第1導電層と同一層に設けられ、かつ前記複数の第1導電層と前記複数の第2導電層とを分離する複数の第1絶縁層28を含む。
【選択図】 図8
【解決手段】半導体記憶装置は、第1メモリブロック100_2と、前記第1メモリブロックに対して第1方向に並ぶ第1フックアップ領域200_1と、前記第1メモリブロックと前記第1フックアップ領域との間に設けられた第1分離領域300と、を具備する。前記第1メモリブロックは、基板SB上に積層された複数の第1導電層21と、前記複数の第1導電層内に設けられた第1メモリピラーMPとを含み、前記第1フックアップ領域は、前記複数の第1導電層と同一層に設けられた複数の第2導電層21を含み、前記第1分離領域は、前記複数の第1導電層と同一層に設けられ、かつ前記複数の第1導電層と前記複数の第2導電層とを分離する複数の第1絶縁層28を含む。
【選択図】 図8
Description
実施形態は、半導体記憶装置およびその製造方法に関する。
メモリセルが三次元に配列されたNAND型フラッシュメモリが知られている。
フックアップ領域の面積削減を図る半導体記憶装置およびその製造方法を提供する。
実施形態による半導体記憶装置は、第1メモリブロックと、前記第1メモリブロックに対して第1方向に並ぶ第1フックアップ領域と、前記第1メモリブロックと前記第1フックアップ領域との間に設けられた第1分離領域と、を具備する。前記第1メモリブロックは、基板上に積層された複数の第1導電層と、前記複数の第1導電層内に設けられた第1メモリピラーとを含み、前記第1フックアップ領域は、前記複数の第1導電層と同一層に設けられた複数の第2導電層21を含み、前記第1分離領域は、前記複数の第1導電層と同一層に設けられ、かつ前記複数の第1導電層と前記複数の第2導電層とを分離する複数の第1絶縁層を含む。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
<実施形態>
以下に図1乃至図18を用いて、実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、三次元積層型のNAND型フラッシュメモリを例に説明する。また、実施形態において、「接続」は、直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。
以下に図1乃至図18を用いて、実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、三次元積層型のNAND型フラッシュメモリを例に説明する。また、実施形態において、「接続」は、直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。
(実施形態における構成例)
図1は、実施形態に係る半導体記憶装置における構成を示す平面図である。なお、図1において、ビット線BLおよびソース線SLは省略している。
図1は、実施形態に係る半導体記憶装置における構成を示す平面図である。なお、図1において、ビット線BLおよびソース線SLは省略している。
図1に示すように、半導体記憶装置は、メモリセルアレイ領域100およびフックアップ領域200を備える。
メモリセルアレイ領域100は、第1乃至第3メモリブロック100_1−100_3を含む。第1乃至第3メモリブロック100_1−100_3は、X方向に延び、Y方向に並ぶ。第1乃至第3メモリブロック100_1−100_3は、同様の構成を有する。以下では、第1メモリブロック100_1を例に説明する。
第1メモリブロック100_1は、複数のメモリピラーMPを含む。複数のメモリピラーMPは、X方向およびY方向に並ぶ。また、X方向(またはY方向)に隣り合う2つのメモリピラーMPは、Y方向(またはX方向)に半ピッチずれて設けられる。すなわち、複数のメモリピラーMPは、X方向およびY方向に千鳥格子状に並ぶ。第1メモリブロック100_1のY方向における幅(ブロック幅)は、幅Wbである。
メモリブロック間には、X方向に延びるソース線コンタクトLI(分離領域)が設けられる。これにより、メモリブロック間は、分離される。また、ソース線コンタクトLIは、メモリブロック内のY方向における中央部にも設けられる。
なお、メモリピラーMPの数およびソース線コンタクトLIの数は、任意である。
図2は、実施形態に係る半導体記憶装置におけるメモリセルアレイ領域100の構成を示す斜視図である。図3は、実施形態に係る半導体記憶装置におけるメモリセルアレイ領域100の構成を示す断面図である。図4は、実施形態に係る半導体記憶装置におけるメモリセルMCの構成を示す斜視図である。なお、図2において、絶縁層25,26等は省略している。
図2および図3に示すように、メモリセルアレイ領域100において、半導体基板SB上に絶縁層25を介して、複数の絶縁層22と複数の導電層21とが交互に積層される。絶縁層22,25は、例えば酸化シリコン(SiO2)等の絶縁性材料を含む。導電層21は、例えばタングステン(W)等の金属材料、または不純物が添加されたポリシリコンを含む。
積層膜CFは、導電層21の周囲を覆うように設けられる。図4に示すように、積層膜CFは、導電層21側から順に積層されたバリアメタル243、ブロック絶縁層244、およびブロック高誘電体層245を含む。ブロック絶縁層244は、例えば酸化シリコンを含む。ブロック高誘電体層245は、例えばアルミナ(Al2O3)を含む。バリアメタル243は、例えば、窒化チタン(TiN)、窒化タングステン(WN)、または窒化タンタル(TaN)等の金属窒化物を含む。
メモリピラーMPは、複数の絶縁層22、複数の導電層21、および絶縁層25内に、その上面から下面に達するように設けられる。メモリピラーMPは、下方で半導体基板SB、上方でビット線BLに接続される。メモリピラーMPは、Z方向に延びる円柱状である。メモリピラーMPは、中心から順に設けられたコア絶縁層30、半導体層23、およびメモリ層24を含む。
半導体層23は、コア絶縁層30の周囲を覆うように設けられる。半導体層23は、下方で半導体基板SBに接する。半導体層23は、チャネルとして機能する。
図4に示すように、メモリ層24は、半導体層23の周囲を覆うように設けられ、トンネル絶縁層241および電荷蓄積層242を含む。トンネル絶縁層241は、半導体層23の周囲を覆うように設けられる。電荷蓄積層242は、トンネル絶縁層241の周囲を覆うように設けられる。トンネル絶縁層241は、例えば酸化シリコンを含む。電荷蓄積層242は、例えば窒化シリコン(SiN)を含む。
ソース線コンタクトLIは、複数の絶縁層22、複数の導電層21、および絶縁層25内に、その上面から下面に達するように設けられる。ソース線コンタクトLIと複数の絶縁層22、複数の導電層21、および絶縁層25との間には、絶縁層26が設けられる。ソース線コンタクトLIは、下方で半導体基板SB、上方でソース線SLに接続される。ソース線コンタクトLIは、X方向およびZ方向に拡がる板状である。複数の絶縁層22、複数の導電層21、および絶縁層25は、ソース線コンタクトLIによって分離される。ソース線コンタクトLIは、タングステン等の金属材料またはシリコン等の半導体材料を含む。
メモリピラーMPと導電層21および積層膜CFとで、各種素子が構成される。より具体的には、下層側(半導体基板SB側)から順に選択トランジスタS1、ダミーセルDMC1、複数のメモリセルMC、ダミーセルDMC2、および選択トランジスタS2が構成され、これらは直列接続される。また、ダミーセルDMC1、複数のメモリセルMC、およびダミーセルDMC2でメモリストリングMSが構成される。また、メモリストリングMSおよび選択トランジスタS1,S2でNANDストリングNSが構成される。
なお、メモリセルアレイ100の構成についてはその他の構成であっても良い。メモリセルアレイ100の構成については、例えば、“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
再度、図1に示すように、フックアップ領域200は、メモリセルアレイ領域100に対してX方向の両側に設けられる。メモリセルアレイ領域100の一方側(図面左側)のフックアップ領域200は、第1フックアップ領域200_1を含み、他方側(図面右側)のフックアップ領域200は、第2フックアップ領域200_2を含む。
第1フックアップ領域200_1は第1メモリブロック100_1のワード線WLを引き出し、第2フックアップ領域200_2は第2メモリブロック100_2のワード線WLを引き出す。すなわち、第1フックアップ領域200_1のワード線WLと第1メモリブロック100_1のワード線WLとは同一層に設けられて電気的に接続され(一体であり)、第2フックアップ領域200_2のワード線WLと第2メモリブロック100_2のワード線WLとは同一層に設けられて電気的に接続される(一体である)。一方、第1フックアップ領域200_1のワード線WLと第2メモリブロック100_2のワード線WLとは、同一層に設けられるが、絶縁領域300によって電気的に分離される。同様に、第2フックアップ領域200_2のワード線WLと第1メモリブロック100_1のワード線WLとは、同一層に設けられるが、絶縁領域300によって電気的に分離される。
第1および第2フックアップ領域200_1−200_2はそれぞれ、Y方向において幅2Wbを有する。すなわち、第1フックアップ領域200_1は、第1および第2メモリブロック100_1,100_2に対応してX方向の一方側に並ぶ。また、第2フックアップ領域200_2は、第1および第2メモリブロック100_1,100_2に対応してX方向の他方側に並ぶ。第1および第2フックアップ領域200_1−200_2は、同様の構成を有する。以下では、第1フックアップ領域200_1を例に説明する。
図5は、実施形態に係る半導体記憶装置における第1フックアップ領域200_1の構成を示す平面図である。図6は、実施形態に係る半導体記憶装置における第1フックアップ領域200_1の構成を示す斜視図である。なお、図6において、ソース線コンタクトLIおよびコンタクトCは省略している。また、ここではワード線WL(導電層21)が16層である場合を示しているが、層数はこれに限らない。
図6に示すように、第1フックアップ領域200_1では、ワード線WL0−WL15(導電層21)と絶縁層22とが交互に積層される。第1フックアップ領域200_1の導電層21は、メモリセルアレイ領域100の導電層21と同一層に設けられる。
図5および図6に示すように、第1フックアップ領域200_1では、ワード線WL0−WL15は、直下の絶縁層22と対になってX方向およびY方向に段差を設ける。より具体的には、ワード線WL0−WL3の一群、ワード線WL4−WL7の一群、ワード線WL8−WL11の一群、およびワード線WL12−WL16の一群は、Y方向において下方側から順に段差を設ける。さらに、ワード線WL0−WL3はX方向において下方側から順に段差を設ける。同様に、ワード線WL4−WL7はX方向において下方側から順に段差を設け、ワード線WL8−WL11はX方向において下方側から順に段差を設け、ワード線WL12−WL16はX方向において下方側から順に段差を設ける。
これにより、ワード線WL0−WL15のそれぞれの上面の一部は、それ以外のワード線WL0−WL15に覆われない。言い換えると、ワード線WL0−WL15のそれぞれの上面の一部は、それ以外のワード線WL0−WL15から露出する。この露出したワード線WL0−WL15のそれぞれの上面の一部に、コンタクトC0−C15のそれぞれが接続され、図示せぬワード線ドライバ等に接続される。
なお、図5においてワード線WL0−WL3の一群、ワード線WL4−WL7の一群、ワード線WL8−WL11の一群、およびワード線WL12−WL16の一群のそれぞれの間にソース線コンタクトLIが設けられているが、設けられなくてもよい。ソース線コンタクトLIの有無に限らず、ワード線WL0−WL15のそれぞれが第1フックアップ領域200_1およびメモリセルアレイ領域100_1において一体であり、電気的に接続されていればよい。
再度図1に示すように、第1メモリブロック100_1と第2フックアップ領域200_2との間、および第2メモリブロック100_2と第1フックアップ領域200_1との間に、絶縁領域(分離領域)300が設けられる。絶縁領域300は、メモリブロック間のソース線コンタクトLI間(例えば、第1メモリブロック100_1と第2メモリブロック100_2との間のソース線コンタクトLIと、第2メモリブロック100_2と第3メモリブロック100_3との間のソース線コンタクトLIとの間)においてY方向に延びる。この絶縁領域300によって、第1メモリブロック100_1と第2フックアップ領域200_2とが分離され、第2メモリブロック100_2と第1フックアップ領域200_1とが分離される。
図7は図1のA−A線に沿った断面図であり、図8は図1のB−B線に沿った断面図である。図7および図8は、主に第2メモリブロック100_2と第1フックアップ領域200_1との間の絶縁領域300の周辺を示す図である。なお、図7および図9において、積層膜CFは省略している。
図7および図8に示すように、絶縁領域300において、半導体基板SB上に絶縁層25を介して、複数の絶縁層22と複数の絶縁層28とが交互に積層される。また、最上層の絶縁層28および最上層の導電層21上に、絶縁層27が設けられる。絶縁層28は、絶縁層26と異なる材料を含み、例えば窒化シリコン等の絶縁性材料を含む。
絶縁領域300の絶縁層28は、メモリセルアレイ領域100(第2メモリブロック100_2)における導電層21およびフックアップ領域200(第1フックアップ領域200_1)における導電層21と同一層に設けられる。すなわち、絶縁領域300の絶縁層28は、X方向において第2メモリブロック100_2における導電層21と第1フックアップ領域200_1における導電層21との間に設けられる。この絶縁領域300の絶縁層28によって、第2メモリブロック100_2における導電層21と第1フックアップ領域200_1における導電層21とが絶縁分離される。
(実施形態における製造方法)
図9乃至図18は、実施形態に係る半導体記憶装置における製造工程を示す図である。より具体的には、図9,11,13,16,18は図1に示すA−A線に沿った断面図であり、図10,12,14,17は図1に示すB−B線に沿った断面図であり、図15は図1と同様の平面図である。
図9乃至図18は、実施形態に係る半導体記憶装置における製造工程を示す図である。より具体的には、図9,11,13,16,18は図1に示すA−A線に沿った断面図であり、図10,12,14,17は図1に示すB−B線に沿った断面図であり、図15は図1と同様の平面図である。
まず、図9および図10に示すように、全領域において、半導体基板SB上に絶縁層25が形成される。この絶縁層25上に、複数の絶縁層22と複数の絶縁層28とが交互に形成される。また、最上層の絶縁層28上に、絶縁層27が形成される。絶縁層22,25,27は酸化シリコンを含み、絶縁層28は窒化シリコンを含む。
次に、メモリブロック100_1−100_3の各間、および各メモリブロック100_1−100_3内のY方向における中央部にスリットSTが形成される。スリットSTは、複数の絶縁層22,25,28内に、その上面から下面に達するように形成される。スリットSTは、X方向およびZ方向に拡がる。複数の絶縁層22,25,27,28は、スリットSTによって分離される。
次に、図11および図12に示すように、全領域において、例えばALD(Atomic Layer Deposition)法またはCVD(Chemical Vapor Deposition)法により全面に絶縁層29が形成される。すなわち、絶縁層29は、絶縁層27の上面およびスリットSTの内面(側面および底面)を覆う。絶縁層29は、例えば酸化シリコンを含む。
次に、図13および図14に示すように、絶縁領域300において、絶縁層29上にレジスト40が形成される。このとき、図15に示すように、レジスト40は、絶縁領域300だけではなく、絶縁領域300を完全に覆うようにその周囲の領域にも形成される。すなわち、図14に示すように、レジスト40は、フックアップ領域200およびメモリセルアレイ領域100の一部領域にも形成される。また、図13に示すように、レジスト40は、絶縁領域300が接するスリットSTの一部領域上にも形成される。その後、RIE(Reactive Ion Etching)により、レジスト40に覆われていない絶縁層29が除去される。
次に、図16および図17に示すように、例えば燐酸溶液のウェットエッチングにより、スリットSTを介して絶縁層28(窒化シリコン)が除去される。一方、絶縁層22,25,27(酸化シリコン)は残存する。これにより、メモリセルアレイ領域100およびフックアップ領域200における絶縁層22間に隙間50が形成される。このとき、絶縁領域300周囲におけるスリットSTの一部は、絶縁層29(酸化シリコン)で覆われる。このため絶縁領域300における絶縁層28のウェットエッチングは制限され、絶縁領域300における絶縁層28は残存する。
次に、図18に示すように、例えばALD法またはCVD法により図示せぬ積層膜CFが形成された後、例えばALD法またはCVD法により導電層21が形成される。これにより、隙間50を埋め込むように積層膜CFおよび導電層21が形成される。また、積層膜CFおよび導電層21は、スリットSTの内面上および絶縁層27,29の上面上にも形成される。
次に、図7および図8に示すように、スリットSTの内面上および絶縁層27,29の上面上の導電層21が除去された後、絶縁層29が除去される。その後、全領域において全面に絶縁層26が形成される。次に、例えばRIEにより、スリットSTの底面および絶縁層27上の絶縁層26が除去される。その後、スリットST内にソース線コンタクトLIが埋め込まれる。
なお、本例では、絶縁層29が除去された後に、絶縁層26およびソース線コンタクトLIが形成されたが、絶縁層29は除去されなくてもよい。すなわち、絶縁層29上に絶縁層26およびソース線コンタクトLIが形成されてもよい。
また、メモリセルアレイ領域100におけるメモリピラーMPは、上記スリットST形成の前または後に形成される。また、メモリピラーMPの形成と同時にフックアップ領域200において、メモリピラーMPと同じ構成の図示せぬ支柱が形成されてもよい。この支柱によって、隙間50が形成された絶縁層22が支えられる。
(実施形態における効果)
比較例では、図1に示す絶縁領域(分離領域)300として、Y方向に延びるスリットSTが設けられ、このスリットST内に絶縁層およびソース線コンタクトが設けられる。これにより、例えば、第2メモリブロック100_2のワード線WLと第1フックアップ領域200_1のワード線WLとが絶縁分離される。一方、第1メモリブロック100_1のワード線WLは、第1フックアップ領域200_1のワード線WLと接続される(一体である)。このため、ワード線WLの引き出しとして、第1メモリブロック100_1に対して、Y方向に2ブロック分の幅2Wbを有する階段形状の第1フックアップ領域200_1を割り当てることができる。したがって、第1フックアップ領域200_1のX方向への階段面積の増加を抑えることができ、フックアップ領域200の面積削減を図ることができる。
比較例では、図1に示す絶縁領域(分離領域)300として、Y方向に延びるスリットSTが設けられ、このスリットST内に絶縁層およびソース線コンタクトが設けられる。これにより、例えば、第2メモリブロック100_2のワード線WLと第1フックアップ領域200_1のワード線WLとが絶縁分離される。一方、第1メモリブロック100_1のワード線WLは、第1フックアップ領域200_1のワード線WLと接続される(一体である)。このため、ワード線WLの引き出しとして、第1メモリブロック100_1に対して、Y方向に2ブロック分の幅2Wbを有する階段形状の第1フックアップ領域200_1を割り当てることができる。したがって、第1フックアップ領域200_1のX方向への階段面積の増加を抑えることができ、フックアップ領域200の面積削減を図ることができる。
しかしながら、比較例では製造工程において、スリットSTが形成された後に、隙間50にワード線WL(タングステン)が形成される。このように、スリットST箇所(分断箇所)にワード線WLが形成されると、その応力によって、スリットSTが広がったり、スリットST箇所からワード線WLの膜剥がれが生じたりする。この応力はX方向に延びるワード線WLとY方向に延びるスリットST(絶縁領域300)との間で大きくなり、その影響が顕著になる。この問題により、比較例では、上述した構成、すなわち、1つのメモリブロックに対して2ブロック分の幅のフックアップ領域を用いる構成を実現することが困難である。
これに対し、本実施形態では、図1に示す絶縁領域300として、絶縁層22と絶縁層28との積層構造が設けられる。この積層構造(特に絶縁層28)によって、第2メモリブロック100_2のワード線WLと第1フックアップ領域200_1のワード線WLとが絶縁分離される。この積層構造は、スリットSTの形成前に形成される。すなわち、本実施形態では、絶縁領域300にスリットSTが形成されることはなく、ワード線WLの形成時に絶縁領域300において上述した応力による問題は生じない。これにより、1つのメモリブロックに対して2ブロック分の幅のフックアップ領域を用いる構成を容易に実現することができ、フックアップ領域の面積削減を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
21…導電層、22,28…絶縁層、50…隙間、100_1−100_3…メモリブロック、200_1−200_3…フックアップ領域、300…絶縁領域(分離領域)、LI…ソース線コンタクト(分離領域)、SB…半導体基板、MP…メモリピラー。
Claims (8)
- 第1メモリブロックと、
前記第1メモリブロックに対して第1方向に並ぶ第1フックアップ領域と、
前記第1メモリブロックと前記第1フックアップ領域との間に設けられた第1分離領域と、
を具備し、
前記第1メモリブロックは、基板上に積層された複数の第1導電層と、前記複数の第1導電層内に設けられた第1メモリピラーとを含み、
前記第1フックアップ領域は、前記複数の第1導電層と同一層に設けられた複数の第2導電層を含み、
前記第1分離領域は、前記複数の第1導電層と同一層に設けられ、かつ前記複数の第1導電層と前記複数の第2導電層とを分離する複数の第1絶縁層を含む
半導体記憶装置。 - 前記第1メモリブロックに対して前記第1方向に交差する第2方向に並び、かつ前記第1フックアップ領域に対して前記第1方向に並ぶ第2メモリブロックと、
前記第1メモリブロックと前記第2メモリブロックとの間に設けられた第2分離領域と、
をさらに具備し、
前記第2メモリブロックは、前記複数の第1導電層と同一層に設けられ、かつ前記複数の第2導電層と接続された複数の第3導電層と、前記複数の第3導電層内に設けられた第2メモリピラーとを含み、
前記第2分離領域は、前記複数の第1導電層と前記複数の第3導電層とを分離する第1層を含む
請求項1の半導体記憶装置。 - 前記第1メモリブロックに対して第1方向でかつ前記第1フックアップ領域とは反対側に並ぶ第2フックアップ領域をさらに具備し、
前記第2フックアップ領域は、前記複数の第1導電層と同一層に設けられ、かつ前記複数の第1導電層と接続された複数の第4導電層を含む
請求項2の半導体記憶装置。 - 前記複数の第2導電層は前記第1方向および前記第1方向に交差する第2方向に段差を有し、前記複数の第2導電層のそれぞれの上面の一部は前記複数の第2導電層のそれぞれ以外に覆われない請求項1の半導体記憶装置。
- 前記第1方向に交差する第2方向における前記第1フックアップ領域の幅は、前記第2方向における前記第1メモリブロックの幅の2倍である請求項1の半導体記憶装置。
- 前記複数の第1導電層の各間、前記複数の第2導電層の各間、および前記第1絶縁層の各間に設けられ、かつ前記第1絶縁層と異なる材料を含む第2絶縁層をさらに具備する請求項1の半導体記憶装置。
- 前記第1絶縁層は窒化シリコンを含み、前記第2絶縁層は酸化シリコンを含む請求項6の半導体記憶装置。
- 第1メモリブロックと、前記第1メモリブロックに対して第1方向に並ぶ第1フックアップ領域と、前記第1メモリブロックと前記第1フックアップ領域との間に設けられた第1分離領域と、を具備する半導体記憶装置の製造方法であって、
前記第1メモリブロック、前記第1フックアップ領域、および前記第1分離領域において複数の第1絶縁層と複数の第2絶縁層とを交互に積層し、
前記第1メモリブロックおよび前記第1フックアップ領域における前記第2絶縁層を除去して隙間を形成し、
前記第1メモリブロックにおける前記隙間に複数の第1導電層、前記第1フックアップ領域における前記隙間に複数の第2導電層を形成する
半導体記憶装置の製造方法。
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