JP2017195275A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】フックアップ領域の面積削減を図る。
【解決手段】半導体記憶装置は、第１メモリブロック１００＿２と、前記第１メモリブロックに対して第１方向に並ぶ第１フックアップ領域２００＿１と、前記第１メモリブロックと前記第１フックアップ領域との間に設けられた第１分離領域３００と、を具備する。前記第１メモリブロックは、基板ＳＢ上に積層された複数の第１導電層２１と、前記複数の第１導電層内に設けられた第１メモリピラーＭＰとを含み、前記第１フックアップ領域は、前記複数の第１導電層と同一層に設けられた複数の第２導電層２１を含み、前記第１分離領域は、前記複数の第１導電層と同一層に設けられ、かつ前記複数の第１導電層と前記複数の第２導電層とを分離する複数の第１絶縁層２８を含む。
【選択図】 図８

Description

実施形態は、半導体記憶装置およびその製造方法に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２００７−２６６１４３号公報

フックアップ領域の面積削減を図る半導体記憶装置およびその製造方法を提供する。

実施形態による半導体記憶装置は、第１メモリブロックと、前記第１メモリブロックに対して第１方向に並ぶ第１フックアップ領域と、前記第１メモリブロックと前記第１フックアップ領域との間に設けられた第１分離領域と、を具備する。前記第１メモリブロックは、基板上に積層された複数の第１導電層と、前記複数の第１導電層内に設けられた第１メモリピラーとを含み、前記第１フックアップ領域は、前記複数の第１導電層と同一層に設けられた複数の第２導電層２１を含み、前記第１分離領域は、前記複数の第１導電層と同一層に設けられ、かつ前記複数の第１導電層と前記複数の第２導電層とを分離する複数の第１絶縁層を含む。

実施形態に係る半導体記憶装置における構成を示す平面図。 実施形態に係る半導体記憶装置におけるメモリセルアレイ領域の構成を示す斜視図。 実施形態に係る半導体記憶装置におけるメモリセルアレイ領域の構成を示す断面図。 実施形態に係る半導体記憶装置におけるメモリセルの構成を示す斜視図。 実施形態に係る半導体記憶装置における第１フックアップ領域の構成を示す平面図。 実施形態に係る半導体記憶装置における第１フックアップ領域の構成を示す斜視図。 図１のＡ−Ａ線に沿った断面図。 図１のＢ−Ｂ線に沿った断面図。 実施形態に係る半導体記憶装置における製造工程を示す断面図。 実施形態に係る半導体記憶装置における製造工程を示す断面図。 図９に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。 図１０に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。 図１１に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。 図１２に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。 実施形態に係る半導体記憶装置における製造工程を示す平面図。 図１３に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。 図１４に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。 図１６に続く、実施形態に係る半導体記憶装置における製造工程を示す断面図。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

＜実施形態＞
以下に図１乃至図１８を用いて、実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。また、実施形態において、「接続」は、直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。

（実施形態における構成例）
図１は、実施形態に係る半導体記憶装置における構成を示す平面図である。なお、図１において、ビット線ＢＬおよびソース線ＳＬは省略している。

図１に示すように、半導体記憶装置は、メモリセルアレイ領域１００およびフックアップ領域２００を備える。

メモリセルアレイ領域１００は、第１乃至第３メモリブロック１００＿１−１００＿３を含む。第１乃至第３メモリブロック１００＿１−１００＿３は、Ｘ方向に延び、Ｙ方向に並ぶ。第１乃至第３メモリブロック１００＿１−１００＿３は、同様の構成を有する。以下では、第１メモリブロック１００＿１を例に説明する。

第１メモリブロック１００＿１は、複数のメモリピラーＭＰを含む。複数のメモリピラーＭＰは、Ｘ方向およびＹ方向に並ぶ。また、Ｘ方向（またはＹ方向）に隣り合う２つのメモリピラーＭＰは、Ｙ方向（またはＸ方向）に半ピッチずれて設けられる。すなわち、複数のメモリピラーＭＰは、Ｘ方向およびＹ方向に千鳥格子状に並ぶ。第１メモリブロック１００＿１のＹ方向における幅（ブロック幅）は、幅Ｗｂである。

メモリブロック間には、Ｘ方向に延びるソース線コンタクトＬＩ（分離領域）が設けられる。これにより、メモリブロック間は、分離される。また、ソース線コンタクトＬＩは、メモリブロック内のＹ方向における中央部にも設けられる。

なお、メモリピラーＭＰの数およびソース線コンタクトＬＩの数は、任意である。

図２は、実施形態に係る半導体記憶装置におけるメモリセルアレイ領域１００の構成を示す斜視図である。図３は、実施形態に係る半導体記憶装置におけるメモリセルアレイ領域１００の構成を示す断面図である。図４は、実施形態に係る半導体記憶装置におけるメモリセルＭＣの構成を示す斜視図である。なお、図２において、絶縁層２５，２６等は省略している。

図２および図３に示すように、メモリセルアレイ領域１００において、半導体基板ＳＢ上に絶縁層２５を介して、複数の絶縁層２２と複数の導電層２１とが交互に積層される。絶縁層２２，２５は、例えば酸化シリコン（ＳｉＯ_２）等の絶縁性材料を含む。導電層２１は、例えばタングステン（Ｗ）等の金属材料、または不純物が添加されたポリシリコンを含む。

積層膜ＣＦは、導電層２１の周囲を覆うように設けられる。図４に示すように、積層膜ＣＦは、導電層２１側から順に積層されたバリアメタル２４３、ブロック絶縁層２４４、およびブロック高誘電体層２４５を含む。ブロック絶縁層２４４は、例えば酸化シリコンを含む。ブロック高誘電体層２４５は、例えばアルミナ（Ａｌ_２Ｏ_３）を含む。バリアメタル２４３は、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、または窒化タンタル（ＴａＮ）等の金属窒化物を含む。

メモリピラーＭＰは、複数の絶縁層２２、複数の導電層２１、および絶縁層２５内に、その上面から下面に達するように設けられる。メモリピラーＭＰは、下方で半導体基板ＳＢ、上方でビット線ＢＬに接続される。メモリピラーＭＰは、Ｚ方向に延びる円柱状である。メモリピラーＭＰは、中心から順に設けられたコア絶縁層３０、半導体層２３、およびメモリ層２４を含む。

半導体層２３は、コア絶縁層３０の周囲を覆うように設けられる。半導体層２３は、下方で半導体基板ＳＢに接する。半導体層２３は、チャネルとして機能する。

図４に示すように、メモリ層２４は、半導体層２３の周囲を覆うように設けられ、トンネル絶縁層２４１および電荷蓄積層２４２を含む。トンネル絶縁層２４１は、半導体層２３の周囲を覆うように設けられる。電荷蓄積層２４２は、トンネル絶縁層２４１の周囲を覆うように設けられる。トンネル絶縁層２４１は、例えば酸化シリコンを含む。電荷蓄積層２４２は、例えば窒化シリコン（ＳｉＮ）を含む。

ソース線コンタクトＬＩは、複数の絶縁層２２、複数の導電層２１、および絶縁層２５内に、その上面から下面に達するように設けられる。ソース線コンタクトＬＩと複数の絶縁層２２、複数の導電層２１、および絶縁層２５との間には、絶縁層２６が設けられる。ソース線コンタクトＬＩは、下方で半導体基板ＳＢ、上方でソース線ＳＬに接続される。ソース線コンタクトＬＩは、Ｘ方向およびＺ方向に拡がる板状である。複数の絶縁層２２、複数の導電層２１、および絶縁層２５は、ソース線コンタクトＬＩによって分離される。ソース線コンタクトＬＩは、タングステン等の金属材料またはシリコン等の半導体材料を含む。

メモリピラーＭＰと導電層２１および積層膜ＣＦとで、各種素子が構成される。より具体的には、下層側（半導体基板ＳＢ側）から順に選択トランジスタＳ１、ダミーセルＤＭＣ１、複数のメモリセルＭＣ、ダミーセルＤＭＣ２、および選択トランジスタＳ２が構成され、これらは直列接続される。また、ダミーセルＤＭＣ１、複数のメモリセルＭＣ、およびダミーセルＤＭＣ２でメモリストリングＭＳが構成される。また、メモリストリングＭＳおよび選択トランジスタＳ１，Ｓ２でＮＡＮＤストリングＮＳが構成される。

なお、メモリセルアレイ１００の構成についてはその他の構成であっても良い。メモリセルアレイ１００の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

再度、図１に示すように、フックアップ領域２００は、メモリセルアレイ領域１００に対してＸ方向の両側に設けられる。メモリセルアレイ領域１００の一方側（図面左側）のフックアップ領域２００は、第１フックアップ領域２００＿１を含み、他方側（図面右側）のフックアップ領域２００は、第２フックアップ領域２００＿２を含む。

第１フックアップ領域２００＿１は第１メモリブロック１００＿１のワード線ＷＬを引き出し、第２フックアップ領域２００＿２は第２メモリブロック１００＿２のワード線ＷＬを引き出す。すなわち、第１フックアップ領域２００＿１のワード線ＷＬと第１メモリブロック１００＿１のワード線ＷＬとは同一層に設けられて電気的に接続され（一体であり）、第２フックアップ領域２００＿２のワード線ＷＬと第２メモリブロック１００＿２のワード線ＷＬとは同一層に設けられて電気的に接続される（一体である）。一方、第１フックアップ領域２００＿１のワード線ＷＬと第２メモリブロック１００＿２のワード線ＷＬとは、同一層に設けられるが、絶縁領域３００によって電気的に分離される。同様に、第２フックアップ領域２００＿２のワード線ＷＬと第１メモリブロック１００＿１のワード線ＷＬとは、同一層に設けられるが、絶縁領域３００によって電気的に分離される。

第１および第２フックアップ領域２００＿１−２００＿２はそれぞれ、Ｙ方向において幅２Ｗｂを有する。すなわち、第１フックアップ領域２００＿１は、第１および第２メモリブロック１００＿１，１００＿２に対応してＸ方向の一方側に並ぶ。また、第２フックアップ領域２００＿２は、第１および第２メモリブロック１００＿１，１００＿２に対応してＸ方向の他方側に並ぶ。第１および第２フックアップ領域２００＿１−２００＿２は、同様の構成を有する。以下では、第１フックアップ領域２００＿１を例に説明する。

図５は、実施形態に係る半導体記憶装置における第１フックアップ領域２００＿１の構成を示す平面図である。図６は、実施形態に係る半導体記憶装置における第１フックアップ領域２００＿１の構成を示す斜視図である。なお、図６において、ソース線コンタクトＬＩおよびコンタクトＣは省略している。また、ここではワード線ＷＬ（導電層２１）が１６層である場合を示しているが、層数はこれに限らない。

図６に示すように、第１フックアップ領域２００＿１では、ワード線ＷＬ０−ＷＬ１５（導電層２１）と絶縁層２２とが交互に積層される。第１フックアップ領域２００＿１の導電層２１は、メモリセルアレイ領域１００の導電層２１と同一層に設けられる。

図５および図６に示すように、第１フックアップ領域２００＿１では、ワード線ＷＬ０−ＷＬ１５は、直下の絶縁層２２と対になってＸ方向およびＹ方向に段差を設ける。より具体的には、ワード線ＷＬ０−ＷＬ３の一群、ワード線ＷＬ４−ＷＬ７の一群、ワード線ＷＬ８−ＷＬ１１の一群、およびワード線ＷＬ１２−ＷＬ１６の一群は、Ｙ方向において下方側から順に段差を設ける。さらに、ワード線ＷＬ０−ＷＬ３はＸ方向において下方側から順に段差を設ける。同様に、ワード線ＷＬ４−ＷＬ７はＸ方向において下方側から順に段差を設け、ワード線ＷＬ８−ＷＬ１１はＸ方向において下方側から順に段差を設け、ワード線ＷＬ１２−ＷＬ１６はＸ方向において下方側から順に段差を設ける。

これにより、ワード線ＷＬ０−ＷＬ１５のそれぞれの上面の一部は、それ以外のワード線ＷＬ０−ＷＬ１５に覆われない。言い換えると、ワード線ＷＬ０−ＷＬ１５のそれぞれの上面の一部は、それ以外のワード線ＷＬ０−ＷＬ１５から露出する。この露出したワード線ＷＬ０−ＷＬ１５のそれぞれの上面の一部に、コンタクトＣ０−Ｃ１５のそれぞれが接続され、図示せぬワード線ドライバ等に接続される。

なお、図５においてワード線ＷＬ０−ＷＬ３の一群、ワード線ＷＬ４−ＷＬ７の一群、ワード線ＷＬ８−ＷＬ１１の一群、およびワード線ＷＬ１２−ＷＬ１６の一群のそれぞれの間にソース線コンタクトＬＩが設けられているが、設けられなくてもよい。ソース線コンタクトＬＩの有無に限らず、ワード線ＷＬ０−ＷＬ１５のそれぞれが第１フックアップ領域２００＿１およびメモリセルアレイ領域１００＿１において一体であり、電気的に接続されていればよい。

再度図１に示すように、第１メモリブロック１００＿１と第２フックアップ領域２００＿２との間、および第２メモリブロック１００＿２と第１フックアップ領域２００＿１との間に、絶縁領域（分離領域）３００が設けられる。絶縁領域３００は、メモリブロック間のソース線コンタクトＬＩ間（例えば、第１メモリブロック１００＿１と第２メモリブロック１００＿２との間のソース線コンタクトＬＩと、第２メモリブロック１００＿２と第３メモリブロック１００＿３との間のソース線コンタクトＬＩとの間）においてＹ方向に延びる。この絶縁領域３００によって、第１メモリブロック１００＿１と第２フックアップ領域２００＿２とが分離され、第２メモリブロック１００＿２と第１フックアップ領域２００＿１とが分離される。

図７は図１のＡ−Ａ線に沿った断面図であり、図８は図１のＢ−Ｂ線に沿った断面図である。図７および図８は、主に第２メモリブロック１００＿２と第１フックアップ領域２００＿１との間の絶縁領域３００の周辺を示す図である。なお、図７および図９において、積層膜ＣＦは省略している。

図７および図８に示すように、絶縁領域３００において、半導体基板ＳＢ上に絶縁層２５を介して、複数の絶縁層２２と複数の絶縁層２８とが交互に積層される。また、最上層の絶縁層２８および最上層の導電層２１上に、絶縁層２７が設けられる。絶縁層２８は、絶縁層２６と異なる材料を含み、例えば窒化シリコン等の絶縁性材料を含む。

絶縁領域３００の絶縁層２８は、メモリセルアレイ領域１００（第２メモリブロック１００＿２）における導電層２１およびフックアップ領域２００（第１フックアップ領域２００＿１）における導電層２１と同一層に設けられる。すなわち、絶縁領域３００の絶縁層２８は、Ｘ方向において第２メモリブロック１００＿２における導電層２１と第１フックアップ領域２００＿１における導電層２１との間に設けられる。この絶縁領域３００の絶縁層２８によって、第２メモリブロック１００＿２における導電層２１と第１フックアップ領域２００＿１における導電層２１とが絶縁分離される。

（実施形態における製造方法）
図９乃至図１８は、実施形態に係る半導体記憶装置における製造工程を示す図である。より具体的には、図９，１１，１３，１６，１８は図１に示すＡ−Ａ線に沿った断面図であり、図１０，１２，１４，１７は図１に示すＢ−Ｂ線に沿った断面図であり、図１５は図１と同様の平面図である。

まず、図９および図１０に示すように、全領域において、半導体基板ＳＢ上に絶縁層２５が形成される。この絶縁層２５上に、複数の絶縁層２２と複数の絶縁層２８とが交互に形成される。また、最上層の絶縁層２８上に、絶縁層２７が形成される。絶縁層２２，２５，２７は酸化シリコンを含み、絶縁層２８は窒化シリコンを含む。

次に、メモリブロック１００＿１−１００＿３の各間、および各メモリブロック１００＿１−１００＿３内のＹ方向における中央部にスリットＳＴが形成される。スリットＳＴは、複数の絶縁層２２，２５，２８内に、その上面から下面に達するように形成される。スリットＳＴは、Ｘ方向およびＺ方向に拡がる。複数の絶縁層２２，２５，２７，２８は、スリットＳＴによって分離される。

次に、図１１および図１２に示すように、全領域において、例えばＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により全面に絶縁層２９が形成される。すなわち、絶縁層２９は、絶縁層２７の上面およびスリットＳＴの内面（側面および底面）を覆う。絶縁層２９は、例えば酸化シリコンを含む。

次に、図１３および図１４に示すように、絶縁領域３００において、絶縁層２９上にレジスト４０が形成される。このとき、図１５に示すように、レジスト４０は、絶縁領域３００だけではなく、絶縁領域３００を完全に覆うようにその周囲の領域にも形成される。すなわち、図１４に示すように、レジスト４０は、フックアップ領域２００およびメモリセルアレイ領域１００の一部領域にも形成される。また、図１３に示すように、レジスト４０は、絶縁領域３００が接するスリットＳＴの一部領域上にも形成される。その後、ＲＩＥ（Reactive Ion Etching）により、レジスト４０に覆われていない絶縁層２９が除去される。

次に、図１６および図１７に示すように、例えば燐酸溶液のウェットエッチングにより、スリットＳＴを介して絶縁層２８（窒化シリコン）が除去される。一方、絶縁層２２，２５，２７（酸化シリコン）は残存する。これにより、メモリセルアレイ領域１００およびフックアップ領域２００における絶縁層２２間に隙間５０が形成される。このとき、絶縁領域３００周囲におけるスリットＳＴの一部は、絶縁層２９（酸化シリコン）で覆われる。このため絶縁領域３００における絶縁層２８のウェットエッチングは制限され、絶縁領域３００における絶縁層２８は残存する。

次に、図１８に示すように、例えばＡＬＤ法またはＣＶＤ法により図示せぬ積層膜ＣＦが形成された後、例えばＡＬＤ法またはＣＶＤ法により導電層２１が形成される。これにより、隙間５０を埋め込むように積層膜ＣＦおよび導電層２１が形成される。また、積層膜ＣＦおよび導電層２１は、スリットＳＴの内面上および絶縁層２７，２９の上面上にも形成される。

次に、図７および図８に示すように、スリットＳＴの内面上および絶縁層２７，２９の上面上の導電層２１が除去された後、絶縁層２９が除去される。その後、全領域において全面に絶縁層２６が形成される。次に、例えばＲＩＥにより、スリットＳＴの底面および絶縁層２７上の絶縁層２６が除去される。その後、スリットＳＴ内にソース線コンタクトＬＩが埋め込まれる。

なお、本例では、絶縁層２９が除去された後に、絶縁層２６およびソース線コンタクトＬＩが形成されたが、絶縁層２９は除去されなくてもよい。すなわち、絶縁層２９上に絶縁層２６およびソース線コンタクトＬＩが形成されてもよい。

また、メモリセルアレイ領域１００におけるメモリピラーＭＰは、上記スリットＳＴ形成の前または後に形成される。また、メモリピラーＭＰの形成と同時にフックアップ領域２００において、メモリピラーＭＰと同じ構成の図示せぬ支柱が形成されてもよい。この支柱によって、隙間５０が形成された絶縁層２２が支えられる。

（実施形態における効果）
比較例では、図１に示す絶縁領域（分離領域）３００として、Ｙ方向に延びるスリットＳＴが設けられ、このスリットＳＴ内に絶縁層およびソース線コンタクトが設けられる。これにより、例えば、第２メモリブロック１００＿２のワード線ＷＬと第１フックアップ領域２００＿１のワード線ＷＬとが絶縁分離される。一方、第１メモリブロック１００＿１のワード線ＷＬは、第１フックアップ領域２００＿１のワード線ＷＬと接続される（一体である）。このため、ワード線ＷＬの引き出しとして、第１メモリブロック１００＿１に対して、Ｙ方向に２ブロック分の幅２Ｗｂを有する階段形状の第１フックアップ領域２００＿１を割り当てることができる。したがって、第１フックアップ領域２００＿１のＸ方向への階段面積の増加を抑えることができ、フックアップ領域２００の面積削減を図ることができる。

しかしながら、比較例では製造工程において、スリットＳＴが形成された後に、隙間５０にワード線ＷＬ（タングステン）が形成される。このように、スリットＳＴ箇所（分断箇所）にワード線ＷＬが形成されると、その応力によって、スリットＳＴが広がったり、スリットＳＴ箇所からワード線ＷＬの膜剥がれが生じたりする。この応力はＸ方向に延びるワード線ＷＬとＹ方向に延びるスリットＳＴ（絶縁領域３００）との間で大きくなり、その影響が顕著になる。この問題により、比較例では、上述した構成、すなわち、１つのメモリブロックに対して２ブロック分の幅のフックアップ領域を用いる構成を実現することが困難である。

これに対し、本実施形態では、図１に示す絶縁領域３００として、絶縁層２２と絶縁層２８との積層構造が設けられる。この積層構造（特に絶縁層２８）によって、第２メモリブロック１００＿２のワード線ＷＬと第１フックアップ領域２００＿１のワード線ＷＬとが絶縁分離される。この積層構造は、スリットＳＴの形成前に形成される。すなわち、本実施形態では、絶縁領域３００にスリットＳＴが形成されることはなく、ワード線ＷＬの形成時に絶縁領域３００において上述した応力による問題は生じない。これにより、１つのメモリブロックに対して２ブロック分の幅のフックアップ領域を用いる構成を容易に実現することができ、フックアップ領域の面積削減を図ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２１…導電層、２２，２８…絶縁層、５０…隙間、１００＿１−１００＿３…メモリブロック、２００＿１−２００＿３…フックアップ領域、３００…絶縁領域（分離領域）、ＬＩ…ソース線コンタクト（分離領域）、ＳＢ…半導体基板、ＭＰ…メモリピラー。

Claims (8)

1. 第１メモリブロックと、
   前記第１メモリブロックに対して第１方向に並ぶ第１フックアップ領域と、
   前記第１メモリブロックと前記第１フックアップ領域との間に設けられた第１分離領域と、
   を具備し、
   前記第１メモリブロックは、基板上に積層された複数の第１導電層と、前記複数の第１導電層内に設けられた第１メモリピラーとを含み、
   前記第１フックアップ領域は、前記複数の第１導電層と同一層に設けられた複数の第２導電層を含み、
   前記第１分離領域は、前記複数の第１導電層と同一層に設けられ、かつ前記複数の第１導電層と前記複数の第２導電層とを分離する複数の第１絶縁層を含む
   半導体記憶装置。
2. 前記第１メモリブロックに対して前記第１方向に交差する第２方向に並び、かつ前記第１フックアップ領域に対して前記第１方向に並ぶ第２メモリブロックと、
   前記第１メモリブロックと前記第２メモリブロックとの間に設けられた第２分離領域と、
   をさらに具備し、
   前記第２メモリブロックは、前記複数の第１導電層と同一層に設けられ、かつ前記複数の第２導電層と接続された複数の第３導電層と、前記複数の第３導電層内に設けられた第２メモリピラーとを含み、
   前記第２分離領域は、前記複数の第１導電層と前記複数の第３導電層とを分離する第１層を含む
   請求項１の半導体記憶装置。
3. 前記第１メモリブロックに対して第１方向でかつ前記第１フックアップ領域とは反対側に並ぶ第２フックアップ領域をさらに具備し、
   前記第２フックアップ領域は、前記複数の第１導電層と同一層に設けられ、かつ前記複数の第１導電層と接続された複数の第４導電層を含む
   請求項２の半導体記憶装置。
4. 前記複数の第２導電層は前記第１方向および前記第１方向に交差する第２方向に段差を有し、前記複数の第２導電層のそれぞれの上面の一部は前記複数の第２導電層のそれぞれ以外に覆われない請求項１の半導体記憶装置。
5. 前記第１方向に交差する第２方向における前記第１フックアップ領域の幅は、前記第２方向における前記第１メモリブロックの幅の２倍である請求項１の半導体記憶装置。
6. 前記複数の第１導電層の各間、前記複数の第２導電層の各間、および前記第１絶縁層の各間に設けられ、かつ前記第１絶縁層と異なる材料を含む第２絶縁層をさらに具備する請求項１の半導体記憶装置。
7. 前記第１絶縁層は窒化シリコンを含み、前記第２絶縁層は酸化シリコンを含む請求項６の半導体記憶装置。
8. 第１メモリブロックと、前記第１メモリブロックに対して第１方向に並ぶ第１フックアップ領域と、前記第１メモリブロックと前記第１フックアップ領域との間に設けられた第１分離領域と、を具備する半導体記憶装置の製造方法であって、
   前記第１メモリブロック、前記第１フックアップ領域、および前記第１分離領域において複数の第１絶縁層と複数の第２絶縁層とを交互に積層し、
   前記第１メモリブロックおよび前記第１フックアップ領域における前記第２絶縁層を除去して隙間を形成し、
   前記第１メモリブロックにおける前記隙間に複数の第１導電層、前記第１フックアップ領域における前記隙間に複数の第２導電層を形成する
   半導体記憶装置の製造方法。