KR102170761B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

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Abstract

반도체 소자의 패턴 형성 방법이 제공된다. 반도체 소자의 패턴 형성 방법은 기판 상에 식각 대상막을 형성하는 것, 상기 식각 대상막 상에 포토레지스트막을 형성하는 것, 광 투과율이 서로 다른 제 1 투광 영역들을 갖는 제 1 포토 마스크를 이용한 1차 노광 공정을 수행하여, 상기 포토레지스트막에 제 1 노광 패턴들을 형성하는 것, 광 투과율이 서로 다른 제 2 투광 영역들을 갖는 제 2 포토 마스크를 이용한 2차 노광 공정을 수행하여, 상기 포토레지스트막에 제 2 노광 패턴들을 형성하는 것, 상기 제 1 및 제 2 노광 패턴들을 제거하여 상기 식각 대상막 상에 포토레지스트 패턴을 형성하는 것, 및 상기 포토레지스트 패턴을 이용하여 상기 식각 대상막을 식각하여 하부 구조체를 형성하는 것을 포함한다.

Description

반도체 소자의 패턴 형성 방법{Method of forming patterns for a semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는 높이 차이를 갖는 패턴들을 형성하는 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는데 있어서, 포토리소그래피 공정의 한계 해상도를 초월하는 미세한 폭을 가지는 미세 패턴들을 구현할 필요가 있으며, 이에 따라 기존의 포토리소그래피 공정에서의 한계 해상도 내에서 미세 패턴을 형성할 수 있는 기술이 필요하다. 또한, 반도체 소자가 다양화됨에 따라 반도체 제조 공정 기술을 이용하여 다양한 패턴들을 형성하기 위한 연구들이 수행되고 있다.
본원 발명이 해결하고자 하는 과제는 보다 단순화된 반도체 소자의 패턴 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법은 기판 상에 식각 대상막을 형성하는 것, 상기 식각 대상막 상에 포토레지스트막을 형성하는 것, 광 투과율이 서로 다른 제 1 투광 영역들을 갖는 제 1 포토 마스크를 이용한 1차 노광 공정을 수행하여, 상기 포토레지스트막에 제 1 노광 패턴들을 형성하는 것, 광 투과율이 서로 다른 제 2 투광 영역들을 갖는 제 2 포토 마스크를 이용한 2차 노광 공정을 수행하여, 상기 포토레지스트막에 제 2 노광 패턴들을 형성하는 것, 상기 제 1 및 제 2 노광 패턴들을 제거하여 상기 식각 대상막 상에 포토레지스트 패턴을 형성하는 것, 및 상기 포토레지스트 패턴을 이용하여 상기 식각 대상막을 식각하여 하부 구조체를 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제 2 투광 영역들의 광 투과율은 상기 제 1 투광 영역들의 광 투과율과 다를 수 있다.
일 실시예에 따르면, 상기 제 1 노광 패턴들은 서로 다른 높이를 가지며, 상기 제 2 노광 패턴들은 서로 다른 높이를 가질 수 있다.
일 실시예에 따르면, 상기 제 2 노광 패턴들 각각은 상기 인접하는 제 1 노광 패턴들 사이에 배치되며, 인접하는 상기 제 1 노광 패턴과 상기 제 2 노광 패턴은 높이 차이를 가질 수 있다.
일 실시예에 따르면, 상기 제 1 포토 마스크는 마스크 기판, 상기 제 1 투광 영역들을 정의하는 차광 패턴들을 포함하되, 상기 제 1 투광 영역들에서 상기 마스크 기판의 두께가 서로 다르며, 상기 제 2 포토 마스크는 마스크 기판, 상기 제 2 투광 영역들을 정의하는 차광 패턴들을 포함하되, 상기 제 2 투광 영역들에서 상기 마스크 기판의 두께가 서로 다를 수 있다.
일 실시예에 따르면, 상기 제 1 투광 영역들의 폭들은 상기 제 2 투광 영역들의 폭들과 다를 수 있다.
일 실시예에 따르면, 상기 제 1 투광 영역들 및 상기 제 2 투광 영역들은 불순물이 도핑된 불순물층을 포함하되, 상기 제 1 투광 영역들의 상기 불순물층들은 서로 다른 이온 농도를 가지며, 상기 제 2 투광 영역들의 상기 불순물층들은 서로 다른 이온 농도를 가질 수 있다.
일 실시예에 따르면, 상기 포토레지스트 패턴의 두께가 가장자리 영역에서 중심 영역으로 인접할수록 계단 형태로 증가한다.
일 실시예에 따르면, 상기 포토레지스트막은 상기 식각 대상막의 두께보다 큰 두께를 가질 수 있다.
일 실시예에 따르면, 상기 식각 대상막은 상기 기판 상에 번갈아 반복적으로 적층된 수평막들 및 층간 절연막들을 포함하되, 상기 하부 구조체를 형성하는 것은, 상기 식각 대상막에 대해 1회의 이방성 식각 공정을 수행하여, 상기 수평막들 또는 상기 층간 절연막들의 일부분들을 차례로 노출시키는 계단 형태의 측벽 프로파일을 형성하는 것일 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법은 기판 상에 식각 대상막을 형성하는 것, 상기 식각 대상막 상에 포토레지스트막을 형성하는 것, 제 1 포토 마스크를 이용한 1차 노광 공정을 수행하여, 상기 포토레지스트막에 서로 다른 높이를 갖는 제 1 노광 패턴들을 형성하는 것, 제 2 포토 마스크를 이용한 2차 노광 공정을 수행하여, 서로 다른 높이를 갖는 제 2 노광 패턴들을 형성하되, 상기 인접하는 제 1 노광 패턴들 사이에 하나의 상기 제 2 노광 패턴이 배치되며 인접하는 상기 제 1 노광 패턴과 상기 제 2 노광 패턴은 높이 차이를 갖는 2차 노광 공정을 수행하는 것, 상기 제 1 및 제 2 노광 패턴들을 제거하여 상기 식각 대상막 상에 포토레지스트 패턴을 형성하는 것, 및 상기 포토레지스트 패턴을 이용하여 상기 식각 대상막을 식각하여 하부 구조체를 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 포토 마스크는 광 투과율이 서로 다른 제 1 투광 영역들을 가지며, 상기 제 2 포토 마스크는 광 투과율이 서로 다른 제 2 투광 영역들을 가질 수 있다.
일 실시예에 따르면, 상기 포토레지스트 패턴의 두께가 가장자리 영역에서 중심 영역으로 인접할수록 계단 형태로 증가한다.
일 실시예에 따르면, 상기 포토레지스트막은 상기 식각 대상막의 두께보다 큰 두께를 가질 수 있다.
일 실시예에 따르면, 상기 식각 대상막은 상기 기판 상에 번갈아 반복적으로 적층된 수평막들 및 층간 절연막들을 포함하되, 상기 하부 구조체를 형성하는 것은, 상기 식각 대상막에 대해 1회의 이방성 식각 공정을 수행하여, 상기 수평막들 또는 상기 층간 절연막들의 일부분들을 차례로 노출시키는 계단 형태의 측벽 프로파일을 형성하는 것일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 광 투과율이 서로 다른 복수의 투광 영역들을 갖는 포토 마스크를 이용함으로써, 소정 영역들에서 높이 차이를 갖는 포토레지스트 패턴들을 형성할 수 있다.
나아가, 높이 차이를 갖는 포토레지스트 패턴들을 이용하여 식각 대상막에 대한 한번의 이방성 식각 공정을 수행함으로써, 소정 영역들에서 서로 다른 높이들을 갖는 패턴을 형성할 수 있다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 3a 내지 도 3e는 본 발명의 제 3 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 4c는 본 발명의 제 4 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 5a 내지 도 5d는 본 발명의 제 5 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 6a 내지 도 6h는 본 발명의 제 6 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 7a 내지 도 7e는 본 발명의 제 7 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들이 적용되는 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 실시예들이 적용되는 3차원 반도체 메모리 장치를 나타내는 회로도들이다.
도 11은 본 발명의 실시예들이 적용되는 3차원 반도체 메모리 장치를 나타내는 단면도이다.
도 12 내지 도 15는 본 발명의 실시예들이 적용되는 3차원 반도체 장치의 셀 어레이 구조를 나타내는 사시도들이다.
도 16은 본 발명의 실시예들이 적용되는 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 실시예들이 적용되는 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 18은 본 발명의 실시예들이 적용되는 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 기판(10) 상에 식각 대상막(20)을 형성한다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 식각 대상막(20)은 수직적으로 적층된 복수의 막들을 포함할 수 있다. 일 실시예에 따르면, 식각 대상막(20)은 식각 선택성을 갖는 두 물질들을 번갈아 반복적으로 적층함으로써 형성될 수 있다. 예를 들어, 식각 대상막(20)은 기판(10) 상에 교대로 적층된 수평막들(100)과 층간 절연막들(200)을 포함할 수 있다. 여기서, 수평막들(100)은 층간 절연막들(200)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 층간 절연막들(200)은 실리콘 산화막이고, 수평막들(100)은 실리콘 질화막, 실리콘 산화질화막, 다결정 실리콘막, 또는 금속막들 중의 적어도 하나를 포함할 수 있다. 실시예들에서, 수평막들(100)은 동일한 물질로 형성될 수 있다.
다른 실시예에 따르면, 식각 대상막(20)은 단일막으로 형성되거나, 복수개의 막들을 적층하여 형성될 수 있다. 예를 들어, 식각 대상막(20)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전 패턴들 또는 반도체 패턴들을 포함할 수 있다.
계속해서, 도 1a를 참조하면, 식각 대상막(20) 상에 포토레지스트막(30)을 도포한다. 포토레지스트막(30)은 스핀 온 코팅(spin-on coating) 방법을 이용하여 형성될 수 있다. 실시예들에 따르면, 포토레지스트막(30)은 식각 대상막(20)보다 두껍게 도포될 수 있다. 또한, 포토레지스트막(30)은 빛을 받은 부분(즉, 노광 패턴들이) 현상액에 의해 제거되는 포지티브형 포토레지스트일 수 있으며, 광산 발생제(photo-acid generator, PAG)를 포함할 수 있다. 보다 구체적으로, 포지티브형 포토레지스트는 KrF 엑시머 레이저(248nm)용 레지스트, ArF 엑시머 레이저(193nm)용 레지스트, 또는 F2 엑시머 레이저(157nm)용 레지스트, 또는 극자외선(extreme ultraviolet, EUV; 13.5 nm)용 레지스트일 수 있다. 또한, 광산 발생제(PAG)는 발색기(chromophore group)를 포함하며, KrF 엑시머 레이저 (248nm), ArF 엑시머 레이저 (193nm), F2 엑시머 레이저 (157nm), EUV (13.5 nm) 중에서 선택되는 어느 하나의 광에 노광되면 산을 발생시킬 수 있다.
식각 대상막(20) 상에 포토레지스트막(30)을 형성한 후, 소프트 베이크(soft bake) 공정이 수행될 수 있다. 예를 들어, 소프트 베이크 공정은 약 110℃ 내지 약 120℃의 온도에서 약 1분 내지 5분 동안 수행될 수 있다. 이러한 소프트 베이크 공정은 포토레지스트막(30)의 경화도 및 접착력을 향상시킬 수 있다.
도 1b를 참조하면, 제 1 포토 마스크(M1)를 이용한 1차 노광 공정을 수행하여, 포토레지스트막(30)에 제 1 노광 패턴들(31a, 31b, 31c)을 형성한다.
제 1 포토 마스크(M1)는 마스크 기판(1), 및 마스크 기판(1) 상의 차광 패턴들(opaque patterns; 2), 및 차광 패턴들(2)에 의해 정의되는 복수의 투광 영역들(light transmission regions; 3a, 3b, 3c)을 포함한다.
마스크 기판(1)은 석영(quartz) 혹은 실리카(silica) 계열의 유리를 포함할 수 있다.
차광 패턴들(2)은 입사광(L1)이 실질적으로 마스크 기판(1)을 투과할 수 없도록 불투명 물질로 형성될 수 있다. 차광 패턴들(2)은 금속, 실리콘을 함유하는 금속, 또는 실리콘, 산소, 질소를 함유하는 금속을 포함할 수 있다. 예를 들어, 차광 패턴들(2)은 Cr(크롬), Ta(탄탈륨), MoSi(규화몰리브데늄), MoSiN(질화규화몰리브데늄), MoSiCN(질화탄화규화몰리브데늄), MoSiON(질화산화규화몰리브데늄), MoSiCON(질화산화탄화규화몰리브데늄) 등과 같은 불투명 물질이 사용될 수 있다.
일 실시예에 따르면, 마스크 기판(1)의 투광 영역들(3)에서 광투과율이 서로 다를 수 있다. 이를 위해, 마스크 기판(1)의 투광 영역들(3)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 노광 공정시 포토레지스트막(30)으로 입사되는 광 투과율(transmittance)이 마스크 기판(1)의 두께에 따라 달라질 수 있으므로, 포토레지스트막(30)에 입사되는 빛의 세기가 달라질 수 있다. 나아가, 1차 노광 공정시 투광 영역들(3a, 3b, 3c)로 입사되는 입사광(L1)의 간섭에 의해 해상도(resolution)가 저하되는 것을 줄이기 위해, 투광 영역들(3a, 3b, 3c)은 서로 이격될 수 있다.
보다 상세하게, 제 1 포토 마스크(M1)의 마스크 기판(1)은 차광 패턴들(2)에 의해 정의되는 제 1 내지 제 3 투광 영역들을 포함할 수 있다 제 1 투광 영역(3a)에서 마스크 기판(1)의 두께는 제 2 투광 영역(3b)에서 마스크 기판(1)의 두께보다 작을 수 있으며, 제 3 투광 영역(3c)에서 마스크 기판(1)의 두께는 제 2 투광 영역(3b)에서 마스크 기판(1)의 두께보다 클 수 있다. 일 실시예에서, 마스크 기판(1)은 3개의 투광 영역들(3a, 3b, 3c)을 포함하는 것으로 설명하였으나, 투광 영역들(3a. 3b, 3c)의 개수는 이에 제한되지 않는다.
제 1 포토 마스크(M1)를 이용한 1차 노광 공정시, 입사광(L1)의 투과율은 마스크 기판(1)의 두께가 감소할수록 증가될 수 있다. 즉, 마스크 기판(1)의 제 1 투광 영역(3a)에서의 투과율이 제 2 및 제 3 투광 영역들(3ㅠ, 3c)에서의 투과율보다 클 수 있으며, 제 3 투광 영역(3c)에서의 투과율이 제 1 및 제 2 투광 영역들(3a, 3b)에서의 투과율보다 작을 수 있다.
이와 같은 제 1 포토 마스크(M1)를 이용한 1차 노광 공정에 의해 포토레지스트막(30)에 제 1 노광 패턴들(31a, 31b, 31c)이 형성될 수 있다. 1차 노광 공정시 입사광(L1)은 KrF 엑시머 레이저 (248nm), ArF 엑시머 레이저 (193nm), F2 엑시머 레이저 (157nm), 또는 EUV (13.5nm)일 수 있다.
일 실시예에 따르면, 제 1 포토 마스크(M1)의 투광 영역들(3a, 3b, 3c)을 투과한 입사광(L1)이 포토레지스트막(30)과 반응하여 제 1 노광 패턴들(31a, 31b, 31c)이 형성될 수 있다. 즉, 제 1 노광 패턴들(31a, 31b, 31c)은 현상액에 의해 제거 가능한 물질로 변환된 포토레지스트막(30)의 일부분들에 해당한다.
제 1 노광 패턴들(31a, 31b, 31c)은 서로 이격되어 형성되며, 서로 다른 높이를 가질 수 있다. 상세하게, 제 1 투광 영역(3a)을 통해 입사된 빛의 세기가 가장 크므로, 제 1 투광 영역(3a)에 대응하는 제 1 노광 패턴(31a)의 높이가 제 2 및 제 3 투광 영역들(3b, 3c)에 대응하는 제 1 노광 패턴들(31b, 31c)의 높이보다 클 수 있다. 그리고, 제 3 투광 영역(3c)을 통해 입사되는 빛의 세기가 가장 작으므로, 제 3 투광 영역(3c)에 대응하는 제 1 노광 패턴(31c)의 높이가 제 1 노광 패턴들(31a, 31b)의 높이보다 작을 수 있다.
이에 더하여, 일 실시예에 따르면, 제 1 노광 패턴들(31a, 31b, 31c) 간의 높이 차이는 층간 절연막들(200) 및 수평막들(100)의 두께에 따라 달라질 수 있다. 그리고 일 실시예에서, 제 1 노광 패턴들(31) 간의 높이 차이는 균일할 수 있다.
도 1c를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정을 수행한다. 일 실시예에 따르면, 제 2 포토 마스크(M2)는 마스크 기판(1), 및 마스크 기판(1) 상의 차광 패턴들(2)을 포함할 수 있다. 제 2 포토 마스크(M2)의 마스크 기판(1)은, 상술한 제 1 포토 마스크(M1)처럼, 차광 패턴들(2)에 의해 정의되는 복수의 투광 영역들(3a, 3b, 3c)을 포함한다. 실시예들에 따르면, 제 2 포토 마스크(M2)의 투광 영역들(3a, 3b, 3c)은 제 1 노광 패턴들(31a, 31b, 31c) 사이의 포토레지스트막(30)으로 입사광(L2)을 제공한다. 그리고, 2차 노광 공정시 제 2 포토 마스크(M2)의 투광 영역들(3a, 3b, 3c)에서 광 투과율은 1차 노광 공정시 제 1 포토 마스크(M1)의 투광 영역(3a, 3b, 3c)에서 광 투과율보다 작을 수 있다.
상세하게, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)처럼, 제 1 내지 제 3 투광 영역들(3a, 3b, 3c)을 포함하며, 제 1 내지 제 3 투광 영역들(3a, 3b, 3c)에서 입사광(L2)의 투과율이 서로 다를 수 있다. 즉, 제 1 내지 제 3 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 일 실시예에 따르면, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)를 소정 거리 이동시킨 제 1 포토 마스크(M1)일 수 있다. 다른 실시예에 따르면, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)와 별도로 제공될 수 있다.
이와 같은 제 2 포토 마스크(M2)를 이용한 2차 노광 공정에 의해 포토레지스트막(30)에 제 2 노광 패턴들(32)이 형성될 수 있다. 구체적으로, 제 2 포토 마스크(M2)의 투광 영역들(3)을 투과한 입사광(L2)이 포토레지스트막(30)과 반응하여 제 2 노광 패턴들(32)이 형성될 수 있다.
보다 상세하게, 제 2 포토 마스크(M2)가 제 1 포토 마스크(M1)와 동일할 경우, 2차 노광 공정시 사용되는 입사광(L2)의 세기는 1차 노광 공정시 사용되는 입사광(도 1b의 L1 참조)의 세기보다 작을 수 있다. 이와 달리, 1차 노광 공정 및 2 노광 공정시 동일한 입사광이 사용되는 경우, 제 2 포토 마스크(M2)의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 제 1 포토 마스크(도 1b의 M1 참조))의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께와 다를 수 있다.
제 2 노광 패턴들(32a, 32b, 32c)은 서로 다른 높이를 가질 수 있으며, 제 2 노광 패턴들(32a, 32b, 32c) 각각은 인접하는 제 1 노광 패턴들(31a, 31b, 31c) 사이에 형성될 수 있다. 그리고, 인접하는 제 1 노광 패턴들(31) 사이에 형성된 제 2 노광 패턴(32a, 32b, 32c)은 인접하는 제 1 노광 패턴들(31a, 31b, 31c)과 높이차를 가질 수 있다. 일 실시예에서, 제 2 노광 패턴들(32a, 32b, 32c)의 최대 높이는 제 1 노광 패턴들(31a, 31b, 31c)의 최대 높이보다 작을 수 있다. 또한, 제 2 노광 패턴들(32a, 32b, 32c)의 최소 높이 또한, 제 1 노광 패턴들(31a, 31b, 31c)의 최소 높이 보다 작을 수 있다.
제 2 노광 패턴들(32a, 32b, 32c) 간의 높이 차이는 제 1 노광 패턴들(31a, 31b, 31c) 간의 높이 차이와 실질적으로 동일할 수 있다. 그리고, 인접하는 제 1 노광 패턴(31a, 31b, 31c)과 제 2 노광 패턴(32a, 32b, 32c) 간의 높이 차이는, 제 1 노광 패턴들(31a, 31b, 31c) 간의 높이 차이(또는 제 2 노광 패턴들(32a, 32b, 32c) 간의 높이 차이)보다 작을 수 있다.
도 1d를 참조하면, 현상 공정을 수행하여 제 1 및 제 2 노광 패턴들(31a, 31b, 31c, 32a, 32b, 32c)을 제거함으로써, 식각 대상막(20) 상에 포토레지스트 패턴(35)을 형성한다.
서로 다른 높이로 형성된 제 1 내지 제 2 노광 패턴들(31a, 31b, 31c, 32a, 32b, 32c)을 제거함으로써, 포토레지스트 패턴(35)은 계단 형상을 가질 수 있다. 예를 들어, 포토레지스트 패턴(35)의 측벽이 가장자리 영역에서 중심 영역으로 가까워질수록, 포토레지스트 패턴(35)의 두께(즉, 높이; H1)가 규칙적으로 증가될 수 있다. 일 실시예에서, 규칙적으로 증가하는 포토레지스트 패턴(35)의 두께(H1)는 식각 대상막(20)의 수평막(100)과 층간 절연막(200)의 두께의 합(h1)보다 클 수 있다.
도 1e를 참조하면, 포토레지스트 패턴(35)을 이용하여 식각 대상막(20)을 이방성 식각함으로써, 계단 형상을 갖는 하부 구조체(25)를 형성할 수 있다.
일 실시예에 따르면, 식각 대상막(20)에서 최상층에 위치하는 층간 절연막(200)(또는 수평막(100))의 상부면이 노출될 때까지 포토레지스트 패턴(35)의 전면에 대해 이방성 식각 공정이 수행될 수 있다. 이방성 식각 공정에 의해 적층된 층간 절연막들(200)(또는 수평막들(100))의 상부면들이 노출될 수 있다. 이 때, 최소 두께를 갖는 포토레지스트 패턴(35)의 일부분에서 식각 대상막(20)의 식각량이 가장 많을 수 있다. 그리고, 최대 두께를 갖는 포토레지스트 패턴(35)의 일부분(즉, 노광되지 않은 부분)에서, 식각 대상막(20)의 식각량이 가장 작을 수 있다.
이와 같이, 계단 형상을 갖는 포토레지스트 패턴(35)을 이용함으로써, 1 회의 이방성 식각 공정을 수행하여 계단 형상을 갖는 하부 구조체(25)를 형성할 수 있다. 보다 상세하게, 하부 구조체(25)는 기판(10)의 가장자리 영역에서 기판(10)의 중심 영역에 인접할수록 수직적 높이가 규칙적으로(즉, h1 높이 만큼씩) 증가하는 계단 구조를 가질 수 있다. 이러한 계단 구조에서, 적층된 수평막들(100)의 일측벽들은 서로 다른 위치에 배치될 수 있다. 그리고, 수평막들(100)의 일측벽들 간의 거리는 1차 및 2차 노광 공정시 제 1 및 제 2 포토 마스크들(도 1b의 M1, 도 1c의 M2 참조)의 투광 영역들(도1b 및 도 1c의 3a, 3b, 3c 참조)의 폭에 따라 달라질 수 있을 것이다.
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다. 제 2 실시예에 따른 반도체 소자의 패턴 형성 방법에서, 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
제 2 실시예에 따르면, 노광 공정시 이용되는 제 1 및 제 2 포토 마스크들(M1, M2)의 마스크 기판들(1)은 차광 패턴들(2)에 의해 정의되는 복수의 투광 영역들(4a, 4b, 4c)을 포함하되, 투광 영역들(4a, 4b, 4c)은 불순물들이 도핑된 불순물층(4a, 4b, 4c)을 포함할 수 있다. 불순물층(4a, 4b, 4c)은 예를 들어, 게르마늄(Ge), 갈륨(Ga), 인(P) 또는 붕소(B) 등을 포함할 수 있다.
상세하게, 도 2a 및 도 2b를 참조하면, 제 1 및 제 2 포토 마스크들(M1, M2)의 불순물층(4a, 4b, 4c)으로 입사되는 빛은 불순물층(4a, 4b, 4c)의 이온들에 의해 반사 또는 산란되어 빛의 세기가 감소될 수 있다. 이 때, 빛의 세기는 불순물층(4a, 4b, 4c)의 이온 농도가 증가할수록 감소할 수 있다. 즉, 제 2 실시예에 따르면, 불순물층들(4a, 4b, 4c)에서 불순물의 이온 농도를 조절하여 투광 영역들(4a, 4b, 4c)에서 투과율을 다르게 조절할 수 있다.
상세하게 도 2a를 참조하면, 제 1 포토 마스크(M1)를 이용한 1차 노광 공정을 수행하여 포토레지스트막(30)에 제 1 노광 패턴들(31a, 31b, 31c)을 형성한다. 이 때, 제 1 포토 마스크(M1)는 불순물층이 형성된 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)을 포함하되, 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)에서 불순물의 농도가 서로 다를 수 있다. 구체적으로, 제 1 투광 영역(4a)에서 불순물의 농도가 제 2 및 제 3 투광 영역들(4b, 4c)에서의 불순물 농도보다 작고, 제 3 투광 영역(4c)에서 불순물의 농도가 제 1 및 제 2 투광 영역들(4a, 4b)에서 불순물의 농도보다 클 수 있다. 따라서, 1차 노광 공정시 제 1 포토 마스크(M1)의 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)에서 광 투과율이 서로 다를 수 있다. 즉, 포토레지스트막(30)에 입사되는 빛의 세기가 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)에서 서로 다를 수 있다. 이에 따라, 제 1 실시예에서 설명한 것처럼, 포토레지스트막(30)에 서로 다른 높이를 갖는 제 1 노광 패턴들(31a, 31b, 31c)이 형성될 수 있다.
도 2b를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정을 수행하여 포토레지스트막(30)에 제 2 노광 패턴들(32a, 32b, 32c)을 형성한다. 여기서, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)와 마찬가지로, 불순물층을 포함하는 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)을 포함하되, 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)에서 불순물의 농도가 서로 다를 수 있다. 이에 따라, 2차 노광 공정시 제 1 내지 제 3 투광 영역들(4a, 4b, 4c)에서 투과율이 서로 다를 수 있다. 그리고, 2차 노광 공정시 광 투과율은 1차 노광 공정시 광 투과율보다 작을 수 있다. 이와 같이, 2차 노광 공정을 수행함에 따라, 제 1 실시예에서 설명한 것처럼, 포토레지스트막(30)에 서로 다른 높이를 갖는 제 2 노광 패턴들(32a, 32b, 32c)을 형성할 수 있다.
이후, 도 1d 및 도 1e를 참조하여 설명한 것처럼, 제 1 및 제 2 노광 패턴들(31, 32)을 제거하여, 계단 형상을 갖는 포토레지스트 패턴(35)을 형성한 후, 식각 대상막(20)을 이방성 식각함으로써 1회의 이방성 식각 공정을 통해 계단 형상을 갖는 하부 구조체(25)를 형성할 수 있다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다. 제 3 실시예에 따른 반도체 소자의 패턴 형성 방법에서, 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
제 3 실시예에 따르면, 도 3a 및 3b에 도시된 바와 같이, 1차 노광 공정시 사용되는 제 1 포토 마스크(M1)의 투광 영역들(3a, 3b, 3c)의 폭과, 2차 노광 공정시 사용되는 제 2 포토 마스크(M2)의 투광 영역들(3a, 3b, 3c)의 폭이 다를 수 있다.
상세하게, 도 3a를 참조하면, 제 1 포토 마스크(M1)를 이용한 1차 노광 공정을 수행하여 포토레지스트막(30)에 제 1 노광 패턴들(31a, 31b, 31c)을 형성한다. 이 때, 제 1 포토 마스크(M1)의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 서로 다를 수 있으며, 이에 따라, 광 투과율은 서로 다를 수 있다. 제 1 포토 마스크(M1)를 이용하여 형성된 제 1 노광 패턴들(31a, 31b, 31c)은 앞에서 설명한 바와 같이, 동일한 폭을 갖되 서로 다른 높이를 가질 수 있다.
도 3b를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정을 수행하여 포토레지스트막(30)에 제 2 노광 패턴들(31a, 31b, 31c)을 형성한다. 이 때, 제 2 포토 마스크(M2)의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 그리고, 제 2 포토 마스크(M2)에서 투광 영역들(3a, 3b, 3c)의 폭이 제 1 포토 마스크(M1)에서 투광 영역들(3a, 3b, 3c)의 폭보다 클 수 있다.
이와 같은 제 2 포토 마스크(M2)를 이용하여 형성된 제 2 노광 패턴들(32a, 32b, 32c) 각각은 인접하는 제 1 노광 패턴들(31a, 31b, 31c) 사이에 배치될 수 있다. 제 2 노광 패턴들(32a, 32b, 32c)은 서로 다른 높이를 가질 수 있으며, 이 실시예에서 제 2 노광 패턴들(32a, 32b, 32c)의 폭은 제 1 노광 패턴들(31a, 31b, 31c)의 폭보다 클 수 있다.
이후, 도 3c를 참조하면, 도 1d를 참조하여 설명한 것처럼, 제 1 및 제 2 노광 패턴들(31a-31c, 32a-32c)을 제거하여, 계단 형상을 갖는 포토레지스트 패턴(35)을 형성한다. 이어서, 도 3d를 참조하면, 도 1e를 참조하여 설명한 것처럼, 포토레지스트 패턴(35)을 이용하여 식각 대상막(20)을 이방성 식각함으로써 1회의 이방성 식각 공정을 통해 계단 형상을 갖는 하부 구조체(25)를 형성할 수 있다. 이 실시예에서, 하부 구조체(25)는 1차 및 2차 노광 공정에서 형성된 제 1 및 제 2 노광 패턴들(도 3b의 31a-31c, 32a-32c 참조)의 폭들에 따라, 수직적으로 인접하는 수평막들에서 일측벽들 간의 수평적 거리가 달라질 수 있다.
도 4a 내지 도 4c는 본 발명의 제 4 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다. 제 4 실시예에 따른 반도체 소자의 패턴 형성 방법에서, 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
제 4 실시예에 따르면, 도 4a 내지 도 4c에 도시된 바와 같이, 식각 대상막(20)에 계단 구조를 갖는 포토레지스트 패턴(35)을 형성하기 위해, 1차, 2차, 및 3차 노광 공정들이 수행될 수 있다. 이 실시예에서 노광 공정들을 3회 수행하는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
상세하게, 도 4a를 참조하면, 제 1 포토 마스크(M1)를 이용한 1차 노광 공정을 수행하여 포토레지스트막(30)에 제 1 노광 패턴들(31a, 31b, 31c)을 형성한다. 이 때, 제 1 포토 마스크(M1)의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 서로 다를 수 있으며, 이에 따라, 광 투과율은 서로 다를 수 있다. 제 1 포토 마스크(M1)를 이용하여 형성된 제 1 노광 패턴들(31a, 31b, 31c)은 앞에서 설명한 바와 같이, 동일한 폭을 갖되 서로 다른 높이를 가질 수 있다.
이 실시예에 따르면, 제 1 포토 마스크(M1)의 투과 영역들(3a, 3b, 3c) 간의 이격 거리가 제 1 실시예에서 제 1 포토 마스크(M1)의 투과 영역들(3a, 3b, 3c) 간의 이격 거리보다 클 수 있다. 따라서, 1차, 2차 및 3차 노광 공정시 투광 영역들(3a, 3b, 3c) 로 입사된 입사광들 간의 간섭을 보다 줄일 수 있다.
도 4b를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정을 수행하여 포토레지스트막(30)에 제 2 노광 패턴들(32a, 32b, 32c)을 형성한다. 이 때, 제 2 포토 마스크(M2)의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 예를 들어, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)을 소정 거리 이동시킨 것일 수 있다. 이러한 경우, 2차 노광 공정시 광 투과율은 1차 노광 공정시 광 투과율보다 작을 수 있다.
2차 노광 공정에 의해 형성된 제 2 노광 패턴들(32a, 32b, 32c) 각각은 제 1 노광 패턴들(31a, 31b, 31c) 사이에 배치될 수 있으며, 인접한 제 1 노광 패턴(31a, 31b, 31c)과 높이 차이를 가질 수 있다.
도 4c를 참조하면, 제 3 포토 마스크(M3)를 이용한 3차 노광 공정을 수행하여 포토레지스트막(30)에 제 3 노광 패턴들(33a, 33b, 33c)을 형성한다. 이 때, 제 3 포토 마스크(M3)의 투광 영역들(3a, 3b, 3c)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 예를 들어, 제 3 포토 마스크(M3)는 2차 노광 공정 후, 제 1 포토 마스크(M1)을 소정 거리 이동시킨 것일 수 있다. 이러한 경우, 3차 노광 공정시 광 투과율은 2차 노광 공정시 광 투과율보다 작을 수 있다.
3차 노광 공정에 의해 형성된 제 3 노광 패턴들(33a, 33b, 33c) 각각은 제 1 노광 패턴들(31a, 31b, 31c)과 제 2 노광 패턴들(32a, 32b, 32c) 사이에 배치될 수 있으며, 인접한 제 1 및 제 2 노광 패턴들(31a, 31b, 31c, 32a, 32b, 32c)과 높이 차이를 가질 수 있다.
이후, 도 1d를 참조하여 설명한 것처럼, 제 1 내지 제 2 노광 패턴들(31a-31c, 32a-32c)을 제거하여 계단 형상을 갖는 포토레지스트 패턴(35)을 형성한다. 이어서, 도 1e를 참조하여 설명한 것처럼, 포토레지스트 패턴(35)을 이용하여 식각 대상막(20)을 이방성 식각함으로써 1회의 이방성 식각 공정을 통해 계단 형상을 갖는 하부 구조체(25)를 형성할 수 있다.
도 5a 내지 도 5d는 본 발명의 제 5 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다. 제 5 실시예에 따른 반도체 소자의 패턴 형성 방법에서, 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 5a를 참조하면, 반도체 기판(10) 상에 식각 대상막(20)이 형성될 수 있다. 이 실시예에서, 반도체 기판(10)은 제 1 콘택 영역(CTR1), 제 2 콘택 영역(CTR2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다.
식각 대상막(20)은 반도체 기판(10)의 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 및 셀 어레이 영역(CAR)을 덮을 수 있다. 식각 대상막(20)은 식각 선택성을 갖는 두 물질들을 번갈아 반복적으로 적층함으로써 형성될 수 있다. 예를 들어, 식각 대상막(20)은 반도체 기판(10) 상에 교대로 적층된 수평막들(100)과 층간 절연막들(200)을 포함할 수 있다.
이어서, 식각 대상막(20) 상에 포토레지스트막(30)이 형성될 수 있다. 포토레지스트막(30)은 스핀 온 코팅(spin-on coating) 방법을 이용하여 형성될 수 있으며, 식각 대상막(20)보다 두껍게 도포될 수 있다. 또한, 포토레지스트막(30)은 빛을 받은 부분(즉, 노광 패턴들이) 현상액에 의해 제거되는 포지티브형 포토레지스트일 수 있으며, 광산 발생제(photo-acid generator, PAG)를 포함할 수 있다. 식각 대상막(20) 상에 포토레지스트막(30)을 형성한 후, 소프트 베이크(soft bake) 공정이 수행될 수 있다.
계속해서, 도 5a를 참조하면, 제 1 포토 마스크(M1)를 이용한 1차 노광 공정을 수행하여 포토레지스트막(30)에 제 1 노광 패턴들(31a, 31b, 31c, 31d, 31e, 31f)을 형성한다.
이 실시예에 따르면, 제 1 포토 마스크(M1)는 반도체 기판(10)의 제 1 콘택 영역(CTR1)에 대응하는 제 1 투광 영역들(5a, 5b) 및 반도체 기판(10)의 제 2 콘택 영역(CTR2)에 대응하는 제 2 투광 영역들(5c, 5d, 5e, 5f)을 포함한다. 보다 상세하게, 제 1 포토 마스크(M1)는 마스크 기판(1), 마스크 기판(1) 상의 차광 패턴들(2), 및 차광 패턴들(2)에 의해 정의되는 제 1 및 제 2 투광 영역들(5a, 5b, 5c, 5d, 5e, 5f)을 포함한다.
1차 노광 공정시 제 1 투광 영역들(5a, 5b)에서 서로 광 투과율이 다를 수 있으며, 제 2 투광 영역들(5c, 5d, 5e, 5f)에서 서로 투과율이 다를 수 있다. 구체적으로, 제 1 투광 영역들(5a, 5b)에서 마스크 기판(1)의 두께가 서로 다를 수 있으며, 제 2 투광 영역들(5c, 5d, 5e, 5f)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 이에 더하여, 인접하는 제 1 투광 영역들(5a, 5b) 간의 두께 차이는 인접하는 제 2 투광 영역들(5c, 5d, 5e, 5f) 간의 두께 차이보다 클 수 있다. 나아가, 일 실시예에서, 제 1 투광 영역들(5a, 5b)의 개수와 제 2 투광 영역들(5c, 5d, 5e, 5f)의 개수가 다를 수 있다.
이와 같은 제 1 포토 마스크(M1)를 이용하여 1차 노광 공정을 수행함으로써, 제 1 콘택 영역(CTR1)과 제 2 콘택 영역(CTR2)에서 제 1 노광 패턴들(31a, 31b, 31c, 31d, 31e, 31f)이 형성될 수 있다. 이 실시예에 따르면, 1차 노광 공정시 제 1 콘택 영역(CTR1)과 제 2 콘택 영역(CTR2)에서 광 투과율이 서로 다르므로, 제 1 노광 패턴들(31a, 31b, 31c, 31d, 31e, 31f)은 높이 차이를 가질 수 있다. 이에 더하여, 제 1 콘택 영역(CTR1)에서 제 1 노광 패턴들(31a, 31b) 간의 높이 차이는 제 2 콘택 영역(CTR2)에서 제 1 노광 패턴들(31c, 31d, 31e, 31f) 간의 높이 차이보다 클 수 있다.
도 5b를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정을 수행하여 포토레지스트막(30)에 제 2 노광 패턴들(32a, 32b, 32c, 32d, 32e, 32f)을 형성한다.
이 실시예에 따르면, 제 2 포토 마스크(M2)는 반도체 기판(10)의 제 1 콘택 영역(CTR1)에 대응하는 제 1 투광 영역들(5a, 5b) 및 제 2 콘택 영역(CTR2)에 대응하는 제 2 투광 영역들(5c, 5d, 5e, 5f)를 포함할 수 있다. 이 실시예에서, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)를 소정거리 이동시킨 것일 수 있다.
2차 노광 공정에 의해 형성된 제 2 노광 패턴들(32a, 32b, 32c, 32d, 32e, 32f) 각각은 인접하는 제 1 노광 패턴들(31a, 31b, 31c, 31d, 31e, 31f) 사이에 형성될 수 있다. 제 1 콘택 영역(CTR1)에서, 서로 인접하는 제 1 및 제 2 노광 패턴들(31a-31b, 32a-32b) 간의 높이 차이는, 제 2 콘택 영역(CTR2)에서 인접하는 제 1 및 제 2 노광 패턴들(31c-31f, 32c-32f) 간의 높이 차이보다 클 수 있다. 나아가, 제 2 콘택 영역(CTR2)에서 인접하는 제 1 및 제 2 노광 패턴들(31c-31f, 32c-32f) 간의 높이 차이는 식각 대상막(20)의 수평막(100)과 층간 절연막(200)의 두께의 합보다 클 수 있다.
도 5c를 참조하면, 현상 공정을 수행하여 제 1 및 제 2 노광 패턴들(31a-31f, 32a-32f)을 제거함으로써 포토레지스트 패턴(35)을 형성한다. 여기서 포토레지스트 패턴(35)은 제 1 콘택 영역(CTR1)에서와 제 2 콘택 영역(CTR2)에서 비대칭적인 계단 형상을 가질 수 있다.
계속해서, 도 5d를 참조하면, 포토레지스트 패턴(35)을 이용하여 식각 대상막(20)을 이방성 식각함으로써 하부 구조체(25)를 형성한다.
포토레지스트 패턴(35)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 계단 형상을 가지므로, 제 1 및 제 2 콘택 영역(CTR2)에서 식각 대상막(20)의 식각량이 다를 수 있다. 다시 말해, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 셀 어레이 영역(CAR)에 인접할수록 식각 대상막(20)의 식각량은 감소될 수 있다.
제 5 실시예에 따르면, 하부 구조체(25)는 도 5d에 도시된 바와 같이, 제 1 콘택 영역(CTR1)과 제 2 콘택 영역(CTR2)에서 비대칭적인 계단 형상을 가질 수 있다. 이 때, 제 1 콘택 영역(CTR1)에서, 하부 구조체(25) 층간 절연막들(100)(또는 수평막들(200))이 차례로 노출되어 계단 형상을 형성할 수 있다. 그리고, 제 2 콘택 영역(CTR2)에서, 적층된 층간 절연막들(또는 수평막들)이 차례로 노출되어 계단 형상을 형성할 수 있다. 여기서, 제 1 콘택 영역(CTR1)에서 하부 구조체의 측벽 프로파일의 경사도는 제 2 콘택 영역(CTR2)에서 하부 구조체의 측벽 프로파일의 경사도보다 클 수 있다.
도 6a 내지 도 6h는 본 발명의 제 6 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다. 제 6 실시예에 따른 반도체 소자의 패턴 형성 방법에서, 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 6a를 참조하면, 반도체 기판(10) 상에 식각 대상막(20) 및 제 1 포토레지스트막(30)이 차례로 형성될 수 있다. 이 실시예에서, 반도체 기판(10)은 제 1 콘택 영역(CTR1), 제 2 콘택 영역(CTR2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다.
이 실시예에서, 제 1 포토 마스크(M1)는 제 1 콘택 영역(CTR1)에 대응하는 제 1 투광 영역들(5a, 5b)을 포함할 수 있다. 보다 상세하게, 제 1 포토 마스크(M1)는 마스크 기판(1), 마스크 기판(1) 상의 차광 패턴들(2), 및 차광 패턴들(2)에 의해 정의되는 제 1 투광 영역들(5a, 5b)을 포함한다.
1차 노광 공정시 제 1 투광 영역들(5a, 5b)에서 입사광의 투과율이 서로 다를 수 있다. 예를 들어, 제 1 투광 영역들(5a, 5b)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 이에 따라, 제 1 콘택 영역(CTR1) 상의 포토레지스트막(30)에 높이 차이를 갖는 제 1 노광 패턴들(31a, 31b)이 형성될 수 있다.
도 6b를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정에 의해 제 1 포토레지스트막(30)에 제 2 노광 패턴들(32a, 32b)이 형성될 수 있다. 여기서, 제 2 포토 마스크(M2)는 제 1 콘택 영역(CTR1)에 대응하는 제 1 투광 영역들(5a, 5b)을 포함할 수 있다. 이 실시예에서, 제 2 포토 마스크(M2)는 제 1 포토 마스크(M1)를 소정거리 이동시킨 것일 수 있다. 2차 노광 공정에 의해 제 2 노광 패턴들(32a, 32b) 각각은 인접하는 제 1 노광 패턴들(31a, 31b) 사이에 형성될 수 있으며, 인접하는 제 1 노광 패턴들(31a, 31b)과 높이 차이를 가질 수 있다.
도 6c를 참조하면, 현상 공정을 수행하여 제 1 및 제 2 노광 패턴들(31a, 31b, 32a, 32b)을 제거함으로써, 제 1 포토레지스트 패턴(35)을 형성할 수 있다. 제 1 포토레지스트 패턴(35)은, 도시된 바와 같이, 제 1 콘택 영역(CTR1)에서 계단형 구조를 가질 수 있다.
도 6d를 참조하면, 제 1 포토레지스트 패턴(35)을 이용하여 식각 대상막(20)을 1차 이방성 식각함으로써 예비 하부 구조체(23)를 형성한다. 이 실시예에 따르면, 1차 이방성 식각 공정에 의해 식각 대상막(20)의 하부 영역에 배치된 층간 절연막들(200; 또는 수평막들(100))이 상부면들이 노출되는 계단 구조를 형성할 수 있다.
도 6e를 참조하면, 예비 하부 구조체(23)를 형성한 후, 반도체 기판(10) 상에 예비 하부 구조체(23)를 덮는 제 2 포토레지스트막(40)이 형성될 수 있다.
계속해서, 제 3 포토 마스크(M3)를 이용한 3차 노광 공정을 수행하여 제 3 노광 패턴들(41a, 41b)을 형성한다. 이 실시예에서, 제 3 포토 마스크(M3)는 반도체 기판(10)의 제 2 콘택 영역(CTR2)에 대응하는 제 2 투광 영역들(6a, 6b)을 포함할 수 있다. 3차 노광 공정시 제 2 투광 영역들(56a, 6b)에서 입사광의 투과율이 서로 다를 수 있다. 예를 들어, 제 2 투광 영역들(6a, 6b)에서 마스크 기판(1)의 두께가 서로 다를 수 있다. 이에 따라, 제 2 콘택 영역(CTR2) 상의 포토레지스트막(30)에 높이 차이를 갖는 제 3 노광 패턴들(41a, 41b)이 형성될 수 있다.
도 6f를 참조하면, 제 4 포토 마스크(M4)를 이용한 4차 노광 공정을 수행하여 제 4 노광 패턴들(42a, 42b)을 형성한다. 여기서, 제 4 포토 마스크(M4)는 제 2 콘택 영역(CTR2)에 대응하는 제 2 투광 영역들(6a, 6b)을 포함할 수 있다. 이 실시예에서, 제 4 포토 마스크(M4)는 제 3 포토 마스크(M3)를 소정거리 이동시킨 것일 수 있다. 4차 노광 공정에 의해 제 4 노광 패턴들(42a, 42b) 각각은 인접하는 제 3 노광 패턴들(41a, 41b) 사이에 형성될 수 있으며, 인접하는 제 3 노광 패턴들(41a, 41b)과 높이 차이를 가질 수 있다.
도 6g를 참조하면, 현상 공정을 수행하여 제 3 및 제 4 노광 패턴들(41a, 41b, 42a, 42b)을 제거하여 제 2 포토레지스트 패턴(45)을 형성한다. 제 2 포토레지스트 패턴(45)은, 도시된 바와 같이, 제 2 콘택 영역(CTR2)에서 계단형 구조를 가질 수 있다.
도 6h를 참조하면, 제 2 포토레지스트 패턴(45)을 이용하여 예비 하부 구조체(23)를 2차 이방성 식각함으로써 하부 구조체(25)를 형성한다. 이 실시예에 따르면, 2차 이방성 식각 공정에 의해 예비 하부 구조체(23)의 상부 영역에 배치된 층간 절연막들(200; 또는 수평막들(100))이 상부면들이 차례로 노출되는 계단 구조를 형성할 수 있다.
제 6 실시예에 따르면, 하부 구조체(25)는 제 1 콘택 영역(CTR1)과 제 2 콘택 영역(CTR2)에서 비대칭적인 계단 형상을 가질 수 있다. 이 때, 제 1 콘택 영역(CTR1)에서 하부 구조체(25)의 하부 영역에 배치된 층간 절연막들(200; 또는 수평막들(100))이 차례로 노출되어 계단 형상을 형성할 수 있다. 그리고, 제 2 콘택 영역(CTR2)에서 하부 구조체(25)의 상부 영역에 배치된 층간 절연막들(200; 또는 수평막들(100))이 차례로 노출되어 계단 형상을 형성할 수 있다.
도 7a 내지 도 7e는 본 발명의 제 7 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 도면들이다.
도 7a를 참조하면, 하부 배선들(15; lower interconnections)을 포함하는 하부막(10) 상에 식각 대상막(20)이 형성될 수 있다.
하부막(10)은 반도체 기판(미도시), 반도체 기판 상에 형성된 반도체 소자들(미도시; 예를 들어, MOS 트랜지스터들, 캐패시터 및 저항), 및 반도체 소자들을 덮는 적어도 하나 이상의 절연막들을 포함한다. 여기서, 반도체 소자들은 하부 배선들(15)과 전기적으로 연결될 수 있다. 절연막들은 실리콘 산화막보다 유전 상수가 낮은 저유전막을 포함할 수 있으며, 금속간 절연막(Inter-Metal Dielectric; IMD)일 수 있다.
하부 배선들(15)은 비저항이 낮은 금속 물질로 이루어질 수 있다. 하부 배선들(15)은 금속막에 대한 패터닝 공정 또는 다마신 공정을 이용하여 형성될 수 있다. 하부 배선들(15)은 배리어 금속층(21) 및 금속층(23)을 포함할 수 있다. 배리어 금속층(21)은 예를 들어, Ti, Ta, Mo, TixNy, TaxNy, TixZry, TixZryNz, NbxNy, ZrxNy, WxNy, VxNy, HfxNy, MoxNy, RexNy 및 TixSiyNz 중에서 선택된 적어도 하나 이상을 포함할 수 있다. 금속층(23)은 예를 들어, 텅스텐, 구리 및 알루미늄 중에 적어도 하나를 포함할 수 있다.
이 실시예에서 식각 대상막(20)은 적층된 복수의 층간 절연막들(11)과 이들 사이에 개재된 식각 정지막(21)을 포함할 수 있다. 층간 절연막(11)은 실리콘 산화막보다 유전 상수가 낮은 저유전막을 포함할 수 있으며, 금속간 절연막(Inter-Metal Dielectric; IMD)일 수 있다. 예를 들어, 층간 절연막(11)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막(11)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 식각 정지막(21)은 SiN, SiON, SiC, SiCN, BN(Boron Nitride) 또는 이들의 조합으로 형성될 수 있다.
계속해서, 식각 대상막(20) 상에 포토레지스트막(30)이 형성될 수 있다. 앞에서 설명한 것처럼, 포토레지스트막(30)은 스핀 온 코팅(spin-on coating) 방법을 이용하여 형성될 수 있으며, 식각 대상막(20)보다 두껍게 도포될 수 있다. 또한, 포토레지스트막(30)은 빛을 받은 부분(즉, 노광 패턴들)이 현상액에 의해 제거되는 포지티브형 포토레지스트일 수 있으며, 광산 발생제(photo-acid generator, PAG)를 포함할 수 있다. 식각 대상막(20) 상에 포토레지스트막(30)을 형성한 후, 소프트 베이크(soft bake) 공정이 수행될 수 있다.
계속해서, 도 7a를 참조하면, 제 1 포토 마스크(M1)를 이용하여 포토레지스트막(30)으로 광을 조사하는 1차 노광 공정을 수행한다.
이 실시예에 따르면, 제 1 포토 마스크(M1)는 마스크 기판(1), 마스크 기판(1) 상의 차광 패턴들(2), 및 차광 패턴들(2)에 의해 정의되는 투광 영역(3)을 포함한다.
실시예들에 따르면, 투광 영역(3)에서 마스크 기판(1)의 두께를 조절함으로써 입사광(L1)의 투과율을 조절할 수 있다. 이 실시예에서, 제 1 포토 마스크(M1)의 투광 영역(3)은 하부 배선(15)에 대응하는 위치에 배치될 수 있다. 또한, 제 1 포토 마스크(M1)의 투광 영역(3)은 원 또는 사각 형상을 가질 수 있다.
이와 같은 제 1 포토 마스크(M1)를 이용한 1차 노광 공정에 의해 포토레지스트막(30)에 제 1 노광 패턴(31)이 형성될 수 있다. 즉, 제 1 포토 마스크(M1)의 투광 영역(3)을 투과한 입사광(L1)이 포토레지스트막(30)과 반응하여 제 1 노광 패턴(31)이 형성될 수 있다. 제 1 노광 패턴(31)의 폭은 하부 배선(15)의 폭보다 작을 수 있다.
도 7b를 참조하면, 제 2 포토 마스크(M2)를 이용한 2차 노광 공정을 수행한다.
이 실시예에 따르면, 제 2 포토 마스크(M2)는 마스크 기판(1), 마스크 기판(1) 상의 차광 패턴들(2), 및 차광 패턴들(2)에 의해 정의되는 투광 영역(3)을 포함한다. 그리고, 제 2 포토 마스크(M2)의 투광 영역(3)에서 마스크 기판(1)의 두께는 제 1 포토 마스크(M1)의 투광 영역(3)에서 마스크 기판(1)의 두께보다 작을 수 있다. 그리고, 제 2 포토 마스크(M2)의 투광 영역(3)의 폭은 제 1 포토 마스크(M1)의 투광 영역(3)의 폭보다 클 수 있다. 나아가, 제 2 포토 마스크(M2)의 투광 영역(3)은 라인 형상을 가질 수 있다.
나아가, 이 실시예에 따르면, 제 2 포토 마스크(M2)의 투광 영역(3)은 제 1 노광 패턴(31)과 중첩되는 위치에 배치될 수 있다. 2차 노광 공정시 제 2 포토 마스크(M2)의 투광 영역(3)에서 입사광(L2)의 투과율은 1차 노광 공정시 제 1 포토 마스크(M1)의 투광 영역(3)에서 투과율보다 작을 수 있다. 이에 따라, 2차 노광 공정에 의해 형성되는 제 2 노광 패턴(32)은 제 1 노광 패턴(31)의 일부분과 중첩되는 라인 형태일 수 있다. 구체적으로, 제 2 노광 패턴(32)의 높이는 제 1 노광 패턴(31)의 높이보다 작고, 제 2 노광 패턴(32)의 폭은 제 1 노광 패턴(31)의 폭보다 클 수 있다.
도 7c를 참조하면, 현상 공정을 수행하여 제 1 및 제 2 노광 패턴들(31, 32)을 제거함으로써 포토레지스트 패턴(35)을 형성한다. 포토 레지스트 패턴(35)은 하부 배선(15)에 대응하는 영역에서 높이 차를 가질 수 있다.
계속해서, 도 7d를 참조하면, 포토레지스트 패턴(35)을 이용하여 식각 대상막(20)을 이방성 식각하여 하부 구조체(25)를 형성한다.
포토레지스트 패턴(35)은 소정 영역에서 높이 차이를 가지므로, 이방성 식각에 의해 식각 대상막(20)의 식각량이 소정 영역들에서 다를 수 있다. 상세하게, 하부 구조체(25)에 층간 절연막들을 관통하여 하부 배선(15)을 노출시키는 콘택 홀(H)과, 콘택 홀(H)과 연결되며 일방향으로 연장되는 트렌치(T)가 형성될 수 있다.
이 실시예에 따르면, 포토레지스트 패턴(35)을 이용한 1회의 이방성 식각 공정으로 콘택 홀(H)과 트렌치(T)를 동시에 형성할 수 있다. 따라서 반도체 소자의 제조 공정을 보다 단순화할 수 있다.
도 7e를 참조하면, 콘택 홀(H) 및 트렌치(T) 내에 도전 물질을 매립하여 배선 구조체(50)를 형성한다. 일 실시예에 따르면, 배선 구조체를 형성하는 것은, 콘택 홀(H) 및 트렌치(T) 내에 배리어 금속막(51) 및 금속막(53)을 차례로 증착하는 것을 포함한다. 배리어 금속막(51)은 콘택 홀 및 트렌치의 내벽을 컨포말하게 덮을 수 있다. 배리어 금속막(51)은 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 금속막(53)은 예를 들어, 구리, 알루미늄, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 금속 물질로 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 3차원 구조의 반도체 메모리 장치를 제조할 수 있다.
도 8은 본 발명의 실시예들이 적용되는 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 8을 참조하면, 3차원 반도체 장치는 셀 어레이 영역(CAR), 주변회로 영역(PPR), 센스 앰프 영역(SAR), 디코딩 회로 영역(DCR) 및 콘택 영역(CTR)을 포함할 수 있다. 셀 어레이 영역(CAR)에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 셀 어레이 영역(CAR)에서 워드라인들(즉, 수평 전극들)은 수직적으로 적층될 수 있다. 주변 회로 영역(PPR)에는, 메모리 셀들의 구동을 위한 회로들이 배치되고, 센스 앰프 영역(SAR)에는, 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 콘택 영역(CTR)은 셀 어레이 영역(CAR)과 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 여기에는 워드라인들과 디코딩 회로 영역(DCR)을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
실시예들에 따르면, 워드라인들(즉, 수평 전극들)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있으며, 디코딩 회로 영역의 회로들과의 전기적 연결에서의 용이함을 위해, 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법을 이용하여 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 형성할 수 있다.
도 9 및 도 10은 본 발명의 실시예들이 적용되는 3차원 반도체 메모리 장치를 나타내는 회로도들이다.
도 9를 참조하면, 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은, 기판(10)으로부터 이격되어 그 상부에 배치되는, 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(10)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 다층의 워드라인들(WL0-WL3)은 본 발명의 실시예들에 따른 반도체 장치들의 상술한 기술적 특징을 갖도록 구성될 수 있다.
도 10을 참조하면, 복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결된다. 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다.
복수의 워드라인들(WL) 및 복수의 수직 구조체들(VS)이 비트라인(BL)과 선택 트랜지스터들(SST) 사이에 배치된다. 워드라인들(WL)은 본 발명의 실시예들에 따른 상술한 기술적 특징을 갖도록 구성될 수 있다. 수직 구조체들(VS)은 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 수직 구조체들(VS) 및 비트라인 플러그들(BLP)은 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 수직 구조체들(VS) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 메모리 요소들(ME)이 수직 구조체들(VS) 각각에 병렬로 연결된다. 메모리 요소들(ME) 각각은 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 워드라인들(WL) 각각은, 메모리 요소들(ME)의 상응하는 하나를 통해, 수직 구조체들(VS)의 상응하는 하나에 연결된다.
선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 선택 라인들(SL)은 워드라인들(WL)에 평행할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치들이 도 9 및 도 10을 참조하여 예시적으로 설명되었다. 하지만, 도 9 및 도 10은 본 발명의 기술적 사상의 가능한 응용에 대한 보다 나은 이해를 위해 제공되는 것일 뿐, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
도 11은 본 발명의 실시예들이 적용되는 3차원 반도체 메모리 장치를 나타내는 단면도이다.
도 11을 참조하면, 기판(10)은 제 1 방향에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측의 콘택 영역(CTR)을 포함할 수 있다.
기판(10) 상에 수평 전극들(EL) 및 층간 절연막들(200)이 번갈아 반복적으로 적층된 적층 구조체(ST)가 배치될 수 있다. 실시예들에 따르면, 적층 구조체(ST)는 콘택 영역(CTR)에서 계단형 구조를 가질 수 있다. 이러한 적층 구조체(ST)는 제 1 내지 제 6 실시예들을 참조하여 설명한 반도체 소자의 패턴 형성 방법을 이용하여 형성될 수 있다. 즉, 수평 전극들(EL)은 제 1 내지 제 6 실시예들에서 설명한 수평막들(EL)에 해당하며, 수평 전극들(EL) 사이에 층간 절연막(200)들이 개재된다.
적층 구조체(ST)는 도 11에 도시된 바와 같이, 콘택 영역(CTR)에서 계단 구조를 가질 수 있다. 보다 상세하게, 수평 전극들(EL)의 측벽들은 서로 다른 수평적 위치에 배치된다. 일 실시예에서, 수평 전극들(EL)의 측벽들이 셀 어레이 영역(CAR)에서 소정 거리만큼씩 수평적으로 이격되어 위치할 수 있다. 그리고, 콘택 영역(CTR)에서 적층 구조체(ST)의 수직적 높이는 셀 어레이 영역(CAR)에 인접할수록 소정 두께만큼씩 증가될 수 있다. 즉, 콘택 영역(CTR)에서, 수평 전극들(EL) 단부들(end portions)은 수평적으로 서로 다른 위치에 배치될 수 있다.
일 실시예에서, 수평 전극들(EL)은 셀 어레이 영역(CAR) 전체를 덮는 평판형 구조일 수 있다. 이와 달리, 수평 전극들(EL)은 셀 어레이 영역(CAR)에서 제 1 방향으로 연장되는 라인형 구조를 가질 수도 있다. 셀 어레이 영역(CAR)의 구조에 대해서는 도 12 내지 도 14를 참조하여 보다 상세히 설명한다.
계단 구조를 갖는 적층 구조체(ST) 상에 배선 구조체가 배치될 수 있다. 배선 구조체는 콘택 영역(CTR)에서 매립막(20)을 관통하여 적층 구조체(ST)의 수평 전극들(EL)과 연결되는 콘택 플러그들(CP)과, 매립막(ILD) 상에서 콘택 플러그들(CP)과 연결되는 도전 패드들(ICL)을 포함한다. 콘택 플러그들(CP)은 서로 다른 층에 위치하는 수평 전극들(EL) 각각에 접속될 수 있다.
도 12 내지 도 14는 본 발명의 실시예들이 적용되는 3차원 반도체 장치의 셀 어레이 구조를 나타내는 사시도들이다.
본 발명의 실시예들에 따른 메모리 구조체는 xy 평면에 평행하면서 기판으로부터 서로 다른 높이들에 위치하는 복수의 수평 전극들(EL) 및 수평 전극들(EL)과 수직하는 복수의 수직 구조체들(VS)을 포함할 수 있다. 이에 더하여, 메모리 구조체는 수평 전극들(EL) 및 수직 구조체들(VS)의 측벽들 사이에 개재되는 정보저장 패턴들(DS)을 더 포함할 수 있다. 도 12 내지 도 14에 도시된 수평 전극들(EL)은 도 9 및 도 10을 참조하여 설명한 워드 라인들(도 9의 WL0-WL3 참조, 도 10의 WL 참조)에 해당할 수 있다.
도 12에 도시된 실시예에 따르면, 수평 전극들(EL) 각각은 평판 모양일 수 있다. 예를 들면, 평면적 관점에서, 수평 전극들(EL) 각각의 x 및 y 방향의 길이들은 모두 수직 구조체들(VS) 각각의 그것들의 10배 이상일 수 있으며, 수평 전극들(EL) 각각은 2차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있다. 수직 구조체들(VS)은 서로 다른 높이에 위치하는 수평 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다.
도 13에 도시된 실시예에 따르면, 수평 전극들(EL)은, x, y 및 z 방향들 모두에서 서로 분리되어, 3차원적으로 배열될 수 있다. 수평 전극들(EL) 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 예를 들면, 수평 전극들(EL) 각각의 길이 및 폭은, 각각, 수직 구조체(VS)의 폭의 10배 이상 및 3배 이하일 수 있다. 수평 전극들(EL) 각각은 1차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있으며, 수직 구조체들(VS)은 서로 다른 높이에 위치하는 수평 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다. 도 13과 동일하게, 수직 구조체들(VS) 각각은 선택 구조체(200)의 수직 구조체들(VS) 중의 상응하는 하나에 연결될 수 있다.
도 14에 도시된 실시예에 따르면, 수평 전극들(EL)은, x, y 및 z 방향들 모두에서 서로 분리되어, 3차원적으로 배열될 수 있으며, 그 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 이 실시예에 따르면, 수직 구조체들(VS)은, 적어도 1차원적으로 배열되는 복수의 수직 구조체들(VS)을 포함하는 영역 내에서, 수평적으로 분리될 수 있다. 예를 들면, 일 실시예에서, 수직 구조체들(VS) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(EL)은 수평적으로 분리되어, 서로 다른 전위를 가질 수 있다. 일 실시예에 따르면, 도시하지 않았지만, 한 쌍의 수평 전극들(EL) 중의 하나는 왼쪽 끝단을 통해 외부 회로에 연결되고, 다른 하나는 오른쪽 끝단을 통해 다른 외부 회로에 연결될 수 있다.
또 다른 실시예에서, 수직 구조체들(VS) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(EL)은 전기적으로 연결되어 등전위를 가질 수 있다. 예를 들면, 수직 구조체들(VS) 각각은, 그것을 관통하는, 적어도 하나의 홀을 정의하도록 형성될 수 있지만, 도 12 및 도 13을 참조하여 설명된 실시예들과 달리, 복수의 수직 구조체들(VS)이 홀들 각각을 관통하도록 배치될 수 있다.
도 12 내지 도 15에 도시된 실시예들에 따르면, 수직 구조체들(VS)는 반도체 물질 또는 도전성 물질을 포함할 수 있다. 일 실시예에 따르면, 수직 구조체(VS)는 도 15에 도시된 바와 같이, 반도체 기판(10)과 연결되는 반도체 몸체부(SP1) 및 반도체 몸체부(SP1)와 데이터 저장막(DS) 사이에 개재되는 반도체 스페이서(SP1)를 포함할 수 있다.
도 9에 도시된 실시예에서, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 패턴(즉, 수직 구조체(VS))을 포함할 수 있다. 워드라인들(WL0-WL3)과 반도체 패턴(즉, 수직 구조체(VS)) 사이에 데이터 저장막(DS)이 배치될 수 있다. 도 9에 도시된 실시예에 따르면, 데이터 저장막(DS)은 전하저장을 가능하게 하는 물질 또는 막 구조를 포함할 수 있다. 예를 들면, 데이터 저장막(DS)은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 수직 구조체(VS; 즉, 반도체 패턴)과 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 도 10에 도시된 실시예처럼, 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
나아가, 데이터 저장막(DS)은 도 15에 도시된 바와 같이, 수평 전극들(EL)을 관통하는 수직 패턴(VP)과 수평 전극들(EL)과 수직 패턴(VP) 사이에서 수평 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
도 16은 본 발명의 실시예들이 적용되는 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 식각 대상막을 형성하는 것;
    상기 식각 대상막 상에 포토레지스트막을 형성하는 것;
    광 투과율이 서로 다른 제 1 투광 영역들을 갖는 제 1 포토 마스크를 이용한 1차 노광 공정을 수행하여, 상기 포토레지스트막에 제 1 노광 패턴들을 형성하는 것;
    광 투과율이 서로 다른 제 2 투광 영역들을 갖는 제 2 포토 마스크를 이용한 2차 노광 공정을 수행하여, 상기 포토레지스트막에 제 2 노광 패턴들을 형성하는 것;
    상기 제 1 및 제 2 노광 패턴들을 제거하여 상기 식각 대상막 상에 포토레지스트 패턴을 형성하는 것; 및
    상기 포토레지스트 패턴을 이용하여 상기 식각 대상막을 식각하여 하부 구조체를 형성하는 것을 포함하고,
    상기 제1 노광 패턴들은 서로 다른 높이를 가지며, 상기 제2 노광 패턴들은 서로 다른 높이를 갖는 반도체 소자의 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 투광 영역들의 광 투과율은 상기 제 1 투광 영역들의 광 투과율과 다른 반도체 소자의 패턴 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 노광 패턴들 각각은 인접하는 상기 제 1 노광 패턴들 사이에 배치되며, 인접하는 상기 제 1 노광 패턴과 상기 제 2 노광 패턴은 높이 차이를 갖는 반도체 소자의 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 포토 마스크는 마스크 기판, 상기 제 1 투광 영역들을 정의하는 차광 패턴들을 포함하되, 상기 제 1 투광 영역들에서 상기 마스크 기판의 두께가 서로 다르며,
    상기 제 2 포토 마스크는 마스크 기판, 상기 제 2 투광 영역들을 정의하는 차광 패턴들을 포함하되, 상기 제 2 투광 영역들에서 상기 마스크 기판의 두께가 서로 다른 반도체 소자의 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 투광 영역들의 폭들은 상기 제 2 투광 영역들의 폭들과 다른 반도체 소자의 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 투광 영역들 및 상기 제 2 투광 영역들은 불순물이 도핑된 불순물층을 포함하되,
    상기 제 1 투광 영역들의 상기 불순물층들은 서로 다른 이온 농도를 가지며, 상기 제 2 투광 영역들의 상기 불순물층들은 서로 다른 이온 농도를 갖는 반도체 소자의 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 포토레지스트 패턴의 두께가 가장자리 영역에서 중심 영역으로 인접할수록 계단 형태로 증가하는 반도체 소자의 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 식각 대상막은 상기 기판 상에 번갈아 반복적으로 적층된 수평막들 및 층간 절연막들을 포함하되,
    상기 하부 구조체를 형성하는 것은,
    상기 식각 대상막에 대해 1회의 이방성 식각 공정을 수행하여, 상기 수평막들 또는 상기 층간 절연막들의 일부분들을 차례로 노출시키는 계단 형태의 측벽 프로파일을 형성하는 것인 반도체 소자의 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 포토레지스트막은 상기 식각 대상막의 두께보다 큰 두께를 갖는 반도체 소자의 패턴 형성 방법.

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