JP2016162475A - 半導体記憶装置 - Google Patents

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Abstract

【課題】消費電力を低減出来る半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１導電型の第１ウェル２１と、第１ウェル２１の上方に設けられ第１メモリセルトランジスタＭＴを含むメモリセルアレイ１１１と、第１メモリセルトランジスタＭＴに接続される第１配線３６（ＢＬ）を具備する。第１メモリセルトランジスタのデータの消去時において、第１配線に正の第１電圧（ＶＥＲＡ、２４Ｖ）が印加され、第１ウェル２１の電位は、正の第２電圧（ｎ−ｗｅｌｌ電位）に上昇される。【選択図】図３

Description

実施形態は、半導体記憶装置に関する。
メモリセルトランジスタが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１３−４７７８号公報 特開２０１２−５９８３０号公報 特許第５１４４６９８号公報 特表２０１３−５１３９０３号公報
消費電力を低減出来る半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１導電型の第１ウェルと、第１ウェルの上方に設けられ第１メモリセルトランジスタを含むメモリセルアレイと、第１メモリセルトランジスタに接続される第１配線とを具備する。第１メモリセルトランジスタのデータの消去時において、第１配線に正の第１電圧が印加され、第１ウェルの電位は、正の第２電位に上昇される。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び半導体基板の断面図である。 図４は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である 図５は、第１実施形態に係る半導体記憶装置の消去時の各配線の電位を示すタイミングチャートである。 図６は、第１実施形態に係る半導体記憶装置の消去時の容量カップリングを示すメモリセルアレイ及び半導体基板の断面図である。 図７は、第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。 図８は、第２実施形態に係る半導体記憶装置の備えるドライバのブロック図である。 図９は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び半導体基板の断面図である。 図１０は、第２実施形態に係る半導体記憶装置の消去時の各配線の電位を示すタイミングチャートである。 図１１は、第２実施形態に係る半導体記憶装置の消去時におけるドライバの接続を示すブロック図である。 図１２は、第２実施形態に係る半導体記憶装置の消去時の容量カップリングを示すメモリセルアレイ及び半導体基板の断面図である。 図１３は、第３実施形態に係る半導体記憶装置の備えるドライバのブロック図である。 図１４は、第３実施形態に係る半導体記憶装置のソース線、センスアンプの電源線、及びドライバにおける信号線の状態を示すテーブルである。 図１５は、第３実施形態に係る半導体記憶装置の消去時におけるドライバの接続を示すブロック図である。 図１６は、第３実施形態に係る半導体記憶装置のソース線、センスアンプの電源線、及びドライバにおける信号線の状態を示すテーブルである。 図１７は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイ及び半導体基板の断面図である。 図１８は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図１９は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図２０は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図２１は、図２０における２１−２１線に沿った断面図である。 図２２は、図２０における２２−２２線に沿った断面図である。 図２３は、図２０における２３−２３線に沿った断面図である。 図２４は、第５実施形態に係る半導体記憶装置の消去時の各配線の電位を示すタイミングチャートである。 図２５は、第１実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイ及び半導体基板の断面図である。 図２６は、第２実施形態の変形例に係る半導体記憶装置の消去時の各配線の電位を示すタイミングチャートである。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。ＮＡＮＤ型フラッシュメモリ１００は、図示せぬ外部コントローラにより制御され、このコントローラから電源電圧ＶＤＤ（例えば３．３Ｖ）を供給されて動作する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路部１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫの各々は、それぞれがワード線及びビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備えている。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１６を備えている。もちろん、ＮＡＮＤストリング１１６の数は任意である。メモリセルアレイ１１１の詳細については後述する。
ロウデコーダ１１２は、例えばデータの書き込み及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるページに対応するワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に適切な電圧を印加する。
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
周辺回路部１２０は、シーケンサ１２１、電圧発生回路１２２、及びドライバ１２３を備える。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
電圧発生回路１２２は、電源電圧ＶＤＤを昇圧または降圧することにより、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ１２３に供給する。
ドライバ１２３は、電圧発生回路１２２が発生させた電圧を、ロウデコーダ１１２、センスアンプ１１３、図示せぬソース線、及びウェル等に供給する。
１．１．２ メモリセルアレイの回路構成について
次に、メモリセルアレイ１１１の回路構成について、図２を用いて説明する。
図示するように、ブロックＢＬＫは、ＮＡＮＤストリング１１６を含む、例えば４つのストリングユニットＳＵを有する。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、例えば一括して消去される。なお、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。
また、データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
これに対して本実施形態におけるデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。以下、一括して読み出し、または書き込まれるデータの単位を「ページ」と呼ぶ。
ＮＡＮＤストリング１１６の各々は、メモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、ダミーのメモリセルトランジスタＭＴ＿Ｄ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴを含んでおり、これらは直列接続される。なお、各トランジスタの個数は任意であり、ダミーのメモリセルトランジスタＭＴ＿Ｄは廃されても良い。
同一ストリングユニットＳＵ内の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＳＧＤに接続され、選択トランジスタＳＴ２のゲートは同一のセレクトゲート線ＳＧＳに接続される。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ〜ＭＴ７は、それぞれ同一のワード線ＷＬ０〜ＷＬ７に接続され、バックゲートトランジスタＢＴの制御ゲートは、同一のバックゲート線ＢＧに接続される。
複数のブロックＢＬＫ間で同一行にあるＮＡＮＤストリング１１６の選択トランジスタＳＴ１は、同一のビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）のいずれか、Ｎは１以上の自然数）に接続される。または、複数のブロックＢＬＫ間にあるＮＡＮＤストリング１１６は同一のソース線ＳＬに接続される。
１．１．３ メモリセルアレイ及び半導体基板の断面構成について
次に、メモリセルアレイ１１１及び半導体基板の断面構成について、図３を用いて詳細に説明する。
図示するように、ｐ型半導体基板２０の表面近傍には、ｎ型ウェル２１が設けられ、ｎ型ウェル２１の表面領域には図示せぬ素子分離領域により分離された素子領域２３（Active Area：AA）が配置されている。なお、図３の例では、素子領域２３上にトランジスタは形成されていない。更に素子領域２３はｎ型ウェルでもｐ型ウェルでも良い。
また、ｎ型ウェル２１の表面領域に、ｎ＋拡散層２５が設けられており、コンタクトプラグ２６を介して、配線層２８に接続されている。配線層２８は、ドライバ１２３より供給される電圧をｎ型ウェル２１に転送するウェル配線ＣＮＷＥＬＬとして機能する。また、半導体基板２０には、ｐ＋拡散層２４が設けられており、コンタクトプラグ２７を介して、配線層２９に接続されている。配線層２９は、ドライバ１２３より供給される電圧を半導体基板２０に転送する配線ＣＳＵＢとして機能する。
半導体基板２０上には、図示せぬ絶縁膜が形成され、その図示せぬ絶縁膜の上方にメモリセルアレイ１１１が形成される。具体的には、バックゲート線ＢＧとして機能する配線層３０、ワード線ＷＬ及びダミーワード線ＷＬ＿Ｄとして機能する配線層３２、及びセレクトゲート線ＳＧＳとして機能する配線層３３またはセレクトゲート線ＳＧＤとして機能する配線層３４が半導体基板２０の表面に垂直な第１方向に向かって順次設けられている。そしてＮＡＮＤストリング１１６の電流経路となる半導体層３１ａ及び３１ｂがＵ字型に設けられており、電流経路の両端はソース線ＳＬとして機能する配線層３５及びビット線ＢＬとして機能する配線層３６にそれぞれ接続される。そして配線層３６の上方には、配線層３７及び３８が形成されている。以下、本実施形態では、第１方向におけるメモリセルアレイ１１１の下方の領域を「領域１５０」と呼ぶ。また、配線層３７がドライバ１２３とソース線ＳＬとを接続するグローバルソース線ＧＳＬとして機能し、配線層３８がｎ型ウェル２１あるいは素子領域２３に電圧または信号を転送する伝送線ＦＴとして機能する場合を例に説明する。よって、グローバルソース線ＧＳＬは図示せぬ領域でソース線ＳＬに接続され、伝送線ＦＴは、図示せぬ領域でウェル配線ＣＮＷＥＬＬまたは素子領域２３に接続される。
メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．４ センスアンプの構成について
次にセンスアンプ１１３の構成について、図４を用いて説明する。本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプ１１３を例に説明する。
本実施形態に係るセンスアンプ１１３は、ビット線毎に図４に示すセンスアンプユニット１３０及びフックアップ部１４０を備えている。そして、センスアンプユニット１３０は、センスアンプ部１３１及びラッチ回路１３２を含む。
センスアンプ部１３１は、データの読み出し動作時には、ビット線ＢＬに読み出されたデータをセンスし、ラッチ回路１３２に一時的に保持する。また、センスアンプ部１３１は、データの書き込み動作時には、外部から与えられた書き込みデータをラッチ回路１３２に一時的に保持し、書き込みデータに応じた電圧をビット線ＢＬに印加する。なお、ラッチ回路１３２は、例えば多値のデータを処理する場合など、１つに限定されず複数設けられても良い。
フックアップ部１４０は、センスアンプユニット１３０とビット線ＢＬの間に設けられている。フックアップ部１４０は、データの書き込み及び読み出しの際は、ビット線ＢＬとセンスアンプユニット１３０を接続し、消去の際は、消去に必要な高電圧をドライバ１２３からビット線ＢＬに転送する。
次に、センスアンプユニット１３０及びフックアップ部１４０の回路構成について説明する。
図４に示すように、センスアンプ部１３１は、低耐圧ｎチャネルＭＯＳトランジスタ２０２〜２０９、低耐圧ｐチャネルＭＯＳトランジスタ２１０〜２１３、及びキャパシタ素子２１４を備えている。
トランジスタ２０２は、ゲートに信号ＢＬＣが入力され、ソースまたはドレインのいずれか一方がノードＢＬＩに接続され、他方がノードＣＯＭ１に接続される。トランジスタ２０２は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
トランジスタ２０３は、ゲートに信号ＢＬＸが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がノードＣＯＭ２に接続される。ノードＶＨＳＡは、例えばドライバ１２３に接続され、例えば電圧ＶＤＤＳＡが転送される。
トランジスタ２０４は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ２に接続され、他方がノードＣＯＭ１に接続される。トランジスタ２１０は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ２に接続され、他方がノードＣＯＭ１に接続される。そして、トランジスタ２０４及び２１０は、ラッチ回路１３２に保持されたデータに応じてオン／オフの切り替えを行う第１のスイッチとなる。
トランジスタ２０５は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ１に接続され、他方がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤは、例えばドライバ１２３に接続され、例えば接地電位ＶＳＳが転送される。トランジスタ２１１は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がノードＣＯＭ１に接続され、他方がノードＳＲＣＧＮＤに接続される。そして、トランジスタ２０５及び２１１は、ラッチ回路１３２に保持されたデータに応じてオン／オフの切り替えを行う第２のスイッチとなる。
トランジスタ２０６は、ゲートに信号ＨＬＬが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がノードＳＥＮに接続される。トランジスタ２０７は、ゲートに信号ＸＸＬが入力され、ソースまたはドレインのいずれか一方がノードＳＥＮに接続され、他方がノードＣＯＭ２に接続される。キャパシタ素子２１４は、一方の電極がノードＳＥＮに接続され、他方の電極にクロック信号ＣＬＫが入力される。トランジスタ２０８は、ゲートに信号ＳＥＴが入力され、ソースまたはドレインのいずれか一方がノードＣＯＭ２に接続され、他方がバスＬＢＵＳに接続される。トランジスタ２１２は、ゲートに信号ＳＴＢｎが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がトランジスタ２１３のソースまたはドレインのいずれか一方に接続される。トランジスタ２１３は、ゲートにノードＳＥＮが接続され、ソースまたはドレインのいずれか他方がノードＩＮＶに接続される。トランジスタ２０９は、ゲートに信号ＲＳＴ＿Ｎが入力され、ソースまたはドレインのいずれか一方がノードＩＮＶに接続され、他方がバスＬＢＵＳに接続される。
次に、ラッチ回路１３２について説明する。ラッチ回路１３２は、低耐圧ｎチャネルＭＯＳトランジスタ２１５〜２１７及び低耐圧ｐチャネルＭＯＳトランジスタ２１８〜２２０を備えている。
トランジスタ２１８は、ゲートに信号ＲＳＴ＿Ｐが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がトランジスタ２１９のソースまたはドレインのいずれか一方に接続される。トランジスタ２１９は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか他方がノードＩＮＶに接続される。トランジスタ２１５は、ゲートにノードＬＡＴが接続され、ソースまたはドレインのいずれか一方がノードＩＮＶに接続され、他方がトランジスタ２１６のソースまたはドレインのいずれか一方に接続される。トランジスタ２１６は、ゲートに信号ＳＴＢｎが入力され、ソースまたはドレインのいずれか他方がノードＶＬＳＡに接続される。ノードＶＬＳＡは、例えばドライバ１２３に接続され、例えばＶＳＳが転送される。トランジスタ２２０は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がノードＬＡＴに接続される。トランジスタ２１７は、ゲートにノードＩＮＶが接続され、ソースまたはドレインのいずれか一方がノードＬＡＴに接続され、他方がノードＶＬＳＡに接続される。
ラッチ回路１３２では、トランジスタ２１５、２１９で第１のインバータが構成され、トランジスタ２１７、２２０で第２のインバータが構成されている。そして、第１のインバータの出力及び第２のインバータの入力にノードＩＮＶが接続され、第１のインバータの入力及び第２のインバータの出力にノードＬＡＴが接続される。従って、ラッチ回路１３２は、データをノードＬＡＴで保持し、その反転データをノードＩＮＶで保持する。
次に、フックアップ部１４０について説明する。フックアップ部１４０は、高耐圧ｎチャネルＭＯＳトランジスタ２００及び２０１を備えている。トランジスタ２００及び２０１は、先に説明したトランジスタ２０２〜２１３及び２１５〜２２０よりも耐性が高いトランジスタであり、これらのトランジスタよりも高い電圧を印加することが出来るように設計されている。具体的には、高耐圧トランジスタと低耐圧トランジスタを比較すると、例えば高耐圧トランジスタのゲート酸化膜の膜厚は厚く、トランジスタサイズが大きい。
トランジスタ２００は、ゲートに信号ＢＬＳが入力され、ソースまたはドレインのいずれか一方が、対応するビット線ＢＬに接続され、他方がノードＢＬＩを介してセンスアンプ部１３１に接続される。トランジスタ２０１は、ゲートに信号ＢＩＡＳが入力され、ソースまたはドレインのいずれか一方が、対応するビット線ＢＬに接続され、他方がノードＢＬＢＩＡＳに接続される。ノードＢＬＢＩＡＳは、例えばドライバ１２３に接続され、例えばデータの消去時に、ビット線ＢＬに印加する高電圧を転送する。よって、フックアップ部１４０は、ビット線ＢＬとセンスアンプユニット１３０を接続する際には、トランジスタ２００をオン状態にし、トランジスタ２０１をオフ状態にする。また、フックアップ部１４０は、ビット線ＢＬに高電圧を印加する際には、トランジスタ２００をオフ状態とし、トランジスタ２０１をオン状態にすることにより、ビット線ＢＬとノードＢＬＢＩＡＳを電気的に接続してビット線ＢＬに高電圧を転送する。
１．２ データの消去動作について
次に、本実施形態に係るデータの消去動作について、特に各配線の電圧及び容量カップリングによる電圧上昇に着目して詳細に説明する。
１．２．１ 消去時の電圧について
まず、データの消去時における各配線の電位関係について、図５を用いて説明する。
図示するように、センスアンプ１１３は、ビット線ＢＬに電圧ＶＥＲＡ（例えば２４Ｖ）を印加する。より具体的には、フックアップ部１４０において、ドライバ１２３よりノードＢＬＢＩＡＳに供給された電圧ＶＥＲＡが、トランジスタ２０１を介してビット線ＢＬに転送される。電圧ＶＥＲＡは、消去の際に選択トランジスタＳＴ１及びＳＴ２でＧＩＤＬ（Gate Induced Drain leakage）を発生させるための高電圧である。同様にドライバ１２３は、ソース線ＳＬにＶＥＲＡを印加する。そしてロウデコーダ１１２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＥＲＡ＿ＧＩＤＬ（例えば１８Ｖ）を印加する。電圧ＶＥＲＡ＿ＧＩＤＬは、ＧＩＤＬを発生させるための高電圧であり、ＶＥＲＡ＞ＶＥＲＡ＿ＧＩＤＬの関係にある。
この状態で、ロウデコーダ１１２は、選択ブロックＢＬＫのバックゲート線ＢＧに、電圧ＶＢＧ（例えば７Ｖ）を印加する。電圧ＶＢＧは、バックゲートトランジスタＢＴをオン状態とし、ＧＩＤＬにより発生したホールの転送を可能とさせる電圧であり、且つＧＩＤＬで発生したホールがバックゲートトランジスタＢＴの電荷蓄積層に注入されない電圧である。同様に、ロウデコーダ１１２は、ダミーワード線ＷＬ＿ＤにＶＢＧを印加し、ダミーのメモリセルトランジスタＭＴ＿Ｄをオン状態にする。そして、ロウデコーダ１１２は、ワード線ＷＬ０〜ＷＬ７に電圧ＶＥＲＡ＿ＷＬ（例えば０．５Ｖ）を印加する。ＶＥＲＡ＿ＷＬは、ＧＩＤＬで発生したホールがメモリセルトランジスタＭＴの電荷蓄積層に注入されるように、ＶＥＲＡよりも十分に低い電圧とする。これにより、ワード線ＷＬ０〜ＷＬ７に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の電荷蓄積層には、ＧＩＤＬで発生したホールが供給され、データが消去される。
また非選択ブロックＢＬＫにおいて、ロウデコーダ１１２は、バックゲート線ＢＧにＶＥＲＡ（例えば２４Ｖ）を印加し、バックゲートトランジスタＢＴをオフ状態にする。この際、バックゲートトランジスタＢＴではＧＩＤＬは発生しない。そして、ワード線（ダミーワード線含む）、セレクトゲート線ＳＧＤ、及びＳＧＳをフローティング状態にする。すると、ワード線ＷＬ、セレクトゲート線ＳＧＤ、及びＳＧＳの電位は、ビット線ＢＬ、ソース線ＳＬ、及びバックゲート線ＢＧとの容量カップリングにより、例えばＶＥＲＡ程度まで上昇する。
またドライバ１２３は、電圧発生回路１２２とｎ型ウェル２１及び素子領域２３に接続される配線とを電気的に遮断し、ｎ型ウェル２１、素子領域２３、及びこれらに接続される配線を電気的にフローティング状態とする。その結果、ｎ型ウェル２１及び素子領域２３の電位は、ＶＥＲＡを印加されたビット線ＢＬ、ソース線ＳＬ、非選択ブロックＢＬＫのバックゲート線ＢＧとの容量カップリングにより、例えば電源電圧ＶＤＤより高く、ＶＥＲＡ程度まで上昇する。なお、ｎ型ウェル２１及び素子領域２３の電位は、電源電圧ＶＤＤ以下でも良く、容量カップリングにより上昇すれば良い。
１．２．２ 消去時の電圧の具体例について
次に消去時の各配線の電圧の具体例について、特にｎ型ウェル２１及び素子領域２３に関係する容量カップリングに着目して図６を用いて説明する。
図示するように、選択ブロックＢＬＫにおいて、領域４２０はＧＩＤＬを発生させる選択トランジスタＳＴ１及びＳＴ２を示している。領域４１０はダミーのメモリセルトランジスタＭＴ＿Ｄを示しており、領域４００は消去対象のメモリセルトランジスタＭＴを示している。
非選択ブロックＢＬＫにおいて、領域４３０は、フローティング状態にされる配線領域を示しており、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＷＬ＿Ｄ、及びワード線ＷＬがフローティング状態にされる。
領域１５０において、ｎ型ウェル２１及び素子領域２３はフローティング状態とされ、半導体基板２０にはＶＳＳ（例えば０Ｖ）が印加されている。
メモリセルアレイ１１１の上方において、ｎ型ウェル２１あるいは素子領域２３に接続される伝送線ＦＴはフローティング状態にされている。
この状態において、領域１５０では、ｎ型ウェル２１及び素子領域２３が、バックゲート線ＢＧとの容量カップリングの影響を受ける。この場合、非選択ブロックＢＬＫのバックゲート線ＢＧの方が、選択ブロックＢＬＫのバックゲート線ＢＧよりも電圧が高いため、容量カップリングによるｎ型ウェル２１及び素子領域２３の電位の上昇に大きく寄与する。また、メモリセルアレイ１１１の上方では、伝送線ＦＴが、隣接するグローバルソース線ＧＳＬ、下方に位置するビット線ＢＬ及びソース線ＳＬとの容量カップリングの影響を受ける。よって、ｎ型ウェル２１及び素子領域２３は、バックゲート線ＢＧ、グローバルソース線ＧＳＬ、ビット線ＢＬ、及びソース線ＳＬとの容量カップリングにより、電位が上昇する。
１．３ 本実施形態に係る効果について
本実施形態に係る構成であると、消費電力を低減出来る。本効果につき、以下説明する。
データの消去動作において、例えばビット線ＢＬ、ソース線ＳＬ（及びグローバルソース線ＧＳＬ）、及び非選択ブロックＢＬＫのバックゲート線ＢＧにＶＥＲＡが印加される。この際、メモリセルアレイ１１１の上方では、ビット線ＢＬ及びソース線ＳＬと、伝送線ＦＴとの間に寄生容量がある。また、メモリセルアレイ１１１の下方では、非選択ブロックＢＬＫのバックゲート線ＢＧと、素子領域２３あるいはｎ型ウェル２１との間に寄生容量がある。このため、ビット線ＢＬ、ソース線ＳＬ、及び非選択ブロックＢＬＫのバックゲート線ＢＧにＶＥＲＡを印加するためには、これらの寄生容量分の電荷を充電する必要があり、このため消去動作における消費電流が増加し、半導体記憶装置の消費電力が増加してしまう。
これに対し、本実施形態に係る構成では、素子領域２３、ｎ型ウェル２１、及びこれらに接続される伝送線ＦＴをフローティング状態にする。そして、素子領域２３、ｎ型ウェル２１、及び伝送線ＦＴの電位を、ＶＥＲＡが印加されたビット線ＳＬ、ソース線ＳＬ、及び非選択ブロックＢＬＫのバックゲート線ＢＧとの容量カップリングにより、例えば電源電圧ＶＤＤよりも高く、ＶＥＲＡ程度まで上昇させる（なお、ＶＤＤ以下でも良く、０Ｖ以上に上昇すれば良い）。これにより、ビット線ＳＬ、ソース線ＳＬ、及び非選択ブロックＢＬＫのバックゲート線ＢＧの電位と、素子領域２３、ｎ型ウェル２１、及び伝送線ＦＴの電位との電位差を小さく出来る。よって、寄生容量分を充電するための電荷量を低減することが出来る。従って、消去動作時の消費電流を低減することが出来、半導体記憶装置の消費電力を削減出来る。
また、本実施形態では、ｎ型ウェル２１の電位を容量カップリングにより上昇させ、半導体基板２０の電位（例えばＶＳＳ）より高くしている。これにより、ｎ型ウェル２１と半導体基板２０との間に逆バイアスがかかった状態となるため、ｎ型ウェル２１からｐ型半導体基板への電荷の移動を抑制出来る。
なお、素子領域２３はｎ型ウェル２１の表面領域に設けられたｐ型ウェル内に形成されていても良く、この場合、素子領域２３とｐ型ウェル、及びｎ型ウェル２１がフローティング状態にされる。
更に、本実施形態ではｎ型ウェル２１がフローティング状態とされたが、ｎ型ウェル２１にＶＥＲＡが印加されても良い。またｎ型ウェル２１の表面領域にｐ型ウェルが設けられている場合は、ｐ型ウェル及びｎ型ウェル２１にＶＥＲＡが印加されても良い。
更に、素子領域２３にＶＥＲＡが印加されても良い。
更に領域１５０に設けられるｎ型ウェル２１は複数に分割されていても良い。
更に素子領域２３はダミーの素子領域２３であっても良い。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、第１実施形態において、メモリセルアレイ１１１の下方に、センスアンプ１１３を配置したものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ センスアンプの構成について
まず、センスアンプ１１３の構成について、図７を用いて説明する。
図示するように、本実施形態におけるセンスアンプユニット１３０では、低耐圧ｎチャネルＭＯＳトランジスタ２０２〜２０９及び２１５〜２１７と、低耐圧ｐチャネルＭＯＳトランジスタ２１０〜２１３及び２１８〜２１９とが、トリプルウェル領域３００上に形成されている。以下、本明細書では、表面領域の一部にｐ型ウェル（ｐ型半導体基板２０とｎ型ウェル２１とｐ型ウェルとによりトリプルウェルが形成される）を含むｎ型ウェル２１の領域を、「トリプルウェル領域」と定義する。
またフックアップ部１４０では、第１実施形態で配置されていた高耐圧ｎチャネルＭＯＳトランジスタ２００が廃されており、トランジスタ２０２のソースまたはドレインのいずれか一方が、高耐圧ｎチャネルＭＯＳトランジスタを介さずビット線ＢＬに接続されている。
２．２ ドライバの構成について
次にドライバ１２３の構成について、図８を用いて説明する。本実施形態では、ドライバ１２３は、電圧発生回路１２２からソース線ＳＬ、センスアンプ１１３、及び半導体基板２０に供給される電圧及び信号を制御するために、高耐圧ｎチャネルＭＯＳトランジスタを備える。また、本実施形態では、周辺回路部１２０がメモリセルアレイの周辺に設けられている場合について説明する。
図示するように、ドライバ１２３は、高耐圧ｎチャネルＭＯＳトランジスタ２６０〜２７８を含む。
トランジスタ２６０〜２６２は、ソースまたはドレインのいずれか一方がソース線ＳＬに接続される。そしてトランジスタ２６０は、ゲートに信号ＳＬ＿ＳＷＨが入力され、ソースまたはドレインのいずれか他方にＶＤＤＳＡが印加される。トランジスタ２６１は、ゲートに信号ＳＬ＿ＳＷＬが入力され、ソースまたはドレインのいずれか他方にＶＳＳが印加される。トランジスタ２６２は、ゲートに信号ＶＥＲＡ＿ＳＷが入力され、ソースまたはドレインのいずれか他方にＶＥＲＡが印加される。すなわち、トランジスタ２６０〜２６２は、ソース線ＳＬに共通に接続され、信号ＳＬ＿ＳＷＨ、ＳＬ＿ＳＷＬ、またはＶＥＲＡ＿ＳＷのいずれかが“Ｈ”状態にされると、それに応じてＶＤＤＳＡ、ＶＳＳ、またはＶＥＲＡをソース線ＳＬに転送する。
トランジスタ２６３は、ゲートに信号ＶＤＤＳＡ＿ＳＷが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方にＶＤＤＳＡが印加される。トランジスタ２６４は、ゲートに信号ＶＳＳＳＡ＿ＳＷが入力され、ソースまたはドレインのいずれか一方がノードＶＬＳＡに接続され、他方にＶＳＳが印加される。トランジスタ２６５は、ゲートに信号ＢＬＢＩＡＳ＿ＳＷが入力され、ソースまたはドレインのいずれか一方がノードＢＬＢＩＡＳに接続され、他方に、例えばＶＥＲＡが印加される。
トランジスタ２６６は、ソースまたはドレインのいずれか一方がフックアップ部１４０のトランジスタ２０１のゲートに接続され、トランジスタ２０１に転送する信号ＢＩＡＳの制御に用いられる。
トランジスタ２６７は、ソースまたはドレインのいずれか一方が各センスアンプユニット１３０（図９の参照符号ＳＡＵ）のノードＳＲＣＧＮＤに接続され、ノードＳＲＣＧＮＤへ転送する電圧の制御に用いられる。
トランジスタ２６８〜２７５は、ソースまたはドレインのいずれか一方が各センスアンプユニット１３０にそれぞれ接続される。そしてトランジスタ２６８〜２７５は、信号ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬ、ＳＥＴ、ＲＳＴ＿Ｎ、ＲＳＴ＿Ｐ、ＳＴＢｎの制御に用いられる。トランジスタ２７６は、ソースまたはドレインのいずれか一方が各センスアンプユニット１３０内のキャパシタ素子２１４の電極に接続され、クロック信号ＣＬＫの制御に用いられる。
トランジスタ２７７は、ソースまたはドレインのいずれか一方がトリプルウェル領域３００に設けられたｎ型ウェルに接続される。また、トランジスタ２７８は、ソースまたはドレインのいずれか一方がトリプルウェル領域３００に設けられたｐ型ウェルに接続される。そしてトランジスタ２７７及び２７８はトリプルウェル領域３００のｎ型ウェル及びｐ型ウェルの電圧制御に用いられる。
２．３ メモリセルアレイ及び半導体基板の断面構成について
次に、本実施形態に係るメモリセルアレイ１１１及び半導体基板の断面構成について、図９を用いて説明する。
図示するように、領域１５０の半導体基板２０の表面領域にはトリプルウェル領域３００が設けられており、トリプルウェル領域３００は、ｎ型ウェル２１及びｐ型ウェル２２を含む。
ｎ型ウェル２１上には、低耐圧ｐチャネルＭＯＳトランジスタ５２が形成され、ｐ型ウェル２２上には、低耐圧ｎチャネルＭＯＳトランジスタ５１が形成されている。これらトランジスタ５１及び５２は、センスアンプユニット１３０に用いられる。トランジスタ５１は、ソースまたドレインとして機能するｎ＋拡散層２５及びゲート電極４０を含む。トランジスタ５２は、ソースまたはドレインとして機能するｐ＋拡散層２４及びゲート電極４０を含む。そしてトランジスタ５１及びトランジスタ５２のソース、ドレイン、及びゲート電極４０はコンタクトプラグ４２を介して配線層４３にそれぞれ接続されている。またｐ型ウェル２２にはｐ＋拡散層２４が形成され、コンタクトプラグ４１を介して配線層４３に接続されている。そして配線層４３は、コンタクトプラグ４４を介して配線層４５に接続されている。以下、本実施形態では、配線層４３を「Ｍ０配線」、配線層４５を「Ｍ１配線」と呼ぶ。Ｍ１配線は、Ｍ０配線よりも半導体基板上方に位置する配線である。Ｍ０配線及びＭ１配線は、領域１５０に形成されるトランジスタの接続に用いられる。例えばセンスアンプユニット１３０内のトランジスタ間の接続、あるいは、センスアンプユニット１３０への電圧供給及び信号等の送受信に用いられ、例えば図示せぬコンタクトプラグで、伝送線ＦＴに接続されている。なお、本実施形態では、Ｍ０配線とＭ１配線の２層構造としたが、Ｍ０配線のみでも良く、３層以上の配線構造であっても良い。更に、領域１５０においてトリプルウェル領域３００外の領域に高耐圧トランジスタが形成されても良い。
また、メモリセルアレイ１１１の周辺の領域１５１においては、例えばウェルを形成していない領域にｎチャネルＭＯＳトランジスタ５３が形成されている。
なお、領域１５０及び領域１５１に高耐圧トランジスタ用のトリプルウェル領域を設け、内部に高耐圧トランジスタを配置しても良い。この場合は、低耐圧トランジスタが形成されたトリプルウェル領域とは、分離された異なるウェル領域とする。
更に、領域１５１において、トリプルウェル領域を設け、内部に低耐圧トランジスタを配置しても良い。
２．４ データの消去動作について
次に、本実施形態に係るデータの消去動作について、特に各配線の電圧及び容量カップリングによる電圧上昇に着目して、図１０〜図１２を用いて説明する。以下、センスアンプユニット１３０に接続されるノードＶＨＳＡ、ノードＶＬＳＡ、及びノードＳＲＣＧＮＤを区別しない場合は、これらを単に「電源線」と呼ぶ。
まず各配線の電圧について図１０を用いて説明する。なお、時刻ｔ１におけるメモリセルアレイ１１１の選択ブロックＢＬＫ及び非選択ブロックＢＬＫの電位は第１実施形態の図５と同じである。以下、第１実施形態と異なる点についてのみ説明する。
図示するように、時刻ｔ０において、ドライバ１２３は、信号ＢＩＡＳの電圧をＶＳＳとし、フックアップ部１４０のトランジスタ２０１をオフ状態にする。また、ドライバ１２３は、ノードＢＬＢＩＡＳ、ノードＶＬＳＡ、及びノードＳＲＣＧＮＤにＶＳＳを印加し、ノードＶＨＳＡにＶＤＤＳＡを印加する。更にドライバ１２３は、クロック信号ＣＬＫの電圧をＶＳＳにする。
この状態でドライバ１２３は、信号ＲＳＴ＿Ｐの電圧をＶＤＤＳＡからＶＳＳにし、センスアンプユニット１３０のトランジスタ２１８をオン状態にする。これによりトランジスタ２１８と２１９を結ぶノードがＶＤＤＳＡに充電される。その後、ドライバ１２３は、信号ＲＳＴ＿Ｐの電圧を再度ＶＤＤＳＡにし、トランジスタ２１８をオフ状態にする。その後、ドライバ１２３は、信号ＢＬＣ、ＢＬＸ、ＸＸＬ、ＨＬＬ、ＳＥＴ、ＲＳＴ＿Ｎ、ＳＴＢｎの電位を、ＶＳＳからＶＤＤＳＡにする。これによりそれぞれの信号に対応するトランジスタ２０２、２０３、２０６〜２０９、２１６はオン状態にされ、ノードＳＥＮ、ノードＣＯＭ２、ノードＩＮＶ、及びバスＬＢＵＳは、ＶＤＤＳＡ―Ｖｔ（ＶｔはｎチャネルＭＯＳトランジスタの閾値）に充電される。他方でノードＬＡＴ、ノードＳＲＣＧＮＤ、ノードＣＯＭ１、及びビット線ＢＬの電位はＶＳＳにされる。また、信号ＳＴＢｎが入力されるｐチャネルＭＯＳトランジスタ２１２は、オン状態からオフ状態にされる。このとき、トランジスタ２１２と２１３を接続するノードはＶＤＤＳＡに充電されている。このように、センスアンプ部１３１とラッチ回路１３２では、ｎチャネルＭＯＳトランジスタ２０４、２１５がオフ状態にされ、他のｎチャネルＭＯＳトランジスタ２０２、２０３、２０５〜２０９、２１６、及び２１７はオン状態にされる。またｐチャネルＭＯＳトランジスタ２１１、２１９はオン状態にされ、他のｐチャネルＭＯＳトランジスタ２１０、２１２、２１３、２１８、及び２２０はオフ状態にされる。
次に時刻ｔ１における配線の電圧について、更に図１１及び図１２を用いて説明する。 図１０に示すように、ｎ型ウェル２１、ｐ型ウェル２２、及びセンスアンプユニット１３０に接続される各電源線（ノードＶＨＳＡ、ノードＶＬＳＡ、及びノードＳＲＣＧＮＤ）と各信号線（ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＬＬ、ＳＥＴ、ＲＳＴ＿Ｎ、ＲＳＴ＿Ｐ、ＳＴＢｎ、及びＣＬＫ）は、フローティング状態とされる。具体的には図１１に示すように、シーケンサ１２１は、ドライバ１２３においてトランジスタ２６３、２６４、２６７〜２７８をオフ状態する。
また、シーケンサ１２１は、トランジスタ２６０、２６１をオフ状態とし、トランジスタ２６２をオン状態にしてソース線ＳＬにＶＥＲＡを印加する。また、シーケンサ１２１は、トランジスタ２６５及び２６６をオン状態にすることにより、ノードＢＬＢＩＡＳにＶＥＲＡを印加し、信号ＢＩＡＳの電圧を例えばＶＥＲＡ＋Ｖｔにする。この結果、フックアップ部１４０は、ノードＢＬＢＩＡＳからビット線ＢＬにＶＥＲＡを転送する。
この状態において図１０に示すように、ｎ型ウェル２１、ｐ型ウェル２２、及びセンスアンプユニット１３０に接続される各電源線と各配線の電位は、容量カップリングにより、電源電圧ＶＤＤより高く、例えばＶＥＲＡ程度まで上昇する。この際、センスアンプユニット１３０内の各ノード（ノードＳＥＮ、ノードＣＯＭ１、ノードＣＯＭ２、ＬＡＴ、ＩＮＶ等）の電位も同様に上昇する。
次にセンスアンプユニット１３０に関する容量カップリングについて、図１２を用いて具体的に説明する。トリプルウェル領域３００上に形成されたトランジスタ、ｎ型ウェル２１、及びｐ型ウェル２２に接続される伝送線ＦＴ、Ｍ１配線、及びＭ０配線は、フローティング状態にされている。また、図示せぬフックアップ部１４０とビット線ＢＬを接続するＭ１配線及びＭ０配線と、ノードＢＬＢＩＡＳとして機能する伝送線ＦＴ、Ｍ１配線、及びＭ０配線とにはＶＥＲＡが印加されている。また、信号ＢＩＡＳの信号線として機能する伝送線ＦＴ、Ｍ１配線、及びＭ０配線にはＶＥＲＡ＋Ｖtが印加される。
この状態において、フローティング状態にある伝送線ＦＴは、ＶＥＲＡを印加されたグローバルソース線ＧＳＬ（すなわちソース線ＳＬ）及びビット線ＢＬとの間で容量カップリングの影響を受ける。また、フローティング状態のＭ１配線は、バックゲート線ＢＧとの間で容量カップリングの影響を受ける。更にフローティング状態の伝送線ＦＴ、Ｍ１配線、及びＭ０配線は、ＶＥＲＡあるいはＶＥＲＡ＋Ｖtが印加された伝送線ＦＴ、Ｍ１配線、及びＭ０配線との間で容量カップリングの影響を受ける。よって、伝送線ＦＴ、Ｍ１配線、及びＭ０配線の電位が容量カップリングにより上昇し、これら配線に接続されるセンスアンプユニット１３０内の各ノード、ｎ型ウェル２１及びｐ型ウェル２２の電位も上昇する。
２．５ 本実施形態に係る効果について
本実施形態に係る構成であると、上記第１実施形態と同様の効果が得られる。
また、本実施形態に係る構成では、メモリセルアレイ１１１の下方に回路を配置した場合においても、消費電力を削減することが出来る。本効果につき、以下説明する。
三次元積層型ＮＡＮＤ型フラッシュメモリでは、大面積のセンスアンプ１１３をメモリセルアレイ１１１の下方に配置することでチップ面積を小さくし、製造コストを低減する方法が考えられる。メモリセルアレイ１１１の下方にセンスアンプ１１３を配置した場合、データの消去動作において、ＶＥＲＡを印加するソース線ＳＬ及びビット線ＢＬは、伝送線ＦＴとの間に寄生容量がある。また、ＶＥＲＡを印加する非選択ブロックＢＬＫのバックゲート線ＢＧは、Ｍ１配線との間に寄生容量がある。このため、センスアンプ１１３をメモリセルアレイ１１１の周辺に配置した場合と比較すると、消費電流が増える傾向にある。
これに対し、本実施形態に係る構成では、データの消去動作において、センスアンプユニット１３０に接続される電源線及び信号線をフローティング状態にさせる。そして、伝送線ＦＴ及びＭ１配線の電位を、ソース線ＳＬ、ビット線ＢＬ、及び非選択ブロックＢＬＫのバックゲート線ＢＧとの間の容量カップリングにより上昇させる。これにより、ソース線ＳＬ、ビット線ＢＬ、及び非選択ブロックＢＬＫのバックゲート線ＢＧと、伝送線ＦＴ及びＭ１配線との電位差を小さく出来る。よって、寄生容量分を充電するための電荷量を低減することが出来る。従って、消去動作時の消費電流を低減出来るため、消費電力を低減することが出来る。
また、本実施形態に係る構成では、センスアンプ１１３を構成するトランジスタを、トリプルウェル領域３００上に形成することにより、低耐圧のトランジスタで構成することが出来る。本効果について具体的に説明する。
データの消去動作において、センスアンプユニット１３０では、各トランジスタのゲート、ソース及びドレインに接続される配線の電位と、各トランジスタが形成されているｐ型ウェル２２及びｎ型ウェル２１の電位とを容量カップリングにより上昇させる。これにより、トランジスタに接続される各配線の電位が容量カップリングにより上昇しても、基板バイアスの電位も同様に上昇するため、トランジスタ内部で高い電圧差が生じるのを防止出来る。よってセンスアンプユニット１３０を低耐圧トランジスタで構成出来る。これにより、低耐圧トランジスタは高耐圧トランジスタより面積を小さく出来るため、センスアンプ１１３の面積増加を抑制出来る。従ってチップ面積の増加を抑制出来る。
また、本実施形態に係る構成では、データの消去動作において、センスアンプユニット１３０の電位を容量カップリングによりＶＥＲＡ程度まで上昇させている。このため、ビット線ＢＬにＶＥＲＡを印加する際、センスアンプユニット１３０のトランジスタ２０２の内部で高い電圧差が生じ難い。よってフックアップ部１４０において、ビット線ＢＬとセンスアンプユニット１３０とを接続する高耐圧トランジスタを廃することが出来る。従ってチップ面積の増加を抑制出来る。
なお、本実施形態ではセンスアンプユニット１３０に電源を転送するノードＶＨＳＡ、ノードＶＬＳＡ、あるいはノードＳＲＣＧＮＤをフローティングとしたが、ＶＥＲＡが印加されても良い。更にはセンスアンプユニット１３０に接続される各信号にＶＥＲＡを印加しても良い。
更に、ｐ型ウェル２２及びｎ型ウェル２１をフローティングとしたが、ｐ型ウェル２２及びｎ型ウェル２１にＶＥＲＡが印加されても良い。
更に、メモリセルアレイ１１１の下方の領域１５０のトリプルウェル領域３００は複数に分割されていても良い。
更に、フックアップ部１４０のトランジスタ２０１は、低耐圧ｎチャネルＭＯＳトランジスタとは分離された異なるトリプルウェル内に形成されていても良い。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、第２実施形態において、センスアンプユニット１３０に接続されたノードＶＨＳＡ及びノードＶＬＳＡがソース線ＳＬに接続されているものである。以下では、第２実施形態と異なる点についてのみ説明する。
３．１ ドライバの構成について
まず、本実施形態に係るドライバ１２３の構成について、特にドライバ１２３とソース線ＳＬ及び電源線との接続に着目して、図１３を用いて説明する。本実施形態に係る構成では、メモリセルアレイ１１１は、２つのゾーンＺ０及びＺ１に分けられており、それぞれが少なくとも１つ以上のブロックＢＬＫを含む。そして、ゾーンＺ０及びＺ１がそれぞれ異なるソース線ＳＬ＜０＞及びＳＬ＜１＞に接続される。なお、ゾーンの数は２つに限らず、３つ以上であっても良い。更に、例えばブロックＢＬＫ毎、あるいはストリングユニットＳＵ毎に異なるソース線ＳＬに接続されていても良い。
図示するように、ドライバ１２３は、５つの高耐圧ｎチャネルＭＯＳトランジスタ２６２ａ、２６２ｂ、２６３〜２６５と、トリプルウェル領域３０１に形成された４つの低耐圧ｎチャネルＭＯＳトランジスタ２８０〜２８３とを含む。
トランジスタ２６２ａ及び２６２ｂは、ゲートに信号ＶＥＲＡ＿ＳＷが入力され、ソースまたはドレインのいずれか一方がソース線ＳＬ＜０＞及びＳＬ＜１＞にそれぞれ接続され、他方にＶＥＲＡが印加される。
トランジスタ２６３は、ソースまたはドレインのいずれか一方がトランジスタ２８０及び２８１のソース及びドレインのいずれか一方に接続される。トランジスタ２８０は、ゲートに信号ＳＷ＿Ｓ０ＶＨが入力され、ソースまたはドレインのいずれか他方がソース線ＳＬ＜０＞に接続される。トランジスタ２８１は、ゲートに信号ＳＷ＿Ｓ１ＶＨが入力され、ソースまたはドレインのいずれか他方がソース線ＳＬ＜１＞に接続される。
トランジスタ２６４は、ソースまたはドレインのいずれか一方がトランジスタ２８２及び２８３のソースまたはドレインのいずれか一方に接続される。トランジスタ２８２は、ゲートに信号ＳＷ＿Ｓ０ＶＬが入力され、ソースまたはドレインのいずれか他方がソース線ＳＬ＜０＞に接続される。トランジスタ２８３は、ゲートに信号ＳＷ＿Ｓ１ＶＬが入力され、ソースまたはドレインのいずれか他方がソース線ＳＬ＜１＞に接続される。
次に、領域１５０におけるソース線と電源線の接続について説明する。トリプルウェル領域３００には、ソース線ＳＬ＜０＞とノードＶＨＳＡ及びノードＶＬＳＡとの接続、及びソース線ＳＬ＜１＞とノードＶＨＳＡ及びノードＶＬＳＡとの接続を制御するスイッチ回路１６０が設けられており、低耐圧ｎチャネルＭＯＳトランジスタ２８４〜２８７を含む。トランジスタ２８４は、ゲートに信号ＳＷ＿Ｓ０ＶＨが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がソース線ＳＬ＜０＞に接続される。トランジスタ２８５は、ゲートに信号ＳＷ＿Ｓ１ＶＨが入力され、ソースまたはドレインのいずれか一方がノードＶＨＳＡに接続され、他方がソース線ＳＬ＜１＞に接続される。トランジスタ２８６は、ゲートに信号ＳＷ＿Ｓ０ＶＬが入力され、ソースまたはドレインのいずれか一方がノードＶＬＳＡに接続され、他方がソース線ＳＬ＜０＞に接続される。トランジスタ２８７は、ゲートに信号ＳＷ＿Ｓ１ＶＬが入力され、ソースまたはドレインのいずれか一方がノードＶＬＳＡに接続され、他方がソース線ＳＬ＜１＞に接続される。
例えば、シーケンサ１２１がＳＷ＿Ｓ０ＶＨとＳＷ＿Ｓ１ＶＬとを“Ｈ”レベルにすると、トランジスタ２８０、２８３、２８４、及び２８７がオン状態とされ、ソース線ＳＬ＜０＞とノードＶＨＳＡにはＶＤＤＳＡが印加され、ソース線ＳＬ＜１＞とノードＶＬＳＡにＶＳＳが印加される。また、シーケンサ１２１がＳＷ＿Ｓ１ＶＨとＳＷ＿Ｓ０ＶＬとを“Ｈ”レベルにすると、トランジスタ２８１、２８２、２８５、及び２８６がオン状態とされ、ソース線ＳＬ＜０＞とノードＶＬＳＡにＶＳＳが印加され、ソース線ＳＬ＜１＞とノードＶＬＳＡにＶＳＳが印加される。
なお、本実施形態では、第１実施形態の図７で説明したトランジスタ２６０及び２６１が廃されている。具体的には、ノードＶＨＳＡ及びノードＶＬＳＡはソース線ＳＬより電圧が転送されるため、ドライバ１２３において、ノードＶＨＳＡ及びノードＶＬＳＡへの電圧の転送を制御する高耐圧トランジスタが廃されている。更に、本実施形態では、第１実施形態と同様にノードＢＬＢＩＡＳはドライバ１２３のトランジスタ２６５に接続されているが、ノードＢＬＢＩＡＳはソース線ＳＬ＜０＞またはＳＬ＜１＞に接続されても良く、この場合、スイッチ回路１６０内にノードＢＬＢＩＡＳとソース線ＳＬ＜０＞及びＳＬ＜１＞との接続を制御するトランジスタが設けられても良い。
３．２ センスアンプ及びソース線の電圧について
次に、データの読み出し、書き込み、及び消去時にセンスアンプ１１３及びソース線ＳＬに印加される電圧について、図１４〜図１６を用いて説明する。本実施形態では、選択ブロックＢＬＫ含まれているゾーンと、含まれていないゾーンとでは、ソース線ＳＬに印加される電圧が異なる。以下、書き込み動作において、メモリセルトランジスタＭＴの電荷蓄積層に電荷を注入して閾値電圧を上昇させる動作を「プログラム」と呼び、閾値電圧が目的とする値に達したか否か判定する動作を「ベリファイ」と呼ぶ。
まず、選択ブロックＢＬＫがゾーンＺ０に含まれている場合について、図１４を用いて説明する。データの読み出し及びベリファイの場合（図１４の参照符号“Ｒｅａｄ／Ｖｅｒｉｆｙ”）、選択ブロックＢＬＫでは、メモリセルトランジスタの状態に応じてビット線ＢＬにプリチャージされた電荷をソース線ＳＬに流すため、ソース線ＳＬにＶＳＳが印加される。従ってゾーンＺ０に接続されたソース線ＳＬ＜０＞にはＶＳＳが印加される。他方で、非選択ブロックＢＬＫではビット線ＢＬからソース線ＳＬに電流を流さない。よって、選択トランジスタＳＴ２をオフ状態にするため、ソース線ＳＬにＶＤＤＳＡを印加した方がより好ましい。従って、選択ブロックＢＬＫを含まないゾーンＺ１に接続されたソース線ＳＬ＜１＞にはＶＤＤＳＡが印加される。また、センスアンプ１１３は、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスするため、ノードＶＨＳＡにはＶＤＤＳＡが印加され、ノードＶＬＳＡにはＶＳＳが印加される。また、データの読み出し及びベリファイにおいては、ＶＥＲＡを印加する配線はない。
従って、シーケンサ１２１は、信号ＶＤＤＳＡ＿ＳＷ、ＶＳＳＳＡ＿ＳＷ、ＳＷ＿Ｓ１ＶＨ、及びＳＷ＿Ｓ０ＶＬを“Ｈ”レベルにし、信号ＶＥＲＡ＿ＳＷ、ＳＷ＿Ｓ０ＶＨ、及びＳＷ＿Ｓ１ＶＬを“Ｌ”レベルにする。これにより、ソース線ＳＬ＜０＞及びノードＶＬＳＡにＶＳＳが印加され、ソース線ＳＬ＜１＞及びノードＶＨＳＡにＶＤＤＳＡが印加される。またシーケンサ１２１は、信号ＢＬＢＩＡＳ＿ＳＷを“Ｌ”レベルとする。
次に、データをプログラムする場合（図１４の参照符号“Ｐｒｏｇｒａｍ”）について説明する。データをプログラムする場合、選択ブロックＢＬＫでは、プログラム対象のメモリセルトランジスタＭＴに対してビット線ＢＬから電荷を供給する。この際、選択トランジスタＳＴ２はオフ状態とされ、ソース線ＳＬにはＶＤＤＳＡが印加される。従ってゾーンＺ０に接続されたソース線ＳＬ＜０＞にはＶＤＤＳＡが印加される。他方で、選択ブロックＢＬＫを含まないゾーンＺ１に接続されたソース線ＳＬ＜１＞には、ＶＳＳが印加される。また、センスアンプ１１３は、書き込みデータをメモリセルトランジスタＭＴに転送するため、ノードＶＨＳＡにはＶＤＤＳＡが印加され、ノードＶＬＳＡにはＶＳＳが印加される。また、データのプログラムにおいては、ＶＥＲＡを印加する配線はない。
従って、シーケンサ１２１は、信号ＶＤＤＳＡ＿ＳＷ、ＶＳＳＳＡ＿ＳＷ、ＳＷ＿Ｓ０ＶＨ、及びＳＷ＿Ｓ１ＶＬを“Ｈ”レベルにし、信号ＶＥＲＡ＿ＳＷ、ＳＷ＿Ｓ１ＶＨ、及びＳＷ＿Ｓ０ＶＬを“Ｌ”レベルにする。これにより、ソース線ＳＬ＜０＞及びノードＶＨＳＡにＶＤＤＳＡが印加され、ソース線ＳＬ＜１＞及びノードＶＬＳＡにＶＳＳが印加される。またシーケンサ１２１は、信号ＢＬＢＩＡＳ＿ＳＷも“Ｌ”レベルとする。
次に、データを消去する場合（図１４の参照符号“Ｅｒａｓｅ”）について、更に図１５も加えて説明する。データを消去する場合、ソース線ＳＬ＜０＞及びＳＬ＜１＞には、ＶＥＲＡが印加される。また、ノードＶＨＳＡ及びノードＶＬＳＡはフローティング状態にされる。
具体的には図１５に示すように、シーケンサ１２１は、信号ＶＥＲＡ＿ＳＷを“Ｈ”レベルにして、トランジスタ２６２ａ及び２６２ｂをオン状態する。またシーケンサ１２１は、信号ＶＤＤＳＡ＿ＳＷ及びＶＳＳＳＡ＿ＳＷを“Ｌ”レベルにして、トランジスタ２６３及び２６４をオフ状態にする。そして、シーケンサ１２１は、信号ＳＷ＿Ｓ０ＶＨ、ＳＷ＿Ｓ１ＶＨ、ＳＷ＿Ｓ０ＶＬ、及びＳＷ＿Ｓ１ＶＬを転送する配線をフローティング状態にして、トランジスタ２８０〜２８７をオフ状態にする。これにより、ソース線ＳＬ＜０＞及びＳＬ＜１＞にはＶＥＲＡが印加され、ノードＶＨＳＡ及びノードＶＬＳＡはフローティング状態にされる。
そして、信号ＳＷ＿Ｓ０ＶＨ、ＳＷ＿Ｓ１ＶＨ、ＳＷ＿Ｓ０ＶＬ、及びＳＷ＿Ｓ１ＶＬを転送する配線、ノードＶＨＳＡ、及びノードＶＬＳＡは、第２実施形態で説明したように、ビット線ＢＬ、ソース線ＳＬ、非選択ブロックのバックゲート線ＢＧ、ノードＢＬＢＩＡＳ、及びノードＢＩＡＳとの容量カップリングにより、電源電圧ＶＤＤより高く、例えばＶＥＲＡ程度まで電位が上昇される。また、トリプルウェル領域３０１において、ｎ型ウェル２１、ｐ型ウェル２２、トランジスタ２８０及び２８１とトランジスタ２６３との間の配線、及びトランジスタ２８２及び２８３とトランジスタ２６４との間の配線は、フローティング状態にされる。そして、これらのウェル及び配線は、ＶＥＲＡが印加された配線、例えばトランジスタ２６２ａ、２６２ｂ、及び２６５に接続される配線との容量カップリングにより、例えばＶＥＲＡ程度まで電位が上昇される。
次に、データの処理対象となる選択ブロックＢＬＫがゾーンＺ１に含まれている場合について、図１６を用いて説明する。図示するように図１６は、図１４のソース線ＳＬ＜０＞とソース線ＳＬ＜１＞の電位を入れ替えたものである。従って、データの読み出し及び書き込みにおける信号ＳＷ＿Ｓ０ＶＨ、ＳＷ＿Ｓ１ＶＨ、ＳＷ＿Ｓ０ＶＬ、及びＳＷ＿Ｓ１ＶＬの“Ｈ”／“Ｌ”レベルが反転している。また、消去時における各信号（信号ＶＤＤＳＡ＿ＳＷ，ＶＳＳＳＡ＿ＳＷ、ＶＥＲＡ＿ＳＷ、ＳＷ＿Ｓ０ＶＨ、ＳＷ＿Ｓ１ＶＨ、ＳＷ＿Ｓ０ＶＬ、及びＳＷ＿Ｓ１ＶＬ）の状態は、ソース線ＳＬ＜０＞とソース線ＳＬ＜１＞で同じである。
３．３ 本実施形態に係る効果について
本実施形態に係る構成であると、上記第１及び第２実施形態と同様の効果が得られる。
また、本実施形態に係る構成では、ノードＶＨＳＡ及びノードＶＬＳＡに、ソース線ＳＬ＜０＞またはＳＬ＜１＞のいずれかを接続し、ソース線ＳＬの電圧を転送することが出来る。このためドライバ１２３において、ノードＶＨＳＡ及びノードＶＬＳＡに電圧を転送するための高耐圧トランジスタを廃することが出来る。これにより、高耐圧トランジスタ数を削減出来る。従ってチップ面積を削減することが出来る。
更に本実施形態では、ドライバ１２３にトリプルウェル領域３０１を設けて、このトリプルウェル領域３０１上にソース線ＳＬ＜０＞及びＳＬ＜１＞との接続を制御する低耐圧ｎチャネルＭＯＳトランジスタ２８０〜２８３を配置している。これにより、例えばデータの消去時において、トランジスタ２８０〜２８３のソース及びドレインのいずれか一方にＶＥＲＡが印加されても、ゲート、ソース及びドレインのいずれか他方、及び基板バイアス（ｎ型ウェル２１及びｐ型ウェル２２）の電位を、容量カップリングによりＶＥＲＡ程度まで上昇させることにより、トランジスタ内部で高い電圧差が生じるのを防止することが出来る。よってトランジスタ２８０〜２８３を低耐圧トランジスタで構成出来るため、ドライバ１２３の面積増加を抑制出来る。従ってチップ面積の増加を抑制出来る。
なお、トリプルウェル領域３０１のｎ型ウェル２１及びｐ型ウェル２２をフローティング状態にした場合について説明したが、トリプルウェル領域３０１のｎ型ウェル２１及びｐ型ウェル２２にＶＥＲＡが印加されても良い。
更に、トリプルウェル領域３０１は、複数に分割されていても良い。
更に、トリプルウェル領域３０１は、領域１５０に設けられても良い。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第３実施形態におけるメモリセルアレイ１１１の構成を変形したものである。本実施形態では、第１実施形態に、異なるメモリセルアレイ１１１を適用した場合について説明する。以下では、第１実施形態と異なる点についてのみ説明する。
４．１ メモリセルアレイの構成について
本実施形態におけるメモリセルアレイ１１１の断面の構成について、図１７を用いて説明する。本実施形態に係る構成ではＮＡＮＤストリング１１６を構成する選択トランジスタＳＴ２、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が第１方向に向かって積層されている。
図示するように、半導体基板２０の上方、第１方向に向かって配線層３０（バックゲート線ＢＧ）、３３（セレクトゲート線ＳＧＳ）、３２（ワード線ＷＬ）、及び３４（セレクトゲート線ＳＧＤ）が順次設けられている。そして配線層３０には半導体層３１ｃが形成されている。また、各配線間には図示せぬ絶縁膜が形成されている。なお、セレクトゲート線ＳＧＳ及ぶＳＧＤ及びワード線ＷＬの配線数は、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴの数により任意に変更出来る。
半導体層３１ｃは、ソース線ＳＬと選択トランジスタＳＴ２とを接続するノードの一部として機能する。なお、配線層３０は廃されても良い。
また、配線層３２〜３４を貫通して半導体層３１ｃに達するように、メモリホールが形成され、内部にはＮＡＮＤストリング１１６の電流経路として機能する半導体層３１ａが形成されている。この半導体層３１ａの一端は、半導体層３１ｃと接続され、他端は、ビット線ＢＬに接続され、ＮＡＮＤストリング１１６を形成する。また、配線層３２〜３４が形成されていない領域に配線層３５（ソース線ＳＬ）と半導体層３１ｃを接続するコンタクトホールが形成され、内部には半導体層３１ｄが形成されている。
４．２ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１乃至第３実施形態と同様の効果が得られる。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第４実施形態におけるメモリセルアレイ１１１の構成を変形したものである。本実施形態では、第１実施形態に、異なるメモリセルアレイ１１１を適用した場合について説明する。以下では、第１実施形態と異なる点についてのみ説明する。
５．１ メモリセルアレイの構成について
まず、本実施形態に係るメモリセルアレイ１１１の構成について、図１８を用いて説明する。
図示するようにメモリセルアレイ１１１は、各ブロックＢＬＫ内に複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図１８では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。
メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。もちろん、ストリンググループＧＲの数は４つに限らず、３つ以下でもあっても良いし、５つ以上であっても良い。
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板２０上方に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ２が中間層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２のゲートは、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続されている。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧを介して、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続されている。
具体的には、奇数番目のストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ１及びＣＳＧ３のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ１に共通に接続される。一方、偶数番目のストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ２及びＣＳＧ４のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ２に共通に接続される。
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲート、並びにストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に共通に接続される。また、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ２のゲート、並びにストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に共通に接続されている。
またストリンググループＧＲ１及びＧＲ３では、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３、及びＭＴ４の制御ゲートはワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続される。これに対し、ストリンググループＧＲ２及びＧＲ４では、メモリセルトランジスタＭＴ４、ＭＴ３、ＭＴ２、及びＭＴ１の制御ゲートは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続される。
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４のＮＡＮＤストリングＳＲ１〜ＳＲ３は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続されている。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択トランジスタＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続されている。カラム選択トランジスタＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択トランジスタＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
以上説明した構成を有するメモリユニットＭＵが、図１８を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬはメモリユニット毎に独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。つまり、各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングＳＲが４層あれば、１つのメモリユニットＭＵに対応するビット線数も４本であり、その他の数の場合も同様である。また、制御信号線ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされる。
図１９はメモリセルアレイ１１１の斜視図であり、図２０はメモリセルアレイ１１１の平面図であり、図２１は図２０における２１−２１線に沿った断面図であり、図２２は図２０における２２−２２線に沿った断面図であり、図２３は図２０における２３−２３線に沿った断面図である。図１９、図２１、及び図２３はメモリユニットＭＵ１を図示しており、図２０及び図２２はメモリユニットＭＵ１及びＭＵ２を図示している。
図示するように、領域１５０において、第１実施形態の図３と同様に、半導体基板２０の表面近傍に、例えばｎ型ウェル２１が設けられ、ｎ型ウェル２１の表面領域には図示せぬ素子分離領域により分離された素子領域２３が設けられている。
半導体基板２０上には絶縁膜６１が形成される。絶縁膜６１の上方にメモリセルアレイ１１１が形成される。具体的には、半導体基板２０表面に水平な第２方向に向かって延びる絶縁膜６２（６２−１〜６２−４）及び半導体層６３（６３−１〜６３−３）が交互に積層された積層体６４が第３方向に向かってストライプ状に配置されている。この積層体６４の各々が、図１８で説明したストリンググループＧＲに相当する。そして、最下層の半導体層６３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層６３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層６３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
積層体６４の上面及び側面には、トンネル絶縁膜６５、電荷蓄積層６６、ブロック絶縁膜６７、及び導電膜６８が順次形成されている（図２１参照）。導電膜６８は、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数の積層体６４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々の積層体６４毎に独立している。
積層体６４は、その一端部がメモリセルアレイ１１１の端部に引き出されて、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目の積層体６４−１及び６４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層６３−１とビット線ＢＬ１とを接続され、半導体層６３−２及び６３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層６３−２とビット線ＢＬ２とを接続され、半導体層６３−１及び６３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層６３−３とビット線ＢＬ３とを接続され、半導体層６３−１及び６３−２とは絶縁されている。
他方で、偶数番目の積層体６４−２及び６４−４の一端部は、積層体６４−１及び６４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層６３−１とビット線ＢＬ１とを接続され、半導体層６３−２及び６３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層６３−２とビット線ＢＬ２とを接続され、半導体層６３−１及び６３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層６３−３とビット線ＢＬ３とを接続され、半導体層６３−１及び６３−２とは絶縁されている。
上記のように、奇数番目の積層体６４−１及び６４−３（すなわちストリンググループＧＲ１及びＧＲ３）と、偶数番目の積層体６４−２及び６４−４（すなわちストリンググループＧＲ２及びＧＲ４）とは、ＮＡＮＤストリングＳＲの配列が互いに逆になるように配置されている。例えば図２０では、奇数番目の積層体６４−１及び６４−３は、図面左側のビット線ＢＬに接続され、制御信号線ＳＳＬ１及びＳＳＬ３が、図面左側に配置される。従って選択トランジスタＳＴ１は、図面左側に位置し、選択トランジスタＳＴ２に図面右側に位置する。また、メモリセルトランジスタＭＴ１〜ＭＴ４は、図面左側からＭＴ１〜ＭＴ４の順に位置する。これに対して、偶数番目の積層体６４−２及び６４−４は、図面右側のビット線ＢＬに接続され、制御信号線ＳＳＬ２及びＳＳＬ４が、図面右側に配置される。従って選択トランジスタＳＴ１は、図面右側に位置し、選択トランジスタＳＴ２に図面左側に位置する。また、メモリセルトランジスタＭＴ１〜ＭＴ４は、図面右側からＭＴ１〜ＭＴ４の順に位置する。
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層６３−１〜６３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図２２参照）。
また、積層体６４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層６３−１〜６３−３をソース線ＳＬに接続する。
５．２ 消去時の電圧について
次に、データの消去時における各配線の電位関係について、図２４を用いて説明する。図示するように、選択ブロックＢＬＫにおいて、ビット線ＢＬ、ソース線ＳＬ（ＳＬ１及びＳＬ２）、及びワード線ＷＬに印加される電圧は、図５と同じである。また、本実施形態では、選択トランジスタＳＴ１、ＳＴ２、及びカラム選択トランジスタＣＳＧにおいてＧＩＤＬを発生させる。よって、ロウデコーダ１１２は、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及び制御信号線ＳＳＬにＶＥＲＡ−ＧＩＤＬ（例えば１８Ｖ）を印加する。
非選択ブロックＢＬＫでは、ワード線ＷＬ、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及び制御信号線ＳＳＬがフローティング状態にされ、ソース線ＳＬ１、ＳＬ２、及びビット線ＢＬとの容量カップリングにより、電位が例えばＶＥＲＡ程度まで上昇する。
領域１５０では、ｎ型ウェル２１及び素子領域２３がフローティング状態にされる。そして本実施形態では、ビット線ＢＬ、ソース線ＳＬ、及びこれらに接続された半導体層６３−１との容量カップリングにより、ｎ型ウェル２１及び素子領域２３の電位は、例えばＶＥＲＡ程度まで上昇する。
５．３ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１乃至第４実施形態と同様の効果が得られる。
６．変形例等
上記実施形態に係る半導体記憶装置は、第１導電型の第１ウェル２１（図３の２１）と、第１ウェル２１の上方に設けられ第１メモリセルトランジスタＭＴ（図３のＭＴ）を含むメモリセルアレイ１１１（図３の１１１）と、第１メモリセルトランジスタＭＴに接続される第１配線（図３の例えば３６）を具備する。データの消去時において、第１配線に正の第１電圧（図５のＢＬに印加されるＶＥＲＡ）が印加され、第１ウェル２１の電位は、正の第２電圧に上昇される（図５のアレイ下半導体基板のｎ−ｗｅｌｌ電位）。
上記実施形態を適用することにより、消費電力を低減出来る半導体記憶装置を提供出来る。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば上記実施形態において、素子領域２３はｎ型ウェル２１に設けられたｐ型ウェル２２に形成されていても良い。このような例を図２５に示す。図２５に示すように、領域１５０においてトリプルウェルが形成され、その中に素子領域２３が設けられている。
また、例えば上記実施形態において、消去の際、トリプルウェル領域３００にＶＥＲＡしても良く、また、ノードＶＨＳＡ、ノードＶＬＳＡ、ノードＳＲＣＧＮＤにＶＥＲＡを印加しても良い。このような例を、図２６に示す。
図２６に示すように、消去の際、時刻ｔ１〜ｔ２の間、ドライバ１２３は、トリプルウェル領域３００のｎ型ウェル２１及びｐ型ウェル２２にＶＥＲＡを印加する。
また、ノードＶＥＲＡ、ノードＶＬＳＡ、及びノードＳＲＣＧＮＤにＶＥＲＡを印加する。これにより、センスアンプ１１３内の低耐圧トランジスタは、それぞれのゲートに接続された信号線の電位が容量カップリングにより例えばＶＥＲＡに上昇しても、トランジスタのバックゲート及び、トランジスタのソース及びドレインに接続されたノードの電位も同じＶＥＲＡに上昇しているため、トランジスタに高電圧が印加されるのを防止出来る。
また、上記実施形態に、例えば電圧センス方式のセンスアンプを用いることが出来る。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、本発明に関する各実施形態において、以下の通りであっても良い。
（１）読み出し動作では、
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
２０…ｐ型半導体基板、２１…ｎ型ウェル、２２…ｐ型ウェル、２３…素子領域、２４…ｐ＋拡散層、２５…ｎ＋拡散層、２６〜４５、６３、６８…導電層、２８、２９、３５〜３９…配線層、５１、５３、２００〜２０９、２１５〜２１７、２６０〜２７８、２６２ａ、２６２ｂ、２８０〜２８７…ｎチャネルＭＯＳトランジスタ、５２、２１０〜２１３、２１８〜２２０…ｐチャネルＭＯＳトランジスタ、６１、６２、６５、６７…絶縁層、６６…電荷蓄積層、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１６…ＮＡＮＤストリング、１２０…周辺回路部、１２１…シーケンサ、１２２…電圧発生回路、１２３…ドライバ、１３０…センスアンプユニット、１３１…センスアンプ部、１３２…ラッチ回路、１４０…フックアップ部、１６０…スイッチ回路、２１４…キャパシタ素子、３００、３０１…トリプルウェル領域

Claims (14)

  1. 第１導電型の第１ウェルと、
    前記第１ウェルの上方に設けられ、第１メモリセルトランジスタを含むメモリセルアレイと、
    前記第１メモリセルトランジスタに接続される第１配線と
    を具備し、前記第１メモリセルトランジスタのデータの消去時において、前記第１配線に正の第１電圧が印加され、
    前記第１ウェルの電位は、正の第２電位に上昇される
    ことを特徴とする半導体記憶装置。
  2. 前記データの消去時において、前記第１ウェルは、電気的にフローティングとされた状態で、前記第２電位に上昇されることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記データの消去時において、前記第１ウェルに第２電圧を印加して、前記第１ウェルの電位を前記第２電位に上昇させる第１回路を更に備えることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記第２電位は、電源電圧より高いことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
  5. 前記第１導電型はｎ型であることを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
  6. 前記第１導電型と異なる第２導電型の第２ウェルを更に備え、
    前記第１ウェルは、前記第２ウェルの表面内に形成され、
    前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、
    前記データの消去時において、前記第２ウェルの電位は、正の第３電位に上昇される
    ことを特徴とする請求項１記載の半導体記憶装置。
  7. 前記第１ウェル上に形成された第１トランジスタと、
    前記第１ウェルと前記メモリセルアレイとの間の領域に位置し、前記第１トランジスタに接続される第２配線と
    を更に備え、前記データの消去時において、前記第２配線の電位は、正の第４電位に上昇される
    ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
  8. 前記データの消去時において、前記第２配線は、電気的にフローティングとされた状態で、前記第４電位に上昇されることを特徴とする請求項７記載の半導体記憶装置。
  9. 前記データの消去時において、前記第２配線に第４電圧を印加して、前記第２配線の電位を前記第４電位に上昇させる第２回路を更に備えることを特徴とする請求項７記載の半導体記憶装置。
  10. 前記第４電位は、電源電圧より高いことを特徴とする請求項７乃至９いずれか１項記載の半導体記憶装置。
  11. 前記第１トランジスタは、センスアンプの一部であることを特徴とする請求項７記載の半導体記憶装置。
  12. 前記メモリセルアレイは、前記第１メモリセルトランジスタを有する第１ＮＡＮＤストリングを含む第１ブロックと、
    第２メモリセルトランジスタを有する第２ＮＡＮＤストリングを含む第２ブロックと、
    前記第１ＮＡＮＤストリングに接続された第１バックゲート線と、
    前記第２ＮＡＮＤストリングに接続された第２バックゲート線と
    を更に備え、前記第１バックゲート線は、前記第１メモリセルトランジスタの下方に位置し、
    前記第２バックゲート線は、前記第２メモリセルトランジスタの下方に位置し、
    前記第２配線は、前記第１ブロックと前記第１ウェルとの間、及び前記第２ブロックと前記第１ウェルとの間に位置し、
    前記第１ブロックのデータの消去時において、前記第２バックゲート線に前記第１電圧が印加される
    ことを特徴とする請求項７記載の半導体記憶装置。
  13. 前記第１ブロックに接続される第１ソース線と、
    前記第２ブロックに接続される第２ソース線と、
    前記第２配線と前記第１ソース線との間に設けられた第１スイッチ回路と、
    前記第２配線と前記第２ソース線との間に設けられた第２スイッチ回路と
    を更に備えることを特徴とする請求項１２記載の半導体記憶装置。
  14. 前記第１スイッチ回路及び前記第２スイッチ回路は、前記第１ウェル上に設けられることを特徴とする請求項１３記載の半導体記憶装置。
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