JP2015015287A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】微細化に適した３次元メモリを提案する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）１２−１，…１２−４及びハードマスク層１４ａを有するフィン構造Ｆｉｎと、第１乃至第ｎの半導体層１２−１，…１２−４の第３の方向にある表面上にそれぞれ形成される第１乃至第ｎのNAND列Ｓ１，…Ｓ４とを備える。第１乃至第ｎのNAND列Ｓ１，…Ｓ４の各々は、直列接続される複数のメモリセルＭＣを備え、複数のメモリセルＭＣの各々は、電荷蓄積層を備える。複数のメモリセルＭＣの電荷蓄積層は、互いに分断される。ハードマスク層１４ａは、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。
【選択図】図１

Description

実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
NAND型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することによってビットあたりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが要求されている。しかしながら、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の２次元（平面）構造から３次元（立体）構造へと移行させる開発が行われ、さまざまな３次元不揮発性半導体記憶装置が提案されている。その内の１つである垂直ゲート(Vertical Gate；VG)型半導体メモリ構造は、積層された複数の半導体層（アクティブエリア）を備えるフィンを有し、各半導体層上にNAND列が配置される。
VG型半導体メモリ構造は、２次元NANDと比べ、周辺素子などを含むレイアウトがほぼ等しく、かつ、複数の半導体層に対するコンタクトやゲートコンタクトなどを同時に形成できるという特徴を有している。
このVG型半導体メモリ構造は、メモリセル構造で大きく２つに分類される。その１つは、電荷蓄積層が電気的にフローティング状態の導電層（フローティングゲート：FG）であるVG-FG（Vertical gate-Floating gate）型、もう1つは、電荷蓄積層が電荷をトラップする絶縁層であるVG-MONOS（Vertical gate-Metal/Oxide/Nitride/Oxide/Si）型である。
VG-FG型においては、メモリセル毎に電荷蓄積層を独立化することが動作上必要不可欠である。また、VG-MONOS型においても、特に、NAND列が延びる方向（フィンが延びる方向）において、メモリセル毎に電荷蓄積層を分断することが、特性向上に必要である。
そこで、NAND列が延びる方向における電荷蓄積層の分断は、コントロールゲートをライン＆スペースにパターニングするときに、予めフィン上に形成しておいたハードマスクをマスクとして用いることにより、このパターニングと同時に行う。
しかしながら、このハードマスクは、フィンを加工するときにも使用される。このため、このハードマスクの幅は、フィンを加工した後、コントロールゲートをライン＆スペースにパターニングする前に、電荷蓄積層が自己整合的に分断されるために必要な最適値にシュリンクされる。
このハードマスクのシュリンクは、等方性エッチングにより行われるため、従来では、ハードマスクの当初の厚さを十分に大きくしなければならないという問題がある。この十分に厚いハードマスクは、フィンの一部（最上層）となり、フィンの高さを大きくする。このため、フィン間のトレンチのアスペクト比が大きくなり、結果として、各半導体層上にメモリセルを形成する難易度が高くなる。
また、等方性エッチングによるハードマスクのシュリンクは、制御性が良くない。このため、電荷蓄積層の分断に対するプロセスマージン、即ち、シュリンク量を大きめに設定しなければならない。この場合、コントロールゲート間のフィンの幅が部分的に非常に狭くなる、また、これを防ぐために当初のフィン幅を広くしなければならない（微細化に不利である）、などの問題が発生する。
米国特許第7352018号明細書 米国特許出願公開第2008/259687号明細書 特開2006-155750号公報 米国特許出願公開第2010/226195号明細書 米国特許出願公開第2012/182806号明細書
W. Kim et al., 2009 Symp. on VLSI, p.188 A. Hubert et al., IEDM, pp.637-640, 2009 H-T. Lue et al., 2010 Symp. on VLSI, p.131
実施形態は、微細化に適した不揮発性半導体記憶装置及びその製造方法を提案する。
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）及び第ｎの半導体層上に積み重ねられる上部絶縁層を有し、前記半導体基板の表面に対して平行な第２の方向に延びる積層構造と、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上にそれぞれ形成される第１乃至第ｎのNAND列とを備え、前記第１乃至第ｎのNAND列の各々は、直列接続される複数のメモリセルを備え、前記複数のメモリセルの各々は、電荷蓄積層を備え、前記複数のメモリセルの電荷蓄積層は、互いに分断され、前記上部絶縁層は、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。
第１の実施例を示す斜視図。 図１の矢印Ａから見た側面図。 図２のＩＩＩ−ＩＩＩ線に沿う断面図。 図２のＩＶ−ＩＶ線に沿う断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第１の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 図１乃至図４の構造の製造方法の第２の例を示す断面図。 第２の実施例を示す斜視図。 図３２の矢印Ａから見た側面図。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。 図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 図３２乃至図３５の構造の製造方法の例を示す断面図。 第３の実施例を示す斜視図。 図４６の矢印Ａから見た側面図。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。 図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 図４６乃至図４９の構造の製造方法の例を示す断面図。 第４の実施例を示す斜視図。 図５９の構造の平面図。 図５９の矢印Ａから見た側面図。 図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面図。 図６１のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。 図５９乃至図６３の構造の製造方法の例を示す断面図。 図５９乃至図６３の構造の製造方法の例を示す断面図。 図５９乃至図６３の構造の製造方法の例を示す断面図。 図５９乃至図６３の構造の製造方法の例を示す断面図。 図５９乃至図６３の構造の製造方法の例を示す断面図。 第５の実施例を示す斜視図。 図６９の矢印Ａから見た側面図。 図７０のＬＸＸＩ−ＬＸＸＩ線に沿う断面図。 図７０のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断面図。 絶縁層２５の構造例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 図６９乃至図７２の構造の製造方法の例を示す断面図。 適用例としてのVLBを示す斜視図。
以下、図面を参照しながら実施例を説明する。
尚、実施例を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は、発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。
［概要］
以下の実施例は、半導体基板上に積み重ねされる複数の半導体層（アクティブエリア）を有するフィン構造を備える３次元不揮発性半導体記憶装置を対象とする。
この不揮発性半導体記憶装置のメモリセルは、例えば、フィン構造を構成する複数の半導体層の側面上に、第１の絶縁層（トンネル酸化層）、電荷蓄積層、第２の絶縁層及びコントロールゲート電極の順序で積み重ねられるゲート構造を備える。
例えば、垂直ゲート型３次元積層メモリの一つであるVLB (Vertical gate ladder-Bit cost scalable memory)は、実施例が対象とする不揮発性半導体記憶装置に該当する。
VLBは、電荷蓄積層が電気的にフローティング状態のフローティングゲート電極であるVG-FG型と、電荷蓄積層が電荷をトラップする絶縁層であるVG-MONOS型とに分類される。以下の実施例は、これら２種類のVLBの双方を対象とする。
このような３次元不揮発性半導体記憶装置においては、NAND列(メモリストリング)が延びる方向（フィン構造が延びる方向）において、メモリセル毎に電荷蓄積層を分断することが、特性向上に必要である。この分断は、例えば、コントロールゲート電極をライン＆スペースにパターニングするときに、予めフィン上に形成しておいたハードマスク層をマスクとして用いることにより、このパターニングと同時に行う。
以下の実施例では、ハードマスク層の側壁に側壁マスク層を形成し、ハードマスク層及び側壁マスク層をマスクにして、まず、異方性エッチングによりフィン構造のパターニングを行う技術を提案する。この後、側壁マスク層を選択的に除去することにより、電荷蓄積層を自己整合的に分断するために必要な最適幅を持つハードマスク層を形成する。
このように、フィン構造を形成した後、コントロールゲート電極をライン＆スペースにパターニングする前に、側壁マスク層を選択的に除去することにより、従来、必要であったハードマスク層のシュリンク（等方性エッチング）を省略することができる。
従って、フィン構造のパターニング及び電荷蓄積層の分断のためのハードマスク層の当初の厚さを小さくでき、かつ、電荷蓄積層を分断するためのハードマスク層を精度よく形成することができる。
尚、ハードマスク層は、第一に、フィン構造をパターニングするときのマスクとして機能すること、第二に、側壁マスク層を選択的に除去するため、側壁マスク層に対してエッチング選択比を持つ材料であること、第三に、電荷蓄積層を分断するとき（コントロールゲート電極や、フィン構造内の半導体層及び絶縁層などをエッチングするとき）のマスクとして機能すること、を条件として、その材料が決定される。
以下の実施例では、そのような材料として、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物が最も適していることも提案する。
以上より、微細化に適した３次元不揮発性半導体記憶装置を実現できる。
［第１の実施例］
本実施例は、メモリセルの構造がフローティングゲート型である場合の例である。
・ 構造
図１は、VG-FG型VLBの構造を示している。図２は、図１の構造を矢印Ａ側から見たときの側面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図であり、図４は、図２のＩＶ−ＩＶ線に沿う断面図である。
本実施例では、VG-FG型VLBのメモリセルアレイの主要部について説明する。VG-FG型VLBのメモリセルアレイの全体については、適用例において説明する。
半導体基板１０は、例えば、シリコン基板である。絶縁層１１は、例えば、BOX (Buried oxide)と呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
絶縁層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４が配置される。
本例では、４つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、複数の絶縁層（例えば、酸化シリコン層）１３により互いに絶縁される。
最上層の第４の半導体層１２−４上の絶縁層１３上には、さらに、ハードマスク層としての絶縁層（上部絶縁層）１４ａが配置される。本例では、この絶縁層１４ａは、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。例えば、絶縁層１４ａは、窒化アルミニウム(AlN)を備える。
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４及び絶縁層１３，１４ａは、フィン構造（積層構造）Ｆｉｎを構成する。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
第１、第２、第３及び第４のNAND列（メモリストリング）Ｓ１，Ｓ２，Ｓ３，Ｓ４は、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとする。第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、フローティングゲート電極１６−ＦＧ、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧを備える。
フローティングゲート電極１６−ＦＧは、第１の導電層（例えば、導電性ポリシリコン層）を備え、フローティングゲート電極１６−ＦＧを構成する第１の導電層は、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成する各メモリセルＭＣに独立である。
また、本例では、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、複数の絶縁層１３の第３の方向の幅よりも狭く、かつ、複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧは、複数の絶縁層１３間の凹部内に配置される。
コントロールゲート電極１８−ＣＧは、第２の導電層（例えば、導電性ポリシリコン層）を備え、コントロールゲート電極１８−ＣＧを構成する第２の導電層は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４に共有される。
コントロールゲート電極１８−ＣＧは、メモリセルＭＣのカップリング比を大きくするために、フローティングゲート電極１６−ＦＧの第１の方向にある表面及び第３の方向にある表面をそれぞれ覆っている。
また、コントロールゲート電極１８−ＣＧは、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペース（２つのフィン構造Ｆｉｎ内のメモリセルＭＣ間のみに限定される）を完全に満たす。コントロールゲート電極１８−ＣＧは、半導体基板１０の上部から見たときに、全体として、第３の方向に延びる。
ここで、本例では、後述する製造方法において、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々について、直列接続される複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧを互いに分断するために、ハードマスク層としての絶縁層１４ａの第３の方向の幅ｔ１は、コントロールゲート電極１８−ＣＧに覆われている領域内で、第４の半導体層１２−４の第３の方向の幅ｔ２と同じ又はそれよりも狭い。
また、複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧを分断するプロセスに起因して、ハードマスク層としての絶縁層１４ａの第３の方向の断面形状は、コントロールゲート電極１８−ＣＧに覆われている領域内で角部を有し（図３）、コントロールゲート電極１８−ＣＧに覆われていない領域内で曲面部を有する（図４）。
尚、本例では、４つの半導体層に対応して４つのNAND列が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のNAND列が積み重ねられていればよい。
また、本例では、コントロールゲート電極１８−ＣＧに覆われていない領域内で、ゲート絶縁層１５が除去されているが（図４）、この領域内の電荷蓄積層１６−ＦＧが除去されていることを条件に、この領域内にゲート絶縁層１５を残存させてもよい。
以上の構造によれば、後述するように、ハードマスク層としての絶縁層１４ａのシュリンク（等方性エッチング）を省略可能な製造方法を実現できる。このため、絶縁層１４ａの当初の厚さを小さくでき、かつ、絶縁層１４ａの第３の方向の幅を精度よく形成することができる。
・ 材料例
上述のVG-FG型VLBを構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
半導体基板１０は、例えば、単結晶シリコン基板である。
また、絶縁層１１は、例えば、酸化シリコン層である。絶縁層１１は、第１の半導体層１２−１に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。同様に、酸化層１３は、例えば、酸化シリコン層である。酸化層１３は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、それぞれ、例えば、シリコン（Ｓｉ）層である。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
フィン構造Ｆｉｎを構成する最上層の絶縁層（ハードマスク層）１４ａは、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。例えば、絶縁層１４ａは、窒化アルミニウム(AlN)であるのが望ましい。
メモリセルＭＣを構成するゲート絶縁層（トンネル酸化層）１５は、例えば、酸化シリコン層である。ゲート絶縁層１５は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート絶縁層１５は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
フローティングゲート電極１６−ＦＧは、ポリシリコン（ノンドープ又は不純物添加）、アモルファスシリコン（ノンドープ又は不純物添加）、メタルなどから選択することができる。フローティングゲート電極１６−ＦＧは、異なる材料を含む積層構造を有していてもよい。
また、フローティングゲート電極１６−ＦＧは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
メモリセルＭＣの電極間絶縁層１７は、例えば、カップリング比の向上と、書き込み／消去時のリーク電流の防止とを両立する材料を備える。
電極間絶縁層１７は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択することができる。
電極間絶縁層１７は、上述の材料を構成する元素の組成比を変化させた材料であってもよいし、上述の材料に、シリコンナノ粒子や金属イオンを混ぜた材料であってもよい。
コントロールゲート電極１８−ＣＧは、例えば、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。
コントロールゲート電極１８−ＣＧは、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
尚、図１乃至図４に示す構造を覆う層間絶縁層としては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。層間絶縁層の例としては、ＴＥＯＳを掲げることができるが、これに代えて、例えば、熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層を用いてもよい。
フローティングゲート電極１６−ＦＧ及びコントロールゲート電極１８−ＣＧは、後述するプロセスを採用できる限りにおいて、どのような材料を使用しても構わない。
・ 製造方法の第１の例
図５乃至図２０は、図１乃至図４のVG-FG型VLBの製造方法の第１の例を示している。
まず、図５に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化シリコン層としての絶縁層１１，１３と、多結晶シリコン層としての第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とを、交互に形成する。続けて、絶縁層１３上にハードマスク層（例えば、窒化アルミニウム層）としての絶縁層１４ａを形成する。
次に、図６に示すように、ＰＥＰ（Photo Engraving Process）により、絶縁層１４ａ上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）により絶縁層１４ａをパターニングする。絶縁層１４ａの第３の方向の幅は、後述するフローティングゲート電極の分断プロセスに適した値に設定する。この後、レジストパターンは除去される。
次に、図７に示すように、絶縁層１３上に、絶縁層１４ａを覆う絶縁層１４ｂを形成する。絶縁層１４ｂは、例えば、酸化シリコン層、窒化シリコン層、カーボンを含むレジスト層などから選択可能である。本例では、絶縁層１４ｂは、窒化シリコン層とする。
この後、異方性エッチングを用いて絶縁層１４ｂをエッチングすることにより、絶縁層１４ｂを、ハードマスク層としての絶縁層１４ａの側壁上のみに残存させると、図８に示すような構造が得られる。ここで、絶縁層１４ａの側壁上に形成された絶縁層１４ｂを、絶縁層１４ａと区別するため、以下、絶縁層１４ａをハードマスク層と称し、絶縁層１４ｂを側壁マスク層と称する。
次に、図９に示すように、ハードマスク層１４ａ及び側壁マスク層１４ｂをマスクにして、異方性エッチングにより、絶縁層１３、第４の半導体層１２−４、絶縁層１３、第３の半導体層１２−３、絶縁層１３、第２の半導体層１２−２、絶縁層１３、及び、第１の半導体層１２−１を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層１１の一部もエッチングされる。
これにより、フィン構造Ｆｉｎが形成される。
次に、図１０に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ（Chemical Dry Etching）、又は、塩素ガスを用いるドライエッチングにより、フィン構造Ｆｉｎを構成する第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
即ち、このエッチングにより、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面が、絶縁層１３の第３の方向にある表面よりも内側に後退し、結果として、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅がシュリンクされる。
ここで、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のシュリンク量（エッチング幅）ｘは、側壁マスク層の第３の方向の幅ａと同じ又はそれよりも小さいことが必要である。これは、後述するように、コントロールゲート電極に覆われていない領域において、複数のメモリセルのフローティングゲート電極を確実に分断するためである。
次に、図１１に示すように、例えば、ＳＰＡ（Slot Plane Antenna）プラズマ生成技術により、フィン構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面上に、ゲート絶縁層（例えば、酸化シリコン層）１５を形成する。
このゲート絶縁層１５は、メモリセルのトンネル酸化層となる。
次に、図１２に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を、多結晶シリコン層としての第１の導電層１６により覆う。第１の導電層１６は、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペースを完全に満たす。
また、例えば、ＣＭＰ(Chemical Mechanical Polishing)を用いて、第１の導電層１６の上面を研磨することにより、第１の導電層１６の上面を平坦化する。この時、ＣＭＰのエンドポイントとしては、絶縁層１４ａの上面を採用することができる。
尚、このＣＭＰは、例えば、メモリセルと同時に形成される選択トランジスタを考慮したものである。本例は、メモリセルのフローティングゲート電極の分断に特徴を有するものなので、選択トランジスタについては、省略している。このため、このＣＭＰについても、省略可能である。
この後、ＲＩＥにより、第１の導電層１６をエッチングすると、図１３に示すように、フィン構造Ｆｉｎの凹部内にフローティングゲート電極１６−ＦＧが形成される。即ち、フローティングゲート電極１６−ＦＧは、上下方向（第１の方向）において、自己整合的に、絶縁層１３により互いに分断される。
但し、この時点では、フィン構造Ｆｉｎの凹部内のフローティングゲート電極１６−ＦＧは、紙面に垂直な第２の方向に延びた状態となっており、１つの半導体層（１つのNAND列）においては、互いに接続された状態となっている。
次に、図１４に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、絶縁層１３の第３の方向にある表面をリセスエッチングする。
絶縁層１３のシュリンク量（エッチング幅）ｙは、エッチング後の絶縁層１３の第３の方向にある表面が、フローティングゲート電極１６−ＦＧの第３の方向にある２つの表面（ゲート絶縁層１５側の表面とゲート絶縁層１５と反対側の表面）の間に配置されるように設定するのが望ましい。
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の３つの面を覆うようにするため、及び、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のエッジ部に近づき過ぎないようにするためである。
コントロールゲート電極がフローティングゲート電極の３つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
また、絶縁層１３のシュリンク量ｙが、フローティングゲート電極１６−ＦＧのゲート絶縁層１５側の表面よりも内側まで進行すると、この絶縁層１３のエッチング時に、ゲート絶縁層１５もエッチングされてしまう場合がある。これは、絶縁層１３及びゲート絶縁層１５が共に酸化シリコン層であることが多いからである。
このような意味においても、絶縁層１３のシュリンク量ｙは、エッチング後の絶縁層１３の第３の方向にある表面が、フローティングゲート電極１６−ＦＧのゲート絶縁層１５側の表面よりも外側に配置されるように設定するのが望ましい。
次に、図１５に示すように、例えば、等方性エッチングにより、側壁マスク層１４ｂを選択的に除去する。その結果、絶縁層１３上には、フローティングゲート電極１６−ＦＧの分断に最適な所定幅を持つハードマスク層１４ａのみが残存する。
即ち、このステップにより、従来のハードマスク層のシュリンクと同様の効果が得られる。また、従来のように、ハードマスク層（同一マスク）のシュリンクという作業を行わないため、ハードマスク層１４ａの当初の厚さを小さくすることができ、かつ、ハードマスク層１４ａの幅を精度よく形成することができる。
また、このステップにより、後述するコントロールゲートのパターニング時に、１つのNAND列内のフローティングゲート電極（第２の方向に延びる１つの層）１６−ＦＧを、メモリセル毎に互いに確実に分断することができる。
次に、図１６に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。続けて、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８ａを形成する。
また、図１７に示すように、ＣＭＰを用いて、第２の導電層１８ａの上面及び電極間絶縁層１７の一部を研磨する。この時、ＣＭＰのエンドポイントとして、ハードマスク層１４ａの上面を採用することができる。
この後、例えば、ＣＶＤにより、第２の導電層１８ａ上に第２の導電層（例えば、金属層）１８ｂを形成する。
また、必要に応じて、第２の導電層１８ｂの上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８ｂ上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
次に、図１８及び図１９に示すように、ＰＥＰにより、第２の導電層１８ｂ上にレジストパターン１９を形成し、このレジストパターン１９をマスクにして、コントロールゲート電極１８−ＣＧのパターニングを行う。
このパターニングに使用するレジストパターン１９は、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターン１９により覆われていない領域内に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
同時に、レジストパターン１９により覆われていない領域内に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのNAND列内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
但し、レジストパターン１９により覆われていない領域内において、ハードマスク層１４ａにより覆われている、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４、並びに、絶縁層１１，１３は、除去されることがない。
また、コントロールゲート電極１８−ＣＧのパターニングにおいて、レジストパターン１９により覆われていない領域内のハードマスク層１４ａは、マスクとして機能しつつも、少なからずエッチングされる。その結果、図１８及び図１９に示すように、その領域内で、ハードマスク層１４ａの断面形状は、曲面部を有することになる。
結果として、図２０に示すように、ハードマスク層１４ａの第３の方向の断面形状は、レジストパターン１９及びコントロールゲート電極１８ｂに覆われている領域内で角部を有し、レジストパターン１９及びコントロールゲート電極１８ｂに覆われていない領域内で曲面部を有する。
このように、ハードマスク層１４ａの第３の方向の断面形状が、レジストパターン１９及びコントロールゲート電極１８ｂに覆われている領域内で角部を有するとき、フローティングゲート電極１６−ＦＧをメモリセル毎に互いに分断する加工精度が向上する、という効果を得ることができる。
また、ハードマスク層１４ａの第３の方向の断面形状が、レジストパターン１９及びコントロールゲート電極１８ｂに覆われていない領域内で曲面部を有するとき、後述するように、ワード線（コントロールゲート電極１８−ＣＧ）間に層間絶縁層を満たし易くなる、という効果を得ることができる。
この後、レジストパターン１９は除去される。
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
以上の工程により、図１乃至図４のVG-FG型VLBが完成する。
尚、本例では、絶縁層１１，１３，１５がそれぞれ酸化シリコン層であることを前提としたため、側壁マスク層１４ｂは、窒化シリコン層とした。但し、これに限られることはなく、例えば、絶縁層１１，１３，１５がそれぞれ窒化シリコン層であるときは、側壁マスク層１９ｂは、酸化シリコン層としてもよい。
また、例えば、側壁マスク層１４ｂが、カーボン(C)を含むレジスト層であるときは、側壁マスク層１４ｂを選択的に除去するステップを、アッシング（Ashing)により行うことができる。側壁マスク層１４ｂを除去するときのハードマスク層１４ａのエッチング（サイズの縮小）が無視できないときは、側壁マスク層１４ｂとして、カーボンを含むレジスト層を用いることにより、側壁マスク層１４ｂの除去時におけるハードマスク層１４ａのサイズのばらつきを抑えることができる。
一方、アッシングには熱が伴うため、この熱により、ハードマスク層１４ａに与えるダメージが大きくなるときは、上述のプロセスに示すように、例えば、等方性エッチングにより、側壁マスク層１４ｂを除去するのが望ましい。
・ 製造方法の第２の例
図２１乃至図３１は、図１乃至図４のVG-FG型VLBの製造方法の第２の例を示している。
本例は、ハードマスク層１４ａを、第１の層１４ａ−１及び第２の層１４ａ−２の積層構造にした点に特徴を有する。このような積層構造により、例えば、フィン構造を形成するときと、フローティングゲート電極を分断するときとで、各エッチング条件に適したマスク材を選択することが可能になる。
まず、図２１に示すように、半導体基板１０上に、絶縁層１１，１３と、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４と、ハードマスク層１４ａとしての第１及び第２の層１４ａ−１，１４ａ−２とを、それぞれ形成する。これらの材料は、ハードマスク層１４ａを除き、例えば、上述の第１の例と同じである。
ハードマスク層１４ａのうち、下層としての第１の層１４ａ−１は、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。第１の層１４ａ−１は、例えば、窒化アルミニウム層とすることができる。
また、ハードマスク層１４ａのうち、上層としての第２の層１４ａ−２は、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物とすることもできるし、後述する側壁マスク層に含まれる元素と同じ元素を含む材料とすることもできる。第２の層１４ａ−２は、例えば、窒化チタン層とすることができる。
また、第２の層１４ａ−２は、例えば、酸化シリコン層、窒化シリコン層、及び、カーボンを含むレジスト層のうちの１つを備えていてもよい。
次に、図２２に示すように、ＰＥＰにより、ハードマスク層１４ａ上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥによりハードマスク層１４ａをパターニングする。ハードマスク層１４ａの第３の方向の幅は、後述するフローティングゲート電極の分断プロセスに適した値に設定する。この後、レジストパターンは除去される。
次に、図２３に示すように、絶縁層１３上に、ハードマスク層１４ａを覆う絶縁層１４ｂを形成する。絶縁層１４ｂは、上述の第１の例と同様に、例えば、窒化シリコン層である。但し、絶縁層１４ｂは、酸化シリコン層や、カーボンを含むレジスト層などであってもよい。
この後、異方性エッチングを用いて絶縁層１４ｂをエッチングすることにより、絶縁層１４ｂをハードマスク層１４ａの側壁上のみに残存させると、図２４に示すように、側壁マスク層１４ｂが形成される。
次に、図２５に示すように、ハードマスク層１４ａのうちの第２の層１４ａ−２及び側壁マスク層１４ｂをマスクにして、異方性エッチングにより、絶縁層１３、第４の半導体層１２−４、絶縁層１３、第３の半導体層１２−３、絶縁層１３、第２の半導体層１２−２、絶縁層１３、及び、第１の半導体層１２−１を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層１１の一部もエッチングされる。
これにより、フィン構造Ｆｉｎが形成される。
尚、本例では、ハードマスク層１４ａのうちの第２の層１４ａ−２は、このフィン構造Ｆｉｎを形成するときのエッチング条件において、マスクとして十分に機能することができる材料、例えば、窒化チタン層を選択することができる。
次に、図２６に示すように、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のリセスエッチングと、ゲート絶縁層（例えば、酸化シリコン層）１５の形成と、フローティングゲート電極１６−ＦＧの形成と、絶縁層１３のリセスエッチングとを、それぞれ実行する。
これらのステップ及びその条件については、上述の第１の例（図１０〜図１４参照）と同じであるため、ここでの説明を省略する。
尚、この時点で、フローティングゲート電極１６−ＦＧは、上下方向（第１の方向）において、自己整合的に、絶縁層１３により互いに分断されるが、紙面に垂直な第２の方向、即ち、１つの半導体層（１つのNAND列）内においては、互いに接続された状態となっている。
次に、図２７に示すように、例えば、等方性エッチングにより、ハードマスク層１４ａのうちの第２の層１４ａ−２及び側壁マスク層１４ｂを選択的に除去する。その結果、絶縁層１３上には、フローティングゲート電極１６−ＦＧの分断に最適な所定幅を持つハードマスク層１４ａのうちの第１の層１４ａ−１のみが残存する。
尚、ハードマスク層１４ａのうちの第２の層１４ａ−２及び側壁マスク層１４ｂは、同じエッチング条件により同時に除去してもよいし、異なるエッチング条件により互いに別に除去してもよい。
また、このステップにおいて、側壁マスク層１４ｂを選択的に除去し、ハードマスク層１４ａのうちの第２の層１４ａ−２は、残存させておいても構わない。
次に、図２８に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。続けて、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８ａを形成する。
また、図２９に示すように、ＣＭＰを用いて、第２の導電層１８ａの上面及び電極間絶縁層１７の一部を研磨する。この時、ＣＭＰのエンドポイントとして、ハードマスク層としての第１の層１４ａ−１の上面を採用することができる。
この後、例えば、ＣＶＤにより、第２の導電層１８ａ上に第２の導電層（例えば、金属層）１８ｂを形成する。
また、必要に応じて、第２の導電層１８ｂの上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８ｂ上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
次に、図３０及び図３１に示すように、ＰＥＰにより、第２の導電層１８ｂ上にレジストパターン１９を形成し、このレジストパターン１９をマスクにして、コントロールゲート電極１８−ＣＧのパターニングを行う。
このパターニングに使用するレジストパターン１９は、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターン１９により覆われていない領域内に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
同時に、レジストパターン１９により覆われていない領域内に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのNAND列内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
但し、レジストパターン１９により覆われていない領域内において、ハードマスク層としての第１の層１４ａ−１により覆われている、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４、並びに、絶縁層１１，１３は、除去されることがない。
また、コントロールゲート電極１８−ＣＧのパターニングにおいて、レジストパターン１９により覆われていない領域内の第１の層（ハードマスク層）１４ａ−１は、マスクとして機能しつつも、少なからずエッチングされる。その結果、図３０及び図３１に示すように、その領域内で、ハードマスク層１４ａの断面形状は、曲面部を有することになる。
この後、レジストパターン１９は除去される。
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
以上の工程により、図１乃至図４のVG-FG型VLBが完成する。
尚、本例でも、上述の第１の例と同様の材料やステップの変更が可能である。例えば、側壁マスク層１４ｂが、カーボン(C)を含むレジスト層であるときは、側壁マスク層１４ｂを選択的に除去するステップを、アッシングにより行うことができる。
［第２の実施例］
第２の実施例は、第１の実施例の変形例に関する。
本例の特徴は、第１の実施例と比べると、電荷蓄積層が、２つのフローティングゲート電極（導電層）を備えるダブルフローティングゲート構造を有する点にある。この構造は、電荷蓄積層内の電荷量の増加や、電荷量の制御性の向上などの利点を有する。
尚、下層のフローティングゲート電極を電荷トラップ層（絶縁層）に置き換えることも可能である。このような構造は、ハイブリッド型セル構造と呼ばれる。また、電荷蓄積層の数は、２つに限らず、３つ以上を備えていてもよい。
・ 構造
図３２は、VG-FG型VLBの構造を示している。図３３は、図３２の構造を矢印Ａ側から見たときの側面図であり、図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図であり、図３５は、図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図である。
本実施例では、上述の第１の実施例（図１乃至図４のVG-FG型VLB）と異なる点を説明する。即ち、本例においては、第１の実施例と同じ要素には同じ符号を付すことにより重複説明を回避する。
絶縁層１１上には、第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４が配置される。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、複数の絶縁層１３により互いに絶縁される。最上層の第４の半導体層１２−４上の絶縁層１３上には、さらに、ハードマスク層としての絶縁層１４ａが配置される。
第１、第２、第３及び第４のNAND列（メモリストリング）Ｓ１，Ｓ２，Ｓ３，Ｓ４は、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとする。第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、第１のフローティングゲート電極１６−ＦＧ１、電極間絶縁層２０、第２のフローティングゲート電極１６−ＦＧ２、電極間絶縁層１７、及び、コントロールゲート電極１８−ＣＧを備える。
第１のフローティングゲート電極１６−ＦＧ１は、第１の導電層（例えば、導電性ポリシリコン層）を備え、第２のフローティングゲート電極１６−ＦＧ２は、第２の導電層（例えば、導電性ポリシリコン層）を備える。
第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２を構成する第１及び第２の導電層は、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成する各メモリセルＭＣに独立である。
また、本例では、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、複数の絶縁層１３の第３の方向の幅よりも狭く、かつ、複数のメモリセルＭＣの第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２は、複数の絶縁層１３間の凹部内に配置される。
コントロールゲート電極１８−ＣＧは、第２の導電層（例えば、導電性ポリシリコン層）を備え、コントロールゲート電極１８−ＣＧを構成する第３の導電層は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４に共有される。
ここで、本例でも、第１の実施例と同様に、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々について、直列接続される複数のメモリセルＭＣの第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２を互いに分断するために、ハードマスク層としての絶縁層１４ａの第３の方向の幅ｔ１は、コントロールゲート電極１８−ＣＧに覆われている領域内で、第４の半導体層１２−４の第３の方向の幅ｔ２と同じ又はそれよりも狭い。
また、複数のメモリセルＭＣの第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２を分断するプロセスに起因して、ハードマスク層としての絶縁層１４ａの第３の方向の断面形状は、コントロールゲート電極１８−ＣＧに覆われている領域内で角部を有し（図３４）、コントロールゲート電極１８−ＣＧに覆われていない領域内で曲面部を有する（図３５）。
以上の構造によれば、後述するように、ハードマスク層としての絶縁層１４ａのシュリンク（等方性エッチング）を省略可能な製造方法を実現できる。このため、絶縁層１４ａの当初の厚さを小さくでき、かつ、絶縁層１４ａの第３の方向の幅を精度よく形成することができる。
・ 材料例
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
但し、電極間絶縁層２０については、電極間絶縁層１７とは異なり、第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２間で、電荷の移動が可能な材料を備えるのが望ましい。例えば、電極間絶縁層２０は、ゲート絶縁層１５と同様に、トンネル絶縁層（例えば、酸化シリコン層）として機能する。
・ 製造方法の例
図３６乃至図４５は、図３２乃至図３５のVG-FG型VLBの製造方法の例を示している。
まず、図３６に示すように、フィン構造Ｆｉｎ内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面上に、ゲート絶縁層（トンネル絶縁層）１５を形成するまでのプロセスを、第１の実施例の製造方法の第１の例（図５〜図１１参照）と同様のプロセスにより実行する。
尚、図３６において、図５乃至図１１のプロセスにより形成された要素と同じ要素には、同じ符号を付してある。
この後、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を、多結晶シリコン層としての第１の導電層１６により覆う。第１の導電層１６は、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペースを完全に満たす。
また、例えば、ＣＭＰを用いて、第１の導電層１６の上面を研磨することにより、第１の導電層１６の上面を平坦化する。この時、ＣＭＰのエンドポイントとしては、絶縁層１４ａの上面を採用することができる。
尚、このＣＭＰは、例えば、メモリセルと同時に形成される選択トランジスタを考慮したものである。従って、第１の実施例と同様に、このＣＭＰは、省略可能である。
この後、ＲＩＥにより、第１の導電層１６をエッチングすると、図３７に示すように、フィン構造Ｆｉｎの凹部内に第１のフローティングゲート電極１６−ＦＧ１が形成される。即ち、第１のフローティングゲート電極１６−ＦＧ１は、上下方向（第１の方向）において、自己整合的に、絶縁層１３により互いに分断される。
次に、図３８に示すように、ＳＰＡプラズマ生成技術により、第１のフローティングゲート電極１６−ＦＧ１上、即ち、第１のフローティングゲート電極１６−ＦＧ１の第３の方向にある表面上に、電極間絶縁層（トンネル絶縁層）２０を形成する。
次に、図３９に示すように、図３６において第１のフローティングゲート電極１６−ＦＧ１を形成したのと同様のプロセスを用いて、第２のフローティングゲート電極１６−ＦＧ２を形成する。第２のフローティングゲート電極１６−ＦＧ２も、第１のフローティングゲート電極１６−ＦＧ１と同様に、上下方向（第１の方向）において、自己整合的に、絶縁層１３により互いに分断される。
但し、この時点では、フィン構造Ｆｉｎの凹部内の第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２は、紙面に垂直な第２の方向に延びた状態となっており、１つの半導体層（１つのNAND列）においては、互いに接続された状態となっている。
次に、図４０に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、絶縁層１３の第３の方向にある表面をリセスエッチングする。
絶縁層１３のシュリンク量（エッチング幅）ｙは、エッチング後の絶縁層１３の第３の方向にある表面が、第１のフローティングゲート電極１６−ＦＧ１の第３の方向にある２つの表面のうち、ゲート絶縁層１５側の表面よりも外側に配置されるように設定するのが望ましい。
次に、図４１に示すように、例えば、等方性エッチングにより、側壁マスク層１４ｂを選択的に除去する。その結果、絶縁層１３上には、第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２の分断に最適な所定幅を持つハードマスク層１４ａのみが残存する。
即ち、このステップにより、従来のハードマスク層のシュリンクと同様の効果が得られる。また、従来のように、ハードマスク層（同一マスク）のシュリンクという作業を行わないため、ハードマスク層１４ａの当初の厚さを小さくすることができ、かつ、ハードマスク層１４ａの幅を精度よく形成することができる。
また、このステップにより、後述するコントロールゲートのパターニング時に、１つのNAND列内の第１及び第２のフローティングゲート電極（第２の方向に延びる１つの層）１６−ＦＧ１，１６−ＦＧ２を、メモリセル毎に互いに確実に分断することができる。
次に、図４２に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層１７を形成する。続けて、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層１８ａを形成する。
また、図４３に示すように、ＣＭＰを用いて、第２の導電層１８ａの上面及び電極間絶縁層１７の一部を研磨する。この時、ＣＭＰのエンドポイントとして、ハードマスク層１４ａの上面を採用することができる。
この後、例えば、ＣＶＤにより、第２の導電層１８ａ上に第２の導電層（例えば、金属層）１８ｂを形成する。
また、必要に応じて、第２の導電層１８ｂの上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８ｂ上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
次に、図４４及び図４５に示すように、ＰＥＰにより、第２の導電層１８ｂ上にレジストパターン１９を形成し、このレジストパターン１９をマスクにして、コントロールゲート電極１８−ＣＧのパターニングを行う。
このパターニングに使用するレジストパターン１９は、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターン１９により覆われていない領域内に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
同時に、レジストパターン１９により覆われていない領域内に存在する第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２も、除去される。即ち、１つのNAND列内において、第２の方向に延びる１つの層を構成していた第１及び第２のフローティングゲート電極１６−ＦＧ１，１６−ＦＧ２が、このステップにより、メモリセル毎に互いに分断される。
但し、レジストパターン１９により覆われていない領域内において、ハードマスク層１４ａにより覆われている、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４、並びに、絶縁層１１，１３は、除去されることがない。
また、コントロールゲート電極１８−ＣＧのパターニングにおいて、レジストパターン１９により覆われていない領域内のハードマスク層１４ａは、マスクとして機能しつつも、少なからずエッチングされる。その結果、図４４及び図４５に示すように、その領域内で、ハードマスク層１４ａの断面形状は、曲面部を有することになる。
このように、ハードマスク層１４ａの第３の方向の断面形状が、レジストパターン１９及びコントロールゲート電極１８ｂに覆われている領域内で角部を有するとき、フローティングゲート電極１６−ＦＧ１，１６−ＦＧ２をメモリセル毎に互いに分断する加工精度が向上する、という効果を得ることができる。
また、ハードマスク層１４ａの第３の方向の断面形状が、レジストパターン１９及びコントロールゲート電極１８ｂに覆われていない領域内で曲面部を有するとき、後述するように、ワード線（コントロールゲート電極１８−ＣＧ）間に層間絶縁層を満たし易くなる、という効果を得ることができる。
この後、レジストパターン１９は除去される。
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
以上の工程により、図３２乃至図３５のVG-FG型VLBが完成する。
［第３の実施例］
本例の特徴は、フィン構造内に、第１、第２、第３及び第４の半導体層（積層チャネルアクティブエリア）を貫通する電極が設けられている点に特徴を有する。この電極は、例えば、複数のメモリセルのデータを消去する（フローティングゲート電極から電荷を抜く）消去動作において、消去効率を向上させる効果を有する。
尚、本例は、第１及び第２の実施例、並びに、後述する全ての実施例のそれぞれに組み合わせて利用することが可能である。
・ 構造
図４６は、VG-FG型VLBの構造を示している。図４７は、図４６の構造を矢印Ａ側から見たときの側面図であり、図４８は、図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図であり、図４９は、図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図である。
本実施例では、上述の第１の実施例（図１乃至図４のVG-FG型VLB）の構造をベースとし、この構造と異なる点を説明する。即ち、本例においては、第１の実施例と同じ要素には同じ符号を付すことにより重複説明を回避する。
絶縁層１１上には、第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４が配置される。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、複数の絶縁層１３により互いに絶縁される。最上層の第４の半導体層１２−４上の絶縁層１３上には、さらに、ハードマスク層としての絶縁層１４ａ，１４ｂが配置される。
絶縁層１４ａは、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。例えば、絶縁層１４ａは、窒化アルミニウム(AlN)を備える。絶縁層１４ｂは、酸化シリコン層、窒化シリコン層、カーボンを含むレジスト層などから選択可能である。例えば、絶縁層１４ｂは、窒化シリコン層を備える。
即ち、絶縁層１４ａは、絶縁層１４ｂとは互いに異なる材料、即ち、絶縁層１４ｂに対してエッチング選択比を有する材料を備える。
フィン構造Ｆｉｎ内は、ハードマスク層としての絶縁層１４ａ、並びに、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４を、第１の方向に貫通するスリットを有する。
このスリット内において、絶縁層（例えば、酸化シリコン層）２２は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面を覆う。また、導電層（例えば、金属層、導電性ポリシリコン層など）２１は、このスリット内に形成される。
導電層２１の上面（第１の方向にある表面）は、少なくとも、絶縁層１４ａの半導体基板１０側とは反対側の表面よりも下（半導体基板１０側）に存在する。そして、上述のスリット内において、ハードマスク層としての絶縁層１４ｂは、導電層２１上に形成される。本例では、絶縁層１４ｂの上面は、絶縁層１４ａの上面よりも下に存在するが、絶縁層１４ａの上面と同じであっても構わない。
導電層２１は、例えば、フィン構造Ｆｉｎ内の複数のメモリセルＭＣのデータを消去する消去動作において、正電圧が印加されることにより、消去効率を向上させる消去電極として機能する。
第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、フローティングゲート電極１６−ＦＧ、電極間絶縁層１７、及び、コントロールゲート電極１８−ＣＧを備える。
フローティングゲート電極１６−ＦＧを構成する第１の導電層は、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成する各メモリセルＭＣに独立である。
また、本例では、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、複数の絶縁層１３の第３の方向の幅よりも狭く、かつ、複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧは、複数の絶縁層１３間の凹部内に配置される。
コントロールゲート電極１８−ＣＧを構成する第２の導電層は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４に共有される。
ここで、本例でも、第１の実施例と同様に、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々について、直列接続される複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧを互いに分断するために、ハードマスク層としての絶縁層１４ａ，１４ｂの第３の方向の幅の合計ｔ１は、コントロールゲート電極１８−ＣＧに覆われている領域内で、第４の半導体層１２−４の第３の方向の幅ｔ２と同じ又はそれよりも狭い。
また、複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧを分断するプロセスに起因して、ハードマスク層としての絶縁層１４ａの第３の方向の断面形状は、コントロールゲート電極１８−ＣＧに覆われている領域内で角部を有し（図４８）、コントロールゲート電極１８−ＣＧに覆われていない領域内で曲面部を有する（図４９）。
以上の構造によれば、後述するように、ハードマスク層としての絶縁層１４ａのシュリンク（等方性エッチング）を省略可能な製造方法を実現できる。このため、絶縁層１４ａの当初の厚さを小さくでき、かつ、絶縁層１４ａの第３の方向の幅を精度よく形成することができる。
・ 材料例
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
但し、導電層２１は、金属層や、導電性ポリシリコン層などを備える。例えば、導電層２１は、フローティングゲート電極１６−ＦＧと同じ材料を備える。
・ 製造方法の例
図５０乃至図５８は、図４６乃至図４９のVG-FG型VLBの製造方法の例を示している。
まず、図４６に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化シリコン層としての絶縁層１１，１３と、多結晶シリコン層としての第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とを、交互に形成する。続けて、絶縁層１３上にハードマスク層（例えば、窒化アルミニウム層）としての絶縁層１４ａを形成する。
次に、図５１に示すように、ＰＥＰにより、絶縁層１４ａ上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥにより絶縁層１４ａをパターニングする。絶縁層１４ａの第３の方向の幅は、後述するフローティングゲート電極の分断プロセスに適した値に設定する。また、絶縁層１４ａは、半導体基板１０の表面に平行であり、かつ、第３の方向に直交する第２の方向（紙面に垂直な方向）に延びるスリットを有する。この後、レジストパターンは除去される。
次に、図５２に示すように、ＰＥＰにより、絶縁層１３，１４ａ上にレジストパターン２３を形成する。このレジストパターン２３は、絶縁層１４ａのスリット上に開口部を有する。そして、絶縁層１４ａ及びレジストパターン２３をマスクにして、ＲＩＥにより、絶縁層１３、並びに、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をエッチングする。
その結果、図５３に示すように、絶縁層１３、並びに、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４内に、スリットが形成される。
次に、図５４に示すように、例えば、熱酸化により、スリット内において、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面上に、絶縁層（例えば、酸化シリコン層）２２を形成する。
次に、図５５に示すように、例えば、ＬＰＣＶＤ法により、絶縁層１３，１４ａ上に、スリットを満たす導電層（例えば、導電性ポリシリコン層）２１を形成する。また、図５６に示すように、導電層２１をエッチバックすることにより、導電層２１をスリット内のみに残存させる。
ここで、エッチバック後の導電層２１の上面（第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の積層方向としての第１の方向にある表面）は、ハードマスク層としての絶縁層１４ａの上面よりも下、望ましくは、最上層としての絶縁層１３の上面近傍に設定する。
次に、図５７に示すように、最上層としての絶縁層１３上に、絶縁層１４ａを覆う絶縁層１４ｂを形成する。絶縁層１４ｂは、例えば、酸化シリコン層、窒化シリコン層、カーボンを含むレジスト層などから選択可能である。絶縁層１４ａが窒化アルミニウム層であるとき、絶縁層１４ｂは、例えば、窒化シリコン層であるのが望ましい。
この後、異方性エッチングを用いて絶縁層１４ｂをエッチングすることにより、絶縁層１４ｂを、ハードマスク層としての絶縁層１４ａのスリット内、及び、側壁上に、それぞれ残存させる。その結果、絶縁層１４ｂは、側壁マスク層となる。
次に、図５８に示すように、ハードマスク層１４ａ及び側壁マスク層１４ｂをマスクにして、異方性エッチングにより、絶縁層１３、第４の半導体層１２−４、絶縁層１３、第３の半導体層１２−３、絶縁層１３、第２の半導体層１２−２、絶縁層１３、及び、第１の半導体層１２−１を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層１１の一部もエッチングされる。
これにより、フィン構造Ｆｉｎが形成される。
この後のプロセスは、第１の実施例（図１０乃至図２０参照）と同じであるため、ここでの説明を省略する。
以上の工程により、図４６乃至図４９のVG-FG型VLBが完成する。
尚、この製造方法では、第１の実施例と比べて、ＰＥＰ数としては１回のみ追加されるだけで、フィン構造Ｆｉｎ内に、例えば、消去電極としての導電層２１を形成することができる。また、この導電層２１を消去電極として用いることにより、消去動作における消去効率が向上する。
［第４の実施例］
本例の特徴は、フローティングゲート電極及びコントロールゲート電極が、それぞれ、フィン構造が延びる第２の方向に交互に配置される点に特徴を有する。
この場合、２つのコントロールゲート電極が１つのフローティングゲート電極の第２の方向にある２つの側面をそれぞれ覆うため、例えば、第１の実施例に比べて、フローティングゲート電極とコントロールゲート電極との対向面積が増える。その結果、コントロールゲート電極によるフローティングゲート電極内の電荷量の制御性を向上させることができる。
・ 構造
図５９は、VG-FG型VLBの構造を示している。図６０は、図５９におけるフィン構造の平面図であり、図６１は、図５９の構造を矢印Ａ側から見たときの側面図であり、図６２は、図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面図であり、図６３は、図６１のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図である。
本実施例では、上述の第１の実施例（図１乃至図４のVG-FG型VLB）の構造をベースとし、この構造と異なる点を説明する。即ち、本例においては、第１の実施例と同じ要素には同じ符号を付すことにより重複説明を回避する。
絶縁層１１上には、第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４が配置される。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、複数の絶縁層１３により互いに絶縁される。最上層の第４の半導体層１２−４上の絶縁層１３上には、さらに、ハードマスク層としての絶縁層１４ａが配置される。絶縁層１４ａは、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。
第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、フローティングゲート電極１６−ＦＧ、及び、絶縁層２４を備える。
フローティングゲート電極１６−ＦＧを構成する第１の導電層は、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成する各メモリセルＭＣに独立である。
また、本例では、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、複数の絶縁層１３の第３の方向の幅よりも狭く、かつ、複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧは、複数の絶縁層１３間の凹部内に配置される。
本例では、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧは、フローティングゲート電極１６−ＦＧの第３の方向にある表面上に配置されない。この点が第１の実施例と大きく異なる。電極間絶縁層１７及びコントロールゲート電極１８−ＣＧは、フローティングゲート電極１６−ＦＧの第２の方向（フィン構造Ｆｉｎが延びる方向）にある２つの表面上にそれぞれ配置される。
即ち、本例では、第１の実施例（図１乃至図４）の電極間絶縁層１７及びコントロールゲート電極１８−ＣＧが絶縁層２４に置き換わり、第１の実施例の複数のコントロールゲート電極１８−ＣＧ間のスペースが、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧが絶縁層２４に置き換わっている。
コントロールゲート電極１８−ＣＧを構成する第２の導電層は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４に共有される。
ここで、本例でも、第１の実施例と同様に、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々について、直列接続される複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧを互いに分断するために、ハードマスク層としての絶縁層１４ａの第３の方向の幅の合計ｔ１は、絶縁層２４に覆われている領域内で、第４の半導体層１２−４の第３の方向の幅ｔ２と同じ又はそれよりも狭い。
また、複数のメモリセルＭＣのフローティングゲート電極１６−ＦＧを分断するプロセスに起因して、ハードマスク層としての絶縁層１４ａの第３の方向の断面形状は、絶縁層２４に覆われている領域内で角部を有し（図６２）、絶縁層２４に覆われていない領域（コントロールゲート電極１８−ＣＧに覆われている領域）内で曲面部を有する（図６３）。
以上の構造によれば、後述するように、ハードマスク層としての絶縁層１４ａのシュリンク（等方性エッチング）を省略可能な製造方法を実現できる。このため、絶縁層１４ａの当初の厚さを小さくでき、かつ、絶縁層１４ａの第３の方向の幅を精度よく形成することができる。
・ 材料例
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
但し、絶縁層２４は、酸化シリコン層などの層間絶縁層として用いられる絶縁層が用いられる。
・ 製造方法の例
図６４乃至図６８は、図５９乃至図６３のVG-FG型VLBの製造方法の例を示している。
まず、図６４に示すように、フィン構造Ｆｉｎ内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面上に、ゲート絶縁層（トンネル絶縁層）１５及び第１の導電層１６としてのフローティングゲート電極１６−ＦＧを形成し、絶縁層１３をシュリンクし、かつ、側壁マスク層１４ｂを除去するまでのプロセスを、第１の実施例の製造方法の第１の例（図５〜図１５参照）と同様のプロセスにより実行する。
尚、図６４において、図５乃至図１５のプロセスにより形成された要素と同じ要素には、同じ符号を付してある。
次に、図６５に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を、絶縁層２４により覆う。絶縁層２４は、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペースを完全に満たす。また、絶縁層２４の上面は、例えば、ＣＭＰにより平坦化される。
次に、図６６及び図６７に示すように、ＰＥＰにより、絶縁層２４上にレジストパターンを形成し、このレジストパターンをマスクにして、絶縁層２４のパターニングを行う。
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターンにより覆われていない領域内に存在するフローティングゲート電極１６−ＦＧは、除去される。即ち、１つのNAND列内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
但し、レジストパターンにより覆われていない領域内において、ハードマスク層１４ａにより覆われている、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４、並びに、絶縁層１１，１３は、除去されることがない。
また、絶縁層２４のパターニングにおいて、レジストパターンにより覆われていない領域内のハードマスク層１４ａは、マスクとして機能しつつも、少なからずエッチングされる。その結果、図６６及び図６７に示すように、その領域内で、ハードマスク層１４ａの断面形状は、曲面部を有することになる。
この後、レジストパターンは除去される。
次に、図６８に示すように、例えば、ＣＶＤにより、フローティングゲート電極１６−ＦＧの第２の方向にある２つの側面を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。電極間絶縁層１７は、絶縁層２４の第２の方向にある表面も覆う。続けて、絶縁層２４間のスペース内に、フィン構造Ｆｉｎ間のスペースを完全に満たすコントロールゲート電極１８−ＣＧを形成する。
尚、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧは、ダマシンプロセスにより形成される。即ち、絶縁層２４間のスペース内に、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧを形成した後に、これらをＣＭＰにより研磨することにより、これらを絶縁層２４間のスペース内のみに残存させる。この時、ＣＭＰのエンドポイントとして、絶縁層２４の上面を採用することができる。
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ間に、層間絶縁層（例えば、酸化シリコン層）を形成する。
以上の工程により、図５９乃至図６３のVG-FG型VLBが完成する。
［第５の実施例］
本例の特徴は、メモリセルの電荷蓄積層が、電荷をトラップする機能を持つ絶縁層（例えば、窒化シリコン層）である点に特徴を有する（VG-MONOS型）。
この場合においても、NAND列が延びる方向（フィンが延びる方向）において、メモリセル毎に電荷蓄積層を分断することが、特性向上に必要である。従って、以下に示す構造及び製造方法は、VG-MONOS型VLBの特性を向上させるために有効である。
・ 構造
図６９は、VG-MONOS型VLBの構造を示している。図７０は、図６９の構造を矢印Ａ側から見たときの側面図であり、図７１は、図７０のＬＸＸＩ−ＬＸＸＩ線に沿う断面図であり、図７２は、図７０のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断面図である。
半導体基板１０は、例えば、シリコン基板である。絶縁層１１は、例えば、BOX (Buried oxide)と呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
絶縁層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４が配置される。
本例では、４つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、複数の絶縁層（例えば、酸化シリコン層）１３により互いに絶縁される。
最上層の第４の半導体層１２−４上の絶縁層１３上には、さらに、ハードマスク層としての絶縁層１４ａが配置される。本例では、この絶縁層１４ａは、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える。例えば、絶縁層１４ａは、窒化アルミニウム(AlN)を備える。
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４及び絶縁層１３，１４ａは、フィン構造Ｆｉｎを構成する。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
第１、第２、第３及び第４のNAND列（メモリストリング）Ｓ１，Ｓ２，Ｓ３，Ｓ４は、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとする。第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、チャージトラップ積層構造２５、及び、コントロールゲート電極１８−ＣＧを備える。
チャージトラップ積層構造２５は、例えば、図７３に示すように、ゲート絶縁層（トンネル酸化層）２５ａ、チャージトラップ層（例えば、窒化シリコン層）２５ｂ、及び、ブロック絶縁層２５ｃを備える。ブロック絶縁層２５ｃは、チャージトラップ層２５ｂ及びコントロールゲート電極１８−ＣＧ間のリークをブロックする機能を有する。
チャージトラップ積層構造２５のうち、チャージトラップ層２５ｂ及びブロック絶縁層２５ｃは、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４が延びる方向（フィンが延びる方向）において、メモリセル毎に分断される。
また、本例では、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、複数の絶縁層１３の第３の方向の幅よりも広く、かつ、複数のメモリセルＭＣのチャージトラップ層（電荷蓄積層）２５ｂは、複数の絶縁層１３間における第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の凸部に沿って形成される。
コントロールゲート電極１８−ＣＧは、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４に共有される。
また、コントロールゲート電極１８−ＣＧは、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペース（２つのフィン構造Ｆｉｎ内のメモリセルＭＣ間のみに限定される）を完全に満たす。コントロールゲート電極１８−ＣＧは、半導体基板１０の上部から見たときに、全体として、第３の方向に延びる。
ここで、本例では、後述する製造方法において、第１、第２、第３及び第４のNAND列Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々について、直列接続される複数のメモリセルＭＣのチャージトラップ層（電荷蓄積層）２５ｂを互いに分断するために、ハードマスク層としての絶縁層１４ａの第３の方向の幅ｔ１は、コントロールゲート電極１８−ＣＧに覆われている領域内で、最上層としての絶縁層１３の第３の方向の幅ｔ３と同じ又はそれよりも狭い。
また、複数のメモリセルＭＣのチャージトラップ層（電荷蓄積層）２５ｂを分断するプロセスに起因して、ハードマスク層としての絶縁層１４ａの第３の方向の断面形状は、コントロールゲート電極１８−ＣＧに覆われている領域内で角部を有し（図７１）、コントロールゲート電極１８−ＣＧに覆われていない領域内で曲面部を有する（図７２）。
尚、本例では、４つの半導体層に対応して４つのNAND列が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のNAND列が積み重ねられていればよい。
また、本例では、コントロールゲート電極１８−ＣＧに覆われていない領域内で、ゲート絶縁層２５ａが除去されているが（図７２）、この領域内のチャージトラップ層（電荷蓄積層）２５ｂが除去されていることを条件に、この領域内にゲート絶縁層２５ａを残存させてもよい。
以上の構造によれば、後述するように、ハードマスク層としての絶縁層１４ａのシュリンク（等方性エッチング）を省略可能な製造方法を実現できる。このため、絶縁層１４ａの当初の厚さを小さくでき、かつ、絶縁層１４ａの第３の方向の幅を精度よく形成することができる。
・ 材料例
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
但し、チャージトラップ層（電荷蓄積層）２５ｂは、窒化シリコン（SiN，Si3N4）、酸窒化シリコン(SiON)、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、及び、ランタン・アルミネート（LaAlO3）のグループから選択可能である。
また、チャージトラップ層（電荷蓄積層）２５ｂは、これらの材料の組成比を変えたもの、例えば、窒化シリコンの構成元素であるシリコンと窒素の組成比が上記以外であるものであってもよい。
また、ゲート絶縁層２５ａ及びブロック絶縁層２５ｃは、第１の実施例におけるゲート絶縁層１５及び電極間絶縁層１７と同じ材料を用いることができる。
・ 製造方法の例
図７４乃至図８０は、図６９乃至図７３のVG-FG型VLBの製造方法の例を示している。
まず、図７４に示すように、フィン構造Ｆｉｎを形成するまでのプロセスを、第１の実施例の製造方法の第１の例（図５〜図９参照）と同様のプロセスにより実行する。
尚、図７４において、図５乃至図９のプロセスにより形成された要素と同じ要素には、同じ符号を付してある。
次に、図７５に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、絶縁層１３の第３の方向にある表面をリセスエッチングする。
ここで、絶縁層１３のシュリンク量（エッチング幅）ｃは、側壁マスク層１４ｂの第３の方向の幅ａと同じ又はそれよりも小さいことが必要である。これは、後述するように、コントロールゲート電極に覆われていない領域において、複数のメモリセルのチャージトラップ層（電荷蓄積層）２５ｂを確実に分断するためである。
その結果、フィン構造Ｆｉｎの第３の方向にある表面に、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の凸部が形成される。
この後、側壁マスク層１４ｂを除去する。
その結果、図７６に示すように、絶縁層１３上には、チャージトラップ層２５ｂの分断に最適な所定幅を持つハードマスク層１４ａのみが残存する。
即ち、このステップにより、従来のハードマスク層のシュリンクと同様の効果が得られる。また、従来のように、ハードマスク層（同一マスク）のシュリンクという作業を行わないため、ハードマスク層１４ａの当初の厚さを小さくすることができ、かつ、ハードマスク層１４ａの幅を精度よく形成することができる。
また、このステップにより、後述するコントロールゲートのパターニング時に、１つのNAND列内のチャージトラップ層（第２の方向に延びる１つの層）２５ｂを、メモリセル毎に互いに確実に分断することができる。
次に、図７６に示すように、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の凸部を覆うチャージトラップ積層構造２５を形成する。本例では、チャージトラップ積層構造２５は、フィン構造Ｆｉｎの全体を覆っている。
次に、図７７に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を、多結晶シリコン層としての導電層１８ａにより覆う。導電層１８ａは、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペースを完全に満たす。
また、図７８に示すように、ＣＭＰを用いて、導電層１８ａの上面及びチャージトラップ積層構造２５の一部を研磨する。この時、ＣＭＰのエンドポイントとして、ハードマスク層１４ａの上面を採用することができる。
この後、例えば、ＣＶＤにより、導電層１８ａ上に導電層（例えば、金属層）１８ｂを形成する。
また、必要に応じて、導電層１８ｂの上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８ｂ上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
次に、ＰＥＰにより、導電層１８ｂ上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極１８−ＣＧ（導電層１８ａ，１８ｂ）のパターニングを行う。
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。
従って、図７９及び図８０に示すように、レジストパターンにより覆われていない領域内に存在する導電層１８ａ，１８ｂ及びチャージトラップ積層構造２５は、除去される。即ち、１つのNAND列内において、第２の方向に延びる１つの層を構成していたチャージトラップ積層構造２５が、このステップにより、メモリセル毎に互いに分断される。
但し、レジストパターンにより覆われていない領域内において、ハードマスク層１４ａにより覆われている、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４、並びに、絶縁層１１，１３は、除去されることがない。
また、コントロールゲート電極１８−ＣＧのパターニングにおいて、レジストパターン１９により覆われていない領域内のハードマスク層１４ａは、マスクとして機能しつつも、少なからずエッチングされる。その結果、図７９及び図８０に示すように、その領域内で、ハードマスク層１４ａの断面形状は、曲面部を有することになる。
このように、ハードマスク層１４ａの第３の方向の断面形状が、レジストパターン１９及びコントロールゲート電極１８ｂに覆われている領域内で角部を有するとき、チャージトラップ積層構造２５をメモリセル毎に互いに分断する加工精度が向上する、という効果を得ることができる。
また、ハードマスク層１４ａの第３の方向の断面形状が、レジストパターン１９及びコントロールゲート電極１８ｂに覆われていない領域内で曲面部を有するとき、後述するように、ワード線（コントロールゲート電極１８−ＣＧ）間に層間絶縁層を満たし易くなる、という効果を得ることができる。
この後、レジストパターンは除去される。
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
以上の工程により、図６９乃至図７３のVG-FG型VLBが完成する。
［適用例］
適用例としてのVLBを説明する。
図８１は、適用例としてのVLBを示している。
フィン構造Ｆｉｎ内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の表面領域には、それぞれ、第１、第２、第３及び第４のメモリストリングが形成される。第１、第２、第３及び第４のメモリストリングの一端は、共通ソース線ＳＬに接続され、他端は、梁構造３１に接続される。
第１、第２、第３及び第４のメモリストリングは、直列接続される複数のメモリセルＭＣと、共通ソース線ＳＬ及び複数のメモリセルＭＣ間のブロック選択トランジスタＳＧＴと、梁構造３１及び複数のメモリセルＭＣ間のアシストゲートトランジスタＡＧＴとを備える。
ブロック選択トランジスタＳＧＴは、１つのブロックＢＫ内の複数のフィン構造Ｆｉｎに共有され、かつ、１つのブロックＢＫ内の複数のフィン構造Ｆｉｎに共通の１つのセレクトゲート線を備える。
アシストゲートトランジスタＡＧＴは、１つのフィン構造Ｆｉｎ内の第１、第２、第３及び第４のメモリストリングに共有され、かつ、１つのフィン構造Ｆｉｎの第１、第２、第３及び第４のメモリストリングに共通の１つのセレクトゲート線を備える。即ち、アシストゲートトランジスタＡＧＴのセレクトゲート線は、フィン構造Ｆｉｎ毎に独立である。
梁構造３１は、第３の方向に延びることにより、フィン構造Ｆｉｎの倒壊を防止する機能を発揮する。梁構造３１は、フィン構造Ｆｉｎと同様に、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４及び絶縁層１１，１３，１４を備える。梁構造３１の第３の方向の一端には、第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴが配置される。
第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴは、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとし、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のうちの１つを選択する。
第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴは、第３の方向に並んで配置され、かつ、コンタクトプラグ（共通電極）３２側から順番に、一定ピッチＰで配置される第１、第２、第３及び第４のセレクトゲート電極３３−１，３３−２，３３−３，３３−４を有する。
第１、第２、第３及び第４のセレクトゲート電極３３−１，３３−２，３３−３，３３−４は、少なくとも、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第２の方向にある側面に沿って第１の方向に延びる。
本例では、第１、第２、第３及び第４のセレクトゲート電極３３−１，３３−２，３３−３，３３−４は、梁構造３１の第１の方向にある上面及び第２の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有する。
また、第１のセレクトゲート電極３３−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内にノーマリーオンチャネルを有する。即ち、第１のセレクトゲート電極３３−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内でノーマリーオン、第２、第３及び第４の半導体層１２−２，１２−３，１２−４内でオン／オフ制御可能である。
第２のセレクトゲート電極３３−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内にノーマリーオンチャネルを有する。即ち、第２のセレクトゲート電極３３−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内でノーマリーオン、第１、第３及び第４の半導体層１２−１，１２−３，１２−４内でオン／オフ制御可能である。
第３のセレクトゲート電極３３−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内にノーマリーオンチャネルを有する。即ち、第３のセレクトゲート電極３３−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内でノーマリーオン、第１、第２及び第４の半導体層１２−１，１２−２，１２−４内でオン／オフ制御可能である。
第４のセレクトゲート電極３３−４を備える第４のレイヤー選択トランジスタＬＳＴは、第４の半導体層１２−４内にノーマリーオンチャネルを有する。即ち、第４のセレクトゲート電極３３−４を備える第４のレイヤー選択トランジスタＬＳＴは、第４の半導体層１２−４内でノーマリーオン、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内でオン／オフ制御可能である。
尚、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４内のノーマリーオンチャネルは、ｎ型不純物（砒素、リンなどの５価元素）、ｐ型不純物（硼素、インジウムなどの３価元素）、又は、それらの両方を含む不純物領域により形成可能である。
以上の第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴにより、コンタクトプラグ３２を、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４に共通の共通電極とすることが可能である。即ち、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の各々に対して、個別にコンタクトプラグを設ける必要がないため、コンタクト領域のサイズを縮小可能である。
尚、梁構造３１の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅と同じであっても、異なっていてもよい。但し、梁構造３１における配線抵抗を下げる目的及びフィン構造Ｆｉｎの倒壊を防止する目的から、梁構造３１の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅よりも広いのが望ましい。
また、コンタクトプラグ（共通電極）３２は、例えば、Ｗ、Ａｌなどの金属材料を備える。コンタクトプラグ３２には、ビット線ＢＬが接続される。
［むすび］
以上、実施例によれば、フィンの加工及び電荷蓄積層の分断のためのハードマスクの当初の厚さを小さくでき、かつ、フィンを加工した後のハードマスクのシュリンク精度を向上させることができる。従って、微細化に適した不揮発性半導体記憶装置及びその製造方法を実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： 半導体基板、 １１，１３，１４，２０，２２、２４： 絶縁層、 １２−１，１２−２，１２−３，１２−４： 半導体層、 １５： ゲート絶縁層、 １６： 第１の導電層（フローティングゲート電極）、 １７： 電極間絶縁層、 １８： 第２の導電層（コントロールゲート電極）、 １９、２３： レジスト層、 ２１： 導電層、 ２５： チャージトラップ積層構造、 ３１： 梁構造、 ３２： コンタクトプラグ、 ３３−１，３３−２，３３−３，３３−４： セレクトゲート電極、 Ｓ１，Ｓ２，Ｓ３，Ｓ４： メモリストリング、 ＭＣ： メモリセル、 ＳＧＴ，ＡＧＴ，ＬＳＴ： 選択トランジスタ。

Claims (20)

  1. 半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）及び第ｎの半導体層上に積み重ねられる上部絶縁層を有し、前記半導体基板の表面に対して平行な第２の方向に延びる積層構造と、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上にそれぞれ形成される第１乃至第ｎのNAND列とを具備し、
    前記第１乃至第ｎのNAND列の各々は、直列接続される複数のメモリセルを備え、
    前記複数のメモリセルの各々は、電荷蓄積層及びコントロールゲート電極を備え、前記複数のメモリセルの電荷蓄積層は、互いに分断され、
    前記上部絶縁層は、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備える
    不揮発性半導体記憶装置。
  2. 前記上部絶縁層の前記第３の方向の幅は、前記コントロールゲート電極に覆われている領域内で、前記第ｎの半導体層の前記第３の方向の幅と同じ又はそれよりも狭い請求項１に記載の不揮発性半導体記憶装置。
  3. 前記上部絶縁層の前記第２の方向に垂直な断面形状は、前記コントロールゲート電極に覆われている領域内で角部を有し、前記コントロールゲート電極に覆われていない領域内で曲面部を有する請求項１に記載の不揮発性半導体記憶装置。
  4. 前記電荷蓄積層は、前記第３の方向に積み重ねられる複数の導電層と、前記複数の導電層間の絶縁層とを備える請求項１に記載の不揮発性半導体記憶装置。
  5. 前記複数のメモリセルの各々は、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、第１の絶縁層、前記電荷蓄積層、第２の絶縁層、及び、前記コントロールゲート電極を、これらの順序で含む請求項１に記載の不揮発性半導体記憶装置。
  6. 前記積層構造は、前記上部絶縁層並びに前記第１乃至第ｎの半導体層を前記第１の方向に貫通するスリットと、前記スリット内において前記第１乃至第ｎの半導体層の前記第３の方向にある表面を覆う第１の絶縁層と、前記スリット内の導電層と、前記導電層の前記第１の方向にある表面を覆う第２の絶縁層とを備える請求項１に記載の不揮発性半導体記憶装置。
  7. 前記複数のメモリセルの各々は、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、第１の絶縁層及び前記電荷蓄積層をこれらの順序で含み、かつ、前記電荷蓄積層の前記第２の方向にある２つの表面を覆う第２の絶縁層及びコントロールゲート電極を備える請求項１に記載の不揮発性半導体記憶装置。
  8. 前記積層構造は、前記第１の方向に前記第１乃至第ｎの半導体層と交互に配置される第１乃至第（ｎ＋１）の絶縁層を備え、
    前記第１乃至第ｎの半導体層の前記第３の方向の幅は、前記第１乃至第（ｎ＋１）の絶縁層の前記第３の方向の幅よりも狭く、
    前記複数のメモリセルの電荷蓄積層は、前記第１乃至第（ｎ＋１）の絶縁層間の凹部内に配置される
    請求項１に記載の不揮発性半導体記憶装置。
  9. 前記積層構造は、前記第１の方向に前記第１乃至第ｎの半導体層と交互に配置される第１乃至第（ｎ＋１）の絶縁層を備え、
    前記上部絶縁層の前記第３の方向の幅は、前記コントロールゲート電極に覆われている領域内で、前記第（ｎ＋１）の絶縁層の前記第３の方向の幅と同じ又はそれよりも狭い
    請求項１に記載の不揮発性半導体記憶装置。
  10. 前記第１乃至第ｎの半導体層の前記第３の方向の幅は、前記第１乃至第（ｎ＋１）の絶縁層の前記第３の方向の幅よりも広く、
    前記複数のメモリセルの電荷蓄積層は、前記第１乃至第ｎの半導体層の凸部に沿って配置される
    請求項９に記載の不揮発性半導体記憶装置。
  11. 請求項１に記載の不揮発性半導体記憶装置の製造方法において、
    前記上部絶縁層としてのハードマスク層の側壁上に側壁マスク層を形成する工程と、
    前記ハードマスク層及び前記側壁マスク層をマスクにして、異方性エッチングにより前記積層構造を形成する工程と、
    前記積層構造の前記第３の方向にある表面上に電荷蓄積材料を形成する工程と、
    前記電荷蓄積材料を形成した後、前記側壁マスク層を除去する工程と、
    前記側壁マスク層を除去した後、前記積層構造の前記第３の方向にある表面上にコントロールゲート材料を形成する工程と、
    前記積層構造上及び前記コントロールゲート材料上にゲートマスク層を形成する工程と、
    前記ゲートマスク層をマスクにして、前記コントロールゲート材料をパターニングすることにより、前記複数のメモリセルのコントロールゲート電極を形成する工程と、
    前記コントロールゲート材料をパターニングする時に、前記ゲートマスク層に覆われていない領域内で、前記ハードマスク層をマスクにして、前記電荷蓄積材料をパターニングすることにより、前記複数のメモリセルの電荷蓄積層を互いに分断する工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  12. 請求項１に記載の不揮発性半導体記憶装置の製造方法において、
    第１及び第２の層を有する前記上部絶縁層としてのハードマスク層を形成する工程と、
    前記ハードマスク層の側壁上に側壁マスク層を形成する工程と、
    前記第２の層及び前記側壁マスク層をマスクにして、異方性エッチングにより前記積層構造を形成する工程と、
    前記積層構造の前記第３の方向にある表面上に電荷蓄積材料を形成する工程と、
    前記電荷蓄積材料を形成した後、前記第２の層及び前記側壁マスク層を除去する工程と、
    前記第２の層及び前記側壁マスク層を除去した後、前記積層構造の前記第３の方向にある表面上にコントロールゲート材料を形成する工程と、
    前記積層構造上及び前記コントロールゲート材料上にゲートマスク層を形成する工程と、
    前記ゲートマスク層をマスクにして、前記コントロールゲート材料をパターニングすることにより、前記複数のメモリセルのコントロールゲート電極を形成する工程と、
    前記コントロールゲート材料をパターニングする時に、前記ゲートマスク層に覆われていない領域内で、前記第１の層をマスクにして、前記電荷蓄積材料をパターニングすることにより、前記複数のメモリセルの電荷蓄積層を互いに分断する工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  13. 前記第１の層は、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備え、前記第２の層は、前記側壁マスク層に含まれる元素と同じ元素を含む請求項１２に記載の不揮発性半導体記憶装置の製造方法。
  14. 前記第１の層は、Al、Hf、Ta、Ti、及び、Wから選択される元素の酸化物又は窒化物を備え、前記第２の層は、酸化シリコン層、窒化シリコン層、及び、カーボンを含むレジスト層のうちの１つを備える請求項１２に記載の不揮発性半導体記憶装置の製造方法。
  15. 請求項６に記載の不揮発性半導体記憶装置の製造方法において、
    前記スリットを有する前記上部絶縁層としてのハードマスク層をマスクにして、異方性エッチングにより前記第１乃至第ｎの半導体層内に前記スリットを形成する工程と、
    前記スリット内において前記第１乃至第ｎの半導体層の前記第３の方向にある表面上に前記第１の絶縁層を形成する工程と、
    前記スリット内に前記導電層を形成する工程と、
    前記スリット内及び前記ハードマスク層の側壁上に側壁マスク層を形成する工程と、
    前記ハードマスク層及び前記側壁マスク層をマスクにして、異方性エッチングにより前記積層構造を形成する工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  16. 前記積層構造の前記第３の方向にある表面上に電荷蓄積材料を形成する工程と、
    前記電荷蓄積材料を形成した後、前記側壁マスク層を除去する工程と、
    前記側壁マスク層を除去した後、前記積層構造の前記第３の方向にある表面上にコントロールゲート材料を形成する工程と、
    前記積層構造上及び前記コントロールゲート材料上にゲートマスク層を形成する工程と、
    前記ゲートマスク層をマスクにして、前記コントロールゲート材料をパターニングすることにより、前記複数のメモリセルのコントロールゲート電極を形成する工程と、
    前記コントロールゲート材料をパターニングする時に、前記ゲートマスク層に覆われていない領域内で、前記ハードマスク層をマスクにして、前記電荷蓄積材料をパターニングすることにより、前記複数のメモリセルの電荷蓄積層を互いに分断する工程と
    をさらに具備する請求項１５に記載の不揮発性半導体記憶装置の製造方法。
  17. 前記側壁マスク層を除去するとき、前記スリット内の前記側壁マスク層の一部を前記第２の絶縁層として残存させる工程と、
    前記複数のメモリセルのコントロールゲート電極を形成する時に、前記ハードマスク層及び前記スリット内の前記側壁マスク層をマスクにして、前記複数のメモリセルの電荷蓄積層を互いに分断する工程と
    をさらに具備する請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  18. 請求項７に記載の不揮発性半導体記憶装置の製造方法において、
    前記上部絶縁層としてのハードマスク層の側壁上に側壁マスク層を形成する工程と、
    前記ハードマスク層及び前記側壁マスク層をマスクにして、異方性エッチングにより前記積層構造を形成する工程と、
    前記積層構造の前記第３の方向にある表面上に電荷蓄積材料を形成する工程と、
    前記電荷蓄積材料を形成した後、前記側壁マスク層を除去する工程と、
    前記側壁マスク層を除去した後、前記積層構造の前記第３の方向にある表面上に絶縁材料を形成する工程と、
    前記積層構造上及び前記絶縁材料上にゲートマスク層を形成する工程と、
    前記ゲートマスク層をマスクにして、前記絶縁材料をパターニングすることにより、ライン＆スペースパターンを形成する工程と、
    前記ライン＆スペースパターンを形成する時に、前記ゲートマスク層に覆われていない領域内で、前記ハードマスク層をマスクにして、前記電荷蓄積材料をパターニングすることにより、前記複数のメモリセルの電荷蓄積層を互いに分断する工程と、
    前記ライン＆スペースパターンのスペース内に、前記電荷蓄積層の前記第２の方向にある前記２つの表面を覆う前記第２の絶縁層及び前記コントロールゲート電極を形成する工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  19. 請求項８に記載の不揮発性半導体記憶装置の製造方法において、
    前記上部絶縁層としてのハードマスク層の側壁上に側壁マスク層を形成する工程と、
    前記ハードマスク層及び前記側壁マスク層をマスクにして、異方性エッチングにより前記積層構造を形成する工程と、
    前記第１乃至第ｎの半導体層の前記第３の方向にある表面を、前記側壁マスク層の前記第３の方向の幅と同じ又はそれよりも小さい幅だけ、エッチングすることにより、前記第１乃至第（ｎ＋１）の絶縁層間の前記凹部を形成する工程と、
    前記凹部内に前記複数のメモリセルの電荷蓄積層を形成する工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  20. 請求項１０に記載の不揮発性半導体記憶装置の製造方法において、
    前記上部絶縁層としてのハードマスク層の側壁上に側壁マスク層を形成する工程と、
    前記ハードマスク層及び前記側壁マスク層をマスクにして、異方性エッチングにより前記積層構造を形成する工程と、
    前記第１乃至第（ｎ＋１）の絶縁層の前記第３の方向にある表面を、前記側壁マスク層の前記第３の方向の幅と同じ又はそれよりも小さい幅だけ、エッチングすることにより、前記第１乃至第ｎの半導体層の前記凸部を形成する工程と、
    前記凸部に沿って前記複数のメモリセルの電荷蓄積層を形成する工程と
    を具備する不揮発性半導体記憶装置の製造方法。
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JP2017005178A (ja) * 2015-06-12 2017-01-05 株式会社東芝 半導体装置の製造方法

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