JP5624415B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Description

実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
そこで、近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体記憶装置が提案されている（特許文献１〜３及び非特許文献１〜２）。
これら不揮発性半導体記憶装置の共通の特徴は、フィン型積層構造により３次元構造を実現する点にある。そして、理論的には、フィン型積層構造の積層数の増加及びフィン幅の縮小により高集積化を図ることができる。しかし、現実的には、積層数の増加及びフィン幅の縮小に従い、フィン型積層構造が倒壊する確率が高くなる。
従って、不良品の発生による製造歩留りの低下を抑えるためには、必然的に積層数の上限及びフィン幅の下限が発生し、これらが高集積化の弊害となる。
特開２００４−１５２８９３号公報 特開２００８−７８４０４号公報 特開２００９−２７１３６号公報
H. Ko et al, 2009 Symp. on VLSI p.188 J. Kim et al, 2009 Symp. on VLSI p.186
実施形態は、高集積化と高歩留りを有する不揮発性半導体記憶装置及びその製造方法を提案する。
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びる第１乃至第４のフィン型積層構造と、前記第１及び第２のフィン型積層構造の前記第２の方向の一端を互いに接続する第１の部分と、前記第３及び第４のフィン型積層構造の前記第２の方向の一端を互いに接続する第２の部分と、前記第１及び第３のフィン型積層構造の前記第２の方向の他端を互いに接続する第３の部分と、前記第２及び第４のフィン型積層構造の前記第２の方向の他端を互いに接続する第４の部分とを備え、前記第１及び第２のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１の部分をソース領域とし、前記第３及び第４の部分をドレイン領域とし、前記第３及び第４のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記第２の部分をソース領域とし、前記第３及び第４の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングは、それぞれ、前記第１の方向に積み重ねられる第１乃至第ｉの半導体層をチャネルとし、前記第２の方向に直列接続される複数のメモリセルを有し、前記複数のメモリセルは、それぞれ、前記第１乃至第ｉの半導体層の前記第１及び第２の方向に垂直な第３の方向にある側面上に配置される第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを有し、前記第１及び第２のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記コントロールゲート電極を共有し、前記第３及び第４のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記コントロールゲート電極を共有し、前記第１及び第２の部分の前記ソース領域は、それぞれ、第（ｉ＋１）乃至第２ｉの半導体層を備え、前記第（ｉ＋１）乃至第２ｉの半導体層は、それぞれ、前記第１乃至第ｉの半導体層に接続される。
実施形態によれば、前記不揮発性半導体記憶装置の製造方法において、前記第１乃至第４のフィン型積層構造及び前記第１乃至第４の部分は、リング型マスク材をマスクにした異方性エッチングにより同時に形成され、前記リング型マスク材は、直線型芯材の側壁にリング型側壁絶縁層を形成した後、前記直線型芯材を除去することにより形成される。
第１の実施形態の構造を示す平面図。 図１のエリアＸの斜視図。 図２のIII-III線に沿う断面図。 図２のIV-IV線に沿う断面図。 絶縁層のエッジの位置を示す断面図。 第１の変形例を示す断面図。 第２の変形例を示す断面図。 メモリセルアレイを示す平面図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第１の例を示す図。 製造方法の第２の例を示す図。 製造方法の第２の例を示す図。 製造方法の第２の例を示す図。 製造方法の第３の例を示す図。 製造方法の第３の例を示す図。 製造方法の第３の例を示す図。 製造方法の第４の例を示す図。 製造方法の第４の例を示す図。 製造方法の第４の例を示す図。 第１の応用例を示す平面図。 第２の応用例を示す平面図。 第３の応用例を示す平面図。 第２の実施形態の構造を示す平面図。 第２の実施形態の構造を示す平面図。 レイアウトの変形例を示す平面図。 レイアウトの変形例を示す平面図。 レイアウトの変形例を示す平面図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 第３の実施形態の構造を示す平面図。 図２２の（ａ）の構造を示す斜視図。 図２３の一部分を示す斜視図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 製造方法の例を示す図。 第１の応用例を示す平面図。 第２の応用例を示す平面図。 第３の応用例を示す斜視図。 図２８の一部分を示す斜視図。 第４の応用例を示す斜視図。 第４の実施形態を示す平面図。 第４の実施形態を示す斜視図。
以下、図面を参照しながら実施形態を説明する。
１． 第１の実施形態
A. 構造
図１は、不揮発性半導体記憶装置の平面図、図２は、図１内のエリアＸの斜視図、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図２のＩＶ−ＩＶ線に沿う断面図である。
半導体基板１は、例えば、シリコン基板である。第１、第２、第３及び第４のフィン型積層構造９−１，９−２，９−３，９−４は、半導体基板１上に形成される。
第１乃至第４のフィン型積層構造９−１，…９−４は、それぞれ、半導体基板１の表面に対して垂直な第１の方向に積み重ねられる第１、第２及び第３のメモリストリング３ａ（ＮＡＮＤａ），３ｂ（ＮＡＮＤｂ），３ｃ（ＮＡＮＤｃ）を有し、半導体基板１の表面に平行な第２の方向に延びる。
本例では、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを示すが、これに限られることはない。一般化すると、第１乃至第４のフィン型積層構造９−１，…９−４は、それぞれ、第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有していればよい。
第１及び第２のフィン型積層構造９−１，９−２の第２の方向の一端は、第１の部分Ｐ１により互いに接続される。第３及び第４のフィン型積層構造９−３，９−４の第２の方向の一端は、第２の部分Ｐ２により互いに接続される。
第１及び第３のフィン型積層構造９−１，９−３の第２の方向の他端は、第３の部分Ｐ３により互いに接続される。第２及び第４のフィン型積層構造９−２，９−４の第２の方向の他端は、第４の部分Ｐ４により互いに接続される。
第１及び第２のフィン型積層構造９−１，９−２内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１の部分Ｐ１をソース領域とし、第３及び第４の部分Ｐ３，Ｐ４をドレイン領域とする。
第３及び第４のフィン型積層構造９−３，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第２の部分Ｐ２をソース領域とし、第３及び第４の部分Ｐ３，Ｐ４をドレイン領域とする。
即ち、第１及び第２のフィン型積層構造９−１，９−２内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１の部分（ソース領域）Ｐ１を共有し、第３及び第４のフィン型積層構造９−３，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第２の部分（ソース領域）Ｐ２を共有する。
また、第１及び第３のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第３の部分（ドレイン領域）Ｐ３を共有し、第２及び第４のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第４の部分（ドレイン領域）Ｐ４を共有する。
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第１及び第２の方向に垂直な第３の方向にある側面上に配置されるゲート積層構造６（１），６（２），…６（ｎ）とを有する。ゲート積層構造６（１）は、例えば、第１の絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２の絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄとを有する。
第１の絶縁層６（１）ａは、ゲート絶縁層として機能し、第２の絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間のリーク電流をブロックするブロック絶縁層として機能する。
本例では、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、ダブルゲート構造を有する。
絶縁層２，４（４ａ，４ｂ），５は、半導体層３（３ａ，３ｂ，３ｃ）を互いに分離（isolate）する。第１及び第２のフィン型積層構造９−１，９−２内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、コントロールゲート電極６（１）ｄを共有し、第３及び第４のフィン型積層構造９−３，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、コントロールゲート電極６（１）ｄを共有する。
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとする。ここで、１つのメモリストリングは、１つの半導体層をチャネルとするため、１つのフィン型積層構造を構成する半導体層の数を増やし、メモリストリングの数を増やすことは、高集積化にとって望ましい。
第１の部分Ｐ１は、第１及び第２のフィン型積層構造９−１，９−２内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続する第１のソース電極８を有する。同様に、第２の部分Ｐ２は、第３及び第４のフィン型積層構造９−３，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続する第２のソース電極８を有する。
第３の部分Ｐ３は、第１及び第３のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続する第１の共有半導体１４と、第１の共有半導体１４に接続される第１のドレイン電極７とを有する。同様に、第４の部分Ｐ４は、第２及び第４のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続する第２の共有半導体１４と、第２の共有半導体１４に接続される第２のドレイン電極７とを有する。
ビット線ＢＬ１，ＢＬ２は、ドレイン電極７に接続され、ソース線ＳＬは、ソース電極８に接続される。
第１乃至第４のフィン型積層構造９−１，…９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、それぞれ、第１のドレイン電極７側から順に第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃを有する。
ここで、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの数は、メモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの数に等しい。一般化すると、第１乃至第４のフィン型積層構造９−１，…９−４が第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有しているとき、第１乃至第４のフィン型積層構造９−１，…９−４は、第１乃至第ｉのレイヤー選択トランジスタを有する。
第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びる第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を有する。
本例では、第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、ダブルゲート構造を有する。
ソース側選択トランジスタＴｓは、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃとソース電極８との間に配置される。
ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びるセレクトゲート電極１１を有する。
本例では、ソース側セレクトゲート電極１１は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、ソース側選択トランジスタＴｓも、ダブルゲート構造を有する。
第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓは、スイッチ素子として機能していれば、その構造に制限はない。
例えば、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓは、それぞれ、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを構成するメモリセルと同じ構造を有していてもよいし、それとは異なる構造を有していてもよい。
第２及び第３の絶縁層４（４ａ，４ｂ）のドレイン電極７側のエッジの位置について説明する。
第２の絶縁層４ａのドレイン電極７側のエッジは、第１のセレクトゲート電極１０ａの第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃ側のエッジと同じ又はそれよりもドレイン電極７側に位置する。
例えば、図５に示すように、第２の絶縁層４ａのドレイン電極７側のエッジは、ａ点又はそれよりもドレイン電極７側に位置する。
第３の絶縁層４ｂのドレイン電極７側のエッジは、第２のセレクトゲート電極１０ｂの第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃ側のエッジと同じ又はそれよりもドレイン電極７側に位置する。
例えば、図５に示すように、第３の絶縁層４ｂのドレイン電極７側のエッジは、ｂ点又はそれよりもドレイン電極７側に位置する。
第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの閾値状態について説明する。
ドレイン電極７に最も近い第１のレイヤー選択トランジスタＴａは、最下層である第１の半導体層３ａにおいて、第１のセレクトゲート電極１０ａに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
ここでの常にオン状態は、第１のレイヤー選択トランジスタＴａのチャネルとしての第１の半導体層３ａ内に不純物領域１３ａを設けることにより実現する。
その他の第２及び第３の半導体層３ｂ、３ｃにおいては、第１のレイヤー選択トランジスタＴａは、第１のセレクトゲート電極１０ａに印加される電圧範囲内でオン／オフ制御される。
第２のレイヤー選択トランジスタＴｂは、中間層である第２の半導体層３ｂにおいて、第２のセレクトゲート電極１０ｂに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
ここでの常にオン状態は、第２のレイヤー選択トランジスタＴｂのチャネルとしての第２の半導体層３ｂ内に不純物領域１３ｂを設けることにより実現する。
その他の第１及び第３の半導体層３ａ、３ｃにおいては、第２のレイヤー選択トランジスタＴｂは、第２のセレクトゲート電極１０ｂに印加される電圧範囲内でオン／オフ制御される。
ドレイン電極７から最も遠い第３のレイヤー選択トランジスタＴｃは、最上層である第３の半導体層３ｃにおいて、第３のセレクトゲート電極１０ｃに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
ここでの常にオン状態は、第３のレイヤー選択トランジスタＴｃのチャネルとしての第３の半導体層３ｃ内に不純物領域１３ｃを設けることにより実現する。
その他の第１及び第２の半導体層３ａ、３ｂにおいては、第３のレイヤー選択トランジスタＴｃは、第３のセレクトゲート電極１０ｃに印加される電圧範囲内でオン／オフ制御される。
このような構造によれば、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃで１つのドレイン電極７を共有できると共に、非選択のメモリストリングに流れるリークパスも遮断できる。
例えば、第２及び第３のメモリストリングＮＡＮＤｂ，ＮＡＮＤｃにおいて第１のレイヤー選択トランジスタＴａをオフにし、第１のメモリストリングＮＡＮＤａにおいて第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの全てをオンにし、第１のメモリストリングＮＡＮＤａに電流を流すとき、第１のメモリストリングＮＡＮＤａから第２及び第３のメモリストリングＮＡＮＤｂ，ＮＡＮＤｃへのリークパスが第２の絶縁層４ａにより遮断される。
また、第１乃至第４のフィン型積層構造９−１，…９−４と第１乃至第４の部分Ｐ１，…Ｐ４とにより、全体の平面形状がリング型となる。このリング型に関し、第１及び第２のフィン型積層構造９−１，９−２と、第３及び第４のフィン型積層構造９−３，９−４とは、例えば、ドレイン電極７を第３の方向に結ぶラインＱに対して互いに対称に配置される。
従って、第１乃至第４のフィン型積層構造９−１，…９−４内のメモリストリングの数を増やし、かつ、第１乃至第４のフィン型積層構造９−１，…９−４のフィン幅を狭くしても、第１乃至第４のフィン型積層構造９−１，…９−４が倒壊することがない。
B. 材料例
図１乃至図４のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
例えば、第１の絶縁層２は、酸化シリコン（ＳｉＯ２）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、例えば、単結晶シリコン（Ｓｉ）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
第２及び第３の絶縁層４（４ａ，４ｂ）は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第４の絶縁層５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）や、それらが積み重ねられる構造などにより形成される。
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、ＳＯＮＯＳ(silicon/oxide/nitride/oxide/silicon)型を有する。
第１及び第２の共有半導体１４は、例えば、単結晶シリコン（Ｓｉ）により形成され、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と一体化する。第１及び第２の共有半導体１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と同様に、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
第１のゲート絶縁層６（１）ａは、SiO2とし、電荷蓄積層６（１）ｂは、Si3N4とし、第２のゲート絶縁層６（１）ｃは、Al2O3とし、コントロールゲート電極６（１）ｄは、NiSiとすることができる。
第１のゲート絶縁層６（１）ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第１のゲート絶縁層６（１）ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
電荷蓄積層６（１）ｂは、シリコンリッチSiN、シリコンと窒素の組成比ｘ、ｙが任意であるSiｘNｙ、酸窒化シリコン(SiON)、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、及び、ランタン・アルミネート（LaAlO3）のうちの少なくとも１つから構成する。
電荷蓄積層６（１）ｂは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層６（１）ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
第２のゲート絶縁層６（１）ｃは、酸化シリコン（SiO2）、酸窒化シリコン（SiON）、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、ランタン・アルミネート（LaAlO3）、及び、ランタンアルミシリケート(LaAlSiO)のうちの少なくとも１つから構成してもよい。
コントロールゲート電極６（１）ｄは、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成できる。
不純物領域１３ａ，１３ｂ，１３ｃを構成する不純物としては、ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらを組み合わせたものなどとすることができる。
ドレイン電極７及びソース電極８は、例えば、W、Alなどの金属材料から構成する。
C. 変形例
C.-1. 第１の変形例
図６は、図１乃至図４のデバイス構造の第１の変形例を示している。
ここでは、図１乃至図４と同じ要素には同じ符号を付し、その詳細な説明を省略する。
この変形例の特徴は、第１及び第２の共有半導体１４内に、ドレイン電極７を取り囲む拡散層１７を形成したことにある。
拡散層１７は、不純物領域１３ａ，１３ｂ，１３ｃと同様に、ｎ型半導体となる不純物、ｐ型半導体となる不純物や、それらを組み合わせたものなどから構成できる。
拡散層１７は、第１及び第２の共有半導体１４とドレイン電極７とのコンタクト抵抗を下げる役割を有する。
C.-2. 第２の変形例
図７は、図１乃至図４のデバイス構造の第２の変形例を示している。
ここでは、図１乃至図４と同じ要素には同じ符号を付し、その詳細な説明を省略する。
この変形例の特徴は、第１乃至第４のフィン型積層構造９−１，…９−４を構成する第１乃至第３の半導体層３ａ，３ｂ，３ｃのうち最上層である第３の半導体層３ｃをチャネルとする第３のメモリストリング（ＤＵＭＭＹ）は、非メモリセルとしてのダミーセルから構成される、という点にある。
最上層をダミー層としたのは、例えば、後述する製造方法の一例により、図１乃至図４の構造を形成すると、最上層である第３の半導体層３ｃ内のほぼ全てに不純物領域１３ｃが形成されてしまうからである。
本例では、最上層である第３の半導体層３ｃがダミー層であるため、ドレイン電極７から最も遠い第３のレイヤー選択トランジスタＴｃは、必須とならない。即ち、第３のレイヤー選択トランジスタＴｃについては、これを省略することができる。
D. メモリセルアレイ構造
図８は、図１乃至図４のデバイス構造を利用したメモリセルアレイを示している。
ここでは、図１乃至図４と同じ要素には同じ符号を付し、その詳細な説明を省略する。
メモリセルアレイは、図１乃至図４の第１乃至第４のフィン型積層構造（リング型）９−１，…９−４を１単位としたとき、複数の単位を第２及び第３方向にアレイ状に配置することにより形成する。
第２の方向に隣接する２つの単位は、第１及び第２の部分（ソース領域）Ｐ１，Ｐ２のうちの１つを共有する。
第３の方向に隣接する２つの単位は、互いに分離（isolate）される。また、第３の方向に隣接する２つの単位は、第３及び第４の部分（ドレイン領域）Ｐ３，Ｐ４が互いに結合(joint)されてもよい。但し、１つのフィン型積層構造に対して１つのドレイン領域を対応させることが必要である。
ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）は、第２の方向に延び、第２の方向に並ぶ複数のドレイン電極７に共通に接続される。但し、ｍは、２以上の自然数である。ソース線ＳＬは、第３の方向に延び、第３の方向に並ぶ複数のソース電極８に共通に接続される。
このようなメモリセルアレイ構造において、例えば、第３の方向に並ぶ複数のフィン型積層構造を含むグループを１ブロックと定義する。本例では、４つのブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４を示す。この場合、１ブロック内のメモリストリング数は、（１つのフィン型積層構造内のメモリストリング数）×（カラム数ｍ）となる。従って、大きなメモリ容量を有する三次元積層型半導体メモリを実現できる。
E. 動作
第１の実施形態（図１乃至図８）の三次元積層型半導体メモリの動作を説明する。
・ 書き込み動作は、以下の通りである。
まず、第１の半導体層３ａをチャネルとするメモリストリングＮＡＮＤａに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ｂ，１０ｃ及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ａ，１１にはバイアスを印加しない。
この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
また、セレクトゲート電極１０ａにバイアスが印加されないため、第１のレイヤー選択トランジスタＴａは、第２及び第３の半導体層３ｂ、３ｃにおいてオフ状態であり、不純物領域１３ａにより第１の半導体層３ａにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）からドレイン電極７にプログラムデータ“０”／“１”を転送する。
非選択のメモリストリングＮＡＮＤｂ，ＮＡＮＤｃが形成される第２及び第３の半導体層３ｂ，３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止(inhibit)される。
選択されたメモリストリングＮＡＮＤａが形成される第１の半導体層３ａでは、第１のレイヤー選択トランジスタＴａがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第１の半導体層３ａに転送される。
プログラムデータが“０”のとき、例えば、チャネルとしての第１の半導体層３ａは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第１のレイヤー選択トランジスタＴａがカットオフ状態になる。
従って、第１の半導体層３ａでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第１の半導体層３ａは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第１のレイヤー選択トランジスタＴａがカットオフ状態になることはない。
従って、チャネルとしての第１の半導体層３ａには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
次に、第２の半導体層３ｂをチャネルとするメモリストリングＮＡＮＤｂに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｃ及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ｂ，１１にはバイアスを印加しない。
この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
また、セレクトゲート電極１０ｂにバイアスが印加されないため、第２のレイヤー選択トランジスタＴｂは、第１及び第３の半導体層３ａ、３ｃにおいてオフ状態であり、不純物領域１３ｂにより第２の半導体層３ｂにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）からドレイン電極７にプログラムデータ“０”／“１”を転送する。
非選択のメモリストリングＮＡＮＤａ，ＮＡＮＤｃが形成される第１及び第３の半導体層３ａ，３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。
選択されたメモリストリングＮＡＮＤｂが形成される第２の半導体層３ｂでは、第２のレイヤー選択トランジスタＴｂがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第２の半導体層３ｂに転送される。
プログラムデータが“０”のとき、例えば、チャネルとしての第２の半導体層３ｂは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第２のレイヤー選択トランジスタＴｂがカットオフ状態になる。
従って、第２の半導体層３ｂでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第２の半導体層３ｂは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第２のレイヤー選択トランジスタＴｂは、オン状態のままである。
従って、チャネルとしての第２の半導体層３ｂには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
最後に、第３の半導体層３ｃをチャネルとするメモリストリングＮＡＮＤｃに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｂ及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ｃ，１１にはバイアスを印加しない。
この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
また、セレクトゲート電極１０ｃにバイアスが印加されないため、第３のレイヤー選択トランジスタＴｃは、第１及び第２の半導体層３ａ、３ｂにおいてオフ状態であり、不純物領域１３ｃにより第３の半導体層３ｃにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）からドレイン電極７にプログラムデータ“０”／“１”を転送する。
非選択のメモリストリングＮＡＮＤａ，ＮＡＮＤｂが形成される第１及び第２の半導体層３ａ，３ｂでは、第３のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。
選択されたメモリストリングＮＡＮＤｃが形成される第３の半導体層３ｃでは、第３のレイヤー選択トランジスタＴｃがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第３の半導体層３ｃに転送される。
プログラムデータが“０”のとき、例えば、チャネルとしての第３の半導体層３ｃは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第３のレイヤー選択トランジスタＴｃがカットオフ状態になる。
従って、第３の半導体層３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第３の半導体層３ｃは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第３のレイヤー選択トランジスタＴｃは、オン状態のままである。
従って、チャネルとしての第３の半導体層３ｃには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
・ 消去動作は、以下の通りである。
［第１の例］
消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃに対して一括して行う（ブロック消去 No.1）。
まず、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｂ，１０ｃ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の負のバイアスを印加する。
この時、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｐ型不純物の蓄積領域が形成される。
そして、コントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
［第２の例］
消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのうちの１つに対して行うこともできる（ブロック消去 No.2）。
例えば、第１のメモリストリングＮＡＮＤａに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ａ，１１にはバイアスを印加しない。これにより、第１のレイヤー選択トランジスタＴａは、第２及び第３の半導体層３ｂ，３ｃにおいてオフ状態になるため、第１のメモリストリングＮＡＮＤａに対して選択的に消去を行うことができる。
また、第２のメモリストリングＮＡＮＤｂに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ｂ，１１にはバイアスを印加しない。これにより、第２のレイヤー選択トランジスタＴｂは、第１及び第３の半導体層３ａ，３ｃにおいてオフ状態になるため、第２のメモリストリングＮＡＮＤｂに対して選択的に消去を行うことができる。
さらに、第３のメモリストリングＮＡＮＤｃに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ｃ，１１にはバイアスを印加しない。これにより、第３のレイヤー選択トランジスタＴｃは、第１及び第２の半導体層３ａ，３ｂにおいてオフ状態になるため、第３のメモリストリングＮＡＮＤｃに対して選択的に消去を行うことができる。
［第３の例］
消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃ内の１つのメモリセルに対して行うこともできる（ページ消去／１セル消去）。
この場合、上述の第１又は第２の例の条件にさらに以下の条件を付加する。
消去対象となる選択されたメモリセルのコントロールゲート電極に第１の負のバイアスよりも大きい第２の負のバイアスを印加する。消去対象とならない非選択のメモリセルのコントロールゲート電極には第２の負のバイアスを印加しない。
これにより、選択されたメモリセルのみに対して、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
・ 読み出し動作は、以下の通りである。
まず、第１の半導体層３ａをチャネルとするメモリストリングＮＡＮＤａに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ｂ，１０ｃ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。
第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ａにはバイアスを印加しない。
この時、セレクトゲート電極１０ａにバイアスが印加されないため、第１のレイヤー選択トランジスタＴａは、第２及び第３の半導体層３ｂ、３ｃにおいてオフ状態であり、第１の半導体層３ａにおいてオン状態である。
この後、メモリストリングＮＡＮＤａに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）の電位変化や、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）に流れる電流変化などを検出することにより、読み出しを行うことができる。
次に、第２の半導体層３ｂをチャネルとするメモリストリングＮＡＮＤｂに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ａ，１０ｃ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。
第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ｂにはバイアスを印加しない。
この時、セレクトゲート電極１０ｂにバイアスが印加されないため、第２のレイヤー選択トランジスタＴｂは、第１及び第３の半導体層３ａ、３ｃにおいてオフ状態であり、第２の半導体層３ｂにおいてオン状態である。
この後、メモリストリングＮＡＮＤｂに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）の電位変化や、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）に流れる電流変化などを検出することにより、読み出しを行うことができる。
最後に、第３の半導体層３ｃをチャネルとするメモリストリングＮＡＮＤｃに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ａ，１０ｂ，１１及びコントロールゲート電極６（１）ｄ，…６（ｎ）ｄに第１の正のバイアスを印加する。
第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ｃにはバイアスを印加しない。
この時、セレクトゲート電極１０ｃにバイアスが印加されないため、第３のレイヤー選択トランジスタＴｃは、第１及び第２の半導体層３ａ、３ｂにおいてオフ状態であり、第３の半導体層３ｃにおいてオン状態である。
この後、メモリストリングＮＡＮＤｃに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）の電位変化や、ビット線ＢＬ（１），ＢＬ（２），…ＢＬ（ｍ）に流れる電流変化などを検出することにより、読み出しを行うことができる。
F. 図１乃至図８の構造を製造する方法の第１の例
図９Ａ乃至図９Ｍは、図１乃至図８の構造を製造する方法を示している。
まず、図９Ａに示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａを形成する。
そして、フォトエッチングプロセス（PEP: Photo Etching Process）により、第１の半導体層３ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１の半導体層３ａ内に不純物領域１３ａ，１５を形成する。この後、レジストパターンは、除去される。
次に、図９Ｂに示すように、第１の半導体層３ａ上に第２の絶縁層（例えば、酸化シリコン）４ａを形成する。また、ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥ(Reactive Ion Etching)を行い、第２の絶縁層４ａをパターニングする。
その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。第２の絶縁層４ａの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。この後、レジストパターンは、除去される。
そして、第１の半導体層３ａ上及び第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂを形成する。第２の半導体層３ｂは、第２の方向における一端において第１の半導体層３ａに結合される。
また、ＰＥＰにより、第２の半導体層３ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第２の半導体層３ｂ内に不純物領域１３ｂ，１５を形成する。この後、レジストパターンは、除去される。
次に、図９Ｃに示すように、第２の半導体層３ｂ上に第３の絶縁層（例えば、酸化シリコン）４ｂを形成する。また、ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂをパターニングする。
その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。第３の絶縁層４ｂの第２の方向におけるエッジの位置は、構造の項目で説明した条件に従う。
この後、レジストパターンは、除去される。
そして、第２の半導体層３ｂ上及び第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃを形成する。第３の半導体層３ｃは、第２の方向における一端において第２の半導体層３ｂに結合される。
また、ＰＥＰにより、第３の半導体層３ｃ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第３の半導体層３ｃ内に不純物領域１３ｃ，１５を形成する。この後、レジストパターンは、除去される。
次に、図９Ｄに示すように、第３の半導体層３ｃ上に第４の絶縁層（例えば、酸化シリコン）５を形成する。また、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５をパターニングする。その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。
但し、最上層としての第４の絶縁層５の第２の方向におけるエッジの位置は、構造の項目で説明したように、特に制限されることはない。
この後、レジストパターンは、除去される。
そして、第３の半導体層３ｃ上に第４の半導体層（例えば、シリコン）３ｄを形成する。第４の半導体層３ｄは、第２の方向における一端において第３の半導体層３ｃに結合される。但し、第４の半導体層３ｄは、省略してもよい。
以上の図９Ａ乃至図９Ｄのステップにより図９Ｅ及び図９Ｆに示す構造が得られる。図９Ｅは、図９Ｄの斜視図であり、図９Ｆは、図９Ｄの平面図である。
図９Ｅ及び図９Ｆに示すように、第１乃至第３の半導体層３ａ，３ｂ，３ｃの第２の方向における一端には、共有半導体１４（３ａ〜３ｄ）が形成される。
次に、第４の絶縁層５上及び共有半導体１４上に、第１乃至第４のフィン型積層構造を形成するためのリング型マスク材を形成する。リング型マスク材は、ハードマスク（例えば、アモルファスSi）から形成される。
レジストパターンは、アッシング（ashing）処理により剥離するため、レジストパターンの剥離時の第１乃至第３の半導体層３ａ，３ｂ，３ｃの酸化を防止するため、第１乃至第３の半導体層３ａ，３ｂ，３ｃのパターニングマスクとして使用できない。
そこで、第１乃至第３の半導体層３ａ，３ｂ，３ｃのパターニングマスクとしては、ハードマスクを使用する。
リング型マスク材は、以下のステップにより形成される。
まず、図９Ｇに示すように、第４の絶縁層５上及び共有半導体１４上に、第２の方向に延びる直線型芯材（例えば、SiN）１６を形成する。また、図９Ｈに示すように、等方性ウェットエッチングにより直線型芯材１６をエッチングし、直線型芯材１６の第２及び第３の方向の幅を狭くする。
次に、図９Ｉに示すように、第４の絶縁層５上及び共有半導体１４上にハードマスク材（例えば、アモルファスSi）を形成し、異方性エッチングによりこのハードマスク材をエッチングすると、直線型芯材１６の側壁にリング型マスク材１７が形成される。また、図９Ｊに示すように、直線型芯材１６を選択的に除去すると、第４の絶縁層５上及び共有半導体１４上には、リング型マスク材１７が残存する。
そして、図９Ｋに示すように、リング型マスク材１７をマスクにして、異方性エッチングにより、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、共有半導体１４を、順次、パターニングする。
その結果、半導体基板１上には、第１乃至第４のフィン型積層構造９−１，９−２，９−３，９−４及び第１乃至第４の部分Ｐ１，Ｐ２，Ｐ３，Ｐ４が形成される。
この後、リング型マスク材１７は、除去される。また、リング型マスク材１７は、除去せず、そのまま残しておいても構わない。
以上の図９Ｇ乃至図９Ｋのステップにより図９Ｌに示す構造が得られる。図９Ｌは、図９Ｋの斜視図である。
次に、図９Ｍに示すように、ＣＶＤ、スパッタ及びＲＩＥなどの異方性エッチングを用いて、第１乃至第４のフィン型積層構造９−１，９−２，９−３，９−４に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
ここで、ゲート積層構造６（１），６（２），…６（ｎ）は、例えば、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。同様に、セレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）も、例えば、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。
以上のステップにより図１乃至図８のデバイス構造が完成する。
G. 図１乃至図８の構造を製造する方法の第２の例
図１０Ａ乃至図１０Ｃは、図１乃至図８の構造を製造する方法を示している。
本例は、図１乃至図８の構造を製造する方法の第１の例の変形例であるため、ここでは、第１の例と異なる点を説明する。
まず、図１０Ａに示すように、半導体基板１上に第１の絶縁層２を形成し、続けて、第１の絶縁層２上に第１の半導体層３ａを形成する。この後、第１の例では、第１の半導体層３ａ内に不純物領域を形成するためのイオン注入を行うが、本例では、これを行わない。続けて、第１の半導体層３ａ上に第２の絶縁層４ａを形成する。
ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａをパターニングする。その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第１の半導体層３ａ上及び第２の絶縁層４ａ上に第２の半導体層３ｂを形成する。第２の半導体層３ｂは、第２の方向における一端において第１の半導体層３ａに結合される。この後、第１の例では、第２の半導体層３ｂ内に不純物領域を形成するためのイオン注入を行うが、本例では、これを行わない。続けて、第２の半導体層３ｂ上に第３の絶縁層４ｂを形成する。
ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂをパターニングする。その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第２の半導体層３ｂ上及び第３の絶縁層４ｂ上に第３の半導体層３ｃを形成する。第３の半導体層３ｃは、第２の方向における一端において第２の半導体層３ｂに結合される。この後、第１の例では、第３の半導体層３ｃ内に不純物領域を形成するためのイオン注入を行うが、本例では、これを行わない。続けて、第３の半導体層３ｃ上に第４の絶縁層５を形成する。
ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５をパターニングする。その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
そして、第３の半導体層３ｃ上に第４の半導体層３ｄを形成する。第４の半導体層３ｄは、第２の方向における一端において第３の半導体層３ｃに結合される。
次に、図１０Ｂに示すように、ＰＥＰにより、第４の絶縁層５及び第４の半導体層３ｄ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１の半導体層３ａ内に不純物領域１３ａ，１５を形成する。
このイオン注入では、第１の半導体層３ａ内に不純物領域１３ａ，１５が形成されるように、イオン注入の加速エネルギー及びドーズ量が設定される。
この後、レジストパターンは、除去される。
次に、図１０Ｃに示すように、ＰＥＰにより、第４の絶縁層５及び第４の半導体層３ｄ上に再びレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第２の半導体層３ｂ内に不純物領域１３ｂ，１５を形成する。
このイオン注入では、第２の半導体層３ｂ内に不純物領域１３ｂ，１５が形成されるように、イオン注入の加速エネルギー及びドーズ量が設定される。
この後、レジストパターンは、除去される。
続けて、ＰＥＰにより、第４の絶縁層５及び第４の半導体層３ｄ上に再びレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第３の半導体層３ｃ内に不純物領域１３ｃ，１５を形成する。
このイオン注入では、第３の半導体層３ｃ内に不純物領域１３ｃ，１５が形成されるように、イオン注入の加速エネルギー及びドーズ量が設定される。
この後、レジストパターンは、除去される。
以上のステップにより、製造方法の第１の例における図９Ｄと同じ構造が得られる。従って、この後、第１の例における図９Ｅ乃至図９Ｍと同じステップを経ることにより、図１乃至図８のデバイス構造が完成する。
製造方法の第２の例では、メモリストリングが形成されるアクティブエリアとしての第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）上にレジストが付着することがないため、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の汚染が防止され、メモリストリングのチャネル特性が向上する。
H. 図１乃至図８の構造を製造する方法の第３の例
図１１Ａ乃至図１１Ｃは、図１乃至図８の構造を製造する方法を示している。
本例は、図１乃至図８の構造を製造する方法の第１の例の変形例であるため、ここでは、第１の例と異なる点を説明する。
まず、図１１Ａに示すように、半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。
その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。
その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。
その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
ここで、本例では、第２乃至第４の絶縁層４ａ，４ｂ，５の第１の方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
次に、図１１Ｂに示すように、ＰＥＰにより、第４の絶縁層５上にレジストパターン１８を形成し、このレジストパターン１８をマスクにしてイオン注入を行う。
このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ，１３ｂ，１３ｃが同時に形成される（一括インプラ）。
また、不純物領域１３ａ，１３ｂ，１３ｃは、第２乃至第４の絶縁層４ａ，４ｂ，５がマスクとして機能するため、自己整合的に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の一端のみに形成される。
この後、レジストパターン１８は、除去される。
次に、図１１Ｃに示すように、共有半導体（例えば、シリコン）１４を形成し、ＣＭＰ(Chemical Mechanical Polishing)により、共有半導体１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
共有半導体１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
以上のステップにより、製造方法の第１の例における図９Ｄと同じ構造（図９Ｄの不純物領域１５を除く）が得られる。本例では、図９Ｄの不純物領域１５は、必須ではないが、製造方法の第２の例と同様のプロセスを追加して、これを追加形成してもよい。
従って、この後、製造方法の第１の例における図９Ｅ乃至図９Ｍと同じステップを経ることにより、図１乃至図８のデバイス構造が完成する。
製造方法の第３の例では、一括インプラにより、不純物領域１３ａ，１３ｂ，１３ｃを同時に形成するため、ＰＥＰ数の削減による製造コストの低減を図ることができる。
I. 図１乃至図８の構造を製造する方法の第４の例
図１２Ａ乃至図１２Ｃは、図７の構造を製造する方法を示している。
まず、図１２Ａに示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。
その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。
その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。
その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
ここで、本例では、第２及び第３の絶縁層４ａ，４ｂの第１方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
第４の絶縁層５の第１方向における厚さは、第２及び第３の絶縁層４ａ，４ｂの第１方向における厚さと等しくてもよいし、第２及び第３の絶縁層４ａ，４ｂの第１方向における厚さよりも厚くてもよい。
次に、図１２Ｂに示すように、イオン注入を行う。このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ，１３ｂ，１３ｃが同時に形成される（一括インプラ）。
最上層である第３の半導体層３ｃ内には、そのほぼ全体に、不純物領域１３ｃが形成される。従って、第２の半導体層３ｃは、ダミー層とする。これに対し、第１及び第２の半導体層３ａ，３ｂ内には、第２の方向における一端のみに、自己整合的に不純物領域１３ａ，１３ｂが形成される。これは、第２乃至第４の絶縁層４ｂ，５がマスクとして機能するためである。
次に、図１２Ｃに示すように、共有半導体（例えば、シリコン）１４を形成し、ＣＭＰにより、共有半導体１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
共有半導体１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
以上のステップにより、製造方法の第１の例における図９Ｄと同じ構造（図９Ｄの不純物領域１５を除く）が得られる。本例では、図９Ｄの不純物領域１５は、必須ではないが、製造方法の第２の例と同様のプロセスを追加して、これを追加形成してもよい。
従って、この後、製造方法の第１の例における図９Ｅ乃至図９Ｍと同じステップを経ることにより、図１乃至図８のデバイス構造が完成する。
製造方法の第４の例でも、一括インプラにより、不純物領域１３ａ，１３ｂ，１３ｃを同時に形成するため、ＰＥＰ数の削減による製造コストの低減を図ることができる。
J. 応用例
図１乃至図８の構造の応用例について説明する。
以下の応用例は、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の幅が変化している点に特徴を有する。
図１３は、第１の応用例を示している。
同図において、図１乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第１の応用例では、レイヤー選択トランジスタ（ドレイン側選択トランジスタ）Ｔａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓが配置される部分のフィン幅は、メモリセルＭＣが配置される部分のフィン幅よりも広い。
即ち、第１乃至第４のフィン型積層構造９−１，…９−４内の半導体層３（３ａ、３ｂ、３ｃ）の第３の方向の幅は、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓ間のメモリセルＭＣが配置される部分において最も狭い。
これにより、選択トランジスタの特性を向上できると共に、メモリセルに流す電流量を小さくすることができる。また、コントロールゲート電極の支配力が上がり、メモリセル動作の高速化及び低電圧化が可能になる。さらに、リング型の第２の方向の端部と中央部とが太くなることにより、より倒壊し難くなる。
尚、本例では、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃが配置される部分のフィン幅及びソース側選択トランジスタＴｓが配置される部分のフィン幅の双方が広くなっているが、いずれか一方のみが広くなっていてもよい。
図１４は、第２の応用例を示している。
同図において、図１乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第２の応用例では、レイヤー選択トランジスタ（ドレイン側選択トランジスタ）Ｔａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓが配置される部分のフィン幅は、メモリセルＭＣが配置される部分のフィン幅及びソース／ドレインコンタクト部Ｐ１〜Ｐ４のフィン幅よりも広い。
即ち、第１乃至第４のフィン型積層構造９−１，…９−４内の半導体層３（３ａ、３ｂ、３ｃ）の第３の方向の幅は、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓ間のメモリセルＭＣが配置される部分において最も狭い。
これにより、選択トランジスタの特性を向上できると共に、メモリセルに流す電流量を小さくすることができる。また、コントロールゲート電極の支配力が上がり、メモリセル動作の高速化及び低電圧化が可能になる。さらに、リング型の第２の方向の端部と中央部とが太くなることにより、より倒壊し難くなる。
尚、本例では、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃが配置される部分のフィン幅及びソース側選択トランジスタＴｓが配置される部分のフィン幅の双方が広くなっているが、いずれか一方のみが広くなっていてもよい。
図１５は、第３の応用例を示している。
同図において、図１乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第３の応用例では、ソース／ドレインコンタクト部Ｐ１〜Ｐ４のフィン幅は、レイヤー選択トランジスタ（ドレイン側選択トランジスタ）Ｔａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓが配置される部分のフィン幅及びメモリセルＭＣが配置される部分のフィン幅よりも広い。
これにより、ソース／ドレインコンタクト抵抗を低減できると共に、メモリセルに流す電流量を小さくすることができる。また、コントロールゲート電極の支配力が上がり、メモリセル動作の高速化及び低電圧化が可能になる。さらに、リング型の第２の方向の端部と中央部とが太くなることにより、より倒壊し難くなる。
尚、本例では、ソースコンタクト部Ｐ１，Ｐ２のフィン幅及びドレインコンタクト部Ｐ３，Ｐ４のフィン幅の双方が広くなっているが、いずれか一方のみが広くなっていてもよい。
K. まとめ
第１の実施形態によれば、第１乃至第４のフィン型積層構造９−１，…９−４と第１乃至第４の部分Ｐ１，…Ｐ４とにより、全体の平面形状がリング型となる。
従って、第１乃至第４のフィン型積層構造９−１，…９−４内のメモリストリングの数を増やし、かつ、第１乃至第４のフィン型積層構造９−１，…９−４のフィン幅を狭くしても、第１乃至第４のフィン型積層構造９−１，…９−４が倒壊することがない。
このため、不揮発性半導体記憶装置の高集積化と高歩留りを実現できる。
２． 第２の実施形態
A. 構造
図１６は、不揮発性半導体記憶装置の平面図である。
同図において、第１の実施形態（図１乃至図５）と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、同図中、エリアＸは、例えば、図２の斜視図に示す構造と同じ構造を有する。
第２の実施形態の特徴は、第１の実施形態と比べると、複数のフィン型積層構造の直列接続体（リング型）のレイアウトにある。
本例のリング型は、第２の方向に延びる第１乃至第８のフィン型積層構造９−１，…９−８から構成する。第１乃至第８のフィン型積層構造９−１，…９−８の各々は、第１の実施形態のフィン型積層構造と同じである。
第１及び第２のフィン型積層構造９−１，９−２の第２の方向の一端は、第１の部分Ｐ１により互いに接続される。第３及び第４のフィン型積層構造９−３，９−４の第２の方向の一端は、第２の部分Ｐ２により互いに接続される。
第５及び第６のフィン型積層構造９−５，９−６の第２の方向の一端は、第３の部分Ｐ３により互いに接続される。第７及び第８のフィン型積層構造９−７，９−８の第２の方向の一端は、第４の部分Ｐ４により互いに接続される。
第１及び第５のフィン型積層構造９−１，９−５の第２の方向の他端は、第５の部分Ｐ５により互いに接続される。
第２及び第３のフィン型積層構造９−２，９−３の第２の方向の他端は、第６の部分Ｐ６により互いに接続される。第６及び第７のフィン型積層構造９−６，９−７の第２の方向の他端は、第７の部分Ｐ７により互いに接続される。
第４及び第８のフィン型積層構造９−４，９−８の第２の方向の他端は、第８の部分Ｐ８により互いに接続される。
第１及び第２のフィン型積層構造９−１，９−２内の複数のメモリストリングは、第１の部分Ｐ１をソース領域とし、第３及び第４のフィン型積層構造９−３，９−４内の複数のメモリストリングは、第２の部分Ｐ２をソース領域とする。
第５及び第６のフィン型積層構造９−５，９−６内の複数のメモリストリングは、第３の部分Ｐ３をソース領域とし、第７及び第８のフィン型積層構造９−７，９−８内の複数のメモリストリングは、第４の部分Ｐ４をソース領域とする。
第１及び第５のフィン型積層構造９−１，９−５内の複数のメモリストリングは、第５の部分Ｐ５をドレイン領域とする。
第２及び第３のフィン型積層構造９−２，９−３内の複数のメモリストリングは、第６の部分Ｐ６をドレイン領域とする。第６及び第７のフィン型積層構造９−６，９−７内の複数のメモリストリングは、第７の部分Ｐ７をドレイン領域とする。
第４及び第８のフィン型積層構造９−４，９−８内の複数のメモリストリングは、第８の部分Ｐ８をドレイン領域とする。
即ち、第１及び第２のフィン型積層構造９−１，９−２内の複数のメモリストリングは、第１の部分（ソース領域）Ｐ１を共有し、第３及び第４のフィン型積層構造９−３，９−４内の複数のメモリストリングは、第２の部分（ソース領域）Ｐ２を共有する。
また、第５及び第６のフィン型積層構造９−５，９−６内の複数のメモリストリングは、第３の部分（ソース領域）Ｐ３を共有し、第７及び第８のフィン型積層構造９−７，９−８内の複数のメモリストリングは、第４の部分（ソース領域）Ｐ４を共有する。
第１、第２、第３及び第４の部分Ｐ１，Ｐ２，Ｐ３，Ｐ４は、それぞれ、第１乃至第８のフィン型積層構造９−１，…９−８の一端に接続されるソース電極８を有する。
第５、第６、第７及び第８の部分Ｐ５，Ｐ６，Ｐ７，Ｐ８は、それぞれ、第１乃至第８のフィン型積層構造９−１，…９−８の他端に接続されるドレイン電極７を有する。ドレイン電極７は、１つのフィン型積層構造に対して１つ設けられる。
ビット線ＢＬ１，…ＢＬ４は、ドレイン電極７に接続され、ソース線ＳＬは、ソース電極８に接続される。
本例では、フィン型積層構造の数を８個としたが、これに限られることはない。一般的には、本レイアウトは、４×ｍ個（ｍは、２以上の自然数）のフィン型積層構造を直列接続することにより得ることができる。
例えば、図１７に示すように、第１乃至第１２のフィン型積層構造９−１，…９−１２を用いてリング型を構成することもできる。尚、ｍ＝１のときは、第１の実施形態の構造と同じになる。
このような構造によれば、第１の実施形態と同様に、第１乃至第８のフィン型積層構造９−１，…９−８と第１乃至第８の部分Ｐ１，…Ｐ８とにより、全体の平面形状がリング型となる。このリング型に関し、第１乃至第４のフィン型積層構造９−１，…９−４と、第５及び第８のフィン型積層構造９−５，…９−８とは、例えば、ラインＱに対して互いに対称に配置される。
従って、第１乃至第８のフィン型積層構造９−１，…９−８内のメモリストリングの数を増やし、かつ、第１乃至第８のフィン型積層構造９−１，…９−８のフィン幅を狭くしても、第１乃至第８のフィン型積層構造９−１，…９−８が倒壊することがない。
B. 材料例
材料例については、第１の実施形態と同じであるため、ここでの説明は省略する。
C. 変形例
第２の実施形態においても、第１の実施形態の第１の変形例（図６）及び第２の変形例（図７）を適用することが可能である。
また、レイアウトに関して、以下の変形が可能である。
図１８乃至図２０は、レイアウトの変形例を示している。
図１８は、図１７のレイアウトにおいて、ドレイン電極７の位置とソース電極８の位置とを逆にしたレイアウトを有する。ソース電極８は、複数のフィン型積層構造で共有化が可能であるが、ドレイン電極７は、１つのフィン型積層構造に対して１つ設けられる。
図１９は、図１７のレイアウトにおいて、１つのフィン型積層構造に対して１つのソース電極８を設けた点に特徴を有する。即ち、ドレイン電極７及びソース電極８は、第１乃至第１２のフィン型積層構造９−１，…９−１２の各々に対して独立に設けられる。
図２０は、図１９のレイアウトにおいて、ドレイン電極７の位置とソース電極８の位置とを逆にしたレイアウトを有する。ドレイン電極７及びソース電極８は、１つのフィン型積層構造に対して１つずつ設けられる。
このような変形例においても、図１６及び図１７の構造と同様の効果が得られる。
D. 動作
第２の実施形態の三次元積層型半導体メモリの動作は、第１の実施形態のそれと同じであるため、ここでの説明は省略する。
E. 製造方法
図２１Ａ乃至図２１Ｈは、図１７の構造を製造する方法を示している。
まず、第１の実施形態で説明した図９Ａ乃至図９Ｄのステップにより、図２１Ａ及び図２１Ｂに示す構造を形成する。図２１Ａ（斜視図）と図２１Ｂ（平面図）とは、同じ構造を示している。
尚、図１０Ａ乃至図１０Ｃのステップ、図１１Ａ乃至図１１Ｃのステップ、又は、図１２Ａ乃至図１２Ｃのステップを利用して、図２１Ａ及び図２１Ｂに示す構造を形成してもよい。
図２１Ａ及び図２１Ｂに示すように、第１乃至第３の半導体層３ａ，３ｂ，３ｃの第２の方向における一端には、共有半導体１４（３ａ〜３ｄ）が形成される。
次に、第４の絶縁層５上及び共有半導体１４上に、第１乃至第１２のフィン型積層構造を形成するためのリング型マスク材を形成する。リング型マスク材は、ハードマスク（例えば、アモルファスSi）から形成される。
レジストパターンは、アッシング（ashing）処理により剥離するため、レジストパターンの剥離時の第１乃至第３の半導体層３ａ，３ｂ，３ｃの酸化を防止するため、第１乃至第３の半導体層３ａ，３ｂ，３ｃのパターニングマスクとして使用できない。
そこで、第１乃至第３の半導体層３ａ，３ｂ，３ｃのパターニングマスクとしては、ハードマスクを使用する。
リング型マスク材は、以下のステップにより形成される。
まず、図２１Ｃに示すように、第４の絶縁層５上及び共有半導体１４上に、第２の方向に延びる櫛型芯材（例えば、SiN）１６を形成する。また、図２１Ｄに示すように、等方性ウェットエッチングにより櫛型芯材１６をエッチングし、櫛型芯材１６の第２及び第３の方向の幅を狭くする。
次に、図２１Ｅに示すように、第４の絶縁層５上及び共有半導体１４上にハードマスク材（例えば、アモルファスSi）を形成し、異方性エッチングによりこのハードマスク材をエッチングすると、櫛型芯材１６の側壁にリング型マスク材１７が形成される。また、図２１Ｆに示すように、櫛型芯材１６を選択的に除去すると、第４の絶縁層５上及び共有半導体１４上には、リング型マスク材１７が残存する。
そして、図２１Ｇに示すように、櫛型マスク材１７をマスクにして、異方性エッチングにより、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、共有半導体１４を、順次、パターニングする。
その結果、半導体基板１上には、第１乃至第１２のフィン型積層構造９−１，…９−１２及び第１乃至第１２の部分Ｐ１，…Ｐ１２が形成される。
この後、リング型マスク材１７は、除去される。また、リング型マスク材１７は、除去せず、そのまま残しておいても構わない。
次に、図２１Ｈに示すように、ＣＶＤ、スパッタ及びＲＩＥなどの異方性エッチングを用いて、第１乃至第１２のフィン型積層構造９−１，…９−１２に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
以上のステップにより図１７の構造が完成する。
F. 応用例
第２の実施形態においても、第１の実施形態の第１乃至第３の応用例（図１３乃至図１５）を適用することが可能である。
G. まとめ
第２の実施形態によれば、４×ｍ個（ｍは、２以上の自然数）のフィン型積層構造が直列接続されることにより、全体の平面形状が第３の方向に蛇行する蛇行リング型となる。
従って、フィン型積層構造内のメモリストリングの数を増やし、かつ、フィン型積層構造のフィン幅を狭くしても、フィン型積層構造が倒壊することがない。
このため、不揮発性半導体記憶装置の高集積化と高歩留りを実現できる。
３． 第３の実施形態
A. 構造
図２２は、不揮発性半導体記憶装置の平面図である。
第３の実施形態の特徴は、第１の実施形態と比べると、第２の方向に延びる１つのフィン型積層構造９を対象とし、その第２の方向の一端又は両端に、第３の方向に延びる倒壊防止のための補強部材を設けた点にある。
フィン型積層構造９は、第１の実施形態のフィン型積層構造と同じである。
同図（ａ）及び（ｄ）では、フィン型積層構造９の第２の方向の一端に第３の方向に延びる第１の部分Ｐ１が結合され、その第２の方向の他端に第３の方向に延びる第２の部分Ｐ２が結合される。
同図（ｂ）では、フィン型積層構造９の第２の方向の一端のみに第３の方向に延びる第１の部分Ｐ１が結合され、同図（ｃ）では、フィン型積層構造９の第２の方向の他端のみに第３の方向に延びる第２の部分Ｐ２が結合される。
第１及び第２の部分Ｐ１，Ｐ２は、フィン型積層構造９の倒壊を防止するための補強部材として機能する。第１及び第２の部分Ｐ１，Ｐ２の形状は、同図（ａ）〜（ｄ）に限定されることはない。第１及び第２の部分Ｐ１，Ｐ２の第３の方向の最大幅がフィン型積層構造９の第３の方向の幅よりも広ければ、その形状に係わらず、フィン型積層構造９の倒壊を防止する補強部材としての役割を果たすことができる。
図２３は、フィン型積層構造の例を示している。図２４は、図２３の構造の一部分を示している。
本例は、図２２の（ａ）に示す構造を対象とする。
半導体基板１は、例えば、シリコン基板である。フィン型積層構造９は、半導体基板１上に形成される。
フィン型積層構造９は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられる第１、第２及び第３のメモリストリング３ａ（ＮＡＮＤａ），３ｂ（ＮＡＮＤｂ），３ｃ（ＮＡＮＤｃ）を有し、半導体基板１の表面に平行な第２の方向に延びる。
本例では、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを示すが、これに限られることはない。第１の実施形態と同様に、フィン型積層構造９は、第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有していればよい。
フィン型積層構造９の第２の方向の一端には、第１の部分（ソース領域）Ｐ１が接続される。第１の部分Ｐ１は、例えば、フィン型積層構造９と同じ構造を有する。
フィン型積層構造９の第２の方向の他端には、第２の部分（ドレイン領域）Ｐ２が接続される。第２の部分Ｐ２は、例えば、共有半導体１４から構成する。
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第１及び第２の方向に垂直な第３の方向にある側面上に配置されるゲート積層構造６（１），６（２），…６（ｎ）とを有する。ゲート積層構造６（１）は、例えば、第１の絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２の絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄとを有する。
第１の絶縁層６（１）ａは、ゲート絶縁層として機能し、第２の絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間のリーク電流をブロックするブロック絶縁層として機能する。
本例では、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、ダブルゲート構造を有する。
絶縁層２，４（４ａ，４ｂ），５は、半導体層３（３ａ，３ｂ，３ｃ）を互いに分離する。
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとする。
第１の部分Ｐ１は、フィン型積層構造９内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続するソース電極８を有する。第２の部分Ｐ２は、共有半導体１４に接続されるドレイン電極７を有する。
フィン型積層構造９内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、ドレイン電極７側から順に第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃを有する。
ここで、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの数は、メモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの数に等しい。第１の実施形態と同様に、フィン型積層構造９が第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有しているとき、フィン型積層構造９は、第１乃至第ｉのレイヤー選択トランジスタを有する。
第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びる第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を有する。
本例では、第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃは、ダブルゲート構造を有する。
ソース側選択トランジスタＴｓは、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃとソース電極８との間に配置される。
ソース側選択トランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びるセレクトゲート電極１１を有する。
本例では、ソース側セレクトゲート電極１１は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、ソース側選択トランジスタＴｓも、ダブルゲート構造を有する。
第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓは、第１の実施形態と同様に、スイッチ素子として機能していれば、その構造に制限はない。
第２及び第３の絶縁層４（４ａ，４ｂ）のドレイン電極７側のエッジの位置、及び、第１乃至第３のレイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃの閾値状態については、第１の実施形態と同じなので、ここでの詳細な説明は省略する。
ドレイン電極７に最も近い第１のレイヤー選択トランジスタＴａは、最下層である第１の半導体層３ａにおいて、第１のセレクトゲート電極１０ａに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
ここでの常にオン状態は、第１のレイヤー選択トランジスタＴａのチャネルとしての第１の半導体層３ａ内に不純物領域１３ａを設けることにより実現する。
その他の第２及び第３の半導体層３ｂ、３ｃにおいては、第１のレイヤー選択トランジスタＴａは、第１のセレクトゲート電極１０ａに印加される電圧範囲内でオン／オフ制御される。
第２のレイヤー選択トランジスタＴｂは、中間層である第２の半導体層３ｂにおいて、第２のセレクトゲート電極１０ｂに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
ここでの常にオン状態は、第２のレイヤー選択トランジスタＴｂのチャネルとしての第２の半導体層３ｂ内に不純物領域１３ｂを設けることにより実現する。
その他の第１及び第３の半導体層３ａ、３ｃにおいては、第２のレイヤー選択トランジスタＴｂは、第２のセレクトゲート電極１０ｂに印加される電圧範囲内でオン／オフ制御される。
ドレイン電極７から最も遠い第３のレイヤー選択トランジスタＴｃは、最上層である第３の半導体層３ｃにおいて、第３のセレクトゲート電極１０ｃに印加される電圧範囲内で常にオン状態である（制御不可能状態）。
ここでの常にオン状態は、第３のレイヤー選択トランジスタＴｃのチャネルとしての第３の半導体層３ｃ内に不純物領域１３ｃを設けることにより実現する。
その他の第１及び第２の半導体層３ａ、３ｂにおいては、第３のレイヤー選択トランジスタＴｃは、第３のセレクトゲート電極１０ｃに印加される電圧範囲内でオン／オフ制御される。
このような構造によれば、第１及び第２の部分Ｐ１，Ｐ２がフィン型積層構造９の倒壊を防止する補強部材として機能するため、フィン型積層構造９内のメモリストリングの数を増やし、かつ、フィン型積層構造９のフィン幅を狭くしても、フィン型積層構造９が倒壊することがない。
B. 製造方法
図２５Ａ乃至図２５Ｆは、図２３及び図２４の構造を製造する方法を示している。
まず、図２５Ａに示すように、半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
ＰＥＰにより、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。
その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。
その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。
その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
ここで、本例では、第２乃至第４の絶縁層４ａ，４ｂ，５の第１の方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
次に、図２５Ｂに示すように、ＰＥＰにより、第４の絶縁層５上にレジストパターン１８を形成し、このレジストパターン１８をマスクにしてイオン注入を行う。
このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ，１３ｂ，１３ｃが同時に形成される（一括インプラ）。
また、不純物領域１３ａ，１３ｂ，１３ｃは、第２乃至第４の絶縁層４ａ，４ｂ，５がマスクとして機能するため、自己整合的に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の一端のみに形成される。
この後、レジストパターン１８は、除去される。
次に、図２５Ｃに示すように、共有半導体（例えば、シリコン）１４を形成し、ＣＭＰにより、共有半導体１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
共有半導体１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
以上のステップでは、図２３及び図２４におけるソース側不純物領域１５を形成していないが、例えば、第１の実施形態の製造方法の第２の例と同様のプロセスを追加して、これを追加形成することも可能である。
尚、図２５Ｄは、図２５Ｃの平面図である。
次に、図２５Ｅに示すように、Ｉ型マスク材１９をマスクにして、異方性エッチングにより、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、共有半導体１４を、順次、パターニングする。
その結果、半導体基板１上には、フィン型積層構造９及び第１及び第２の部分Ｐ１，Ｐ２が形成される。
この後、Ｉ型マスク材１９は、除去される。また、Ｉ型マスク材１９は、除去せず、そのまま残しておいても構わない。
以上の図２５Ａ乃至図２５Ｅのステップにより図２５Ｆに示す構造が得られる。
この後は、例えば、第１の実施形態の製造方法（図９Ｍ参照）を用いることにより、フィン型積層構造９に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
以上のステップにより図２３及び図２４のデバイス構造が完成する。
C. 応用例
図２２の構造の応用例について説明する。
図２６は、第１の応用例を示している。
同図において、図２２と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第１の応用例では、レイヤー選択トランジスタ（ドレイン側選択トランジスタ）Ｔａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓが配置される部分のフィン幅は、メモリセルＭＣが配置される部分のフィン幅よりも広い。
即ち、フィン型積層構造９内の半導体層３（３ａ、３ｂ、３ｃ）の第３の方向の幅は、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃ及びソース側選択トランジスタＴｓ間のメモリセルＭＣが配置される部分において最も狭い。
これにより、選択トランジスタの特性を向上できると共に、メモリセルに流す電流量を小さくすることができる。また、コントロールゲート電極の支配力が上がり、メモリセル動作の高速化及び低電圧化が可能になる。さらに、フィン型積層構造９の第２の方向の端部が太くなることにより、より倒壊し難くなる。
尚、本例では、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃが配置される部分のフィン幅及びソース側選択トランジスタＴｓが配置される部分のフィン幅の双方が広くなっているが、いずれか一方のみが広くなっていてもよい。
図２７は、第２の応用例を示している。
同図において、図２２と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第２の応用例では、第１の応用例（図２６）のフィン型積層構造９を２つ用意し、これらを第２の方向に並べて配置する。
そして、第１及び第２の部分Ｐ１，Ｐ２のうちの少なくとも１つを、２つのフィン型積層構造９において共有する。
同図（ａ）では、第１の部分Ｐ１が２つのフィン型積層構造９で共有され、同図（ｂ）では、第２の部分Ｐ２が２つのフィン型積層構造９で共有され、同図（ｃ）では、第１及び第２の部分Ｐ１，Ｐ２が２つのフィン型積層構造９で共有される。
これにより、選択トランジスタの特性を向上できると共に、メモリセルに流す電流量を小さくすることができる。また、コントロールゲート電極の支配力が上がり、メモリセル動作の高速化及び低電圧化が可能になる。さらに、第１及び第２の部分Ｐ１，Ｐ２のうちの少なくとも１つを２つのフィン型積層構造９において共有することにより、より倒壊し難くなる。
尚、本例では、レイヤー選択トランジスタＴａ，Ｔｂ，Ｔｃが配置される部分のフィン幅及びソース側選択トランジスタＴｓが配置される部分のフィン幅の双方が広くなっているが、いずれか一方のみが広くなっていてもよい。
図２８は、第３の応用例を示している。図２９は、図２８の構造の一部分を示している。
これらの図において、図２３及び図２４と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第３の応用例では、図２３及び図２４の構造と比較すると、第１及び第２の部分Ｐ１，Ｐ２の第１の方向の上面がフィン型積層構造９のそれよりも低い位置にあり、かつ、第１及び第２の部分Ｐ１，Ｐ２がフィン型積層構造９の下部においてそれに部分的に結合する。
第３の応用例は、第１及び第２の部分Ｐ１，Ｐ２の高さがフィン型積層構造９の高さとは異なっていてもよいことを示唆する。即ち、本例では、第１及び第２の部分Ｐ１，Ｐ２がフィン型積層構造９よりも低いが、これに代えて、第１及び第２の部分Ｐ１，Ｐ２がフィン型積層構造９よりも高い構造を提案することも可能である。
尚、第１及び第２の部分Ｐ１，Ｐ２の形状が本例に限定されないことは、既に述べた通りである。即ち、第１及び第２の部分Ｐ１，Ｐ２の第３の方向の最大幅がフィン型積層構造９の第３の方向の幅よりも広ければ、その形状に係わらず、フィン型積層構造９の倒壊を防止する補強部材としての役割を果たすことができる。
図３０は、第４の応用例を示している。
同図において、図２３と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第４の応用例では、図２３の構造と比較すると、第２の部分（ドレイン領域）Ｐ２が階段形状を有し、フィン型積層構造９内の第１乃至第３の半導体層（チャネル）３ａ，３ｂ，３ｃの各々に対してドレイン電極７を付加する。
この構造は、これまでに説明してきたレイヤー選択トランジスタを有する構造の前提となるもので、レイヤー選択トランジスタを有していない代わりに、フィン型積層構造９内の第１乃至第３の半導体層３ａ，３ｂ，３ｃの各々に対してドレイン電極７を付加しなければならないという特徴を有する。
以下、特徴点を説明する。
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの一端には、ドレイン側選択トランジスタＴｄが設けられ、他端には、ソース側選択トランジスタＴｓが設けられる。
ドレイン側選択トランジスタＴｄは、セレクトゲート電極１０を有する。ドレイン側選択トランジスタＴｄのセレクトゲート電極１０の構造は、例えば、ソース側選択トランジスタＴｓのセレクトゲート電極１１の構造と同じである。
ソース側／ドレイン側選択トランジスタＴｓ，Ｔｄは、スイッチ素子として機能していれば、その構造に制限はない。
フィン型積層構造９の他端に接続される第２の部分Ｐ２は、階段形状を有し、第１乃至第３の半導体層３ａ，３ｂ，３ｃが露出している。ドレイン電極７は、第１乃至第３の半導体層３ａ，３ｂ，３ｃの各々に独立に接続される。
D. まとめ
第３の実施形態によれば、第１及び第２の部分Ｐ１，Ｐ２がフィン型積層構造９の倒壊を防止する補強部材として機能するため、フィン型積層構造９内のメモリストリングの数を増やし、かつ、フィン型積層構造９のフィン幅を狭くしても、フィン型積層構造９が倒壊することがない。
このため、不揮発性半導体記憶装置の高集積化と高歩留りを実現できる。
４． 第４の実施形態
A. 構造
図３１は、不揮発性半導体記憶装置の平面図である。図３２は、図３１の斜視図である。
第４の実施形態は、第１乃至第３の実施形態とは大きく異なる。即ち、第１乃至第３の実施形態では、フィン型積層構造内に積層された複数のメモリストリング（アクティブエリア）が設けられるのに対し、第４の実施形態では、フィン型積層構造内に積層された複数のコントロールゲート電極が設けられる（例えば、J. Kim et al, 2009 Symp. on VLSI p.186を参照）。
以下、本例の構造を詳細に説明する。
フィン型積層構造９は、半導体基板１の表面に対して垂直な第１の方向に、第１の絶縁層２、第１のコントロールゲート電極３Ｗａ、第２の絶縁層４ａ、第２のコントロールゲート電極３Ｗｂ、第３の絶縁層４ｂ、第３のコントロールゲート電極３Ｗｃ、第４の絶縁層５の順に積み重ねられる積層体であり、半導体基板１の表面に平行な第２の方向に延びる。
但し、これに限られず、フィン型積層構造９は、第１の絶縁層、第１のコントロールゲート電極、…第ｉの絶縁層、第ｉのコントロールゲート電極、第（ｉ＋１）の絶縁層（ｉは２以上の自然数）の順に積み重ねられる積層体として一般化できる。
第１の絶縁層２は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第１乃至第３のコントロールゲート電極３Ｗ（３Ｗａ，３Ｗｂ，３Ｗｃ）は、例えば、不純物を含んだ導電性ポリシリコンや、金属材料などにより形成される。第１乃至第３のコントロールゲート電極３Ｗ（３Ｗａ，３Ｗｂ，３Ｗｃ）は、単層構造でも、多層構造でもどちらでもよい。
第２及び第３の絶縁層４（４ａ，４ｂ）は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第４の絶縁層５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）や、それらが積み重ねられる構造などにより形成される。
フィン型積層構造９の第２の方向の一端には、第１の部分Ｐ１が接続され、フィン型積層構造９の第２の方向の他端には、第２の部分Ｐ２が接続される。
第１の部分Ｐ１は、例えば、フィン型積層構造９と同じ積層構造を有し、第３の方向の最大幅がフィン型積層構造９の第３の方向の幅よりも広い。
第２の部分Ｐ２も、例えば、フィン型積層構造９と同じ積層構造を有し、第３の方向の最大幅がフィン型積層構造９の第３の方向の幅よりも広い。また、第２の部分Ｐ２は、階段形状を有し、第１乃至第３のコントロールゲート電極３Ｗａ，３Ｗｂ，３Ｗｃの上面が露出する。第１乃至第３のゲートコンタクト電極ＧＣ１，ＧＣ２，ＧＣ３は、それぞれ、第１乃至第３のコントロールゲート電極３Ｗａ，３Ｗｂ，３Ｗｃに接続される。
また、ワード線ＷＬ１，ＷＬ２，ＷＬ３は、第１乃至第３のゲートコンタクト電極ＧＣ１，ＧＣ２，ＧＣ３を介して、第１乃至第３のコントロールゲート電極３Ｗａ，３Ｗｂ，３Ｗｃに接続される。
第１乃至第ｍのメモリストリングＮＡＮＤ（１），ＮＡＮＤ（２），ＮＡＮＤ（３），…ＮＡＮＤ（ｍ）は、フィン型積層構造９を第３の方向に跨って延びる。但し、ｍは、２以上の自然数である。
第１乃至第ｍのメモリストリングＮＡＮＤ（１），ＮＡＮＤ（２），ＮＡＮＤ（３），…ＮＡＮＤ（ｍ）の各々は、第１のゲート絶縁層２０ａ、電荷蓄積層２０ｂ、第２のゲート絶縁層２０ｃ及び半導体層（アクティブエリア）２０ｄを有する。第１乃至第ｍのメモリストリングＮＡＮＤ（１），ＮＡＮＤ（２），ＮＡＮＤ（３），…ＮＡＮＤ（ｍ）は、半導体層２０ｄをチャネルとし、第１のゲート絶縁層２０ａをブロック絶縁層とし、第２のゲート絶縁層２０ｃをトンネル絶縁層とする。
この例では、 第１乃至第ｍのメモリストリングＮＡＮＤ（１），ＮＡＮＤ（２），ＮＡＮＤ（３），…ＮＡＮＤ（ｍ）は、ＳＯＮＯＳ(silicon/oxide/nitride/oxide/silicon)型を有する。即ち、電荷蓄積層２０ｂは、シリコンリッチＳｉＮなどの絶縁体から構成される。但し、電荷蓄積層２０ｂは、不純物を含んだ導電性ポリシリコンや、金属などの導電体から構成されていてもよい。
第１乃至第ｍのメモリストリングＮＡＮＤ（１），ＮＡＮＤ（２），ＮＡＮＤ（３），…ＮＡＮＤ（ｍ）の一端は、それぞれ、ドレイン側選択トランジスタＴｄを介して第１乃至第ｍのビット線ＢＬ（１），ＢＬ（２），ＢＬ（３），…ＢＬ（ｍ）に接続される。ドレイン側選択トランジスタＴｄのゲート電極は、セレクトゲート線ＳＧＤに接続される。
第１乃至第ｍのメモリストリングＮＡＮＤ（１），ＮＡＮＤ（２），ＮＡＮＤ（３），…ＮＡＮＤ（ｍ）の他端は、それぞれ、ソース側選択トランジスタＴｓを介してソース線ＳＬに接続される。ソース側選択トランジスタＴｓのゲート電極は、セレクトゲート線ＳＧＳに接続される。
ここで、ソース側／ドレイン側選択トランジスタＴｓ，Ｔｄの間に配置されるフィン型積層構造９の数を増やし（例えば、複数のフィン型積層構造９を配置し）、１つのフィン型積層構造内のコントロールゲート電極の数を増やせば、１つのメモリストリングＮＡＮＤｋ内で直列接続されるメモリセルの数を増やすことができる。
B. 製造方法
第４の実施形態の構造は、第１乃至第３の実施形態における半導体層とコントロールゲート電極とが互いに入れ替わった構造であるため、第１乃至第３の実施形態の製造方法を利用することにより、容易に形成することができる。
C. まとめ
第４の実施形態によれば、第１及び第２の部分Ｐ１，Ｐ２がフィン型積層構造９の倒壊を防止する補強部材として機能するため、フィン型積層構造９内のコントロールゲート電極の数を増やし、かつ、フィン型積層構造９のフィン幅を狭くしても、フィン型積層構造９が倒壊することがない。
このため、不揮発性半導体記憶装置の高集積化と高歩留りを実現できる。
５． その他
直列接続される複数のメモリセルと複数の選択トランジスタ（レイヤー選択トランジスタ（ドレイン側選択トランジスタ）及びソース側選択トランジスタ）とから構成される直列接続体に関し、各トランジスタ間に拡散層を形成しても、しなくても、どちらでもよい。
ゲート間隔（コントロールゲート電極のピッチ）が30nm以下となる場合には、各トランジスタ間に拡散層を形成しなくても、半導体層（チャネル）に電流パスを形成することが可能である（例えば、Chang-Hyum Lee et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008を参照）。
フィン型積層構造の第１の方向の高さＨ１と第３の方向の幅Ｈ２との比（アスペクト比Ｈ１／Ｈ２）に関し、実施形態における補強部材がないときは、アスペクト比が３０以上でフィン型積層構造が倒壊していたのに対し（例えば、Hideo Sunami et al, A three-dimensional MOS transistor formation technique with crystallographic orientation-dependent TMAH etchant, Sensors and Actuators A 111 (2004) PP310-316の特にFIG. 9を参照）、実施形態における補強部材があるときは、アスペクト比が３０以上であってもフィン型積層構造が倒壊することはない。
例えば、実施形態によれば、フィン幅が30 nmのとき、フィン高さを900 nm以上にすることが可能である。
６． むすび
実施形態によれば、不揮発性半導体記憶装置の高集積化と高歩留りを実現できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１： 半導体基板、 ２，４ａ，４ｂ，５： 絶縁層、 ３ａ，３ｂ，３ｃ： 半導体層、 ６（１），６（２），６（３），…： ゲート積層構造、 ７： ドレイン電極、 ８： ソース電極、 ９−１，９−２，９−３，９−４： フィン型積層構造、 １０ａ，１０ｂ，１０ｃ，１１： セレクトゲート電極、 Ｔａ，Ｔｂ，Ｔｃ： レイヤー選択トランジスタ（ドレイン側選択トランジスタ）、 Ｔｓ： ソース側選択トランジスタ、 ＢＬ： ビット線、 ＳＬ： ソース線、 第１部分： Ｐ１、 第２部分： Ｐ２、 第３部分： Ｐ３、 第４部分： Ｐ４。

Claims (11)

  1. 半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びる第１乃至第４のフィン型積層構造と、前記第１及び第２のフィン型積層構造の前記第２の方向の一端を互いに接続する第１の部分と、前記第３及び第４のフィン型積層構造の前記第２の方向の一端を互いに接続する第２の部分と、前記第１及び第３のフィン型積層構造の前記第２の方向の他端を互いに接続する第３の部分と、前記第２及び第４のフィン型積層構造の前記第２の方向の他端を互いに接続する第４の部分とを具備し、
    前記第１及び第２のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１の部分をソース領域とし、前記第３及び第４の部分をドレイン領域とし、前記第３及び第４のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記第２の部分をソース領域とし、前記第３及び第４の部分をドレイン領域とし、
    前記第１乃至第ｉのメモリストリングは、それぞれ、前記第１の方向に積み重ねられる第１乃至第ｉの半導体層をチャネルとし、前記第２の方向に直列接続される複数のメモリセルを有し、前記複数のメモリセルは、それぞれ、前記第１乃至第ｉの半導体層の前記第１及び第２の方向に垂直な第３の方向にある側面上に配置される第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを有し、
    前記第１及び第２のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記コントロールゲート電極を共有し、前記第３及び第４のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記コントロールゲート電極を共有し、
    前記第１及び第２の部分の前記ソース領域は、それぞれ、第（ｉ＋１）乃至第２ｉの半導体層を備え、前記第（ｉ＋１）乃至第２ｉの半導体層は、それぞれ、前記第１乃至第ｉの半導体層に接続される
    ことを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びる第１乃至第８のフィン型積層構造と、前記第１及び第２のフィン型積層構造の前記第２の方向の一端を互いに接続する第１の部分と、前記第３及び第４のフィン型積層構造の前記第２の方向の一端を互いに接続する第２の部分と、前記第５及び第６のフィン型積層構造の前記第２の方向の一端を互いに接続する第３の部分と、前記第７及び第８のフィン型積層構造の前記第２の方向の一端を互いに接続する第４の部分と、前記第１及び第５のフィン型積層構造の前記第２の方向の他端を互いに接続する第５の部分と、前記第２及び第３のフィン型積層構造の前記第２の方向の他端を互いに接続する第６の部分と、前記第６及び第７のフィン型積層構造の前記第２の方向の他端を互いに接続する第７の部分と、前記第４及び第８のフィン型積層構造の前記第２の方向の他端を互いに接続する第８の部分とを具備し、
    前記第１乃至第４のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１及び第２の部分又は前記第５、第６及び第８の部分をソース領域とし、前記第５、第６及び第８の部分又は前記第１及び第２の部分をドレイン領域とし、前記第５乃至第８のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記第３及び第４の部分又は前記第５、第７及び第８の部分をソース領域とし、前記第５、第７及び第８の部分又は前記第３及び第４の部分をドレイン領域とし、
    前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の方向に直列接続される複数のメモリセルを有し、前記複数のメモリセルは、それぞれ、半導体層と、前記半導体層の前記第１及び第２の方向に垂直な第３の方向にある側面上に配置される第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを有し、
    前記第１乃至第４のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記コントロールゲート電極を共有し、前記第５乃至第８のフィン型積層構造内の前記第１乃至第ｉのメモリストリングは、前記コントロールゲート電極を共有する
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記第１乃至第ｉのメモリストリングの前記第３の方向の幅は、変化し、前記複数のメモリセルが配置される部分において最も狭いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記第１乃至第ｉのメモリストリングは、それぞれ、前記ドレイン領域側から順に第１乃至第ｉのレイヤー選択トランジスタを有し、
    前記第１乃至第ｉのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１〜ｉのうちの１つ）は、前記第１乃至第ｉのメモリストリングのうち第ｊのメモリストリングで常にオン状態である
    ことを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記第１及び第２の部分の前記ソース領域は、前記第（ｉ＋１）乃至第２ｉの半導体層と、これらを絶縁する複数の絶縁層との積層構造を有し、かつ、前記第（ｉ＋１）乃至第２ｉの半導体層を貫通するソース電極を有することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記フィン型積層構造の前記第２の方向の一端に接続され、前記第１及び第２の方向に垂直な第３の方向の最大幅が前記フィン型積層構造の前記第３の方向の幅よりも広い第１の部分とを具備し、
    前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の方向に直列接続される複数のメモリセルを有し、前記複数のメモリセルは、それぞれ、半導体層と、前記半導体層の前記第３の方向にある側面上に配置される第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを有し、
    前記フィン型積層構造の前記第２の方向の一端及び前記第１の部分の少なくとも１つは、前記第１乃至第ｉのメモリストリングを互いに接続する共有半導体と、前記共有半導体に接続されるドレイン電極とを有し、
    前記第１乃至第ｉのメモリストリングは、前記ドレイン電極側から順に第１乃至第ｉのレイヤー選択トランジスタを有し、前記第１乃至第ｉのレイヤー選択トランジスタの少なくとも一部は、前記共有半導体をチャネルとし、
    前記第１乃至第ｉのレイヤー選択トランジスタのうち第ｊのレイヤー選択トランジスタ（ｊは、１〜ｉのうちの１つ）は、前記第１乃至第ｉのメモリストリングのうち第ｊのメモリストリングで常にオン状態である
    ことを特徴とする不揮発性半導体記憶装置。
  7. 前記フィン型積層構造の前記第２の方向の他端に接続され、前記第３の方向の最大幅が前記フィン型積層構造の前記第３の方向の幅よりも広い第２の部分と、前記フィン型積層構造の前記第２の方向の他端において前記第１乃至第ｉのメモリストリングを互いに接続するソース電極とをさらに具備することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
  8. 前記第１及び第２の部分は、前記第１の方向の上面が前記フィン型積層構造のそれよりも低い位置にあり、前記フィン型積層構造の下部においてそれに部分的に結合することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記第１乃至第ｉのメモリストリングの前記第３の方向の幅は、変化し、前記複数のメモリセルが配置される部分において最も狭いことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
  10. 半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのコントロールゲート電極（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記フィン型積層構造の前記第２の方向の一端に接続され、前記第１及び第２の方向に垂直な第３の方向の最大幅が前記フィン型積層構造の前記第３の方向の幅よりも広い第１の部分と、前記フィン型積層構造の前記第２の方向の他端に接続され、前記第３の方向の最大幅が前記フィン型積層構造の前記第３の方向の幅よりも広い第２の部分と、前記フィン型積層構造の前記第３の方向にある側面上に配置される第１の絶縁層、電荷蓄積層、第２の絶縁層及び半導体層からなる積層体とを具備し、
    前記積層体は、前記フィン型積層構造を跨って前記第３の方向に延びることによりメモリストリングを構成し、前記メモリストリングの一端は、ドレイン側選択トランジスタに接続され、前記メモリストリングの他端は、ソース側選択トランジスタに接続され、
    前記第２の部分は、前記第１乃至第ｉのコントロールゲート電極の各々が露出する階段形状を有する
    ことを特徴とする不揮発性半導体記憶装置。
  11. 請求項１に記載の不揮発性半導体記憶装置の製造方法において、
    前記第１乃至第４のフィン型積層構造及び前記第１乃至第４の部分は、リング型マスク材をマスクにした異方性エッチングにより同時に形成され、前記リング型マスク材は、直線型芯材の側壁にリング型側壁層を形成した後、前記直線型芯材を除去することにより形成されることを特徴とする
    不揮発性半導体記憶装置の製造方法。
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