JP4772656B2 - 不揮発性半導体メモリ - Google Patents

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Description

本発明は、不揮発性半導体メモリ、特に、電荷蓄積層とゲート電極とを積層したメモリセルを用いたＮＡＮＤ型フラッシュメモリに関する。
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリが、様々な電子機器の記憶装置として用いられている。
近年では、大記憶容量化及び高集積化のため、メモリセルの微細化が進んでいる。しかし、製造装置に依存する加工寸法やメモリセルの物理的寸法には、限界がある。
そのため、メモリセルが、半導体基板表面に対して垂直方向に積層される３次元構造を有するＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。
その一例として、半導体基板内に形成した凹部状の溝の側壁に浮遊ゲート電極を有するメモリセルを配置する構造（例えば、特許文献２参照）のＮＡＮＤ型フラッシュメモリがある。この構造においては、凹部の側壁に形成したポリシリコン膜に対して、エッチングなどの加工を施さねばならず、製造工程の難度が高い。
それゆえ、メモリセルを比較的容易に作製できるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を用いた縦型積層構造のＮＡＮＤ型フラッシュメモリが提案されている。
メモリセルをＭＯＮＯＳ構造とした場合、メモリセルと同一工程で作製される選択ゲートトランジスタも、ＭＯＮＯＳ構造を有することになる。
この際、メモリセルの上端側の選択ゲートトランジスタは、加工を容易に行えるため、電荷蓄積層の除去が可能であり、閾値電圧の制御が容易なＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とすることができる。一方、メモリセルの最下端、つまり、半導体基板側に位置する選択ゲートトランジスタは、電荷蓄積層の除去は非常に困難であるため、ＭＯＮＯＳ構造のままとなってしまう。
そのため、その選択ゲートトランジスタを駆動させると、電荷蓄積層に電荷が蓄積され、閾値電圧制御が困難であり、また、カットオフさせるためには、負電位が必要となり、新たに負電位を発生及び制御する回路を設けねばならない。
また、ＮＡＮＤ型フラッシュメモリは、一般に、メモリセルアレイ領域と、メモリセルの制御を行う周辺回路とが、同一チップ上に形成される。
それゆえ、メモリセルアレイ領域を縦型積層構造とした場合、メモリセルアレイ領域の上端と、周辺トランジスタが形成される半導体基板上面には、大きな段差が生じる。そのため、メモリセルアレイ領域の形成後に作製される周辺トランジスタは、加工の難度が高くなってしまう。
特開平１０−９３０８３号公報 特開２００６−１２８３９０号公報
本発明は、加工の難易度を下げて、容易に微細化可能な不揮発性半導体メモリを提供する。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板表面に対して垂直方向に延びるピラー状の第１及び第２の半導体層と、前記第１の半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数の第１のメモリセルと、前記複数の第１のメモリセルの前記半導体基板とは反対側の端部の前記第１の半導体層の側面上に配置される第１のドレイン側選択ゲートトランジスタと、前記第２の半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数の第２のメモリセルと、前記複数の第２のメモリセルの前記半導体基板とは反対側の端部の前記第２の半導体層の側面上に配置される第２のドレイン側選択ゲートトランジスタと、前記複数の第１及び第２のメモリセルの前記半導体基板側の端部の前記半導体基板上に配置されるソース側選択ゲートトランジスタとを具備し、前記ソース側選択ゲートトランジスタは、前記半導体基板内に拡散層を有し、前記拡散層を介して、前記第１及び第２の半導体層と電気的に接続されることを備える。
本発明によれば、加工の難易度を下げて、容易に微細化可能な不揮発性半導体メモリを提供することができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例の不揮発性半導体メモリは、半導体基板表面に対して垂直方向に延びるピラー状の半導体層に縦型メモリセルトランジスタが設けられる。そのメモリセルの両端に配置される選択ゲートトランジスタのうち、メモリセルの下端側に位置する選択ゲートトランジスタは、半導体基板上に設けられ、半導体基板内に形成された拡散層をソース／ドレイン領域とすることを特徴とする。下端側に位置する選択ゲートトランジスタは、半導体基板内に形成された拡散層を介して、メモリセルが設けられる半導体層と電気的に接続されている。また、この選択ゲートトランジスタは、周辺回路と同一構造のＭＩＳ構造トランジスタである。
尚、縦型メモリセルトランジスタ及び縦型トランジスタとは、チャネルが半導体基板表面に対して縦方向に形成されるトランジスタである。
上記の構造のように、下端側に位置する選択ゲートトランジスタを、ＭＯＮＯＳ構造の縦型メモリセルの形成とは別途に、半導体基板上に形成することにより、難度の高い加工を行わずとも、下端側の選択ゲートトランジスタを閾値電圧制御の容易なＭＩＳ構造トランジスタとすることができる。
また、周辺回路領域は、メモリセルが形成されるメモリセルアレイ領域と同一チップ上に設けられる。この周辺回路領域に配置される周辺トランジスタは、半導体基板上に設けられるメモリセルの下端側の選択ゲートトランジスタと、同時に形成される。
そのため、メモリセルアレイ領域と周辺回路領域との間に大きな段差を有しない状態で、周辺トランジスタを形成することができるので、製造工程の難度を低くすることが可能となる。
したがって、微細化のためメモリセルが積層化された不揮発性半導体メモリを、加工難度を下げて、容易に提供できる。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
（Ａ） 基本ユニットの構造
図１は、ＮＡＮＤ型フラッシュメモリの概略図を示す。ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ領域ＭＡと、メモリセルアレイ領域ＭＡのメモリセルを制御するためのロウデコーダ回路ＲＤ、センスアンプ回路Ｓ／Ａ及び制御回路ＣＣとが、同一チップ上に配置される。以下、ロウデコーダ回路ＲＤなどが配置されるメモリセルアレイ領域ＭＡの周辺領域を、周辺回路領域と述べる。
メモリセルアレイ領域ＭＡは、複数のブロックＢＫ１、ＢＫ２、・・・、ＢＫｎから構成され、さらに各ブロックは、複数のＮＡＮＤセルユニットにより構成される。
周辺回路領域は、主な素子として、ＭＩＳ構造の周辺トランジスタから構成される。
図２は、基本ユニットとなる１つのＮＡＮＤセルユニットの主要部を図示した斜視図であり、図３は、基本ユニットとなる１つのＮＡＮＤセルユニットの平面図を示す。
また、図４Ａは、図３のＩＶＡ−ＩＶＡ線に沿う断面図であり、図４Ｂは、図３のＩＶＢ−ＩＶＢ線に沿う断面図である。尚、図４Ａには、周辺回路領域に配置される周辺トランジスタの構造も図示する。
ＮＡＮＤセルユニットは、直列接続された複数のメモリセルＭＣと、その両端に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳから構成される。以下、この直列接続された複数のメモリセルＭＣのことを、ＮＡＮＤストリングＮＳと述べる
本実施の形態において、メモリセルＭＣは、半導体基板１表面に対して垂直方向に延びるピラー状の半導体層側面上に、縦型のメモリセルとなるように形成される。
それゆえ、ＮＡＮＤストリングＮＳは、複数の縦型メモリセルＭＣが、層間絶縁層５を介して、複数積み重なれた積層体となっている。
メモリセルＭＣは、ピラー状の半導体層のうち、Ｎ−型半導体層９に配置され、制御ゲート電極ＣＧ１〜ＣＧｎが、ゲート絶縁膜８を介して、Ｎ−型半導体層９側面上に配置される構造を有する。
制御ゲート電極ＣＧ１〜ＣＧｎは、低抵抗化のため、例えば、ポリシリコン層と、ポリシリコン層の一部をシリサイド化した、シリサイド層からなる２層構造を有する。また、制御ゲート電極ＣＧ１〜ＣＧｎは、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を用いて低抵抗化しても良い。尚、制御ゲート電極ＣＧ１〜ＣＧｎに金属を用いる場合には、シリサイド層は必要ない。
このメモリセルＭＣは、制御ゲート電極ＣＧ１〜ＣＧｎとＮ−型半導体層９との間に介在するゲート絶縁膜８が、電荷蓄積層８Ｂを第１及び第２の絶縁膜８Ａ，８Ｂで挟む積層構造を有する、いわゆる、ＭＯＮＯＳ構造のメモリセルである。
第１の絶縁膜８Ｃは、電荷蓄積層８ＢにＮ−型半導体層９から電荷を蓄積する際、または、電荷蓄積層８Ｂに蓄積された電荷がＮ−型半導体層９へ拡散する際、電位障壁となる。第１の絶縁膜８Ｃは、例えば、シリコン酸化膜が用いられ、その膜厚は、例えば、４ｎｍ程度である。
電荷蓄積層８Ｂは、電荷（電子）の捕捉及び蓄積を行い、例えば、シリコン窒化膜が用いられる。電気蓄積層８Ｂの膜厚は、例えば、８ｎｍ程度である。
第２の絶縁膜８Ａは、電荷蓄積層８Ｂと制御ゲート電極ＣＧ１〜ＣＧｎとの間に配置され、電荷蓄積層８Ｂに蓄積された電荷が制御ゲート電極ＣＧ１〜ＣＧｎへの拡散するのを防止する。第２の絶縁膜８Ａは、例えば、シリコン酸化膜が用いられ、その膜厚は、例えば、４ｎｍ程度である。
ＮＡＮＤ型フラッシュメモリのメモリセルは微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。
それゆえ、メモリセルＭＣは、ピラー状のＮ−型半導体層９内に、半導体層９と導電型の異なるソース／ドレイン領域としての拡散層を有しなくともよい。つまり、Ｎ−型半導体層９は、メモリセルのチャネル領域、ソース領域及びドレイン領域として機能する。このメモリセルＭＣは、ゲート電極ＣＧ１〜ＣＧｎに印加される電位に基づいて、ゲート電極直下のＮ−型半導体層９内をほぼ空乏化することでオフ状態を実現している。
図５は、図４Ａに示すメモリセルＭＣの１つを、抜き出した断面図である。前述のように、本発明の例のメモリセルは、縦型メモリセルである。したがって、ゲート電極ＣＧの膜厚がゲート長（チャネル長）となる。このゲート長をＬとする。また、メモリセルＭＣのアクティブ領域としてのＮ−型半導体層９の膜厚をＴとする。
このとき、ゲート長Ｌと膜厚Ｔとは、次の関係式を満たすことが望ましい。
その理由は、データの読み出しを正常且つ容易に行うためである。
１ｎｍ＜Ｔ＜Ｌ×０．８
即ち、読み出し動作において、ゲート電極ＣＧ直下のチャネル領域には、ゲート絶縁膜８との界面から１ｎｍ程度の範囲に反転層が形成される。そのため、膜厚Ｔが１ｎｍより薄くなると、反転層のキャリア面密度が急激に低下して、ビット線電流が減少する。この結果、データの読み出しが困難となる。
一方、読み出し動作を正常に行うためには、メモリセルトランジスタのカットオフ特性を良好にする必要がある。このために、膜厚Ｔの上限値が、上記関係式を満たすことが望ましい。
上述のように、メモリセルＭＣは、電荷蓄積層８Ｂを有するＭＯＮＯＳ構造である。このメモリセルＭＣは、電荷蓄積層８Ｂを含むゲート絶縁膜８全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎に浮遊ゲート電極を分離する必要がない。すなわち、ゲート絶縁膜８は、Ｎ−型半導体層９の側面全体に形成すればよく、パターニングの必要が無いために、容易に縦型メモリセルを縦積みした構造を実現できる。
また、ＮＡＮＤストリングＮＳの一端及び他端には、選択ゲートトランジスタＳＧＤ、ＳＧＳがそれぞれ配置される。
その選択ゲートトランジスタのうち、ＮＡＮＤストリングの一端（ドレイン側）の選択ゲートトランジスタＳＧＤは、メモリセルからなる積層体の最上端に位置し、Ｐ−半導体層１０をチャネル領域として、縦型トランジスタとなるように形成される。
Ｐ−半導体層１０は、低濃度のＰ−型不純物がドープされた半導体層である。
また、選択ゲートトランジスタＳＧＤは、メモリセルＭＣが配置されるＮ−型半導体層９をソース領域、Ｎ＋半導体層１１をドレイン領域としている。Ｎ＋型半導体層１１は、高濃度のＮ＋型不純物がドープされた半導体層である。このＮ＋型半導体層１１には、ビット線ＢＬが接続される。
この選択ゲートトランジスタＳＧＤは、メモリセルの積層構造ゲート絶縁膜８のうち、第１の絶縁膜８Ｃを、ゲート絶縁膜としている。選択ゲートトランジスタＳＧＤは、最上端に位置し、加工が容易であるがゆえ、ゲート間絶縁膜８のうち電荷蓄積層８Ｂ及び第２の絶縁膜８Ａが、選択ゲートトランジスタＳＧＤのチャネル領域から除去された後、第１の絶縁膜８Ｃが形成され、上記の構造となる。尚、選択ゲートトランジスタＳＧＤのゲート絶縁膜は、第１の絶縁膜８Ｃをゲート絶縁膜を用いずに、別途に形成した絶縁膜をゲート絶縁膜に用いても良い。
選択ゲートトランジスタＳＧＤは縦型トランジスタであるため、ゲート電極の膜厚が、ゲート長となる。
選択ゲートトランジスタＳＧＤのゲート長（膜厚）は、メモリセルのゲート長（膜厚）に比べて、大きく設定される。これは、選択ゲートトランジスタＳＧＤのカットオフ特性を良好なものとするためである。例えば、メモリセルのゲート電極のゲート長（膜厚）を、３０ｎｍ程度とする場合、選択ゲートトランジスタＳＧＤのゲート長（膜厚）は、１５０ｎｍ程度に設定される。また、ゲート電極間の距離、つまり、層間絶縁層５の膜厚は、例えば、ゲート電極ＣＧ１〜ＣＧｎの膜厚と同じ厚さで設定される。
一方、ＮＡＮＤストリングの他端（ソース側）の選択ゲートトランジスタＳＧＳは、半導体基板１上に配置される。選択ゲートトランジスタＳＧＳとＮ−型半導体層９とは、絶縁耐圧が確保できる所望の距離を有している。
選択ゲートトランジスタＳＧＳは、半導体基板１表面に形成されるゲート絶縁膜２Ａ上に、ゲート電極３Ａを有している。
この選択ゲートトランジスタＳＧＳは、半導体基板１内に形成されたＮ型拡散層４Ａ，４Ｂをソース／ドレイン領域とする。
選択ゲートトランジスタＳＧＳのドレイン領域となる拡散層４Ａは、ピラー状のＮ−型半導体層９と接続される。また、ソース領域となる拡散層４Ｂは、ソース線ＳＬに接続されている。
ソース線ＳＬは、絶縁層１３Ａ内に形成され、ソース線ＳＬの上面は、複数の制御ゲート電極ＣＧ１〜ＣＧｎのうち半導体基板１に最も近い制御ゲート電極ＣＧ１の底面よりも低い位置に設定される。
上記の構造とすることで、ソース線ＳＬは、ＮＡＮＤストリングＮＳとは隣接しない構造となる。それゆえ、ＮＡＮＤストリングとソース線ＳＬとの間の絶縁耐圧を高くするため、ＮＡＮＤストリングとソース線ＳＬ間の距離を広く確保する必要がない。したがって、チップ面積を縮小できる。
また、選択ゲートトランジスタＳＧＳは、チップ面積の縮小のため、メモリセルの制御ゲート電極ＣＧ１〜ＣＧｎ及び層間絶縁膜５からなる積層体の下部に位置することが望ましい。このとき、選択ゲートトランジスタＳＧＳとゲート電極ＣＧ１とが、互いに影響を及ぼさないために、両者の間に、層間絶縁層５とゲート電極３Ａ上のマスク材１４を介在させ、その距離を確保している。
周辺回路領域に形成される周辺トランジスタＴｒ１，Ｔｒ２は、半導体基板１上に配置される選択ゲートトランジスタＳＧＳと同様に、半導体基板１内に形成された拡散層４１，４２をソース／ドレイン領域としている。また、周辺トランジスタＴｒ１，Ｔｒ２は、半導体基板１表面に形成されたゲート絶縁膜２Ｂ，２Ｃ上に、ゲート電極３Ｂ，３Ｃを有している。
選択ゲートトランジスタＳＧＳと周辺トランジスタＴｒ１，Ｔｒ２は、同時に形成される。それゆえ、本発明の例の構造を得るためには、選択ゲートトランジスタＳＧＳと周辺トランジスタＴｒ１、Ｔｒ２を半導体基板１上に形成した後に、メモリセルＭＣが形成される。
上述のように、選択ゲートトランジスタＳＧＤは、ピラー状の半導体層９，１０，１１の上端に位置しているため、加工が可能である。それゆえ、選択ゲートトランジスタＳＧＤのチャネル領域上の電荷蓄積層は除去され、第１の絶縁膜８Ｃをゲート絶縁膜とするＭＩＳ構造のトランジスタとなる。それに加え、選択ゲートトランジスタＳＧＤは、ピラー状の半導体層内に形成されたＰ−型半導体層１０をチャネル領域とし、また、Ｎ−型半導体層９をソース領域、Ｎ＋型半導体層１１をドレイン領域とするＰチャネルエンハンスメント型ＭＩＳトランジスタとすることができる。
一方、ソース側の選択ゲートトランジスタＳＧＳは、半導体基板１表面のゲート絶縁膜２Ａ上にゲート電極３Ａを有し、Ｐ型の半導体基板１内に形成される拡散層４Ａ，４Ｂをソース／ドレイン領域とする。
この選択ゲートトランジスタＳＧＳは、ピラー状の半導体層に形成される場合とは異なり、周辺トランジスタＴｒ１，Ｔｒ２と同時に、半導体基板１上に形成されるため、ゲート電極３Ａとゲート絶縁膜２Ａとの間に、電荷蓄積層は介在しない。それゆえ、選択ゲートトランジスタＳＤＳは、難度の高い加工を行わずとも、閾値電圧制御の容易なＰチャネルエンハンスメント型ＭＩＳトランジスタとして、形成できる。
また、周辺トランジスタは、半導体基板１上に形成される選択ゲートトランジスタＳＧＳと同時に形成される。そのため、メモリセルＭＣと層間絶縁層５からなる積層体上面と半導体基板表面との間の段差がない状態で、周辺トランジスタを形成することができる。よって、周辺回路領域の加工は容易になる。
したがって、微細化のために縦型メモリセルを積層化させたＮＡＮＤ型フラッシュメモリを、加工の難易度を高くすることなく提供できる。
（Ｂ）実施例
（１） 構造
上述のＮＡＮＤセルユニットを用いた実施例について説明を行う。尚、同一部材については、同一符号を付し、詳細な説明を省略する。
図６は、本実施例の平面図を示す。また、図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図を示し、図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図を示す。
メモリセルアレイ領域において、複数のＮＡＮＤセルユニットは、Ｘ方向に延びるアクティブ領域ＡＡ内に配置される。また、Ｙ方向に隣接するアクティブ領域ＡＡ間には、素子分離領域ＳＴＩが設けられる。
メモリセルの制御ゲート電極ＣＧ１〜ＣＧｎは、ワード線としてＹ方向に延びる。
ビット線ＢＬは、ＮＡＮＤセルユニットＮＵ１〜ＮＵ４のそれぞれのＮ＋型半導体層１１に電気的に接続され、Ｘ方向に延びている。ビット線ＢＬは、Ｘ方向に隣接するＮＡＮＤセルユニットＮＵ１〜ＮＵ４で共有される。
メモリセルが配置されるピラー状のＮ−型半導体層９は、ＮＡＮＤセルユニット毎に、それぞれＸ方向に離間している。
Ｘ方向に隣接する２つのＮＡＮＤセルユニット（例えば、ＮＡＮＤセルユニットＮＵ１，ＮＵ２）は、半導体基板１内に形成された１つの拡散層４Ａを介して、ピラー状のＮ−型半導体層９が、各々のソース側の選択ゲートトランジスタＳＧＳと、それぞれ電気的に接続される構造となっている。
２つのＮＡＮＤセルユニットＮＵ１，ＮＵ２のように、メモリセルが形成されない側面が対向している２つのＮ−型半導体層９間の間隔は、選択ゲートトランジスタＳＧＳとソース線ＳＬの間隔よりも狭い間隔で配置されている。
また、ソース線ＳＬは、例えば、ＮＡＮＤセルユニットＮＵ２，ＮＵ３のように、隣接する２つのＮＡＮＤセルユニットによって、共有される。ソース線ＳＬと選択ゲートトランジスタＳＧＳは、選択ゲートトランジスタＳＧＳとソース線ＳＬのとの間の絶縁耐圧が確保できる間隔を有している。
上記のように、Ｎ−型半導体層９とソース側の選択ゲートトランジスタＳＧＳを接続する拡散層４Ａを２つのＮＡＮＤストリングで共有し、また、１つのソース線ＳＬを、２つのＮＡＮＤセルユニットで共有する構造となっているため、Ｘ方向の素子分離絶縁領域は設ける必要はない。
Ｙ方向の素子分離絶縁層に加え、Ｘ方向に隣接するＮＡＮＤセルユニット間を電気的に絶縁する場合には、Ｘ方向にも素子分離絶縁層を設ける必要があり、ＮＡＮＤセルユニットとアクティブ領域とのアライメントのずれを考慮する必要がある。そのため、加工の難度は高くなる。
しかし、本実施例の構造となるようにＮＡＮＤセルユニットをＸ方向に配置することで、加工難度は高くならず、製造歩留りを向上できる。また、Ｘ方向の素子分離領域を確保する必要がないため、チップ面積の縮小にも貢献できる。
以下に、本実施例の製造方法について説明を行う。
（２） 製造方法
はじめに、半導体基板１内に、ウェル領域が形成された後、半導体基板１上に、ゲート絶縁膜となる、例えば、シリコン酸化膜が、熱酸化法により形成される。次に、ゲート電極となる、例えば、ポリシリコン膜、さらに、マスク材となる、例えば、シリコン窒化膜が、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１上に順次形成される。
続いて、パターニングを施した後、マスク材をマスクとして、ゲート加工を行うと、図９に示すように、半導体基板１表面のゲート絶縁膜２Ａ，２Ｂ，２Ｃ上に、選択ゲートトランジスタのゲート電極３Ａ及び周辺トランジスタのゲート電極３Ｂ，３Ｃが、それぞれ形成される。その後、拡散層４Ａ，４Ｂ，４１，４２が、例えば、イオン注入法により、それぞれ形成される。以上により、半導体基板１内のメモリセルアレイ領域及び周辺回路領域には、ＮＡＮＤストリングのソース側に接続される選択ゲートトランジスタＳＧＳと、周辺トランジスタＴｒ１，Ｔｒ２がそれぞれ形成される。
その後、絶縁層１３Ａが、例えば、ＣＶＤ法及びＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、マスク材１４の上端と一致するように、形成される。さらに、ソース線ＳＬが、絶縁層１３Ａに形成された開口部を介して、選択ゲートトランジスタＳＧＳのソース領域となる拡散層４Ｂに接続される。
次に、図１０に示すように、層間絶縁層５及びゲート電極６１〜６ｎ，７が、例えば、ＣＶＤ法により、絶縁膜１３Ａ及びマスク材１４上に交互に積層される。
ゲート電極６１〜６ｎは、メモリセルの制御ゲート電極となり、ゲート電極７は、ドレイン側の選択ゲートトランジスタのゲート電極となる。
尚、本実施例において、ゲート電極６１〜６ｎは、例えば、ポリシリコンを用いるが、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を用いても良い。また、層間絶縁層５は、シリコン酸化膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などが用いられる。
続いて、図１１に示すように、層間絶縁層５及びゲート電極６１〜６ｎ，７が、例えば、ＰＥＰ（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ）及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、選択的にエッチングされ、選択ゲートトランジスタＳＧＳのドレイン領域となる拡散層４Ａ表面が露出するように、開口部が形成される。
その後、図１２に示すように、開口部に面する層間絶縁層５及びゲート電極６１〜６ｎ、７の側面に、第２の絶縁膜８Ａ（例えば、シリコン酸化膜）及び電荷蓄積層８Ｂ（例えば、シリコン窒化膜）が、例えば、ＣＶＤ法により、順次形成される。
次に、図１３に示すように、電荷蓄積層８Ｂ上に絶縁膜１５が形成される。この際、絶縁層１５の上面は、ポリシリコン層６ｎの上面より高く、ゲート電極７の底面より低い位置に設定される。続いて、絶縁層１５の上面より上に形成された電荷蓄積層８Ｂ及び第２の絶縁膜８Ｃが、エッチングされる。
絶縁層１５が除去された後、図１４に示すように、第１の絶縁層８Ａが、電荷蓄積層８Ｂ上及びゲート電極７の側面に形成される。
その後、図１５に示すように、異方性エッチングにより、第１の絶縁膜８Ａ，電荷蓄積層８Ｂ，第２の絶縁膜８Ｃが、順次、選択的にエッチングされた後、半導体基板１上、第１の絶縁膜８Ａ上及び側面に、Ｎ−型半導体層９が形成される。Ｎ−型半導体層９は、例えば、低濃度のリン（Ｐ）或いはヒ素（Ａｓ）がドープされたポリシリコンが用いられる。
尚、この際、ポリシリコンをエピタキシャル成長法により、Ｎ−型半導体層９の結晶軸が半導体基板１の結晶軸と揃ったエピタキシャル層のＮ−型半導体層を形成しても良い。その場合には、結晶化したＮ−型半導体層９に配置されるメモリセルは、キャリア（電子）の移動度向上など、素子特性が向上する。
次に、図１６に示すように、異方性エッチング法により、Ｎ−型半導体層９を選択的にエッチングする。これにより、半導体基板１の上面の一部を露出させ、ＮＡＮＤセルユニット毎にＮ−型半導体層９のＸ方向の分離が行われる。
続いて、図１７に示すように、絶縁層１２Ａが、開口部を埋め込むように、Ｎ−型半導体層９側面上に形成される。この絶縁層１２Ａの上面は、ゲート電極７の底面とほぼ同じ位置に設定される。その後、低濃度のＰ型不純物（例えば、ホウ素（Ｂ））が、絶縁層１２Ａの上面より上の露出している領域に対して、導入される。すると、ドレイン側の選択ゲートトランジスタのチャネル領域となるＰ−型半導体層１０が形成される。
次に、図１８に示すように、絶縁層１２Ｂが、絶縁層１２Ａ上に形成される。この際、絶縁層１２Ｂの上面は、ゲート電極７の上面とほぼ同じ位置に設定される。その後、高濃度のＮ型不純物が、絶縁層１２Ｂの上面より上の露出している領域に対して、導入される。すると、選択ゲートトランジスタのドレイン領域となるＮ＋型半導体層１１が形成される。
続いて、図１９に示すように、絶縁層１２Ｃが、絶縁層１２Ｂ上に形成される。次に、複数のユニットを形成するため、半導体層９，１０，１１が、異方性エッチング法により、選択的にエッチングされる。それにより、ユニット毎にピラー状の半導体層となるように、Ｙ方向の分離がなされる。このエッチング工程により形成された溝部に、絶縁層（図示せず）が埋め込まれる。
その後、ソース線ＳＬ上部の領域のゲート電極６１〜６ｎ，７及び層間絶縁膜５が、異方性エッチング法により、選択的にエッチングされ、開口部が形成される。さらに、この開口部に対して、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）などのいずれかの高融点金属１６が、埋め込まれる。その後、加熱処理を行うと、ゲート電極を構成するポリシリコンが、シリサイド化し、低抵抗のシリサイド層を有する制御ゲート電極ＣＧ１〜ＣＧｎ及びゲート電極７が得られる。
続いて、開口部に埋め込まれた高融点金属１６及び周辺領域に形成された層間絶縁層５及びゲート電極６１〜６ｎが除去された後、図２０に示すように、開口部にパッシベーション膜１７及び絶縁層１３Ｂが形成される。さらに、積層体上面全体に金属膜が形成された後、その金属膜にパターニングが施される。そのパターニングに基づき、金属膜を選択的にエッチングすることで、ビット線ＢＬがＮ＋型半導体層１１に電気的に接続されるように形成され、実施例に示すＮＡＮＤ型フラッシュメモリが完成する。
以上のように、縦型メモリセルからなるＮＡＮＤ型フラッシュメモリにおいて、最下端に位置する選択ゲートトランジスタを、ピラー状の半導体層に形成される縦型メモリセル及び最上端に位置する選択ゲートトランジスタを形成する工程の前に、半導体基板１上に形成する。それにより、電荷蓄積層の除去など加工難度の高い工程を行わずに、最下端の選択ゲートトランジスタを閾値電圧制御の容易なＭＩＳ構造トランジスタとすることができる。
また、周辺トランジスタは、半導体基板上に形成される選択ゲートトランジスタと同時に形成される。
それゆえ、メモリセルアレイ領域形成後に周辺回路領域を形成する場合のように、メモリセルアレイ領域と半導体基板表面との段差がない状態で、周辺トランジスタを形成することができるので、縦型メモリセルからなるＮＡＮＤ型フラッシュメモリの加工の難度を下げることができる。
（Ｃ） 変形例
図２１は、本発明の例の変形例を示す断面図である。
図２１に示すように、２つのＮＡＮＤストリングに対して、１つのソース側の選択ゲートトランジスタＳＧＳが設けられる。
上記の構造とすることで、ソース線ＳＬ及び選択ゲートトランジスタＳＧＳの数を減らせ、さらに、減らした分のソース線と選択ゲートトランジスタの絶縁耐圧を考慮する必要がなくなる。
それゆえ、上記の構造を用いることで、チップ面積の縮小を図ることができる。
３． その他
本発明によれば、加工の難易度を下げて、容易に微細化可能な不揮発性半導体メモリを提供することができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤ型フラッシュメモリの概略図。 本発明の例のＮＡＮＤ型フラッシュメモリの主要部を示した斜視図。 本発明の例のＮＡＮＤセルユニットの平面図。 図３のＩＶＡ−ＩＶＡ線に沿う断面図。 図３のＩＶＢ−ＩＶＢ線に沿う断面図。 本発明の例のＮＡＮＤセルユニットを構成する１つのメモリセルを示す断面図。 実施例におけるメモリセルアレイ領域の平面図。 図６のＶＩＩ−ＶＩＩ線に沿う断面図。 図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 実施例の製造工程の一工程を示す図。 変形例の構造を示す断面図。
符号の説明
１：半導体基板、２Ａ，２Ｂ，２Ｃ：ゲート絶縁膜、３Ａ，３Ｂ，３Ｃ，６１〜６ｎ，７：ゲート電極、４Ａ，４Ｂ，４１，４２：拡散層、５：層間絶縁層、８Ａ：第２の絶縁膜、８Ｂ：電荷蓄積層、８Ｃ：第１の絶縁膜、９：Ｎ−型半導体層、１０：Ｐ−型半導体層、１１：Ｎ＋型半導体層、１２Ａ，１２Ｂ，１２Ｃ，１３Ａ，１３Ｂ；絶縁層、１４：マスク材、１７：パッシベーション膜、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ、ＭＣ：メモリセル、Ｔｒ１、Ｔｒ２：周辺トランジスタ、ＢＬ：ビット線、ＳＬ：ソース線、ＮＳ：ＮＡＮＤストリング、ＮＵ１〜４：ＮＡＮＤセルユニット。

Claims (4)

  1. 半導体基板と、前記半導体基板表面に対して垂直方向に延びるピラー状の第１及び第２の半導体層と、前記第１の半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数の第１のメモリセルと、前記複数の第１のメモリセルの前記半導体基板とは反対側の端部の前記第１の半導体層の側面上に配置される第１のドレイン側選択ゲートトランジスタと、前記第２の半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数の第２のメモリセルと、前記複数の第２のメモリセルの前記半導体基板とは反対側の端部の前記第２の半導体層の側面上に配置される第２のドレイン側選択ゲートトランジスタと、前記複数の第１及び第２のメモリセルの前記半導体基板側の端部の前記半導体基板上に配置されるソース側選択ゲートトランジスタとを具備し、前記ソース側選択ゲートトランジスタは、前記半導体基板内に拡散層を有し、前記拡散層を介して、前記第１及び第２の半導体層と電気的に接続されることを特徴とする不揮発性半導体メモリ。
  2. 前記ソース側選択ゲートトランジスタに接続されるソース線の上面は、前記複数の第１及び第２のメモリセルのうち、前記半導体基板に最も近い第１及び第２のメモリセルの前記制御ゲート電極の底面より低い位置に設定されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記第１及び第２の半導体層は、エピタキシャル層であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  4. 前記第１及び第２のメモリセルは、前記第１及び第２の半導体層内に拡散層を有しないことを特徴とする請求項１に記載の不揮発性半導体メモリ。
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